Embed Size (px)
Citation preview
1 Ausgewählte Themen des analogen Schaltungsentwurfs
Zusammenfassung Einführung Teilchendetektore – Sensorstrukturen, Verstärker,
Rauschen, Geschwindigkeit MOS Transistor, Schwellespannung, Sättigung Rückkopplung, DC Versärkung, Eingangs-/Ausgangswiderstand AC Analyse, Theorie, Übertragungsfunktion, Impulsantwort, Einfluss von
Rückkopplung, Zeitkonstanten, Formeln für Zeitkonstanten, Übertragungsfunktion von CS Verstärker
Einfache Verstärker, CS, Sourcefollger, Kaskade, Kaskode ADCs, Komparator, Switched-capacitor Schaltungen (Ladungspumpen,
Verstärker), Current-mode Schaltungen Stromquelle als Last, Stromspiegel Differentielle Verstärker – 1. 2. und 3. Stufig, Geschwindigkeit,
Stabilität Einfach- und Doppeldifferentielle Verstärker, CM Rückkopplung, Rail-to-
Rail Verstärker, Leistungsverstärker Front-End Elektronik für Teilchendetektore, Filter, ADCs Transtortheorie Rauschen Beispiele
2 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
3 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
4 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
5 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
6 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
7 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
8 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
9 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
10 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
11 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
12 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
3I
13 Ausgewählte Themen des analogen Schaltungsentwurfs
Nonidealities of simple Current Memory Cells
V
IOutput Resistance
Charge Injection
Nonlinearity
Biasing
14 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
15 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
16 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
17 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle
18 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
19 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
20 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
21 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
!!!
22 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
23 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
24 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
25 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
!!!
26 Ausgewählte Themen des analogen Schaltungsentwurfs
Stromspeicherzelle - Fehlerquellen
27 Ausgewählte Themen des analogen Schaltungsentwurfs
An Active Current Memory Cell
Simple Idea, only one problem solved
28 Ausgewählte Themen des analogen Schaltungsentwurfs
Better Implementation
Three problems solved
29 Ausgewählte Themen des analogen Schaltungsentwurfs
Active Current Memory Cell with Switches Shown
Wr Wr Rd
In Out
30 Ausgewählte Themen des analogen Schaltungsentwurfs
Current Memory Cell with Current Replication
Wr Wr Rd
In Out
31 Ausgewählte Themen des analogen Schaltungsentwurfs
Cyclic ADC Principle
CurrentMemory
Cell
-Iref
Store
+Iref
2X
Sig Too High
Too Low
32 Ausgewählte Themen des analogen Schaltungsentwurfs
Cyclic ADC with four Current Cells
Wr
Rd
Ck
Ck Add/Sub
Wr
Rd
Wr
Rd
Ck
Ck Add/Sub
Wr
Rd
Ref
Ref
Ref
Ref
Too High
Too Low
Too High
Too Low
33 Ausgewählte Themen des analogen Schaltungsentwurfs
Cyclic ADC with for Cells – Illustration
1 2
3 4
5 6
Go to 3…
34 Ausgewählte Themen des analogen Schaltungsentwurfs
wr r r nc
nc nclt lt
nc c c wr
nc nclt lt
rd lt lt rd
wr ncr r
rd lt lt rd
nc wrc c
wr r r nc
rd rdlt lt
nc c c wr
rd rdlt lt
rd lt lt rd
wr ncr r
rd lt lt rd
nc wrc c
S S
2(S-h0R+l0R) 2(S-h0R+l0R)
2(2(2(2(S - h0R + l0R) - h1R + l1R) – h2R + l2R) – h3R + l3R) = Res
wr r r nc
nc nclt lt
S‘
h0 l0
h1 l1
h2 l2
h3 l3
sample state 1 sample state 2 state3 state4
state1 state2 state3 state4 sample state 1
2(2(S-h0R+l0R)-h1R+l1R)
2(2(2(S-h0R+l0R)-h1R+l1R)–h2R+l2R)
memory cell
comparator
rd – readwr – writenc – not connectedr – resetc – comparelt - latched
States:
1. 2.
3. 4.
1. 2.
3. 4.ck2ck1 ck3 ck4
ck6ck5 ck7 ck8 ck9
Res
35 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 2)
Reg. cascode
Double sampling
DEPFET
W
NC
R
R
R
R
L
L
NC
R
R
W R
R
L
L
W
R
1234567
1234567
7 7
7
7 76 65 5
543
543
6 67 7
3
36 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 3)
01234567
01234567
Reg. cascode
Double sampling
DEPFET
NC
W
R
R
C
C
L
L
W
R
R
NC C
C
L
L
W
R
Z
7 76 65 54 4
54
54
6 67 7
4
37 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 4)
Reg. cascode
Double sampling
DEPFET
R
R
W
NC
L
L
R
R
R
W
NC
R L
L
R
R
W
R
01234567
01234567
C
7 76 65 54 4
54
54
6 67 7
4
38 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 5)
7 7
Reg. cascode
Double sampling
DEPFET
R
R
NC
W
L
L
C
C
R
NC
W
R L
L
C
C
R
W
54321
54321
6 67 7
Z
7 76 65 54 43 3
5 56 67 7
5
39 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 6)
Reg. cascode
Double sampling
DEPFET
W
NC
R
R
R
R
L
L
NC
R
R
W R
R
L
L
R
W
7 7
54321
54321
6 67 7
1
7 76 65 54 43 3
5 56 67 7
5
40 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 7)
Double sampling
NC
W
R
R
C
C
L
L
W
R
R
NC C
C
L
L
Reg. cascode
DEPFET
R
W
7 76 6
5432
5432
6 67 7
2
7 76 65 54 43 32 2
6 67 7
6
41 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 8)
Double sampling
R
R
W
NC
L
L
R
R
R
W
NC
R L
L
R
R
Reg. cascode
DEPFET
R
W
7 76 6
5432
5432
6 67 7
2
7 76 65 54 43 32 2
6 67 7
6
42 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 9)
Double sampling
R
R
NC
W
L
L
C
C
R
NC
W
R L
L
C
C
Reg. cascode
DEPFET
R
W
7 76 65 5
543
543
6 67 7
3
7 76 65 54 43 32 21 1
7 7
7
43 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 10)
Reg. cascode
Double sampling
DEPFET
W
NC
R
R
R
R
L
L
NC
R
R
W R
R
L
L
W
R
7 76 65 5
543
543
6 67 7
1234567
1234567
7 7
3
7
44 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 11)
Reg. cascode
Double sampling
DEPFET
NC
W
R
R
C
C
L
L
W
R
R
NC C
C
L
L
W
R
7 76 65 54 4
54
54
6 67 7
4
01234567
01234567
Z
45 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 12)
Reg. cascode
Double sampling
DEPFET
R
R
W
NC
L
L
R
R
R
W
NC
R L
L
R
R
W
R
7 76 65 54 4
54
54
6 67 7
4
01234567
01234567
C
46 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 13)
Reg. cascode
Double sampling
DEPFET
R
R
NC
W
L
L
C
C
R
NC
W
R L
L
C
C
R
W
7 76 65 54 43 3
5 56 67 7
5
7 7
54321
54321
6 67 7
Z
47 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 14)
Reg. cascode
Double sampling
DEPFET
W
NC
R
R
R
R
L
L
NC
R
R
W R
R
L
L
R
W
7 76 65 54 43 3
5 56 67 7
5
7 7
54321
54321
6 67 7
1
48 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 15)
Double sampling
NC
W
R
R
C
C
L
L
W
R
R
NC C
C
L
L
Reg. cascode
DEPFET
R
W
7 76 65 54 43 32 2
6 67 7
6
7 76 6
5432
5432
6 67 7
2
49 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 0)
Double sampling
R
R
W
NC
L
L
R
R
R
W
NC
R L
L
R
R
Reg. cascode
DEPFET
R
W
7 76 65 54 43 32 2
6 67 7
6
7 76 6
5432
5432
6 67 7
2
50 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 1)
Double sampling
R
R
NC
W
L
L
C
C
R
NC
W
R L
L
C
C
Reg. cascode
DEPFET
R
W
7 76 65 54 43 32 21 1
7 7
7
7 76 65 5
543
543
6 67 7
3
51 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 2)
Reg. cascode
Double sampling
DEPFET
W
NC
R
R
R
R
L
L
NC
R
R
W R
R
L
L
W
R
1234567
1234567
7 7
7
7 76 65 5
543
543
6 67 7
3
52 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 3)
01234567
01234567
Reg. cascode
Double sampling
DEPFET
NC
W
R
R
C
C
L
L
W
R
R
NC C
C
L
L
W
R
Z
7 76 65 54 4
54
54
6 67 7
4
53 Ausgewählte Themen des analogen Schaltungsentwurfs
DCD2 (CNT = 4)
Reg. cascode
Double sampling
DEPFET
R
R
W
NC
L
L
R
R
R
W
NC
R L
L
R
R
W
R
01234567
01234567
C
7 76 65 54 4
54
54
6 67 7
4
54 Ausgewählte Themen des analogen Schaltungsentwurfs
DCDB chipP
ow
er
DO
DI
AI
3.24 mm
