2b. Introducción y SPLDs_ok(Curso 2015L)

8/18/2019 2b. Introducción y SPLDs_ok(Curso 2015L)

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Diseño sobre PLD’s Simples

Arquitecturas Comerciales de SPLD’s

Dr. Enr ique Guzmán Ramírez

Universidad Tecnológica de la M ixteca


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PAL12L10 PAL20L2 PAL20L10


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Familia

“MEDIUM

PAL”


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PAL20L8


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PAL20R8


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PAL20RP4B


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GAL16V8, Arquitectura

• Array AND programable.

• 10 entradas dedicadas

• 8 macroceldas.

• 8 Términos producto por

macrocelda.

• Salida tipo: versátil o

arquitectura variable.

• Señales de control: CLK

(pin 1), OE (pin 11).


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Array AND de una GAL16V8


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Macrocelda de una GAL16V8


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Configuraciones de una macrocelda de

una GAL16V8


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Modo “Medium-PAL” en una

GAL16V8


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Modo “Small-PAL” en una GAL16V8


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Modo “Register-PAL” en una

GAL16V8


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GAL22V10

Arquitectura



• 10 macroceldas.

• Número de TP variable

por macrocelda 8, 10, 12,

14, 16.


arquitectura variable


(pin 1), OE (TP e

individual), AR y SP.


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Array AND de una GAL22V10


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Macrocelda de una GAL22V10


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Configuraciones de una macrocelda de

una GAL22V10


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GAL26V12

Arquitectura:



• 12 macroceldas.

•

Términos producto pormacrocelda variante 8, 10,

12.


arquitectura variable


(pin 1), OE (cualquier

pin).


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GAL26V12 Arquitectura


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GAL20RA10


•10 entradas dedicadas

• 10 macroceldas.

• Términos producto por

macrocelda fijo 8.

• Salida tipo: versátil oarquitectura variable

• Señales de control: PL

(pin 1), OE (pin 13).

• CLK por TP.

• Reset y Preset asíncronos

y por Termino Producto.


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GAL20RA10, detalles CLK, LP y OE


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GAL20RA10, macrocelda


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PALCE29MA16H, Lattice

• 29 Entradas al ARRAY AND: – 4 entradas dedicadas.

– 1 entrada I/OE.

– 16 con macroceldas I/O

• 8 una retroalimentación

• 8 doble retroalimentación

• TP`s variables: 4, 8 ó 12

•Diseños sincronos y/o asíncronos.

• Biestable: Registro o Latch

• AP y AR por TP, individual para cada macrocelda.


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PALCE29MA16H, Lattice


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Macrocelda PALCE29MA16H

1 retroalimentación


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Macrocelda PALCE29MA16H

2 retroalimentaciones


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CY7C335, Cypress

• 12 macroceldas se salida – 2 Biestables: 1 de salida y 1 de entrada

– 2 Retroalimentaciones: 1 exclusiva y 1 compartida

• 4 macroceldas tipo “Buried”


– Con macrocelda de entrada

• 3 fuentes de reloj

• Reset y Preset sincronos y globales y por TP.


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Arquitectura CY7C335


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Distribución de las señales CLK


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Macrocelda de entrada, CY7C335


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Macrocelda entrada/salida, CY7C335


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Macrocelda “Buried”, CY7C335


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PLD Básico GAL6001

• Características:

• 10 macroceldas de salida.

• 20 entradas con macroceldas de entrada.

• 8 macroceldas tipo: “Buried”.

• CLK ́ s independientes en entradas y

salidas.

• Reloj sincrono o asíncrono (Pin o TP).

•Reset asincrono global por TP.


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GAL6001, Arquitectura


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GAL6001, Array AND

GAL6001 A OR


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GAL6001, Array OR


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GAL6001, Macrocelda ILMC/IOLMC

GAL6001 C fi i d l


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GAL6001, Configuraciones de las

ILMC/IOLMC


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GAL6001, Macrocelda OLMC


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GAL6001, Macrocelda BLMC


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GAL6001,

Configuracionesde las OLMC y

BLMC

Resumen


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Resumen

P – es configurable la polaridad de la señal de salida. Bi – caracteristicas del biestable.

SC – secuencial o combinacional (circuito By-pass). IO – Es el pin quasibidireccional.

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