Cortex-M0+ テクニカルリファレンスマニュアルinfocenter.arm.com/.../DDI0484CJ_cortex_m0p_r0p0_trm_JP.pdf本書は、Cortex-M0+ プロセッサ用のテクニカルリファレンス

Cortex™

-M0+リビジョン： r0p1

テクニカルリファレンスマニュアル

Copyright © 2012 ARM. All rights reserved.ARM DDI 0484CJ (ID061713)

ここに記載される内容は英語原文より抄訳されたものです。抄訳が原文に相違する場合はすべて原文が優先します。また、英語版の改訂版が発行された場合には、最新の情報は英語版をご覧ください。

Cortex-M0+テクニカルリファレンスマニュアル

Copyright © 2012 ARM. All rights reserved.

リリース情報

本書には次の変更が加えられています。

著作権

® または™ の付いた用語とロゴは、本著作権条項で特に明記されていない限り、 EU および他諸国におけるARM の登録商標または商標です。本書に記載されている他の商標その他の名前は、対応する所有者の商標の場合があります。

本書に記載されている情報の全部または一部、ならびに本書で紹介する製品は、著作権所有者の文書による事前の許可を得ない限り、転用・複製することを禁じます。

本書に説明されている製品は、継続的に開発と改良が行われています。本書にある製品とその利用方法に関する記載事項について、 ARM は保証しません。したがって当社では、製品の商品性または目的への適合性を含め、黙示的・明示的に関係なく一切の保証を行いません。

本書は、本製品の利用者をサポートすることだけを目的としています。本書に記載されている情報の使用、情報の誤りまたは省略、あるいは本製品の誤使用によって発生したいかなる損失や損害についても、ARM は一切責任を負いません。

本書における ARM という用語は、「ARM、または該当する場合にはその子会社を含む」という意味で使用されています。

機密保持ステータス

本書は非機密扱いであり、本書を使用、複製、および開示する権利は、 ARM および ARM が本書を提供した当事者との間で締結した契約の条項に基づいたライセンスの制限により異なります。

製品ステータス

本書の情報は最終版であり、開発済み製品に対応しています。

Web アドレス

http://www.arm.com

改訂履歴

日付変更箇所公開の有無変更内容

2012 年 1 月 19 日 A 非公開 r0p0 用の最初のリリース

2012 年 4 月 4 日 B 公開 r0p0 用の 2 番目のリリース

2012 年 12 月 16 日 C 公開 r0p1 用の最初のリリース

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. iiID061713 Non-Confidential

目次Cortex-M0+ テクニカルリファレンスマニュアル

序章本書について .............................................................................................................. viご意見・ご質問 .......................................................................................................... ix

第 1 章はじめに1.1 このプロセッサについて ......................................................................................... 1-21.2 機能 .......................................................................................................................... 1-31.3 インタフェース ....................................................................................................... 1-41.4 構成可能なオプション ............................................................................................. 1-51.5 製品説明書、設計フロー、アーキテクチャ ............................................................ 1-61.6 製品リビジョン ....................................................................................................... 1-9

第 2 章機能の説明2.1 機能について ........................................................................................................... 2-22.2 インタフェース ....................................................................................................... 2-4

第 3 章プログラマモデル3.1 プログラマモデルについて ..................................................................................... 3-23.2 動作と実行のモード ................................................................................................ 3-33.3 命令セットの概要 .................................................................................................... 3-43.4 メモリモデル ........................................................................................................... 3-93.5 プロセッサコアレジスタの概要 ........................................................................... 3-103.6 例外 ........................................................................................................................ 3-11

第 4 章システム制御4.1 システム制御について ............................................................................................. 4-24.2 システム制御レジスタの概要 .................................................................................. 4-3

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. iiiID061713 Non-Confidential

目次

第 5 章ネスト型ベクタ割り込みコントローラ5.1 NVIC について ......................................................................................................... 5-25.2 NVIC レジスタの概要 .............................................................................................. 5-3

第 6 章メモリ保護ユニット6.1 MPU について ........................................................................................................ 6-26.2 MPU レジスタの概要 ............................................................................................... 6-3

第 7 章デバッグ7.1 デバッグについて .................................................................................................... 7-27.2 デバッグレジスタの概要 ......................................................................................... 7-7

付録 A リビジョン

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. ivID061713 Non-Confidential

序章

本章では、 Cortex-M0+ テクニカルリファレンスマニュアルの概要を紹介します。本

章は次のセクションで構成されています。

• 本書について（ページ vi）

• ご意見・ご質問（ページ ix）

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. vID061713 Non-Confidential

序章

本書について

本書は、 Cortex-M0+ プロセッサ用のテクニカルリファレンスマニュアルです。

製品リビジョンステータス

rnpn識別子は、本書に記載されている製品のリビジョンステータスを示しており、

それぞれの意味は次のとおりです。

rn 製品が大幅に修正されたことを示しています。

pn 製品に小さな修正または変更が加えられたことを示しています。

対象読者

本書は次のような読者を対象としています。

• システム設計者、システムインテグレータ、検証技術者

• プロセッサを使用するソフトウェア開発者

本書の使用法

本書は以下の章に分かれています。

第 1 章はじめに

プロセッサとその機能を紹介します。

第 2 章機能の説明

プロセッサの機能概要について説明します。

第 3 章プログラマモデル

アプリケーションレベルのプログラマモデルの概要について説明します。

第 4 章システム制御

システム制御レジスタとその構造の概要について説明します。

第 5 章ネスト型ベクタ割り込みコントローラ

ネスト型ベクタ割り込みコントローラ (NVIC) の概要について説明しま

す。

第 6 章メモリ保護ユニット

メモリ保護ユニット (MPU) について説明します。

第 7 章デバッグ

デバッグシステムの概要について説明します。


本書の各版における技術的な変更点について説明します。

用語集

ARM 用語集には、 ARM の説明書で使用されている用語の一覧と、それらの定義が記

載されています。 ARM 用語集には、業界標準の用語は記載されていません。ただし、

一般に認識されているものとは異なる意味で ARM により使用されている場合は例外

です。

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. viID061713 Non-Confidential

序章

「ARM 用語集 , http://infocenter.arm.com/help/topic/com.arm.doc.aeg0014-/index.html」を参照して下

さい。

表記規則

本書では次に示す表記規則が使用されています。

• 書体の一般的な規則

書体の一般的な規則

本書で使用されている書体の一般的な規則を、次の表に示します。

参照資料

このセクションでは、 ARM やサードパーティが発行している出版物を紹介します。

ARM ドキュメントは、 Infocenter, http://infocenter.arm.com でご覧になれます。

ARM の刊行物

本書には、この製品に固有の情報が記載されています。他の関連情報については、以下の出版物を参照して下さい。

• ARMv6-M アーキテクチャリファレンスマニュアル (ARM DDI 0419)

• ARMv6-M 命令セットクイックリファレンスガイド (ARM QRC 0011)

• ARM AMBA® 3 AHB-Lite プロトコル仕様 (ARM IHI 0033)

• ARM デバッグインタフェース v5、アーキテクチャ仕様 (ARM IHI 0031)

注 Cortex-M0+ 実装には、デバッグアクセスポート (DAP) を含めることができま

す。 DAP の定義については、『ARM デバッグインタフェース仕様』の v5.1、ま

たは『ARM デバッグインタフェース v5、アーキテクチャ仕様』の A 版の正誤

表を参照して下さい。

書式目的

斜体特定の用語の初出時や、本書内での相互参照と引用に使用されます。

太字メニュー名などのインタフェース要素を強調するために太字が使用されます。信号名を示すためにも使用されています。また、必要に応じて説明表の用語にも太字が使用されています。

monospace コマンド、ファイル名、プログラム名、ソースコードなどの、キーボードから入力可能なテキストを示しています。

monospace コマンドまたはオプションに使用可能な略語を示しています。コマンドやオプションの名前を全部入力する代わりに、下線部分のテキストだけを入力してこれらを指定できます。

monospace italic 具体的な値に置き換えられる引数を示しています。

monospace bold サンプルコード以外で使用されている場合、言語のキーワードを示しています。

< および > コードまたはコード片の中で不等号の括弧で囲まれている部分は、アセンブラ構文内で置き換え可能なことを示しています。次に例を示します。MRC p15, 0 <Rd>, <CRn>, <CRm>, <Opcode_2>

小さい大文字 ARM 用語集に定義されている、特定の技術的な意味を持ついくつかの用語を示すため、本文で使

用されます。例えば、実装定義、実装固有、未知、予測不能などです。

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. viiID061713 Non-Confidential

序章

• ARM アーキテクチャのアプリケーションバイナリインタフェース（ベース標

準） (IHI 0036)

• CoreSight™ SoC テクニカルリファレンスマニュアル (ARM DDI 0480)

• Cortex-M0+ 統合および実装マニュアル (ARM DII 0278)

• CoreSight MTB-M0+ テクニカルリファレンスマニュアル (ARM DDI 0486)

その他の刊行物

このセクションでは、サードパーティが発行している関連出版物を紹介します。

• IEEE 規格『Test Access Port and Boundary-Scan Architecture 』 1149.1-1990 (JTAG)

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. viiiID061713 Non-Confidential

序章

ご意見・ご質問

ARM では、製品と本書に関するご意見・ご質問などをお待ちしております。

製品に関するご意見

本製品に関するご意見・ご質問などがございましたら、次の情報とともに製品購入元までご連絡下さい。

• 製品名

• 製品のリビジョンまたはバージョン

• できるだけ詳細な説明。該当する場合には、現象や診断手順もご記載下さい。

本書の内容に関するご意見

内容に関してのご意見は、次の情報をご記載のうえ、電子メールで [email protected] へ

お寄せ下さい。

• 題名

• 資料番号 (ARM DDI 0484CJ)

• ご意見のあるページ番号

• ご意見についての簡潔な説明

補足または改善すべき点についての一般的なご意見もお待ちしております。

注 ARM は、この PDF を Adobe Acrobat および Acrobat Reader でのみテストしており、

他の PDF リーダーを使用した場合にドキュメントの表示品質を保証できません。

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. ixID061713 Non-Confidential

第 1 章はじめに

本章では、 Cortex-M0+ プロセッサとその機能について紹介します。本章は次のセクションで構成されています。

• 「このプロセッサについて」（ページ 1-2）

• 「機能」（ページ 1-3）

• 「インタフェース」（ページ 1-4）

• 「構成可能なオプション」（ページ 1-5）

• 「製品説明書、設計フロー、アーキテクチャ」（ページ 1-6）

• 「製品リビジョン」（ページ 1-9）

ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. 1-1ID061713 Non-Confidential

はじめに

1.1 このプロセッサについて

Cortex-M0+ プロセッサは非常にゲート数の少ない、電力効率の高いプロセッサで、プロセッサの実装面積と消費電力を最低限に抑える必要があるマイクロコントローラや、密な組み込み用途での利用を目的としています。


はじめに

1.2 機能

このプロセッサには、次のような機能と利点があります。

• システムペリフェラルの密接な統合により、実装面積と開発コストを削減できます。

• Thumb 命令セットにより、高いコード密度と 32 ビットのパフォーマンスを両立できます。

• シングルサイクル I/O アクセスのサポート

• システムコンポーネントの電力制御の最適化

• スリープモードの統合による低消費電力

• 高速なコード実行により、プロセッサのクロック速度を低くしたり、スリープモードの時間を長くしたりすることができます。

• コードフェッチの最適化により、フラッシュや ROM の消費電力が低減します。

• ハードウェア乗算器

• タイムクリティカルな用途に適した、予測可能な高パフォーマンスの割り込み処理

• 命令のサイクルタイミングが予測可能

• システムレベルでのデバッグ認証のサポート

• シリアルワイヤデバッグにより、デバッグに必要なピン数を削減できます。

• （オプション）命令トレースのサポート

Cortex-M0+ のアーキテクチャに関する準拠については、「アーキテクチャとプロトコルの情報」（ページ 1-7）を参照して下さい。


はじめに

1.3 インタフェース

プロセッサには、外部アクセス用に次のインタフェースが含まれています。

• 外部 AHB-Lite インタフェース

• デバッグアクセスポート (DAP)

• （オプション）シングルサイクル I/O ポート


はじめに

1.4 構成可能なオプション

実装時にプロセッサで構成可能なオプションを、表 1-1 に示します。

1.4.1 構成可能な乗算器

MULS 命令は、 32 ビット× 32 ビットの乗算を実行し、結果の下位 32 ビットを返します。プロセッサには、次のいずれかの方法で MULS を実装できます。

• 高速な単一サイクルのアレイ

• 32 サイクルの反復乗算器

反復乗算器を使用しても、割り込み応答時間には影響しません。プロセッサは、保留中の割り込みを取得するために乗算操作を途中で破棄します。

表 1-1 プロセッサで構成可能なオプション

機能構成可能なオプション

割り込み外部割り込み 0 ～ 32

データのエンディアン形式リトルエンディアンまたはビッグエンディアン

SysTick タイマ存在する / しない

ウォッチポイントコンパレータの数 a

a. ホールトデバッグがサポートされているときのみ

0、 1、 2

ブレークポイントコンパレータの数 a 0、 1、 2、 3、 4

ホールトデバッグのサポート存在する / しない

乗算器高速または小型

シングルサイクル I/O ポート存在する / しない

ウェークアップ割り込みコントローラサポートあり / なし

ベクタテーブルオフセットレジスタ存在する / しない

非特権 / 特権のサポート存在する / しない

メモリ保護ユニット存在しない、または 8 領域

全レジスタのリセット存在する / しない

命令フェッチ幅 16 ビットのみ、または主に 32 ビット


はじめに

1.5 製品説明書、設計フロー、アーキテクチャ

このセクションでは、プロセッサの説明書、設計フローとの関係、および関連するアーキテクチャの標準とプロトコルについて説明します。

このセクションに記載されている説明書の詳細については、「参照資料」（ページ vii）を参照して下さい。

1.5.1 説明書

ここでは、プロセッサの説明書について説明します。

テクニカルリファレンスマニュアル

『テクニカルリファレンスマニュアル』 (TRM) には、プロセッサの機能と、動作に対する機能オプションの影響が記載されています。設計フローのすべての段階で必要となります。設計フローで行う選択によっては、 TRM に記載されている動作の一部が適用されなくなることがあります。プロセッサのプログラミングを行う場合、以下に問い合わせて下さい。

• 次のことを確認するには、実装者へ問い合わせて下さい。

— 実装のビルド構成

— プロセッサの実装前に統合が行われたか、行われた場合はその内容

• 使用するデバイスの入力構成については、インテグレータに問い合わせてください。

統合および実装マニュアル

『統合および実装マニュアル』 (IIM) には、次の内容が記載されています。

• 利用可能なビルド構成オプションと、それらのオプションの選択に関連する考慮点

• ビルド構成オプションでレジスタ転送レベル (RTL) を構成する方法

• プロセッサを SoC に統合する方法。要求される統合形式にマクロセルを構成するため、インテグレータが固定する必要のあるピンについても解説されています。

• 設計の統合と実装をサインオフする手順

ARM 製品の配布物には、リファレンススクリプトと、それらを使用して設計を実装する方法についての説明が含まれています。

EDA ツールのベンダから入手できるリファレンス手法の説明書は、この IIM を補完するものです。

IIM は非公開書籍で、ライセンスによってのみ入手できます。

1.5.2 設計フロー

プロセッサは、合成可能な RTL として配布されます。プロセッサを製品で使用する前に、次のプロセスを行う必要があります。

実装

実装者は、 RTL を構成して合成し、ゲートレベルの配置を作成します。実装者は、統合前に合成と配置を行ってハードマクロセルを作成することも、統合後に行ってチップの配置を作成することもできます。

統合インテグレータは、構成された設計を SoC に接続します。これには、メモリシステムおよびペリフェラルへの接続も含まれます。


はじめに

プログラミング

最後のプロセスです。システムプログラマは、プロセッサの構成と初期化に必要なソフトウェアを開発し、必要なアプリケーションソフトウェアをテストします。

各プロセスは、それぞれ別の団体が行ってもかまいません。実装と統合での選択は、プロセッサの動作と機能に影響します。

MCU では多くの場合、完全な設計を合成する前に、 1 つの設計チームがプロセッサを統合します。または、チームがプロセッサを自分たちだけで合成するか、部分的に統合して、マクロセルを生成し、別のチームが統合することもできます。

最終的なデバイスの動作は、次の要素に依存します。

ビルド構成

実装者は、 RTL ソースファイルの事前処理方法に影響するオプションを選択します。これらのオプションには通常、 1 つ以上の領域に影響するロジックを含めるかどうか、最大周波数、および結果として作成されるマクロセルの機能が含まれます。

構成入力

インテグレータは、入力を特定の値に固定することで、プロセッサの機能の一部を構成します。これらの構成は、ソフトウェア構成が行われる前の、起動時の動作に影響します。構成により、ソフトウェアで使用可能なオプションを制限することもできます。

ソフトウェア構成

プログラマは、レジスタに特定の値をプログラムして、プロセッサを構成します。この操作は、プロセッサの動作に影響を与えます。

注本書では、適切なビルド構成オプションを選択して含めることが可能な、実装定義の機能に言及します。機能が含まれていると記載されている場合、適切なビルドおよびピン構成オプションが選択されていることを意味します。機能が稼働している / 可能であると記載されている場合、その機能がソフトウェアでも構成されていることを意味します。

1.5.3 アーキテクチャとプロトコルの情報

プロセッサは、次に示す各仕様に準拠、またはこれらの仕様を実装します。

• 「ARM アーキテクチャ」

• 「アドバンストマイクロコントローラバスアーキテクチャ」

• 「デバッグアクセスポートのアーキテクチャ」（ページ 1-8）

本テクニカルリファレンスマニュアルは、アーキテクチャリファレンスマニュアル、アーキテクチャ仕様、プロトコル仕様、および関連する外部標準を補完するものです。これらのソースに記載されている情報は、本書で繰り返し言及されていません。

ARM アーキテクチャ

プロセッサには、 ARMv6-M アーキテクチャプロファイルが実装されています。『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

アドバンストマイクロコントローラバスアーキテクチャ

プロセッサに実装されているシステムバスは、 AMBA-3 AHB-Lite です。『ARM AMBA 3 AHB-Lite プロトコル仕様』を参照して下さい。


はじめに

デバッグアクセスポートのアーキテクチャ

デバッグアクセスポート (DAP) は、 ARM デバッグインタフェース仕様の v5.1 で定義されているオプションコンポーネントです。『ARM デバッグインタフェース v5、アーキテクチャ仕様』を参照して下さい。


はじめに

1.6 製品リビジョン

このセクションでは、製品リビジョン間の機能の相違点について説明します。

r0p0 初版

r0p1 技術的変更なし


第 2 章機能の説明

本章では、プロセッサの機能の概要について説明します。本章は次のセクションで構成されています。

• 「機能について」（ページ 2-2）

• 「インタフェース」（ページ 2-4）


機能の説明

2.1 機能について

Cortex-M0+ プロセッサは、構成可能なマルチステージの 32 ビット RISC プロセッサです。このプロセッサは AMBA AHB-Lite インタフェースを搭載し、 NVIC コンポーネントが含まれています。オプションのハードウェアデバッグ、シングルサイクルI/O インタフェース、メモリ保護機能も含まれています。このプロセッサは Thumbコードを実行でき、他の Cortex-M プロファイルのプロセッサと互換性があります。

プロセッサの機能ブロックを、図 2-1 に示します。

図 2-1 機能ブロック図

実装されているデバイスにより、以下の機能が提供されます。

ゲート数の少ないプロセッサで、次の機能を実現

• ARMv6-M Thumb® 命令セット

• Thumb-2 テクノロジ

• （オプション） ARMv6-M 準拠の 24 ビットの SysTick タイマ

• 32 ビットのハードウェア乗算器。標準の単一サイクル乗算器、または実装面積が小さくパフォーマンスが低い 32 サイクル乗算器を実装できます。

• リトルエンディアン、またはバイト不変ビッグエンディアンのデータアクセスのサポート

• 予測可能でレイテンシが固定の割り込み処理機能

• 複数ロード / ストアおよび複数サイクルの乗算命令。これらは、迅速な割り込み処理を行うために破棄と再開が可能です。

• （オプション）システム整合性を強化するための非特権 / 特権のサポート

• C アプリケーションバイナリインタフェース準拠の例外モデル。

これは ARMv6-M の C アプリケーションバイナリインタフェース(C-ABI) 準拠の例外モデルで、純粋な C 関数を割り込みハンドラとして使用できます。

‡‡

‡‡

‡

‡

‡

‡


機能の説明

• 割り込み待ち (WFI) 命令、イベント待ち (WFE) 命令、または割り込みの退出時スリープ機能により、低電力のスリープモードを開始できます。

次の機能を持つ NVIC

• 32 本までの外部割り込み入力。それぞれに 4 レベルの優先度を設定できます。

• マスク不能割り込み (NMI) 専用の入力

• レベル感知とパルス感知の両方の割り込みラインのサポート

• （オプション）ウェークアップ割り込みコントローラ (WIC)。超低電力のスリープモードをサポートします。

• （オプション）ベクタテーブルの再配置

（オプション）デバッグサポート

• 0 ～ 4 つのハードウェアブレークポイント

• 0 ～ 2 つのウォッチポイント

• プログラムカウンタサンプリングレジスタ (PCSR) により、最低 1つのハードウェアデータウォッチポイントが実装されていれば、非侵襲性のコードプロファイリングが可能

• シングルステップおよびベクタキャッチ機能

• BKPT 命令を使用して、無制限のソフトウェアブレークポイントをサポート可能

• コアペリフェラルへの非侵襲性アクセスと、コンパクトバスマトリックスによる 0 ウェイトステートのシステムスレーブ。デバッガは、プロセッサが実行中でも、メモリを含むこれらのデバイスへアクセスできます。

• プロセッサがホールト時に、コアレジスタへの完全なアクセスが可能

• （オプション）シリアルワイヤまたは JTAG デバッグ接続をサポートするデバッグアクセスポート (DAP) により、ゲート数の少ないCoreSight 準拠のデバッグアクセスが可能

バスインタフェース

• 単一の 32 ビット AMBA-3 AHB-Lite システムインタフェースにより、すべてのシステムペリフェラルとメモリを簡単に統合できます。

• （オプション）単一の 32 ビットのシングルサイクル I/O ポート

• （オプション） DAP をサポートする単一の 32 ビットスレーブポート

（オプション）メモリ保護ユニット (MPU)。次の機能があります。

• ユーザ構成可能な 8 つのメモリ領域

• 領域単位で非稼働にできる、 8 つのサブ領域

• 実行不可 (XN) のサポート

• デフォルトのメモリマップのサポート


機能の説明

2.2 インタフェース

このセクションでは、外部インタフェースの機能について説明します。

ピン出力や信号名はデバイスの実装ごとに異なるため、本書では説明しません。

2.2.1 AHB-Lite インタフェース

AHB-Lite インタフェース上のトランザクションは、常に非シーケンシャルとしてマークされます。

プロセッサアクセスとデバッグアクセスは、外部 AHB ペリフェラルへの外部インタフェースを共有します。プロセッサアクセスは、デバッグアクセスよりも優先されます。

ベンダ固有のコンポーネントも、このバスを使用できます。

注命令は AHB-Lite インタフェースのみを使用してフェッチされます。パフォーマンスを最適化するため、 Cortex-M0+ プロセッサは実行中のものよりも先の命令をフェッチします。消費電力を最小にするため、この先行フェッチは最大 32 ビットに制限されます。

2.2.2 シングルサイクル I/O ポート

プロセッサには、オプションとしてシングルサイクル I/O ポートを実装でき、汎用I/O (GPIO) など密結合されたペリフェラルへ、非常に高速なアクセスが可能です。このポートはプロセッサとデバッガから、ロードとストアの両方でアクセス可能です。I/O ポートからコードを実行することはできません。

2.2.3 デバッグアクセスポート

プロセッサには、ゲート数の少ないデバッグアクセスポート (DAP)、または完全なCoreSight DAP が実装されています。

ゲート数の少ないデバッグアクセスポート (DAP) では、シリアルワイヤまたはJTAG デバッグポートが提供され、プロセッサのスレーブポートとの接続により完全なシステムレベルのデバッグアクセスが提供されます。

完全な CoreSight DAP システムでは、プロセッサが完全なマルチプロセッサのデバッグを提供し、同時ホールトおよびリリースのクロストリガ機能を使用できます。

詳細については、次に示すセクションを参照して下さい。

• DAP については、『ARM デバッグインタフェース v5、アーキテクチャ仕様』のADI v5.1 バージョンを参照して下さい。

• CoreSight DAP については、『CoreSight SoC テクニカルリファレンスマニュアル』を参照して下さい。

2.2.4 実行トレースインタフェース

プロセッサには、マイクロトレースバッファ実行トレースコンポーネント用のインタフェースをオプションで実装できます。詳細については、『CoreSight MTB-M0+ テクニカルリファレンスマニュアル』を参照して下さい。


第 3 章プログラマモデル

本章では、アプリケーションレベルのプログラマモデルの概要について説明します。本章は次のセクションで構成されています。

• 「プログラマモデルについて」（ページ 3-2）

• 「動作と実行のモード」（ページ 3-3）

• 「命令セットの概要」（ページ 3-4）

• 「メモリモデル」（ページ 3-9）

• 「プロセッサコアレジスタの概要」（ページ 3-10）

• 「例外」（ページ 3-11）


プログラマモデル

3.1 プログラマモデルについて

『ARMv6-M アーキテクチャリファレンスマニュアル』には、プログラマモデルの完全な説明が含まれています。本章では、 Cortex-M0+ プログラマモデルの概要について説明し、実装定義のオプションを解説します。また、使用される ARMv6-M Thumb命令と、プロセッサでの各命令のサイクル数についても説明します。その他、次に示す内容についてはそれぞれの章で説明されています。

• 第 4 章では、プログラマモデルのシステム制御機能の概要について説明します。

• 第 5 章では、プログラマモデルの NVIC 機能の概要について説明します。

• 第 7 章では、プログラマモデルのデバッグ機能の概要について説明します。



3.2 動作と実行のモード

動作と実行のモードの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。



3.3 命令セットの概要

プロセッサには、 ARMv6-M Thumb 命令セットが実装され、これには Thumb-2 テクノロジを使用する多くの 32 ビット命令も含まれています。 ARMv6-M 命令セットは、次の命令で構成されます。

• CBZ、 CBNZ、 IT を除く、すべての ARMv7-M の 16 ビット Thumb 命令

• 32 ビット Thumb 命令のうち、 BL、 DMB、 DSB、 ISB、 MRS、 MSR

Cortex-M0+ 命令と、各命令のサイクル数を、表 3-1 に示します。サイクル数は、 0ウェイトステートのシステムを基準としたものです。

表 3-1 Cortex-M0+ の命令の概要

動作説明アセンブラサイクル数

移動 8 ビットイミディエート MOVS Rd, #<imm> 1

下位から下位 MOVS Rd, Rm 1

任意から任意 MOV Rd, Rm 1

任意から PC MOV PC, Rm 2

加算 3 ビットイミディエート ADDS Rd, Rn, #<imm> 1

すべてのレジスタの下位 ADDS Rd, Rn, Rm 1

任意から任意 ADD Rd, Rd, Rm 1

任意から PC ADD PC, PC, Rm 2

8 ビットイミディエート ADDS Rd, Rd, #<imm> 1

キャリー付き ADCS Rd, Rd, Rm 1

イミディエートから SP ADD SP, SP, #<imm> 1

SP からアドレス生成 ADD Rd, SP, #<imm> 1

PC からアドレス生成 ADR Rd, <label> 1

減算下位および下位 SUBS Rd, Rn, Rm 1

3 ビットイミディエート SUBS Rd, Rn, #<imm> 1

8 ビットイミディエート SUBS Rd, Rd, #<imm> 1

キャリー付き SBCS Rd, Rd, Rm 1

SP からイミディエート SUB SP, SP, #<imm> 1

補数 RSBS Rd, Rn, #0 1

乗算乗算 MULS Rd, Rm, Rd 1 または 32a

比較比較 CMP Rn, Rm 1

否定 CMN Rn, Rm 1

イミディエート CMP Rn, #<imm> 1



論理論理積 ANDS Rd, Rd, Rm 1

排他的論理和 EORS Rd, Rd, Rm 1

論理和 ORRS Rd, Rd, Rm 1

ビットクリア BICS Rd, Rd, Rm 1

補数移動 MVNS Rd, Rm 1

論理積テスト TST Rn, Rm 1

シフトイミディエート値により論理左シフト

LSLS Rd, Rm, #<shift> 1

レジスタ値により論理左シフト LSLS Rd, Rd, Rs 1

イミディエート値により論理右シフト

LSRS Rd, Rm, #<shift> 1

レジスタ値により論理右シフト LSRS Rd, Rd, Rs 1

算術右シフト ASRS Rd, Rm, #<shift> 1

レジスタ値により算術右シフト ASRS Rd, Rd, Rs 1

ローテートレジスタ値により右ローテート RORS Rd, Rd, Rs 1

ロードワード、イミディエートオフセット

LDR Rd, [Rn, #<imm>] 2 または 1b

ハーフワード、イミディエートオフセット

LDRH Rd, [Rn, #<imm>] 2 または 1b

バイト、イミディエートオフセット

LDRB Rd, [Rn, #<imm>] 2 または 1b

ワード、レジスタオフセット LDR Rd, [Rn, Rm] 2 または 1b

ハーフワード、レジスタオフセット

LDR Rd, [Rn, Rm] 2 または 1b

符号付きハーフワード、レジスタオフセット

LDRSH Rd, [Rn, Rm] 2 または 1b

バイト、レジスタオフセット LDRB Rd, [Rn, Rm] 2 または 1b

符号付きバイト、レジスタオフセット

LDRSB Rd, [Rn, Rm] 2 または 1b

PC 相対 LDR Rd, <label> 2 または 1b

SP 相対 LDR Rd, [SP, #<imm>] 2 または 1b

複数、ベースを除く LDM Rn!, {<loreglist>} 1 + Nc

複数、ベースを含む LDM Rn, {<loreglist>} 1 + Nc

表 3-1 Cortex-M0+ の命令の概要 ( 続き )




ストアワード、イミディエートオフセット

STR Rd, [Rn, #<imm>] 2 または 1b

ハーフワード、イミディエートオフセット

STRH Rd, [Rn, #<imm>] 2 または 1b

バイト、イミディエートオフセット

STRB Rd, [Rn, #<imm>] 2 または 1b

ワード、レジスタオフセット STR Rd, [Rn, Rm] 2 または 1b

ハーフワード、レジスタオフセット

STRH Rd, [Rn, Rm] 2 または 1b

バイト、レジスタオフセット STRB Rd, [Rn, Rm] 2 または 1b

SP 相対 STR Rd, [SP, #<imm>] 2 または 1b

複数 STM Rn!, {<loreglist>} 1 + Nc

プッシュプッシュ PUSH {<loreglist>} 1 + Nc

リンクレジスタ付きプッシュ PUSH {<loreglist>, LR} 1 + Nd

ポップポップ POP {<loreglist>} 1 + Nc

ポップおよび復帰 POP {<loreglist>, PC} 3 + Nd

分岐条件付き B<cc> <label> 1 または 2e

無条件 B <label> 2

リンク付き BL <label> 3

交換付き BX Rm 2

リンク付き交換 BLX Rm 2

拡張符号付きハーフワードからワード SXTH Rd, Rm 1

符号付きバイトからワード SXTB Rd, Rm 1

符号なしハーフワード UXTH Rd, Rm 1

符号なしバイト UXTB Rd, Rm 1

反転ワード内のバイト REV Rd, Rm 1

両方のハーフワード内のバイト REV16 Rd, Rm 1

符号付きの下位ハーフワード REVSH Rd, Rm 1





ARMv6-M Thumb 命令の詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

3.3.1 他の Cortex プロセッサとのバイナリ互換性

プロセッサには、他の Cortex-M プロファイルプロセッサで提供されている命令セットと機能にバイナリ互換のサブセットが実装されています。 Cortex-M0+ プロセッサから他の Cortex-M プロファイルのプロセッサへは、システムレベルのソフトウェアも含めて、ソフトウェアを移動できます。

円滑な移行を保証するため、他の Cortex-M プロファイルのプロセッサアーキテクチャで動作するように設計するコードでは、以下の規則に従い、構成制御レジスタ(CCR) を適切に構成することをお勧めします。

• NVIC およびシステム制御空間 (SCS) のレジスタへのアクセスには、ワード転送のみを使用する。

• プロセッサの未使用の SCS レジスタおよびレジスタフィールドはすべて、変更不可として扱う。

• ARMv7-M プロセッサを使用する場合、 CCR の次のフィールドを構成する。

— STKALIGN ビットを 1 にセット

— UNALIGN_TRP ビットを 1 にセット

状態変更スーパバイザコール SVC #<imm> - f

割り込みを不可能にする CPSID i 1

割り込みを可能にする CPSIE i 1

特殊レジスタ読み出し MRS Rd, <specreg> 3

特殊レジスタ書き込み MSR <specreg>, Rn 3

ブレークポイント BKPT #<imm> - f

ヒントイベント送信 SEV 1

イベント待ち WFE 2g

割り込み待ち WFI 2g

イールド YIELD 1h

無操作 NOP 1

バリア命令同期 ISB 3

データメモリ DMB 3

データ同期 DSB 3

a. 乗算器の実装により異なります。b. AHB インタフェースまたは SCS へのロードは 2、シングルサイクル I/O ポートへは 1c. N はリストに含まれる要素の数です。d. N はリストに含まれる要素の数で、 PC と LR も含まれます。e. 分岐する場合 2、分岐しない場合 1f. サイクル数は、プロセッサとデバッグの構成によって異なります。g. 割り込みまたはイベント待ちに消費された時間は除きます。h. NOP として実行されます。





— CCR レジスタの他のビットはすべて、元の値のままとする。



3.4 メモリモデル

プロセッサには、プロセッサコアとオプションのデバッグアクセスポート (DAP) から、外部メモリシステムおよび内部の NVIC とデバッグコンポーネントの両方に対するメモリアクセスを調整する、バスマトリックスが含まれています。

すべてのデバッグアクセスが可能な限り非侵襲性であることを保証するため、プロセッサによるアクセスが常に優先されます。 0 ウェイトステートシステムの場合、一般的なコードの実行について、システムメモリ、 NVIC、およびデバッグリソースへのデバッグアクセスはすべて、完全に非侵襲性です。

システムメモリマップは ARMv6-M アーキテクチャ準拠で、デバッガとプロセッサの両方のアクセスに共通です。トランザクションは次のようにルーティングされます。

• 0xE0000000 より下、または 0xEFFFFFFF より上のすべてのアクセスは、プロセッサの AHB-Lite マスタポート上で、 AHB-Lite トランザクションとして示されます。

• 0xE0000000 ～ 0xEFFFFFFF の範囲のアクセスはプロセッサ内で処理され、プロセッサの AHB-Lite マスタポートには出現しません。

• デバッガとプロセッサから AHB-Lite インタフェースへのデータアクセスは、シングルサイクル I/O ポート上に置き換えるようハードウェアで構成可能です。

プロセッサは、 0xE0000000 ～ 0xEFFFFFFF の範囲について、ワードサイズのアクセスのみをサポートします。

デフォルトメモリマップの各領域について、コード、データ、デバイスの適合性を、表 3-2 に示します。これは、オプションのメモリ保護ユニット (MPU) が搭載されていない実装、または MPU が搭載されていても稼働していない場合に使用されるメモリマップです。すべての領域の属性とアクセス許可は、 Cortex-M0+ の NVIC とデバッグコンポーネントをターゲットとするものを除いて、実装されている MPU を使用して変更可能です。

注コードに適切とマークされていない領域は実行不可 (XN) として動作し、この位置からコードの実行を試みると HardFault 例外が生成されます。

メモリモデルの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

表 3-2 デフォルトのメモリマップ使用法

アドレスの範囲コードデータデバイス

0xF0000000～ 0xFFFFFFFF いいえいいえはい

0xE0000000 ～ 0xEFFFFFFF いいえいいえいいえa

a. この領域は、 Cortex-M0+ の NVIC およびデバッグコンポーネント用に予約されています。

0xA0000000 ～ 0xDFFFFFFF いいえいいえはい

0x60000000 ～ 0x9FFFFFFF はいはいいいえ

0x40000000 ～ 0x5FFFFFFF いいえいいえはい





3.5 プロセッサコアレジスタの概要

プロセッサコアのレジスタセットの概要を、表 3-3 に示します。各レジスタは 32ビット幅です。

注プロセッサコアレジスタと、それらのアドレス、アクセスタイプ、リセット時の値の詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

表 3-3 プロセッサコアレジスタセットの概要

名前説明

R0 ～ R12 R0 ～ R12 はデータ操作用の汎用レジスタです。

MSP (R13) スタックポインタ (SP) はレジスタ R13 です。スレッドモードでは、 CONTROLレジスタによって、メインスタックポインタ (MSP) とプロセススタックポインタ (PSP) のどちらのスタックポインタを使用するかが指定されます。

PSP (R13)

LR (R14) リンクレジスタ (LR) はレジスタ R14 です。サブルーチン、関数呼び出し、例外の復帰情報が格納されます。

PC (R15) プログラムカウンタ (PC) はレジスタ R15 です。現在のプログラムアドレスが格納されます。

PSR プログラムステータスレジスタ (PSR) は、次の 3 つのレジスタを組み合わせたものです。

• アプリケーションプログラムステータスレジスタ (APSR)• 割り込みプログラムステータスレジスタ (IPSR)• 実行プログラムステータスレジスタ (EPSR)これらのレジスタは、それぞれ PSR の異なるビューを提供します。

PRIMASK PRIMASK レジスタは、構成可能な優先度により、すべての例外の起動を抑止します。プロセッサでサポートされる例外モデルの詳細については、「例外」（ページ 3-11）を参照して下さい。

CONTROL CONTROL レジスタは、プロセッサがスレッドモードのときに使用されるスタックと、オプションとしてコードの特権レベルを決定します。



3.6 例外

このセクションでは、プロセッサの例外モデルについて説明します。

3.6.1 例外処理

プロセッサには、『ARMv6-M アーキテクチャリファレンスマニュアル』で説明されている、高度な例外および割り込み処理が実装されています。

割り込みレイテンシを最小限に抑えるため、プロセッサは保留中の割り込みを取得するために、複数ロードまたは複数ストア命令を破棄します。割り込みハンドラから復帰すると、プロセッサは複数ロードまたは複数ストア命令を最初から再開します。

注 32 サイクルの乗算器を実装しているプロセッサは、乗算命令を同様に破棄します。

このため、読み出しまたは繰り返し書き込みの影響を受けるメモリ領域にあるデバイスへアクセスする場合、ソフトウェアで複数ロードまたは複数ストア命令を使用できません。読み出しまたは書き込みの繰り返しにより不整合な結果や、望ましくない副作用が発生する可能性がある場合、ソフトウェアでこれらの命令を使用できません。

プロセッサ実装では、 NVIC が割り込み信号を検出するため、およびプロセッサが関連する割り込みハンドラの最初の命令をフェッチするために必要なサイクル数を固定にすることも可能です。この場合、最も優先度の高い割り込みではジッターが発生しません。詳細については、プロセッサ実装者から提供されている説明書を参照して下さい。

割り込みのレイテンシとジッターを低減するため、 Cortex-M0+ プロセッサには、ARMv6-M アーキテクチャに定義されている後着割り込みおよび割り込みテールチェイン機構が実装されています。ワーストケースの割り込みレイテンシは、ジッター抑制を使用していない 0 ウェイトステートのシステムで、最も優先度の高いアクティブな割り込みについて、 15 サイクルです。

プロセッサの例外モデルには、アーキテクチャ指定の動作に加えて、次のような実装定義の動作が含まれています。

• HardFault から NMI ロックアップまでのスタック操作における例外を NMI 優先度で動作

• NMI から HardFault ロックアップまでのアンスタック操作における例外をHardFault 優先度で動作


第 4 章システム制御

本章では、システム制御レジスタと、それらの構造の概要について説明します。本章は次のセクションで構成されています。

• 「システム制御について」（ページ 4-2）

• 「システム制御レジスタの概要」（ページ 4-3）


システム制御

4.1 システム制御について

このセクションでは、各種のシステム制御機能の制御と構成を行う、システム制御レジスタについて説明します。


システム制御

4.2 システム制御レジスタの概要

システム制御レジスタを、表 4-1 に示します。各レジスタは 32 ビット幅です。

注 • すべてのシステム制御レジスタは、ワード転送でのみアクセス可能です。ハー

フワードやバイトの読み出し / 書き込みを試みた場合、結果は予測不能です。

• プロセッサに SysTick タイマが実装されていない場合、 SYST_CSR、SYST_RVR、 SYST_CVR、 SYST_CALIB レジスタは、 RAZ/WI です。

• システム制御レジスタと、それらのアドレス、アクセスタイプ、リセット時の値の詳細のうち、表 4-1 に記載されていないものについては、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

4.2.1 CPUID レジスタ

CPUID には次の特徴があります。

目的プロセッサに固有の部品番号、バージョン、実装の情報が格納されています。

表 4-1 システム制御レジスタ

名前説明

SYST_CSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「SysTick 制御およびステータスレジスタ」

SYST_RVR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「SysTick リロード値レジスタ」

SYST_CVR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「SysTick 現在値レジスタ」

SYST_CALIBa 『ARMv6-M アーキテクチャリファレンスマニュアル』の「SysTick 較正値レジスタ」

CPUID 「CPUID レジスタ」を参照

ICSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「割り込み制御状態レジスタ」

AIRCRa 『ARMv6-M アーキテクチャリファレンスマニュアル』の「アプリケーション割り込みおよびリセット制御レジスタ」

CCR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「構成および制御レジスタ」

SHPR2 『ARMv6-M アーキテクチャリファレンスマニュアル』の「システムハンドラ優先度レジスタ 2」

SHPR3 『ARMv6-M アーキテクチャリファレンスマニュアル』の「システムハンドラ優先度レジスタ 3」

SHCSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「システムハンドラ制御および状態レジスタ」

VTORb 『ARMv6-M アーキテクチャリファレンスマニュアル』の「ベクタテーブルオフセットレジスタ」

ACTLRc 『ARMv6-M アーキテクチャリファレンスマニュアル』の「補助制御レジスタ」

a. この値は、実装者により実装時に構成されます。詳細については、実装者から提供されている説明書を参照して下さい。

b. 実装されている場合、 VTOR によってベクタテーブルアドレスのビット [31:8] を指定できます。c. RAZ/WI として実装されます。


システム制御

使用制限使用制限はありません。

属性表 4-1 （ページ 4-3）を参照して下さい。

CPUID レジスタのビット割り当てを、図 4-1 に示します。

図 4-1 CPUID レジスタのビット割り当て

CPUID レジスタのビット割り当てを、表 4-2 に示します。

31 16 15 4 3 0

IMPLEMENTER REVISIONPARTNO

24 23 20 19

VARIANT ARCHITECTURE

表 4-2 CPUID レジスタのビット割り当て

ビットフィールド機能

[31:24] IMPLEMENTER 実装者コード0x41 ARM

[23:20] VARIANT rnpm 形式で示されるリビジョンステータスのうち、メジャーバージョン番号を示す n の部分。「製品リビジョンステータス」（ページ vi）を参照して下さい。

0x0

[19:16] ARCHITECTURE アーキテクチャを示し、 ARMv6-M では次のとおりです。

0xC

[15:4] PARTNO 部品番号を示し、 Cortex-M0+ では次のとおりです。

0xC60

[3:0] REVISION rnpm 形式で示されるリビジョンステータスのうち、マイナーリビジョン番号を示す m の部分。「製品リビジョンステータス」（ページ vi）を参照して下さい。 0x1


第 5 章ネスト型ベクタ割り込みコントローラ

本章では、ネスト型ベクタ割り込みコントローラ (NVIC) の概要について説明します。本章は次のセクションで構成されています。

• 「NVIC について」（ページ 5-2）

• 「NVIC レジスタの概要」（ページ 5-3）


ネスト型ベクタ割り込みコントローラ

5.1 NVIC について

外部割り込み信号は NVIC に接続され、 NVIC によって割り込みの優先度付けが行われます。ソフトウェアで、各割り込みに優先度を設定できます。 NVIC とCortex-M0+ プロセッサコアとは密接に結合されているため、レイテンシの短い割り込み処理や、後着割り込みの効率的な処理が可能です。

すべての NVIC レジスタは、ワード転送でのみアクセス可能です。個別のハーフワードやバイトの読み出し / 書き込みを試みた場合、結果は予測不能です。

NVIC レジスタは常にリトルエンディアンです。プロセッサからのアクセスは、プロセッサのエンディアン構成にかかわらず、正しく処理されます。

プロセッサの例外処理については、「例外」（ページ 3-11）を参照して下さい。

5.1.1 SysTick タイマのオプション

実装に 24 ビットの SysTick システムタイマを搭載し、プロセッサと NVIC の両方の機能を拡張できます。

このタイマが存在する場合、 NVIC 部分で次の拡張機能が提供されます。

• 24 ビットのシステムタイマ (SysTick)

• SysTick 割り込みについて構成可能な追加の優先度

詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

5.1.2 低電力モード

実装に WIC を含めることができます。これによって、プロセッサと NVIC を超低電力のスリープモードに移行し、割り込みの識別と優先度付けは WIC に任せることができます。

プロセッサには、割り込み待ち (WFI)、イベント待ち (WFE)、イベント送信 (SEV) 命令が完全に実装されています。さらに、プロセッサは SLEEPONEXIT の使用もサポートしており、これを使用した場合、プロセッサコアが例外ハンドラからスレッドモードに復帰したときにスリープモードに移行します。詳細については、『ARMv6-Mアーキテクチャリファレンスマニュアル』を参照して下さい。


ネスト型ベクタ割り込みコントローラ

5.2 NVIC レジスタの概要

NVIC レジスタを、表 5-1 に示します。各レジスタは 32 ビット幅です。

注 NVIC レジスタと、それらのアドレス、アクセスタイプ、リセット時の値の詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

表 5-1 NVIC のレジスタ

名前説明

NVIC_ISER 割り込みイネーブルセットレジスタ

NVIC_ICER 割り込みイネーブルクリアレジスタ

NVIC_ISPR 割り込み保留セットレジスタ

NVIC_ICPR 割り込み保留クリアレジスタ

NVIC_IPR0 ～ NVIC_IPR7 割り込み優先度レジスタ


第 6 章メモリ保護ユニット

本章では、プロセッサのメモリ保護ユニット (MPU) について説明します。本章は次のセクションで構成されています。

• 「MPU について」（ページ 6-2）

• 「MPU レジスタの概要」（ページ 6-3）


メモリ保護ユニット

6.1 MPU について

MPU は、メモリを保護するためのオプションコンポーネントです。これが実装されている場合、プロセッサは ARMv6 保護メモリシステムアーキテクチャモデルをサポートします。 MPU は、次の機能を完全にサポートしています。

• 8 つの統一保護領域

• 保護領域のオーバラップ。優先度は次のとおりです。

— 7 = 最高優先度

— 0 = 最低優先度

• アクセス許可

• システムへのメモリ属性のエクスポート

MPU で不一致やアクセス許可違反が発生すると、 HardFault ハンドラが起動されます。詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

MPU は、次の目的に使用できます。

• 特権規則の強制

• プロセスの分離

• メモリ属性の管理


メモリ保護ユニット

6.2 MPU レジスタの概要

MPU レジスタを、表 6-1 に示します。各レジスタは 32 ビット幅です。実装に MPUが存在しない場合、これらのレジスタはすべて読み出し値 0 です。

注 • MPU レジスタと、それらのアドレス、アクセスタイプ、リセット時の値の詳細

については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

• MPU は 256 バイトから 4GB までの領域サイズをサポートし、領域ごとに 8 つのサブ領域をサポートできます。

表 6-1 MPU レジスタ

名前説明

MPU_TYPE MPU タイプレジスタ

MPU_CTRL MPU 制御レジスタ

MPU_RNR MPU 領域番号レジスタ

MPU_RBAR MPU 領域ベースアドレスレジスタ

MPU_RASR MPU 領域属性およびサイズレジスタ


第 7 章デバッグ

本章では、デバッグシステムの概要について説明します。本章は次のセクションで構成されています。

• 「デバッグについて」（ページ 7-2）

• 「デバッグレジスタの概要」（ページ 7-7）


デバッグ

7.1 デバッグについて

デバッグの構成は、デバッグが実装されるかどうかも含め、プロセッサの実装により決定されます。デバッグが実装されない場合、 ROM テーブルは存在せず、ホールト、ブレークポイント、ウォッチポイントの機能も存在しません。

基本的なデバッグ機能には、プロセッサのホールト、シングルステップ、プロセッサコアレジスタへのアクセス、リセットおよび HardFault ベクタキャッチ、無制限のソフトウェアブレークポイント、システムメモリへの完全なアクセスが含まれます。『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

デバッグオプションには、次のいずれかまたは両方が含まれることがあります。

• ハードウェアブレークポイントを 1 ～ 4 つサポートするブレークポイントユニット

• 1 つまたは 2 つのウォッチポイントをサポートするウォッチポイントユニット

プロセッサの実装を分割し、プロセッサコアおよび NVIC とは独立した電力ドメインにデバッグコンポーネントを置くことも可能です。

デバッグが実装されている場合、デバッガは CoreSight デバッグインフラストラクチャを使用してデバッグコンポーネントを識別し、接続することをお勧めします。

CoreSight デバッグインフラストラクチャのコンポーネントを検出するには、デバッガで図 7-1 のフローに従うことをお勧めします。この例では、デバッガは CoreSightシステムに含まれている各 CoreSight コンポーネントのペリフェラルおよびコンポーネント ID レジスタを読み出します。

図 7-1 CoreSight の検出

CoreSight システム内の Cortex-M0+ プロセッサを識別するには、デバッガで次の動作を実行することをお勧めします。

1. CoreSight 識別機能を使用して、 Cortex-M0+ ROM テーブルの位置を見つけ、識別します。「Cortex-M0+ ROM テーブルの識別値」（ページ 7-3）を参照して下さい。

2. その Cortex-M0+ ROM テーブル内で、次のポインタを追跡します。

a. システム制御空間 (SCS)

‡ ‡

‡

‡


デバッグ

b. ブレークポイントユニット (BPU)

c. データウォッチポイントユニット (DWT)

「Cortex-M0+ ROM テーブルのコンポーネント」を参照して下さい。

デバッガが CoreSight 識別から SCS を識別するとき、 SCS のアドレス 0xE000ED00

からオフセット 0xD00 にある CPUID レジスタから、プロセッサとそのリビジョン番号を識別できます。

デバッガでは、最初に検出した ROM テーブルが Cortex-M0+ ROM テーブルであると想定することはできません。システム内に他の CoreSight コンポーネントが存在する場合、または実装を一意に識別可能とする目的がある場合、アクセスポートとCortex-M0+ ROM テーブルとの間に 1 つ以上のシステム ROM テーブルが必要です。

7.1.1 Cortex-M0+ ROM テーブルの識別とエントリ

デバッガ検出用の ROM テーブル識別レジスタとその値を、表 7-1 に示します。これらのレジスタにより、デバッガはプロセッサと、そのデバッグ機能を識別できます。

注 Cortex-M0+ ROM テーブルは、ワードサイズのトランザクションのみをサポートします。

Cortex-M0+ ROM テーブルが指す CoreSight コンポーネントを、表 7-2 に示します。値は、実装されているデバッグ構成によって異なります。

表 7-1 Cortex-M0+ ROM テーブルの識別値

レジスタ値説明

ペリフェラル ID4 0x00000004 『ARMv6-M アーキテクチャリファレンスマニュアル』の「コンポーネントおよびペリフェラル ID レジスタのフォーマット」

ペリフェラル ID0 0x000000C0

ペリフェラル ID1 0x000000B4

ペリフェラル ID2 0x0000000B

ペリフェラル ID3 0x00000000

コンポーネント ID0 0x0000000D

コンポーネント ID1 0x00000010


コンポーネント ID3 0x000000B1

表 7-2 Cortex-M0+ ROM テーブルのコンポーネント

コンポーネント値説明

SCS 0xFFF0F003 「システム制御空間」（ページ 7-4）を参照

DWT 0xFFF02003a 「データウォッチポイントユニット」（ページ 7-5）を参照


デバッグ

SCS、 DWT、 BPU の ROM テーブルエントリは、それぞれアドレス 0xE000E000、0xE0001000、 0xE0002000 のデバッグコンポーネントを指しています。各エントリの値は、 ROM テーブルのベースアドレス 0xE00FF000 からそのコンポーネントへのオフセットです。

ROM テーブルの ID とコンポーネントレジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』および『CoreSight SoC テクニカルリファレンスマニュアル』を参照して下さい。

7.1.2 システム制御空間

デバッグが実装されている場合、プロセッサは SCS のレジスタを経由してデバッグを提供します。「デバッグレジスタの概要」（ページ 7-7）を参照して下さい。

SCS CoreSight 識別

デバッガ検出用の SCS CoreSight 識別レジスタとその値を、表 7-3 に示します。Cortex-M0+ プロセッサの最終的なデバッガ識別は、 SCS の CPUID レジスタによって行われます。「CPUID レジスタ」（ページ 4-3）を参照して下さい。

SCS CoreSight 識別レジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』および『CoreSight SoC テクニカルリファレンスマニュアル』を参照して下さい。

BPU 0xFFF03003b 「ブレークポイントユニット」（ページ 7-6）を参照

終了マーカ 0x00000000 『ARMv6-M アーキテクチャリファレンスマニュアル』の「DAP アクセス可能な ROM テーブル」を参照

MemType 0x00000001 『ARMv6-M アーキテクチャリファレンスマニュアル』の「CoreSight 管理レジスタ」を参照

a. ウォッチポイントが実装されていない場合、読み出し値は 0xFFF02002 です。b. ブレークポイントが実装されていない場合、読み出し値は 0xFFF03002 です。

表 7-2 Cortex-M0+ ROM テーブルのコンポーネント ( 続き )

コンポーネント値説明

表 7-3 SCS 識別値








コンポーネント ID1 0x000000E0




デバッグ

7.1.3 データウォッチポイントユニット

Cortex-M0+ DWT 実装では、 0、 1、または 2 つのウォッチポイントレジスタの組が提供されます。ウォッチポイントが構成されていないプロセッサには、ウォッチポイント機能も実装されておらず、 DTW が実装されていないことが ROM テーブルによって示されます。

DWT 機能

プロセッサのウォッチポイントには、『ARMv6-M アーキテクチャリファレンスマニュアル』に説明されているように、データアドレスと PC ベース両方のウォッチポイント機能、 PC サンプリングレジスタ、およびサポートコンパレータのアドレスマスキングが実装されています。

DWT CoreSight 識別

デバッガ検出用の DWT テーブル識別レジスタとその値を、表 7-4 に示します。

DWT CoreSight 識別レジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』および『CoreSight SoC テクニカルリファレンスマニュアル』を参照して下さい。

DWT プログラムカウンタサンプルレジスタ

データウォッチポイントユニットを実装しているプロセッサには、 ARMv6-M のオプションの DWT プログラムカウンタサンプルレジスタ (DWT_PCSR) も実装されています。このレジスタにより、デバッガはプロセッサをホールトせず、定期的に PCをサンプリングできます。これによって、粒度の荒いプロファイリングが可能になります。詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

Cortex-M0+ の DWT_PCSR は、条件コードが成功した命令と、失敗した命令の両方を記録します。

表 7-4 DWT 識別値



ペリフェラル ID0 0x0000000A









デバッグ

7.1.4 ブレークポイントユニット

Cortex-M0+ の BPU 実装では、 0 ～ 4 つのブレークポイントレジスタが提供されます。ブレークポイントが構成されていないプロセッサには、ブレークポイント機能も実装されておらず、 BPU が実装されていないことが ROM テーブルによって示されます。

BPU 機能

プロセッサのブレークポイントには、『ARMv6-M アーキテクチャリファレンスマニュアル』で説明されている、 PC ベースのブレークポイント機能が実装されています。

BPU CoreSight 識別

デバッガ検出用の BPU 識別レジスタとその値を、表 7-5 に示します。

BPU CoreSight 識別レジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』および『CoreSight SoC テクニカルリファレンスマニュアル』を参照して下さい。

表 7-5 BPU 識別レジスタ












デバッグ

7.2 デバッグレジスタの概要

デバッグレジスタを、表 7-6 に示します。各レジスタは 32 ビット幅です。

BPU レジスタを、表 7-7 に示します。各レジスタは 32 ビット幅です。

DWT レジスタを、表 7-8 に示します。各レジスタは 32 ビット幅です。

表 7-6 デバッグレジスタの概要

名前説明

DFSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「デバッグフォールトステータスレジスタ」

DHCSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「デバッグホールト制御およびステータスレジスタ」

DCRSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「デバッグコアレジスタセレクタレジスタ」

DCRDR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「デバッグコアレジスタデータレジスタ」

DEMCR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「デバッグ例外およびモニタ制御レジスタ」

表 7-7 BPU レジスタの概要

名前説明

BP_CTRL 『ARMv6-M アーキテクチャリファレンスマニュアル』の「ブレークポイント制御レジスタ」

BP_COMP0 『ARMv6-M アーキテクチャリファレンスマニュアル』の「ブレークポイントコンパレータレジスタ」

BP_COMP1

BP_COMP2

BP_COMP3

表 7-8 DWT レジスタの概要

名前説明

DWT_CTRL 『ARMv6-M アーキテクチャリファレンスマニュアル』の「制御レジスタ」

DWT_PCSR 『ARMv6-M アーキテクチャリファレンスマニュアル』の「プログラムカウンタサンプルレジスタ」

DWT_COMP0 『ARMv6-M アーキテクチャリファレンスマニュアル』の「コンパレータレジスタ」

DWT_MASK0a 『ARMv6-M アーキテクチャリファレンスマニュアル』の「マスクレジスタ」

DWT_FUNCTION0 『ARMv6-M アーキテクチャリファレンスマニュアル』の「機能レジスタ」


デバッグ

デバッグレジスタと、それらのアドレス、アクセスタイプ、リセット時の値の詳細については、『ARMv6-M アーキテクチャリファレンスマニュアル』を参照して下さい。

注ソフトウェアはデバッグレジスタにアクセスできません。

DWT_COMP1 『ARMv6-M アーキテクチャリファレンスマニュアル』の「コンパレータレジスタ」

DWT_MASK1a 『ARMv6-M アーキテクチャリファレンスマニュアル』の「マスクレジスタ」

DWT_FUNCTION1 『ARMv6-M アーキテクチャリファレンスマニュアル』の「機能レジスタ」

a. 2GB までのマスキングをサポートします。

表 7-8 DWT レジスタの概要 ( 続き )

名前説明


ARM DDI 0484CJ Copyright © 2012 ARM. All rights reserved. A-1ID061713 Non-Confidential


この付録では、本書の各版の技術的な相違点について説明します。

表 A-1 A 版

変更内容場所影響範囲

初版 - -

表 A-2 A 版と B 版の相違点


技術的変更なし - -

表 A-3 B 版と C 版の相違点


r0p1 の CPUID を更新「CPUID レジスタ」（ページ 4-3） r0p1

メモリマップのアドレス訂正「デフォルトのメモリマップ使用法」（ページ 3-9）

すべて

Documents

Cortex-M0+ テクニカルリファレンス マニュアルinfocenter.arm.com/.../DDI0484CJ_cortex_m0p_r0p0_trm_JP.pdf本書は、Cortex-M0+ プロセッサ用のテクニカルリファレンス

Cortex-M0+ テクニカルリファレンスマニュアルinfocenter.arm.com/.../DDI0484CJ_cortex_m0p_r0p0_trm_JP.pdf本書は、Cortex-M0+ プロセッサ用のテクニカルリファレンス