Entwicklung, Herstellung und Charakterisierung von ... · MOSFET IGBT Frequenz (kHz) 1 10 100 1000 7 5 3 1 9 11 GTO Thyristor. 2 1. Einleitung dichte und geringer Durchlaßwiderstand,

Entwicklung, Herstellung und Charakterisierung von integrierbaren Leistungsbauelementen und einer

Trench-Gate Technologie

Der Technischen Fakultät der

Universität Erlangen-Nürnberg

zur Erlangung des Grades

DOKTOR-INGENIEUR

vorgelegt von

Sven Berberich

Erlangen – 2005

Als Dissertation genehmigt von

der Technischen Fakultät der

Universität Erlangen-Nürnberg

Tag der Einreichung: 18.02.2005

Tag der Promotion: 25.07.2005

Dekan: Prof. Dr. A. Winnacker

Berichterstatter: Prof. Dr. H. Ryssel

Prof. Dr. W. Glauert

Kurzfassung i

Kurzfassung In der vorliegenden Arbeit wird die Modellierung, Herstellung und Charakterisierung integ-rierbarer lateraler Leistungsbauelemente beschrieben. Diese Bauelemente, pin-Dioden, Dop-pelt Diffundierte MOS-Transistoren (DMOS) und Insulated Gate Bipolar Transistoren (IGBT) wurden auf Silicon On Insulator (SOI) Substratmaterial hergestellt. Die laterale Trench-Gate IGBT-Struktur wurde, im Hinblick auf die Verbesserung ihrer Durchlaßeigen-schaften untersucht. Zu diesem Zweck wurde diese Struktur mit einem dreifach Trench-Gate simuliert. Der Vergleich mit einem Oberflächen-Gate und einem einfachen Trench-Gate hat gezeigt, daß der IGBT mit der dreifach Gate-Struktur einen mehr als vierfach höheren Durch-laßstrom aufwies. Die Anzahl der Trench-Gates pro Emitterbereich wird in erster Linie durch die gewählte Technologie begrenzt. Für diese Simulation wurde eine 0,8µm Technologie ge-wählt. Ferner wurde anhand von Simulation und Experiment eine optimale Pufferstruktur, sowohl hinsichtlich Durchlaßeigenschaften, wie auch Blockiereigenschaften für den Punch-Through (PT) IGBT gefunden. Die optimale Pufferdosis lag bei 4٠1013cm-2, um möglichst hohe Werte für die Blockierspannung, den Durchlaßstrom und die Emittereffizienz zu erreichen. Um die Funktion des Prinzips zu beweisen wurden IGBTs mit einfachem Trench-Gate und mit Hilfe eines Designs, das auf dem Reduced Surface Field (RESURF) Prinzip beruht, hergestellt. Ferner wurden pin-Dioden als Freilaufdioden und DMOS-Transistoren als Treiberendstufen realisiert. Diese Bauelemente wurden im Reinraum der Universität Erlangen/Nürnberg hergestellt. Zur Herstellung der lateralen IGBTs mit Trench-Gate in vollständig dielektrisch isolierenden Inseln, wurden zwei unterschiedliche anisotrope Ätzprozesse entwickelt. Einer dieser Trockenätzprozesse diente zur Erzeugung tiefer Grabenstrukturen, welche die Grundstruktur für die dielektrisch isolierten Inseln darstellen. Die wichtigsten Herausfor-derungen bei der Entwicklung dieses Prozeßmoduls waren, zum einen, daß tiefe Gräben (50µm) mit hohem Aspektverhältnis (15:1) hergestellt werden mußten. Zum anderen mußten die Gräben einen hohen Anisotropiegrad (90° ± 0.5°) aufweisen. Als dritte Prozeßbedingung mußte der Ätzprozeß auf der vergrabenen Oxidschicht der SOI-Scheibe, mit möglichst geringer Unterätzung an den Grenzflächen der Grabenstruktur, gestoppt werden. Die wich-tigsten Prozeßgrößen waren der Druck und das Zeitverhältnis von Ätz- zu Passiviervorgang. Da dieser Prozeß für SOI-Substratmaterial mit einer dicken Bauelementeschicht von 50µm entwickelt wurde, wird es möglich diese Technologie für die Entwicklung von lateralen Leistungsbauelementen mit Blockierspannungen über 600V in vollständig dielektrisch iso-lierten Inseln zu nutzen.

ii Kurzfassung

Der zweite Trockenätzprozeß dient zur Strukturierung der Trench-Gates. Dabei ist es besonders wichtig einen hohen Anisotropiegrad (90° ± 0.5°) und eine geringe Seitenwandrau-higkeit zu erzielen. Dies ist notwendig um ein möglichst großes Verhältnis von Kanal Weite (W) zu Kanallänge (L) zu erreichen, um den größtmöglichen Kanalstrom zu gewährleisten. Trench-Seitenwände mit einem Winkel der stark von 90° abweicht oder mit großer Rauhig-keit würden diesen Strom deutlich verringern. Die Seitenwandrauhigkeit wurde im Rahmen der Prozeßentwicklung von 150nm auf 40nm, durch die Variation der Parameter Druck und der Gasflüsse, reduziert. Die Charakterisierung der IGBT-Strukturen ergab, daß Durchbruchspannungen von 600V und Durchlaßstromdichten von 1A/mm2 bei einem Durchlaßspannungsabfall von 2,9V erzielt werden konnten. Aufgrund der Verbesserungsmöglichkeit der Durchlaßeigenschaften und der Möglichkeit Leistungsbauelemente für Blockierspannungen über 600V zu entwickeln, stellen diese Ergeb-nisse die Grundlage für die Entwicklung neuartiger integrierbarer Leistungsbauelemente für den Einsatz in Smart Power Systemen dar.

Abstract iii

Abstract In this thesis the modeling, fabrication and characterization of integrable lateral power devices for net application (400-600V) are proposed. These devices, pin-diodes, Double Diffused MOS-transistors (DMOS) and Insulated Gate Bipolar Transistor (IGBT) were fabricated on silicon on insulator (SOI) substrate material. Especially the lateral trench gate IGBT has been researched, in order to improve forward conduction characteristic. For this reason it has been simulated with a triple trench gate structure which has shown a four times higher forward conduction current compared to devices with lateral gate and single trench structures. The number of gate trenches per emitter region is mainly restricted through the selection of technology. For this simulation a 0.8µm technology has been chosen. Further it could be shown via simulation and experiment, an ideal buffer profile for the IGBT as well as for forward conduction and for blocking mode for these punch through (PT) power devices could be found. An optimum buffer dose was reached at 4٠1013cm-2 for achieving maximum values of blocking voltage, forward conduction current density and emitter efficiency. For the prove of concept single trench gate IGBTs using the Reduced Surface Field principle (RESURF) have been fabricated. Also freewheeling diodes as pin-diodes and DMOS transistors as driving power amplifiers have been manufactured in the cleanroom of the University of Erlangen/Nuremberg. In order to manufacture lateral IGBTs with trench gates in full dielectric insulating islands two different trench etching processes had to be developed. One was a deep dry etching process as a part of the process module to realize the dielectric insulating islands in which the lateral power devices are located. The most important challenges of developing this module were, first to process deep trenches (50µm) with a high aspect ratio (15:1). Second, the trenches had to exhibit a high grade of anisotropy (90° ± 0.5°). Third, the etching process had to be stopped on a buried oxide layer (BOX) of SOI wafers with a minimum undercut at the mask and interface layers of the trenches. The most important parameters to optimize this dry etching process were the pressure and the ratio of etching time to passivation time. Because of using SOI substrate material with a thick device layer (50µm) it will be possible to use this technology for development of lateral power devices with blocking voltages above 600V in fully dielectric insulating islands. The second dry etching process was used for manufacturing the trench gate structures. It is very important to reach a high grade of anisotropy (90° ± 0.5°) and a small sidewall roughness. This is due to reaching a ratio of channel width (W) to channel length (L) as big as possible, in order to get a channel current as big as possible. Beveled sidewalls or a large

iv Abstract

sidewall roughness would decrease this current. The sidewall roughness could be reduced from about 150nm to 40nm through optimizing the etching process via variation the pressure and the ratio of gas flows. The characterization of the IGBTs has shown a maximum blocking voltage of 600V, which was reached before breakdown. In forward conduction mode a current density of 1A/mm² was achieved at a voltage drop of 2.9V between collector and emitter of the device. These results are the basis for the development of novel integrable power devices for the use in smart power systems, because of the improvement of forward conduction characteristics and the ability to develop power devices for applications above 600V.

Inhaltsverzeichnis v

Inhaltsverzeichnis 1. Einleitung............................................................................................................................. 2. Technologie- und Bauelementkonzept............................................................................... 2.1 Überblick über Smart Power Technologien.................................................................... 2.2 Anforderungen an Bauelement- und Technologiekonzept des lateralen Insulated Gate Bipolar Transistors.........................................................................................................

2.2.1 DI-Technologie und Substratmaterial.....................................................................2.2.2 CMOS-Prozeßmodule.............................................................................................2.2.3 Trench-Gate IGBT..................................................................................................

3. Smart Power Technologie................................................................................................... 3.1 Dielektrische Isolation und Seitenwanddotierung..........................................................

3.1.1 Trench-Ätzprozeß................................................................................................... 3.1.2 Seitenwandimplantation zur Dotierung der tiefen Trench-Strukturen....................3.1.3 Füllprozeß............................................................................................................... 3.1.4 Versetzungslinien....................................................................................................

3.2 Herstellung des Trench-Gates der lateralen IGBTs........................................................3.3 CMOS-Prozeß.................................................................................................................

4. Statische Bauelementeeigenschaften.................................................................................. 4.1 Aufbau und Funktionalität von MOS-gesteuerten Leistungsbauelementen................... 4.2 Strom- Spannungs-Charakteristika.................................................................................

4.2.1 Durchlaßverhalten...................................................................................................4.2.2 Rückwärtssperrverhalten.........................................................................................4.2.3 Vorwärtssperrverhalten...........................................................................................

4.3 Bauelementkonzept....................................................................................................... 4.3.1 Substratmaterial und Isolation.................................................................................4.3.2 RESURF-Prinzip.....................................................................................................4.3.3 Trench-Gate.............................................................................................................

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7

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vi Inhaltsverzeichnis

4.4 Bauelemente- und Prozeßcharakterisierung................................................................... 4.4.1 Einfluß der Variation der IGBT-Struktur auf deren Charakteristik........................ 4.4.1.1 Seitenwanddotierung der Trench-Isolation................................................. 4.4.1.2 Einfluß der Gate-Parameter........................................................................ 4.4.1.3 Einfluß der Kollektorgeometrie auf die Durchlaßeigenschaften................ 4.4.1.4 Einfluß des Kollektor-Puffer auf die Blockiereigenschaften...................... 4.4.2 Elektrische Charakterisierung................................................................................. 4.4.2.1 Charakterisierung der dielektrischen Isolation........................................... 4.4.2.2 Extraktion der Bauelemente-Parameter...................................................... 4.4.2.3 Strom-Spannungskennlinie......................................................................... 5. Dynamische Eigenschaften................................................................................................. 5.1 Schaltverhalten von IGBTs.............................................................................................

5.1.1 Einschaltvorgang.....................................................................................................5.1.2 Abschaltvorgang.....................................................................................................

5.2 Besonderheiten bei der Messung von SOI-Bauelementen............................................. 5.3 Messung der lateralen PT-IGBTs................................................................................... 5.3.1 Messaufbau............................................................................................................. 5.3.2 Einschaltvorgang des Trench-IGBT....................................................................... 5.3.3 Abschaltvorgang des Trench-IGBT........................................................................ 6. Zusammenfassung und Ausblick....................................................................................... 7. Literaturverzeichnis............................................................................................................ Anhang...................................................................................................................................... A1 Variablen und Konstanten................................................................................................... A2 Lebenslauf............................................................................................................................A3 Veröffentlichungen..............................................................................................................A4 Danksagungen......................................................................................................................

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1. Einleitung 1

1. Einleitung Die Bedeutung der Leistungselektronik und der leistungselektronischen Systemlösungen ist in vielen Anwendungsbereichen, wie z.B. im Automobilsektor oder im Gebiet der Netzanwen-dungen stetig steigend. Hierbei ist der wichtigste Anspruch an die leistungselektronischen Systeme die effektive Energiewandlung zur Reduktion des Energieverbrauches. Eine weitere wichtige Forderung an diese Systeme stellt die Zuverlässigkeit dieser Systeme dar. Diese leis-tungselektronischen Schaltungen bestehen in der Regel aus Logikanteilen mit Sensor-funktionalität und einem Leistungsteil. Die wichtigste Entwicklungstendenz dieser Systeme ist die Miniaturisierung, d.h. die Verringerung der Baugrößen und des Gewichtes. Dies ver-bessert die Integrationsmöglichkeiten solcher Schaltungen in Gesamtsysteme und senkt die Kosten. In den folgenden Grafiken wird eine Grobeinteilung der wichtigsten Leistungsbau-elemente nach der jeweils zu schaltenden Leistung vorgenommen. In Abbildung 1.1a wird hierzu der Nennstrom im Durchlaßfall über der Nennspannung im Blockier- bzw. Sperrbe-trieb aufgetragen. In Abbildung 1.1b ist die zu schaltende Leistung in Abhängigkeit von der Schaltfrequenz dargestellt. Bipolartransistoren, Thyristoren und Gate-Turn-Off Thyristoren (GTOs) werden als Schalter für hohe Leistungen bis in den Mega Watt Bereich eingesetzt. Aus Abbildung 1.1b ist ersichtlich, daß die MOSFETs vor allem für höhere Frequenzen bis in den Mega Hertz Bereich Verwendung finden. a) b) Abbildung 1.1: Einteilung der Einsatzbereiche von Leistungsbauelementen

a) in Abhängigkeit von Nennspannung und Nennstrom [Nic 98] b) in Abhängigkeit von Schaltfrequenz und Leistung [Tie 96], [Pli 00]

Der Insulated Gate Bipolar Transistor (IGBT) ist aufgrund seiner Bauelementeigenschaften, besonders in der Anwendung bei niedrigen und mittleren Schaltfrequenzen, sowohl besser als der Bipolartransistor als auch der MOSFET geeignet. Das folgt aus der Tatsache, daß der IGBT die positiven Eigenschaften von bipolaren Leistungsbauelementen, wie hohe Strom-

Nennspannung (kV)

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Bipolar-transistor

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IGBT

Frequenz (kHz)1 10 100 1000

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11

GTO

Thyristor

2 1. Einleitung

dichte und geringer Durchlaßwiderstand, mit den Vorteilen der MOS-Bauelemente, dies sind einfache Ansteuerung und geringe Verlustleistung, vereint. Somit ergeben sich für IGBTs kleinere Schaltzeiten als bei bipolaren Transistoren. Es werden auch höhere Durchbruchspan-nungen und höhere Stromdichten im Durchlaßfall als bei MOS-Transistoren erreicht. Deshalb ist der IGBT für die meisten Anwendungen des Netzbetriebes prädestiniert. Um der eingangs genannten Forderung nach Miniaturisierung der leistungselektronischen Systeme Rechnung zu tragen, werden diese als Smart Power Systeme umgesetzt. Diese kön-nen als hybrid aufgebaute Schaltungen realisiert werden, wobei sich der Logikteil und die Sensorfunktionalität auf einem Bauelement und der Leistungsteil auf einem zweiten Bauele-ment befinden. Eine andere Möglichkeit für die Herstellung dieser Systeme stellt die monolit-hische Integration dar. Die monolithische Integration von Smart Power Systemen bietet be-sonders im Bereich Aufbau- und Verbindungstechnik deutliche Vorteile gegenüber hybriden Aufbauvarianten, wie z.B. Einsparung von Bonddrahtverbindungen und Lotkontakten oder die Erhöhung der Systemzuverlässigkeit. Die Integration stellt besondere Anforderungen an die Leistungsbauelemente. Ein wesentlicher Punkt ist, daß diese in der Regel als laterale Bau-elemente ausgeführt werden. Einen weiteren wichtigen Punkt stellt die Isolation der Leis-tungsbauelemente dar. Dies ist je nach Spannungsanforderung bzgl. der Blockierfähigkeit des Leistungsteils zu wählen, wie aus Tabelle 1.1 hervorgeht. Es wird hierbei zwischen Selbstiso-lation, pn-Isolation und dielektrischer Isolation unterschieden. Die Selbstisolation basiert auf dem Abbau der elektrischen Felder innerhalb der unterschiedlich dotierten Wannen der Tran-sistoren einer integrierten Schaltung. Für die pn-Isolation werden zusätzliche pn-Übergänge in die integrierte Schaltung eingebracht um mit deren Hilfe die elektrischen Felder abzubauen. Im Rahmen der dielektrischen Isolation werden vollständig dielektrisch isolierende Inseln erzeugt um Hochvolt- und Niedervoltbauelemente voneinander spannungstechnisch zu tren-nen. Tabelle 1.1: Einteilung der Isolationsvarianten nach anwendungsspezifischer Blockierfähigkeit

Art der Isolation Spannungsbereich der Anwendung Selbstisolation Nieder-/Mittelspannung (< 40 V) pn-Isolation Mittelspannung (40 - 600 V) Dielektrische Isolation Hochvolt (> 600 V)

Für Anwendungen im Netzbetrieb ist die dielektrische Isolation der einzig realisierbare An-satz, der auch die Implementierung von Schaltern in „High-Side“ Konfiguration ermöglicht. Es wird eine Trennung der einzelnen Leistungsbauelementezellen und des Logikteils bzgl. Potential und parasitärer Ströme erreicht. Durch die Integration ergeben sich aber auch höhere Anforderungen an die Leistungsbauelemente und an den Gesamtprozeß zur Herstellung dieser

1. Einleitung 3

Bauelemente. Die Vor- und Nachteile dieser Vorgehensweise werden in Kapitel 2 detailliert erläutert. Beim Entwurf von Leistungsbauelementen besteht die Problematik, das Durchlaß- wie auch das Sperrverhalten zu optimieren. Dies sind aufgrund der Bauelementephysik zwei gegensätzliche Zielsetzungen. Durch die Nutzung des „RESURF“-Prinzipes (RESURF = REduced SURface Field) und durch Verwendung von „Trench-Gates“ lassen sich die Blo-ckier- und die Durchlaßeigenschaften der lateralen Leistungsbauelemente verbessern. Dies wird in den Kapiteln 4.3.2 und 4.3.3 beschrieben. Für die jeweilige Applikation ist bzgl. Realisierbarkeit und Aufwand des Herstellungsprozes-ses sowie des Kosten- zu Nutzenverhältnisses zu prüfen, welche Teile des Smart Power Sys-tems zu integrieren sind. In Abbildung 1.2 ist ein Blockschaltbild eines Frequenzumrichters für Asynchronmotoren dargestellt. Diese Schaltung wird z.B. in Klimageräten, Kühlschrän-ken oder Waschmaschinen verwendet. Hierbei ist die Integration des Leistungsteils und der Gate-Treiber (vgl. grau hinterlegter Bereich) bzgl. Komplexität des Herstellungsprozesses und des Kosten-/Nutzenverhältnisses sinnvoll. Die übrigen Schaltungsteile können in hybrider Aufbautechnologie ergänzt werden. Abbildung 1.2: Blockschaltbild eines Frequenzumrichters für Asynchronmotoren In Tabelle 1.2 wird ein Überblick über das Anwendungsspektrum von integrierten Smart Po-wer Systemen mit dielektrischer Isolation im Netzbetrieb geboten. Tabelle 1.2: Überblick der Anwendungen von Smart Power ICs mit dielektrischer Isolation im Netzbetrieb

Anwendung zur Leistungsregelung von

Schaltfrequenzen (kHz)

Spannungsbereiche (V)

Elektromotoren 4 - 20 600 Lampen 25 - 100 500 - 600 Halbleiter-Relais 4 - 20 400 - 600 Schaltnetzteilen 20 - 200

(High End: 2000) 500 - 600

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Mikroprozessor&

Überwachung

400/600VDC

4 1. Einleitung

Ziel der Arbeit ist die Entwicklung und die Herstellung von integrierbaren lateralen Leis-tungsbauelementen für die Anwendung im Netzbetrieb. Hierbei werden erstmals laterale IGBTs (LIGBT) mit Trench-Gate hergestellt. Bei den Bauelementen handelt es sich außer den lateralen IGBTs um laterale pin-Dioden als Freilaufdioden und laterale doppelt diffundierte MOS-Transistoren (DMOS). Die letztgenannten haben ebenfalls Trench-Gates. Die IGBTs und die pin-Dioden werden als Bauelemente für die Spannungsklasse 600V, d.h. Netzanwen-dung ausgelegt. Die DMOS-Transistoren besitzen eine Blockierfähigkeit von 100V und sind als Treiberendstufen vorgesehen. Hierzu wurde ein Konzept für die Entwicklung der lateralen Leistungsbauelemente, unter Berücksichtigung des zuvor genannten RESURF-Prinzipes und des Trench-Gates, entworfen. Basierend auf einem am IISB vorhandenen, industrienahen CMOS-Prozeß wurde eine Smart Power Technologie entwickelt. Der wichtigste Punkt hierbei ist, daß die lateralen Leistungsbauelemente in vollständig dielektrisch isolierte Inseln einge-bettet werden. Als Substratmaterial wurden gebondete SOI-Scheiben (SOI = Silicon On Insu-lator) gewählt, die im wesentlichen aus einer Trägerscheibe und einer Bauelementeschicht bestehen. Diese beiden Bereiche werden durch eine vergrabene Siliciumdioxidschicht vonein-ander getrennt. Die Wahl des Substratmaterials, insbesondere die Konfiguration der Bauele-menteschicht und das Bauelement sind eng miteinander verknüpft (vgl. Kapitel 2). In Kapitel 4 werden hierzu die Kriterien detailliert erläutert. SOI-Scheiben besitzen im Vergleich zu Siliciumscheiben schlechtere thermische Leitfähig-keit. In erster Linie wird dies durch die vergrabene Siliciumdioxidschicht verursacht, da Sili-ciumdioxid eine um einen Faktor hundert schlechtere spezifische Wärmeleitfähigkeit besitzt als Silicium. Aus diesem Grund muß die vergrabene Siliciumdioxidschicht dünn (1µm) ge-wählt werden, was wiederum zur Folge hat, daß die Bauelementeschicht dick (50µm) gewählt werden muß (vgl. Kapitel 4). In der Vergangenheit gab es bereits Ansätze für die Herstellung lateraler IGBTs mit dünneren Bauelementeschichten und dickeren vergrabenen Oxidschichten [Sto 96]. Um die Eigenschaften der im Rahmen der Arbeit entwickelten Bauelemente im Ver-gleich zu den zuvor genannten Bauelementen zu verbessern, wird ein Konzept gewählt, das im Hinblick auf die Dicken der SOI-Schichten ein Optimum darstellt. Hierbei spielt die tech-nologische Realisierbarkeit der Bauelemente eine entscheidende Rolle. Um die dielektrisch isolierten Inseln in der Bauelementeschicht erzeugen zu können, wurde ein anisotroper Ätzprozeß mit hohem Aspektverhältnis modifiziert. Einen weiteren wichtigen Punkt für die Erzeugung der lateralen Bauelementestrukturen stellt die Dotierung der begrenzenden Sei-tenwände dar. Aufgrund des hohen Aspektverhältnisses war es notwendig einen Ionenimplan-tationsprozeß speziell zu diesem Zweck zu entwerfen. Zur Füllung der erzeugten Strukturen mit dielektrisch isolierendem Material sind Füllprozesse mit hoher Schichthomogenität und –konformität entwickelt worden (vgl. Kapitel 3.1).

1. Einleitung 5

Um die Durchlaßeigenschaften der IGBTs und der DMOS-Transistoren zu verbessern, wur-den Trench-Gate Strukturen gewählt. Dies ermöglicht eine Erhöhung der Gate-Weite und somit der Injektion der Majoritätsladungsträger im Durchlaßfall. Zur Erzeugung dieser Struk-turen wurde ein weiterer Trockenätzprozeß entwickelt. Die so erzeugten Strukturen besitzen minimale Seitenwandrauhigkeit (vgl. Kapitel 3.2). Die Charakterisierung dieser Trench-Gate Strukturen und die Bauelementeeigenschaften werden in Kapitel 4.4.2 erläutert.

6 1. Einleitung

2. Technologie- und Bauelementkonzept 7

2. Technologie- und Bauelementkonzept 2.1 Überblick über Smart Power Technologien Monolithisch integrierte leistungselektronische Systeme, sogenannte „Smart Power“ Schal-tungen, bestehen aus einem Leistungs- und einem Niederspannungsteil. Der Niederspan-nungsteil beinhaltet typischerweise Schaltkreise die Steuer- und Treiberfunktionalität für den Leistungsteil, sowie Sensoranteile (wie z.B. Temperatur-, Überspannungs- und Überstrom-sensor). Diese übernehmen Schutzfunktionalität. In der folgenden Abbildung ist ein Prinzip-schaltbild einer Smart Power Schaltung dargestellt. Je nach Systemanforderung ergibt sich die Komplexität der Niederspannungsschaltungen, deren Bandbreite von einfachen Treiberschal-tungen bis zu komplexen Prozessoren reichen kann. Der Leistungsteil kann vom Einzeltran-sistor, bestehend aus einer Zelle oder mehreren Zellen, bis zu mehreren integrierten Leis-tungsschaltern realisiert sein. Abb. 2.1: Prinzipschaltbild einer Smart Power Schaltung für den Netzbetrieb Aufgrund der jeweiligen Spannungsanforderungen der Zielanwendungen, werden unter-schiedliche Technologievarianten für die Herstellung von Smart Power Schaltungen verwen-det (vgl. Tabelle 1.1). Die Technologievarianten unterscheiden sich zum einen durch die Art der Isolation der Leistungsschalter von den Niederspannungsbauelementen, die auf beliebi-gem elektrischen Potential liegen können. Zum anderen ist für die Technologie die Wahl der für die Smart Power Schaltung verwendeten Bauelemente ausschlaggebend, d.h. ob es sich

8 2. Technologie- und Bauelementkonzept

dabei um laterale oder vertikale Bauelemente handelt und welche Blockierspannungen mit diesen Bauelementen erreicht werden müssen. Die folgenden drei Isolationsvarianten sind gebräuchlich: - Selbstisolation - Isolation durch sperrende pn-Übergänge (Junction Isolation, JI) - Dielektrisch isolierende Wannen (Dielektrische Isolation, DI) Die Selbstisolation kommt nur für eingeschränkte Schaltungsanforderungen und ausschließ-lich bei MOS-Bauelementen in Frage [Bal 87]. Im Rahmen der JI-Technologie kann sowohl der Niederspannungs- als auch der Leistungsteil mittels bipolarer und MOS-Bauelemente umgesetzt werden. Dies ist der sogenannte BCD-Prozesses (Bipolar CMOS DMOS). Die JI-Technologie wird für mittlere Spannungen zwischen 40V und 600V eingesetzt. Bei Verwendung herkömmlicher Leistungsbauelemente (z.B. vertikale Bauelemente) sind Durchbruchspannungen nur im Bereich 200V bis 250V realisierbar, ohne im Durchlaßfall zu hohe Verluste hinnehmen zu müssen. Durch Anwen-dung des RESURF-Prinzipes (RESURF = REduced SURface Field) [App 79], [Lud 00] ist die Realisierung von Leistungsbauelementen mit höherer Durchbruchspannung bei ver-gleichsweise geringen Durchlaßverlusten möglich (vgl. Kapitel 4.1.1). Für Leistungsbauele-mente mit höheren Durchbruchspannungen muß die Driftzone der Bauelemente länger und die Dotierung der Driftzone geringer gewählt werden, so daß der Widerstand pro Fläche steigt. Somit ist die Verwendung von DMOS-Transistoren für Durchbruchspannungen größer 600V ungeeignet. Statt dessen werden IGBTs aufgrund der höheren Stromdichten im Durch-laßfall gewählt. Dies hat zur Folge, daß bei gleichem Durchlaßspannungsabfall von DMOS und IGBT, aufgrund der anodenseitigen Injektion von Minoritätsladungsträgern beim IGBT, die Leitfähigkeit beim IGBT höher ist. Für Durchbruchspannungen von 600 V und höher wird die DI-Technologie für die Herstel-lung von Smart Power Schaltungen gewählt. Dies liegt darin begründet, daß einerseits die Realisierung eines „High-Side“ IGBT für diese Spannungen nur in DI-Technologie möglich ist. Andererseits führt der Wegfall des pn-Überganges zur Wannenisolation zur Einsparung von Bauelementefläche. Es existieren auch keine parasitären Ströme, die den Niedervolt-schaltungsteil zerstören könnten. Bei der DI-Technologie sind die Leistungstransistorzellen in vollständig dielektrisch isolierende Inseln (DI-Inseln) eingebettet. Als Substratmaterial wird für die DI-Technologie SOI-Material (SOI = Silicon On Insulator) mit einer vergrabenen Siliciumdioxidschicht „BOX“ (BOX = Buried OXide layer) verwen-det. Dieses dient dazu die vertikale dielektrische Isolation sicherzustellen.


Eine Variante zur Erzeugung der DI-Inseln ist das anisotrope naßchemische Ätzen (z.B. KOH-Ätze) von Wannenstrukturen in einkristalline Siliciumscheiben. Diese Wannen werden oxidiert und es wird eine mehrere hundert µm dicke polykristalline Siliciumschicht auf der strukturierten Seite abgeschieden. Die einkristalline Seite wird dann soweit abgeschliffen, bis einkristalline Inseln in der polykristallinen Schicht übrig bleiben. In diese Inseln werden dann die Leistungsbauelemente prozessiert. Diese Technologie ist aber mit einigen erheblichen Nachteilen behaftet. Die wichtigsten sind ein erhöhter Prozeßaufwand zur Abscheidung der dicken Polysiliciumschicht, starke mechanische Spannungen und schlechtere Wärmeleitfä-higkeit des Polysiliciumsubstrates im Vergleich zu einem einkristallinen Substrat. Eine zweite Variante stellt die Herstellung lateraler Leistungsbauelemente in SOI-Substrat-material mit dünner Bauelementeschicht dar. Die Erzeugung der DI-Inseln kann durch lokale Oxidation (LOCOS-Isolation) erfolgen. Das SOI-Material mit dünner Bauelementeschicht wird z.B. mit Hilfe des "Smart Cut" Verfahrens hergestellt. Hierbei wird eine oxidierte Siliciumscheibe mittels Protonenimplantation in ihrer Kristallstruktur gestört und dann auf eine Trägerscheibe gebondet. Wenn die Protonendosis über 5٠1016 cm-2 liegt, bilden sich Mikrokavitäten. Einige Protonen aus diesen Kavitäten lagern sich an freie Siliciumgitterplätze an, andere füllen die so entstanden Lücken. Erhitzt man die Siliciumscheibe auf 400-500°C kommt es zur Segregation von noch mehr Wasserstoff in diese Lücken. Der Druck auf die Siliciumgitterstruktur wird schließlich so groß, daß sich Blasen bilden [Cel 03]. Im Anschluß daran wird die Scheibe an der gestörten Stelle getrennt. Die Eindringtiefe der Protonen ent-spricht in etwa der Dicke der Bauelementeschicht. Diese liegt in der Regel im Bereich einiger hundert Nanometer bis 1,5µm. Ein weiteres Verfahren zur Herstellung von SOI-Substratmate-rial mit dünnen Bauelementeschichten ist das "Eltran" Verfahren. Mit dessen Hilfe können Bauelementeschichtdicken bis 5µm realisiert werden. Das Verfahren beruht darauf, daß eine Siliciumscheibe mit einer porösen Siliciumschicht, einer einkristallinen Epitaxieschicht und einer Siliciumdioxidschicht auf eine Trägerscheibe gebondet wird. Die poröse Siliciumschicht wird mit Hilfe eines Wasserstrahls geteilt. Die restliche Schicht porösen Siliciums wird ent-fernt [Sak 99]. Sowohl beim "Smart Cut" wie auch beim "Eltran" Verfahren lassen sich die erzeugten Bauelementeschichtdicken durch epitaktisches Schichtwachstum erhöhen. Dies ist aber in der Regel mit hohem mechanischen Streß und zusätzlichen Kosten verbunden [Mur 02]. Ein anderer Prozeß zur Herstellung der DI-Inseln, bei dem die genannten Nachteile der zuvor beschriebenen Verfahren vermieden werden, ist die anisotrope „Trench-Ätzung“ auf gebon-detem SOI-Substratmaterial. Dieses Material wird durch das Bonden zweier oxidierter Silici-umscheiben hergestellt. Eine Scheibe bleibt in ihrer ursprünglichen Dicke erhalten und fun-giert als Trägerscheibe. Die andere wird auf die gewünschte Bauelementeschichtdicke abge-schliffen und poliert. Auf der letzt genannten Scheibe werden dann die DI-Inseln erzeugt. Hierzu werden mit Hilfe der anisotropen Trockenätzung Grabenstrukturen hergestellt. Diese


werden mit dielektrisch isolierendem Material gefüllt und die Oberfläche mittels CMP (CMP = Chemisch Mechanisches Polieren) planarisiert. In der vorliegenden Arbeit wurden diese gebondeten SOI-Scheiben und der zuvor beschriebene Herstellungsprozeß der DI-Inseln ein-gesetzt. In diese Inseln werden die lateralen Leistungsbauelemente prozessiert [Mur 02]. Die-ses Substratmaterial wird auch zur Herstellung von vertikalen integrierbaren Bauelementen verwendet (vgl. Tabelle 2.1). Diese Herstellungsvariante bietet aber nicht die Möglichkeit der Nutzung des RESURF-Prinzips und wird deshalb nicht weiter in der Arbeit berücksichtigt. In der folgenden Tabelle sind die wichtigsten Bauelementevarianten integrierbarer Hochvolt-leistungsbauelemente mit Substratmaterialien zusammengefaßt. Tabelle 2.1: Übersicht der wichtigsten Varianten von in SOI-Technologie realisierten integrierbaren Leistungsbauelementen [Mur 02] Bauelementetyp SOI-Herstellung Hersteller

Laterale Bauelemente in dünner Bauelementeschicht

Smart Cut SOI Eltran SOI

Philips Infineon (ehemals Hanning)

Vertikale Bauelemente in dicker Bauelementeschicht

Gebondetes und poliertes SOI

XFAB

Laterale Bauelemente in dicker Bauelementeschicht

KOH geätzt mit dicker Polysiliciumschicht

RENESAS (ehemals Hitachi)

Laterale Bauelemente in dicker Bauelementeschicht

Gebondetes und poliertes SOI

IISB Infineon (ehemals Siemens Halbleiter)

2.2 Anforderungen an Bauelement- und Technologiekonzept des lateralen Insulated

Gate Bipolar Transistors Das Bauelementekonzept und die Technologie zur Herstellung von Bauelementen sind auf-grund der elektrischen und physikalischen Parameter der Leistungsbauelemente und des Sub-stratmaterials (z.B. zu erzielende Durchbruchspannung, Isolation, Substratdicke) eng mitein-ander verknüpft. Wegen dieser Kausalität werden in den folgenden Kapiteln die Anforde-rungen an die Leistungsbauelemente und deren Herstellungstechnologie im Bezug auf die Gesamtkonzeption parallel diskutiert.


Die Zielanwendung des Hochspannungsteils der hier betrachteten Smart Power Schaltung ist ein Schalter für den Netzbetrieb. Daraus ergibt sich als Anforderung für die Blockierfähigkeit der Leistungsbauelemente 600V. Der zu entwickelnde Leistungsteil besteht aus IGBT- und pin-Dioden-Zellen. Zur besseren Integrierbarkeit dieser Leistungsschalter mit einem Logikteil wurde die laterale Ausrichtung der Bauelementestruktur gewählt. Desweiteren muß diese lateral mit hoher Spannungsfestigkeit (>600V) isoliert werden, um die Logikbereiche zu schützen. Aus diesen Randbedingungen erfolgte die Wahl einer hochspannungsfesten, mit dem am IISB verfügbaren CMOS-Prozeß kompatiblen Technologie. Um im Durchlaßbetrieb eine möglichst hohe Injektion der Majoritätsladungsträger der IGBTs zu erreichen, werden die Gate-Strukturen als „Trench-Gates“, d.h. Grabenstrukturen ausgeführt. Die Trench-Gate-Strukturen haben im Vergleich zur planaren Gate-Struktur, bei sonst gleichen Bauelementge-ometrien, eine um den Faktor zwei höhere Gate-Weite. Der geringere Platzbedarf des Trench-Gates wirkt sich positiv auf den Flächenverbrauch des Bauelementes aus und ermöglicht bei fester Spannung zwischen Anode und Kathode eine deutlich erhöhte Stromdichte der IGBTs. Die für die Herstellung von Smart Power Bauelementen notwendigen Prozeßschritte lassen sich in drei Bereiche unterteilen. Dies sind: Die zur Erzeugung der dielektrischen Inseln not-wendigen Prozeßmodule (Trench-Ätzen, Trench-Dotierung und Refill). Die Technologie-schritte zur Erzeugung der Leistungsbauelementstrukturen, basierend auf einem am IISB ver-fügbaren CMOS-Prozeß. Schließlich die Technologie zur Erzeugung der Trench-Gate-Struk-turen. 2.2.1 DI-Technologie und Substratmaterial Die DI-Technologie stellt, wie bereits in Kapitel 2.1 beschrieben, die bevorzugte Technologievariante für die Anwendung von Smart-Power Schaltungen im Netzbetrieb dar. Die DI-Technologie beinhaltet drei wesentliche Prozeßmodule. Diese sind das Ätzen tiefer Grabenstrukturen in das Siliciumsubstratmaterial („Trench“-Technologie), das Füllen dieser Strukturen mit dielektrisch isolierendem Material („Refill“-Technologie) und die anschlie-ßende Planarisierung. Ein weiterer, für die Funktionalität der Leistungsbauelemente essen-tieller, Technologieschritt ist die Seitenwanddotierung der Trench-Strukturen (vgl. Kapitel 4.4.1.1). Die Trench-Technologie mit anschließender Refill-Technologie sind zwei Schlüsseltechno-logien für eine hochspannungfeste IC-Technologie. Das für die Herstellung der dielektrisch isolierten Inseln (DI-Inseln) verwendete SOI-Substratmaterial gliedert sich in drei Bereiche (vgl. Kapitel 2.1). Die dünnere Siliciumschicht dient für den Bauelementprozeß als Substrat und wird im folgenden „Bauelementeschicht“ genannt. Die zweite Siliciumschicht ist die so-genannte „Trägerscheibe“. Das zwischen den beiden Siliciumschichten befindliche BOX ter-miniert die Isolationswanne in vertikaler Richtung.


In horizontaler Richtung begrenzen die mittels Trockenätzverfahren erzeugten Trenches die DI-Inseln und somit die IGBT-Struktur. Die Dicke und Dotierung der Bauelementeschicht muß in Kombination mit der Dicke des BOX so gewählt werden, daß sich im Blockierfall das Potential über diesen beiden Schichten vollständig abbaut. Hierzu sind die Anforderungen des RESURF-Prinzipes zu berücksichtigen. Die Dimensionierungskriterien werden in Kapitel 4.3.2 erläutert. Zur Herstellung dieser Grabenstrukturen mußte auf der Basis des „Bosch“-Prozesses [Hop 98], [Bha 97] ein Tiefenätzprozeß in Silicium entwickelt werden, für den folgende Zielvorga-ben festgesetzt werden: - Hoher Anisotropiegrade (90°±0,5°) - Hohe Aspektverhältnisse (>12:1) - Geringe laterale Unterätzung der maskierenden Schicht und an der vergrabenen

Ätzstoppschicht - Große Homogenität der Grabenstrukturbreite - Annähernd gleiche Ätzgeschwindigkeit über die Siliciumscheibe - Hohe Reproduzierbarkeit der Grabenstrukturbreite von Scheibe zu Scheibe Die letztgenannte Forderung stellt im besonderen Maße Anforderungen an die Gesamtprozeßintegration des Tiefenätzprozeßschrittes. Hierzu mußte ein weiterer Trocken-ätzprozeß zur Strukturierung der Hartmaskierung, einer Siliciumdioxidschicht, entwickelt werden. Diese dicke Siliciumdioxidmaskierung (1µm) war für die Seitenwanddotierung der Trench-Struktur notwendig. Die Seitenwanddotierung, die im Anschluß an den Tiefenätzpro-zeß erfolgte, wurde mittels Ionenimplantation unter einem sehr flachen Winkel (3°) bzgl. der vertikalen Trench-Wand vorgenommen. Die Wahl dieses Winkels war notwendig um die Seitenwand vollständig zu dotieren. Aufgrund dieses flachen Auftreffwinkels war es erfor-derlich Implantationsenergien im dreistelligen keV-Bereich zu wählen (vgl. Kapitel 4.4.1.1). Die Grabenstrukturen wurden mit dielektrisch isolierendem Material gefüllt, somit war ge-währleistet, daß die Logik-Bereiche außerhalb der dielektrisch isolierten Wannen vom Leistungsbauelementebereich nicht durch parasitäre Ströme beeinflußt oder sogar zerstört werden können. In Abbildung 2.2a und b sind exemplarisch Grabenstrukturen mit dotierten Seitenwänden und einer Füllung aus dielektrisch isolierendem Material dargestellt.

(a)

Vergrabene Oxidschicht (BOX=Buried Oxide Layer) Trägerscheibe

Trench (mit Ätzstopp auf vergrabener Oxidschicht)

Seitenwanddotierung (mittels Ionenimplantation)


Abbildung 2.2: Querschnittskizze (a) einer Grabenstruktur und (b) einer mit dielektrisch isolierendem Material gefüllten Grabenstruktur

Es werden drei Grundanforderungen an diese Technologie vorgegeben [Chi 85]: - Freiheit von Hohlräumen (voids) nach dem Füllprozeß - Möglichst geringe Defektdichte (Kristalldefekte) an Seitenwänden und Ecken der Graben-

strukturen - Homogene Abscheidung der dielektrischen Schicht Die Forderung nach Freiheit von Hohlräumen bezieht sich auf die Bereiche an der Bauele-menteoberfläche, die durch den Planarisierungsprozeß mittels CMP geöffnet werden könnten. Es soll sichergestellt werden, daß sich dort keine mechanischen Schwachstellen, d.h. Öffnun-gen an der Bauelementeoberfläche ergeben. Dies kann neben dem mechanischen Streß auch zu undefinierten Isolationsdicken in diesem Bereich führen. Im restlichen Grabenbereich ge-nügt es, daß eine hinreichende elektrische Isolationsfestigkeit gewährleistet ist.

Die Geometrie der Grabenstrukturen wird durch zwei Faktoren bestimmt. Einerseits muß den Anforderungen, die sich aus der Spannungsfestigkeit der Leistungsbauelemente ergeben Rechnung getragen werden. Andererseits müssen die materialspezifischen Eigenschaften des dielektrisch isolierenden Materials (Dielektrizitätskonstante) und technologische Parameter (Aspektverhältnis sowohl im Bezug auf den Ätz- wie auch auf den Füllprozeß) berücksichtigt werden. Die minimal notwendige Grabenbreite läßt sich mit Hilfe der Maxwell-Gleichungen, näherungsweise für den eindimensionalen Fall in Abhängigkeit vom dielektrisch isolierenden Material abschätzen. Aus technologischer Sicht stellt in erster Linie der Refill-Prozeß das begrenzende Element im Bezug auf die minimal erreichbaren Abmessungen der lateralen dielektrischen Isolation dar. Hierbei sind die wesentlichen Faktoren die Homogenität und die Konformität der Schichtab-scheidung mittels chemischer Gasphasenabscheidung (CVD). Das angestrebte Aspektverhält-nis ist ein Kompromiß bzgl. der technologisch umsetzbaren Grabengeometrien und der An-

Siliciumoxid (CVD) Siliciumoxid (thermisch)

(b)


forderungen im Bezug auf die elektrischen Parameter, d.h. Isolationsfestigkeit im Blockierfall und Stromtragfähigkeit pro Fläche im Durchlaßfall. 2.2.2 CMOS-Prozeßmodule Die Grundlage für die Herstellung der Grundstrukturen der Leistungsbauelemente stellt der am IISB verfügbare, industriekompatible CMOS-Prozeß dar. Der CMOS-Basisprozeß ist modular aufgebaut und wird ständig anhand von Testprozessen und Meßverfahren zur Qualitätskontrolle der Prozeßschritte überprüft. Teile des am IISB standardisierten CMOS-Basisprozeß konnten unverändert übernommen werden (z.B. Passivierung). Andere Teile mußten auf die Anforderungen von Leistungsbau-elementen angepaßt werden (wie z.B. Tiefen der dotierten Wannen, Metallisierungsdicken). Hierzu war es notwendig, Testprozesse zu entwickeln und zu charakterisieren. 2.2.3 Trench-Gate IGBT Die Erzeugung der „Trench-Gate“-Strukturen für die lateralen IGBT-Zellen erfolgte mit Hilfe eines Trockenätzprozesses. Die bei diesem Prozeß erzeugte Rauhigkeit der Seitenwand des Trench-Gates ist zu minimieren und ein möglichst hoher Anisotropiegrad der Gate-Struktur anzustreben. Dies bedeutet, daß die Struktur des Trench-Gates so optimiert werden mußte, daß das Verhältnis zwischen Kanallänge und vertikalem Abstand zwischen dem kathodensei-tigen n+p-Übergang und dem pn-Übergang von Kathode zu Basisgebiet gegen eins strebt. Dies führt dazu, daß die Kanallänge bei festgelegter Kathodengeometrie minimal und somit der Kanalstrom möglichst groß bleiben. Die Kathodengeometrie und die Dotierungsprofile im Kathodengebiet müssen für hohe Kurzschlußstromfestigkeit, typischerweise in der Größen-ordnung der halben Durchbruchspannung liegen. Ferner muß eine Ausbreitung der Raumla-dungszone von der Anode bis zur Kathode verhindert werden („Punch-Through“, „PT“). Die Einsatzspannung UT wird durch das p-Wannen Dotierungsprofil und die Gate-Oxiddicke terminiert, letztere muß hinreichend groß dimensioniert werden, um im Sperrfall ausreichende Isolation zu bieten. Dieser Punkt ist für die laterale Bauelementstruktur mit Trench-Gate be-sonders wichtig, da er in Verbindung mit der gewählten Trench-Gate-Tiefe optimiert werden muß. Dies wird deutlich, wenn man die Potentialverteilung im Sperrfall betrachtet (vgl. Kapitel 4.4).

3. Smart Power Technologie 15

3. Smart Power Technologie Die zur Herstellung der lateralen Leistungsbauelemente gewählten Prozeßtechnologien lassen sich in drei Bereiche gliedern: Zum einen in die zur Herstellung der dielektrischen Isolations-wannen notwendigen Technologieschritte und die Seitenwanddotierung der Gräben. Zum anderen in die Technologieschritte zur Erzeugung der Leistungsbauelementstrukturen, die auf einem am IISB verfügbaren, industriekompatiblen CMOS-Prozeß basieren. Drittens, in die Prozeßschritte zur Erzeugung der Trench-Gate Strukturen, wie in Abbildung 3.1 zu erkennen ist. Der Gesamtprozeß beinhaltet zehn Maskenebenen. Der Prozeß wurde im Reinraum der Universität Erlangen/Nürnberg durchgeführt. Abbildung 3.1: Unterteilung des Herstellungsprozesses des IGBT in drei Blöcke Für die Charakterisierung des Prozeßmoduls zur Herstellung der Leistungsbauelementegrund-strukturen wurden die Testprozesse und -strukturen aus dem CMOS-Basisprozeß adaptiert. Für die Qualitätskontrolle der anderen Prozeßmodule wurden Teststrukturen, Testprozesse und Meßverfahren als Qualitätskontrolle entwickelt. Hierzu war ein iterativer Vergleich von Technologiesimulation, Testprozeßergebnis (vgl. die folgenden Unterkapitel) und Bauele-mentesimulation (vgl. Kapitel 4.4) durchzuführen. Auf der Basis der mit Hilfe der Simulation ermittelten Parameter wurde der Maskensatz er-zeugt. Das Design enthält Strukturvariationen der IGBT-Grundstruktur, von lateralen Frei-laufdioden, den sogenannten pin-Dioden und von lateralen Doppelt Diffundierten MOS-Tran-sistoren (DMOS) als Einzelzellen.

Gate

Kollektorgebiet

Emittergebiet

3 Prozeßblöcke mit 10 Maskenebenen

Dielektrische Isolation

Metallisierung &Passivierung

16 3. Smart Power Technologie

3.1 Dielektrische Isolation und Seitenwanddotierung Mit Hilfe der dielektrischen Isolation wurden vom Rest der jeweiligen Chipfläche vollständig dielektrisch isolierte Inseln (sogenannte DI-Inseln) erzeugt. Die zur Herstellung der DI-Inseln notwendigen Technologien sind zum einen die sogenannte „Trench-Technologie“ zur Erzeu-gung tiefer Grabenstrukturen und die „Refilltechnologie“ zur Füllung dieser Grabenstrukturen mit dielektrisch isolierendem Material. Um vollständig isolierte Wannen zu erhalten, mußte SOI-Substratmaterial (SOI = Silicon On Insulator) für die Herstellung der Smart-Power Chips gewählt werden. Bei dem hier verwendeten SOI-Material handelte es sich um gebon-dete Siliciumscheiben mit einer vergrabenen Siliciumdioxidschicht (BOX) (BOX = Buried OXide). Beim Trench-Ätzprozeß wird diese BOX-Schicht als Ätzstopp verwendet. In Abbil-dung 3.2 ist ein Segment aus einem SOI-Substratmaterial mit Trench-Strukturen skizziert. Abbildung 3.2: Skizze eines Teilbereiches eines SOI-Substratmaterials mit Trench-Strukturen Zur Dotierung der Trench-Seitenwände können verschiedene Prozesse verwendet werden. Die in der Praxis am häufigsten verwendete Methode ist die Abscheidung von dotiertem Silikat-glas (z.B. Borsilikatglas) in Verbindung mit einem anschließenden Temperschritt. Eine weitere Methode stellt das iterative epitaktische Aufwachsen der funktionalen Schicht mit Erzeugung der Trench-Strukturen und Dotierung der Seitenwände des jeweiligen Trench-Segmentes, z.B. mittels Ionenimplantation, bei geringem Aspektverhältnis des jeweiligen Iterationsschrittes dar. Ein wesentlicher Nachteil des zuerst genannten Verfahrens ist die un-genaue Einstellbarkeit der Seitenwandvorbelegung aus dem Silikatglas. Die zweite Variante ist mit erheblichem Prozeßaufwand verbunden. Um die geschilderten Nachteile zu vermeiden, wurde im Rahmen der Entwicklung der DI-Technologie ein Ionenimplantationsprozeß zur Dotierung der Trench-Seitenwände verwendet, wie in Abbildung 3.3 zu sehen ist.

≈ Trägerscheibe

Bauelementeschicht

≈ BOX

Trench


Abbildung 3.3: Dotierung der Trench-Seitenwände mittels Ionenimplantation Die mit Hilfe des Trench-Ätzprozesses entstandenen Grabenstrukturen wurden im Füllprozeß mit dielektrisch isolierendem Material wieder gefüllt. Bei den gewählten Materialien handelte es sich um ein dünnes thermisch aufgewachsenes Siliciumdioxid, ein sogenanntes "Liner"-Oxid, mittels LPCVD abgeschiedenes undotiertes Polysilicium und Siliciumdioxid (abge-schieden mittels TEOS-Verfahren), wie in Abbildung 3.4 zu erkenne ist. Abbildung 3.4: Füllung der Grabenstrukturen mit dielektrisch isolierendem Material Im Anschluß an den Refillprozeß wurden die Strukturen mittels CMP (Chemisch Mechani-sches Polieren) für die weitere Prozessierung planarisiert. 3.1.1 Trench-Ätzprozeß Zwei Hauptforderungen an die Erzeugung der Grabenstrukturen sind ein hoher Anisotro-piegrad (90° ± 0,5°) und ein hohes Aspektverhältnisses (> 10:1). Ferner sind die Unter-ätzungen an den Grabenrändern, d.h. an den Siliciumgrenzflächen zu den maskierenden Schichten und dem BOX-Ätzstopp, sowie die Kantenrauhigkeiten für den jeweiligen Prozeß zu minimieren. Ein weiterer wesentlicher Aspekt ist die Integration dieses Trockenätzschrittes in den Gesamtprozeß, wie im folgenden Text noch erläutert wird.

Ionenimplantation

≈ ≈ Trägerscheibe

Bauelementeschicht BOX

≈ ≈Trägerscheibe

Bauelementeschicht BOX

Laterale Isolation


Zur Ätzung der Grabenstrukturen wurde ein anisotropes Ätzverfahren in Silicium, auf der Basis des „Bosch-Prozesses“ eingesetzt [Bha 97]. Beim „Bosch-Prozeß“ handelt es sich um einen zweistufigen Prozeß. In der einen Stufe erfolgt ein Passivierungsschritt, in der anderen Stufe ein Ätzschritt. Für den Ätzschritt wird das Gas SF6, für den Passivierungsschritt C4F8 verwendet. In der Plasma-Kammer, die in Abbildung 3.5 dargestellt ist, wird aus den Prozeß-gasen das jeweilige Plasma (Radikale und Ionen) erzeugt. Der Prozeß wurde in einer Anlage der Firma STS durchgeführt.

Abbildung 3.5: Schematische Darstellung einer ICP-Ätzkammer (ICP = Inductive Coupled Plasma) der Firma STS

Eine wichtige Einflußgröße hierfür ist die Leistung, die über die Spule, die um die Plasma-kammer gewickelt ist, eingekoppelt wird. Auch die jeweiligen Gasflüße und der Druck wirken sich auf die Plasmadichte aus (vgl. Tabelle 3.1). Mit Hilfe der Leistung die über eine Parallelplattenanordnung eingekoppelt wird, werden die geladenen Plasmateilchen orthogonal auf die Siliciumscheibe beschleunigt. Im Rahmen des Passivierungsschrittes wird zunächst die Seitenwand der Grabenstruktur mit einer Polymerschicht (nCF2) überzogen und so während des darauf folgenden Ätzprozeßschrittes geschützt.

Für die Entwicklung des Trench-Ätzprozesses wurden verschiedene Strukturgrößen, sowie Variationen der Ätzresultate (Ätzrate, Grabentopologie, Unterätzung der Maskierung etc.) durch Variation der Prozeßparameter untersucht. In der folgenden Tabelle (Tabelle 3.1) werden die Prozeßparameter genannt und der Einfluß auf die Ätzresultate qualifiziert. Diese Resultate wurden anhand verschiedener, selbst durchgeführter Versuchsreihen ermittelt.


Tabelle 3.1: Überblick der Prozeßparameter und Angabe des Einflusses auf das Ätzergebnis

Einfluß auf Parameter

Homogenitätüber Scheibe

Selektivitätzu SiO2

Ätzrate Strukturtyp

Steigerung SF6-Gasfluß ↑ ↑ ↑ v Steigerung C4F8-Gasfluß ↔ ↑ ↓ u Erhöhung Druck ↓ ↑ ↑ v Erhöhung Verhältnis Ätzzeit / Passivierungszeit

↓ ↓ ↑ u

Erhöhung Zykluszeit ↑ ↑ ↑ v Erhöhung exponierte Fläche ↓ ↓ ↓ u Steigerung Leistung Parallel- platten

↔ ↑ ↑ v

Steigerung Leistung Spule ↑ ↔ ↑ ↔ ↑ = verbessert, ↓ = verschlechtert, ↔ = unverändert, v = Beeinflussung in Richtung v-förmige Topologie, u = höherer Isotropiegrad In der folgenden Abbildung sind die Strukturtendenzen aus Tabelle 3.1 der Gräben skizziert. Der Strukturtyp a ergibt sich bei einer Ätzung mit isotropem Anteil. Dies ist in der Regel auf eine Verschiebung des Prozeßgleichgewichtes zwischen Ätzen und Passivierung in Richtung Ätzanteil zurückzuführen. Der Typ b stellt die ideale anisotrope Ätzung dar. Der Typ c ergibt sich meist bei zu starkem Einfluß der Passivierung am Ätzprozeß.

a) b) c) Abbildung 3.6: Skizze der Strukturtypen der Trench-Strukturen

a) Struktur geätzt mit isotropem Anteil, u-förmig b) Struktur erzeugt mit idealer anisotroper Ätzung c) v-förmige Grabenstruktur


Bei den in Tabelle 3.1 angegebenen Einflüssen der Parametervariation auf das Ätzergebnis handelt es sich um Tendenzen, die sich aus der Variation der Parameter des in Tabelle 3.2 beschriebenen Ausgangsprozesses ergeben. Die hier verwendete Maske besitzt eine expo-nierte Fläche von etwa einem Prozent. Das Verhältnis von exponierter zu maskierter Fläche wirkt sich ebenfalls stark auf das Prozeßergebnis aus. Durch die Wahl anderer Ausgangspa-rameter können das Prozeßergebnis und die in Tabelle 3.1 genannten Tendenzen deutlich von den hier genannten differieren.

Die Änderung der in Tabelle 3.1 aufgezählten Prozeßparameter gibt einen Trend ausgehend von einem stabilen Prozeßfenster wieder, als Startpunkt für die Prozeßentwicklung wurde eine Weiterentwicklung des "Bosch-Prozesses", der sogenannte „Advanced Silicon Etch“ Prozeß genutzt [Hop 98]. Die wichtigsten Prozeßparameter des zunächst verwendeten Aus-gangsprozesses sind in der folgenden Tabelle zusammengefaßt (Tabelle 3.2).

Tabelle 3.2: Übersicht der wichtigsten "Startparameter" Druck 20mTorr Leistung Spule 600W Leistung Parallelplatten 16W Gasfluß SF6 (Ätzschritt) 130sccm/min Gasfluß O2 (Ätzschritt) 13sccm/min Gasfluß C4F8 (Passivierung) 100sccm/min Ätzzeit-/Passivierungszeitverhältnis 8:5

Die Ätzresultate dieses Ausgangsätzprozesses sind in Tabelle 3.3 dargestellt. Tabelle 3.3: Überblick des Ausgangsätzergebnisses

Ätzrate 2,32µm/min Selektivität Silicium : Photolack 56:1 Aspektverhältnis 15:1 Strukturtyp c, v-förmig Steilheit der Seitenwand 88° Seitenwandrauhigkeiten ca. 110nm Laterale Unterätzung der Maskierung 0,4µm

Für die Prozeßentwicklung zeigt sich, daß die Prozeßparameter hinsichtlich ihres Einflusses auf das Ätzresultat zu unterscheiden sind. Die wichtigste Einflußgröße ist die Veränderung des Ätzzeit- zu Passivierzeitverhältnisses. Über diese Größe läßt sich die laterale Unterätzung der Maskierung, die Struktur des Grabens (vgl. Tab. 3.1) und die Seitenwandrauhigkeit beein-


flussen. Der experimentell ermittelte Einfluß des Verhältnisses von Ätz- zu Passierzeit auf die laterale Unterätzung und die Seitenwandrauhigkeit sind in Abbildung 3.7 a und b dargestellt. a) b) Abbildung 3.7: Einfluß des Verhältnisses Ätz- zu Passivierzeit auf a) die laterale Unterätzung, b) die Seitenwandrauhigkeit Wie aus den Abbildungen 3.7 a und b ersichtlich ist, verbessern sich die Prozeßergebnisse bzgl. Unterätzung und Seitenwandrauhigkeit, wenn man das Verhältnis Ätz- zu Passivierzeit vermindert. Für Ätz- zu Passivierzeitverhältnisse kleiner als 7 Sekunden zu 5 Sekunden nehmen die laterale Unterätzung der Maskierung und die Seitenwandrauhigkeit nur noch ge-ringfügig ab. Im Bezug auf den Strukturtyp stellt das Verhältnis Ätz- zu Passivierzeit von 7 Sekunden zu 5 Sekunden ein Optimum für den hier beschriebenen Prozeß dar, deshalb wurde dieses Verhältnis für den Tiefenätzprozeß gewählt. Eine weitere wesentliche Prozeßgröße ist der Druck. Dieser wirkt sich zum einen auf die Ätzrate, zum anderen auf die Grabenstruktur aus. Durch die Erhöhung des Druckes ergibt sich eine Erhöhung der Ätzrate aufgrund der größeren Anzahl von Fluorradikalen. Dies senkt aber die Steilheit der Seitenwand der Grabentopologie. Verringert man den Druck, so läßt sich die mittlere freie Weglänge der Ionen und Radikale erhöhen [Hop 98]. Hierdurch wird die Steilheit der Seitenwand der Strukturen erhöht. In den Abbildungen 3.8 a und b sind die experimentell ermittelten Werte für den Einfluß des Druckes auf die Ätzrate und die Steilheit der Seitenwand dargestellt. Um einen Winkel der Steilheit der Seitenwand möglichst nahe 90° zu erreichen, wurde im vorlie-genden Prozeß eine Verminderung der Ätzrate auf 0,88µm/min in Kauf genommen. a) b) Abbildung 3.8: Einfluß des Druckes auf a) die Ätzrate, b) die Steilheit der Seitenwand


Für die Optimierung des Trench-Ätzprozesses müssen die Randbedingungen, die durch die Einbindung dieses Prozesses in den Gesamtprozeß entstehen, berücksichtigt werden. Dies gilt insbesondere im Hinblick auf die im Gesamtprozeß folgende Vorbelegung der Trench-Seiten-wand mittels Ionenimplantation. Das Ergebnis des Trench-Ätzprozesses muß bereits die Aus-gangsstruktur für den Implantationsprozeß bereitstellen, da nach dem Ätzprozeß keine Mas-kierung für die Implantation aufgebracht werden kann. Es wurde eine Siliciumdioxidmaskie-rung gewählt, die vor dem Grabenätzprozeß strukturiert werden muß. Die Dicke der Oxid-maskierung wurde für den Implantationsprozeß festgelegt. Dieser war durch den sehr flachen Auftreffwinkel (2°) der Borionen auf die Trench-Seitenwand und die relativ hohe Energie (>150 keV) gekennzeichnet. Die hohe Energie mußte gewählt werden, um das Durchdringen des Streuoxides zu gewährleisten. Die Seitenwandimplantation wird in Kapitel 3.1.2 be-schrieben. Es wurde ein kombinierter zweistufiger Trockenätzprozeß entwickelt. Dieser ermöglicht es, zuerst eine dicke Oxidschicht (1µm) zu strukturieren und dann die tiefen Gräben in die Bau-elementeschicht der SOI-Scheibe zu ätzen. Zu diesem Zweck wurde eine Lackmaskierung für den kombinierten Ätzschritt, sowie die zuvor genannte dicke Oxidschicht als Hartmaskierung für den Implantationsschritt gewählt. Bei der Lackmaske handelte es sich um eine dicke Lackschicht (2,4µm), welche dicker ist als die für den am IISB verfügbaren CMOS-Prozeß verwendete Lackschicht (1,4µm). Diese dickere Lackmaske diente dazu, die Hartmaskierung aus Siliciumdioxid während des Tiefenätzprozesses in Silicium hinreichend zu schützen. Um die sequentielle Prozeßdurchführung des Ätz- und des Implantationsschrittes zu gewährleis-ten, wurde die Lackmaskierung auf das oxidierte SOI-Substratmaterial aufgebracht und mit Hilfe eines Fotolithographieprozesses strukturiert. Im Anschluß daran wurde der kombinierte Trockenätzprozeß durchgeführt, d.h. die Ätzung der Siliciumdioxidmaske und unmittelbar danach die anisotrope Tiefenätzung der Bauelementeschicht des SOI-Materials. Nach der Ent-fernung der Lackmaske erfolgte die Seitenwandimplantation. Durch diese Vorgehensweise wurden ein hohes Maß an Homogenität über die Siliciumscheibe er und ein hohes Maß an Reproduzierbarkeit des Prozeßergebnisses im Bezug auf die Trench-Geometrien sicherge-stellt. Die Bauelementeschichtdicke über dem BOX betrug 50µm. Die gemessene Unter-ätzung am oberen Grabenrand (Grenzfläche Silicium/Siliciumdioxid) lag bei ca. 0,2µm. Der Silicumätzprozeß wurde bei einigen Siliciumscheiben ohne laterale Unterätzung und bei einigen mit geringer lateraler Unterätzung auf der vergrabenen Siliciumoxidschicht gestoppt. Dies wurde unter Verwendung eines optischen Endpunktdetektionssystems erreicht, wobei die Intensität des beim Plasmaprozeß emittierten Lichtes im charakteristischen Wellenlängen-bereich einer „Fluorlinie“ gemessen wurde. In Tabelle 3.4 sind die Parameter des zweistufigen Trockenätzprozesses auf SOI-Material zusammengefaßt.


Tabelle 3.4: Übersicht der Prozeßparameter des kombinierten Trockenätzprozesses zur Strukturierung der Hartmaske und zur Erzeugung der Trench-Strukturen

Parameter Silicium Siliciumdioxid Druck 10mTorr 10mTorr Leistung Spule 600W 600W Leistung Parallelplatten 16W 200W Gasfluß SF6 (Ätzschritt) 130sccm/min - Gasfluß O2 (Ätzschritt) 13sccm/min - Gasfluß C4F8 (Passivierung) 100sccm/min - Gasfluß CF4 - 20sccm/min Ätzzeit-/Passivierungszeitverhältnis 7:5 -

Mit Hilfe der Prozeßgrößenvariation nach Tabelle 3.1 und der Umsetzung einer Versuchs-matrix bzgl. der Parameter Druck, Verhältnis Ätz- zu Passivierzeit und Gasflüsse ergab sich das in Tabelle 3.5 zusammengefaßte Prozeßergebnis. Tabelle 3.5: Zusammenfassung des optimierten Prozeßergebnisses

Ätzrate 0,88µm/min Selektivität Silicium : Photolack 54:1 Aspektverhältnis 15:1 Strukturtyp b, ideal Steilheit der Seitenwand 89,8° Seitenwandrauhigkeiten 80nm Laterale Unterätzung der Maskierung 0,2µm

In der folgenden Abbildung ist ein Querschnitt aus einem Zellenfeld mit Gräben als Begren-zung von DI-Inseln dargestellt.

Abbildung 3.9: Querschnitt durch die Grabenstrukturen für ein DI-Inselzellenfeld

Geätzer Graben

DI-Insel (in Bauelementeschicht) Vergrabene Siliciumdioxidschicht (BOX)

Trägerscheibe


In den folgenden Abbildungen, die mit Hilfe eines Raster-Elektronen-Mikroskops (REM) gemacht wurden, sind ein beispielhafter Querschnitt durch eine anisotrop geätzte Struktur sowie zwei Detailansichten dargestellt. Abbildung 3.10: Anisotrop geätzte Gräben in SOI Material mit Ätzstopp auf 1µm

dicker vergrabener Oxidschicht und zwei Detailansichten

der Grabenoberkante und des Grabenbodens

3.1.2 Seitenwandimplantation zur Dotierung der tiefen Trench-Strukturen Der für die Dotierung der Trench-Seitenwände entwickelte Prozeß trägt den spezifischen An-forderungen, wie Dotierung von Trenches mit großen Aspektverhältnissen und homogene Dotierungsverteilung Rechnung. Für die Dotierungsverteilung wurde die Streuung der Dotier-stoffatome am Siliciumkristallgitter eines Teils der Ionen berücksichtigt. Dieser Prozeß ist in die Gesamtprozeßarchitektur integriert (vgl. Kapitel 3.1.1). Er zeichnet sich durch ein hohes Maß an Reproduzierbarkeit, Einfachheit der Parametervariation und eine vergleichsweise einfache Prozeßführung aus. Besonders deutlich wird dies, wenn man den hier vorgestellten Prozeß mit der Dotierung der Seitenwände mittels Abscheidung von dotiertem Glas aus der Gasphase vergleicht. Es entfallen die homogene Abscheidung eines solchen Glases, der Hochtemperaturschritt zur Eindiffusion vor der vollständigen Füllung der Grabenstrukturen mit dielektrisch isolierendem Material, der zu mechanischer Spannung und Bildung von so-genannten „Slip-Lines“ führen kann und die Entfernung des Dotierglases aus den tiefen Trenches [Had 85]. Das für das Eintreiben des Dotierstoffs notwendige thermische Budget und somit die Tiefe des seitlichen pn-Überganges wurden mit dem thermischen Budget, das

BOX

Trägerscheibe

Bauelementeschicht

Trench

Hartmaske


notwendig ist die Leistungsbauelemente herzustellen, abgestimmt und es wurde vollständig durch das thermische Gesamtbudget abgedeckt. Um einen optimalen Parametersatz für diesen Ionenimplantationsprozeß zu erhalten, wurden zweidimensionale Prozeßsimulationen durchgeführt. Die wichtigsten Prozeßgrößen sind der Implantationswinkel, die Energie und die Dosis der Ionen, wobei die Abhängigkeit der Para-meter über die projizierte Reichweite ebenfalls zu berücksichtigen ist. Um die erforderliche projizierte Reichweite der Ionen zu erreichen, muß die Energie möglichst hoch gewählt werden. Dies ist erforderlich, da der Implantationswinkel bzgl. der Trench-Seitenwände sehr flach ist. Einen weiteren wesentlichen Punkt stellt die Untersuchung der Auswirkung der Streuung der Ionen am Kristallgitter auf das Prozeßergebnis und auf die Bauelementecharak-teristik dar (vgl. Kapitel 4.4.1.1). Für die Simulation wurde ein Simulationswerkzeug, basierend auf der Monte Carlo Simula-tion (Crystal Trim), verwendet [Bie 91]. Hierzu waren die Trench-Tiefe von 50µm und die Trench-Breite von 3µm feste Größen. Eine einfache geometrische Berechnung ergab, daß der Implantationswinkel kleiner als 3,5° gewählt werden mußte um mit dem Ionenstrahl die Seitenwand bis zur vergrabenen Oxidschicht (BOX) zu erreichen. Der gewählte Winkel von 2° ergab sich aufgrund der Untersuchung der Abhängigkeit der Homogenität der Verteilung der Dotierstoffkonzentration und der Durchbruchspannung vom Implantationswinkel (vgl. Abbildung 4.26). Die Energie wurde mit 200keV als technologisch maximal erreichbarer Wert an der hierfür benutzten Implantationsanlage gewählt. Die Streuoxiddicke wurde auf-grund des flachen Auftreffwinkels der Borionen (2°) und der somit relativ geringen projizier-ten Reichweite mit 10nm möglichst dünn gewählt. Die wichtigste Prozeßgröße des Seitenwanddotierungsprozesses stellte die Dosis, d.h. die Seitenwandvorbelegung dar. Sie mußte so gewählt werden, daß unter Berücksichtigung des thermischen Budgets des Gesamtprozesses eine Tiefe von ca. 5,8µm für den metallurgischen pn-Übergang der Seitenwanddotierung erreicht wurde. Für diese pn-Tiefe hatte sich gezeigt, daß eine optimale Potentiallinienverteilung für die IGBT-Struktur im Blockierfall erzielt wurde, wie aus Abbildung 4.24 hervorgeht. Die Implantationsdosis der Borionen wurde mit 2٠1015cm-2 so gewählt, daß sich eine für die Charakteristik der Leistungsbauelemente opti-male pn-Tiefe von 5,8µm ergab, wie in Abbildung 3.11 zu erkennen ist.


In Abbildung 3.11 ist die optimierte simulierte Konzentrationsverteilung für die Seitenwand-dotierung dargestellt. Abbildung 3.11: Gesamtverteilung des Dotierungsprofiles eines tiefen Trenches In Tabelle 3.6 sind die optimierten Parameter des Implantationsprozesses zusammengefaßt. Tabelle 3.6: Zusammenfassung der Parameter des Ionenimplantationsprozesses

Parameter Stoff Energie (keV) Dosis (cm-2) Auftreffwinkel (°) Wert Borionen 200 2 1015 2

Auf der Basis der so ermittelten Parameter wurden Teststrukturen untersucht. Das Profil wurde mit Hilfe einer Ätzlösung aus Fluß-, Salpeter- und Essigsäure (vgl. Tabelle 3.7) geätzt und im REM inspiziert. Tabelle 3.7: Zusammensetzung der Ätzlösung zur Dekoration der pn-Übergänge im Trench [Gon 89] Aufgrund der Selektivität der zuvor beschriebenen Ätzlösung wurde p-dotiertes Silicium schneller geätzt als n-dotiertes. So war es möglich, den pn-Übergang sichtbar zu machen. In Abbildung 3.12 ist ein Trench mit einer durch Ätzen sichtbar gemachten Seitenwanddotierung dargestellt. Die im Testprozeß hergestellten Strukturen und die Simulationsergebnisse, die in Abbildung 3.11 dargestellt sind, sind in sehr guter Übereinstimmung. Die Grabenstruktur

Säure Volumenanteil (ml) Zeit (sec) Flußsäure 7

Salpetersäure 20 Essigsäure 53

20

5,8 µm

x


wurde mit dielektrisch isolierendem Material (Siliciumdioxid und Polysilicium) gefüllt und auf SOI-Substratmaterial hergestellt. Das Füllmaterial wurde ebenfalls durch die Chemikalien angegriffen und ist beim Brechen der Probe z.T. herausgefallen. Abbildung 3.12: REM-Aufnahme einer Trench-Seitenwand mit durch Ätzen sichtbar gemachtem pn-Übergang 3.1.3 Füllprozeß An das Prozeßergebnisses des Refillprozesses werden drei Grundforderungen gestellt, zum einen die Vermeidung von Hohlräumen (voids) nach dem Füllprozeß, zum anderen eine möglichst geringe Defektdichte an Seitenwänden und Ecken der Grabenstrukturen und schließlich die Konformität der Abscheidung der dielektrischen Schicht [Chi 85]. Wobei sich der erste Punkt, die Freiheit von Hohlräumen, im Wesentlichen auf die Freiheit von Hohlräu-men nahe der Oberfläche bezieht, die dann beim Planarisieren geöffnet werden könnten und somit keinen mechanisch und elektrisch stabilen Passivierungs- und Isolationsschutz mehr darstellen würden. Im unteren Trench-Bereich wären „voids“ tolerierbar, solange eine hinrei-chende Isolation gewährleistet bleibt. Dies bedeutet, daß die Schichtdicken der isolierenden Schichten dick genug sein müssen, um die volle Durchbruchspannung der Leistungsbauele-mente sicher zu isolieren. Die geringe Defektdichte an den Seitenwänden und den Ecken der Grabenstrukturen wird durch die Verwendung des zuvor beschriebenen Trockenätzpro-zeßschrittes zur Erzeugung der tiefen Grabenstrukturen gewährleitstet (vgl. Kapitel 3.1.1). Bei den für den Füllprozeß verwendeten Schichten handelt es sich zum einen um eine dünne Schicht thermisch aufgewachsenes Siliciumdioxid (300nm), das sogenannte „Liner-Oxide“, zum anderen um ein mittels chemischer Gasphasenabscheidung (CVD) abgeschiedenes Siliciumdioxid mit einer Dicke von 700nm und schließlich um eine undotierte polykristalline

5,8 µm

Bauelementeschicht

Trench

Seitenwanddotierung

BOX

pn-Übergang


Siliciumschicht (600nm), die ebenfalls mit Hilfe des CVD-Verfahrens abgeschieden wird. In Abbildung 3.13 ist ein Trench zur lateralen Isolation abgebildet; dieser ist mit einem „Liner Oxide“ und einer Schicht aus polykristallinen Silicium gefüllt. Diese Struktur befindet sich zwischen zwei trocken geätzten Trench-Gate Strukturen. Abbildung 3.13: Trench gefüllt mit Siliciumdioxid und Polysilicium, ohne Hohlräume Eine zweite Variante stellt die Füllung der Gräben mit einer Schichtfolge aus „Liner-Oxide“ und einem Füllkern aus polykristallinem Silicium mit einer Schichtdicke von 1,3µm dar. Diese Variante besitzt zwar eine geringere Spannungsfestigkeit als die zuerst geschilderte, stellt aber aufgrund der höheren Konformität der polykristallinen Siliciumschicht, der einfa-cheren Prozeßführung und der geringeren mechanischen Beanspruchung des Substrat-materials eine Alternative z.B. für Leistungsschalter in Anwendung als „Single-Switches“ in „Low-Side“-Konfiguration dar. Für diese Prozeßvariante ist die Nutzung eines am IISB ver-fügbaren CVD-Prozesses zur Abscheidung von polykristallinem Silicium völlig ausreichend, d.h. es ergibt sich eine hohe Konformität, sowie gute Homogenität der vertikalen Schicht-dicke und somit eine gaseinschlußfreie Füllung der tiefen Grabenstrukturen. Für die zuerst beschriebene Variante ist die Konformität und die Homogenität der vertikalen Schichtdicke, der mittels eines am IISB verfügbaren CVD-Prozesses (Prozeß A) erzeugten Siliciumdioxidschicht (sog. TEOS-Prozeß), nicht ausreichend. Konforme Abscheidungen lassen sich nur bei reaktionsbegrenzten Abscheidungen mit hoher Oberflächenbeweglichkeit der Teilchen erreichen. [Hil 96] Die Partialdruckdifferenz zwischen Substratoberfläche und dem Bereich im tiefen Graben führt zur Inhomogenität der vertikalen Schichtdicke. Um dieses Prozeßergebnis zu verbessern, wurden die Parameter Druck und Gasfluß variiert. Im ursprünglichen Prozeß wurden ein Druck von 200mTorr und ein Gasfluß von 30sccm ver-wendet. Der Druck wurde auf 100mTorr und der Gasfluß auf 20sccm für das optimierte Prozeßergebnis (Prozeß B) herabgesetzt. Die Ergebnisse dieser beiden Prozesse sind in Ta-belle 3.8 zusammengefaßt. Die Tiefe der Gräben betrug 48µm und die Breite 3,2µm. Der

Trench-Gate

Trench-Isolation


Parameter d1 entspricht der Schichtdicke auf der Substratoberfläche, d2 der vertikalen Schichtdicke im oberen Trench-Bereich und d3 der Schichtdicke im unteren Trench-Bereich. Tabelle 3.8: Übersicht der Prozeßergebnisse für den ursprünglichen Prozeß (A) und für den Prozeß mit vermindertem Druck und Gasfluß (B)

Prozeß d1 (µm) d2 (µm) d3 (µm) d2 / d1 d3 / d2 A 0,95 0,68 0,522 0,72 0,768 B 0,93 0,798 0,74 0,86 0,927

In Abbildung 3.14 ist eine Trench-Struktur mit der untersuchten Siliciumdioxidschicht skizziert und die prinzipielle Lage der Meßorte der zuvor beschriebenen Parameter ist eingezeichnet. Die Ergebnisse der Prozesse A und B sind in den Abbildungen 3.15 und 3.16 dargestellt. Abbildung 3.14: Skizze eines Trenches mit Siliciumdioxidfüllschicht (abgeschieden mittels CVD) Abbildung 3.15: Prozeßergebnis der Variante A (Parameter eines am IISB verfügbaren CVD-Prozeß)

Trench

Berührungspunkt der SiO2-Schicht

Bauelementeschicht

Einschluß

d3

d2

d1


Abbildung 3.16: Prozeßergebnis der Variante B (niedriger Druck und Gasfluß) Unter Verwendung der Prozeßvariante B ergibt sich für den Füllprozeß das in Abbildung 3.17 dargestellte Prozeßergebnis. Der Schichtaufbau aus „Liner Oxide“, CVD-Siliciumdioxidschicht und der Kernschicht aus Polysilicium wird in Kapitel 4.4.2.1 beschrieben. Die Struktur wurde mit der in Tabelle 3.7 beschriebenen Ätzlösung präpariert. Abbildung 3.17: Füllprozeßergebnis mit Variante B für die chemische Gasphasenabscheidung der Siliciumdioxidschicht und der polykristallinen Siliciumschicht 3.1.4 Versetzungslinien Die Bildung von Gleitlinien (sogenannte „Slip-Lines“) ist eine kristallografische Reaktion einer einkristallinen Scheibe auf mechanische Spannung. Diese Belastung kann die unter-schiedlichsten Ursachen haben, z.B. Gravitation, thermische Belastung, einseitiger Schicht-aufbau, hohe Implantationsdosen von Ionen mit "großem" Atom- bzw. Ionenradius, mechani-sche Einwirkungen. Auch die Kombination der zuvor genannten Möglichkeiten führt zum Streßverhalten [Had 85]. Aufgrund dieser Ursachen können sich bei der Erzeugung von

SiO2-Schicht

Trench

Trench

Bauelementeschicht

SiO2-Schicht

Polysiliciumschicht


Trench-Strukturen und nach der Durchführung der nachfolgenden Hochtemperaturschritte, sowie nach dem Füllen der Trenches die Bildung dieser Versetzungslinien bemerkbar machen. Die wahrscheinlichste Ursache für die Bildung von Gleitlinien ist auf mechanischen Spannung, aufgrund des Schichtwachstums während des Füllprozesses in Kombination mit anschließenden Hochtemperaturschritten, zurückzuführen [Kun 04]. Die Trench-Dichte über der Scheibenoberfläche, die durch das jeweilige Layout vorgegeben wird und das Verhältnis der Trench-Tiefe zur Scheibendicke bei gegebener Orientierung sind hierbei wichtige Faktoren. In einer Versuchsreihe wurde Auswirkung mechanischer Spannung auf die SOI-Scheiben gemessen (vgl. Kapitel 4.3.1). Diese haben gezeigt, daß sich vor allem die Entfer-nung der rückseitigen Oxidschicht bei SOI-Scheiben stark auf die Durchbiegung der Scheiben auswirkt. Deshalb ist es wichtig, um unnötige zusätzliche Belastung durch mechanische Spannung der Scheiben zu vermeiden, im Gesamtprozeß das Rückseitenoxid zu erhalten. In Abbildung 3.18 ist eine gefüllte Grabenstruktur mit Versetzungslinie dargestellt. Diese ist aufgrund der mechanischen Spannung, hervorgerufen durch die chemische Gasphasenabscheidung einer dicken Siliciumdioxidschicht, sowie durch anschließende Belastung mit dem thermischen Budget des Gesamtprozesses, entstanden. Dies kann durch die Verwendung einer Kernschicht aus polykristallinem Silicium (vgl. Kapitel 3.1.3) vermieden werden. Abbildung 3.18: Versetzungslinie aufgrund von mechanischer Spannung und thermischer Belastung Um die Bildung von Versetzungslinien im Rahmen der Herstellung der lateralen Leistungs-bauelemente zu untersuchen, wurden SOI-Scheiben nach kritischen Einzelprozeßschritten, wie Trench-Ätzen, Ionenimplantation und Aufwachsen des "Liner Oxide", sowie nach der CVD-Abscheidung und der anschließenden thermischen Belastung mit dem gesamten thermi-schen Budget des Smart Power Prozesses, entnommen. Diese Scheiben wurden mittels "Wright"-Ätze (vgl. Tabelle 3.9) geätzt und anschließend inspiziert [Had 85].

Versetzungslinie

Bauelementeschicht Trench


Tabelle 3.9: Zusammensetzung der „Wright“-Ätze

Säure Volumenanteil/ Masse in Lösung

Zeit (min)

Flußsäure 60ml Salpetersäure 30ml Eisessigsäure 60ml

DI-Wasser 60ml Kaliumchromat 30ml

Kupfernitrat 2g

5

Die Untersuchungen der Versetzungslinien für die optimierten Füllprozesse haben gezeigt, daß sich keine Versetzungslinien ergaben. Als Beispiel hierfür ist in Abbildung 3.19 ist eine Trench-Struktur dargestellt. Diese wurde mit einer Schichtfolge aus „Liner-Oxide“, CVD-Siliciumdioxidschicht und einer Kernschicht aus polykristallinem Silicium gefüllt (nach Prozeßvariante B, vgl. Tabelle 3.8). Ferner wurde die Probe mit dem gesamten thermischen Budget des Herstellungsprozesses der lateralen IGBTs prozessiert. Die Siliciumscheibe wurde mit der zuvor beschriebenen „Wright“-Ätze geätzt, mit dem Lichtmikroskop und im REM inspiziert. Abbildung 3.19: Gefüllte Trench-Struktur mittels „Wright“-Ätze geätzt 3.2 Herstellung des Trench-Gates der lateralen IGBT-Struktur Zur Erzeugung der Trench-Gate Strukturen mußten zwei Einzelprozeßschritte neu entwickelt werden. Es handelte sich um zwei Trockenätzschritte, der eine dient zur Erzeugung der Grabenstruktur, der andere zur Strukturierung der Polysiliciumschicht. Für beide Prozesse ist es wichtig, daß eine sehr hohe Strukturtreue bzgl. der benötigten Topologie erzielt wird. Dies bedeutet, daß eine Trench-Struktur mit sehr steilen Seitenwänden (90°±0,5°) und nahezu

Bauelementeschicht

BOX Trägerscheibe

Trench


keiner Unterätzung der polykristallinen Siliciumschicht erreicht wird. Die Vorteile, die diese Gate-Architektur mit sich bringt, werden in Kapitel 4.3.3 erläutert. In Abbildung 3.20 ist die Lage der Trench-Gates im lateralen IGBT dargestellt. Abbildung 3.20: Lage der Trench-Gates in der lateralen IGBT Struktur Die Herstellung der Trench-Gate Strukturen erfolgte mit Hilfe eines anisotropen Trocken-ätzprozeßschrittes zur Erzeugung der Grabenstrukturen. Dieser Prozeßschritt wurde bzgl. der Übertragungstreue der Ätzstruktur im Vergleich zur Fotomaske und der Minimierung der Seitenwandrauhigkeit optimiert. Hierzu wurden die optimalen Ätzparameter (besonders das Verhältnis Ätz- zu Passiviergasfluß) für das vorliegende Verhältnis von für den Ätzangriff exponierter Siliciumfläche zu mittels Fotolack maskierter Fläche bestimmt. Als Ausgangspro-zeß dienten wieder die in Tabelle 3.2 beschriebenen Parameter. Das Verhältnis Ätzschritt zu Passivierschritt spielte hierbei neben der exponierten Fläche (ca. 1%) die entscheidende Rolle. Es zeigte sich, daß sich bei Erhöhung des Passiviergasflusses um 20sccm die Seitenwandrau-higkeit von ca. 80nm, dargestellt in Abbildung 3.21a und b, auf eine Rauhigkeit von ca. 40nm verringern ließ, wie in Abbildung 3.22 a und b dargestellt. Der Fehler bei der Strukturübertra-gung lag im ursprünglichen Prozeß bei ca. 10%, beim optimierten Prozeß bei ca. 2%, was ebenfalls auf die Erhöhung des Passivieranteils des Ätzprozesses zurückzuführen ist.

a) b) Abbildung 3.21 a und b: Ätzergebnis der Trench-Gate Struktur unter Verwendung der Ausgangsparameter a) Gesamtansicht, b) Detailausschnitt

≈ ≈

Trench-Gate

Bauelementeschicht

Trägerscheibe

BOX


a) b) Abbildung 3.22 a und b: Ätzergebnis der Trench-Gate Struktur unter Verwendung der optimalen Parameter a) Gesamtansicht, b) Detailausschnitt Um zu verdeutlichen, wie wichtig die genaue Einstellung des richtigen Verhältnisses zwischen Ätz- und Passivierungsschritt ist, wird in Abbildung 3.23a und b der Effekt des Auftretens von „Mikrogras“ auf dem Boden der Trench-Strukturen dargestellt. Dieser Effekt tritt dann auf, wenn der Passivierungsanteil des Trockenätzprozesses zu groß ist. Hier war der Effekt durch die Erhöhung des Passiviergasflusses um 30sccm aufgetreten [Ros 03]. a) b) Abbildung 3.23a und b: „Mikrogras“ im Trench bei zu hohem Passivierungsanteil des Ätzprozesses: a) Gesamtansicht, b) Detailausschnitt Im Anschluß an den Trockenätzschritt wurde ein dünnes Opferoxid aufgewachsen und wieder naßchemisch entfernt, um mögliche kationische Kontaminationen zu vermeiden und die


Seitenwandrauhigkeit zu verringern. Direkt im Anschluß daran wurde das Gate-Oxid mit einer Dicke von 100nm aufgewachsen. Dann wurde eine polykristalline Siliciumschicht abge-schieden. Der gesamte Gate-Aufbau ist in Abbildung 3.24 zu sehen. Abbildung 3.24: Trench-Gate mit Gate-Oxid und dotierter Polysiliciumschicht Mit Hilfe der POCl3-Diffusion wurde bei 950° C die Polysiliciumschicht dotiert und danach das entstandene Phosphorglas wieder von der Oberfläche entfernt. Die polykristalline Siliciumschicht wurde mittels eines Trockenätzprozeßschrittes strukturiert. Auch für diesen Prozeß wurden zunächst die Ausgangsparameter aus Tabelle 3.2 verwendet. Hier wurde das Ätz- zu Passivierzeitverhältnis auf neun zu fünf Sekunden angepaßt. Die Endpunkterkennung erfolgte optisch über die Messung der Änderung der Intensität einer Fluorlinie (Wellenlänge 420nm) des Ätzplasmas. Um das nicht maskierte Polysilicium vollständig zu ätzen, wurde nach der Erkennung der ersten Intensitätsvariation noch um einige Zyklen (Ätz- und Passivierschritte) überätzt. Ein Optimum bzgl. Strukturtreue (Abweichung <3 %), für die hier vorliegende exponierte Fläche, wurde für die Überätzung um drei Zyklen erreicht. Bis zwei Zyklen blieben an unmaskierten Stellen Polysiliciumreste auf der Substratoberfläche zurück und über drei Zyklen wurde die Polysiliciumbahn lateral und die darunter liegende Gate-Oxidschicht deutlich angegriffen. In Abbildung 3.25 ist eine geätzte Polysiliciumbahn darge-stellt. Abbildung 3.25: Trockengeätzte Polysiliciumbahn mit hoher Sturkturtreue

Polysiliciumbahn

Maskierende Schicht


3.3 CMOS-Prozeß Zur Herstellung der Bauelementegrundstrukturen stellt der am IISB verfügbare CMOS-Pro-zeß die Basis dar. Dieser ist modular aufgebaut und die Module sind nur in den für die Her-stellung der Leistungsbauelemente relevanten Prozeßschritten geändert. Die CMOS-Prozeß-module bzw. deren Derivate sind in der folgenden Abbildung grau hinterlegt. Abbildung 3.26: Skizze der Prozeßfolge zur Herstellung der IGBT-Strukturen untergliedert in neun Prozeßmodule, die CMOS-Prozeßmodule sind grau hinterlegt Der Prozeß zur Herstellung der IGBT-Strukturen ist um die zuvor beschriebenen Prozeßmo-dule zur Erzeugung der dielektrischen Isolation und der Trench-Gate Strukturen erweitert. Dieser besteht aus den Modulen Trench-Gate und Poly-Struktur. Nach der Herstellung der dielektrisch isolierten Inseln (vgl. Kapitel 3.1) auf schwach n-dotiertem (2·1014cm-3) SOI-Substratmaterial, sowie der Planarisierung und der vollständigen Entfernung der dielektrisch isolierenden Schichten von der Oberfläche des Substratmaterials mittels eines CMP-Prozesses (Chemisch Mechanisches Polieren), beginnt die Herstellung der Bauelementegrund-strukturen. Zunächst wurde ein Feldoxid mit einer Dicke von 625nm aufgewachsen. Dann wurde das Feldoxid strukturiert, so daß die Bereiche frei liegen, in welche die Implantationen für das Anodengebiet der IGBT-Strukturen vorgenommen wurden. Bei den Implantationen handelte es sich um eine Phosphorimplantation mit einer Energie von 30keV und einer Dosis von 1·1014 cm-2, die dann mit Hilfe eines Hochtemperaturschrittes (1100°C, 920min) ausgeheilt und ins Substrat eingetrieben wurde. Dann erfolgte die Borimplantation des Anodenkontaktes mit einer Energie von 30keV und einer Dosis von 7·1014cm-2. In Abbildung 3.27 ist ein schematischer Querschnitt nach Beendigung der Anodenvorbelegung und der teilweisen Dif-fusion der Pufferzone skizziert.

DI-Inseln

n-Puffer

p-Wanne

n-Kathode

Trench-Gate

Poly-Struktur

Metallisierung

Iso/Kontakt

PassivierungPassivierung


Abbildung 3.27: Querschnittskizze nach Anodenimplantationen und Teildiffusion des Puffers Anschließend wurde ein Fenster im Oxid für die Implantationen des Kathodengebietes ge-öffnet. Es folgten eine Borimplantation mit einer Energie von 30keV und einer Dosis von 1·1014cm-2 und ein Ausheil- und Eintreibschritt für die beiden kathoden- und anodenseitigen p-Gebiete. Danach wurde eine Fotolackmaske aufgebracht um den n+-Kontakt der Kathode mit einer Energie von 30keV und einer Dosis von 4·1015 cm-2 implantieren zu können. Dann erfolgte der Hochtemperaturschritt (1100°C, 50min) zum Ausheilen und Eintreiben der Wannen. Das nach diesem Schritt vorliegende Prozeßergebnis ist schematisch in Abbildung 3.28 dargestellt. Abbildung 3.28: Querschnittskizze nach Kathodenimplantationen und -diffusion Da es sich bei den Implantations- und Diffusionschritten nicht um am IISB etablierte Pro-zeßschritte handelte, wurden diese Prozesse zunächst simuliert und die so ermittelten Para-meter in Testprozessen erprobt. Die Testprozesse wurden mit Hilfe der „Secondary Ion Mass Spectroscopy“ Messung (SIMS-Messung) qualifiziert. In Abbildung 3.29 sind die simulierten Dotierungskonzentrationsprofile und gemessenen SIMS-Profile, wie sie für die Erzeugung des Kathodenbereiches verwendet werden, gegen-übergestellt. Die Kurvenverläufe der Dotierungsprofilkurven der SIMS-Messungen und die simulierten Kurvenverläufe sind bis zu den Nachweisgrenzen der SIMS-Messung nahezu identisch.

≈≈

Bauelementeschicht

Trägerscheibe

BOX

≈≈

Bauelementeschicht

Trägerscheibe

BOX


Abbildung 3.29: Simulierte und gemessene Dotierungsprofile für Anode und Kathode Im Anschluß daran wurden die zwei Prozeßmodule zur Erzeugung der Trench-Gate Struktur prozessiert (vgl. Kapitel 3.2). Dann wurden zwei Isolationsschichten, zum einen eine 300nm dicke CVD-Siliciumdioxidschicht, zum anderen eine 650nm dicke Borphosphorsilikatglas-Schicht (BPSG), mit Hilfe von CVD-Prozessen abgeschieden. Die BPSG-Schicht ließ man bei 900°C verfließen, um im nächsten Schritt möglichst plane Oberflächen für die Öffnung der Kontaktlöcher zur Verfügung zu haben, die dann geätzt wurden, wie in Abbildung 3.30 skizziert. Abbildung 3.30: Schematischer Querschnitt nach der Öffnung der Kontaktlöcher Nach der Öffnung der Kontaktlöcher wurde ganzflächig eine Metallisierungsschichtfolge aus Titan, Aluminium mit Silicium (AlSi) und nochmals Titan als Antireflexschicht für die darauf folgende Lithographie gesputtert. Die AlSi-Schicht wurde hier mit einer Dicke von 3µm hergestellt um den Serienwiderstand der Metallbahnen möglichst gering zu halten. Die Metallbahnen sind so ausgelegt, daß sie den hohen Stromstärken der Leistungsbauelemente gerecht werden. Die Schichten wurden mit Hilfe eines Trockenätzprozesses strukturiert. Danach wurde die Rückseitenoxidschicht entfernt. In Abbildung 3.31 ist das Bauelement nach der ganzflächigen Rückseitenmetallisierung mit einer 800nm dicken AlSi-Schicht zu sehen.

≈≈

Bauelementeschicht

Trägerscheibe

BOX


Abbildung 3.31: Skizze des Querschnitts nach der Metallisierung Es erfolgte eine Formiergastemperung der Metallisierungsschichten bei 450°C. Schließlich wurde noch zur Passivierung der Bauelemente eine PECVD-Oxidschicht aufgebracht und strukturiert. Zur Herstellung der zu Beginn dieses Kapitels genannten pin-Dioden und DMOS-Transistoren wurde ein zusätzliches Prozeßmodul „Pin“ benötigt. Dies wurde zwischen den Prozeßmodulen „n-Kathode“ und „Trench-Gate“, wie in Abbildung 3.26 dargestellt, einge-fügt. Mit Hilfe des dazugehörigen Fotolithographieschrittes und eines Ätzschrittes wurde das Feldoxid im Kathoden-Bereich der pin-Diode bzw. im Drain-Bereich des DMOS-Transistors geöffnet. Diese Bereiche wurden dann im Rahmen des Prozeßmoduls „n-Kathode“ dotiert und diffundiert.

≈≈

Bauelementeschicht

Trägerscheibe

BOX


4. Statische Bauelementeeigenschaften 41

4. Statische Bauelementeeigenschaften 4.1 Aufbau und Funktionalität von MOS-gesteuerten Leistungsbauelementen Die Struktur eines IGBT gleicht prinzipiell der eines Leistungs-MOSFET, ein zusätzlicher pn-Übergang am Kollektor des IGBT unterscheidet die beiden Strukturen, wie aus Abbildung 4.1 a und b hervorgeht. a) b) Abbildung 4.1a: Vertikale MOSFET-Struktur Abbildung 4.1b: Vertikale IGBT-Struktur Die n+-Schicht an der Drain-Elektrode wird gegen eine p+-Schicht ausgetauscht. Der IGBT und der MOSFET werden über die MOS-Gate-Strukturen gesteuert. Unterhalb dieser Gates kann sich eine Inversionsschicht ausbilden, welche das n+-Emittergebiet mit der n--Driftzone (Basisgebiet) verbindet. Wenn sich der IGBT im Durchlaß befindet, kann durch den im Ver-gleich zum MOSFET zusätzlichen pn-Übergang Stromfluß erfolgen, da dieser ebenfalls in Durchlaßrichtung geschaltet ist. Durch den zusätzlichen pn-Übergang beim IGBT entsteht ein weiterer Bipolartransistor (beim MOSFET ist es lediglich eine Leistungsdiode). Aufgrund der pn-Architektur des IGBT ergeben sich zwei Bipolartransistoren. Der Strom fließt durch diese zwei als Thyristor geschalteten Bipolartransistoren. Wichtig ist dabei, daß der IGBT so di-mensioniert wird, daß das „Zünden“ und das „Einrasten“ des parasitären Thyristors vermieden werden. Das n--dotierte Basisgebiet wird im Durchlaß mit Löchern aus der p+-Schicht überschwemmt, woraus sich eine deutlich höhere Stromtragfähigkeit als bei unipola-ren Bauelementen ergibt (ca. 5-10 fach) [Tie 96]. Das Abschalten des IGBT erfolgt in zwei Stufen. Zunächst wird die Elektronenemission vom Emitter durch den Kanal unterhalb des MOS-Gates unterbunden und es breitet sich eine Raumladungszone (RLZ) aus. In der zweiten Phase rekombinieren die in der Basiszone verbliebenen Ladungsträger, was zu einem soge-nannten „Schweifstrom“ führt. Durch diesen Schweifstrom (Dauer ca. 1 µs) wird die maximal

n+ n+ n+ n+

n-

n+

p p

S G

D

n+ n+ n+ n+

n-

p+

p p

E

C

G

42 4. Statische Bauelementeeigenschaften

erreichbare Schaltfrequenz für IGBTs stark begrenzt. Diese liegt in der Regel etwa zwischen 20 kHz und 100kHz [Tie 96]. Ferner ergeben sich durch den Schweifstrom zusätzliche Abschaltverluste. Vertikale Bauelementestrukturen finden meist Anwendung als diskrete Bauelemente. Für in-tegrierbare Leistungsbauelemente sind meist laterale Bauelementestrukturen gebräuchlich. Als Beispiel ist eine laterale IGBT-Struktur ist in Abbildung 4.2 skizziert. Abbildung 4.2: Laterale IGBT-Struktur Bei diesen lateralen Leistungsbauelementen erfolgt der Stromfluß in horizontaler Richtung. Gelegentlich werden als integrierbare Leistungsbauelemente auch sogenannte „pseudoverti-kale“ Bauelemente gewählt. Diese haben alle Elektrodenanschlüsse an der Bauelementober-fläche. Der Stromfluß erfolgt in vertikaler Richtung über eine vergrabene und vertikal kon-taktierte Schicht. Wegen der bauelementimmanenten Nachteile, wie z.B. des Wegfalls der Nutzbarkeit des RESURF-Effektes (REduced SURface Field) und eines erhöhten Serienwi-derstandes im Durchlaßfall aufgrund der Bauelementetopologie werden diese Bauelemente nicht berücksichtigt. 4.2 Strom- Spannungs-Kennlinie Da der IGBT sowohl MOS- wie auch Bipolarstrukturen enthält, unterscheiden sich dessen Strom-Spannungs-Merkmale von denen anderer Leistungsbauelementen. In Abbildung 4.3 ist eine typische Kennlinie für die statischen Betriebszustände eines IGBT dargestellt. Im Quad-ranten I sind die beiden Kennlinien für den Durchlaß- und den Blockierfall dargestellt. Die Durchlaßcharakteristik (vgl. Kapitel 4.2.1) ist dabei als Kennlinienfeld skizziert, das aufgrund der Variation des Parameters UG, d.h. der Gate-Spannung, entsteht. Das Blockierverhalten oder die Vorwärtssperrfähigkeit beschreibt das Verhalten des IGBT bei positiver Spannung zwischen Emitter und Kollektor (UEC), wenn sich kein leitfähiger Kanal im Gate-Bereich aus-bildet (vgl. Kapitel 4.2.3). Der Kennlinienzweig, der das Rückwärtssperrverhalten beschreibt ist im III. Quadranten dargestellt, dies wird in Kapitel 4.2.2 erläutert.

n+

n-

p+ p

E CG


Abbildung 4.3: Prinzipielle Ausgangscharakteristik eines IGBT 4.2.1 Durchlaßverhalten Um beim IGBT den Durchlaßbetrieb zu erreichen, muß man dafür sorgen, daß sich unter dem MOS-Gate eine Inversionsschicht bildet, die den hoch dotierten n+-Emitter mit der schwächer dotierten n--Basiszone verbindet. Durch diesen Kanal, der sich ab einer bestimmten Schwell-spannung UT bildet, gelangen dann die Elektronen in den n--Basisbereich. Ist dies der Fall, kann der Stromfluß durch das gesamte Bauelement erfolgen. Der Kanalwiderstand beim IGBT muß deutlich geringer sein als beim Leistungs-MOSFET mit der gleichen Durchbruch-spannung, da der Widerstand in der Driftzone aufgrund der Leitfähigkeitsmodulation durch die injizierten Ladungsträger stark verringert ist. Die Dichte der injizierten Ladungsträger ist typischerweise 100-1000 mal höher als die Dotie-rung der n-Basiszone, woraus sich die hohen Stromdichten im Durchlaßfall begründen. Zum besseren Verständnis der Durchlaßeigenschaften des IGBT betrachtet man dessen Ersatz-schaltbild in Abbildung 4.4. Abbildung 4.4: Ersatzschaltbild eines IGBT

UCE

ICE

Durchlaß- charakteristik Sperrcharakteristik

UG

Blockier- charakteristik

E

C

G npn

pnp

RS

MOSFET


Die beiden gekoppelten pnp- und npn-Transistoren stellen den parasitären Thyristor dar. Pa-rallel zum npn-Transistor ist ein MOSFET geschaltet. Der Kurzschlußwiderstand RS verbindet Basis und Emitter des npn-Transistors. Der Widerstand RS hängt vom spezifischen Widerstand der p-Basis und der Größe der n+-Bereiche des Emitters ab. Falls RS so klein ist, daß sich der n+-Emitterbereich nicht im Durchlaß befindet (UEB(npn)<0,6 V), während der IGBT im Durchlaßzustand ist, kann man annehmen, daß der npn-Transistor vernachlässigbar ist. Die Durchlaßeigenschaften eines IGBT können nun mit Hilfe eines der beiden folgenden vereinfachten Modelle, die in Abbildung 4.5a und b dargestellt sind, untersucht werden.

(a) (b) Abbildung 4.5: Vereinfachte Modelle zur Bestimmung der Durchlaßeigenschaften eines IGBT: (a) pin-Diode und MOSFET (b) pnp-Transistor und MOSFET Im ersten Modell (a) wird der MOSFET mit einer pin-Diode in Serie geschaltet. Im zweiten Modell (b) steuert der MOSFET einen pnp-Transistor in einer Darlington-Schaltung an. Das erste Modell aus Abbildung 4.5a läßt sich anhand des Querschnittes eines IGBT in die beiden in Reihe geschalteten Elemente (MOSFET und pin-Diode) zerlegen, wie aus Abbildung 4.6 hervorgeht. Abbildung 4.6: Querschnitt eines IGBT mit MOSFET-Bereich (gestrichelter Kreis) und pin-Dioden-Bereich (gepunktetes Viereck)

G

MOSFET

C

E

pin-Diode

n+

n-

p+ p

E C G

MOSFET

pin-Diode

IC

WD

E

C

G

pnp

MOSFET


Der gestrichelte Kreis stellt den MOSFET-Anteil dar, das gepunktete Viereck den pin-Dioden-Anteil. In dem Bereich, der die Schnittfläche der beiden Bauelementesektoren in Ab-bildung 4.6 darstellt, injiziert der MOSFET Elektronen in den Driftbereich des IGBT. Dieses Gebiet stellt somit den n+-Bereich (Emitter) der pin-Diode dar. Für die pin-Diode hängt die Durchlaßstromdichte (JDpin) wie folgt vom Durchlaßspannungsabfall (UDpin) ab [Bal 87]:

kT/qU

a

iaDpin

DpineLdF

dnqD2

J ⎟⎟⎠

⎞⎜⎜⎝

⎛= (4.1)

Mit:

( ) ( )[ ]

( )( )kT/qU

a4

aa

a

MeL/dtanh25,01

L/dtanhL/dLdF −

−=⎟⎟

⎠

⎞⎜⎜⎝

⎛ (4.2)

sowie mit dem ambipolaren Diffusionskoeffizienten Da, der ambipolaren Diffusionslänge La, der Breite der Driftzone der pin-Diode d und dem Spannungsabfall über der Driftzone UM. Zwischen Stromdichte und Stromstärke der pin-Diode besteht folgender Zusammenhang [Bal 87]:

ZW

IJ

D

CDpin = (4.3)

wobei Z den Faktor für die räumliche Ausdehnung des Bauelementes darstellt und WD aus Abbildung 4.6 zu entnehmen ist. Aus den beiden Gleichungen für JDpin folgt:

( )⎥⎦⎤

⎢⎣

⎡=

aiaD

CDpin L/dFnZDqW2

dIln

qkTU (4.4)

Der Spannungsabfall über dem MOSFET-Bereich hängt im Durchlaßfall von der am Gate anliegenden Spannung, ebenso wie vom ihn durchfließenden Strom IC ab, wie aus Gleichung 4.7 hervorgeht. Dies ist der gleiche Strom der auch durch die pin-Diode fließt. Für den MOSFET ergibt sich somit folgende Gleichung für IC:

( )[ ]222 DmosDmosTG

oxnsC UUUU

LZC

I −−=μ

(4.5)


Hierbei entspricht LC der Kanallänge. Im Durchlaß kann UDmos << (UG – UT) angenommen werden und der MOSFET-Anteil, dargestellt in Abbildung 4.6, arbeitet in seinem linearen Modus:

( ) DmosTGoxns

C UUUL

ZCI −=

μ (4.6)

Daraus folgt der Spannungsabfall über dem MOSFET-Bereich:

( )TGoxns

CDmos UUZC

LIU

−=μ

(4.7)

Der Gesamtspannungsabfall im Durchlaß über dem IGBT errechnet sich aus der Summe von UDpin und UDmos:

( ) ( )TGoxns

C

aiaD

CD UUZC

LIL/dFnZDqW2

dIln

qkTU

−+⎥

⎦

⎤⎢⎣

⎡=

μ (4.8)

Mit Hilfe der Gleichung 4.8 läßt sich die Durchlaßcharakteristik in Abhängigkeit von der Gate-Spannung errechnen, wie in Abbildung 4.7 skizziert. Abbildung 4.7: Schematische Darstellung der Durchlaßcharakteristik eines IGBT mit Dioden-„Knick“ und linearem MOSFET-Bereich Wie aus Abbildung 4.7 hervorgeht, fließt vor dem Dioden-„Knick“ aufgrund der zunächst schwachen Injektion nur wenig Strom in die Driftzone des IGBT. Aus dem pin-

IC

UC

UG

Dioden – „Knick“


Dioden/MOSFET-Modell geht hervor, daß die Stromdichte des IGBT im Durchlaßfall expo-nentiell zunimmt (vgl. pin-Diode). Dies entspricht ebenfalls den experimentell ermittelten Werten, wie in Abbildung 4.8 dargestellt. Abbildung 4.8: Anstieg der Stromdichte im Durchlaß für den IGBT (exponentieller Anstieg) für den Bipolartransistor und den MOSFET (lineare Steigungen) (für alle Bauelemente gilt Durchbruchspannung = 600 V) [Bal 87] Bei einem typischen Durchlaßspannungsabfall von ca. 2-3 V (bei einem Bauelement mit einer Durchbruchspannung von 600 V) erreicht der IGBT eine Stromdichte, die ca. 20 mal höher als beim MOSFET und 5 mal höher als beim Bipolartransistor ist. Mit Hilfe des hier be-schriebenen Modells kann man auch die Strom-Spannungscharakteristik beschreiben, wenn der Durchlaßstrom in Sättigung ist. Bei niedriger Gate-Spannung wird der Spannungsabfall über dem Kanalbereich zum limitierenden Faktor und somit der Strom durch den MOSFET-Anteil begrenzt. Die Sättigung des Kollektorstroms errechnet sich wie folgt:

( )2

2 TGoxns

C UULZC

I −=μ

(4.9)

Das pin-Dioden/MOSFET – Modell beschreibt die Durchlaßcharakteristik in Abhängigkeit von der Ladungsträgerlebensdauer, unter Berücksichtigung der Änderung der Diffusionslänge in der pin-Diode. Der größte Nachteil dieses Modells ist, daß ein Stromanteil des in der p-Basis fließenden Stromes vernachlässigt wird. Dieser Anteil wird im Bipolartran-sistor/MOSFET – Modell berücksichtigt.

0 1 2 3 10-1

100

101

102

103

UD (V)

JD (A/cm2) IGBT

Bipolartransistor

MOSFET


In Abbildung 4.9 werden MOSFET- und Bipolarbereiche grafisch voneinander abgegrenzt dargestellt. Abbildung 4.9: Querschnitt eines IGBT mit MOSFET- und Bipolartansistorbereichen Wie aus Abbildung 4.9 hervorgeht fließt der Elektronenstrom Ie durch den MOSFET-Kanal und der Löcherstrom Il durch den pnp-Transistor. Die Abhängigkeit dieser beiden Ströme ist durch die Gleichung für die Stromverstärkung im Bipolartransistor, mit großer Basisweite, gegeben [Bal 87]:

epnp

pnpl II ⎟

⎟⎠

⎞⎜⎜⎝

⎛

−=

αα

1 (4.10)

Der Emitterstrom ergibt sich aus der Summe dieser beiden Ströme:

( ) epnp

EelE IIIIIα−

=⇒+=1

1 (4.11)

Aufgrund der extrem hohen Impedanz der MOSFET-Struktur fließt kein Gate-Strom, somit ergibt sich aus Gleichung 4.11 auch der Kollektorstrom. Die Stromverstärkung αpnp wird hauptsächlich durch den Basistransportfaktor αT beeinflußt, dieser ergibt sich wie folgt [Bal 87]:

⎟⎟⎠

⎞⎜⎜⎝

⎛=

a

LT

LWcosh

1α (4.12)

WL entspricht der Basisbreite des pnp-Transistors und La der ambipolaren Diffusionslänge.

Ie Il

pnp-Transistor

Kurzschluß

n+

n-

p+ p

E C G

MOSFET IC


Die nicht verarmte Basisbreite entspricht prinzipiell der Breite der n-Basiszone, da die Ver-armungszone im Durchlaß vernachlässigbar ist. Aufgrund des speziell in der Basiszone vor-herrschenden hohen Injektionsniveaus empfiehlt es sich, die ambipolare Diffusionslänge La für die Bauelementanalyse zu verwenden. Da La vom Injektionsniveau abhängig ist, erschwert dieser Umstand die Analyse. Für αpnp kann hier in etwa der Wert 0,5 angenommen werden. Zur Berechnung der Durchlaßeigenschaften muß man den Vorwärtsspannungsabfall in Bezie-hung zu Ie und Il setzen. Hierzu kann man in Analogie zum pin-Dioden/MOSFET – Modell den Spannungsabfall über dem MOSFET-Strompfad (Ie, vgl. Abbildung 4.9) wie folgt aus-drücken:

( ) ( )TGoxns

e

aiaD

eD UUZC

LILdFnZDqW

dIq

kTU−

+⎥⎥⎦

⎤

⎢⎢⎣

⎡=

μ/2ln (4.13)

Durch Substitution von Ie mittels des Zusammenhangs aus Gleichung 4.11 ergibt sich:

( ) ( )TGoxns

Cpnp

aiaD

CpnpD UUZC

LILdFnZDqW

dIq

kTU−

−+

⎥⎥⎦

⎤

⎢⎢⎣

⎡ −=

μαα )1(

/2)1(

ln (4.14)

Der Stromanteil Il am Gesamtstrom des Bipolartransistors wirkt sich seinerseits auf den Sättigungsstrom aus. Reduziert man die Gate-Spannung so, daß der Spannungsabfall über dem Kanal des MOSFET den Stromfluß begrenzt, errechnet sich der Elektronenstrom Ie fol-gendermaßen:

( )2

2 TGoxns

e UULZC

I −=μ

(4.15)

Der Sättigungskollektorstrom ist dann:

( ) ( )2, 21

1TG

oxns

pnpsatC UU

LZC

I −−

=μ

α (4.16)

Anhand der Gleichung für IC,sat läßt sich der Übertragungsleitwert des IGBT im aktiven Be-reich durch Ableitung nach UG berechnen:

( ) ( )TGoxnspnp

ms UULZCg −

−= μ

α11 (4.17)


Die Transkonduktanz eines IGBT ist größer als die eines vergleichbaren DMOS-Transistors (im Bezug auf das Kanal-Aspektverhältnis Z/LC). Sie ist von der Verstärkung des Bipo-lartransistorteils der IGBT-Struktur abhängig. Der Wert αpnp beträgt bei IGBTs für Netzan-wendungen typischerweise ca. 0,5. Somit ist die Tanskonduktanz eines IGBT etwa zwei mal so groß wie die eines MOSFET mit dem gleichen Kanal-Aspektverhältnis. Bis jetzt wurde angenommen, daß der Kollektorstrom in Sättigung geht und konstant bleibt, während der Spannungsabfall über dem MOSFET-Kanal zunimmt (UG-UT). Diese Annahme würde einen unendlichen Ausgangswiderstand der Drainelektrode voraussetzen, was für reale Bauelemente nicht zutreffend ist. Diese begründet sich zum einen darin, daß die effektive Kanallänge mit zunehmender Kollektorspannung abnimmt (vgl. DMOS). Zum anderen setzt beim IGBT der Stromfluß im Bipolartransistorteil den Ausgangswiderstand der Drainelektrode herab. Mit der Zunahme der Kollektorspannung nimmt auch die Stromverstärkung αpnp des Bipolartransistors zu, da die Breite der nicht verarmten Basiszone verringert wird. Der Basistransportfaktor des Bipolartransistors steht mit dessen Stromverstärkung im folgenden Zusammenhang [Sze 69]:

( )aL

WTpnp cosh1

==αα (4.18)

mit der Breite W der nicht verarmten Basiszone [Str 95]:

D

CS

qNU2

d2Wε

−= (4.19)

Der negative Einfluß des Stromflusses im Bipolartransistorteil auf den Kollektorausgangswi-derstand vergrößert sich mit wachsender Kollektorspannung. Bei kleiner Kollektorspannung ist die Breite der nicht verarmten Basis groß und ändert sich nur langsam mit zunehmender Spannung. Ebenso ist bei kleinen Kollektorspannungen der Kollektorausgangswiderstand hoch. Wenn die Kollektorspannung schließlich den Punkt er-reicht, an dem die Breite der n-Basis klein wird, so erhöht sich die Stromverstärkung des pnp-Transistors schnell mit wachsender Spannung. Somit sinkt auch der Kollektorausgangswider-stand rasch mit steigender Kollektorspannung. Vernachlässigt man die Reduktion des Kol-lektorausgangswiderstandes aufgrund der Verminderung der Kanallänge, so erkennt man, daß sich der Kollektorausgangswiderstand aufgrund der Zunahme der Stromverstärkung des Bi-polartransistorteils wie folgt ergibt:


( )

( )[ ] C2

D

S2

LW

LW

C

C

C ULqN22coshsinh

dUdI

r1 ε

−== (4.20)

Das Verhalten eines IGBT mit einer typischen Ausgangscharakteristik ist in Abbildung 4.10 bis hin zu hohen Kollektorspannungswerten skizziert. Abbildung 4.10: Ausgangscharakteristik eines IGBT mit Puffer (durchgängige Linie) und eines IGBT ohne Puffer (unterbrochene Linie) Wie aus Gleichung 4.20 hervorgeht, gibt es einen Zusammenhang zwischen steigendem Kol-lektorausgangswiderstand und sinkender Kollektorspannung. Um einen größeren Kollektor-ausgangswiderstand zu erreichen, muß die Zunahme der Stromverstärkung im Bipolartran-sistorteil mit steigender Kollektorspannung verhindert werden. Eine Möglichkeit den Kollektorausgangswiderstand zu erhöhen besteht darin, eine IGBT-Struktur mit einer Puffer-dotierung am Kollektor zu verwenden, deren Dotierungsprofile sind in Abbildung 4.11a dar-gestellt. a) b) Abbildung 4.11: Dotierungsprofile a) mit n-Puffer und b) ohne Puffer IGBT-Strukturen

IC

UC

UG

Steigung

Dotierungs- konzentration

n+ p+

n

p

Ü1 Ü2 Ü3


n+ p+

n

p

n -Puffer


Die Wirkung der Struktur mit Pufferdotierung wird besonders deutlich, wenn man den Fall des vorwärtssperrenden Überganges Ü2 betrachtet (dieser Fall wird noch genauer in Kapitel 4.2.3 behandelt). Wie aus Abbildung 4.12 hervorgeht, breitet sich die Verarmungszone von Ü2, bei geringem Kollektorspannungsabfall über die schwach dotierte n-Basiszone aus. Die Verarmungszone breitet sich, aufgrund der Pufferzone, mit zunehmender Kollektorspannung nicht wesentlich weiter aus. In Abbildung 4.12 ist die Abhängigkeit der Breite der Verar-mungszone von der Kollektorspannung jeweils für eine IGBT-Struktur mit und ohne Puffer-dotierung skizziert. Abbildung 4.12: Vergleich der Ausbreitung der Verarmungszone für eine IGBT- Struktur ohne Pufferdotierung (links) und mit Pufferdotierung (rechts) Die Breite W der nicht verarmten n-Basiszone ändert sich bei der IGBT-Struktur ohne Puffer mit der Kollektorspannung. Im Gegensatz dazu bleibt W für IGBT-Strukturen mit Puffer nahezu gleich der Breite der n-Pufferzone d2 (siehe Abbildung 4.12). In diesem Fall bleibt die Stromverstärkung des pnp-Transistoranteils konstant, unabhängig von der Kollektorspannung, wie aus Gleichung 4.21 hervorgeht:

( )Ldpnp 2cosh

1=α (4.21)

Dies führt zu einem höheren Kollektorausgangswiderstand (vgl. Abbildung 4.10). An dieser Stelle sei noch darauf hingewiesen, daß über die n-Pufferzone die Injektionseffizienz des pn-Überganges Ü3 eingestellt werden kann, was zu einem höheren Spannungsabfall im Durch-laßfall führen kann. Eine weitere Möglichkeit den Kollektorausgangswiderstand zu erhöhen

W

d2d1

Elektrisches Feld

W

Elektrisches Feld

Kollektorspannung

Kollektorspannung

n+

n--Basis

p+ p

E C G

n+

n--Basis

p+ p

E C G

n


besteht darin, dessen Zusammenhang mit der Diffusionslänge der Minoritätsladungsträger La zu nutzen. Die Stromverstärkung αpnp bleibt klein, solange die Breite der verarmten n-Basis-zone ungefähr der Diffusionslänge entspricht. Bei Bauelementen mit kleiner Diffusionslänge ist dies nur bei hohen Kollektorspannungen der Fall. Der Kollektorausgangswiderstand bleibt dann fast bis zur Durchbruchspannung hoch. Der Kollektorausgangswiderstand kann durch Reduktion der Ladungsträgerlebensdauer erhöht werden (z.B. durch Elektronenbestrahlung). 4.2.2 Rückwärtssperrverhalten Wenn der IGBT in Rückwärtsrichtung betrieben wird, sperrt der pn-Übergang zwischen n-Basis und p+-Kollektor (vgl. Abbildung 4.9). Im Rückwärtssperrfall wird die Durchbruch-spannung durch einen Transistor mit offener Basis bestimmt (p+-Substrat, n-Basis, p-Basis; vgl. Abbildung 4.9). Diese Struktur ist anfällig für „punch through“, falls die n-Basis zu schwach dotiert ist. Um die gewünschte Spannungstragfähigkeit zu erreichen, muß die Basis-dicke und deren n-Dotierungskonzentration optimiert werden. Die Diffusionslänge der Mino-ritätsladungsträger (hier Lp) ist ebenfalls zu berücksichtigen. Als Näherung kann man die Basisweite so wählen, daß sie der Breite der Verarmungszone bei maximaler Betriebsspan-nung zuzüglich der Diffusionslänge entspricht:

pD

ms LqN

U2d +≅

ε (4.22)

Hierbei entspricht d der Breite der n-Basis und Um der maximalen Sperrspannung. Aufgrund der Tatsache, daß die Durchlaßspannung mit zunehmender Breite der Basiszone ansteigt, muß bei der Optimierung eines Bauelementes die Basiszone so schmal wie möglich gehalten werden. Dies bedeutet, daß man eine Kompromißlösung zwischen geeigneten Durchlaß- und Sperreigenschaften erzielen muß. Bei hohen Sperrspannungen kann der Beitrag der Diffusionslänge der Minoritätsladungsträger Lp, zur Abschätzung der Basisweite vernachläs-sigt werden. 4.2.3 Vorwärtssperrverhalten Das Vorwärtssperrverhalten wird in der Literatur auch häufig als Blockierverhalten bezeichnet [Scr 96]. Liegt am Kollektor positive Spannung im Vergleich zum Emitter an und liegt das Gate auf Emitterpotential, so sperrt der p-Basis/n-Basis Übergang (Ü2, vgl. Abbil-dung 4.11) und es bildet sich auf beiden Seiten eine Verarmungszone aus. Diese Beschaltung des Gates führt dazu, daß sich unterhalb des Gates keine Oberflächeninversionsschicht aus-


bildet. Um Aufschluß über die Vorwärtssperrfähigkeit oder Blockierfähigkeit eines IGBT zu erhalten, muß zunächst die p-Basiszone betrachtet werden. Diese muß so dimensioniert sein, daß einerseits die Schwellspannung des Gates eingestellt wird, andererseits die Ausbreitung der Verarmungszone bis zum n+-Emitter (punch through) verhindert wird. Daraus ergibt sich die Begrenzung der minimal möglichen Kanallänge. Diese Überlegungen besitzen für die Dimensionierung der n+-Emitterbereiche analoge Gültigkeit. Ebenso spielt der Abstand zwischen den p-Basiswannen zueinander eine Rolle für die Vorwärtssperrfähigkeit. Erhöht man den Abstand, so nimmt die Durchbruchspannung ab. Dies ist eine Folge der Krümmung der Raumladungszone, was zu einer lokalen Feldstärkeüberhöhung am Rand der p-Basis-zonen führt. Ferner muß noch der p+-Substrat/n-Basis Übergang (Ü3, vgl. Abbildung 4.11) beim Bauelemententwurf berücksichtigt werden, da die Durchbruchspannung, wenn die Raumladungszone an den np+-Übergang stößt (punch through), stark absinkt. Bei Bauele-menten ohne Puffer mit gleich großer Vorwärts- und Rückwärtssperrfähigkeit, kann man die Breite der n-Basiszone mit Hilfe von Gleichung 4.22 abschätzen. Diese Bauelemente werden meist in Wechselstromanwendungen eingesetzt. Für die meisten Gleichstromanwendungen wird die Rückwärtssperrfähigkeit des IGBT nicht benötigt. Dies führt dazu, daß man bei der Optimierung der Bauelementstruktur lediglich die Vorwärtssperrfähigkeit berücksichtigen muß. In Abbildung 4.13 werden Dotierungsprofile sowie elektrische Feldverteilungen von IGBT-Strukturen mit und ohne Puffer verglichen.

(a) (b) Abbildung 4.13: Dotierungsprofil und elektrische Feldverteilung für IGBT – Strukturen

(a) ohne Puffer und (b) mit Puffer


Elektrisches Feld

n+ p+

n

p

Ü1 Ü2 Ü3

Blockieren (vorwärts)

Sperren (rückwärts)

Lp


Elektrisches Feld

n+p+

n

p

Blockieren (vorwärts)

Sperren (rückwärts)

n -Puffer

Ü1 Ü2 Ü3

d1 d2


Beim IGBT mit Puffer wird die beim IGBT ohne Puffer homogen dotierte n-Basis durch zwei n-Basisbereiche unterschiedlicher Dotierung, einen schwächer dotierten Basisbereich und eine stark dotierte Pufferzone, ersetzt. Man kann in Abbildung 4.13 erkennen, wie sich der elektri-sche Feldverlauf qualitativ verändert. Nimmt man an, daß die elektrische Feldstärke unabhängig von der Dotierungskonzentration der n-Basis und die Dotierungskonzentration dort sehr niedrig ist, so ergibt sich der trapezförmige Verlauf des elektrischen Feldes für die Struktur mit Puffer. Unter diesen Umständen ist die Vorwärtssperrfähigkeit etwa doppelt so hoch wie die der Struktur ohne Puffer, falls die Breite der Pufferzone in etwa der Diffusions-länge Lp entspricht. In der Realität verringert sich die maximale Feldstärke bei geringer n-Basisdotierung, aufgrund der Feldumverteilung über eine größere Weite. Für die Struktur mit Puffer ergibt sich aufgrund der genannten Fakten eine Erhöhung der Vorwärtssperrfähigkeit um den Faktor 1,5-2 im Vergleich zur Struktur ohne Puffer mit gleicher n-Basisweite. Beim Entwurf der Struktur mit Puffer ist darauf zu achten, daß die n-Pufferzone so schmal wie möglich gehalten wird. Um einen „punch through“ der Verarmungszone vom vorwärtssperrenden pn-Übergang Ü2, der in Abbildung 4.13 dargestellt ist, bis zum pn-Übergang Ü3 zu vermeiden, muß die Ladung QB im Pufferbereich ausreichend sein, daß sich das elektrische Feld innerhalb dieses Bereiches auf null reduziert [Bal 87]:

2122 103,1)( −⋅> cmNd

qQ

BB (4.23)

NB entspricht der Dotierungskonzentration und d2 der Weite der Pufferzone. Aus dieser Glei-chung geht hervor, daß geringere Pufferweiten bei Erhöhung der Dotierungskonzentration in der Pufferzone gewählt werden können. Dieser Erhöhung der Dotierungskonzentartion sind Grenzen gesetzt, da hiermit die Injektionseffizienz des Überganges Ü3 (vgl. Abbildung 4.13) beeinträchtigt wird. Die optimale mittlere Dotierungskonzentration für n-Puffer liegt im Be-reich von 1016-1017 cm-3. 4.3 Bauelementkonzept Das Bauelementkonzept der lateralen Leistungsbauelemente ist eng mit der Wahl der Isolationsvariante, des Substratmaterials, sowie den zu berücksichtigenden physikalischen und den zu erreichenden elektrischen Parameter verknüpft. Dies wird in den folgenden Kapiteln erläutert. Die Verwendung von Trench-Gate-Strukturen sowie des RESURF-Prinzips sind von entscheidender Bedeutung für die elektrischen Charakteristika der lateralen Leistungsbauelemente in statischen Betriebsfällen, wie dem Blockierfall bei hohen


Sperrspannungen (600 V) und dem Durchlaßfall bei hohen Stromdichten (>100 A/cm2). Diese müssen mit den Werten von diskreten vertikalen Bauelementen vergleichbar sein. Bei den hier untersuchten lateralen IGBTs handelt es sich um sogenannte „Punch-Through“ (PT) IGBT Strukturen mit einem kollektorseitigen Puffer (vgl. Kapitel 4.2.3). Dieser Puffer ver-hindert die Ausbreitung der Raumladungszone (RLZ) bis zum p+-Kontakt des Kollektors, und somit den „Punch-Through“-Effekt. Somit ist der kollektorseitige „Punch-Through“-Effekt als Durchbruchsmechanismus ausgeschlossen und es herrscht im wesentlichen nur die Avalanche-Multiplikation als Durchbruchsmechanismus vor. 4.3.1 Substratmaterial und Isolation

Wie bereits in Kapitel 2 beschrieben, kommt für die Umsetzung der Leistungsbauelemte für die anvisierte Anwendung (Spannungsklasse 600 V) nur die vollständige dielektrische Isola-tion in Frage. Die hier betrachteten Bauelemente werden auf SOI-Substratmaterial mit dicker Bauelementeschicht von 50 µm hergestellt, wie in Abbildung 4.14 zu erkennen ist. Diese haben eine relativ schwach dotierte n--Basisdotierung (2·1014 cm-3). Der Zusammenhang zwischen Basisdotierung und Dicke der Bauelementeschicht korreliert direkt über das „RESURF-Prinzip“ und wird im nächsten Kapitel erläutert (vgl. Kapitel 4.3.2). Abbildung 4.14: SOI-Bauelement bei dem das RESURF-Prinzip zum tragen kommt (unter Nutzung der vergrabenen MOS-Kapazität) Das SOI-Substratmaterial mit dicker Bauelementeschicht ist den SOI-Scheiben mit dünnen Bauelementeschichten in zweifacher Hinsicht überlegen: Zum einen im Hinblick auf das thermische Verhalten, zum anderen bzgl. der Durchlaßcharakteristik. Für die thermische Bilanz gilt ebenso wie für die elektrischen Parameter der lateralen Leistungsbauelemente, daß diese mit diskreten vertikalen Bauelementen mit gleichen Leistungsdaten vergleichbar sein sollen. Da sich ein größerer Teil des Potentials bereits in der dicken Bauelementeschicht

Träger-Siliciumsubstrat

p-Basis

p-Seitenwand

Emitter Gate Kollektor

n--Bauelementeschicht SiO2-Isolation

p-Kontakt

n-Puffer


abbaut, kann die vergrabenen Siliciumdioxidschicht dünner gewählt werden. Dies hat eine größere Wärmekapazität Cth der dickeren Bauelementeschicht und einen geringeren thermische Widerstand Rth der vergrabenen Siliciumdioxidschicht zur Folge. Diese Vorteile sprechen für die Verwendung einer möglichst dicken Bauelementeschicht. In Abbildung 4.15 sind der Querschnitt einer vollständig dielektrisch isolierten LIGBT-Zelle und deren thermisches Ersatzschaltbild dargestellt. Abbildung 4.15: Thermisches Ersatzschaltbild eines vollständig dielektrisch isolierten Leistungsbauelementes [Pli 00] Der thermische Widerstand und die Wärmekapazität ergeben sich aus folgenden Gleichungen:

A

dRth

th λ= (4.24)

dAcCth ρ= (4.25)

Der Faktor d entspricht der Schichtdicke, A der Fläche, λth der spezifischen Wärmeleitfähig-keit, c der spezifischen Wärmekapazität und ρ der spezifischen Dichte des jeweils betrachteten Gebietes. Dieses einfache eindimensionale Ersatzschaltbild beschreibt die Ent-wärmung der Leistungsbauelementezelle durch die vergrabene Oxidschicht in Richtung Trä-gerscheibe und Rückseitenkontakt. Die besondere Bedeutung der vergrabenen Oxidschicht auf die thermische Gesamtbilanz wird deutlich, wenn man sich vor Augen führt, daß der thermische Widerstand von Siliciumdioxid etwa 100 mal höher als der von Silicium ist [Mär 00].

Oxid

LIGBT

Trägerscheibe

T( junc )

Cth1Rth1

Cth2Rth2

Cth3Rth3

T(amb)

Rückseitenmetallisierung

T(amb)

Cth1 Cth2 Cth3Rth3

Rth1 Rth2T(junc)

P(th)


Vergleicht man mit Hilfe des thermischen Ersatzschaltbildes das hier vorliegende Bauelement mit anderen Smart Power Bauelementen (siehe Tabelle 2.1), so wird deutlich, daß die Bau-elemente mit dünneren Bauelementeschichten und dicken Oxidschichten deutliche Nachteile im Bereich des thermischen Verhaltens im Betrieb der Leistungsbauelemente besitzen. Um dies zu verdeutlichen wird ein früher untersuchtes Smart Power Bauelement [Sto 96] mit dem hier verwendeten verglichen. Die Bauelementeschichtdicke des früher untersuchten Bauele-mentes beträgt 26µm und die Schichtdicke der vergrabenen Oxidschicht 2µm. Die unter-suchten IGBTs werden mit gleicher Leistung betrieben. Die Simulation erfolgt mit dem Simulationstool „Icepak“ der Firma Fluent. In den folgenden Abbildungen sind die zeitab-hängigen Temperaturverläufe des hier untersuchten IGBTs (Abbildung 4.16 a) und des Ver-gleichsbauelementes (Abbildung 4.16 b) dargestellt. Es ist jeweils die Temperatur in der Bau-elementeschicht und in der Trägerschicht aufgezeichnet. Diese dynamische Simulation von zehn Schaltzyklen bei einer Frequenz von 100kHz zeigt die Erwärmung dieser Bereiche. Der normierte Verlustleistungsverlauf mit den Spitzenwerten für Ein- und Ausschaltverluste ist ebenfalls dargestellt. Betrachtet man die Erwärmung der Bauelementeschicht, so wird deutlich, daß sich diese für die in dieser Arbeit betrachteten Leistungsbauelemente deutlich langsamer erwärmt, als es für das früher untersuchte Bauelement der Fall ist, wie aus Abbil-dungen 4.16a und b deutlich wird. Nach zehn Zyklen liegt die Temperatur der Bauelemente-schicht für den in dieser Arbeit untersuchten IGBT bei 55°C und für das Vergleichsbauele-ment bei 85°C.

a) b) Abbildung 4.16: Zeitliche Temperaturverläufe in der Bauelementeschicht und der Trägerscheibe a) für diese Arbeit verwendetes Substratmaterial, b) Vergleichsbauelement Einen weiteren Vorteil des Bauelementes mit dicker Bauelementeschicht stellt die Tatsache dar, daß ein deutlich größerer Querschnitt zur Stromleitung im Durchlaßfall zur Verfügung steht. Gerade Leistungsbauelemente auf SOI-Material mit extrem dünner Bauelementeschicht (wenige Mikrometer), sind im Durchlaßfall bzgl. ihrer Stromstärke stark limitiert.


Für verschiedene Bauelementeschichtdicken und Dicken der vergrabenen Oxidschicht, die in der Regel die Trägerscheibe komplett umhüllt, ergibt sich bei der Durchführung des Herstel-lungsprozesses der Bauelemente unterschiedliche Biegung des Substratmaterials und somit mechanischer Streß. Um den Einfluß der Bauelementeschichtdicke auf die mechanische Be-lastung des SOI-Substrates zu untersuchen, werden Streßmessungen nach dem Trockenätz-schritt mit Ätzstopp auf der vergrabenen Oxidschicht, nach der Entfernung des Rückseiten-oxides und nach einem Ausheilschritt (1000°C, 60 Minuten) durchgeführt. Die Scheiben dif-ferieren in der Dicke der Bauelementeschicht, diese variiert von 16µm über 50µm bis 80µm. Es wird zunächst zum Zweck der Kalibrierung eine Eingangsmessung der unbehandelten SOI-Scheiben vorgenommen. Die erste Vergleichsmessung nach dem Trockenätzschritt ergibt eine wesentlich größere Biegungsdifferenz für die Scheiben mit der dünnen Bauelemente-schicht, diese ist ca. drei mal größer als für die Scheiben mit der dickeren Bauelementeschicht (vgl. Abbildung 4.14). In Abbildung 4.17 sind die Messungen hinsichtlich mechanischem Streß zusammengefaßt. Diese sind jeweils nach den als hierfür kritisch eingestuften Einzel-prozessschritten durchgeführt worden. Abbildung 4.17: Messung der Durchbiegung der SOI-Scheiben nach unterschiedlichen kritischen Einzelprozeßschritten für SOI-Scheiben mit 16µm, 50µm und 80µm dicken Bauelementeschichtdicken Der Unterschied zwischen den SOI-Scheiben mit der 50µm und der 80µm dicken Bauele-menteschicht ist vernachlässigbar (vgl. Abbildung 4.17). Den größten Einfluß auf die Biegung der Substratscheiben hat das Vorhandensein der die Trägerscheibe umhüllenden Oxidschicht. Entfernt man diese, so ergibt sich eine sehr starke Zunahme der Biegung und somit der mechanischen Spannung. Deshalb wurde in der Gesamtprozeßführung darauf geachtet, daß diese Oxidschicht stets erhalten blieb. Die Temperaturbehandlung der Scheiben nach der Ent-fernung der Oxidschicht ergibt eine geringfügige mechanische Streßentlastung des Materials. Dies bedeutet, daß durch hohe thermische Belastung kein zusätzlicher mechanischer Streß


hervorgerufen wird. Somit sind die Hochtemperatur Prozeßschritte des Gesamtprozesses als unkritisch im Bezug auf mechanischen Streß einzustufen. Zwei wesentliche Punkte ermöglichen es aus technologischer Sicht, dickere Bauelemente-schichten des Substratmaterials zu wählen. Dies ist zum einen ein hierfür entwickelter zwei-stufiger anisotroper Trockenätzprozeß, zum anderen die Seitenwanddotierung mittels Ionen-implantation. Diese sind in Kapitel 3 beschrieben. Das Trockenätzen ermöglicht es, tiefe Grabenstrukturen mit hohem Aspektverhältnis, hohem Anisotropiegrad und geringer Unter-ätzung der maskierenden Schicht zu erzeugen. Dieser Prozeß kann mit der darauffolgenden Seitenwanddotierung optimal auf 50µm tiefe Gräben abgestimmt werden. Dies ist aufgrund der Selektivität des Trockenätzprozesses von Silicium zu Photolack und zu der für den Im-plantationsschritt notwendigen Oxidmaskierung möglich (siehe Kapitel 3). Die Wahl des Substratmaterials stellt somit einen Kompromiß dar. Zwischen den technologisch umsetzba-ren Anforderungen, sowie den physikalischen und elektrischen Anforderungen. Für die Tech-nologie sind die Tiefe, das Aspektverhältnis und der Füllprozeß der Grabenstrukturen limitie-rende Faktoren, diese sind durch die Dicke der Bauelementeschicht vorgegeben (vgl. Kapitel 3.1.1). Auf die Bauelementephysik können sich Defekte, beispielsweise hervorgerufen durch mechanischen Streß, auswirken (vgl. Kapitel 3.1.4 und Abbildung 4.17). Die Dicke und die Dotierung der Bauelementeschicht wirken sich auf die elektrischen Eigenschaften der Bau-elemente wie Stromtragfähigkeit und Blockierfähigkeit aus. Dieser Zusammenhang zwischen Substratmaterial und den elektrischen Parametern wird im nächsten Kapitel (4.3.2) erläutert. 4.3.2 RESURF-Prinzip Für Leistungsbauelemente stellt die elektrische Feldverteilung an den Bauelemente-grenzflächen eine limitierende Größe, im Bezug auf die Sperrfähigkeit, dar. Konventionelle Randabschlüsse, wie z.B. Feldringe, Randabschrägung, SIPOS-Passivierung, dienen meist bei vertikalen Bauelementen zur Reduktion lokaler Feldüberhöhungen und zur Aufspreizung der Potentialverteilung. Bei lateralen Bauelementen steht vor allem die Reduktion der elektrischen Feldstärke an der Oberfläche im Bereich des Emitter- Basiszonenüberganges im Vordergrund, da diese in der Regel im Blockierbetrieb eingesetzt werden. Das sogenannte RESURF-Prinzip (REduced SURface Field) ermöglicht die Verwendung von lateralen Leistungsbauelementen in zahlreichen Hochspannungsanwendungen (z.B. „Single Chip In-verter“) [Lud 00]. Für die Reduktion der elektrischen Feldstärke an der Oberfläche des Bau-elementes beim Abschaltvorgang spielt die strukturbestimmte Ladungsverteilung die ent-scheidende Rolle [App 79]. Befinden sich die Bauelemente im Blockierbetrieb und liegt die Träger-Siliciumscheibe auf Emitterpotential, so beginnen sich zwei Raumladungszonen mit steigender Kollektor-


spannung auszubreiten. Die eine Verarmungszone von der p-Basiszone und der p-Seiten-wanddotierung in horizontaler Richtung, die andere von der vergrabenen Oxidschicht aus in vertikaler Richtung. Die beiden Raumladungszonen treffen ab einer Kollektorspannung auf-einander und das Potential bleibt an dieser Stelle konstant, da die freien Ladungsträger nahezu komplett beidseitig ausgeräumt sind. Eine weitere Erhöhung der Kollektorspannung führt zu einer Verformung der Verarmungszone, die sich um die p-Basis ausbildet. Dies hat zur Folge, daß die vektorielle Summe der elektrischen Feldstärke, die sich aus den beiden elektrischen Feldstärkeverläufen über den zuvor genannten Raumladungszonen ergibt, verändert wird. Somit vermindert sich die elektrische Feldstärke an der Bauelementoberfläche nahe der p-Basiszone. Die auf die Fläche bezogene Dotierungsladung, das Produkt aus Dotierung und Dicke der Bauelementeschicht (NBEschi·dBEschi) der SOI-Scheibe ist mit 1-2·1012 cm-2 so zu wählen, daß sich die Raumladungszone in der Bauelementeschicht schon bis zur Oberfläche ausgebreitet hat, bevor es zum Durchbruch durch Lawinenmultiplikation kommt. Auf diese Weise wird ein wesentlicher Teil des elektrischen Feldes in vertikaler Richtung abgebaut [Lud 00]. Die Abschätzung des optimalen Wertes für die Dotierungsladung kann nach folgenden Glei-chungen für die maximale Sperrspannung und die Dicke der Bauelementeschicht vorgenom-men werden [Lud 00]:

BEschi

2krit

lat,m qN2E

Uε

= (4.26)

)NN(qN

UN2d

TRschiBEschiBEschi

TRschin +=−

ε (4.27)

Aus Gleichung 4.26 und Gleichung 4.27, mit der maximalen Sperrspannung Um und der kritischen elektrischen Feldstärke Ekrit, sowie der Dotierung der Trägerschicht NTRschi, der Bauelementeschicht NBEschi und der vertikalen Ausdehnung der Bauelementeschicht dn-, ergibt sich Gleichung 4.28 [Lud 00].

TRschiBEschi

TRschikritBEschiBEschi NN

Nq

EoptdN

+=⋅ε

)( (4.28)

Als Abschätzung ergibt sich für eine Dotierung von 2·1014 cm-3 und eine Dotierungsladung von 1·1012 cm-2 eine Dicke von 50 µm für die Bauelementeschicht [Lud 00]. Wenn die horizontale Ausdehnung der n--Basiszone (Driftzone) der Leistungsbauelemente hinreichend groß gewählt ist, so ergeben sich zwei elektrische Feldspitzen nahe der Emitter-


und Kollektorgebiete der Bauelemente. Die elektrische Feldstärke zwischen den Feldspitzen ist nahezu konstant. Das Feldmaximum wird an der vergrabenen Oxidschicht, unterhalb des Kollektorgebietes erreicht. Diese Feldverteilung liegt für die in der vorliegenden Arbeit ent-worfenen LIGBT-Strukturen vor, wie in Abbildung 4.18 zu erkennen ist. Die elektrische Feldverteilung aus Abbildung 4.18 ist charakteristisch für gutes RESURF-Design [Udr 01]. Abbildung 4.18: Simulation der E-Feldverteilung einer Halbzelle einer LIGBT-Struktur mit RESURF-Design Die typische Potentialverteilung für die IGBT-Halbzelle im Blockierfall beim Erreichen der Durchbruchspannung ist in der folgenden Abbildung dargestellt. Abbildung 4.19: Simulierte Potentialverteilung einer IGBT-Halbzelle beim erreichen der Durchbruchspannung

Blockierspannung (V)

x y


In Abbildung 4.20 wird der Zusammenhang zwischen simulierter Durchbruchspannung und Dicke der Bauelementeschicht dargestellt. Hierzu wird mit Hilfe der Bauelementesimulation die Dicke der Bauelementeschicht bei sonst unveränderten Parametern variiert und die jeweilige Strom-Spannungskennlinie für den Blockierfall ermittelt. Hierfür wurde das Simulationswerkzeug DESSIS der Firma ISE AG verwendet [Des 01]. Daraus läßt sich ableiten, daß die optimale Dicke der Bauelementeschicht bei einer Dotierung von 2·1014 cm-3 und einer Dotierungsladung von 1·1012 cm-2 50 µm beträgt, entsprechend zur zuvor durchge-führten Abschätzung. Abbildung 4.20: Simulation der Durchbruchspannung lateraler IGBTs in Abhängigkeit von der Dicke der Bauelementeschicht 4.3.3 Trench-Gate Die für die Herstellung der IGBT- und DMOS-Bauelemente verwendete Trench-Gate Tech-nologie wurde für die Anwendung in lateralen integrierbaren Leistungsbauelementen entwi-ckelt (vgl. Kapitel 3). Die Trench-Gate Strukturen besitzen deutliche Vorteile im Vergleich zu herkömmlichen Gate-Strukturen, die sich auf der Oberfläche des Bauelementes befinden. Die Vorteile sind unkomplizierteres Ansteuerverhalten und Einsparung der Feldplatten, da sich der Kanal in einem Bereich befindet in dem nicht mit elektrischen Feldstärkespitzen aufgrund der pn-Architektur zu rechnen ist. Einen weiteren Vorteil stellt die Flächeneinsparung dar. Zum einen aufgrund der Gate-Architektur in vertikaler Richtung, zum anderen aufgrund der doppelten Kanalweite pro Trench, was zu einer Verdopplung des Kanalstromes und somit zu einer Erhöhung der Stromdichte im Bauelement führt [Scr 96]. Ferner besteht die Möglichkeit eine Mehrfach-Gate-Struktur einfach zu realisieren, was zu einer weiteren Flächeneinsparung führt. Ein zusätzlicher Vorteil besteht in der Vermeidung des „JFET-Effektes“, der bei einer


Architektur mit mehreren Oberflächen-Gates in der selben Zelle vorkommen kann [Scr 96]. Beim JFET-Effekt handelt es sich um einen parasitären Effekt in MOSFETs, hervorgerufen durch parasitäre Junction-FETs in einer engen MOSFET-Struktur. Die Junction-FETs hemmen den Stromfluß durch das Bauelement. Die Flächeneinsparung, die durch Verwen-dung eines Trench-Gate erzielt werden kann reicht von mindestens vier Prozent aufgrund der Gate-Architektur bis zur Einsparung mehrerer Zellen bei Verwendung einer Mehrfach-Gate-Architektur in einem Emitterbereich einer IGBT-Zelle. Dies wird deutlich wenn man die Kurvenverläufe aus Abbildung 4.21 vergleicht. Hier ist die simulierte, flächennormierte Übertragungscharakteristik im Durchlaßfall einer IGBT-Halbzelle mit einem einfachen Trench-Gate („Single Gate“) und einer Halbzelle mit einem dreifachen Trench-Gate („Triple Gate“) gegenübergestellt. Vergleicht man einen IGBT mit einer einfachen Trench-Gate Struktur (Single Gate) mit IGBT-Strukturen aus der Literatur [Wat 96], [Vie 00], die Oberflächen-Gates besitzen, so zeigt sich, daß alle im Durchlaßfall im gleichen Bereich der Durchlaßcharakteristik liegen. Sie besitzen einen Durchlaßstrom von 100A/cm2 bei einem Durchlaßspannungsabfall von 2V bis 3V. Durch die Verwendung von Mehrfach-Gate Struk-turen erreicht man höhere Stromdichten bei gleichem Durchlaßspannungsabfall, wie exempla-risch für eine dreifache Trench-Gate (Triple Gate) Struktur aus Abbildung 4.21 hervorgeht. Abbildung 4.21: Vergleich der Durchlaßcharakteristik zwischen Strukturen mit einer einfachen Trench-Gate Struktur und einer dreifachen Trench-Gate Struktur Die Umsetzung von Mehrfach-Gate Strukturen in einer Zelle ist nur bei Verwendung von Trench-Gates möglich. Die Anzahl der Trench-Gates die sich in einem Emitterbereich befinden, wird durch die Technologie limitiert. Das bedeutet zum einen, daß der für die zu-sätzlichen Trench-Gates benötigte Platz möglichst klein sein muß. Zum anderen darf die Trench-Breite nicht zu gering gewählt werden, damit die dotierte Polysiliciumschicht dick genug ist, um einen niedrigen Gate-Widerstand zu gewährleisten. Für eine 0,8µm Technologie stellt ein Triple Gate ein Optimum dar, da man einen spezifischen Widerstand der Polysiliciumschicht von ca. 16 Ω/ für den Gate-Kontakt erreicht und der Siliciumflä-chenbedarf für den Gate-/Emitterbereich in etwa dem eines IGBT mit Oberflächen-Gate ent-


spricht [Sto 96]. Das Funktionsprinzip von IGBTs mit Trench-Gates wurde hier anhand einer Gate-Struktur mit einer Trench-Struktur pro Emitterbereich in der zur Verfügung stehenden 1,8µm Technologie untersucht und bewiesen. 4.4 Bauelemente- und Prozeßcharakterisierung Wie bereits in Kapitel 3 beschrieben, ist der Herstellungsprozeß der lateralen IGBTs in drei Segmente unterteilt. Zum einen in die Prozeßschritte zur Herstellung der dielektrischen Isola-tion. Zum anderen in die am IISB verfügbare CMOS-Prozeßschritte und die Derivate dieser Prozeßschritte zur Herstellung der Grundstrukturen der Leistungsbauelemente. Drittens in die Prozeßschritte zur Herstellung der Trench-Gate Strukturen. Die elektrische Charakterisierung und Extraktion der elektrischen Parameter der lateralen IGBTs ist in den folgenden Kapiteln beschrieben. 4.4.1 Einfluß der Variation der IGBT-Struktur auf deren Charakteristik Die Variation der Strukturparameter der IGBTs wirkt sich auf deren Bauelementecharakteris-tik aus. Diese Variationen ergeben sich teilweise aufgrund der Abweichung des real erreich-baren Prozessergebnisses von der Idealstruktur, wie dies für die Seitenwanddotierung der Trench-Isolation gilt. Andererseits müssen Strukturgrößen des Bauelementes für die vorlie-gende Gesamtstruktur optimiert werden, wie z.B. die Tiefe und Dotierung der kollektorseiti-gen Pufferzone. 4.4.1.1 Seitenwanddotierung der Trench-Isolation Bei der Dotierung der Seitenwände mittels Ionenimplantation kommt es aufgrund der Streu-ung der Ionen am Kristallgitter zu Inhomogenitäten bzgl. der Verteilung der Dotierstoffkon-zentration entlang der Seitenwände der Trenches [Ber 03]. Dieser Effekt wirkt sich vor allem im unteren Bereich der Trenches aus. Die simulierte Dotierungsverteilung entlang der Trench-Seitenwand in zweidimensionaler Darstellung ist in Abbildung 4.22 a und die eindimensio-nalen Konzentrationsprofile aus der Mitte des Trenches, sowie dem Trench-Boden sind in Abbildung 4.22 b dargestellt.


(a) (b) Abbildung 4.22: Simulierte Dotierungskonzentrationsprofile (a) über den gesamten Trench in zweidimensionaler Darstellung (b) in der Trench-Mitte und am Trench-Boden (eindimensionale Darstellung) Die Seitenwanddotierung der Trenches erfüllt zwei Aufgaben. Erstens, wenn der laterale IGBT in Blockierrichtung geschaltet ist befindet sich der pn-Übergang zwischen Seitenwand-dotierung und n--Substratdotierung in Sperrichtung. Dies verhindert, daß sich am Boden der dielektrisch isolierten Wanne, in die das Leistungsbauelement eingebettet ist, eine Inversions-schicht ausbildet. Diese würde das vertikale Eindringen des elektrischen Feldes in die vergrabene Oxidschicht verhindern (vgl. Kapitel 4.3.2). Die zweite Aufgabe ist, als Ladungs-trägerquelle zur Ausbildung einer Inversionsschicht am Boden der dielektrisch isolierten Wanne zu fungieren, wenn sich der IGBT im Durchlaß befindet. Diese Inversionsschicht dient dazu, die n--Wanne abzuschirmen, wenn sich der Transistor im Durchlaß auf hohem Potential gegenüber Substrat befindet (IGBT in „High-Side“ Konfiguration). Das elektrische Feld kann somit nicht in die n--Wanne eindringen, sondern die Spannung wird in der Oxid-schicht abgebaut. Somit wird verhindert, daß der eingeschaltete Transistor abgeschnürt wird. In Abbildung 4.23 sind das untere Drittel (a) eines simulierten und (b) eines prozessierten mittels Seitenwandimplantation dotierten Trenches dargestellt. Die Trench-Strukturen sind 50µm tief und 3µm breit. Um den pn-Übergang sichtbar zu machen, wurde die prozessierte Probe mit der in Tabelle 3.7 beschriebenen Ätzlösung geätzt.

X


a) b) Abbildung 4.23: Unteres Drittel eines seitenwandimplantierten Trenches (a) simuliert und (b) prozessiert Zur Untersuchung des Einflusses der inhomogenen Dotierstoffverteilung auf die Bauelement-eigenschaften, wurden zunächst Technologiesimulationen mit Variation der Implantationspa-rameter Dosis, Energie und Implantationswinkel durchgeführt (vgl. Kapitel 3.1.2). Das hierzu verwendete Simulationsprogramm der ISE AG basiert auf „Crystal Trim“ [Bie 91], [Dio 01]. Die so ermittelten Profile wurden in die Bauelementesimulation übertragen und diese model-lierten Bauelementestrukturen wurden im Durchlaß- und im Blockierfall simuliert [Des 01]. Für den Durchlaßfall ergab sich keine Änderung für die verschiedenen Seitenwanddotie-rungsprofile. Für den Blockierfall ergab sich eine Veränderung der elektrischen Feldvertei-lung und somit der maximal erreichbaren Blockierspannung. Deshalb wurde zunächst die optimale Tiefe des metallurgischen pn-Überganges der Seitenwanddotierung im Bezug auf die höchste Durchbruchspannung ermittelt. Hierzu wurde die Tiefe dieses pn-Überganges variiert und mit Hilfe der Bauelementesimulation die jeweilige Durchbruchspannung aufge-nommen. Wie aus Abbildung 4.24 ersichtlich ist, liegt die optimale Tiefe des pn-Überganges bei 5,8µm±0,2µm. Abbildung 4.24: Simulierte Abhängigkeit der Durchbruchspannung von der Tiefe des pn-Überganges der Seitenwanddotierung

(µm)


Um den Einfluß der eingangs dieses Kapitels beschrieben Streueffektes der Ionen am Kris-tallgitter zu klären, wurde zunächst eine ideale Seitenwanddotierung, d.h. mit einer homoge-nen Verteilung der Dotierstoffkonzentration über die Seitenwand, simuliert. Es ergab sich eine elektrische Feldverteilung, wie in Abbildung 4.25 (a) gezeigt. Zum Vergleich ist eine inhomogene Seitenwanddotierung in Abbildung 4.25 (b) dargestellt. Man erkennt an der mit einem Pfeil markierten Stelle, daß ausgehend vom veränderten Dotierungsprofil im unteren Bereich des Trenches eine lokale Erhöhung der elektrischen Feldstärke auftritt. Dies hat eine Veränderung der elektrischen Feldverteilung zur Folge, welche die maximal erreichbare Blo-ckierspannung reduziert. (a) (b) Abbildung 4.25: Elektrische Feldverteilung bei Durchbruchspannung im IGBT-Querschnitt

(a) ideale, (b) inhomogene Seitenwanddotierung Es hat sich gezeigt, daß der Implantationswinkel für die hier vorliegende Grabenstruktur den größten Einfluß auf die Homogenität der Verteilung der Dotierstoffkonzentration und auf die Durchbruchspannung hat, wie aus Abbildung 4.26 hervorgeht. Abbildung 4.26: Abhängigkeit der Homogenität der Verteilung der Dotierstoffkonzentration und der Durchbruchspannung vom Implantationswinkel Die maximale Durchbruchspannung für die hier untersuchte IGBT-Struktur ergab sich im „Idealfall“ der Dotierungsverteilung, d.h. bei Gleichverteilung der Dotierungskonzentration


entlang des gesamten Isolations-Trenches. Dieser „Idealfall“ läßt sich aber nur im Modell erzeugen. Es hat sich gezeigt, daß für real erreichbare Prozeßergebnisse der in Tabelle 3.6 angegebene Parametersatz am besten geeignet ist. Für diesen ergab sich lediglich ein Durch-bruchspannungsverlust von 4 Volt, d.h. kleiner 1 Prozent des idealen Falles. Im schlimmsten Fall liegt der Verlust an Durchbruchspannung bei 24 Volt, was in etwa 4 Prozent entspricht (vgl. Abbildung 4.26). Die Blockierspannungsverläufe für den Idealfall und den optimalen realen Fall sind in Abbildung 4.27 wiedergegeben. Abbildung 4.27: Vergleich der Blockierspannungsverläufe im Idealfall und im realen Fall mit geringstem Durchbruchspannungsverlust 4.4.1.2 Einfluß der Gate-Parameter Die Geometrie des Gates, dessen Oxiddicke und Lage im Bauelement sind unter Berücksich-tigung der Potentialverteilung im Blockierfall des Bauelementes zu wählen. Dies ist notwendig, da es bei falscher Dimensionierung dieser Parameter zu einem Durchbruch am Gate kommen kann, was die Zerstörung des Bauelementes zur Folge hat. In Abbildung 4.28 ist die simulierte Potentialverteilung um das Trench-Gate bei Durchbruchspannungsbelastung des IGBT mit Angabe der Spannungswerte in Volt dargestellt. Abbildung 4.28: Potentiallinienverteilung im Blockierfall um die Trench-Gate Struktur mit Angabe der jeweiligen Spannungswerte

Trench-Gate


Die Dotierungskonzentration und die Geometrie der p-Wanne im Emitter-/Gate-Bereich sind für die Einstellung der Schwellspannung, der Durchlaßeigenschaften, der Kurzschlußfestig-keit, der Silicium- und der Oxid-Kapazität des Gates wichtig (vgl. Gleichungen 4.29 - 4.31). Die Schwellspannung UT ist die Spannung, die zwischen Gate und Emitter anliegen muß, damit sich in der zuvor genannten p-Wanne neben dem Trench-Gate in vertikaler Richtung ein Inversionskanal bildet. In der folgenden Gleichung ist der Zusammenhang für die Schwellspannung wiedergegeben.

Box

BS

ox

oxMST C

QCQ

U ψψ

2)2(+−−Φ= (4.29)

mit:

⎟⎟⎠

⎞⎜⎜⎝

⎛=

i

AB n

Nq

kT lnψ (4.30)

Die beiden ersten Terme repräsentieren die Spannung zur Erfüllung der Flachbandbedingung. Diese sind das Potential ΦMS aus der Differenz der Austrittsarbeiten zwischen dem Material der Gate-Elektrode und Silicium und dem Potential des Gates. Die beiden anderen Terme sind dafür notwendig das Oberflächenpotential ψS um 2ψB (ψB entspricht der Potentialdifferenz zwischen dem intrinsischen Ferminiveau und dem Ferminiveau) abzusenken. Die wichtigsten Einflußgrößen für die Einstellung der Schwellspannung sind die Dotierung der p-Wanne und die Fläche des Bereiches, in dem sich der Inversionskanal ausbildet, sowie die Gate-Oxid-dicke. Prinzipiell gilt: Eine Erhöhung der Dotierungskonzentration der p-Wanne hat eine Er-höhung der Schwellspannung zur Folge. Dies gilt ebenso für die Erhöhung der Dicke des Gate-Oxides. Die für diese Arbeit eingestellte Schwellspannung wird in Kapitel 4.4.2.2 be-schrieben. Wie aus Gleichung 4.5 hervorgeht, wirken sich die Geometrieparameter der Gate-Struktur auch auf die Durchlaßeigenschaften aus. Das Verhältnis W/L, d.h. Weite zu Länge des Inver-sionskanals und die Oxidkapazität gehen linear in den Ausdruck ein, der den Strom be-schreibt, der durch den Inversionskanal in die Driftzone des Leistungsbauelementes injiziert wird. Für die beiden zuvor genannten Bauelementeeigenschaften stellt die Oxidkapazität eine wesentliche Einflußgröße dar, auch diese ist stark von den Geometrieparametern des Gates abhängig, wie aus Gleichung 4.31 deutlich wird.

ox

rox d

AC

εε 0= (4.31)

Die Oxid-Kapazität hängt somit von der Dicke des Gate-Oxides (dox), der Fläche des Inver-sionskanals (A) und den Dielektrizitätskonstanten (ε0, εr) ab.


Die im Prozeß erreichten Parameter des Gates werden in Tabelle 4.1 mit den Sollvorgaben verglichen. Die Sollvorgaben entsprechen den anhand von Simulationsergebnissen ermittelten optimalen Werten, bzw. Werten die im Rahmen der Charakterisierung von früheren am IISB durchgeführten CMOS-Prozessen eruiert wurden. Tabelle 4.1: Zusammenfassung der Gate-Parameter

Gate-Parameter Ist Soll Gate-Breite (µm) 2,1±0,05 2,1 Trench-Tiefe (µm) 4,0±0,1 4,0 Gate-Oxiddicke, dG (nm) 100,63±0,2 100 Seitenwandrauhigkeit (nm) 40±5 <50 Polywiderstand (Ω/sq.) 18,76±1,54 18-30 Dicke Polysilicium (µm) 0,45±0,02 0,5 Isolation zur Emitter (µm) 0,5±0,1 >0,1 Tiefe n-Wanne (µm) 1,8 1,8 Tiefe p-Wanne (µm) 3,6 3,6

Zur Charakterisierung wurde eine Querschnittsprobe mit der in Tabelle 3.7 beschriebenen Ätzlösung präpariert und im Raster-Elektronenmikroskop inspiziert. In Abbildung 4.29a ist der Emitter-/Gate-Bereich des LIGBT dargestellt. Die Tiefen der n- und der p-Wannen stim-men mit den Prozeßsimulationswerten und den SIMS-Messungen (vgl. Kapitel 3, Abbildung 3.29) überein. In Abbildung 4.29b ist eine Detailansicht aus dem Trench-Gate vergrößert dar-gestellt.

(a) (b)

Abbildung 4.29: REM-Aufnahme eines Emitter-/Gate-Bereiches eines IGBT mit (a) Trench-Gate und eines (b) Detailausschnittes

dG

p-Wanne

n-Wanne

dP


Mit Hilfe dieser REM-Aufnahme kann die horizontale Dicke des Gate-Oxides (dG) im Trench ermittelt werden. Der Wert stimmt mit der Technologiesimulation und den im Prozeß mit Hilfe der Ellipsometrie ermittelten Werten auf der Scheibenoberfläche überein. Die hochdo-tierte Polysiliciumschicht, die sich zwischen der Gate-Oxidschicht und einer Passivierungs-schicht befindet, ist durch die Ätzlösung stark angegriffen. Die Dicke der Polysiliciumschicht entspricht der mittels Ellipsometer gemessenen Dicke und weicht um zehn Prozent von der im IISB-CMOS-Prozeß spezifizierten Dicke ab. Zur Bestimmung der Spannungsfestigkeit der Gate-Struktur wurde zwischen Emitter und Gate eine Spannung angelegt und schrittweise bis zum Durchbruch erhöht. Die gemessenen Gate-Strukturen brachen im Mittel bei 70V (±3V) durch, was einer Durchbruchfeldstärke von 7MV/cm entspricht. Exemplarisch ist eine aus dieser Meßreihe resultierende Kurve ist in Ab-bildung 4.30 wiedergegeben. Abbildung 4.30: Durchbruchfestigkeit der Gate-Struktur Aufgrund der optimierten Struktureigenschaften des Trench-Gates kann ein strukturbedingtes vorzeitiges Durchbrechen des Gate-Oxides ausgeschlossen werden [Scw 01]. 4.4.1.3 Einfluß der Kollektorgeometrie auf die Durchlaßeigenschaften Vom p-dotierten Kollektorkontakt werden Löcher im Durchlaßbetrieb des IGBT in die Basiszone injiziert. Es ist wichtig, die im Durchlaßfall in die Driftzone des Bauelementes injizierten Ladungsträger zu untersuchen, da die Injektion sowohl für den Durchlaßfall als auch für das Abschaltverhalten optimiert sein muß. Für das Durchlaßverhalten ist eine möglichst hohe Injektion an Ladungsträgern bei gleichzeitig möglichst geringem Spannungsabfall erforderlich. Eine zu hohe Überschwemmung mit Ladungsträgern ist für das Schaltverhalten des IGBT von Nachteil, da die Ladungsträger beim Abschalten ausgeräumt werden müssen. Das hat zur Folge, daß der Abschaltvorgang länger dauert und das Bauelement nur mit niedriger Frequenz betrieben werden kann.

4. Statische Bauelemente-Charakteristika 73

Über die Dotierung der n-Pufferschicht, die den p-Kontakt des Kollektors umgibt, kann der Emitterwirkungsgrad γ eingestellt werden. Der Begriff „Emitter“ bezieht sich hier auf die Emission der Löcher und nicht auf die Elektrodenbezeichnung, da es sich bei diesem Kontakt um den Kollektor des IGBT handelt [Bal 87], [Tie 96]. Der Emitterwirkungsgrad entspricht dem Verhältnis von Löcher- zu Gesamtstrom.

pn

p

iii+

=γ (4.32)

Die Injektion der Minoritätsladungsträger hängt von der in Gleichung 4.32 beschriebenen Emittereffizienz ab. Um die Pufferzone des Kollektors zu optimieren, wurden IGBT-Strukturen mit unterschiedlichen Dotierungskonzentrationen und –tiefen bei einem Durch-laßspannungsabfall von 2,5V untersucht, wie in Abbildung 4.31a und 4.31b dargestellt. Die Puffervariation wird über die Variation der Pufferdosis, d.h. das Produkt aus Puffertiefe und mittlerer Dotierungskonzentration des Puffers, ausgedrückt. Dabei werden nur Pufferstruktu-ren berücksichtigt, die mindestens eine Durchbruchspannung von 580V gewährleisten, was aus Abbildung 4.32 hervorgeht. a) b) Abbildung 4.31: a) Emitterwirkungsgrad in Abhängigkeit der Pufferdosis b) Durchlaßeigenschaften in Abhängigkeit von der Pufferdosis Die Kennlinien aus Abbildung 4.31b sind bei einer Gate-Spannung von 15V aufgenommen. Für den im Rahmen der Arbeit entwickelten IGBT liegt der simulierte Emitterwirkungsgrad für eine Stromdichte von 1A/mm2 bei 0,49. Dies stellt sowohl für den hier entwickelten IGBT als auch für die in der Literatur beschriebenen Bauelemente eine optimale Abstimmung bzgl. Durchlaß- und Blockiereigenschaften dar (vgl. Abbildung 4.31a, 4.31b, 4.32), [Vie 00].

74 4. Statische Bauelemente-Charakteristika

4.4.1.4 Einfluß des Kollektor-Puffers auf die Blockiereigenschaften Die Aufgabe der n-dotierten Pufferschicht ist es, im Blockierfall die Raumladungszone zu stoppen. Dies ist notwendig, da es bei einer pnp-Struktur im Blockierbetrieb zum Punch-Trough kommen kann. Anhand der Variation der Dosis, der für die Erzeugung der Puffer-wanne verwendeten Dotierstoffatome und der Parameter des Diffusionsprozesses wird die Dimensionierung der Pufferschicht vorgenommen. Der Dotierstoff der Pufferschicht ist für den hier entwickelten IGBT Phosphor. Die Durchbruchspannung nimmt mit der Pufferdosis bis zu einer Dosis von 4·1014cm-2 zu, wie aus Abbildung 4.32 hervorgeht. Für höhere Dosen steigt die Durchbruchspannung nicht mehr an. Wie in Kapitel 4.2.3 beschrieben, muß die Pufferdosis größer 1·1012cm-2 sein und die mittlere Dotierungskonzentration zwischen 1·1016cm-3 und 1·1017cm-3 liegen. Für den in dieser Arbeit entwickelten IGBT liegt die Dosis bei 4,3·1014cm-2 und die mittlere Dotierungskonzentration bei 6·1016cm-3. Abbildung 4.32: Abhängigkeit der simulierten Durchbruchspannung von der Pufferdosis Der Wert für die mittlere Dotierungskonzentration darf nicht zu hoch gewählt werden, da hierüber auch der Emitterwirkungsgrad eingestellt wird (vgl. Kapitel 4.4.1.3). Wie in Abbil-dung 4.33 dargestellt ist, wird die zuvor beschriebene Abhängigkeit der Durchbruchspannung von der Pufferdosis auch für Bauelementestrukturen mit Driftzonenweiten von 10µm, 30µm und 50µm überprüft und bestätigt.


Abbildung 4.33: Abhängigkeit der simulierten Durchbruchspannung von der mittleren Dotierungskonzentration für verschiedene Bauelementeschichtdicken 4.4.2 Elektrische Charakterisierung Die elektrische Charakterisierung der drei Prozeßschrittgruppen und der hergestellten Bau-elemente erfolgt nach dem Schema aus Tabelle 4.2. Bei den Prozeßschrittgruppen handelt es sich um die Prozeßschritte zur Erzeugung der dielektrischen Isolation, der Trench-Gate Strukturen und der Grundstrukturen der Leistungsbauelemente. Nach diesem Schema wurden die jeweiligen Teilprozeßergebnisse elektrisch charakterisiert und die Messergebnisse den an-gegebenen Vergleichskriterien gegenübergestellt und diskutiert. Tabelle 4.2: Schema zur elektrischen Charakterisierung des Herstellungsprozesses Wichtigste Prozeßschritte Teilprozeßergebnis Elektrische

Charakterisierung Vergleichs- kriterium

- Anisotropes Trockenätzen tiefer Grabenstrukturen - Füllung der Grabenstrukturen mit dielektrisch isolierendem Material

Dielektrische Isolation

Spannungs- und Durchbruchfestigkeit der Isolation

Testprozeß, Literatur

- Anisotropes Trockenätzen der Trench-Gate-Strukturen - Füllung mit Poly-Gatestack

Trench-Gate

Kenndaten der Gate-Strukturen

Prozess-Spezifikation, Simulation, Literatur

- CMOS-Basisprozeßschritte - Derivate der CMOS-Basis-prozeßschritte

Leistungs-bauelementstruktur

Kenndaten der Bauelementegrund-strukturen

CMOS-Basis-prozeß, Simulation


4.4.2.1 Charakterisierung der dielektrischen Isolation Zur Herstellung der dielektrischen Isolation der Leistungsbauelementestrukturen werden ver-schiedene Füllmaterialien kombiniert in zwei Varianten der dielektrischen Isolation verwen-det. Diese Füllmaterialien sind thermisch aufgewachsenes Siliciumdioxid, das sogenannte „Liner Oxide“, mittels chemischer Gasphasenabscheidung abgeschiedenes Siliciumdioxid (im weiteren als CVD-Oxid bezeichnet) und polykristallines undotiertes Silicium als Kernschicht. Die Schichtdicken werden gemäß der durch die Anwendung im Netzbetrieb und die Materialeigenschaften der Füllmaterialien (Dielektrizitätskonstante) terminierten Anforderun-gen bzgl. Spannungs- und Durchbruchfestigkeit angepaßt. Die Verwendung des Polysilicium-kerns ist aufgrund der höheren Konformität dieser Schicht und der höheren Homogenität der Schichtdicke in der Grabenstruktur notwendig um eine vollständige Füllung vor allem im oberen Grabenbereich zu gewährleisten (vgl. Kapitel 3.1.3). Es wurden die zuvor genannten zwei Varianten der dielektrischen Isolation untersucht. Dies ist zum einen ein Schichtaufbau aus „Liner Oxide“, CVD-Oxid und undotiertem Polysilicium, dargestellt in Abbildung 4.34 a. Zum anderen ein Schichtaufbau aus „Liner Oxide“ und Polysilicium, zu sehen in Abbildung 4.34. Die Probe der ersten Variante ist mit Hilfe der in Tabelle 3.7 beschriebenen Ätzlösung geätzt, um den pn-Übergang der Seitenwanddotierung sichtbar zu machen. Diese Lösung hat den Polysiliciumkern leicht angegriffen.

(a) (b) Abbildung 4.34: Dielektrische Isolation: a) Variante 1, b) Variante 2 Die Schichtdicken d1, d2 und d3 sind in Tabelle 4.3 zusammengefaßt. Es wird zwischen Soll-vorgaben und gemessenen Werten unterschieden.

d1

d2 d3

d1 d3


Tabelle 4.3: Überblick über die Strukturparameter der dielektrischen Isolationsvarianten

Schichtdicke Variante 1 (µm) Variante 2 (µm)

Schichten Soll Ist Soll Ist Liner Oxide (d1) 0,3 0,32±0,02 0,3 0,32±0,02CVD-Oxid (d2) 0,7 0,7±0,01 - Polysilicium(1/2d3) 0,6 0,58±0,02 1,3 1,28±0,02

Die erste Variante besitzt aufgrund des höheren Anteils Siliciumdioxid eine höhere Durch-bruchfestigkeit und ist für die Nutzung als Isolation von „High-Side“ Schaltern geeignet. Der Hauptnachteil dieser Variante liegt beim erhöhten Prozeßaufwand. Es müssen zwei unter-schiedliche CVD-Prozesse durchgeführt werden. Der TEOS-Prozeß muß mit langsamerer Abscheiderate gefahren werden, um größere Konformität zu erreichen (vgl. Kapitel 3.1.3). Die zweite Variante zeichnet sich durch den geringeren Prozeßaufwand im Vergleich zur ersten Variante aus. Die Durchbruchfestigkeit ist aufgrund der anderen Schichtzusammenset-zung geringer als bei der ersten Variante. Variante zwei stellt eine alternative Isolationsmög-lichkeit dar, die z.B. für Schalter in „Low-Side“-Konfiguration Anwendung finden kann. Um die zuvor genannten Schichten bzgl. ihrer dielektrischen Eigenschaften zu Untersuchen wurde ein Testprozess für planare Teststrukturen durchgeführt. Anhand eines Testprozesses wurden die Durchbruchfeldstärken von thermischem Siliciumdioxid, CVD-Oxid und einer „Sandwich“-Struktur aus zwei äußeren thermisch erzeugten Oxidschichten und einer Kern-schicht aus Polysilicium untersucht. Die Ergebnisse sind in Tabelle 4.4 zusammengefaßt. Tabelle 4.4: Übersicht der Durchbruchfeldstärken der dielektrisch isolierenden Füllschichten

Schichtherstellung Schichtart Durchbruchfeldstärke Feuchte Oxidation Siliciumdioxid 7,5MV/cm Feuchte Oxidation Poly-CVD

„Sandwich“-Struktur Siliciumdioxid/Polysilicum/Siliciumdioxid

3,0MV/cm

TEOS-CVD Siliciumdioxid 7,5MV/cm Feuchte Oxidation TEOS-CVD

Siliciumdioxid/Siliciumdioxid 7,5MV/cm

Die in Tabelle 4.4 ermittelten Werte werden in der Literatur bestätigt, thermisch aufgewach-senen Siliciumoxid und CVD-Oxid wird eine annähernd gleiche Durchbruchfeldstärke und Dielektrizitätskonstante zugewiesen [Hor 97].


In Variante 1 ergibt sich eine Gesamtoxiddicke von 2,04µm. Anhand der Durchbruchfeld-stärke aus Tabelle 4.4 von 7,5MV/cm für thermisch erzeugtes Siliciumdioxid und CVD-Oxid ergibt sich ein Spannungswert von 1530V für die hier verwendete Schicht. Additiv kommt der Anteil an dielektrischer Isolationsfähigkeit der undotierten Polysiliciumschicht von 2MV/cm hinzu. Der Anteil der Polysiliciumschicht (vgl. Tabelle 4.4) liegt somit bei 232V. Dies ergibt in der Summe einen Wert von 1762V Spannungsdifferenz, die durch die Trench-Isolation dielektrisch isoliert wird. Dies entspricht in etwa dem dreifachen Nennspannungswert der Netzanwendung. Für die zweite Variante ergibt sich ein Spannungswert von 480V für die Siliciumoxidschicht und 512V für die Polysiliciumschicht. In Summe entspricht dies 992V, was in etwa dem anderthalbfachen Nennspannungswert entspricht. Die Wahrscheinlichkeit eines Verlust an maximaler Durchbruchfestigkeit aufgrund von strukturbedingten „Schwach-stellen“ z.B. in den Eckbereichen der Trench-Strukturen wurde, aufgrund der im Rahmen der Arbeit entwickelten Teilprozeßschritte zur dielektrischen Isolation (vgl. Kapitel 3.1), mini-miert [San 98], [Scw 01], [Cla 03]. 4.4.2.2 Extraktion der Bauelemente-Parameter a) MOS-Kapazität der Trench-Gate Strukturen Die Kapazitäts-Spannungsmessung ist das wichtigste Verfahren zur Charakterisierung von MOS-Kondensatorstrukturen [Bre 82]. Mit Hilfe der Hochfrequenz-Kapazitäts-Spannungs-messung (HF-C(U)) wurden die Gate-Kondensatoren in der vorliegenden Arbeit charakteri-siert. Hierbei wird einer Gleichspannungsrampe eine Hochfrequenzspannung überlagert, durch welche die Kapazität in Abhängigkeit von der Gleichspannung gemessen wird. Hieraus können wichtige Bauelementeparameter wie z.B. Isolatorkapazität, Flachbandkapazität und –spannung und effektive Oxidladung abgelesen bzw. errechnet werden. Diese Parameter sind von Bedeutung für die Qualifizierung der neu entwickelten Trench-Gates. Um die Eigenschaften der MOS-Kapazität der Trench-Gates zu untersuchen wurde deren CV-Hochfrequenz Kennlinie bei 1MHz mit einem Meßplatz bestehend aus einer lichtundurchläs-sigen Meßzelle, CV-Meter (HP LCZ METER 4277A), Verstärker (KROHN-HITE 7500), AC-Signalgeber mit Meßtrigger (Keithley 3940) und Personal Computer ermittelt. In der Meßzelle befinden sich zwei Mikromanipulatoren zur Kontaktierung der beiden auf der Ober-fläche befindlichen Elektrodenkontakte. Dies ist notwendig, da es sich um ein laterales Bau-element mit vertikaler Isolation handelt. Sowohl die Signalpfade der beiden Mikromanipulatoren, wie auch die Meßleitungen sind koaxial abgeschirmt. Über das CV-Meter und den AC-Signalgeber mit Meßtrigger wurde die Messung in der im vorherigen Ab-satz beschriebenen Weise vorgenommen. Diese Meßwerte wurden verstärkt und über den Personal Computer ausgegeben. Die Messung wurde bei einer Temperatur von 25°C durchge-


führt. In Abbildung 4.35 ist die gemessene Kennlinie im Vergleich zur gerechneten darge-stellt. Abbildung 4.35: Gemessene und gerechnete CV-Kennlinie im Gate-Bereich Zur Charakterisierung der Gate-Oxidschicht wurden Teststrukturen verwendet. Diese sind durch die Trench-Gate Strukturen, analog zum Herstellungsprozeß der IGBTs, geometrisch terminiert. Die Fläche dieser Struktur betrug 0,011 cm2, wobei die Seitenwandrauhigkeit der Grabenstrukturen auch berücksichtigt wurde. Für die relative Dielektrizitätskonstante gilt εr=3,9. In Tabelle 4.5 sind die aus der CV-Kennlinie ermittelten Parameter zusammengefaßt. Tabelle 4.5: Parameter, ermittelt aus CV-Kennlinie

Parameter Messung Gate-Kapazität (Akkumulation) (nF/cm2) 34,5 ± 0,5 Flachbandkapazität (nF/cm2) 32 ± 0,5 Flachbandspannung (V) -1,1 ± 0,05 Effektive Oxidladung (nC/cm2) 8,4 ± 0,4 Feste Oxidladung (nC/cm2) 37,4 ± 0,4 Ladungsträger (cm-2) 2,3·1011 ± 0,03

Der Wert der Gate-Kapazität lag im Rahmen der Prozeßspezifikation (31,5 - 38,5nF/cm2).


b) MOS-Parameterextraktion Die MOS-Parameter wurden für die lateralen IGBT- und DMOS-Strukturen ermittelt. Die wichtigsten Kenngrößen und Parameter von Bauelementen mit MOS-Gate sind [Hor 97]: - Einsatzspannung, UT - Maximale Beweglichkeit der Ladungsträger, μmax - Transkonduktanz, gms - Verhalten unterhalb der Einsatzspannung „Swing“, S Die Parameter der Trench-Gate-Strukturen wurden anhand der Übertragungskennlinie des lateralen DMOS ermittelt [Udr 97]. Für die Parameter die sich für IGBT und DMOS unter-scheiden, werden sowohl die DMOS- wie auch die IGBT-Werte angegeben. Die Werte sind in Tabelle 4.6 zusammengefaßt. Die Einsatzspannung UT wurde aus der linearen Übertragungskennlinie des DMOS bei einer Temperatur von 25°C und einer Spannung UDS von 3V ermittelt [Rys 94]. Die linearen Über-tragungscharakteristika von DMOS und IGBT werden in Abbildung 4.36a und b wiedergege-ben.

a) b) Abbildung 4.36: a) Übertragungskennlinie DMOS (Bestimmung von UT aus der linearen Übertagungskennlinie) b) Übertragungskennlinie IGBT


Aus der Übertragungskennlinie läßt sich die Transkonduktanz der DMOS-Struktur nach fol-gender Beziehung ermitteln [Str 95]:

G

DSms V

Ig

∂∂

= (4.33)

Die Transkonduktanz der IGBT-Struktur ergibt sich aus Gleichung 4.17, ihr Wert wird nor-miert auf eine Chipfläche von 1mm2 angegeben. Wie in Kapitel 4.2.1 beschrieben, ist die Transkonduktanz der IGBT-Strukturen um einen Faktor 1/(1-αpnp) größer als die der DMOS-Strukturen, bei gleichem Z/L-Verhältnis. Dies hat zur Folge, daß der Wert der Transkonduk-tanz für die DMOS-Struktur um Faktor 2 geringer ist als die der IGBT-Struktur (vgl. Kapitel 4.2.1). Die maximale Beweglichkeit der Elektronen im invertierten Kanalbereich des Gates kann aus Gleichung 4.17 ermittelt werden, mit αpnp=0 für die DMOS-Struktur. Es ergibt sich ein Wert von 519cm2/Vs. Vergleicht man diesen Wert mit der Literatur [Sun 80], so wird die maximale Beweglichkeit der Ladungsträger im Inversionsbereich der Gate-Struktur durch folgende Gleichung be-schrieben:

fQα

μμ

+=

10

max (4.34a)

mit: µ0 = 3490 – 164log(NA) (4.34b) und α = -0,104 + 0,0193log(NA) (4.34c) Die zuvor beschriebenen Gleichungen bestehen aus empirisch ermittelten Parametern. Wobei NA der mittleren Dotierungskonzentration im Kanalbereich in cm-3, µ0 dem Ausgangswert der Beweglichkeit in cm2/Vs, α einem einheitenlosen Faktor und Qf der festen Oxidladung (vgl. Tabelle 4.5) multipliziert mit 10-11cm2 entsprechen [Sun 80]. Der daraus errechnete Wert be-trägt 527cm2/Vs, was die zuvor anhand der Messung ermittelten Werte für Qf und µmax bestä-tigt. Der Einfluß der Ätzung der Trench-Gate Struktur durch anisotropes Ätzen auf die Ladungs-trägerbeweglichkeit wird in der Literatur mit zehn bis dreißig Prozent Verlust angegeben


[Sun 80]. Dies ist zusätzlich von der elektrischen Feldstärke im Bereich des Inversionskanals abhängig. Prinzipiell gilt hierzu, je geringer die effektive elektrische Feldstärke, desto höher die effektive Beweglichkeit der Elektronen im Inversionskanal und desto geringer der Einfluß der Ätzung. Die Wahl der Oxiddicke von 100nm der Trench-Gate-Struktur sorgt für eine re-lativ kleine elektrische Feldstärke (bei einer typischen Gate-Spannung von 15V), was sich positiv auf die effektive Ladungsträgerbeweglichkeit auswirkt. Der Effekt des Verlustes an effektiver Ladungsträgerbeweglichkeit wird auf eine erhöhte Rauhigkeit der Sili-cium/Siliciumdioxid Grenzfläche zurückgeführt, was zu vermehrten Stößen der Ladungsträ-ger mit der Oberfläche führt [Bal 87]. Um diesen Effekt zu eliminieren wurde mittels trockener Oxidation ein Opferoxid aufgewachsen und naßchemisch wieder entfernt. Die zuvor beschriebene gute Übereinstimmung der gemessenen Ladungsträgerbeweglichkeit im Ver-gleich zum empirischen Wert belegt dies. Ist die Gate-Spannung kleiner als die Einsatzspannung, so ist das MOS-Gate im Bereich schwacher Inversion und der Transistor befindet sich im „Subthreshold-Bereich“. Der „Swing“ S entspricht der Gate-Spannung die notwendig ist um den Durchlaßstrom um eine Dekade zu verändern (vgl. Gleichung 4.35) [Str 95].

⎟⎟⎠

⎞⎜⎜⎝

⎛+=

Ox

D

CC

qkTS 110ln (4.35)

CD ist die Kapazität der Raumladungszone und COx die Oxidkapazität. Die experimentell bestimmten MOS-Parameter der Trench-Gate Struktur sind in Tabelle 4.6 zusammengefaßt: Tabelle 4.6: Übersicht der MOS-Parameter der Trench-Gate-Struktur

Parameter Wert Einheit Einsatzspannung, UT 2 V Transkonduktanz, gms der IGBT-Struktur Transkonduktanz, gms der DMOS-Struktur (flächennormiert)

0,1657 0,3314

A/Vmm2

Maximale Beweglichkeit der Ladungsträger, μmax

519 cm2/Vs

Verhalten unterhalb der Einsatzspannung, „Swing“ S

84 mV/dec


4.4.2.3 Strom-Spannungskennlinie Durch die Messung der Strom-Spannungskennlinie kann das Leckstromverhalten, die Durch-bruchfeldstärke und –spannung, sowie die Stromleitung im Durchlaßfall bestimmt werden. Für die Strom-Spannungsmessungen wurde ein Meßplatz aufgebaut. Dieser besteht aus einem automatischen Waferprober (Karl Süss PA 300), hochspannungs- und hochstromfesten Mik-romanipulatoren, Zuleitungen und Kontaktstiften, sowie einem Kennlinienschreiber (Curve-Tracer 370B von Tektronix) und einer Spannungsquelle mit integrierter Meßeinheit für hohe Spannungen (High-Voltage Source-Measure Unit 237 von Keithley). Der Kennlinienschreiber wurde zur Messung des Durchlaßverhaltens der Bauelemente verwendet. Die Hochspan-nungsquelle mit integrierter Meßeinheit diente zur Messung der Blockierspannung der Bau-elemente. a) Durchlaßkennlinie In Kapitel 4.2.1 wird das Durchlaßverhalten von IGBTs und im Vergleich dazu der DMOS-Transistoren erläutert. Bei den im Rahmen der Arbeit hergestellten Leistungstransistoren han-delt es sich um n-Kanal Transistoren. Bei den lateralen pin-Dioden ist der sogenannte „intrin-sische“ Bereich, d.h. die Driftzone n-dotiert. Die Messungen wurden bei 25°C und 150°C durchgeführt. In Abbildung.4.37a wird das simulierte Ausgangskennlinienfeld des IGBT im Durchlaßfall, für verschiedene Gate-Spannungen, dargestellt und in Abbildung 4.37b werden Simulation und Messung bei 25°C verglichen.

a) b) Abbildung 4.37: Durchlaßkennlinie IGBT a) Simuliertes Durchlaßkennlinienfeld für verschiedene Gate-Spannungen (UG) b) Vergleich Simulation und Messung (UG = 15V)


Die IGBTs haben bei 2,9V Durchlaßspannung eine Stromdichte von 1A/mm2, normiert auf die Bauelementeoberfläche. Sie sind deshalb mit vertikalen diskreten Leistungstransistoren vergleichbar. Hiermit ist ein wichtiges Ziel der Arbeit erreicht. Durch Verwendung einer Mehrfach-Gate Struktur (vgl. Kapitel 4.3.3, Abbildung 4.21) ist das Trench-Gate durch die Erhöhung der Gate-Weite einem Oberflächen-Gate überlegen. Allerdings erfordert die Um-setzung eine CMOS-Technologie, die es ermöglicht Strukturen kleiner 1µm herzustellen. Diese ist nicht am IISB verfügbar. In Abbildung 4.38 ist die gemessene Durchlaßkennlinie eines IGBT bei 150°C dargestellt. Die Gate-Spannung beträgt 15V. Der Durchlaßstrom be-sitzt einen positiven Temperaturkoeffizienten. Abbildung 4.38: Gemessene Durchlaßkennlinie eines IGBT bei 150°C und einer Gate-Spannung von 15V In Abbildung 4.39 wird das Durchlaßverhalten des DMOS-Transistors bei zwei Gate-Span-nungen (5V und 15V) in Simulation und Messung bei einer Temperatur von 25°C verglichen. Abbildung 4.39: Durchlaßkennlinie DMOS – Vergleich von Simulation und Messung für zwei Gate-Spannungen (UG = 5V, 15V)


Der Vergleich der Durchlaßeigenschaften von DMOS und IGBT mit gleichem W/L-Verhält-nis ist in Kapitel 4.2.1 beschrieben. Diese Zusammenhänge werden durch die Messergebnisse bestätigt. Der RDSon·A-Wert beträgt 16Ωmm2 bei 2,5V. Die DMOS-Transistoren sind so ent-worfen, daß sie von einer 5V-Logik angesteuert werden können um die IGBTs zu treiben. Für eine Erhöhung der Gate-Spannung bis 5V ergibt sich eine Erhöhung des Durchlaßstromes bei gleicher Durchlaßspannung. Erhöht man die Gate-Spannung darüber hinaus, so gibt es keine signifikante Zunahme an Durchlaßstrom (vgl. Abbildung 4.39). Für die Herstellung der DMOS-Transistoren und der pin-Dioden wird nur eine zusätzliche Maskenebene benötigt (vgl. Kapitel 3). In Abbildung 4.40 ist eine Durchlaßkennlinie eines DMOS-Transistors bei einer Gate-Span-nung von 5V und einer Temperatur von 150°C dargestellt. Der RDSon·A-Wert beträgt 12Ωmm2 bei 2,5V und besitzt einen negativen Temperaturkoeffizienten von –0,00267 °C-1. Abbildung 4.40: Gemessene Durchlaßkennlinie eines DMOS-Transistors bei 150°C und einer Gate-Spannung von 5V In Abbildung 4.41 sind die Simulation und die Messung der Durchlaßkennlinie der pin-Diode bei 25°C dargestellt. Abbildung 4.41: Durchlaßkennlinie der pin-Diode, Vergleich von Simulation und Messung


Das Durchlaßverhalten der Diode wird durch die erforderliche Durchbruchspannung, d.h. die Weite und Dotierung der Driftzone festgelegt. Diese Durchbruchspannung ist für die Anwen-dung der pin-Diode, als Freilaufdiode des IGBT, 600V. Die Freilaufdioden sind so entworfen, daß sie den vollen Strom des IGBT beim Abkommutieren übernehmen können. Die bei einer Temperatur von 150°C gemessene Durchlaßkennlinie der pin-Diode ist in Ab-bildung 4.42 zu sehen. Der Durchlaßstrom hat einen positiven Temperaturkoeffizienten, dieser beträgt 0,0065 °C-1. Abbildung 4.42: Durchlaßkennlinie der pin-Diode, gemessen bei einer Temperatur von 150°C b) Blockierkennlinie Das Blockierverhalten der IGBTs und DMOS-Transistoren ist prinzipiell in Kapitel 4.3.2 er-läutert. Das für die im Rahmen der Arbeit hergestellten Leistungsbauelemente verwendete RESURF-Prinzip wird in Kapitel 4.3.2 erläutert. In den folgenden Abbildungen (4.43a-f) wird die simulierte Ausbreitung der elektrischen Feldverteilung qualitativ bei verschiedenen Blockierspannungen dargestellt, um die Ausbreitung des horizontalen und des vertikalen elektrischen Feldes für den hier entwickelten lateralen IGBT zu dokumentieren. Die Tempe-ratur beträgt 25°C. Bei einer Spannung von etwa 45V berühren sich die vertikale und die ho-rizontale Raumladungszone. Es werden die Ladungsträger am Übergang von Bauelemente-schicht zur vergrabenen Oxidschicht abgesaugt und es entsteht ein Inversionskanal, bevor sich die Raumladungszone weiter in Richtung Oberfläche ausbreitet, wie aus Abbildung 4.43b ersichtlich [Pli 00]. Die für ein Bauelement mit gutem RESURF-Design typische elektrische Feldverteilung mit den zwei lateralen Feldspitzen und der größeren vertikalen elektrischen Feldspitze ist in Abbildung 4.43f dargestellt. Die quantitative Darstellung der elektrischen Feldstärken ist in Abbildung 4.18 zu sehen.


a) b) c) d) e) f) Abbildung 4.43: Ausbreitung des horizontalen und des vertikalen elektrischen Feldes in der simulierten IGBT-Halbzelle bei einer Blockierspannung von a) 15V, b) 45V, c) 100V, d) 315V, e) 510V und f) 650V Für die nachfolgenden Messungen gilt, wie für die Messungen des Durchlaßverhaltens, daß die Ströme auf die Bauelementeoberfläche normiert sind. In Abbildung 4.44 sind die simulierte und die gemessene Blockierkennlinie des IGBT darge-stellt. Simulation und Messung wurden bei einer Temperatur von 25°C durchgeführt.

Kollektor Emitter Gate


Abbildung 4.44: Simulierte und gemessene Blockierkennlinie des IGBT Die Durchbruchspannung erreicht einen Wert von 650V. Die gemessene Kennlinie ist in guter Übereinstimmung mit der Simulation. Der Leckstrom vor dem Durchbruch betrug 0,5µA/mm2. Bei einer Temperatur von 150°C ergab sich die Kennlinie aus Abbildung 4.45. Der Leckstrom besaß einen positiven Temperaturkoeffizienten, er lag vor dem Durchbruch bei 1mA/mm2. Die Durchbruchspannung war genauso groß wie bei der Messung bei 25°C. Abbildung 4.45: Gemessene Blockierkennlinie des IGBT bei einer Temperatur von 150°C In Abbildung 4.46 sind die simulierte und die gemessene Blockierkennlinie des DMOS-Tran-sistors bei einer Temperatur von 25°C dargestellt. Es wurde eine Durchbruchspannung von 97V erreicht. Der Leckstrom betrug vor dem Avalanche-Durchbruch 0,1µA/mm2.


Abbildung 4.46: Simulierte und gemessene Blockierkennlinie des DMOS-Transistors Die Messung der Blockierkennlinie des DMOS-Transistors bei einer Temperatur von 150°C ergab, daß der Blockierstrom einen positiven Temperaturkoeffizienten besitzt, wie aus dem Vergleich der Abbildungen 4.46 und 4.47 hervorgeht. Der Blockierstrom vor dem Durch-bruch lag bei 0,15mA/mm2. Die Durchbruchspannung betrug 98V. Abbildung 4.47: Gemessene Blockierkennlinie des DMOS-Transistors bei einer Temperatur von 150°C Die laterale Freilaufdiode wurde als pin-Diode realisiert. Für sie greift ebenfalls das RESURF-Prinzip (vgl. Kapitel 4.3.2 und Abbildungen 4.43a-f). Die Blockierkennlinien aus Simulation und Messung bei 25°C sind in Abbildung 4.48 dargestellt. Es wurde eine Sperr-spannung von 600V erreicht. Der Leckstrom vor dem Durchbruch lag bei 0,4µA/mm2.


Abbildung 4.48: Vergleich der gemessenen und der simulierten Sperrkennlinie einer pin-Diode bei einer Temperatur von 25°C Bei einer Temperatur von 150°C besitzt der Leckstrom einen positiven Temperaturkoeffi-zienten, er liegt vor dem Durchbruch bei 0,8mA/mm2. Wie aus Abbildung 4.49 hervorgeht, beträgt die Durchbruchspannung 600V. Abbildung 4.49: Gemessene Sperrkennlinie einer pin-Diode bei einer Temperatur von 150°C Die Auswirkungen der Dotierung des Kollektor-Puffers auf die Blockiereigenschaften sind in Kapitel 4.4.1.4 beschrieben. Um die Simulationsergebnisse (vgl. Abbildung 4.32 und 4.33) zu bestätigen, wurden auch experimentell Puffervariationen vorgenommen. Außer den bzgl. der Pufferdosis optimierten IGBT-Strukturen wurden auch Strukturen mit Dosen von 1,5·1013cm-2 und 2,5·1013cm-2 hergestellt. Dies gewährleistet, daß nur IGBTs mit einer Blockierfähigkeit größer 400V hergestellt wurden. Die Durchbruchspannungen lagen analog zur Simulation für


die Dosis von 1,5·1013cm-2 bei 490V und für die Dosis von 2,5·1013cm-2 bei 530V, wie aus Abbildung 4.50 und 4.51 hervorgeht. Die Messungen wurden bei einer Temperatur von 25°C durchgeführt. Abbildung 4.50: Gemessene Blockierkennlinie eines IGBT mit einer Dosis des Kollektor-Puffer von 1,5·1013cm-2, bei einer Temperatur von 25°C Abbildung 4.51: Gemessene Blockierkennlinie eines IGBT mit einer Dosis des Kollektor-Puffer von 2,5·1013cm-2, bei einer Temperatur von 25°C


5. Dynamische Eigenschaften 93

5. Dynamische Eigenschaften Die dynamischen Messungen erfolgten unter Beschaltung mit ohmsch-induktiver Last, da dies der in der Praxis am meisten relevante Fall ist. Die induktive Last sorgt für eine Begren-zung des Stromanstieges. Im dynamischen Betriebszustand ändern sich die Belastungsgrenzen von Leistungsschaltern im Vergleich zum statischen Betrieb. Im statischen Betrieb entspricht der maximal kontrollierbare Strom dem Latch-Strom, der sich aus Elektronen und Löchern zusammensetzt. Im dynamischen Betrieb tragen nach Abschalten des Inversionskanals die Löcher allein den Strom. Das hat zur Folge, daß das dynamische Latch-up Verhalten bei klei-neren Strömen beginnt. Die Löcher erhöhen die Raumladung im Driftbereich, was zu einer Erhöhung des elektrischen Feldes führt. Aus diesem Grund wird auch die statische Durch-bruchspannung im dynamischen Betriebsfall nicht erreicht. Die Avalanche-Prozesse beginnen bei kleineren Spannungen, was als „Dynamischer Avalanche“ bezeichnet wird [Sch 89]. 5.1 Schaltverhalten von IGBTs Im vorherigen Kapitel wurden die statischen Eigenschaften von IGBTs erläutert. Da diese vorwiegend als Leistungsschalter zum Einsatz kommen, werden im folgenden Kontext die dynamischen Eigenschaften, d.h. das Schaltverhalten von IGBTs beschrieben. Als Grund-schaltung für diese Betrachtung wird ein Tiefsetzsteller (ohmsch-induktive Last, symbolisiert anhand des eingeprägten Stromes I0) verwendet, diese Schaltung ist in Abbildung 5.1 darge-stellt. Abbildung 5.1: Prinzip einer Meßschaltung für die dynamische Messung von Leistungsschaltern

DF

CUb

UGE

RG CCE

C

E

G

I0

ID

IG

G

CGC

CGE

94 5. Dynamische Eigenschaften

Das Schaltverhalten eines IGBT wird durch verschiedene parasitäre Kapazitäten (CGC, CGE) beeinflußt. Diesen wird im Schaltbild, dargestellt in Abbildung 5.1, Rechnung getragen. Ferner wird in dieses Modell eine antiparallel geschaltete Freilaufdiode (DF) integriert. Diese sorgt im Sperrfall (bzw. Blockierfall) des IGBT dafür, daß die Spannung (UCE), die über dem IGBT im nichtleitenden Zustand abfällt die Spannung Ub nicht übersteigt. Gilt UCE > Ub, so wird die Freilaufdiode leitend und der Nennstrom kommutiert vom IGBT auf die Diode. Die Kapazität dieser Diode wird ebenfalls berücksichtigt (CCE). Die ohmsch-induktive Last wird hier durch eine Stromquelle mit dem eingeprägten Strom I0 dargestellt. 5.1.1 Einschaltvorgang Das Gate (G) des IGBT wird über den ohmschen Widerstand RG (Polysilicium-Gate) ange-steuert, dies erfolgt mit Hilfe der idealen Spannungsquelle UGE. Die Streuinduktivitäten der Schaltung sind sehr klein. In Abbildung 5.2 sind charakteristische Strom- bzw. Spannungsverläufe für den Einschaltvor-gang über der Zeit aufgetragen. Abbildung 5.2: Charakteristische Strom- und Spannungsverläufe während des Einschaltvorganges eines IGBT mit ohmsch-induktiver Last

USat

IG, UGE UGE0

UGE

IG

UGE = UT + ms

L

gI

ΔUG

IC, UCE t

t t0 t1 t2 t3

UCE

IC

I0

UCES


Zum Zeitpunkt t0 wird das Gate mit ΔUG angesteuert. Der Ladevorgang der beiden Kapazi-täten CGC und CGE (vgl. Abbildung 5.1) bestimmt im Wesentlichen den zeitlichen Verlauf der Kurve UGE. Die Zeitkonstante des „RC-Gliedes“ ist τ = RG (CGE + CGC), woraus sich der zeit-liche Verlauf von UGE bestimmen läßt:

( )( )

⎟⎟⎠

⎞⎜⎜⎝

⎛−=

−−

τΔ

0tt

GGE e1UtU (5.1)

Erreicht UGE die Einsatzspannung UT des IGBT, so beginnt dieser zu leiten (Zeitpunkt t1). Der Verlauf von UGE gehorcht nach wie vor Gleichung 5.1. Die Spannung UCE bleibt zunächst konstant (bis auf einen geringen Spannungsabfall aufgrund der Streuinduktivitäten), da die Freilaufdiode noch nicht in der Lage ist Spannung aufzunehmen. Aufgrund der über Emitter und Kollektor abfallenden hohen Spannung befindet sich der IGBT in Sättigung. Somit ergibt sich der Zusammenhang zwischen IC und UGE aus Gleichung 4.17 (für gms) wie folgt: ( ) ( )( )TGEmsC UtUgtI −= (5.2)

Zum Zeitpunkt t2 erreicht der Strom IC(t) sein Maximum (die Freilaufdiode kann ab jetzt Spannung aufnehmen, da ihr Rückwärtssperrstrom sein Maximum erreicht hat). Die Span-nung UCE(t) sinkt und läßt sich näherungsweise durch folgende Gleichung beschreiben.

( ) ( ) ( )20

01 tt

gI

UUCCR

UtUms

TGEGCGEG

CESCE −⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛+−

−−≈ (5.3)

UGE0 entspricht dem Maximalwert der Gate-Spannungsquelle. Die Gleichung 5.3 gilt, da IC(t) auf den konstanten Wert I0 (Laststrom) absinkt. Damit IC(t) konstant bleibt, muß auch UGE(t) konstant bleiben. Diese Zusammenhänge sind in Gleichung 5.4 zusammengefaßt (Herleitung aus Gleichung 4.17).

( ) .0 konstgI

UtUms

TGE =+= (5.4)

Die charakteristische zeitliche Veränderung der Spannung UCE(t) wird zum Teil durch die transiente Leitfähigkeitsmodulation in der Basis der Freilaufdiode, d.h. durch die Verarmung des Mittelgebietes dieser pin-Diode, hervorgerufen. Hauptsächlich wirkt sich aber die Span-nungsabhängigkeit der Kapazität CGC als Funktion von UGC aus. Für Spannungen UGC<<0V, d.h. vor dem Zeitpunkt t2 nimmt der Wert von CGC mit steigender Gate-/Kollektorspannung


zu, bis der Flachbandfall erreicht wird (UGC≈0V). Steigt UGC weiter, so wird CGC spannungs-unabhängig und gleich der konstanten großen Oxidkapazität. Der IGBT befindet sich ab dem Zeitpunkt t3 im aktiven Bereich, da die Spannung UCE stark abgesunken ist. Die Spannung UGE und IG können somit ihren stationären Endwerten entge-genstreben. Hierbei gilt wieder die Zeitkonstante τ (siehe vorher), wobei berücksichtigt wer-den muß, daß CGC jetzt der großen konstanten Oxidkapazität entspricht, d.h. daß τ in diesem Abschnitt wesentlich größer als zuvor ist. Das hat zur Folge, daß die Kurvenverläufe von UGE(t) und IG(t) jetzt entsprechend flacher verlaufen. [Scr 96] 5.1.2 Abschaltvorgang Mit Hilfe der idealen Spannungsquelle UGE wird, wie beim Einschaltvorgang, über den Wi-derstand RG das Gate des IGBT angesteuert. Die Streuinduktivitäten sind wiederum klein. Die für diesen Vorgang wesentlichen Strom-/Spannungsverläufe sind in Abbildung 5.3 zu-sammengefaßt. Abbildung 5.3: Charakteristische Strom- und Spannungsverläufe während des Abschaltvorganges eines IGBT mit ohmsch-induktiver Last

USat

IG, UGE

UGE

IG

UGE = UT + ms

L

gI

IC, UCE t

t t0 t1 t2 t3

UCEIC IL

U0

t4

ISw

UGE


Ab dem Zeitpunkt t0 ergibt sich der Spannungsverlauf von UGE zunächst wie folgt:

( ) ( ) ( )( )GCGEG0 CCR/tt0GEGE eUtU +−−= (5.5)

Der stationäre Endwert wird hier zu null angenommen. In der Praxis kommt es häufiger vor, daß ein negativer Endwert für UGE gewählt wird um die Umladung der Gate-Elektrode zu beschleunigen und somit die Schaltgeschwindigkeit positiv zu beeinflussen. Zum Zeitpunkt t1 ist die Spannung UGE bis zum Wert UGE = UT + IL/gms abgesunken. Der IGBT kommt in den Sättigungsbereich. Da die Freilaufdiode noch in Sperrichtung gepolt ist (IC = I0) und der Zusammenhang aus Gleichung 5.2 Gültigkeit besitzt, bleibt UGE(t) zunächst konstant. Deshalb beginnt jetzt die Spannung UCE zu steigen, da nun folgende Zusammen-hänge gelten:

GC

GCGCE

CI

dtdU

dtdU

== (5.6)

Verwendet man den Zusammenhang IG = UGE/RG, so ergibt sich:

( ) ( )101 ttU

gI

CRUtU T

msGCGCEstatCE −⎟⎟

⎠

⎞⎜⎜⎝

⎛++= (5.7)

UCEstat entspricht der stationären Durchlaßspannung für t<t1. Für die Kapazität CGC ist zum Zeitpunkt t2 der Flachbandfall erreicht. Ab jetzt sinkt dieser Kapazitätswert rasch ab. Betrachtet man Gleichung 5.6 so erkennt man, daß der Gradient dUCE/dt stark zunimmt. Mit Hilfe des allgemeinen Zusammenhangs von Spannungsanstiegsgeschwindigkeit während des Ladevorganges der Kapazität C läßt sich ab t2 die Phase des Spannungsanstieges von UCE beschreiben. Diese ist von der zeitlichen Änderung der gespeicherten Ladung, d.h. vom Strom I und der Kapazität C abhängig.

CI

dtdU

dUdt

dtdQC CE

CE

=→= (5.8)

Da der IGBT neben den bereits erwähnten Kapazitäten CGC und CGE noch die Kapazität CCE besitzt und diese stark von der Auslegung des jeweiligen IGBT abhängig ist, wird eine Unter-scheidung in zwei Fälle notwendig. Betrachtet man die Ladungsträgerverteilung (siehe


Abbildung 5.4) in der n--Basis während des Spannungsanstieges von UCE, so leitet sich daraus das Vorhandensein der Kapazität CCE ab. Mit der Ausbreitung der Raumladungszone, über der UCE zum größten Teil abfällt, werden die in der n--Basis gespeicherten Überschußla-dungsträger abgebaut, wie in Abbildung 5.4 bei t = t3 und t = t4 dargestellt. Abbildung 5.4: Verteilung der Ladungsträger zu den Zeitpunkten t3 und t4 in der n--Basis Die Elektronen fließen zum Kollektor, die Löcher werden durch die Raumladungszone in Richtung Emitter abgesaugt. Die Kapazität CCE wird durch die abgesaugten Löcher (dynamische Raumladung) erhöht. Die zeitvariante Spannungssteilheit dUCE/dt wird durch die Verhältnisse IG zu CGC und I0 zu CCE beeinflußt. Im Fall IG/CGC << I0/CCE wird die Spannungssteilheit über die Aufladung der Kapazität CGC determiniert. UCE(t) bleibt für diesen Fall zunächst konstant, wie aus Abbildung 5.3 hervorgeht. Im anderen Fall IG/CGC >> I0/CCE wird dUCE/dt anhand des Ladevorganges von CCE festgelegt, IG und UGE erreichen rasch ihren Endwert, wie anhand der gestrichelten Kurve aus Abbildung 5.3 zu erkennen ist. Somit wird auch IC zu null. Welcher Fall für den jeweiligen IGBT in Frage kommt ist vom Gate-Widerstand RG abhängig. Je größer RG desto kleiner IG und somit erhöht sich die Wahrscheinlichkeit für den ersten Fall. Der Spannungsabfall zwischen Kollektor und Emitter entspricht zum Zeitpunkt t3 der Quellenspannung Ub. Dies hat zur Folge, daß IC jetzt fallen kann. In der Folge tritt ein Überspannungsabfall auf, wie in Abbildung 5.3 zu erkennen ist. Dieser ist auf das Absinken von IC und den damit verbundenen Spannungsabfall über der Streuinduktivität im Kollektor/Emitter Stromkreis zurückzuführen. Bei den folgenden Betrachtungen müssen die beiden Fälle aus dem Zeitraum bis t2 unterschieden werden.

Ü1 Ü2

n`, p`

0

t = t4 t = t3

Raumladungszone t3, t4

n ≈ p

xi

x


Für den Fall IG/CGC << I0/CCE und unter der Annahme kleiner Streuinduktivitäten ergibt sich eine geringe Überspannung, somit kann UCE als nahezu konstant angenommen werden. Es gelten die Gleichungen:

( ) ( ) ( )( )GCGEG CCRttT

msGE eU

gI

tU +−−⎟⎟⎠

⎞⎜⎜⎝

⎛−≈ /0 3 (5.9)

( ) ( ) ( ) ( )( )

TmsCCRtt

TmsC UgeUgItI GCGEG −+≈ +−− /0

3 (5.10)

Bis zum Zeitpunkt t4 wird der MOSFET-Anteil des Stromes vollständig abgeschaltet. Im Fall IG/CGC >> I0/CCE ist der MOSFET-Anteil des Stromes bereits bis zum erreichen des Zeitpunktes t3 abkommutiert. Der große Gradient von IC(t) ist auf die Umverteilung der Ladungsträger in der n--Basis zurückzuführen. Nimmt man hier wieder kleine Streuinduktivitäten und eine konstante Spannung UCE an, die in etwa Ub entspricht, so breitet sich die Raumladungszone in der n--Basis zunächst nicht weiter aus. Die dort verbliebenen Überschußladungsträger rekombinieren. Ab dem Zeitpunkt t4 dominieren die bis dahin in der n--Basis verbliebenen Ladungsträger, QDr und im Falle eines “Punch-Through” IGBT (PT-IGBT) die Überschuß-Minoritätsladungträger in der Pufferzone QDm, zusammen mit den im Kollektorbereich gespeicherten Ladungsträgern QA das Verhalten des Kollektorstromes. Diese Phase wird die “Schweifstromphase” genannt. Der Kollektorstrom läßt sich vereinfacht anhand der quasistatischen Ladungsverteilung beschreiben, wie in Abbildung 5.5 skizziert. a) „Non Punch Through“ IGBT

n`, p`

d1

QA

QDr

ND

n-p+


b) „Punch Through“ IGBT Abbildung 5.5: Ladungsträgerverteilung im IGBT in der „Schweifstromphase“ Die folgende Gleichung beschreibt den Verlauf des Kollektorstromes in der Schweifstrom-phase:

( )n

DA

p

Dm

H

Dr

B

DrDmDrDmAC

QQQQQQQQ

dtdI

ττττ+++

++++= (5.11)

τB stellt effektive Laufzeit der Löcher durch die Pufferzone (bei PT-IGBTs) und die n--Basis-zone dar [Scr 96]. 5.2 Besonderheiten bei der Messung von SOI-Bauelementen Wie bereits in Kapitel 4.3.3 beschrieben, ist für die IGBT-Strukturen das Ausräumen der ge-speicherten Ladung beim Abschalten von entscheidender Bedeutung. Für den Abschaltvor-gang von simulierten IGBTs auf SOI-Substratmaterial ergibt sich ein terrassenförmiger Kurvenverlauf für die Spannung zwischen Kollektor und Emitter, wie aus Abbildung 5.6 hervorgeht. Dieser Effekt führt zu erhöhten Schaltverlusten und wird in der Literatur als Ter-rasseneffekt bezeichnet [Wat 96]. Als Ursache für diesen Effekt ist das Ausbilden einer Inver-sionsschicht aus Löchern am Boden der Bauelementeschicht, oberhalb der vergrabenen Oxid-schicht zu nennen. Diese führt dazu, daß sich die Raumladungszone schneller in diesem Be-reich ausbreitet und sich damit die elektrische Feldstärke schneller erhöht, als im darüber lie-genden Gebiet. Die unterhalb des Anodengebietes gespeicherte Ladung muß dann noch aus-geräumt werden, was zum Auftreten des Effektes führt, da Spannung nur in Bereichen der

n`, p`

d1

QA

QDr

ND

n-p+

QDm

ND

n

d2


Bauelemente aufgebaut werden kann, in denen die gespeicherten freien Ladungsträger ausge-räumt sind. Der Abschaltvorgang ist in Abbildung 5.6 dargestellt. Abbildung 5.6: Abschaltvorgang eines LIGBT auf SOI-Substratmaterial Der Abschaltvorgang läßt sich in vier Zeiträume unterteilen. Im ersten Zeitraum breitet sich die Raumladungszone annähernd gleichmäßig aus. Der Strom fließt zum größten Teil in late-raler Richtung. Die Spannungsverteilung und der Stromfluß am Ende der ersten Zeitraumes werden in Abbildung 5.7 gezeigt.

Abbildung 5.7: Spannungsverteilung und Stromfluß am Ende der ersten Zeitzone Im zweiten Zeitraum breitet sich die Raumladungszone entlang der vergrabenen Oxidschicht schneller aus als in den darüber liegenden Bereichen. Dies ist auf die Bauelementestruktur, die das Abfließen der Elektronen beeinflußt und auf das RESURF-Prinzip zurückzuführen. Der Strom fließt verstärkt in vertikale Richtung. Die Raumladungszone kann sich noch nicht in den Bereich unterhalb des Anodengebietes ausbreiten, da sich dort noch die gespeicherten freien Ladungsträger befinden. Solange diese nicht ausgeräumt sind kann keine weitere

170V0V

J


Spannung aufgenommen werden, wodurch sich der terrassenförmige Kurvenverlauf in diesem Bereich ergibt. Die Potentialverteilung und die Stromrichtung in dieser Phase sind in Abbil-dung 5.8 zu sehen. Abbildung 5.8: Potentialverteilung und Stromfluß im zweiten Zeitbereich Im dritten Zeitbereich wird die unter dem Anodenbereich gespeicherte freie Ladung ausge-räumt. Die Raumladungszone breitet sich weiter aus und es wird weiter Spannung aufge-nommen. Zu Beginn des vierten Zeitraums ist die maximale Blockierspannung im dynamischen Fall erreicht. Die restliche Speicherladung unter der Anode trägt noch den Strom bis sich die Raumladungszone zum n-Puffer ausgebreitet hat. Der Laststrom der Induktivität wird von der Freilaufdiode übernommen. 5.3 Messung der lateralen PT-IGBTs 5.3.1 Messaufbau Die Messung des dynamischen Verhaltens der IGBTs wurde mit einem Meßaufbau, beste-hend aus einer Meßschaltung, und einem digitalen Speicher-Oszilloskop (Tektronix TDS 3034B) vorgenommen. Die Meßschaltung bestand aus einem Zwischenkreis mit einem Kon-densator und dem parallel dazu geschalteten zu testendem Bauelement, sowie der ohmsch-induktiven Last Rl und Ll, gegen die geschaltet wurde, diese Schaltung ist in Abbildung 5.9 dargestellt. Die Kennlinien wurden mit dem Oszilloskop über Tastköpfe aufgenommen. Es wurden einzelne IGBT-Zellen gemessen. Die Betriebsspannung Ub betrug 300V, wie dies für Leistungsschalter mit einer statischen Durchbruchsfestigkeit von 600V üblich ist [Wat 96], [Sto 96]. Die Messungen wurden bei 25°C durchgeführt.

J

320V0V


Abbildung 5.9: Meßschaltung für die dynamische Messung mit parasitären Kapazitäten In Tabelle 5.1 sind die Werte der Schaltung aus Abbildung 5.9 angegeben. Die beiden para-sitären Kapazitäten Cp1 und Cp2 sind durch den Meßaufbau bedingt, sie sind mit zusammen 30pF etwa doppelt so groß wie die Kapazität CCE der gemessenen IGBT-Zelle (vgl. Abbil-dung 5.1) und machen sich besonders beim Abschalten negativ bemerkbar, wie im Folgenden noch erläutert wird. Tabelle 5.1: Werte der Meßschaltung für die dynamische Messung

Parasitäre Kapazität an Tastkopf 1

Cp1 20pF

Parasitäre Kapazität an Tastkopf 2

Cp2 10pF

Induktive Last Ll 300mH Ohmsche Last Rl 30kΩ Meß-Shunt Rm 1Ω

5.3.2 Einschaltvorgang des Trench-IGBT Der Einschaltvorgang der IGBT-Zelle ist in Abbildung 5.10 dargestellt. Der IGBT übernimmt nach dem Einschalten einen Strom von 200mA. Dies entspricht normiert auf die Bauelementeoberfläche 150A/mm2. Der Einschaltvorgang dauert ca. 150ns. Die Überstrom-spitze direkt zu Beginn des Einschaltvorganges ist auf die Entladung der zuvor genannten

DF

CZ Ub

UG

Rm

Cp2

C

E

G

Rl

Ll Cp1


parasitären Kapazitäten zurückzuführen. Im Moment des Auftretens der Überstromspitze wird eine Verlustleistung von 420W/mm2 erzeugt. Diese Verlustleistung wird in der IGBT-Zelle in Wärme umgewandelt. Abbildung 5.10: Dynamische Messung des Einschaltvorgangs der IGBT-Zelle 5.3.3 Abschaltvorgang des Trench-IGBT Der Abschaltvorgang wird sehr stark durch die zuvor genannten parasitären Kapazitäten beeinflußt. Aufgrund der sehr hohen zusätzlichen Verlustleistungseinprägung während des Einschaltvorganges (vgl. Kapitel 5.3.2) kommt es zur starken Erwärmung der Zelle und diese läßt sich für die hohe Stromdichte von 150A/mm2 im eingeschalteten Zustand nicht mehr aus-schalten. Dies hatte zur Folge, daß die Verlustleistung beim Einschaltvorgang begrenzt werden mußte, da in die Verlustleistung die Summe aus Stromspitze und Nennstrom einge-hen. Dies wurde durch das Vorschalten eines Gate-Vorwiderstandes von 0,5kΩ erreicht. Eine hinreichende Begrenzung ergab sich für einen Strom im eingeschalteten Zustand (Nennstrom) von 9mA, für den sich IGBT-Zelle abschalten ließ. Die Messung des Abschaltvorganges ist in Abbildung 5.11 dargestellt. Abbildung 5.11: Dynamische Messung des Abschaltvorganges der IGBT-Zelle


Der Abschaltvorgang dauerte 1µs. Die Zeit, die tatsächlich zur Ausräumung der Ladungsträger aus der Driftzone bei einer Strombelastung des IGBT mit 150A/mm² notwendig ist lässt sich, aufgrund der großen parasitären Kapazitäten, nicht ermitteln. Der Ladevorgang der parasitären Kapazität dominiert das in Abbildung 5.11 gezeigte Abschaltverhalten. Um diesen Effekt zu bestätigen wurde hierzu eine SPICE-Simulation mit einem Leistungsschalter mit gleichem Z/L-Verhältnis, wie die hier betrachtete IGBT-Zelle, durchgeführt. Diese Simulation bestätigt das Ergebnis. Das Simulationsergebnis ist in Abbildung 5.12 wiedergegeben. Für diese Simulation wurde die Schaltung aus Abbildung 5.9 verwendet. Abbildung 5.12: Dynamische SPICE-Simulation des Abschaltvorganges Aufgrund der Strombegrenzung im eingeschalteten Zustand wird das Bauelement nicht voll-ständig mit Ladungsträgern überschwemmt. Da die in Kapitel 5.2 beschriebenen Effekte stark vom Ausräumen der gespeicherten Ladungsträger abhängig sind, sind diese nur in abge-schwächter Form zu sehen (vgl. Abbildung 5.11). Um die in Kapitel 5.2 erläuterten Beson-derheiten der dynamischen Messung von SOI-Leistungsbauelementen besser verdeutlichen zu können, wird in Abbildung 5.13 eine halblogarithmische Darstellung der gemessenen Kurve von UCE aus Abbildung 5.11 gezeigt. Abbildung 5.13: Halblogarithmische Darstellung des Abschaltvorganges der IGBT-Zelle


Im ersten Zeitbereich nach dem Abschalten breitet sich die Raumladungszone nahezu gleich-mäßig aus und der Strom fließt hauptsächlich in lateraler Richtung. In diesem Zeitbereich nimmt die Spannung UCE relativ stark zu. Danach breitet sich die Raumladungszone entlang der vergrabenen Oxidschicht schneller aus als in den darüber liegenden Bereichen, was auf die Bauelementestruktur zurückzuführen ist (vgl. Kapitel 5.2). Solange die freien Ladungsträger unterhalb des Anodengebietes nicht ausgeräumt sind, kann keine weitere Spannung aufgenommen werden. Hieraus ergibt sich die Verzögerung im weiteren Spannungsaufbau. Schließlich wird die gespeicherte freie Ladung ausgeräumt. Die Raumladungszone breitet sich weiter aus und es wird weiter Spannung aufgenommen. Es wird die maximale Blockierspannung im dynamischen Fall erreicht. Der Laststrom der Induktivität wird von der Freilaufdiode übernommen.

6. Zusammenfassung und Ausblick 107

6. Zusammenfassung und Ausblick In der Leistungselektronik gibt es die Tendenz zu immer komplexeren integrierten Systemen, die sowohl Logik als auch Leistungsbauelemente beinhalten, d.h. zu sogenannten „Smart Power“ Systemlösungen. Die Vorteile liegen vor allem im Bereich der Einsparungen bzgl. Gewicht, Platz und Kosten für Aufbau- und Verbindungstechnik. Ein weiterer wesentlicher Vorteil liegt in der Erhöhung der Zuverlässigkeit der leistungselektronischen Systeme durch die Integration der Systemkomponenten. Die im Rahmen dieser Arbeit entwickelten Leistungsbauelemente sind für die Anwendung im Netzbetrieb ausgelegt, d.h. in die Spannungsklasse zwischen 400V und 600V. Typische An-wendungsbeispiele für den Netzbetrieb sind die Domotik, Stichwort „intelligentes Haus“ oder der Bereich der Weißen-Ware, z.B. zur Leistungsregelung von Waschmaschinen oder Kühl-schränken. Neben den Anwendungen im Netzbetrieb ist die Bedeutung von integrierbaren Hochvoltleistungsbauelementen im Sektor der Automobilherstellung von stark wachsender Bedeutung, da es einen Trend zu immer höheren Spannungen im Automobil gibt, zur Zeit bis 400V. Aufgrund dieser Tatsache und für die Umsetzung von Hochtemperaturanwendungen wächst die Bedeutung der „dielektrischen Isolation“ für die „Smart Power“ Anwendungen. Wie in der Arbeit gezeigt wird, ist die Nutzung des RESURF-Prinzipes, der dicken Bauele-menteschicht des SOI-Substratmaterials und der Trench-Gates unbedingt notwendig, um mit den Parametern der integrierbaren Hochvoltleistungsbauelemente mit den Charakteristiken diskreter Bauelemente konkurrieren zu können. Es wurden zunächst Konzepte für die Realisierung der monolithischen Integration von Logik- und Leistungsbauelementen verglichen. Die dielektrische Isolation stellt hierzu, in der vorge-gebenen Spannungsklasse, das Mittel der Wahl dar. Um die integrierbaren Hochvoltleistungs-bauelemente herstellen zu können, war es notwendig die Technologieschritte zur Herstellung vollständig dielektrisch isolierter Inseln zu entwickeln. Diese waren ein anisotroper Trockenätzprozeß mit hohem Aspektverhältnis, die Seitenwanddotierung der Grabenwände und ein Füllprozeß ohne Einschlüsse. Dabei wurde erstmals die Ionenimplantation zur Seiten-wanddotierung tiefer Gräben mit hohem Aspektverhältnis für Leistungsbauelemente einge-setzt. Die Simulation und der hierzu untersuchte Technologieprozeß waren in sehr guter Übereinstimmung. Dieser Implantationsprozeß läßt sich mit Hilfe der Simulation auch sehr gut auf andere Anwendungen übertragen. Durch die Entwicklung des Prozeßmoduls für die vollständige dielektrische Isolation der lateralen Leistungsbauelemente mit einer Bauelemen-teschichtdicke von 50µm wird es möglich, integrierbare Leistungsschalter für Anwendungen

108 6. Zusammenfassung und Ausblick

in Spannungsklassen über 600V herzustellen. Dieses Prozeßmodul stellt einen wichtigen Bau-stein für zukünftige Smart Power Systeme mit immer höheren Spannungsanforderungen dar. Im Rahmen der Arbeit wurde mit Hilfe der Simulation ein vollständiges Bauelemente- und Technologiekonzept für integrierbare Hochvoltleistungsbauelemente entworfen und in ein Maskendesign überführt. Hierzu wurden die TCAD-Werkzeuge der ISE AG verwendet. Den zentralen Punkt stellte dabei die Entwicklung einer Trench-Gate Technologie dar. Diese Trench-Gates wurden erstmals in lateralen IGBTs der Spannungsklasse 600V implementiert und charakterisiert. Es wurde aufgezeigt, daß die Konkurrenzfähigkeit der lateralen Leis-tungsschalter im Vergleich zu diskreten vertikalen Leistungsschaltern nachhaltig verbessert wird. Dies wird durch die Verwendung von Mehrfach-Gate Strukturen in einem Emitter-Bereich ermöglicht, wie dies nur bei Verwendung von Trench-Gate Strukturen möglich ist. Auf der Basis der im Rahmen der vorliegenden Arbeit entwickelten Trench-Gate Strukturen wird es in weiterführenden Arbeiten möglich laterale IGBTs mit Mehrfach-Gate Strukturen zu entwerfen und herzustellen. Diese werden deutlich verbesserte Durchlaßeigenschaften be-sitzen, in Abhängigkeit von der Herstellungstechnologie und der Zahl der Trench-Gate Strukturen pro Emitterbereich. Darüber hinaus wurde das Trench-Gate auch für DMOS-Zellen verwendet, die als Treiber-endstufen für die IGBTs entwickelt wurden. Diese DMOS-Transistoren wurden, wie auch pin-Dioden, als Freilaufdioden, im Rahmen des Smart Power Prozesses realisiert. Hierfür war lediglich eine zusätzliche Maskenebene notwendig. Für die Durchführung des Gesamtprozesses waren zehn Maskenebenen notwendig. Der Pro-zeß ist modular aufgebaut und voll zu dem am IISB verfügbaren CMOS-Prozeß kompatibel. Dies bedeutet, daß durch Verwendung zusätzlicher Maskenebenen Logik- und Überwa-chungsfunktionen auf einem Chip mit den Leistungsbauelementen realisiert werden können. Die zuvor genannten lateralen Leistungsbauelemente (IGBT, DMOS und pin-Diode) wurden im Reinraum der Universität Erlangen/Nürnberg hergestellt. Mit Hilfe der statischen und dy-namischen Charakterisierung wurde die Funktionalität der Bauelemente nachgewiesen und deren Parameter extrahiert. Die zuvor beschriebenen Ergebnisse stellen die Grundlage für die Entwicklung neuartiger integrierbarer Leistungsbauelemente für Smart Power Systeme dar. Insbesondere das Prinzip der im Rahmen der Arbeit entwickelten lateralen IGBTs wird so-wohl im Bereich Forschung als auch für zukünftige industrielle Applikationen, aufgrund der verbesserten Durchlaßeigenschaften und der Einsetzbarkeit für Spannungen über 600V, An-wendung finden.

7. Literaturverzeichnis 109

7. Literaturverzeichnis [App 79] J. A. Appels, H.M.J. Vaes, "High Voltage Thin Layer Devices" (RESURF Devices), ESSDERC 79, Munich, Germany, pp. 238-241. [Bal 87] B. J. Baliga, „Modern Power Devices“, John Wiley & Sons, New York (1987). [Ber 03] S. E. Berberich, A. J. Bauer, L. Frey, H. Ryssel, "Trench Sidewall Doping for Lateral Power Devices", ESSDERC 2003, pp. 379-382, Estoril, Portugal. [Bie 91] J.P. Biersack, S. Berg, and C. Nender, "T-DYN Monte Carlo simulations applied to ion assisted thin film processes," Nucl. Instr. and Meth. in Phys. Res. B59/60, pp. 21-27, 1991. [Bha 97] J. Bhardwaj , H. Ashraf, A. McQuarrie, „Dry Silicon Etching for MEMS", The Symposium on Microfabricated Systems at the Annual Meeting of the Electrochemical Society, Montreal, Quebec, Canada, May 4-9, 1997. [Bre 82] J.R. Brews, E.H. Nicolian,: „MOS (Metal Oxide Semiconductor) Physics and Technology“, John Wiley & Sons, New York 1982. [Chi 85] D. Chin, S. H. Dhong, G. J. Long, „Structural Effects on a Submicron Trench Process“, Journal of Electrochemical Society, Volum 132, No. 7, pp. 1705 - 1707, 1985. [Cel 03] G.K. Celler, S. Cristoloveanu, „Frontiers of silicon-on-insulator“, Journal of Applied Physics, Volume 93, Number 9, pp. 4955-4978, 01.05.2005. [Cla 03] L. Clavelier, B. Charlet, B. Giffard, M. Roy, „Deep Trench Isolation for 600V SOI Power Devices“, ESSDERC 2003, pp. 497-500, Estoril, Portugal. [Des 01] DESSIS-ISE, ISE TCAD Release 7.5 User`s Manual, Zurich, 2001. [Dio 01] DIOS-ISE, ISE TCAD Release 7.5 User`s Manual, Zurich, 2001.

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Anhang A1 113

Variablen und Konstanten CD Kapazität der Raumladungszone CGC parasitäre Kapazität Gate/Kollektor CGE parasitäre Kapazitäten Gate/Emitter CCE parasitäre Kapazitäten Kollektor/Emitter Cox Kapazität Oxid D Dielektrische Verschiebung Da Ambipolare Diffusionskonstante d Weite der pin-Basiszone dn- vertikale Ausdehnung der Bauelementeschicht des SOI-Substratmaterials dBEschi(opt) optimale vertikale Ausdehnung der Bauelementeschicht des SOI- Substratmaterials E Elektrische Feldstärke Ekrit Kritische Feldstärke gms Übertragungsleitwert IC Kollektorstrom IC,satt Sättigungskollektorstrom IE Emitterstrom Ie Elektronenstrom IG Gate-Ladestrom Il Löcherstrom I0 Eingeprägter Strom der Stromquelle aus dynamischem Ersatzschaltbild JDpin Durchlaßstromdichte des pin-Diodenanteils eines IGBT k Boltzmann-Konstante L Kanallänge La Ambipolare Diffusionslänge Ln Diffusionslänge Elektronen Lp Diffusionslänge Löcher NA Akzeptordichte NB Dotierungskonzentration Pufferzone NBEschi Dotierung der Bauelementeschicht von SOI-Substratmaterial ND Donatordichte NTrschi Dotierung der Trägerschicht von SOI-Substratmaterial n n-Typ Halbleiter ni Eigenleitungs-Ladungsträgerdichte p p-Typ Halbleiter Q Ladung QA Gespeicherte Ladungsträger im Kollektorbereich QB Ladung im Pufferbereich QDm Überschuß-Minoritätsladungträger in der Pufferzone QDr Verbliebene Ladungsträger in n--Basis q Elementarladung RG Gate-Widerstand rC Kollektorausgangswiderstand S „Swing“ Charakteristik unterhalb der Einsatzspannung T Temperatur t Zeit U Spannung

114 Anhang A1

Ub Betriebsspannung UC Kollektorspannung UCES Spannung zwischen Kollektor und Emitter bei Emitter-Gate Kurzschluß UD Durchlaßspannung des IGBT UDpin Durchlaßspannung des pin-Diodenanteils eines IGBT UDmos Durchlaßspannung des MOS-Transistoranteils eines IGBT UG Gate-Spannung UGE Gate-Emitterspannung UT Einsatzspannung WD Breite des Überschwemmungsbereiches mit Ladungsträgern des pin-Dioden- anteils eines IGBT im Durchlaßfall WL Verarmte Basisbreite des pnp-Transistoranteils des IGBT Z Räumliche Ausdehnung des IGBT / Kanalweite des IGBT αpnp Stromverstärkung des Bipolartransistoranteils des IGBT αT Basistransportfaktor β Transkonduktanz βmax Maximale Transkonduktanz ε Dielektrizitätskonstante µ Beweglichkeit der Ladungsträger µmax Maximale Beweglichkeit der Ladungsträger µns Beweglichkeit Elektronen τ Lebensdauer τB Effektive Laufzeit der Löcher durch die Pufferschicht und die Basisschicht τH Lebensdauer Hochinjektion τn Lebensdauer Elektronen τp Lebensdauer Löcher θ Beweglichkeitsmodulation ρ Raumladungsdichte

Anhang A2 115

Lebenslauf Persönliche Daten Name Sven Berberich Geburtstag 12.02.1972 Geburtsort Miltenberg Familienstand verheiratet Schulbildung 09/1978 – 08/1982 Grundschule Kleinheubach 09/1982 – 08/1988 Gymnasium Miltenberg 09/1988 – 07/1991 Gymnasium Amorbach Abschluß: Abitur Studium 10/1991 – 12/1997 Studium der Elektrotechnik an der Friedrich-Alexander-Universität Erlangen/Nürnberg Abschluß: Diplom Berufliche Tätigkeit 01/1998 – 05/1998 Entwicklungsingenieur bei der Firma Semikron GmbH 06/1998 – 09/2000 Wissenschaftlicher Assistent an der Otto-von-Guerike Universität in Magdeburg seit 10/2000 Wissenschaftlicher Mitarbeiter am Fraunhofer Institut für Integrierte Systeme und Bauelementetechnologie (FhG – IISB), Erlangen seit 09/2001 Leiter der Gruppe Bauelemente am FhG – IISB

116 Anhang A3

Veröffentlichungen S.E. Berberich. Entwicklung von Trench-Ätzprozessen für dielektrische Isolation. Mitteilung des Fraunhofer IIS-B 3/2001 S. 3-4. N. Yasenov, S. E. Berberich, L. Frey, H. Ryssel. Design, Fabrication and Characterization of a Microactuator for Nebulization of Fluids. AISEM 12.-14. Februar 2003 in Trient (Italien). Proceedings S. 388-391. S. E. Berberich. Dielektrisch isolierte hochspannungs-/hochtemperaturfeste IC-Technologie. Bayerisches Kompetenznetzwerk für Mechatronik (BKM) Zwischenbegutachtung, 06.-07. Mai 2003 in Augsburg. BKM Berichte S. 79-84. S. E. Berberich. Integrierbare Hochvoltbauelemente und integrierbare leistungselektronische Schaltungen. Bayerisches Kompetenznetzwerk für Mechatronik (BKM) Zwischenbegutach-tung, 06.-07. Mai 2003 in Augsburg. BKM Berichte S. 91-94. S. E. Berberich, A.J. Bauer, L. Frey, H. Ryssel. Trench Sidewall Doping for Lateral Power Devices. ESSDERC 16.-18. September 2003 in Estoril (Portugal). Proceedings S. 379-382. S. E. Berberich, A.J. Bauer, L. Frey, H. Ryssel. Triple Trench Gate IGBTs. ISPSD 22.-26. Mai 2005 in Santa Barbara (USA). Accepted Paper.

Anhang A4 117

Danksagung An dieser Stelle möchte ich mich bei allen bedanken, die zum Gelingen dieser Arbeit beige-tragen haben. Herrn Prof. Dr. Ryssel danke ich für die Überlassung des Themas und die Mög-lichkeit, die Arbeit am Fraunhofer-Institut für Integrierte Systeme und Bauelementetechnolo-gie durchführen zu können. Herrn Prof. Dr. Glauert danke ich für die Übernahme des Zweit-gutachtens. Herrn Prof. Dr. Stoisiek, Herrn PD Dr. Lothar Frey, Herrn Dr. Anton Bauer und Herrn Mi-chael Jank danke ich für zahlreiche konstruktive Diskussionen. Mein besonderer Dank gilt der Gruppe Bauelemente für die hervorragende Zusammenarbeit und das freundschaftliche Verhältnis. Herzlichen Dank möchte ich auch allen sagen, die im Reinraum am Gelingen des „IGBT-Prozesses“ mitgewirkt haben. Besonders erwähnen möch-te ich hierbei Frau Gudrun Rattmann und Herrn Martin Heilmann, die sich wertvoll und kon-struktiv in die Prozeßentwicklung eingebracht haben. Allen Mitarbeitern des Fraunhofer-Institutes für Integrierte Systeme und Bauelementetechno-logie und des Lehrstuhls für Elektronische Bauelemente gilt mein Dank für das stets gute Ar-beitsklima. Schließlich bedanke ich mich noch bei meiner Frau Bettina, die mir während der gesamten Promotionszeit Motivation und Unterstützung war.

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Entwicklung, Herstellung und Charakterisierung von ... · MOSFET IGBT Frequenz (kHz) 1 10 100 1000 7 5 3 1 9 11 GTO Thyristor. 2 1. Einleitung dichte und geringer Durchlaßwiderstand,