Implémentation Physique de Circuits Intégrés Numériques ou Mixtes (Backend) Emmanuel GRENADOS ([email protected]) December 15, 2009

Implémentation Physique de Circuits Intégrés Numériques ou Mixtes

(Backend)

Emmanuel GRENADOS ([email protected])

December 15, 2009

February 15, 2008Cours d'Implémentation Physique de C.I. Numériques -

p.2

Sommaire

Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation

Exemple concret d’implémentation

Introduction :

NXP et objet du cours

Conclusion


p.3

Introduction



Introduction :


But de la présentation

NXP Semiconducteur à Caen

Conclusion

NXP Semiconducteur


p.4

Introduction – NXP Semiconducteur



Introduction :


Conclusion



NXP Semiconducteur


p.5

NXP Semiconducteur

Créé en 2006 (précédemment une division de Philips)

Fait partie du Top-10 des fabricants de semi-conducteurs avec des revenus de 6.3 milliards de $ en 2007

Domaines d’activités principaux : – Home (digital TV)– Automotive (car radios, keyless…)– Identification (RFID, NFC, epassports…)– MMS (ARM, power supply control, I2C…)– Solid State Lighting

Environ 37500 employés (6000 ingenieurs)

Une organisation globale :– 13 centres de production et assemblage, 26 centres de R&D repartis dans 12 pays,

4 ‘system labs’ et plus de 100 bureaux de vente– 50 ans d’expérience dans les semi-conducteurs


p.6

NXP SemiconducteurPourcentage de ventes par région en 2007

28%

62%

24%

USAEuropeAPAC


p.7

NXP SemiconducteurTechnologies

Développement de procédés– Partenariat de développement:

• Avec STM, et Freescale• Avec de “grands” fondeurs: SSMC, TSMC, …

– Leader dans les process QUBIC pour les applications RF.

Méthodologies– Prototypage rapide : vérification des systèmes plus rapide– Standard Design : Afin de faciliter la réutilisation des IPs

Recherche et Innovation – Développement de systèmes et nouvelles solutions


p.8

Introduction – NXP à Caen



Introduction :


Conclusion



NXP Semiconducteur


p.9


Environ 1000 personnes

600 ingénieurs et cadres


p.10

NXP Semiconducteur à CaenLes Business Lines (BLs)

Le but est de proposer des solutions système aux clients et d’en assurer le développement-marketing et la mise en production.

Les compétences sont– Conception de circuits analogiques– Conception de systèmes numériques (développement des circuits, du logiciel

embarqué et de l’application)– Marketing– Industrialisation et suivi de production

Les domaines d’activités sont– Tuners analogiques et numériques (cable-terrestre-Satellite)– Fonctions RF pour les applications mobiles (3GSM, CDMA, Dect, blue tooth)– Convertisseurs A/N– Accès conditionnel (smart card)– Fonctions numériques d’imagerie (JPEG)– Communication numérique– Décodeur-encodeur MPEG2 pour la TV numérique


p.11

Introduction – But de la Présentation



Introduction :


Conclusion



NXP Semiconducteur


p.12

Objectifs de la présentation

Cette présentation décrit la réalisation de la partie physique d’un circuit (aussi appelé Back end) en s’appuyant sur la revue des contraintes techniques et l’étude d’un cas réel.

– Description de l’environnement technique nécessaire à la réalisation d’un circuit.

– Description des différentes phases d’implémentation physique pour un circuit en technologie 0.09 microns


p.13

Technologies Mises en Oeuvre



Introduction :

Philips et objet du cours

Conclusion

Constat : Une intégration toujours plus grandeConséquence : Les méthodes de conception, CoReUse

Conséquence : S’affranchir des limites liées aux nouvelles technologies

Limites Physiques

Limites électriques

Contraintes mécaniques


p.14

Intégration Toujours plus Grande…



Introduction :


Conclusion



Limites Physiques




p.15

Intégration Toujours plus Grande…L’histoire

Un peu d’histoire sur la densité d’intégration– small scale integration => ultra large scale integration

SSI MSI LSI VLSI ULSI10 102 103 104 105 106 107portes/puce

1960 1970 1980 1990 2000


p.16

Intégration Toujours plus Grande…Le futur (?)

Prévoir le futur en terme d’intégration– la loi de Moore: d ’après Gordon Moore, chaque puce est

approximativement deux fois plus puissante que la précédente et son délai de développement varie entre 18 et 24 mois (1965 !)


p.17

Intégration Toujours plus Grande…Les technologies

Les différents types de technologie

Le MOS est prépondérant dans l’industrie du semiconducteur


p.18

Intégration Toujours plus Grande…Conséquences

Utiliser des méthodes de conception et d’implémentation appropriées pour faire face à la complexité des circuits (System On a Chip).

S’affranchir des nouvelles limites techniques qui se présentent pour chaque nouvelle technologie.


p.19

Méthodes de conception



Introduction :


Conclusion



Limites Physiques




p.20

Méthodes de ConceptionIntroduction

L’amélioration de la productivité comparée à la loi de Moore.

Le grand fossé : Il est de plus en plus complexe d’intégrer la complexité

Design Productivity(20-25% CAGR)

0.35µ 0.25µ 0.18µ 0.15µ 0.12µ 0.1µ

Lo

g S

ca

leGates/cm2

Moore’s Law(59% CAGR)

Software Productivity(8-10% CAGR)


p.21

Méthodes de ConceptionIntroduction

Maintenant, il est reconnu dans l’industrie que

la ré-utilisation (ReUse) de la propriété intellectuelleest indispensable pour s’en sortir.

Il y a 10 ans, L’introduction des techniques de synthèse

était la solution


p.22

Méthodes de ConceptionIntroduction – Intellectual Property

VSIA: Virtual Socket Interface Alliance : “Alliance of companies that recognized that

no means existed to design larger and larger ICs that met the growing demand for more complex electric systems

while at the same time less time was available to develop more reliable components and systems”

VSIA is chartered to define, develop, authorize, test and promoteopen standards relating to:

- data formats- test methodologies- interfaces

About 225 companies (25% European)

Conception basée sur ‘Sea-of-IP’ :

En dehors de NXP, le sujet est reconnu par de nombreuses compagnies :


p.23


RTL

Netlist

Layout

Behavioural

model

Block 2

spec.

Block 1

spec.

RTL

Netlist

Layout

Chip

integration

(interconnect)

Behavioural

model

Packaging Integration

RTL

Netlist

Behavioural

model

Layout

Afin de s’assurer que les blocks s’intègre convenablement au niveau d’un circuit :

CoReUse standards & constraints:

- directory structure- views- naming conventions - bus/interface standards- clock strategy- ...

Integration :Packaging

Décomposition d’un projet :


p.24


– Les IPs peuvent être définis à différents endroits (multi-site)– Les IPs peuvent être conçus à des moment différents

Le projet de développement du Core et du circuit peuvent être séparés :

Certains IPs peuvent être utilisés :• Comme variantes ou nouvelles versions dans un circuit• Dans d’autres circuits

Le flot de conception d’un ‘IP’ est divisé entre :

• Intégration: Consiste à intégrer le Core dans le système• Packaging: Comprend la conception du Core et sa livraison

avec un format donné


p.25

Méthodes de ConceptionIntroduction - Integration

IP p

rovi

der

Co

re q

ual

ifie

r

Co

re p

acka

ger

So

C i

nte

gra

tor

IP(x,y,z)C

usto

mis

e Core

Integrator/Packager Communication

L’intégrateur de SOC :Définit les contraintes des CoresCommande les coresLes intègre dans le système


p.26

Méthodes de ConceptionIntroduction - CoReUse

Qu’est ce qu’un Core dans la terminologie CoReUse ?

Définition d’un Core:

C’est un bloc de propriété intellectuelle (Intellectual Property)

Qui est packagé et qualifié selon les standards CoReUse


p.27

Méthodes de ConceptionIntroduction – CoReUse – les Cores

Soft RTL, Documentation, Synthesis et DfT scripts

Firm Netlist, DfT implementationtiming (placement) constraints

Hard Layout, timing verified, LVS/DRC checked

Solid Silicium de Test (test chip, FPLD)


p.28

Méthodes de ConceptionIntroduction – CoReUse – les Cores

IP p

rovi

der

Co

re q

ual

ifie

r

Co

re p

acka

ger

So

C i

nte

gra

tor

IP(x,y,z)

Cus

tom

ise

Core

Integrator/Packager Communication

Soft Core

Firm Core

Hard Core


p.29

Méthodes de ConceptionIntroduction – CoReUse – Firm Core

Firm core : Exemple un CPU livré avec une description de niveau porte


p.30

Méthodes de ConceptionIntroduction – CoReUse – Hard Core

Hard core : Exemple une RAM et un oscillateur (analogique)


p.31

Méthodes de ConceptionIntroduction – CoReUse – Hard Core

Bond Pad Height

w/spacing

IO Cell Height

In Line Pad Pitch

Staggered Pad Pitch

Librairie de base : Standard cell

Librairie de base :Pad (In line ou Staggered)

Hauteur de rangéeDe Standard cells


p.32

Méthodes de ConceptionIntroduction – CoReUse – Intégration

Pads E/S

Hard core Analogique

Soft core Graphique

Hard core Mémoires

Firm core CPU


p.33

Méthodes de ConceptionIntroduction – CoReUse en Backend

Les notions de ré-utilisation du travail existant en back-end se retrouvent à plusieurs niveaux

– A travers les notions de librairies pouvant être vue comme des briques élémentaires de conception.

– A travers les notions de blocs dur (hard core), mou (soft core) ou intermédiaire (firm core) pouvant être ré utilisés

– A travers l’organisation de la base de données. Les outils et fichiers utilisés se retrouvent dans l’organisation des répertoires de travail.


p.34

Méthodes de ConceptionCoReUse – Backend – Librairies

Les librairies sont des collections d’éléments de base pouvant être physiquement implémentés.

Ces éléments doivent permettre d’assurer une implémentation efficace des fonctions en prenant en compte certains phénomènes physiques :

– Phénomènes d’Antennes (accumulation de charges sur les grilles de transistors lors des phases d’implantation ionique).

– Phénomènes de latch up.– Phénomènes d’ESD (surtout au niveau des Pads).– Electromigration

Chaque élément de librairie doit fournir aux outils les informations provenant d’une caractérisation. Ceci pour permettre

– Les estimations de temps de propagation– Les estimations de consommation– Le placement et le routage (taille de cellule, blocages)– Les simulations– Les vérifications


p.35


Une librairie contient des éléments technologiques communs à toutes les cellules

– Paramètres technologiques pour les extractions d’éléments parasites– Règles d’implémentation physique = Design Rule (distance entre metaux

par exemple).– Des Tables de caractérisation des cellules en terme de temps de

propagation, pentes, et consommation.– Des tables de pondération (derating) pour tenir compte des des conditions

d’utilisation • Procédé : rapide – lent – typique• Températures de fonctionnement (0-125 sur le cristal en consumer)• Tensions de fonctionnement (1.1-1.3 Volt en 0.12 micron consumer)


p.36


Eléments de librairies Standard cell : Un exemple de contenu => 1500 cellules

Logiques :– Des portes logiques (NAND, NOR)– Des fonctions booléennes (combinaison de NAND, Nor)– Des bascules et des latchs (faible consommation, tolérantes au skew, ou de taille

minimale)– Des fonctions arithmétiques– Des auto-maintiens pour bus 3 états– Des cellules delay, des buffers et inverseurs– Multiplexeurs, demultiplexeurs– ‘Switchs’ programmable par niveaux vias

Liées aux contraintes back end :– Cellules de remplissage (filler cell)– Cellule de découplage – Cellules de protection contre les effets d’antennes (à base de diodes).


p.37

Méthodes de ConceptionCoReUse – Backend – Organisation

Base de données et fichiers normalisés pour les blocks et librairies


p.38

Limites Technologiques



Introduction :


Conclusion



Limites Physiques




p.39


la loi de (Arthur) Rock: le coût des immobilisations nécessaires à la fabrication des semi-conducteurs double tous les quatre ans


p.40


Devant cela :

A t’on le droit à l’erreur en conception ?

– Il y a une demande en outils de conception de plus en plus précis pour mieux analyser et contourner les limites. Notamment sur les aspects physiques (objet du cours) et fonctionnels.


p.41


Limites « électriques »

Limites thermiques ou mécaniques

Limites « lithographiques et technologiques »


p.42



p.43


Limites physiques– Les étapes de fabrication d’un circuit et les règles de conception– Les limites lithographiques et l’OPC (optical proximity correction)– Les règles de conception pour la ‘fabricabilité’ (Design For

Manufacturability)

Limites électriques– Éléments parasites, temps de propagation et couplage capacitif– L’EMC (electromagnetic compatibility)– Consommation, chute de tension, électromigration et courants de fuite– Divers : Phénomène d’antenne, SER, Electrons chauds– Les décharges électrostatique (ESD)– Le latch-up


p.44

Limites Physiques



Introduction :


Conclusion



Limites Physiques




p.45

Limites Physiques – Fabrication



Introduction :


Conclusion



Limites Physiques

Les étapes de fabrication et les règles de conception

Règles pour la ‘fabricabilité’ (Design For Manufacturability)

Techniques de correction optique


p.46

Limites Physiques – FabricationZones d’Isolation

Litho & Etch

Oxydation (SiO2)

P- Substrate

Définition des zones d’isolation (entre parties actives) : Oxydation (Si3N4)


p.47

Limites Physiques – FabricationIsolation

Mise en place de l’isolation entre parties actives (STI = Shallow Trench Isolation) :

•Croissance thermique d’un oxyde puis dépôt de nitride.

P- Substrate

300 à 500 nm

•Dry Etching pour créer les puits.

•Dépôt par plasma d’un oxyde épais dans les puits

• planarisation par CMP (Chemical Mecanical Polishing)


p.48

Limites Physiques – FabricationIsolation

STI ( Shallow Trench Isolation)

Top Corner Rounding Bottom Corner Rounding


p.49

Limites Physiques – FabricationN-Well et P-Well

Implantation des zones Nwell et Pwell (par épitaxie par exemple).

P- Substrate

N-well P-well

Oxyde fin (quelques nanomètres).


p.50

Limites Physiques – FabricationFinalisation des Transistors

Définition et ‘etching’ du poly silicium pour les bases des transistors

Transistor N: Implantation des sources et drains n+

P-substrate

N-well P-wellTransistor P : Implantation des sources et drains p+


p.51

Limites Physiques – FabricationContacts, Vias, Métal

Contacts

Metal1

Via1

P-substrate

N-well P-well

P-substrate

N-well P-well

Metal2


p.52


SiO2

SiO2

PSG

SiN

L’utilisation du Cuivre à la place de l’aluminium :

– Réduit la résistivité du metal de 33%.

– Améliore les limites liées à l’électromigration

– Donne de meilleures performances par rapport aux effets d’antennes


p.53


Metal 2

Metal 3

Metal 4

Metal 5

Metal 6

Metal 1

Contact


p.54

Limites Physiques – FabricationMasques

Sur les technologies CMOS de 25 à 35 masques sont nécessaires

Exemple :– GDS2 : format de sortie d’un

‘design’, donne 25 niveaux.– Physiquement : cela donnera 28

masques dans cet exemple.


p.55

Limites Physiques – FabricationDesign Rules

Les Designs rules : Elles traduisent les limites géométriques liées aux différentes étapes et aux outils de fabrication.


p.56

Limites Physiques – Correction Optique



Introduction :


Conclusion



Limites Physiques





p.57

Limites Physiques – Correction OptiqueOptical Proximity Correction (OPC)

32

1.51

0.4 0.350.25

0.180.13

0.10.07

0.05

0.50.6

0.01

0.1

1

10

1980 1990 2000 2010

Year

Mic

ron

s

Abovewavelength

Nearwavelength

Belowwavelength

g-line=436nm

i-line=365nm

DUV=248nm

193=193nm 157 (VUV)

=157nm

Stretching out wavelength

Pulling in feature size


p.58


La longueur d’onde de la lumière est proche des dimensions à traiter lors des étapes de photolithographie.

Il y a perte d’information durant le transfert du ‘pattern’ géométrique.

3 issues : Fin de ligne

arrondi des coins

Effet de proximité

Ces effets sont supprimés par les techniques de correction optique

(OPC)


p.59


Without OPC

OPC


p.60

Limites Physiques – Design for Manufacture



Introduction :


Conclusion



Limites Physiques





p.61


Le but de ces règles est de favoriser le rendement de production sur un produit donné.

Le coût de fabrication d’un produit est lié au :– Choix du process– Surface du produit– Durée du test– Rendement de fabrication

La DFM permet d’agir sur le rendement et améliore la fiabilité d’un produit.

N = nombre de circuits par Wafer


p.62


Point influents sur rendement d’un produit – La densité de défauts d’un procédé de fabrication (D0)

– La fenêtre de fabrication. De laquelle sont déduites les contraintes de conception (Worst case conditions et Best case conditions)

– La surface du circuit

– Les marginalités du design :• La DFM aide à minimiser les cas limites difficile à prendre en compte par le

procédé de fabrication (même si autorisés par les règles de conception).


p.63

Limites Physiques – Design for ManufactureParticules


p.64

Limites Physiques – Design for ManufactureAlignement

Exemple de mauvais alignement entre active et poly– Une différence entre le drain et la source des transistors– Problèmes d’appairage d’éléments critique pour l’analogique– Les conditions de fonctionnement sont différentes pour chaque transistors.


p.65

Limites Physiques – Design for ManufactureDensité de Métal


p.66

Limites Physiques – Design for ManufactureRecommandations

Avoir des densités homogènes (métaux, active, poly)

Élargir les fins de fils

Écarter les fils

Utiliser la redondance des contacts et vias

Étendre le poly sur l’active

Éviter de se positionner systématiquement sur les règles d’espacement minimales.

Placer les dimensions critiques toujours dans la même orientation

…


p.67

Limites Physiques – Design for ManufactureExemple d’Extension


p.68

Limites Physiques – Design for ManufactureExemple “Enclosed Area”


p.69

Limites Physiques – Design for ManufactureExemple “Wire Spreading”


p.70

Limites Physiques – Design for ManufactureExemple “Density Gradient”


p.71

Limites Physiques – Design for ManufactureExemple “Metal Extension”


p.72

Limites Physiques – Design for ManufactureExemple “Vias/Contacts spreading”


p.73

Limites Electriques



Introduction :


Conclusion



Limites Physiques




p.74

Limites Electriques – Soft Error



Introduction :


Conclusion



Limites Physiques


Les Soft Error Rate

Phénomènes d’antenne

EMC (Electromagnetic compatibility)

Les Courants de fuite

La consommation avec

-chutes de tension

-Electromigration

-Bruit substrat

Les temps de propagation des signaux et le couplage capacitif entres signaux (cross talk)Les ESD (electrostatic discharge) et le latch up.


p.75

Limites Physiques – Soft ErrorDescription

Une ‘Soft Error rate’ provient d’un élément extérieur au circuit capable d’altérer momentanément le fonctionnement par un changement d’état. Typiquement une particule alpha qui va charger un point mémoire et le faire changer d’état. Il n’y a pas destruction du circuit mais seulement altération du fonctionnement. Ce phénomène et de plus en plus marqué avec la réduction des dimensions. Prenons l’exemple d’un point mémoire :


p.76

Limites Physiques – Soft ErrorSources de SER

Les particules alpha : Les packages et les soudures contiennent des traces d’isotropes radioactifs capables de générer des particules alpha. Le nombre de particule alpha est très dépendant du type de package utilisé (et du plastique utilisé).

Les rayons cosmiques haute énergie : Ces particules proviennent de rayonnement solaire ou de supernova par exemple. Contrairement aux particules alpha liées aux boîtiers, l’impact des rayons cosmique est très difficile à réduire car il faudrait une solide protection physique (mur de béton !). La seule alternative pour réduire l’effet des rayons est de le faire en jouant sur les paramètres du process ou par design.


p.77

Limites Physiques – Soft Error Que faire ?

Pour nos tensions d’alimentation l’effet prédominant est lié aux particules alpha

Afin de diminuer l’impact des SER il est possible de jouer sur le choix du plastique du boîtier

Il est possible de rendre plus résistant les cellules mémoire.

Il est aussi possible d’introduire de la correction d’erreur dans les mémoires.


p.78

Limites Electriques – Antennes



Introduction :


Conclusion



Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.79

Limites Physiques – AntennesDescription

Avec les techniques de ‘plasma etching’ des particules chargées électriquement sont collectées sur les surfaces conductrices du wafer (poly silicium, métaux) lors de la fabrication.

Il y a alors création de forts champs électriques pouvant dégrader les bases des transistors avec leurs oxydes fins (gate oxyde). Il s’agit du phénomène d’antenne.

Afin d’éviter la dégradation des transistors, les librairies comportent des cellules de protection (diode pour la décharge).

Nous utilisons aussi des techniques de routage permettant d’évacuer les charges par les niveaux métalliques supérieurs : lorsque le métal ajouté permet de relier la grille du transistor au drain ou à la source du transistor précedent, les charges accumulées sont évacuées par ce chemin.


p.80

Limites Electriques – EMC



Introduction :


Conclusion



Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.81

Limites Physiques – EMCDescription

Durant son fonctionnement, un circuit génère des appels de courants, cela se traduit par des bruits d’alimentation susceptibles de perturber l’ensemble d’une application. Les appels de courant peuvent générer des perturbations électromagnétiques car Il y a de nombreux éléments qui se comportent comme des antennes :

– Les ‘Bond pads’ et les fils de connections au boîtier– Le boîtier– Le ‘board’ d’application (PCB).

Un certain nombre de précautions sont prises afin de réduire les appels de courant dans un circuit, ce qui permet d’avoir de meilleures performances électromagnétiques ‘EMC’.


p.82

Limites Physiques – EMCExemple

Bruits liés à la commutation des entrées sorties du circuit

One standard cell row

Vss rail Vddrail

Supply pad

Power pin

bonding Bruits liés à la commutation de la logique interne, cadencée sur des horloges

output pin

Output pad


p.83

Limites Physiques – EMCCommutation des IOs

Si tous les pads commutent en même temps d(Ivdde)/dt augmente

L’idéal serait donc que chaque amplificateur de sortie ait sa propre paire d’alimentation, ce qui est irréaliste dans la majorité des cas.

L’étude sera de calculer le nombre d’amplificateurs qu’on peut mettre pour une paire d’alimentation, pour que le pic de tension ne dépasse pas une certaine valeur qu’on jugera acceptable comme bruit, et cela par tout type d’amplificateurs.

Règles pour minimiser le bruit dans les alimentations :– Séparation des alimentations entre le corps et les amplificateurs de sortie :

Ceci évite de trop perturber le cœur du circuit ou les parties analogiques.– Limiter le nombre d’amplificateurs de sortie par paire de vdde/vsse– Introduction du “SSO”


p.84

Limites Physiques – EMCCommutation des IOs – exemple

Estimation du bruit pour un circuit : Simulation pour référenceModélisation des pads de sortie avec le boîtier et estimation du courant d’alimentation.


p.85

Limites Physiques – EMCCommutation des IOs – exemple

Programme matlab pour dimensionner le nombre d’alimentations dédiées à chaque sortie pour une sur oscillation donnée.Note : L’électromigration doit aussi être prise en compte.


p.86

Limites Physiques – EMCCellules Internes

Bruits liés à la commutation interne dans un circuit : 2 cas sont considérés dans la modélisation :

– Appel de courant lors de la commutation d’une porteCet appel est à pondérer par le facteur d’activité de la porte

une valeur standard est de 30%.

– Appel de courant lors de la commutation d’une bascule• Partie horloge : Le facteur d’activité est de 100%• Partie chemin de donnée : Le facteur d’activité moyen est de

30%

Un programme donne la capacité de découplage optimale pour une sur oscillation donnée sur les alimentations. Une capacité de découplage est une capacité présentée entre l’alimentation Vdd et Vss d’une rangée de standard cells.

Cd

Cl

Cl

Ce V(t)

Cd

Cl

Cl

Lneq

Hneq

Wneq

Rout

Modélisation d’une porte

Modélisation d’une porte avec capacité de découplage


p.87

Limites Physiques – EMCCellules Internes

Wrow

• Les bruits de commutation déterminent la longueur des rangées de cellules standard. la résistivité ne doit pas amener une constante de temps trop importante dans la charge-décharge des cellules de découplage vers les cellules standard.• Un cas moyen avec 20% de découplage est estimé pour dimensionner W track et W row.


p.88

Limites Électriques – Leakage



Introduction :


Conclusion

Constat : Une intégration toujours plus grande

Conséquence : Les méthodes de conception, core reuse


Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.89

Limites Electriques – Leakage

Un courant de fuite passe à travers un transistor dont le canal est fermé

– L’importance de la fuite depend des composants utilisés

• Taille des transistors utilisés (L,W)• Differentes tension de seuil Vt

– Même en veille un circuit consomme à cause de ce courant de fuite !

Vdd = 1

Gnd = 0

0 0 0 01A Z

on

off

Leakage current


p.90

Limites Électriques – Leakage

0.4 0.7 3.8 9.4 17.4 40.9 74.2

High_VTLow_VT

0

5

10

15

20

25

30

35

Leakage Power (mW)

Gate Density (Mgates)

High_VT Low_VT


p.91

Limites Électriques – Power



Introduction :


Conclusion




Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.92

Limites Electriques - Power

Lors d’un changement d’état de la grille, les 2 transistors sont entre-ouverts. L’un se ferme et l’autre s’ouvre : un courant les traverse, le courant interne

– La valeur du courant dépend de la pente du signal d’entrée et de la capacité de sortie (et des caractéristiques des transistors utilisés)

Lorsque les 2 transistors ont terminé leur transition, il reste un courant qui charge le signal de sortie, le courant de transition

– La valeur du courant dépend en grande partie du réseau RC à charger

Vdd = 1

Gnd = 0

1 0 0 0

A Z

On/off

Courant interne

On/off

Courant de transition1

0

Vdd = 1

Gnd = 0

1 1 1 00A Z

off

onCourant de transition

Courant de fuite


p.93

Limites Électriques – Power

La consommation d’un circuit peut devenir une limitation

Elle détermine le choix du boîtier et la température de fonctionnement d’un circuit. Pour les produits grand public: entre 0 et 70 degrés (air ambiant)

Elle détermine les flux de courant moyen et par conséquent le dimensionnement des alimentations pour prendre en compte l’électromigration et les chutes de potentiel.

Evaluation de la consommation d’un circuit : Nous avons 2 méthodes d’évaluation de la consommation d’un circuit.

– L’une prédictive et globale : Elle est basée sur la consommation moyenne par porte dans un circuit avec un coefficient d’activité appliqué à chacune des fonctions. En première approximation la consommation est proportionnelle à : C * V² * F

– l’autre analytique : Elle est basée sur des résultats de simulations.


p.94

Limites Électriques – PowerMéthode Globale

Block nameEquivalent gates

Frequency (Mhz)

Activity when working

% of use in a complete application

Power Values (mW)

Memory map Parameters:IP VDEC 10000 54 0.3 100 4.785230769

IP AUDIO 10000 72 0.3 100 6.380307692 Maximum valuesCMOS12 Power

data

GFX CHAIN 22.72984615(first values) (µW/Mhz)

Display 10000 40.5 0.3 100 3.588923077 nd2x1 0.021Osd 10000 40.5 0.3 100 3.588923077 nd2x05 0.01575Curseur 10000 40.5 0.3 100 3.588923077 df1sqx1 (clk) 0.021Teletext 10000 40.5 0.3 100 3.588923077 df1sqx1 (changing data) 0.055Mixer 10000 40.5 0.3 100 3.588923077Denc 10000 27 0.3 100 2.392615385 Number of nand 12Sync656 10000 27 0.3 100 2.392615385 gate for one flip-flop CPU + PI BUS FAST 35.77846154PR1910 10000 120 0.3 100 10.63384615 Nominal activity 0.3EJTAG 10000 120 0.3 0 3.876923077MIU 10000 120 0.3 100 10.63384615Interrupt controller 10000 120 0.3 100 10.63384615


p.95

Limites Électriques – PowerMéthode Globale

BLOCKRAM/ ROM type

RAM/ ROM

(length)

RAM/ ROM

(width)

Act

ivity

whe

n w

orki

ng%

of u

se in

a c

ompl

ete

appl

icat

ion

Pow

er V

alue

s (m

W)

MEMORY INTERFACE (Franck)CDU-MojoC12FSRAM 192 33 133 30 0.3 100 1.197NEW C12FSRAM 112 36 133 20 0.3 100 0.798

MPEG DECODING (Arnaud)VIDEO DECODERPARSERIQUANT C12FSRAM 128 8 54 10 0.3 100 0.162IDCT C12FSRAM 64 12 54 10 0.3 100 0.162

C12FSRAM 64 12 54 10 0.3 100 0.162


p.96

Limites Électriques – PowerMéthode Analytique

Une simulation est effectuée sur le circuit avec la ‘netlist’ niveau ‘portes’: Elle donne un fichier d’activité par nœuds (vcd , saif). Il y a aussi la possibilité sans simulation de faire une analyse statistique.

L’outil permet de calculer en fonction du layout le courant et la consommation moyen – instantané – par nœuds. Il est aussi possible d’avoir une cartographie. Les chutes de tensions sont aussi disponibles. Les outils utilisés sont Voltage Storm (Cadence) ou RedHawk (Apache), une bonne corrélation est notée avec les mesures.

Sur des circuits numériques avec beaucoup de ‘standard cells’, les horloges contribuent pour plus de 70% dans la consommation totale du circuit.


p.97

Limites Électriques – PowerMéthode Analytique Le courant moyen est calculé sur chaque cellule

(leakage+internal+switching) en utilisant powermeter(Voltage Storm) : courant total = somme des courants des cellules

Le réseau d’alimentation est extrait en un réseau de résistances avec Voltage Storm.

Le calcul de chute de potentiel est fait sur chaque cellule (réseaux gnd et vdd) en utilsant les réseau de résistances et un modèle de source de courant pour chaque cellule en utilisant la formule U=RI? ? ?

I1 I2 I3 I4

gnd

vdd ?

? ? ? ?

switch

current

time

Mean current per cell

Same area

Courant sur une cellule

Total current(leak+internal+switch)


p.98


Le dimensionnement des alimentations doit prendre en compte les chutes de tensions. Les circuits grand public sont spécifiés pour travailler dans des Bornes Vdd +/-10%.

Typiquement une chute de tension interne inférieure à 50 mV est demandée pour un circuit en technologie C090 (Vdd=1.2 Volt). Ce delta Vdd se décompose en :

– Chutes dans le PCB (application), le package du CI, les IOs– Chutes dans les grilles d’alimentations– Chutes dans les rangées de standard cells

Le dimensionnement de la grille d’alimentation est faite à l’aide de VoltageStorm ou d’un outil interne.


p.99


Voltage drop Courant Violations d’électromigrations

I max = 2ma / microns de largeur


p.100

Limites Électriques – Timing et Coupling



Introduction :


Conclusion




Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.101

D Q

CP

D Q

CP

logic

clock

data logic logic

flip flop 1 flip flop 2

clock

D1

Q1

D2

Q2

Logic delay Logic delay

CP->Q CP->Q

Design synchrone : la logique entre 2 bascules doit opérer en moins d’un cycle !

1 cycle = 1 clock period



p.102


lu_table_template( del_0_100 ) {

variable_1 : input_net_transition; /* DTRAN */

index_1( "0.006, 0.06, 0.12, 0.24, 0.6" );

variable_2 : total_output_net_capacitance; /* OLOAD */

index_2( "0.001, 0.0067, 0.0167, 0.04, 0.1" );

}

cell_rise( del_0_100 ) {

values( " 0.023094, 0.066505, 0.141950, 0.317602, 0.770579", \

" 0.054718, 0.103233, 0.178905, 0.354636, 0.807046", \

" 0.082283, 0.141673, 0.219827, 0.395705, 0.847821", \

" 0.127828, 0.207491, 0.299708, 0.478326, 0.930423", \

" 0.233955, 0.367952, 0.498027, 0.717267, 1.179349" );

}

rise_transition( del_0_100 ) {

values( " 0.024378, 0.101626, 0.236990, 0.552077, 1.369290", \

" 0.032334, 0.102839, 0.237156, 0.554744, 1.364512", \

" 0.043456, 0.111383, 0.238846, 0.552790, 1.363382", \

" 0.065469, 0.136668, 0.254385, 0.554832, 1.365281", \

" 0.121996, 0.207264, 0.328738, 0.601543, 1.371966" );

}

Tous les delais entre entrées et sorties sont mesurés (simulés) pour chaque cellule et décrits dans un fichier : le fichier .lib (synopsys)

– Décrit tous les chemins possibles entre toutes les entrées et toutes les sorties

– Les délais sont fournis sous forme de matrice : dépendent de la pente du signal d’entrée et de la capacité du signal de sortie

– Les pentes de sortie sont fournies sous forme de matrice : dépendent de la pente du signal d’entrée et de la capacité du signal de sortie

Input slew Output slewDelay (A rising to Z falling)

Output load

A Z

Input slew Output slew

Delay (A falling to Z rising)


p.103


Les connexions métalliques sont équivalentes à des réseaux RC (voire RLC à haute fréquence)

Les RC parasites sont extraits du circuit routé (y compris les capacités de couplage entre fils) dans un fichier de parasites : le fichier spef

– Dans le logiciel de placement/routage à l’aide de captables (précaracterisation des capacités)

– Pour l’analyse finale avec une extraction précise


p.104

Limites Electriques – Timing et Coupling


p.105


La bascule est un composant à mémoire

Elle garde sa valeur entre 2 front montants d’horloge

Mais elle n’a pas un comportement idéal– Il y a un certain temps autour du front

montant d’horloge pendant laquelle la donnée d’entrée doit être stable : la fenètre de métastabilité

• Un changement d’état de la valeur d’entrée durant cette fenètre donne un résultat indefini !

• La partie de la fenètre avant le front montant d’horloge est appelée le temps de setup

• La partie de la fenètre après le front montant d’horloge est appelée le temps de hold

– Il y aussi un délai entre le front montant de l’horloge et la présence de la donnée sur la sortie, le CP to Q

D Q

CP

Data_in Data_out

Clock

setup

hold

Metastability window

CP

D

Don’t care Don’t care

Stable

CPtoQMemorized dataQ

Normal behaviour

Unstable

Undefined data

setup

hold

Metastability window

CP

D

CPtoQQ

Metastability problem


p.106


TCP->Q + TLOGIC < TCYCLE – TSETUP

D Q

CP

D Q

CP

data logic logic


clock

D1

Q1

D2

Q2

CP->Q CP->Q

ff metastability window : input data must be stable

T Ff setup time Ff hold time

too long logic path

logic


too long logic path

? ?

logic


?

logic path

logic



p.107

Limites Électriques – Timing et CouplingTCP->Q + TLOGIC < TCYCLE – TSETUP

Réduire TSETUP : cellule différente– Action limitée

Réduire TCP->Q : cellule differente– Action limitée

Augmenter TCYCLE

– Réduction des performances

Réduire TLOGIC

– En changeant la force des cellules => pentes courtes => delais courts

– En rapprochant les cellules– En restructurant la logique (differents

types de cellule mais mêmes équations entre bascules)

Corriger une violation de setup


p.108


TCP->Q + TLOGIC > TCP2-CP1 + THOLD

clock

Clock CP2D2

Clock CP1

Q2

data

D1

Q1

D Q

CP

D Q

CP


CP->Q CP->Q

Clock skew

RC network

logic


FF setup time

Too early

Too early

FF hold time

logic


FF setup time

Too early

Too early

FF hold time

? ? ?

logic


FF setup timeFF hold time


p.109


Réduire THOLD : cellule différent– Action limitée

Réduire TCP->Q : cellule différente– Action limitée

Réduire TCP2-CP1

– En construisant un arbre d’horloge

Augmenter TLOGIC

– En changeant la force des cellules => longues pentes => longs délais

– En écartant les cellules les unes des autres

– En ajoutant des buffers ou des cellules de délai

TCP->Q + TLOGIC > TCP2-CP1 + THOLD Corriger une violation de hold


p.110


Dans les technologies modernes, les temps de propagation des signaux dépendent pour 30% des temps de propagation dans les cellules et pour le reste des temps de propagation dans le routage.

– Avec la réduction des dimensions les contacts sont de plus en plus résistifs– Avec la réduction des dimensions les fils sont de plus en plus étroits, hauts et

proches. Cela ce traduit par des capacités de couplage dont l’influence est de plus en plus marquée.

Comme décrit dans la section liée aux librairies, les outils d’analyse et d’extraction sont de plus en plus fins. Le but est double :

– Vérifier les timings pour le setup et le hold ainsi que les contraintes sur les entrées sorties . Cette phase de vérification est appelée analyse statique des ‘timings’ (STA). Pour l’analyse finale (précise) on parle de signoff.

– Optimiser le placement et faire une re-synthèse basée sur le placement et un reroutage rapide si nécessaire.


p.111

Limites Électriques – Timing et CouplingExemple d’Analyse

Une violation de 0.272ns sur le temps de pré-positionnement

setup attendu.


p.112



p.113

Limites Electriques – Timing et Coupling – Off Chip Variation

Faire des circuits en fonderie n’est pas une science exacte : On observe des variations de paramètres (largeur, diffusion…) entre les circuits

– En numérique, le seul paramètre important est la variation du délai

De plus chaque circuit peut opérer à differentes temperatures ou tensions d’alimentation : impact sur les délais

– Tension élevée = délais courts– Temperature basse = délais courts

Au premier ordre on considère que chaque circuit opère à un PVT donné (le même pour tout le circuit)

Les PVT avec les délais les plus courts, les plus longs ou les delais moyens sont appelés les PVT corner :

– Best Case, Typical Case et Worst Case – Pour avoir le maximum de circuits bons, nous

devons nous assurer qu’ils fonctionnent entre les corners BC et WC

PVT (delays)

Number of chips

BC Corner

WC Corner

TYP Corner


p.114

Limites Electriques – Timing et Coupling – On Chip Variation

En fait, le process n’est pas uniforme, même à l’interieur d’un circuit

– Et c’est d’autant plus vrai qu’on diminue les dimensions critiques

2 composants/métaux identiques meuvent avoir des comportements differents (delais, pentes)

– Des differences systématiques dues aux instruments des fonderie (optique…)

• Plus de differences pour des composants plus éloignés : possible de le gerer dans les outils (LOCV)

– Des differences aléatoires dues aux dépots de particules lors de la fabrication

• Peut apparaitre sur n’importe quel composant mais statistiquement il y a peu de chance que ça arrive sur plusieurs composants du même chemin.

Il faut rajouter des marges de timing supplémentaires pour tenir compte de la variabilité qui n’a pas été prise en compte dans l’analyse : OCV

C090 Crolles2


p.115

Limites Électriques – Timing et CouplingLe Crosstalk

2 types de problèmes fonctionnels peuvent apparaître: introduction d’un ‘glitch’ sur un état ou d’un ‘delay’ sur une transition.

?

Agresseur

Victime

C couplage

transition

Bruit injecté


p.116

Limites Électriques – Timing et CouplingLe Crosstalk – Glitch

Lors d’une transition sur l’agresseur, le glitch transmis par la capacité de couplage peut être d’une amplitude suffisamment importante pour provoquer une changement d’ état non voulu de la cellule réceptrice victime.

Agresseur Victime

VL

VH

VTH

VTL

VL to VH

VH to VL


p.117

Limites Électriques – Timing et CouplingLe Crosstalk – Delay Impact

Agr

esse

ur Victim

e

VL to VH

VL to VH

VL to VHVH to VL

VH to VL

VH to VL

± Delay

Lorsque victime et agresseur(s) changent d’état en même temps; si les fronts sont identiques, le signal victime est accéléré; si les fronts sont opposés, le signal victime est retardé.

VTH

VTL

VTL

VTH


p.118

Limites Électriques – Timing et CouplingLe Crosstalk – Outil et Analyse

Outil : CeltIC de Cadence™

Pendant l’extraction des R,C des fils, un fichier contenant toutes les capacités de couplage du ‘design’ est généré et sert d’entrée à CeltIC en plus des informations de ‘timing’ et des paramètres technologiques.

Critère permettant de définir s’il y a violation de crosstalk: Sensibilité (capacité de la cellule à propager le bruit en entrée).

Si la sensibilité de la cellule réceptrice est supérieure à 1, il y a intensification du bruit.

0 0.5

1

robustemarginal

violation


p.119

Limites Électriques – Timing et CouplingLe Crosstalk – Outil et Analyse

Toute sensibilité supérieure à 1 n’est pas systématiquement synonyme de violation

Une cellule de logique combinatoire se comporte comme un filtre passe-bas et le bruit propagé peut ne pas avoir un large pic.

Cellules critiques: de type ‘latch’ (flip-flops, registres).

CeltIC peut ignorer les violations de sensibilité sur de la logique et propager le bruit, pouvant se combiner aux bruits de chaque fil, jusqu’à un latch.

Log

clk

d q ?

Agresseur

Victime


p.120

Limites Électriques – Timing et CouplingLe Crosstalk – Correction

Possibilité de router en spécifiant une distance maximale sur laquelle 2 fils peuvent être parallèles.

Changer de niveau de métal le fil victime ou le re-router.(1)

Rehausser la force du ‘driver’ victime.(2)

Insérer un ‘buffer’ sur le fil victime pour réduire le couplage.(3)

Blinder le fil victime par GND (4)

Agr

ess

eur

laye

r M

n Victim

e layer M

n

Mn

Mn

Mn±1

X0.5 X1

AZ

Gnd!Gnd!

(1) (2) (3) (4)


p.121

Limites Électriques – ESD & Latch-up



Introduction :


Conclusion




Limites Physiques


Les Soft Error Rate





-chutes de tension

-Electromigration

-Bruit substrat



p.122

Limites Électriques – ESD & Latch-upPorteurs Chauds

Effet cumulatif causé par des champs électriques importants. Cet effet change la distribution de charge sur le drain du transistor affecté, les caractéristiques changent aussi. C’est l’une des raisons pour laquelle les tensions de fonctionnement diminuent avec la réduction des technologies.


p.123

Limites Électriques – ESD & Latch-upESD

+++++-- ---

+++++-- ---

+++++-----

C

Frottement

Frottement &

Arrachement


p.124

Limites Électriques – ESD & Latch-upESD

+ qor - q

+ qou - q

MACHINE

ESD – HUMAN MODEL ESD - MACHINE MODEL


p.125

Limites Électriques – ESD & Latch-upESD – Human Model

C100pF

L R

Classe 0 : 0 à 250V Classe 1a : 250 à 500VClasse 1b : 500 à 1000VClasse 1c : 1000 à 2000VClasse 2 : 2000 à 4000VClasse 3 : > ou = 4000V

1500 7.5 nH

Ityp ~1.2 à 1.5A

(pour 2000V)


p.126

Limites Électriques – ESD & Latch-upESD – Machine Model

C200pF

L R

Classe 1 : 0 à 200VClasse 2 : 200 à 400VClasse 3 : > ou = 400V

10 0.5µH

Forme d ’onde

Ityp ~2.8 à 3.8A

(pour 200V)


p.127

Limites Électriques – ESD & Latch-upESD protection (ideal)


p.128

Limites Électriques – ESD & Latch-upESD protection

Le premier étage composé de D3 et T1-R1 protége le circuit contre les amplitudes de tension excessives (positive et négative)

La résistance R et la capacité du nœud N2 forment un filtre passe bas contre les parasites HF (spike). R sert par ailleurs de limiteur de courant

Les diodes D1 et D2 forment une deuxième barrière avec des diodes de ‘clamp’.

Input logicRD3

T1

R1

D1

D2Entrée


p.129

Limites Électriques – ESD & Latch-upESD Exemple

PAD

Zoom

PAD PAD


p.130

Limites Électriques – ESD & Latch-upESD Exemple


p.131

Limites Électriques – ESD & Latch-upLatch-up

Une structure parasite PNP et NPN (thyristor) devient conductrice si A devient suffisamment positif ou si B devient suffisamment faible par rapport à Vdd. Cette conduction conduit à un court circuit pouvant être destructif.

Solution : S’assurer que la résistance de Nwell et Pwell est suffisamment faible afin de limiter les tensions sur les points A et B.

P-substrate

N-well P-well

P+ P+ N+ N+

Vddgnd

A

B


p.132

Limites Électriques – ESD & Latch-upLatch-up

Technologique : S’assurer que la résistance de Nwell et Pwell est suffisamment faible afin de limiter les tensions sur les points A et B.

Conception : Dans les librairies, s’assurer qu’il y a suffisamment de prises substrats connectées au VSS (pour le point B) et prises Pwell connectés au VSS (pour le point A).

Conception : Pour les cellules avec de fort ‘drive’, le PMOS et le NMOS doivent être à une distance suffisante. Des anneaux de gardes diminuent le risque


p.133

Contraintes Mécaniques



Introduction :


Conclusion




Limites Physiques




p.134

Contraintes MécaniquesExemples

En dilatation thermique entre le boîtier et le silicium. – Le choix des matériaux des boîtiers et de la colle est important surtout

pour les circuits ayant de grandes dimensions (supérieur à 1 cm2)

En contrainte de ‘bonding’– Choix des matériaux– Angles du fil de bonding entre le boîtier et le silicium– Longueur du fils de bonding


p.135

Exemple d’Implémentation



Introduction :


Conclusion

Organisation d’un projet (pour l’implementation)

Etude

Flot de conception du topFlot de conception des macro blocs


p.136

Exemple d’Implémentation – Organisation



Introduction :


Conclusion


Etude



p.137

Exemple Concret – OrganisationCas Ideal

IC Top level preparationLib, partitioning, pinning, electrical evaluations, Abstract of super macro blocks

Top levelPlace and Route, preparation of timing analysis

IC Top level verificationEMC, LVS, DRC, Static analysis

Block levelSuper macro block PKS + place and route + LVS/DRC and timing check

Clock blockP&R + aligment

Block levelComplex Super macro block (Logic Bist or Emperor)

Netlist freeze GDS2 release


p.138

Exemple Concret – OrganisationCas Réel

alpha release run Final runShortest time

RTL freeze alpha release

GDS2 alpha relNetlist Freeze

IC Top level preparation

Top level IC Top level verification

Block level

Clock block

Block levelComplex

GDS2 final release

See previous sheet


p.139

Exemple Concret – OrganisationCorrection Métal

Metal fix feasability

IC Top level verification

Block level or top level Route + LVS/DRC and timing check

Netlist update GDS2 release


p.140

Exemple d’Implémentation – Étude



Introduction :


Conclusion


Étude



p.141

Exemple Concret – Étude

Technologie : en fonction de la maturité du process, du coût de celui ci, de la surface estimée du circuit et du nombre d’entrée sorties estimées

Stratégie d’implémentation – Pour les alimentations : dimensionnement, grille ou plan de masse, chutes de

potentiel– Pour les horloges : équilibrage au top ou dans les blocs, définition des skews

acceptables et de l’utilisation de PLLs ou d’aligneurs– Le partitionnement logique du circuit ( ‘feedthru’, Re partitionning …)– Stratégie d’implémentation par rapport à l’EMC, l’electromigration, les antennes)– Définition de la stratégie et du flot d’implémentation et de vérification pour le

• placement routage• EMC, Electromogration, crosstalk

– Stratégie DFM

Choix des librairies et des hard/firm/soft blocs en fonction des contraintes de consommation/fuite, fréquence, alimentation …

Choix des outils qualifiés


p.142

Exemple d’Implémentation – Top Level



Introduction :


Conclusion


Etude



p.143

Exemple Concret – Top

Package PinningPad Ring

Floorplanning

Routing

Parasitic extraction,

Static Timing Analysis

Physical verifications (LVS, DRC)

Size estimation

Chip finishing Physical verifications (LVS, DRC)

From Front-end

+ DFT

Top netlist and partitionning


p.144


Front-end Blocks

Back-end Macro Blocks

aud_vmsp_shell

clock_tcb

gfx_vd_spi_shell

mmi_fpi_shell

aligner


p.145



Floorplanning

Routing




Size estimation




p.146

Exemple Concret – TopSize Estimation

Memory size estimation based on abstract size

Standard cell size estimation based on synthesis reports

Analogue block estimation based on abstract size

Total chip size includes top power ring, pads, seal ring + saw line

Total

10,72021526

Top spare space + bsc (% of core) 5 0,536010763Core w/o power ring 11,25622602

Power ring (µm) Core-Pads halo (µm)2*10,25 50,02

Core with power ring 11,93750842

I/O pad height (µm) Bond pad height (µm)191,06 193,8

Core with pads 17,8488502

seal ring (µm) Saw line (µm) Saw line (µm)20 100 80

Core with saw line 19,75575778

Core w/o power ring (no top space left)

CoreSize of a Nd2x1 gate (mm2) 8,0688E-06Size of a Nd2x05 gate (mm2) 6,0516E-06

Block name Equivalent gatesArea (mm2) avec

émulation de scanMemory mapIP VDEC 0,565773IP AUDIO 0,501139GFX CHAIN 0,939255Display 33000 0,1976Osd 40000 0,232186Curseur 0 0Teletext 0 0Mixer 22000 0,12251Denc 48000 0,27712Sync656 7200 0,041933CPU + PI BUS FAST 0,739572PR1910 150000 0,90774EJTAG 8400 0,05083344

MIU 60000 0,363096Interrupt controller 6500 0,0393354BCU fpi 5200 0,03146832PI-PI bridge 5700 0,03449412DMA controller 73000 0,4417668PERIPHERALS - PI BUS SLOW 0,648586IR capture/blaster 8000 0,0484128RS232 UART * 2 17600 0,10650816I2C * 2 5000 0,030258ISO-7816 UART = smart-card 13200 0,07988112GPIO 6600 0,03994056BCU spi 3000 0,0181548Boot 7000 0,0423612Reset 3400 0,02057544Config 2500 0,015129VMSP 0,787231MMI 0,50852CDU 30000 0,181548Sif 45000 0,272322MISC 0,2995542TCB 12000 0,0726192Clock generator 20000 0,121032JTAG 17500 0,105903ALIGNER 15000 0,090774

Total w/o memories 649800 5,0804042

Average row utilization (%) 75Total block core 812250 6,35050525

Memories

BLOCKRAM/ ROM type RAM/ ROM (length) RAM/ ROM (width) BWE x y z b desired model frequency (MHz) Estimated Area (mm2)

MEMORY INTERFACE (Franck)CDU-Mojo NEW C12FSRAM 192 33 54 4 0 33 192x33 133 0,0492

C12FSRAM 112 36 24 4 0 36 112x36 133 0,042968

MPEG DECODING (Arnaud)VIDEO DECODERPARSERIQUANT C12FSRAM 128 8 32 4 0 8 128x8 54 0,01785IDCT C12FSRAM 64 12 16 4 0 12 64x12 54 0,018944

C12FSRAM 64 12 16 4 0 12 64x12 54 0,018944C12FSRAM 64 18 16 4 0 18 64x18 54 0,023828C12FSRAM 64 18 16 4 0 18 64x18 54 0,023828C12FSRAM 64 18 16 4 0 18 64x18 54 0,023828

MBPU

MC C12FSRAM 40 36 10 4 0 36 40x36 54 0,038591C12FSRAM 40 36 10 4 0 36 40x36 54 0,038591C12FSRAM 32 32 8 4 0 32 32x32 54 0,03555C12FSRAM 32 32 8 4 0 32 32x32 54 0,03555C12FSRAM 32 32 8 4 0 32 32x32 54 0,03555

AUDIO DECODING (Cecile)EPICS C12FSRAM 7168 20 448 16 0 20 0 81 0,461944

C12FSRAM 256 20 64 4 0 20 0 81 0,039388KROM 8704 20 0 0 0 20 0 81 0,130464KROM 22016 32 0 0 0 32 0 81 0,387476

DISPLAY CHAIN (Delphine)MPEG DISPLAY C12FSRAM 360 32 bwe 90 4 0 32 0 40,5 0,065886

C12FSRAM 360 32 bwe 90 4 0 32 0 40,5 0,065886OSD C12FSRAM 256 30 64 4 0 30 256x30 40,5 0,051528

C12FSRAM 256 30 64 4 0 30 256x30 40,5 0,051528C12FSRAM 248 32 62 4 0 32 248x32 40,5 0,053325

VIDEO MIXER C12FSRAM 64 30 16 4 0 30 64x30 27 0,0339C12FSRAM 64 30 16 4 0 30 64x30 27 0,0339C12FSRAM 256 16 64 4 0 16 256x16 40,5 0,034121C12FSRAM 16 32 4 4 0 32 16x32 40,5 0,03555C12FSRAM 64 8 16 4 0 8 64x8 40,5 0,01554

DENC 0 0 0 0 0 0 0 0 0CCIR input & Synchro 0 0 0 0 0 0 0 0 0

VMSP ()NEW C12FSRAM 512 16 128 4 0 8 512x16 108 0,048462

C12FSRAM 1024 18 256 4 0 18 1024x18 108 0,095473C12FSRAM 128 16 32 4 0 16 128x16 108 0,02533C12FSRAM 48 32 12 4 0 32 48x32 108 0,035076C12FSRAM 104 104 26 4 0 104 104x104 108 0,100329C12FSRAM 64 18 16 4 0 18 64x18 108 0,023828C12FSRAM 1024 32 256 4 0 32 1024x32 108 0,141966C12FSRAM 64 32 16 4 0 32 64x32 108 0,035076

RAMs CPU_FPI C12FSRAM 1024 32 0,141966C12FSRAM 2048 32 0,253579C12FSRAM 256 22 0,042136C12FTSRAM 32 32 0,019436C12FTSRAM 32 36 0,020679

Analog devices

Device Estimated Area (mm2)Plls 0,425Xtal oscillator 0,033Ring oscillator 0,003558171Power on reset 0,002236Hexdac 0,642648Hexdac halo (µm) 200Hexdac + halo 1,003309317


p.147



Floorplanning

Routing




Size estimation




p.148

Exemple Concret – TopPackage Pinning

MOJO Spec

Pin list Package type (QFP208)

Power

estimate


p.149

Exemple Concret – TopPackage Bonding

Pads to be bonded in the package

(QFP208)

Package (QFP208)

fingersBonding

wires


p.150



Floorplanning

Routing




Size estimation




p.151

Exemple Concret – TopPartitioning

T-PI C-Access

TM32

ICP+MMI

VideoVMPGCAB

1394

UVMSP3

PR3940

M-PI

clk_memclk_

mem

clk_mem_utm_3218

clk_mem

clk_tpi

clk_tpi_utm_3218

clk_fpiclk_mips

clk_mpi

clk_tstamp

uclocks

pr3940

PI bridge

PI bridge

tm3218MMI

PIMI

PIMIPIMI

PCI

DE

MBS

AICP 1-2

VMPG

VIP 1-2

VMSP 1-2

3D

TPBC

PIC

SPDIO

AIO 1-3

SSI

GPIO

TS-DMA

USB

1394

TM-DBG

BOOT

DMA

DBG

RESET

CLOCKS

UART 1-3

SMCARD 1-2

GLOBAL 1-2

MPBC

FPBC

PICEJTAG

MMI Bus 143/166MHz

F-PI bus 143/166MHz

M-PI bus 72/83MHzT-PI bus 72/83MHz

IIC 1-222 agents

21 agents

D’une description logique

A physique

En considérant les contraintes de timing, de routage, et en minimisant les tailles des bus de communication


p.152

Exemple Concret – TopPhysical Prototyping

Afin d’effectuer le bon partitionnement d’un circuit et en y associant le floorplan optimum, une méthode de prototypage physique est utilisée.

Elle consiste à – prendre une netlist représentative du circuit – faire des essais de partitions – Mener un flot rapide (de prototypage) permettant de définir le floorplan et

estimer les timing du circuit. Les résultats sont grossiers mais suffisant pour valider les choix

– L’outil repartitionne les netlists physiques et insère les ‘feed-thrus’ si nécessaire.


p.153



Floorplanning

Routing




Size estimation


Top netlist


p.154

Exemple Concret – TopFloorplanning

DACs

DACs

Macro Blocks + Dacs

Core size estimation

Taille du Core

Note : Cette étape peut être couverte en même temps que le partitioning avec le ‘physical prototyping’ utilisant first encounter


p.155

Exemple Concret – TopFloorplanning

Addition of the

pad ring

DACsMacro Block pins placement

Supply of the chip: Metal 5 + Metal 6

Note : Cette étape peut être couverte en même temps que le partitioning avec le ‘physical prototyping’ utilisant first encounter


p.156



Floorplanning

Routing




Size estimation


Top netlist


p.157

Exemple Concret – TopRouting

DACs

SD

RA

M I

/F

MIU I/F

Slow PI, DTL,

Clocks


p.158



Floorplanning

Routing




Size estimation


Top netlist


p.159

Exemple Concret – TopChip Finishing

Rxxx1tCrystal Name:

Rxxx1t

PhilipsCorporate Name:

Philips

fffffff fffffff

Identification Patterns

Seal ring

Saw line

Tiling


p.160



Floorplanning

Routing




Size estimation


Top netlist


p.161


L’ensemble des étapes est ‘scripté’ afin de pouvoir répéter rapidement le flot en cas de changement de spécification ou en cas de correction de bug.

Les scripts sont fait à partir de ‘makefile’. Ainsi les étapes du flot sont reprises uniquement à partir de la modification. Ceci permet d’optimiser les temps d’exécution et évite d’oublier une mise à jour de la base de données.


p.162

Exemple d’Implémentation – Block Level



Introduction :


Conclusion


Etude



p.163

Exemple Concret – Block

Top floorplanning

Pin position

Macro block shape

Macro block netlist

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

From Front-end

+ DFT

Scan-chain flip-flop list

Timing constraints

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.164

Exemple Concret – Block FloorplanFLOORPLAN

Row area: standard cell

zone

Macro block boundary

Hard block location:

Memories

Analogue block

(power on reset)

Supply grid:Vertical: Metal 5

Horizontal: Metal 6


p.165

Exemple Concret – Block Floorplan

Tool : Encounter

Pins positions and Power Grid provided by top level

Block backend designer is responsible for floorplan and power connection inside the block

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.166

Exemple Concret – Block Placement

Description of rows:

Abstract of a flip-flop:

vdd

gnd

Metal 1 pins

Metal 1 blockages

vdd

gndvdd

gnd

Flip of the cell to fit the

supply rows

Placement of standard cells

on a grid

PLACEMENT


p.167


Result after placement in

the macro block

Placement is based on connectivity of

nets

The scan chains are reordered to

minimise the routing length

Timing constraints are used for timing driven placement

PLACEMENT


p.168


Tool : Encounter

Timing Driven Placement– Take account of timing constraints and routability

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.169

Exemple Concret – Block Clock Tree

Clock pin

Clock propagation time to two flip-flops could be different of

several ns due to great net load and routing differences:

blue path is longer than red one

We have to insert inverters to balance the

different paths

Clock path (in red)

CLOCK TREES


p.170

Exemple Concret – Block Clock Tree

Inverters insertion

The goal is to have a skew between timing

paths of

200 ps max

in each macro block and for each clock

CLOCK TREES


p.171

Exemple concret – Block Clock Tree

Small skew ~200ps target

Short transition times

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CPD Q

CP

D Q

CP

D Q

CP

D Q

CP

Root pin Through pin

Leaf pins

Max skew

Max slew

Excluded pin

(skew don’t care cells)

Reduce hold and slew problems but :

- Need additional area

- High current peak on supplies during the skew time

- Can be complex to define :

- parts of trees common to different clocks

- clock divisions

- gated clocks, reconvergent clocks…


p.172

Exemple Concret – Post CTS Constraints

Tool: Encounter + TCL scripting

Automated constraints changes inside Encounter to take account of clock trees depths in future optimizations

Macroblock Designed

Removed common clock tree depth to external delay

Added common clock tree depth to input delay

CLK1

CLK2

CLK4

CLK3

Clock tree depth in block

Same depth on all clocks

Same mean depth line

Added insertion delay on clock to get the same mean depth on all clocks

Time = 0


p.173

Exemple Concret – Block Setup Correction

Slow logic glue

CP CP

D1 D2Q1 Q2

Clock

Max logic delay

Violation

Tsetup

Faster logicglue

(bigger drives => smaller slews =>reduced delays)

max logic delay

Previous data Data

Slack>0

SETUP OPT


p.174

Exemple Concret – Block Setup Correction

Tool: Encounter

Automated constraints update– Balance clock trees depths– Redefine IO constraints

Real skew used on same clock paths

Same mean clock depth + uncertainty margin on different clock paths (due to skew in top level alignement)

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.175

Exemple Concret – Block Hold Correction

D2 Data

Violation

Q1 Data

CP CP

D1 D2Q1 Q2

Clock

Early_clk Late_clk

Early_clk

Late_clk

Skew

Thold

Clocktree

(buffer or delay line)

Data

Slack>0


p.176

Exemple Concret – Block Hold Correction

Tool: Encounter

Best Case Libraries

Automated constraints update– Balance clock trees depths– Redefine IO constraints



FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.177

Exemple Concret – Block Test Correction

Tool: Encounter

Best Case Libraries

Automated constraints update– Redefine clock frequencies to 1 unique test frequency– Balance clock trees depths– Redefine IO constraints– Remove all falsepaths/multicycle…



FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.178

Exemple Concret – Antenna prevention

Tool: Encounter

Antenna diodes insertion on input gates

Then design is filled with decap/filler cells (holes between standard cells)

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.179

Exemple Concret – Block Global Routing

Global routing : generates a fast routing estimate

Tool: Nanoroute

Timing Driven Global Routing

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.180

Exemple Concret – Block Final Route

Metal 1

Metal 2

Metal 3

Metal 4

Metal 5

Vias

CM

OS

12, p

roce

ssed

in C

roll

es

Metal 6


p.181


Metal 6

Metal 5

Metal 2

Metal 3

Metal 4

Metal 1

Metal layers:

Vias


p.182



p.183


Tool: Nanoroute

With antenna fixing by routing (no cell adding)

Start by routing clocks

Then other signals routing

Automatic incremental corrections until 0 violations

Via doubling (& DfM aware)

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.184

Exemple Concret – Block Extraction

Wire physical extraction

Collected in a spef file

Parasitic capacitors

Routing resistors

EXTRACTION


p.185

Exemple Concret – Block Extraction

Tool: QRC

spef detailed parasitics file export (for Static Timing Analysis)

Cross Coupling parasitics included (for Crosstalk analysis)

FLOORPLAN

PLACEMENT

CLOCK TREES

SETUP OPT

TEST OPT

HOLD OPT

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION


p.186

Exemple concret – Block STA

D Q

CP

D Q

CP

D Q

CP

D Q

CP

D Q

CP

Static Timing Analysis – propagate all clocks and

data delays through cells and wires

– Trace all possibilities (without taking account of functionality)

• Rising and falling edge• Different paths through

logic– check all timing violations

and report paths• Setup, Hold on flipflops• User constraints on input

and output interfaces• Gated clocks• Max Slews / Load• …

SETUP HOLD CHECKS

SETUP HOLD CHECKS


p.187

Exemple Concret – Block STA

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION

DELAY CALC

DRC / LVS

STA

CROSSTALK

FPROOF

POWER

Tool: Primetime

Multiple checks :– Setup checks with Worst Case libraries with multiple RC corners– Hold Checks with Best Case libraries with multiple RC corners– Hold Checks in Test Mode with Best Case libraries with multiple RC corners

Can includes : – On Chip Variation– Crosstalk incremental delays– Voltage drop effects on cell delays


p.188

Exemple Concret – Block Crosstalk Analysis

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION

DELAY CALC

DRC / LVS

STA

CROSSTALK

FPROOF

POWER

Tool : CeltIC

Glitch analysis :Induced voltage peak high enough to make gate switch

Effect on timing (incremental delay file for Static Timing Analysis)

Propagation through logic to flipflops/latches and check only on flipflops/latches

NO CHECK HERE CHECK HERE


p.189

Exemple Concret – Block Power Analysis

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION

DELAY CALC

DRC / LVS

STA

CROSSTALK

FPROOF

POWER

Tool : Power analyser and Voltage storm

Max voltage drop check

Rail Analysis (current, electromigration, voltage drop)

Macroblock Power Consumption

Export voltage drop on all cells for use in Static Timing Analysis


p.190

Exemple Concret – Block Formal Proof

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION

DELAY CALC

DRC / LVS

STA

CROSSTALK

FPROOF

POWER

Tool: Verplex

Formal proof between starting (frontend) and final (routed) verilog netlist– Check that functionality has not changed between registers (flipflops)

Scanchains are not checked (because reordered during the flow)

Compare


p.191

Exemple Concret – Physical Verifications

GLOBAL ROUTE

FINAL ROUTE

EXTRACTION

DELAY CALC

DRC / LVS

STA

CROSSTALK

FPROOF

POWER

Tool: Calibre

GDS2 exported from Encounter

DRC Check

Antenna Check

LVS Check


p.192

Exemple Concret – Block LVS

Layout (gds2 file)

Netlist translation

Transistor level netlist

Verilog netlist (after BE)

Layout extraction

Transistor level netlist

Comparison

DRC / LVS


p.193

Exemple Concret – Block DRC

The goal is to check each

physical layer rule

Width of metal wires

Spacing between

metal wires

For example:

DRC / LVS


p.194

Conclusion



Introduction :


Conclusion


p.195

ConclusionDe plus en plus de fonctions dans un même circuit

– Plus de bruit généré– Une consommation plus élevée– Des contraintes de timing de plus en plus complexes– Des fréquences d’horloges de plus en plus élevée

• L’impact de l’inductance des fils ne sera plus negligeable

Des dimensions de plus en plus petites– Des composants plus sensibles au bruit– Des courants de fuites de plus en plus grands– Des règles physiques de plus en plus complexes (DfM, OPC…)– Approche des dimensions atomiques

• Plus de variabilité– Analyse de timing statistiques

• Les lois de la physique ne sont plus les mêmes !

L’implementation physique devient un challenge de plus en plus difficile à relever !

Mais une erreur d’implementation ou de vérification peut avoir un impact financier important (Coût des masques, Analyse et correction, Retard sur le marché)


p.196

Documents

Implémentation Physique de Circuits Intégrés Numériques ou Mixtes (Backend) Emmanuel GRENADOS ([email protected]) December 15, 2009