LTC6954 - 低位相ノイズ、トリプル出力クロック分 …...|ΔVOD| Delta VOD (Output Static) Differential Termination = 100˜, 3.5mA Mode l –30 30 mV Differential Termination

LTC6954

16954f

標準的応用例

特長概要

低位相ノイズ、トリプル出力クロック分配分周器 /ドライバ

LTC®6954は、位相ノイズが極めて小さいクロック分配デバイス・ファミリです。各デバイスは3つの出力を備えており、各出力には、個別にプログラム可能な分周器および遅延があります。以下に示すように、出力ロジック信号の種類が異なる4つのファミリ構成デバイスがあります。

LTC6954-1：3つのLVPECL出力

LTC6954-2：2つのLVPECL出力および1つのLVDS/CMOS

出力

LTC6954-3：1つのLVPECLおよび2つのLVDS/CMOS出力

LTC6954-4：3つのLVDS/CMOS出力

1～63の任意の整数で入力周波数を分周し、0～63の入力クロック・サイクルだけ各出力を遅延させるため、各出力は個別にプログラム可能です。出力デューティ・サイクルは、分周数に関わらず、常に50%になります。LVDS/CMOSはOUTxSEL

ピンを介してジャンパ選択可能であり、LVDSロジック出力またはCMOSロジック出力のいずれかを供給します。

LTC6954はリニアテクノロジーのEZSyncシステムも備えており、常に完璧なクロックの同期と整列を実現します。

全てのデバイス設定は、SPI互換のシリアル・ポートを介して制御します。

付加位相ノイズとオフセット周波数、 fIN = 622.08MHz、Mx[5:0] = 4、

fOUTx = 155.52MHz

アプリケーション

n 低ノイズのクロック分配：高速 /高分解能の A/Dコンバータのクロック制御に最適

n 20fsRMS未満の付加ジッタ（12kHz～20MHz）n 85fsRMS未満の付加ジッタ（10Hz～ナイキスト周波数）n 最大入力周波数：1.8GHz （DELAY = 0の場合のLTC6954-1）n 最大入力周波数：1.4GHz （LTC6954-1（DELAY > 0の場合）、LTC6954-2、-3、-4）n EZSync™クロック同期に適合n 独立した3つの低ノイズ出力n 4つの出力の組み合わせを使用可能n 1から63までの全ての整数を対象範囲とする

個別にプログラム可能な3つの分周器n 0から63までの全ての整数を対象範囲とする

個別にプログラム可能な3つの遅延n 接合部温度範囲：–40°C～105°C

n 高速、高分解能のADC、DAC、およびデータ収集システムのクロック制御

n 低ジッタのクロック分配L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標です。EZSyncはリニアテクノロジー社の商標です。その他全ての商標の所有権は、それぞれの所有者に帰属します。8319551、8819472を含む米国特許によって保護されています。

6954 TA01a

LVPECL OUTPUTFREQUENCYUP TO 1.8GHz

LVDS OUTPUTFREQUENCYUP TO 1.4GHz

CMOS OUTPUTFREQUENCYUP TO 250MHz

OUT2+

OUT2–DIVIDE1 TO 63

DELAY0 TO 63

OUT1+


DELAY0 TO 63

OUT0+

OUT0–

SPISERIAL

PORT

DIVIDE1 TO 63

DELAY0 TO 63

V+

3.3V0.1µF

3.3V

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–

LTC6954-3

UP TO 1.4GHz

49.9Ω

49.9Ω49.9Ω

SYNCCONTROL

SERIALPORTAND

DIGITAL

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–160

–150

–130

–120

–170

–140

6954 TA01bOFFSET FREQUENCY (Hz)

10 100 1k 1M 10M100k10k

詳細： www.linear-tech.co.jp/LTC6954

http://www.linear-tech.co.jp/LTC6954


LTC6954

26954f


ピン配置絶対最大定格

電源電圧（VA

+、VD+、VIN

+、VOUT0+、VOUT1

+、および VOUT2

+とGNDの間） ............................................................ 3.6VLTC6954-1、-2、-3のLVPECL出力 OUTxの“H”出力電圧 .........................................VOUT

+＋0.3V OUTxの“L”出力電圧 ..................................... 25mAをソースLTC6954-2、-3、-4のLVDS/CMOS出力 OUTx ..................................................... –0.3V～（VA

+ +0.3V）TEMP入力電流 ................................................................. 10mATEMPの“L”電圧 ................................................................ –0.3V他の全てのピンの電圧 ............................–0.3V～（VA

+＋0.3V）動作接合部温度範囲、TJ（Note 2）LTC6954I ............................................................ –40°C～105°C接合部温度、TJMAX ...........................................................150°C保存温度範囲................................................... –65°C～150°C

（Note 1）

13 14

TOP VIEW

37GND

UFF PACKAGE36-LEAD (4mm × 7mm) PLASTIC QFN

0.5mm LEAD PITCH

15 16 17 18

36 35 34 33 32 31VOUT2

+

OUT2–

OUT2+

VOUT2+

VOUT1+

OUT1–

OUT1+

VOUT1+

VOUT0+

OUT0–

OUT0+

VOUT0+

VIN+

GND

IN–

IN+

GND

VIN+

VA+

VA+

SYNC

VD+

SDI

SCLK

OUT2

SEL

GND

V A+

OUT1

SEL

GND

TEM

P

OUT0

SEL

GND

V A+

CS

SDO

V D+

22

21

20

19

23

24

25

26

27

28

29

30

8

9

10

11

12

7

6

5

4

3

2

1

TJMAX = 150°C, θJCbottom = 2°C/W, θJCtop = 18°C/W EXPOSED PAD (PIN 37) IS GND, MUST BE SOLDERED TO PCB GND

発注情報

鉛フリー仕様テープ・アンド・リール製品マーキングパッケージ接合部温度範囲LTC6954IUFF-1#PBF LTC6954IUFF-1#TRPBF 69541 36-Lead（4mm×7mm）Plastic QFN –40°C to 105°CLTC6954IUFF-2#PBF LTC6954IUFF-2#TRPBF 69542 36-Lead（4mm×7mm）Plastic QFN –40°C to 105°CLTC6954IUFF-3#PBF LTC6954IUFF-3#TRPBF 69543 36-Lead（4mm×7mm）Plastic QFN –40°C to 105°CLTC6954IUFF-4#PBF LTC6954IUFF-4#TRPBF 69544 36-Lead（4mm×7mm）Plastic QFN –40°C to 105°Cさらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。テープ・アンド・リールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。一部のパッケージは、指定販売チャネルを通じて、末尾に#TRMPBFの付いた500単位のリールで提供されます。


http://www.linear-tech.co.jp/leadfree/

http://www.linear-tech.co.jp/leadfree/

LTC6954

36954f


電気的特性

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

入力（IN+、IN–）fIN Input Frequency LTC6954-1, DELx = 0

LTC6954-1 (DELx > 0), LTC6954-2, -3, -4l

l

1800 1400

MHz MHz

VIN Input Signal Level Single-Ended l 0.2 0.8 1.5 VP-P

Input Slew Rate l 100 V/µs

DCIN Input Duty Cycle 50 %

Self-Bias Voltage l 1.9 2.05 2.2 V

Minimum Common Mode Level 400mVP-P Differential Input 1.8 V

Maximum Common Mode Level 400mVP-P Differential Input 2.3 V

Input Resistance Differential l 1.8 2.2 2.7 kΩ

Input Capacitance Differential 0.5 pF

出力分周器（M）Mx[5:0] Divider Range

M0[5:0], M1[5:0], M2[5:0]All Integers Included l 1 63 Cycles

DELx[5:0] Divider Delay in Input Clock Cycles DEL0[5:0], DEL1[5:0], DEL2[5:0]

All Integers Included l 0 63 Cycles

LVPECLクロック出力fOUT Frequency LTC6954-1, DELx = 0

LTC6954-1 (DELx > 0), LTC6954-2, -3, -4l

l

1800 1400

MHz MHz

|VOD| Differential Voltage (Output Static)

Single-Ended Termination = 50Ω to (VOUTx+ – 2V) l 640 775 950 mVPK

Differential Termination = 100Ω, Internal Bias On l 640 780 950 mVPK

VCM Common Mode Voltage (Output Static)

Single-Ended Termination = 50Ω to (VOUTx+ – 2V) l VOUTx

+

– 1.67VOUTx

+

– 1.42VOUTx

+

– 1.14V

Differential Termination = 100Ω, Internal Bias On l VOUTx+

– 1.67VOUTx

+

– 1.42VOUTx

+

– 1.14V

tRISE Rise Time, 20% to 80% Single-Ended Termination = 50Ω to (VOUTx+ – 2V) 110 ps

Differential Termination = 100Ω, Internal Bias On 110 ps

tFALL Fall Time, 80% to 20% Single-Ended Termination = 50Ω to (VOUTx+ – 2V) 110 ps

Differential Termination = 100Ω, Internal Bias On 110 ps

DCLVPECL Duty Cycle Mx[5:0] = 1 DCIN %

Mx[5:0] > 1 (Even or Odd) l 45 50 55 %

CMOSクロック出力fOUT Frequency l 250 MHz

VOH High Voltage (Output Static) 2.5mA Load l V+ – 0.4 V

VOL Low Voltage (Output Static) 2.5mA Load l 0.4 V

tRISE Rise Time, 20% to 80% CLOAD = 2pF, CMSINV = 1 200 ps

tFALL Fall Time, 80% to 20% CLOAD = 2pF, CMSINV = 1 170 ps

DCCMOS Duty Cycle Mx[5:0] = 1 DCIN %

Mx[5:0] > 1 (Even or Odd) l 45 50 55 %

lは全動作接合部温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、VA

+ = VD+ = VIN

+ = VOUT0+ = VOUT1

+ = VOUT2+ = 3.3V。全ての電圧値はGNDを基準にしている。（Note 2）


LTC6954

46954f


電気的特性lは全動作接合部温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、VA

+ = VD+ = VIN

+ = VOUT0+ = VOUT1



LVDSクロック出力fOUT Frequency Differential Termination = 100Ω, 3.5mA Mode l 800 MHz

Differential Termination = 50Ω, 7mA Mode l 1400 MHz|VOD| Differential Voltage

(Output Static)Differential Termination = 100Ω, 3.5mA Mode l 290 370 450 mVPK

Differential Termination = 50Ω, 7mA Mode l 290 370 450 mVPK

|ΔVOD| Delta VOD (Output Static) Differential Termination = 100Ω, 3.5mA Mode l –30 30 mVDifferential Termination = 50Ω, 7mA Mode l –30 30 mV

VOS Offset Voltage (Output Static) Differential Termination = 100Ω, 3.5mA Mode l 1.16 1.23 1.32 VDifferential Termination = 50Ω, 7mA Mode l 1.15 1.23 1.32 V

|ΔVOS| Delta VOS (Output Static) Differential Termination = 100Ω, 3.5mA Mode l –15 15 mVDifferential Termination = 50Ω, 7mA Mode l –15 15 mV

tRISE Rise Time, 20% to 80% Differential Termination = 100Ω, 3.5mA Mode 240 psDifferential Termination = 50Ω, 7mA Mode 120 ps

tFALL Fall Time, 80% to 20% Differential Termination = 100Ω, 3.5mA Mode 240 psDifferential Termination = 50Ω, 7mA Mode 120 ps

|ISA|, |ISB| Short-Circuit Current to Common Shorted to GND, 3.5mA Mode 16 mAShorted to GND, 7mA Mode 25 mA

|ISAB| Short-Circuit Current to Complementary 3.5mA Mode 4 mA7mA Mode 8 mA

DCLVDS Duty Cycle Mx[5:0] = 1 DCIN %Mx[5:0] > 1 (Even or Odd) l 45 50 55 %

出力伝播遅延tPD(LVPECL) Propagation Delay From IN to

Any LVPECL OutputMx[5:0] = 1 l 290 360 480 psMx[5:0] > 1 l 360 430 550 ps

Temperature Variation of the Propagation Delay From IN to Any LVPECL Output

Mx[5:0] = 1 l 0.65 ps/°CMx[5:0] > 1 l 0.68 ps/°C

tpd(LVDS) Propagation Delay From IN to Any LVDS Output, LVCSx = 1 (7mA Mode)

Mx[5:0] = 1 l 350 420 545 ps

Mx[5:0] > 1 l 415 480 625 ps

Temperature Variation of the Propagation Delay From IN to Any LVDS Output, LVCSx = 1 (7mA Mode)

Mx[5:0] = 1 l 0.8 ps/°CMx[5:0] > 1 l 0.85 ps/°C

Propagation Delay From IN to Any LVDS Output, LVCSx = 0 (3.5mA Mode)

Mx[5:0] = 1 480 ps

Mx[5:0] > 1 550 ps

Temperature Variation of the Propagation Delay From IN to Any LVDS Output, LVCSx = 0 (3.5mA Mode)

Mx[5:0] = 1 l 0.8 ps/°C

Mx[5:0] > 1 l 0.85 ps/°C

tpd(CMOS) Propagation Delay From IN to Any CMOS Output, Complementary Outputs (CMSINVx = 1)

Mx[5:0] = 1 1.25 ns

Mx[5:0] > 1 1.32 ns

Temperature Variation of the Propagation Delay From IN to Any CMOS Output (CMSINVx = 1)

Mx[5:0] = 1 l 1.3 ps/°CMx[5:0] > 1 l 1.4 ps/°C


LTC6954

56954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



出力スキュー

tSKEW

Skew:Any LVPECL Output to Any LVPECL Output

Mx[5:0], My[5:0] Both = 1 or Both > 1 IBIASx = 0 or 1

l –50 50 ps

Skew:Any LVPECL Output to Any LVDS Output

MLVPECL[5:0], MLVDS[5:0] Both = 1 or Both > 1 IBIASx = 0 or 1, LVCSy = 1

65 ps

Skew:Any LVPECL Output to Any LVDS Output

MLVPECL[5:0] = MLVDS[5:0] = 1 or Both > 1 IBIASx = 0 or 1, LVCSx = 0

120 ps

Skew:Any LVPECL Output to Any CMOS Output

MLVPECL[5:0], MCMOS[5:0] Both = 1 or Both > 1 IBIASx = 0 or 1, CMSINVy = 1

875 ps

Skew:Any LVDS Output to Any LVDS Output

Mx[5:0], My[5:0] Both = 1 or Both > 1 LVCSx = 1 for Both Outputs

l –50 50 ps

Skew:Any LVDS Output to Any LVDS Output

Mx[5:0], My[5:0] Both = 1 or Both > 1 LVCSx = 0 for Both Outputs

5 ps

Skew:Any LVDS Output (LVCSx = 1) to Any LVDS Output (LVCSy = 0)

Mx[5:0], My[5:0] Both = 1 or Both > 1 LVCSx = 1, LVCSy = 0

50 ps

Skew:Any LVDS Output to Any CMOS Output

MLVDS[5:0], MCMOS[5:0] Both = 1 or Both > 1 LVCSx = 1, CMSINV = 1

800 ps

Skew:Any CMOS Output to Any CMOS Output

Mx[5:0], My[5:0] Both = 1 or Both > 1 CMSINV = 1

5 ps

Skew:Any CMOS Output to Any CMOS Output, the First Output is Complementary, the Second Output is In-Phase

CMSINVx = 1, CMSINVy = 0 30 ps

Additional Skew:Any Output to Any Output, Dividers Not the Same

Mx[5:0] = 1, My[5:0] > 1 l 35 70 120 ps


LTC6954

66954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



電源電圧VA

+ Supply Range l 3.15 3.3 3.45 V

VD+ Supply Range l 3.15 3.3 3.45 V

VIN+ Supply Range l 3.15 3.3 3.45 V

VOUT0+, VOUT1

+, VOUT2+ Supply

Rangel 3.15 3.3 3.45 V

電源電流（VA+、VD

+、VIN+、VOUT0

+、VOUT1+、VOUT2

+の各電源電流の合計）LTC6954-1 fIN = 1400MHz, Power-Up Default Configuration,

OUT0SEL = OUT1SEL = OUT2SEL = VA+,

IBIAS On for All Outputs, Outputs Terminated with 100Ω Differential

l 300 335 mA

fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL = OUT1SEL = OUT2SEL = GND, IBIAS Off for All Outputs, Outputs Terminated with 50Ω to (VOUTx

+ – 2V)

l 310 350 mA

LTC6954-2 fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL = OUT1SEL = OUT2SEL = VA

+, IBIAS On for LVPECL Outputs, LVDS/CMOS = LVDS, Outputs Terminated with 100Ω Differential

l 290 325 mA

fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL = OUT1SEL = VA

+, OUT2SEL = GND, IBIAS On for LVPECL Outputs, LVDS/CMOS = CMOS, M2[5:0] = 28, fOUT2 = 50MHz, LVPECL Outputs Terminated with 100Ω Differential

l 280 320 mA


+, IBIAS On for LVPECL Output, LVDS/CMOS = LVDS, Outputs Terminated with 100Ω Differential

l 280 320 mA

fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL = VA

+, OUT1SEL = OUT2SEL = GND, IBIAS On for LVPECL Output, LVDS/CMOS = CMOS, M1[5:0] = M2[5:0] = 28, fOUT1 = fOUT2 = 50MHz, LVPECL Output Terminated with 100Ω Differential

l 278 315 mA


+, LVDS/CMOS = LVDS, Outputs Terminated with 100Ω Differential

l 270 315

fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL = OUT1SEL = OUT2SEL = GND, LVDS/CMOS = CMOS, M0[5:0], M1[5:0] = M2[5:0] = 28, fOUT0 = fOUT1 = fOUT2 = 50MHz

l 282 310 mA

ALL LTC6954 Variants PD(ALL) = 1 0.8 mA


LTC6954

76954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



電源電流変化量（Note 3）Output Divider On, LVPECL Output PD_DIVx = 0, Mx[5:0] = 1, PD_OUTx = 1 l 28 32 mA

PD_DIVx = 0, Mx[5:0] > 1, PD_OUTx = 1 l 46 54 mA

Output Driver Only, LVPECL PD_OUTx = 0, Termination = 50Ω to (VOUTx+ – 2V) l 43 50 mA

PD_OUTx = 0, IBIASx = 1 (Internal Bias On) l 39 46 mA

PD_OUTx = 0, No Internal/External Bias l 19 24 mA

Output Driver Only, LVDS PD_OUTx = 0, 3.5mA Mode, LVCSx = 0 l 31 37 mA

PD_OUTx = 0, 7mA Mode, LVCSx = 1 l 48 58 mA

Output Driver Only, CMOS PD_OUTx = 0, CMOS at 50MHz l 35 43 mA

デジタル入力（CS、SDI、SCLK、SYNC、OUT0SEL、OUT1SEL、OUT2SEL）VIH Input High Voltage l 1.55 V

VIL Input Low Voltage l 0.8 V

VIHYS Input Voltage Hysteresis CS, SDI and SCLK Only 250 mV

Input Current l –1 1 µA

デジタル出力（SDO）IOH High Level Output Current SDO, VOH = VD

+ – 400mV l –2.4 –1.5 mA

IOL Low Level Output Current SDO, VOL = 400mV l 2.2 3.4 mA

SDO Hi-Z Current l –1 1 µA

デジタル・タイミング仕様（図11および図12を参照）tCKH SCLK HIGH Pulse Width l 25 ns

tCKL SCLK LOW Pulse Width l 25 ns

tCSS CS Setup Time l 10 ns

tCSH CS HIGH Pulse Width l 10 ns

tCS SDI to SCLK Setup Time l 6 ns

tCH SDI to SCLK Hold Time l 6 ns

tDO SDO Propagation Delay CLOAD = 10pF 16 ns

tSYNCH SYNC HIGH Pulse Width l 1 ms

tSYNCL Minimum SYNC LOW Pulse Width Before Next SYNC HIGH Pulse 1 ms


LTC6954

86954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



LVPECLの付加位相ノイズ /時間ジッタ（Note 5）Phase Noise: fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz

10Hz Offset –130 dBc/Hz


1kHz Offset –148 dBc/Hz



>1MHz Offset –158 dBc/Hz

Jitter: fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz

12kHz to 20MHz Integration Bandwidth 20 fsRMS

10Hz to 311.04MHz Integration Bandwidth 80 fsRMS

Phase Noise: fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz





































LTC6954

96954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



LVPECLの付加位相ノイズ /時間ジッタ（Note 5）Phase Noise: fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz





100kHz Offset –152.5 dBc/Hz

>1MHz Offset –152.5 dBc/Hz

Jitter: fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz


10Hz to 700MHz Integration Bandwidth 100 fsRMS

Phase Noise: fIN = 1400MHz, Mx[5:0] = 4, fOUT = 350MHz










LVDSの付加位相ノイズ /時間ジッタ（LVCS = 1）（Note 5）Phase Noise: fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz





100kHz Offset –157.5 dBc/Hz

>1MHz Offset –157.5 dBc/Hz






















LTC6954

106954f











































+ = VD+ = VIN

+ = VOUT0+ = VOUT1



LTC6954

116954f































+ = VD+ = VIN

+ = VOUT0+ = VOUT1



LTC6954

126954f



+ = VD+ = VIN

+ = VOUT0+ = VOUT1



CMOSの付加位相ノイズ /時間ジッタ（Note 5）Phase Noise: fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz





























Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。また、長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与えるおそれがある。Note 2：LTC6954Iは、–40°C～105°Cの全動作接合部温度範囲で規定性能に適合することが保証されている。最大の動作条件下では、接合部温度を105°C以下に保つため、空気流または放熱が必要になる場合がある。「アプリケーション情報」のセクションで説明するように、露出パッド（ピン37）は多数のサーマル・ビアを使用してグランド・プレーンに直接半田付けすることを強く推奨する。Note 3：電源電流変化量の仕様は、各ブロックが消費する電源電流量を指している。回路ブロックの電源をオンすると、特定の構成で消費される全電源電流に、その回路ブロックの多量の電流が追加され、オフすると差し引かれる。Note 4：スキューは、1番目に示された出力の遷移を基準にして、2番目に示された出力の遷移として定義される。1番目に示された出力の後に2番目に示された出力が遷移した場合、スキューは正になる。

分周器の設定が同じである場合、IBIAS設定（IBIASx = 0または1）に関わらずLVPECL出力のスキューが公称で同じになる。分周器の設定が同じである場合、LVPECL出力の後にLVDS出力およびCMOS出力が遷移するため、これらのスキューは正になる。分周器の設定が同じである場合、全てのLVDS出力の後に全てのCMOS出力が遷移するため、これらのスキューは正になる。分周器の設定が同じである場合、7mAの電流設定（LVCS =1）のLVDS出力の後に、3.5mAの電流設定（LVCS = 0）のLVDS出力が遷移するため、これらのスキューは正になる。分周器の設定が同じである場合、相補出力（CMSINVx = 1）の後に同相CMOS出力（CMSINVx = 0）が遷移するため、このスキューは正になる。出力タイプが同じである場合、分周器設定が1（Mx[5:0] = 1）の出力の後に、分周器設定が1より大きい（Mx[5:0] > 1）出力が遷移するため、この追加スキューは正になる。Note 5：付加位相ノイズおよびジッタは、LTC6954によって付加される位相ノイズを表す。これには外部信号源からのノイズは含まれない。


LTC6954

136954f


標準的性能特性

1400MHzでのLVPECL差動出力、IBIASはディスエーブル、 RTERM = 50Ω～V+ – 2V

800MHzでのLVPECL差動出力、IBIASはディスエーブル、 RTERM = 50Ω～V+ – 2V

LVPECL差動出力の振幅と周波数、IBIASはディスエーブル、 RTERM = 50Ω～V+ – 2V

800MHzでのLVDS差動出力、 ILVDS = 3.5mA、RTERM = 100Ω （差動）

300MHzでのLVDS差動出力、 ILVDS = 3.5mA、RTERM = 100Ω （差動）

LVDS差動出力の振幅と周波数、ILVDS = 3.5mA、RTERM = 100Ω （差動）

1400MHzでのLVPECL差動出力、IBIASはイネーブル、RTERM = 100Ω（差動）

800MHzでのLVPECL差動出力、IBIASはイネーブル、RTERM = 100Ω（差動）

LVPECL差動出力の振幅と周波数、IBIASはイネーブル、RTERM = 100Ω（差動）

VA+ = VD

+ = VIN+ = VOUT0

+ = VOUT1+ = VOUT2

+ = 3.3V。注記がない限り、TA = 25°C。全ての電圧値はGNDを基準にしている。

FREQUENCY (MHz)0

0.8

DIFF

EREN

TIAL

AM

PLIT

UDE

(VPP

)

1.0

1.2

1.4

500 1000 20001500

1.6

0.9

1.1

1.3

1.5

6954 G03

FREQUENCY (MHz)0

0.6

DIFF

EREN

TIAL

AM

PLIT

UDE

(VPP

)

0.9

1.2

1.4

500 1000 20001500

1.6

0.7

1.0

0.8

1.1

1.3

1.5

6954 G06

FREQUENCY (MHz)0

0.40

DIFF

EREN

TIAL

AM

PLIT

UDE

(VPP

)

0.50

0.60

0.70

400 800 14001200200 600 1000

0.80

0.45

0.55

0.65

0.75

6954 G09

TIME (ns)0

–0.8

AMPL

ITUD

E (V

PP_D

IFF)

–0.4

0

0.4

0.5 1.0 2.01.5 2.5

0.8

–0.6

–0.2

0.2

0.6

3.0

6954 G01TIME (ns)

0–0.8

AMPL

ITUD

E (V

PP_D

IFF)

–0.4

0

0.4

1 2 43 5

0.8

–0.6

–0.2

0.2

0.6

6

6954 G02

TIME (ns)0

–0.8

AMPL

ITUD

E (V

PP_D

IFF)

–0.4

0

0.4

0.5 1.0 2.01.5 2.5

0.8

–0.6

–0.2

0.2

0.6

3.0

6954 G04TIME (ns)

0–0.8

AMPL

ITUD

E (V

PP_D

IFF)

–0.4

0

0.4

1 2 43 5

0.8

–0.6

–0.2

0.2

0.6

6

6954 G05

TIME (ns)0

–0.5

AMPL

ITUD

E (V

PP_D

IFF)

–0.2

0

0.2

1 32 4

0.5

0.4

–0.3

–0.4

–0.1

0.1

0.3

5

6954 G07TIME (ns)

0–0.5

AMPL

ITUD

E (V

PP_D

IFF)

–0.2

0

0.2

2 64 8 10

0.5

0.4

–0.3

–0.4

–0.1

0.1

0.3

12

6954 G08


LTC6954

146954f



250MHzでのCMOS出力、 CMSINV = 1、CLOAD = 2pF

100MHzでのCMOS出力、 CMSINV = 1、CLOAD = 2pF

CMOS出力の振幅と周波数およびCLOAD

LVPECL出力の付加位相ノイズ、 fIN = 1400MHz、IBIASはイネーブル、 RTERM = 100Ω（差動）

LVPECL出力の付加位相ノイズ、 fIN = 622.08MHz、IBIASはイネーブル、RTERM = 100Ω（差動）

LVPECL出力の付加位相ノイズ、 fIN = 245.76MHz、IBIASはイネーブル、RTERM = 100Ω（差動）

1400MHzでのLVDS差動出力、 ILVDS = 7mA、RTERM = 100Ω||100Ω（差動）

800MHzでのLVDS差動出力、 ILVDS = 7mA、RTERM = 100Ω||100Ω （差動）

LVDS差動出力の振幅と周波数、ILVDS = 7mA、RTERM = 100Ω||100Ω （差動）

VA+ = VD

+ = VIN+ = VOUT0

+ = VOUT1+ = VOUT2


TIME (ns)0

0

AMPL

ITUD

E (V

)

1.5

2.5

2 64 108 12 14

1.0

0.5

2.0

3.0

16

6954 G13TIME (ns)

00

AMPL

ITUD

E (V

)

1.5

2.5

5 1510 2520 30 35

1.0

0.5

2.0

3.0

40

6954 G14 FREQUENCY (MHz)0

2.0

V PP

SING

LE-E

NDED

(V)

2.6

3.0

50 150100 300200 350250 400 450

2.4

2.2

2.8

3.2

500

6954 G15

4.7pF

2pF

10pF

FREQUENCY (MHz)0

0.40

DIFF

EREN

TIAL

AM

PLIT

UDE

(VPP

)

0.50

0.60

0.70

1000 2000500 1500

0.80

0.45

0.55

0.65

0.75

6954 G12TIME (ns)

0–0.5

AMPL

ITUD

E (V

PP_D

IFF)

–0.2

0

0.2

0.25 0.75 1.751.250.50 1.0 2.01.50 2.25

0.5

0.4

–0.3

–0.4

–0.1

0.1

0.3

2.50

6954 G10

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–120

–110

–160

–170

–130

6954 G16OFFSET FREQUENCY (Hz)

10 100 1k 1M 10M100k10k

SINGLE-ENDED SINE WAVE INPUT+7dBm AT 1.4GHz

DIV = 4

DIV = 16

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–120

–160

–170

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4

DIV = 16

SINGLE-ENDED SINE WAVE INPUT+7dBm AT 622.08MHz

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


TIME (ns)0

–0.8

AMPL

ITUD

E (V

PP_D

IFF)

–0.4

0

0.6

0.5 1.5 3.52.51 2 43 4.5

–0.6

–0.2

0.4

0.2

0.8

5

6954 G11


LTC6954

156954f



LVDS出力の付加位相ノイズ、 fIN = 622.08MHz、ILVDS = 3.5mA、RTERM = 100Ω（差動）

LVDS出力の付加位相ノイズ、 fIN = 245.76MHz、ILVDS = 3.5mA、RTERM = 100Ω（差動）

LVDS出力の付加位相ノイズ、 fIN = 122.88MHz、ILVDS = 3.5mA、 RTERM = 100Ω（差動）

LVDS出力の付加位相ノイズ、 fIN = 1400MHz、ILVDS = 7mA、 RTERM = 100Ω||100Ω（差動）

LVDS出力の付加位相ノイズ、 fIN = 622.08MHz、ILVDS = 7mA、 RTERM = 100Ω||100Ω（差動）

LVDS出力の付加位相ノイズ、 fIN = 245.76MHz、ILVDS = 7mA、 RTERM = 100Ω||100Ω（差動）

LVPECL出力の付加位相ノイズ、 fIN = 1400MHz、IBIASはディスエーブル、RTERM = 50Ω～V+ – 2V

LVPECL出力の付加位相ノイズ、 fIN = 622.08MHz、IBIASはディスエーブル、RTERM = 50Ω～V+ – 2V

LVPECL出力の付加位相ノイズ、 fIN = 245.76MHz、IBIASはディスエーブル、RTERM = 50Ω～V+ – 2V

VA+ = VD

+ = VIN+ = VOUT0

+ = VOUT1+ = VOUT2


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–110

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4

DIV = 16


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4

DIV = 16


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–110

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 16

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 16

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–120

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4

DIV = 16


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–120

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4



LTC6954

166954f



電源電流と周波数、LVPECL出力、IBIASはイネーブル、RTERM = 100Ω（差動）

電源電流と周波数、LVPECL出力、IBIASはディスエーブル、 RTERM = 50Ω～V+ – 2V 電源電流と周波数、CMOS出力

CMOS出力の付加位相ノイズ、 fIN = 245.76MHz

CMOS出力の付加位相ノイズ、 fIN = 122.88MHz

付加位相ノイズフロアと分周比、 FIN = 1GHz、LVPECL出力、IBIASはイネーブル、RTERM = 100Ω（差動）

VA+ = VD

+ = VIN+ = VOUT0

+ = VOUT1+ = VOUT2


0 800 1600 2000400 1200FREQUENCY (MHz)

CURR

ENT

(mA)

100

200

220

240

260

60

160

80

180

40

20

140

120

6954 G31

ALL DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1TWO DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1DIVIDER DIV BY 2 AND LVPECL OUTPUT ONDIVIDER DIV BY 1 AND LVPECL OUTPUT ONDIVIDER DIV BY 1 ON, LVPECL OUTPUT OFF

0 800 1600 2000400 1200FREQUENCY (MHz)

CURR

ENT

(mA)

100

200

220

240

260

60

160

80

180

280

140

120

6954 G32

ALL DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1TWO DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1DIVIDER DIV BY 2 AND LVPECL OUTPUT ONDIVIDER DIV BY 1 AND LVPECL OUTPUT ONDIVIDER DIV BY 1 ON, LVPECL OUTPUT OFF

0 200 400 500100 300OUTPUT FREQUENCY (MHz)

CURR

ENT

(mA)

220

140

180

100

20

300

260

200

120

160

806040

280

240

6954 G33

ALL DIVIDERS AND CMOS OUTPUTS ON, DIV BY 1TWO DIVIDERS AND CMOS OUTPUTS ON, DIV BY 1DIVIDER DIV BY 2 AND CMOS OUTPUT ONDIVIDER DIV BY 1 AND CMOS OUTPUT ONDIVIDER DIV BY 1 ON, CMOS OUTPUT OFF

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–150

–140

–160

–170

–130

–120


10 100 1k 1M 10M100k10k

DIV = 1

DIV = 4


–180

PHAS

E NO

ISE

FLOO

R (d

Bc/H

z)

–159

–162

–165

–168

–171

–156

–174

–177

–153

–150

6954 G30DIVIDER RATIO

1 2 4 32 64168


LTC6954

176954f


0 800 1600 2000400 1200FREQUENCY (MHz)

CURR

ENT

(mA)

100

200

220

240

260

60

160

80

180

40

280

140

120

6954 G35

ALL DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1TWO DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1DIVIDER DIV BY 2 AND LVDS OUTPUT ONDIVIDER DIV BY 1 AND LVDS OUTPUT ONDIVIDER DIV BY 1 ON, LVDS OUTPUT OFF

VA+ = VD

+ = VIN+ = VOUT0

+ = VOUT1+ = VOUT2


電源電流と周波数、LVDS出力、ILVDS = 3.5mA、RTERM = 100Ω （差動）

電源電流と周波数、LVDS出力、 ILVDS = 7mA、RTERM = 100Ω||100Ω（差動）


0 400 1000 1400200 600 1200800FREQUENCY (MHz)

CURR

ENT

(mA)

100

200

220

240

60

160

80

20

40

180

140

120

6954 G34

ALL DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1TWO DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1DIVIDER DIV BY 2 AND LVDS OUTPUT ONDIVIDER DIV BY 1 AND LVDS OUTPUT ONDIVIDER DIV BY 1 ON, LVDS OUTPUT OFF


LTC6954

186954f


ピン機能

LTC6954

VOUT0+、VOUT1

+、VOUT2+（ピン1、4、5、8、9、12）：出力電源電圧。

電源電圧範囲は、3.15V～3.45Vです。この電源にはノイズやリップルがないようにする必要があります。低インピーダンスの電源プレーンを使用することを推奨します。全てのVOUTx

+

ピンを、VA+ピン、VD

+ピン、およびVIN+ピンと同じ電源電圧に

接続する必要があります。各ピン（場合によっては各ピン対）は、0.01μFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGNDに直接バイパスする必要があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

GND（ピン14、26、29、32、35）：グランド接続ピン。最高の性能を確保するため、露出パッド（ピン37）および低インピーダンスのグランド・プレーンに直接接続します。信号品位と熱的考慮事項に応じたグランド接続の詳細については、「アプリケーション情報」のセクションを参照してください。

VA+（ピン15、23、24、34）：アナログ電源電圧。電源電圧範囲

は、3.15V～3.45Vです。この電源にはノイズやリップルがないようにする必要があります。低インピーダンスの電源プレーンを使用することを推奨します。全てのVA

+ピンを、VOUTx+ピン、

VD+ピン、およびVIN

+ピンと同じ電源電圧に接続する必要があります。各ピン（場合によっては各ピン対）は、0.1μFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGNDに直接バイパスする必要があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

CS（ピン16）：シリアル・ポートのチップ選択入力。このアクティブ“L”CMOSロジック入力は、“L”になるとシリアル・ポートのトランザクションを開始します。シリアル・ポートのクロック・サイクル数が16になった後に“H”になると、シリアル・ポートのトランザクションを終了します。詳細については「動作」のセクションを参照してください。

SDO（ピン17）：シリアル・データ出力。シリアル・ポートから読み出したデータは、このCMOSロジック・ピンに出力されます。詳細については「動作」のセクションを参照してください。

VD+（ピン18、21）：デジタル電源電圧。電源電圧範囲は、

3.15V～3.45Vです。この電源にはノイズやリップルがないようにする必要があります。低インピーダンスの電源プレーンを使用することを推奨します。全てのVD

+ピンを、VOUTx+ピン、VA

+

ピン、およびVIN+ピンと同じ電源電圧に接続する必要があり

ます。各ピンは、0.1μFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGNDに直接バイパスする必要

があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

SCLK（ピン19）：シリアル・ポートのクロック入力。正のエッジがトリガとなるこのCMOSロジック入力信号は、シリアル・ポートのデータを立ち上がりエッジでクロックに同期させます。詳細については「動作」のセクションを参照してください。

SDI（ピン20）：シリアル・ポート・データ入力。シリアル・ポートに書き込まれたデータは、このCMOSロジック・ピンに出力されます。詳細については「動作」のセクションを参照してください。

SYNC（ピン22）：同期入力ピン。このCMOSロジック入力の立ち上がりエッジで出力クロックの同期シーケンスが開始されます。1つまたは複数のデバイスの正確な出力同期はデバイス上で処理されるので、この信号のタイミングは重要ではありません。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

VIN+（ピン25、30）：アナログ電源電圧。電源電圧範囲は、

3.15V～3.45Vです。この電源にはノイズやリップルがないようにする必要があります。低インピーダンスの電源プレーンを使用することを推奨します。全てのVIN

+ピンを、VOUTx+ピン、

VA+ピン、およびVD

+ピンと同じ電源電圧に接続する必要があります。各ピンは、0.1μFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGNDに直接バイパスする必要があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

IN+、IN–（ピン27、28）：信号入力ピン。この入力信号は、差動またはシングルエンドにすることができます。正弦波、LVPECL

ロジック、LVDSロジック、またはCMOSロジックを使用できます。これらの入力の正しい使用方法については、「動作」および「アプリケーション情報」のセクションを参照してください。

TEMP（ピン31）：温度モニタ・ダイオード。このピンは、ダイの温度を測定する目的で使用できるダイオードのアノードに接続されています。温度を測定するには、電流を強制的に流して電圧を測定します。ダイ温度のモニタの詳細については、「アプリケーション情報」のセクションを参照してください。

GND（露出パッド・ピン37）：グランド接続ピン。パッケージの露出パッドはPCBのランドに半田付けする必要があります。PCBのランドパターンには、グランドのインダクタンスと熱抵抗の両方を減らすためにグランド・プレーンへの複数のサーマル・ビアを設けます。信号品位と熱的考慮事項に応じたグランド接続の詳細については、「アプリケーション情報」のセクションを参照してください。


LTC6954

196954f


ピン機能

LTC6954-1の出力およびモード選択OUT0SEL（ピン13）：OUT0のモード選択。このピンをVA

+電源に接続すると、内部のアクティブなOUT0出力エミッタ・フォロワのバイアスがイネーブルされます。このピンをGNDに接続すると、この内部バイアス回路がディスエーブルされます。LVPECLの内部バイアスの詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

OUT0–、OUT0+（ピン10、11）：LVPECL出力ピン。これらの差動ロジック出力は、通常、VOUT0

+電源より2V低い電源に接続された50Ω抵抗で終端されます。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

OUT1SEL（ピン33）：OUT1のモード選択。このピンをVA+電

源に接続すると、内部のアクティブなOUT1出力エミッタ・フォロワのバイアスがイネーブルされます。このピンをGNDに接続すると、この内部バイアス回路がディスエーブルされます。LVPECLの内部バイアスの詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。







LTC6954-2の出力およびモード選択









OUT2SEL（ピン36）：OUT2のモード選択。このピンをグランドに接続すると、OUT2はCMOSロジック・タイプの出力として構成されます。このピンをVA

+電源に接続すると、OUT2はLVDSロジック・タイプの出力として構成されます。

OUT2–、OUT2+（ピン2、3）：LVDS/CMOS出力ピン。これらの出力は、OUT2SELピンを使用してLVDS出力またはCMOS出力として設定できます。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。


LTC6954

206954f


ピン機能

LTC6954-3の出力およびモード選択OUT0SEL（ピン13）：OUT0のモード選択。このピンをVA

+電源に接続すると、内部のアクティブなOUT0出力エミッタ・フォロワのバイアスがイネーブルされます。このピンをGNDに接続すると、この内部バイアス回路がディスエーブルされます。LVPECLの内部バイアスの詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。



OUT1SEL（ピン33）：OUT1のモード選択。このピンをGNDに接続すると、OUT1はCMOSロジック・タイプの出力として構成されます。このピンをVA

+電源に接続すると、OUT1はLVDS

ロジック・タイプの出力として構成されます。






LTC6954-4の出力およびモード選択OUT0SEL（ピン13）：OUT0のモード選択。このピンをGNDに接続すると、OUT0はCMOSロジック・タイプの出力として構成されます。このピンをVA



OUT0–、OUT0+（ピン10、11）：LVDS/CMOS出力ピン。これらの出力は、OUT0SELピンを使用してLVDS出力またはCMOS

出力として設定できます。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。










LTC6954

216954f


ブロック図

6954 BD

OUT0+

OUT0–M0 DIVIDERM0 = 1 TO 63

OUTPUT 0DRIVER

DELAY 0DEL0 = 0 TO 63

SDI

CS

SDO

SCLK

VD+

VD+18

17

19

20

16

SYNC SYNCCONTROL

SPISERIALPORTAND

DIGITALLOGIC

EXPOSEDGND PAD

IN+

IN–

26

27

28

GND

VIN+

GND

32GND

14GND

35GND

37

25

GND

VIN+

TEMP

30

31

29

VOUT0+

VOUT0+

9

11

10

12

OUT1+


OUTPUT 1DRIVER


VOUT1+

VOUT1+

5

7

6

8

OUT2+


OUTPUT 2DRIVER


VOUT2+

VOUT2+

1

3

2

4

15

VA+

23

VA+

24

VA+

34

VA+

OUT1SEL

OUT2SEL

OUT0SEL13

33

36

21

22


LTC6954

226954f


タイミング図

IN–

IN+

OUT0–

OUT0+

OUT2–

OUT2+

OUT1–

OUT1+

6954 TD01

tSKEWP2

tSKEWP0

tpdP1

出力伝播遅延およびスキュー、Mx[5:0] = 1

差動LVPECLの立ち上がり/立ち下がり時間

差動LVDSの立ち上がり/立ち下がり時間シングルエンドCMOSの立ち上がり/立ち下がり時間

6954 TD02

tFALL

80%

20%

tRISE

6954 TD03

tFALL

80%

20%

tRISE6954 TD04

tFALL

80%

20%

tRISE


LTC6954

236954f


動作

LTC6954の概要LTC6954は、低位相ノイズのクロック分配デバイス・ファミリです。各デバイスは3つの出力を備えており、各出力にはプログラム可能な分周器と遅延ブロックがあります。以下に示すように、出力ロジック信号の種類が異なる4つのファミリ構成デバイスがあります。

LTC6954-1：3つのLVPECL出力


出力


出力

LTC6954-4：3つのLVDS/CMOS出力

図1に示すように、LTC6954は2つの異なる回路部（多出力クロック分配部、デジタル制御部）で構成されます。

LTC6954のクロック分配部は、最大1.4GHz（LTC6954-1では、DELx = 0の場合に1.8GHz）の入力信号を受け取り、入力に基づいて3つの出力信号を供給します。出力信号のロジック・タイプは、LTC6954デバイスのバージョンおよびOUTxSEL出力モード選択ピンによって決まります。表1に、デバイスの4つ全てのバージョン、各バージョンで使用可能な出力タイプ、および出力に対するOUTxSELピンの接続の影響を示します。

LVPECLロジック出力は、最大1.4GHz（LTC6954-1では、DELx = 0の場合に1.8GHz）で動作できます。OUTxSELピンをVA

+電源に接続すると、内部のアクティブな出力エミッタ・フォロワのバイアスがイネーブルされます。このピンをGNDに接続すると、この内部バイアス回路がディスエーブルされます。

図1.回路ブロックを示したLTC6954

表1.LTC6954のバージョンおよび出力の構成LTC6954のバージョン

出力0 出力1 出力2

OUT0SEL = GND OUT0SEL = VA+ OUT1SEL = GND OUT1SEL = VA

+ OUT2SEL = GND OUT2SEL = VA+

LTC6954-1 LVPECL (IBIAS is Off)

LVPECL (IBIAS is On)

LVPECL (IBIAS is Off)








CMOS LVDS



CMOS LVDS CMOS LVDS

LTC6954-4 CMOS LVDS CMOS LVDS CMOS LVDS

6954 F01

CLOCKDISTRIBUTION

OUT2+


DELAY0 TO 63

OUT1+


DELAY0 TO 63

OUT0+

OUT0–

SPISERIAL

PORT

DIVIDE1 TO 63

DELAY0 TO 63

DIGITALCONTROL

SCLK

CS

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–LTC6954-X

SYNCCONTROL

SERIALPORTAND

DIGITAL


LTC6954

246954f


動作LVDS/CMOS出力は、OUTxSELピンの接続による構成に従って、CMOSロジック・タイプまたはLVDSロジック・タイプのいずれかになります。OUTxSELピンをグランドに接続すると、出力は、最大250MHzで動作可能なCMOSロジック出力として構成されます。OUTxSELピンをVA

+電源に接続すると、出力は、LVCSxを0に設定した場合は（ラインの遠端部のみを終端して）最大800MHz、LVCSxを1に設定した場合は（二重に終端して）最大1400MHzで動作可能なLVDSロジック出力として構成されます。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

LTC6954デバイスのバージョンおよび出力ロジックの構成に関わらず、3つの出力は、1～63の任意の整数で入力周波数を分周し、0～63の入力クロック・サイクル数で任意の出力を遅延させるように、全て個別に設定されます。デューティ・サイクルが50%の入力信号の場合、出力デューティ・サイクルは分周数に関係なく常に50%になります。

デジタル制御部には、SPI完全互換のシリアル制御バス、3

つの出力モード選択ピン（OUT0SEL、OUT1SEL、およびOUT2SEL）、およびEZSyncクロック同期（SYNC）機能があります。ほとんどのデバイス設定および動作モードは、SPIバスを介して制御されます。

消費電力を最小限に抑えるため、LTC6954の多くの回路部は不使用時に電源を切ることができます。図2に示すように、LTC6954は独立したクロック分配デバイスとして使用できます。クロック分配部の不使用出力は電源を切ってもかまいません。

図3に、LTC6954を駆動するLTC6950を示しています。この例では1つのLTC6954デバイスを示していますが、LTC6950

からの各出力は、異なるLTC6954デバイスを駆動して最大5

つのLTC6954デバイスをサポートすることができます。使いやすいEZSyncマルチデバイス同期機能により、全てのデバイスの全ての出力のエッジを均一に揃えることが保証されます。EZSync動作の詳細については、「EZSyncクロック出力の同期」のセクションを参照してください。

図2．独立したクロック分配デバイスとして接続されたLTC6954

6954 F02

OUT2+


DELAY0 TO 63

OUT1+


DELAY0 TO 63

OUT0+

OUT0–

SPISERIAL

PORT

DIVIDE1 TO 63

DELAY0 TO 63

V+

3.3V0.1µF

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–

LTC6954-x49.9Ω

49.9Ω49.9Ω

SYNCCONTROL

SERIALPORTAND

DIGITAL


LTC6954

256954f


動作

図3．LTC6954にクロックを供給するコントローラ・モードのLTC6950 最高の性能を得るために、LTC6950からのLVPECL出力のうちの1つを使用して（IBIASをイネーブルして）LTC6954にクロックを供給します。1ms（最小）幅のパルスをSYNCピンに供給することで、両方のデバイスからの全ての出力を簡単に同期することができます。

LV/CM+

TO DATA ACQUISITION,FPGA, ASICs

TO DATA ACQUISITION,FPGA, ASICs

TO FPGA, ASICsLV/CM–DIVIDE1 TO 63

DELAY0 TO 63

PECL3+

PECL3–DIVIDE1 TO 63

DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

RZ

CI

VCO

REFOSC

49.9Ω

49.9Ω

49.9Ω

49.9Ω

0.1µF 5V

49.9Ω

49.9ΩCP

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

VCP+V+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNCSYNC SYNC

CONTROL

SERIALPORT

CHARGEPUMP

PHASEFREQUENCYDETECTORN DIVIDER

R DIVIDER

REF+

REF–

LTC6950

CP

6954 F03

OUT2+


DELAY0 TO 63

OUT1+


DELAY0 TO 63

OUT0+

OUT0–

SPISERIAL

PORT

DIVIDE1 TO 63

DELAY0 TO 63

V+

3.3V0.1µF

GND

3.3V

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–

LTC6954-X

SYNCCONTROL

SERIALPORTAND

DIGITAL

100Ω

0.1µF 3.3V


LTC6954

266954f


動作

入力バッファLTC6954の入力バッファ（IN+、IN–）は、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現します。最大入力信号周波数は、1.4GHz（LTC6954-1では、DELx = 0の場合に1.8GHz）です。入力保護ダイオードがオンしないように、信号振幅が1.5VP-Pより小さい限り、差動信号を入力に直接供給することができます（図4を参照）。

また、IN±入力は低ノイズで、スルーレートが100V/μs以上であることも重要です。IN信号要件およびインタフェース動作の詳細については、「アプリケーション情報」のセクションを参照してください。

図4．IN±入力の簡略回路図

出力分周器（M）各クロック分配経路には、分周係数設定値Mで入力周波数を低減する6ビットの出力（M）分周器が組み込まれています。各出力分周器のMx[5:0]ビットをプログラムすることにより、分周係数は1から63までの任意の整数に設定されます。分周係数が1よりも大きく設定された場合、出力分周器内の回路は、出力のデューティ・サイクルが常に50%になることを保証します。出力分周器の分周係数が1または0に設定されている場合、出力のデューティ・サイクルは入力のデューティ・サイクルと同じになり、出力分周器はバイパスされてパワーダウンします。各クロック出力分配経路の出力分周器制御ビットを収容しているレジスタのまとめについては、表2を参照してください。完全なレジスタ・マッピング情報については、表6「シリアル・ポート・レジスタのマッピング」を参照してください。

表2．出力（M）分周器の制御レジスタ

クロック出力分周係数ビットレジスタのアドレス（16進値）

OUT0 M0 [5:0] h02

OUT1 M1 [5:0] h04

OUT2 M2 [5:0] h06

入力クロック・サイクルの遅延（DEL）各クロック分配経路には6ビットの入力サイクル遅延ブロックが組み込まれています。このブロックは同期入力ピン（SYNC）と組み合わせて、さまざまなクロック出力の位相整列を強制的に行う目的で使用されます。SYNC入力のアサートが解除されると、遅延ブロックは入力クロック・サイクルのカウントを開始します。カウントが各経路の設定値に達すると、出力ドライバは遷移を開始します。電力を節減するため、全ての出力の位相整列が完了すると入力サイクル遅延ブロックの電源は切れます。

各出力に対して許容される遅延調整のサイクル数は0から63

までの任意の整数にすることが可能であり、特定の遅延ブロックをイネーブルして、該当するDELx[5:0] ビットに遅延サイクルの数を直接プログラムすることによって構成されます。SYNC_ENxビットを1に設定すると、各遅延ブロックはイネーブルされます。また、SYNC_ENxを0に設定すると、選択したサイクル遅延ブロックはバイパスされ、電源が切れます。

クロック分配LTC6954は、3つの低スキュー分配経路による低ノイズのクロック分配機能を備えています。各分配経路には、出力分周器、入力クロック・サイクル遅延ブロック、および出力ドライバが組み込まれています。選択したLTC6954デバイスおよび対応するOUTxSELピンの構成に応じて、出力ドライバを、LVPECL、LVDS、またはCMOS互換にすることができます。

27

28

1.2kIN+

IN–

1.2k

6954 F04

2.05V

BIASVIN

+ VIN+


LTC6954

276954f


動作入力クロック・サイクル遅延ブロックは出力分周器ブロックとは無関係に動作するので、サイクル遅延設定値の調整は、出力分周器の分周係数設定とは無関係に行われます（図5の例を参照）。

SYNC入力ピンを使用して特定の出力の位相整列を実行する方法の詳細については、「EZSyncクロック出力の同期」のセクションを参照してください。

各クロック出力分配経路の出力遅延制御ビットを収容しているレジスタのまとめについては、表3を参照してください。完全なレジスタ・マッピング情報については、表6「シリアル・ポート・レジスタのマッピング」を参照してください。

表3.出力遅延（DEL）制御レジスタ

クロック出力

出力遅延ビット

同期イネーブルビット

レジスタのアドレス（16進値）

OUT0 DEL0 [5:0] SYNC_EN0 [7] h01



図5.入力クロック遅延動作（M0 = M1 = M2 = 4、DEL0 = 0、DEL1 = 1、DEL2 = 11）

IN

6954 F05

OUT0

OUT1

OUT2

1 INPUT CYCLE DELAY

1 INPUT CYCLE

0 1 2 3 4 5 6 7 8 9 10 11

11 INPUT CYCLE DELAY

SYNC DE-ASSERTED EARLIER

LVDS/CMOS出力ドライバLTC6954-2/LTC6954-3/LTC6954-4は、1つ以上のLVDS出力またはCMOS出力を供給する能力を備えています。対応する出力のOUTxSELピンをVA

+に接続すると、最大1.4GHzの周波数でLVDS互換動作がイネーブルされ、OUTxSELピンをGNDに接続すると、250MHzの最大動作周波数で2つのCMOS互換出力ドライバが構成されます。

出力ドライバをCMOS動作に構成した場合、ビットCMSINVx

を1に設定すると、OUT–がOUT+に対して反転します。CMSINVxを0に設定すると、OUT+とOUT–の両方が同相になります。各クロック出力分配経路のCMOS位相制御ビットを収容しているレジスタのまとめについては、表4を参照してください。

表4.CMOS位相選択レジスタクロック出力

ビット・ディスクリプタビット

レジスタのアドレス（16進値）

OUT0 CMSINV0 [6] h01



出力をLVDS動作に構成した場合、LVCSxビットを使用して、出力ドライバを異なる出力電流モードにさらに構成することができます。LVDS電流設定を格納するレジスタのまとめについては、表5を参照してください。高い電流設定は、LVDS出力ドライバが二重に終端されているアプリケーションに最適です。例えば、LVDS出力が、100Ωの差動抵抗を使用して近端部で終端され、かつ100Ωの差動抵抗を使用して遠端部で終端されている場合、LVCSを7mA動作に設定すると、LVDS

の最大振幅が得られます。LVDSおよびCMOS出力ドライバ・インタフェース回路については、「アプリケーション情報」のセクションを参照してください。

表5.LVDS電流の設定クロック出力ビット・ディスクリプタビットレジスタのアドレス（16進値）値 ILVDS 差動終端OUT0 LVCS0 [6] h02 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)

OUT1 LVCS1 [6] h04 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)

OUT2 LVCS2 [6] h06 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)


LTC6954

286954f


動作

LVPECL出力ドライバLTC6954-1/LTC6954-2/LTC6954-3は、選択されたデバイスのバージョンに応じて、1つ以上の低ノイズ、低スキューのLVPECL互換出力ドライバを提供できます。各出力ドライバは、最大1.4GHz（LTC6954-1では、DELx = 0の場合に1.8GHz）の周波数で動作するように設計されています。また、この出力は、バイアス印加と終端に関して相当な柔軟性を備えています。該当する出力ドライバ・ブロックに対してOUTxSELピンをVA

+に設定することにより、出力エミッタ・フォロワへの内部バイアス印加を選択できます。簡略回路図については、図6を参照してください。

内部バイアスをイネーブルすると、通常は必要な外付け受動素子の数が減少します。多くの場合、1本の100Ω差動終端抵抗を遠端に取り付けるだけで済みます。さらに、立ち上がり/

立ち下がり時間の釣り合いが取れているのは、内部バイアスに定電流を使用していることが要因である可能性があります。

OUTxSELを0に設定すると、内部バイアスはディスエーブルされるので、標準のLVPECLバイアス回路網および終端回路網を使用してLVPECL出力ドライバを構成できます。推奨のバイアス回路網および終端回路網の詳細については、「アプリケーション情報」のセクションを参照してください。

EZSyncクロック出力の同期LTC6954は、CMOSロジック互換のSYNC入力ピンに単にパルスを供給することにより、独立した単一デバイスからのクロック出力の立ち上がりエッジを容易に同期することができます。

リニアテクノロジーのEZSync制御モード対応のドライバのいずれか（LTC6950など）を使用してLTC6954のIN±入力を駆動することにより、複数のデバイスの同期を簡単に実現することもできます。EZSync制御モードのデバイスをドライバとして使用し、LTC6954デバイスのSYNC入力ピンにパルスを供給して、最大5つのLTC6954デバイスの出力を簡単に同期することができます。このパルスには、高精度なタイミング要件はありません。EZSyncコントローラ・デバイスが、高精度なタイミングを全て提供します。

1つのデバイスの独立した同期独立した1つのLTC6954の出力の立ち上がりエッジを同期するには、持続時間が1ms以上のCMOSロジック・パルスをSYNC入力に供給する必要があります。

各同期クロック出力は、そのSYNC_ENxビットを1にプログラムすることにより、同期可能にします。出力を同期可能にプログラムすると、そのクロック出力は、同期処理時にゲート制御されます（つまり不連続状態になります）。したがって、同期動作中に妨害（ゲート制御）されてはならないクロック出力のSYNC_ENxビットは、必ず0にプログラムします。

同期動作は、SYNC入力（ピン22）を1ms以上強制的にロジック“H”にすることによって行なわれます。その後、LTC6954は入力信号を基準にしてSYNC入力のタイミングを再調整し、図7に示すように内部SYNC_RET信号を生成します。SYNC_

RET信号が“H”になった場合、全ての同期可能なクロック出

OUT+

OUT–

6954 F06

VOUTx+ VOUTx

+

IBIAS IBIAS

図6．LVPECL出力の簡略回路図


LTC6954

296954f


動作力は、いったん“L”になると“L”のまま推移します。LTC6954は同期動作時であっても小パルスの発生を防止する回路を内蔵しているので、クロック出力が“L”になるのは、“L”になるのが通常である場合に限られることに注意してください。内部のSYNC_RET信号が“L”になると、全ての同期可能な出力が同時に“H”になり、同期動作が完了します。

遅延ビット（DELx[5:0]）をプログラムすることによって、LTC6954は、同期状態の最初の立ち上がりエッジ以外の位相関係でクロック出力を供給することもできます。DELx[5:0]

をプログラムすると、同期可能な各出力を個別に構成し、遅延が0の場合と比較して、立ち上がりまでに最大63の追加入力クロック・サイクルにわたって待機させることができます。例えば、OUT0出力とOUT1出力を両方とも4分周するよう構成していると仮定した場合、DEL0[5:0]を0に、DEL1[5:0]を1にプログラムすると、同期動作の完了後に出力は直交関係を得ることができます（図8を参照）。節電のため、入力サイクル遅延回路は同期完了後オフになります。

複数のデバイスの同期同期した出力を、単一デバイスで使用可能な数よりも多く供給するように、複数のLTC6954デバイスを簡単に構成することができます。ただし、全てのデバイスをEZSyncコントローラ・

図7.SYNC_RETの伝播

図8.同期によるI/Qクロックの獲得、 SYNC_EN0 = SYNC_EN1 = 1、M0[5:0] = M1[5:0] = 4、DEL0[5:0] = 0、DEL1[5:0] = 1

IN …

…

…

…

6954 F08

SYNC_RET

OUT0

OUT1

LV/CM DIVIDE AND DELAYSYNC_EN4 = 1, FLRDRV = 0OUT2 DIVIDE AND DELAY

OUT1 DIVIDE AND DELAY

OUT0 DIVIDE AND DELAYSYNC_RET

REFOSC

6954 F07

OUT2+

OUT2–

OUT1+

OUT1–

OUT0+

OUT0–

SPISERIAL

PORT

V+

3.3V0.1µF

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–LTC6954-X

SYNCCONTROL

SERIALPORTAND

DIGITAL


LTC6954

306954f


動作デバイスが駆動する必要があります。

同期の対象となる全てのデバイスは共通のSYNC入力を共有する必要がありますが、異なるデバイス間でこの信号のタイミングを高精度にするという要件はありません。要件は、異なるデバイス間でのSYNCパルスのスキューが10μsを超えないことと、SYNCパルスの持続時間が1ms以上ということだけです。

複数のデバイスの同期の背景にある一般的概念は、1つのデバイスをEZSync「コントローラ」とし、その他のデバイスを全て「フォロワ」とすることです。コントローラ・デバイスは、ゲート制御クロック入力を全てのフォロワ・デバイスに供給するので、全てのデバイスのタイミングを制御します。各フォロワ・デバイスに適切なゲート制御クロック信号を入力することにより、コントローラは、全てのフォロワ・デバイスの出力がそれらの最初の立ち上がりエッジで同期することを保証します。

さらに、フォロワ・ドライバとして使用しないコントローラ・デバイスの出力を、フォロワが同期するように構成することができます。これにより、その出力が最初の立ち上がりエッジで全てのフォロワ・デバイスの出力と必ず同期するようになります。

LTC6954は、制御モードでは動作できず、フォロワとしてしか使用できません。LTC6950などのデバイスは、制御モードまたはフォロワ・モードで動作することができます。LTC6950は、5

つの出力が使用可能であり、最大5つのフォロワ・デバイスを制御および駆動することができます。それらのフォロワは、追加のLTC6950デバイス、LTC6954デバイス、または各デバイスの任意の組み合わせにすることができます。

EZSync機能により、クロックの立ち上がりエッジのマルチデバイス同期が容易になるので、複数デバイスの出力では、位相整列が再現可能なものになります。EZSyncは絶対時間の同期を保証しません。つまり、EZSyncは入力サイクル遅延調整だけ行うので、コントローラおよびフォロワの出力ピンで測定した場合、コントローラからフォロワまでのPCBトレース遅延に加えてフォロワ・デバイスの伝播遅延が、フォロワとコントローラの間の絶対時間の変化として反映されます。

複数のEZSync互換デバイスを同期するための最も簡単な構成を図9に示します。LTC6950のSYNCMD[1:0]ビットは制御モードに設定されています。LTC6950のPECL0出力はLTC6954の入力として使用されるので、LTC6950はその出力をフォロワ・ドライバにするよう構成します。これを行うには、FLDRV0を1にプログラムします。

LTC6950のPECL1、PECL2、PECL3、およびLV/CMの各出力をフォロワ同期として構成するには、内部のVCOサイクル遅延セルをイネーブルする必要があります。これをこれを行うには、FLDRV1、FLDRV2、FLDRV3、およびFLDRV4ビットを0にプログラムします。出力のSYNC_ENxビットを全て1にプログラムして、同期できるようにします。妨害（ゲート制御）されないようにする出力がある場合は、そのSYNC_ENxビットを0にプログラムしてください。

図9の例では、PECL0差動出力を使用して、LTC6954のLVPECL互換入力を駆動する任意の選択を行ないます。該当のFLDRVxビットを1にプログラムする限り、LTC6950のどの出力を使用してもかまいません。

同期の対象になる全てのLTC6954の出力のSYNC_ENxビットを1にプログラムする必要があります。前述したように、妨害（ゲート制御）されないようにする出力がある場合は、そのSYNC_ENxビットを0にプログラムしてください。

図10のタイミング図は、図9に示す回路のマルチデバイス出力同期を説明しています。LTC6950（コントローラ）およびLTC6954（フォロワ）の構成は、両方とも前の段落で説明したとおりです。SYNC入力がロジック“L”になると、LTC6954

の両方の出力（LTC6954.OUT0およびLTC6954.OUT1）がそれらの最初の立ち上がりエッジを互いに整合させており、LTC6950のフォロワ同期出力（LTC6950.PECL1）も同様であることを図10では強調しています。


LTC6954

316954f


動作

図9．LTC6954フォロワ・デバイスを駆動するLTC6950コントローラ・デバイス LTC6950のPECL0出力はLTC6954の入力を駆動します。それ以外の全てのLTC6950出力はフォロワ同期としてプログラムされるので、7つの出力全てを立ち上がりエッジで同期することができます。

LV/CM DIVIDE AND DELAYSYNC_EN4 = 1, FLRDRV = 0OUT2 DIVIDE AND DELAY

SYNC_EN2 = 1

OUT1 DIVIDE AND DELAYSYNC_EN1 = 1

OUT0 DIVIDE AND DELAYSYNC_EN0 = 1

SYNC_RET

REFOSC

VCP+

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNCSYNC

SERIALPORT

PHASEFREQUENCYDETECTOR

R DIVIDER

REF+

REF–

LTC6950

CP

6954 F09

OUT2+

OUT2–

OUT1+

OUT1–

OUT0+

OUT0–

SPISERIAL

PORT

V+

3.3V0.1µF

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–LTC6954-X

GND

SYNCCONTROL

SERIALPORTAND

DIGITAL

LV/CM+

LV/CM–LV/CM DIVIDE AND DELAYSYNC_EN4 = 1, FLRDRV = 0

PECL3+

PECL3–PECL3 DIVIDE AND DELAYSYNC_EN3 = 1, FLRDRV = 0

PECL2+


PECL1+


PECL0+


VCO+

V+

VCO–

SYNC_RET

SYNCRETIME

CONTROL

VCOCHARGEPUMP

N DIVIDER

100Ω

0.1µF 5V0.1µF 3.3V


LTC6954

326954f


動作EZSync制御モードのデバイスには、VCO入力へのクロック同期だけでなく、PLLの帰還N分周器への同期などの、使用可能な多くのタイミング設定があります。そのため、コントローラのPLLがロックされているときに、基準周波数に同期することができます。制御モード動作の詳細については、EZSyncコントローラ・デバイス（LTC6950など）のデータシートを参照してください。

図10.図9に示す回路のタイミング図、エッジ同期出力を強調 LTC6950：M0[5:0] = 1、M1[5:0] = 4、DEL1[5:0] = 0、FLDRV0 = 1、FLDRV1 = 0、SYNC_EN0 = SYNC_EN1 = 1、 LTC6954：M0[5:0] = 4、M1[5:0] = 4、DEL0[5:0] = DEL1[5:0] = 0、SYNC_EN0 = SYNC_EN1 = 1

図9および図10に示すように、EZSync機能により、制御モードで構成されたデバイスはゲート制御のクロック信号を適切に生成できます。この信号により、フォロワ・モードの全てのデバイスは互いに同期し、またコントローラの全てのフォロワ同期出力とも同期することが保証されるので、マルチデバイス同期が簡単になります。

VCO …

…

…

SYNC

LTC6950.SYNC_RET

LTC6950.PECL0

LTC6950.PECL1

LTC6954.SYNC_RET

LTC6954.OUT0

LTC6954.OUT1

EDGE SYNCHRONIZED

…

6954 F10

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…

…


LTC6954

336954f


動作

シリアル・ポートLTC6954のSPI互換シリアル・ポートは、チップ制御機能を備えています。

通信シーケンスシリアル・バスは、チップ選択（CS）、シリアル・クロック（SCLK）、シリアル・データ入力（SDI）、およびシリアル・データ出力（SDO）の各信号で構成されています。LTC6954へのデータ転送は、シリアル・バスのマスタ・デバイスが最初にCS

を“L”にして、LTC6954のシリアル・ポートをイネーブルすることによって行われます。SDIに入力されたデータはSCLKの立ち上がりエッジでクロックに同期し、最上位ビットを先頭にして転送されます。通信バーストは、シリアル・バスのマスタ・デバイスがCSを“H”に戻すと終了します。詳細については図11

を参照してください。

データは、通信バーストの間にSDOを使ってデバイスから読み出されます。CSが“H”であるか、デバイスからデータが読み出されていない場合、SDOは高インピーダンス（Hi-Z）になるので、読み出しをマルチドロップにする（シリアル・バスに複数のLTC6954を並列に接続する）ことができます。LTC6954をマルチドロップ構成で使用しない場合、またはシリアル・ポートのマスタが読み出しシーケンスと読み出しシーケンスの間SDOラインのレベルを設定することができない場合、SDOとGNDの間に200k以上の高い値の抵抗を接続して、Hi-Z状態の間にラインが確実に既知のレベルに戻るようにすることを強く推奨します。詳細については図12を参照してください。

図11．シリアル・ポートの書き込みタイミング図

図12．シリアル・ポートの読み出しタイミング図

MASTER–CS

MASTER–SCLK

tCSS

tCS tCH

DATA DATA

6954 F11

tCKL tCKH

tCSStCSH

MASTER–SDI

MASTER–CS

MASTER–SCLK

LTC6954–SDOHi-Z Hi-Z

6954 F12

8TH CLOCK

DATADON’T CARE DATA

tDOtDOtDO tDO


LTC6954

346954f


動作

1バイトの転送シリアル・ポートは直接的なメモリ・マップとして構成されており、8バイト幅のレジスタにより、状態と制御のデータを利用できます。全てのデータ・バーストは少なくとも2バイトで構成されます。最初のバイトの最上位（MSB）7ビットはレジスタのアドレスです。最下位ビット（LSB）が1であればデバイスからの読み出しを示し、LSBが0であればデバイスへの書き込みを示します。それに続く1バイト、または複数バイトは、指定されたアドレスからのデータ、または指定されたアドレスへのデータです。詳細な書き込みシーケンスの例については図13を、読み出しシーケンスについては図14を参照してください。

2つの書き込み通信バーストの例を図15に示します。シリアル・バスのマスタ・デバイスからの最初の通信バーストには、SDIの最初のバイトが含まれています。この内容は、7ビットの宛先レジスタ・アドレス（Addr0）と、書き込み操作を示す0のLSBです。SDIの2番目のバイトは、アドレスAddr0に書き込むデータです。最初の通信バーストを終了するには、CSを“H”にします。

2番目の通信バーストは最初の通信バーストと同じ構成になります。SDIの最初のバイトの内容は、7ビットの宛先レジスタ・アドレス（Addr1）と、書き込み動作を示す0のLSBです。SDI

の次のバイトはアドレスがAddr1のレジスタ宛のデータです。最後に、CSを“H”にすることにより転送は終了します。

図13．シリアル・ポートの書き込みシーケンス

図14.シリアル・ポートの読み出しシーケンス

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-Z

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6954–SDO

A1 A0 0 D7 D6 D5 D4 D3 D2 D1 D0

8 BITS OF DATA

0 = WRITE

6954 F13

16 CLOCKS

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-ZHi-Z

A1 A0 1

D7X D6 D5 D4 D3 D2 D1 D0 DX

8 BITS OF DATA

1 = READ

6954 F14

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6954–SDO

16 CLOCKS


LTC6954

356954f


動作

図15．シリアル・ポートのシングル・バイト書き込み

図16．シリアル・ポートの自動インクリメント書き込み

図17．シリアル・ポートの自動インクリメント読み出し

複数バイトの転送LTC6954のレジスタ・アドレス自動インクリメント機能を使用すれば、図16に示すように、複数バイトのデータ転送をより効率的に行うことができます。図16は、図15と同様に、シリアル・バスのマスタ・デバイスが最初のバイトで宛先レジスタ・アドレスと0のLSBを送信し、その後に宛先レジスタのデータである2番目のバイトを送信していることを示しています。ただし、シリアル・バスのマスタ・デバイスは、CSを“H”に戻すことによってバーストを終了するのではなく、後続のレジスタを宛先としたバイトを送信し続けます。バイト1の宛先アドレスはAddr0+1

であり、バイト2の宛先アドレスはAddr0+2であり、以下同様

です。レジスタ・アドレス・ポインタが7（h07）を過ぎてインクリメントしようとすると、自動的に0にリセットされます。

自動インクリメントによるデバイスからの読み出しの例を図17

に示します。シリアル・バスのマスタ・デバイスからのバーストの最初のバイトの内容は、7ビットの宛先レジスタ・アドレス（Addr0）と、読み出し動作を示す1のLSBです。LTC6954は、読み出しバーストを検出すると、SDOをHi-Z状態から復帰させ、レジスタAddr0のデータからデータ・バイトを順番に送信し始めます。CSを“H”にすることにより、デバイスはバーストが終了するまでSDI上のそのほかのデータを全て無視します。

Addr0 + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6954–SDO

Byte 0 Addr1 + Wr Byte 1

6954 F15

Addr0 + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6954–SDO

Byte 0 Byte 1 Byte 2

6954 F16

Addr0 + Rd DON’T CARE

Hi-Z Hi-Z

MASTER–CS

MASTER–SDI

LTC6954–SDO6954 F17

Byte 0 Byte 1 Byte 2


LTC6954

366954f


動作

表6.LTC6954のシリアル・ポート・レジスタのマッピングアドレス（16進値） [7] MSB [6] [5] [4] [3] [2] [1] [0] LSB R/W

デフォルト（16進値）

h00 * PDALL PD_OUT2 PD_DIV2 PD_OUT1 PD_DIV1 PD_OUT0 PD_DIV0 R/W h00

h01 SYNC_EN0 CMSINV0 DEL0[5] DEL0[4] DEL0[3] DEL0[2] DEL0[1] DEL0[0] R/W hC0

h02 * LVCS0 M0[5] M0[4] M0[3] M0[2] M0[1] M0[0] R/W h02


h04 * LVCS1 M1[5] M1[4] M1[3] M1[2] M1[1] M1[0] R/W h04


h06 * LVCS2 M2[5] M2[4] M2[3] M2[2] M2[1] M2[0] R/W h08

h07 REV2 REV1 REV0 PART4 PART3 PART2 PART1 PART0 R h2X*不使用

表7.ブロック・パワーダウンの概要ビット名説明PDALL デバイス全体をパワーダウンPD_OUT2 OUT2の出力ドライバをパワーダウンPD_DIV2 OUT2の出力ドライバおよび出力分周器をパワーダウンPD_OUT1 OUT1の出力ドライバをパワーダウンPD_DIV1 OUT1の出力ドライバおよび出力分周器をパワーダウンPD_OUT0 OUT0の出力ドライバをパワーダウンPD_DIV0 OUT0の出力ドライバおよび出力分周器をパワーダウン

マルチドロップ構成複数のLTC6954がシリアル・バスを共有することができます。このマルチドロップ構成では、SCLK、SDI、およびSDOが全デバイスの間で共有されます。シリアル・バスのマスタは各LTC6954ごとに別個のCSを使用して、必ず1個のデバイスのCSだけがアサートされるようにする必要があります。値の大きな抵抗をSDOとGNDの間に接続して、Hi-Z状態の間ラインが既知のレベルに必ず戻るようにすることを推奨します。

シリアル・ポート・レジスタLTC6954のメモリ・マップを表6に示します。ビットの詳細な説明を表8に示します。

ブロックのパワーダウンLTC6954は、未使用のブロックをパワーダウンする、非常に高い柔軟性を備えています。パワーダウン・ビットのまとめを表7

に示します。特定部分のシャットダウンによる省電力量を調べるには、「電気的特性」の「Supply Current Delta」の部分を参照してください。

前述したように、LVPECL出力を使用せずに電源を切断した状態で省電力量を最大にするには、終端回路やそのほかのバイアス回路を出力ドライバ・ピンに接続しないことを推奨します。


LTC6954

376954f


動作

表8.シリアル・ポート・レジスタのビットの説明

名称説明

レジスタのアドレス（16進値）ビット

デフォルト値（b：2進値 h：16進値）

CMSINV0 OUT0でのCMOS出力の位相関係。CMSINV0 = 0の場合、OUT0+およびOUT0–は同相になり、CMSINV0 = 1の場合、OUT0+およびOUT0–は互いに反転します。 LVPECLまたはLVDSに構成した場合は無視されます。

h01[6] R/W b1

CMSINV1 OUT1でのCMOS出力の位相関係。CMSINV1 = 0の場合、OUT1+およびOUT1–は同相になり、CMSINV1 = 1の場合、OUT1+およびOUT1–は互いに反転します。LVPECLまたはLVDSに構成した場合は無視されます。

h03[6] R/W b1

CMSINV2 OUT2でのCMOS出力の位相関係。CMSINV2 = 0の場合、OUT2+およびOUT2–は同相になり、CMSINV2 = 1の場合、OUT2+およびOUT2–は互いに反転します。LVPECLまたはLVDSに構成した場合は無視されます。

h05[6] R/W b1

DEL0[5:0] OUT0の遅延値（0 ≤ DEL0[5:0] ≤ 63入力クロック・サイクル）を設定します。 h01[5:0] R/W h00



LVCS0 OUT0のLVDS出力電流（0 = 3.5mA、1 = 7mA）を設定します。出力がLVPECLまたはCMOSの場合は無視されます。

h02[6] R/W b0


h04[6] R/W b0


h06[6] R/W b0

M0[5:0] M0[5:0]は、OUT0出力分周器の分周係数を1から63までの任意の整数に設定します。M0[5:0]を16進値の0または1にプログラムすると、分周係数は1になります。

h02[5:0] R/W h02


h04[5:0] R/W h04


h06[5:0] R/W h08

PART[4:0] デバイス・コード（h00 = LTC6954-1、h01 = LTC6954-2、h02 = LTC6954-3、h03 = LTC6954-4）。 h07[4:0] R

PDALL PDALL = 1の場合は、全チップの電源が切断されます。 h00[6] R/W b0

PD_DIV0 PD_DIV0 = 1の場合、OUT0の分周器および出力バッファの電源が切断されます。 h00[0] R/W b0



PD_OUT0 PD_OUT0 = 1の場合、OUT0の出力バッファの電源が切断されます。 h00[1] R/W b0



REV[2:0] デバイスのリビジョン・コード。 h07[7:5] R b001

SYNC_EN0 SYNC_EN0 = 1の場合、同期処理の間、OUT0出力がクロック入力に同期します。 SYNC_EN0 = 0の場合、OUT0出力はSYNCピンへの入力を無視します。

h01[7] R/W b1


h03[7] R/W b1


h05[7] R/W b1


LTC6954

386954f


アプリケーション情報

図18．IN入力の簡略回路図

入出力インタフェースLTC6954は、高性能のクロック分配のデバイスです。最高の性能を実現するには、高周波数、低ノイズの入力および出力のインタフェースとなる適切な回路を選択することが重要です。

入力バッファLTC6954は、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現します。最大入力信号周波数は、1.4GHzです（LTC6954-1では、DELx = 0の場合に1.8GHz）。任意の信号源をLTC6954に直接（DC）結合することができますが、その信号振幅が1.5VP-P未満になり、同相電圧が入力バッファの自己バイアス電圧にほぼ等しくなる必要があります（図18を参照）。入力信号が大きすぎる場合、入力保護ダイオードがオンしないように、入力信号を減衰する必要があります。同相電圧が高すぎるか低すぎる場合は、信号をレベルシフトするかAC結合する必要があります。

最高のノイズ性能を実現するには、入力周波数信号源の位相ノイズを小さくし、スルーレートを100V/μs以上にすることが重要です。さらに、入力信号の伝送線路は入力ピンにできるだけ近づけて終端し、反射を最小限に抑えることが必要です。LTC6954の規定入力インピーダンスについては、「電気的特性」の表を参照してください。

LTC6954の入力にDC結合できる同相信号には、2.5VのCMLおよび3.3VのLVPECLが含まれます。LTC6954の入力にAC結合する必要がある同相信号には、3.3VのCML、LVDS、CMOS、およびRF形式の50Ω出力正弦波発振器（<7.5dBmの信号）が含まれます。システム設計の検討事項として必要な場合は、2.5VのCML信号および3.3VのLVPECL信号をオプションとしてAC結合することができます。数多くの同相 IN±入力信号インタフェースを図19に示します。全ての信号トレースは50Ωの伝送線路であるとみなされることに注意してください。

27

28

1.2kIN+

IN–

1.2k

6954 F18

2.05V

BIASVIN

+ VIN+


LTC6954

396954f



図19．一般的な IN±入力インタフェースの構成。ZO信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

AC-COUPLED 3.3V LVPECL

3.3VLVPECL 100Ω

150Ω 150Ω

ZO

ZO

AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT ≤7.5dBm

SINE WAVEOSCILLATOR50Ω OUTPUT 49.9Ω

49.9Ω

49.9Ω

IN+

IN–

LTC6954

IN+

IN–

LTC6954

IN+

IN–

LTC6954

AC-COUPLED 5V PECL

5VPECL 100Ω

330Ω 330Ω

ZO

ZO

IN+

IN–

LTC6954

AC-COUPLED 2.5V/3.3V CML

3.3V CML2.5V CML 100Ω

ZO

ZO

IN+

IN–

LTC6954

AC-COUPLED LVDS

LVDS 100Ω

ZO

ZO

IN+

IN–

LTC6954

DC-COUPLED 3.3V LVPECL

PREFERRED IMPLEMENTATION

3.3VLVPECL

150Ω 150Ω

IN+

IN–

LTC6954

ALTERNATIVE DC-COUPLED 3.3V LVPECL

3.3VLVPECL

49.9Ω 49.9Ω

46.4Ω

ZO

ZO

IN+

IN–

LTC6954

DC-COUPLED 2.5V CML

2.5VCML

ZO

6954 F19

PIATTENUATOR

AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT >7.5dBm

49.9Ω

49.9Ω

49.9Ω

ZO

ZO

ZO

49.9Ω

49.9Ω

IN+

IN–

LTC6954

ZO

ZO

100Ω


LTC6954

406954f



LVPECL出力（LTC6954-1/LTC6954-2/LTC6954-3） LTC6954は、最大1.4GHz（LTC6954-1では、DELx = 0の場合に1.8GHz）の周波数を供給するように設計された3つの低ノイズ、低スキューのLVPECL互換出力ドライバを備えています。使用できる出力構成については、表9を参照してください。この出力ドライバは、バイアス印加と終端に関して相当な柔軟性を備えています。LVPECL出力の簡略回路図に関しては、図20を参照してください。

OUTxSELを適切に“H”に設定することによって、出力ドライバを内部でバイアスすることができます。内部バイアスの使用は、150Ω抵抗を接地して各出力にバイアスを供給する必要がなくなるため、AC結合アプリケーションに最適です。内部バイアスは、レシーバ・デバイスが3.3VのLVPECL入力を直接処理できる場合にも役立ちます。その場合、伝送線路を適切に終端するために必要なのは、100Ωの差動抵抗をレシーバの入力の近くに配置することだけです。

図20.LVPECL出力の簡略回路図

OUTxSELをGNDに接続して内部バイアスをディスエーブルすると、標準のLVPECLバイアス回路網および終端回路網を使用してLVPECL出力ドライバを構成できます。

LTC6954では、LVPECL出力ドライバなどの多くのブロックの電源を切断できます。LVPECL出力ドライバの電源を切断すると、出力ピンはフロート状態になり、VOUTx

+より約0.8V低い電圧になります。LVPECL出力ピンに接続された外部バイアス回路および終端回路によっては、出力ドライバがこのモードで実際にソース電流を供給する場合があります。省電力量を最大にするには、電源の切断対象である未使用のLVPECL

出力に、終端回路やそのほかのバイアス回路を接続しないことを推奨します。さらに、出力がオン/オフされると予想される場合は、100Ωの差動終端抵抗を1本接続した構成で内部IBIASを使用すると、電源切断状態での消費電力を最小に抑えられます。

LVPECL出力はエミッタ・フォロワなので、低出力インピーダンスです。LVPECL出力信号の立ち上がり時間および立ち下がり時間も非常に短時間です。適切な信号品位（立ち上がり時間および立ち下がり時間の特性が急峻でリンギングが最小）を維持するには、遠端部の終端が適切で十分に制御された伝送線路により信号経路を配線します。LVPECL信号の振幅を最大にする必要がない場合は、直列抵抗を使用して伝送線路の近端部を追加で終端することを検討してください。近端部と遠端部の両方を終端した場合、量産時に伝送線路の製造上のバラツキが許容されやすくなります。「LTC6954の使用によるA/Dコンバータのサンプル・クロック入力の駆動」のセクションで説明するように、この構成はA/Dコンバータを駆動する場合にも推奨します。

表9. LVPECL出力を強調したLTC6954の出力の構成LTC6954のバージョン














CMOS LVDS



CMOS LVDS CMOS LVDS


OUT+

OUT–

6954 F20

VOUTx+ VOUTx

+

OUTxSEL OUTxSEL


LTC6954

416954f


アプリケーション情報LVPECL出力と多数の標準的な入力レシーバとのインタフェース方法を図21に示します。LVDS入力の駆動はいくぶん特殊なケースです。ほとんどのLVDS入力は、広範囲の入力信号振幅および同相電圧レベルを許容できるように設計されています。多くのLVDS入力では、単純な接続で十分です。低電圧の電源で動作するLVDS入力では、1.2Vの同相電圧レベルが必要です。この要件は、数本の抵抗を使用して信号

図21．一般的なLVPECL出力インタフェースの構成。 ZO信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

BACK TERMINATED DC-COUPLED INTO AN ADC THAT CAN ACCEPTA 1.85V COMMON MODE LEVEL (LVPECL INTERNAL IBIAS ENABLED)

DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL(LVPECL INTERNAL IBIAS DISABLED)

DC-COUPLED INTO AN LVDS OR AN ADC WITH A 1.2V COMMON MODE LEVEL (LVPECL INTERNAL IBIAS DISABLED)

DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL(LVPECL INTERNAL IBIAS ENABLED)

PREFERRED IMPLEMENTATION

ALTERNATIVE DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL(LVPECL INTERNAL IBIAS DISABLED)

3.3V CML2.5V CML3.3V LVPECL

49.9Ω 49.9Ω

46.4Ω

ZO

ZO

LVPECL+

LVPECL–

LTC6954

AC-COUPLED INTO AN LVDS OR AN ADC WITH A SELF-BIASED INPUT(LVPECL INTERNAL IBIAS ENABLED)

AC-COUPLEDINTO LVDS ORADCs WITH ASELF-BIASEDINPUT

27.4Ω100Ω

27.4ΩZO

ZO

LVPECL+

LVPECL–

LTC6954

6954 F21

LVDS OR ADCs THAT CANACCEPT A 1.8VCOMMON MODELEVEL

LVDS OR ADCs WITH 1.2VCOMMON MODE LEVEL

3.3V CML2.5V CML3.3V LVPECL

LTC69543.3V CML2.5V CML3.3V LVLVPECL

LVPECL+

LVPECL–

150Ω 150Ω

ZO

ZO

49.9Ω

49.9Ω

LTC6954

LVPECL+

LVPECL–

ZO

ZO

100Ω LTC6954

LVPECL+

LVPECL–

95.3Ω 95.3Ω

ZO

ZO

49.9Ω

49.9Ω54.9Ω

54.9Ω

LTC6954

LVPECL+

LVPECL–

ZO

ZO

100Ω

27.4Ω

27.4Ω

のレベルを1.85Vから1.2Vに移すことにより、容易に満たされます。この構成では、信号のピーク・トゥ・ピーク振幅も減少しますが、LVPECL信号の方がLVDS信号より振幅がはるかに大きい（1600mVP-PDIFFに対して750mVP-PDIFF）ので、LVDS

レシーバでの信号は、同相電圧レベルと電圧振幅の両方で正しいレベルになります。また、副次的な利点として、この構成によって伝送線路の近端部と遠端部の両方が終端されます。


LTC6954

426954f


アプリケーション情報LVDS/CMOS出力（LTC6954-2/LTC6954-3/LTC6954-4）LTC6954-2/LTC6954-3/LTC6954-4は、1つ以上のLVDS出力またはCMOS出力を供給する能力を備えています。この出力の簡略回路図については、図22および23を参照してください。対応する出力のOUTxSELピンをVA

+に接続すると、最大1.4GHzの周波数でLVDS互換動作がイネーブルされ、OUTxSELピンをGNDに接続すると、250MHzの最大動作周波数で2つのCMOS互換出力ドライバが構成されます。表10

に、LVDS/CMOS出力を備えるデバイスのバージョン、および使用可能なOUTxSEL構成を示します。

表10.LVDS/CMOS出力を強調したLTC6954の出力の構成LTC6954のバージョン














CMOS LVDS



CMOS LVDS CMOS LVDS


図22.LVDS/CMOS出力の簡略回路図（LVDSモード、CMOS回路はシャットダウン）

図23．LVDS/CMOS出力の簡略回路図（CMOSモード、LVDS回路はシャットダウン）

表11.LVDS電流の設定クロック出力ビット・ディスクリプタビットレジスタのアドレス（16進値）値 ILVDS 差動終端OUT0 LVCS0 [6] h02 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)

OUT1 LVCS1 [6] h04 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)

OUT2 LVCS2 [6] h06 0 3.5mA 100Ω

1 7mA 50Ω (100Ω||100Ω)

LVDS出力モード（OUTxSEL = VA+）

出力をLVDS動作に構成した場合、出力電流には、LVCSビットで制御される2つの設定があります（表11を参照）。LVCSx

= 0に設定すると、100Ωの差動終端抵抗に電流が供給され、最大動作周波数が800MHzになります。終端抵抗をレシーバの入力の近くに配置して、信号の反射を低減する必要があります。

VOUTx+

V+

6954 F22

OUTx+

OUTx–

VOUTx+

V+

6954 F23

OUTx+

OUTx–


LTC6954

436954f



図24．一般的なLVDS/CMOS出力インタフェースの構成。ZO信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

LVCSx = 1に設定すると、2倍の電流が供給され、1.4GHzの最大動作周波数が可能になります。高い電流設定（ILVDS =

7mA）は、LVDS出力ドライバが二重に終端（近端部と遠端部で終端）されているアプリケーションに最適です。例えば、LVDS出力が、100Ωの差動抵抗を使用して近端部で終端され、100Ωの差動抵抗を使用して遠端部で終端されている場合、LVCSx = 1に設定して7mAで動作させると、LVDSの最大振幅が得られます。この構成は、両端で適切に終端されるため、伝送線路設計およびPCB製造時のばらつきに対する許容度が増します。各種のロジック・タイプの入力に対する多くの一般的なLVDS出力インタフェースを図24に示します。

各LVDS出力は、PD_OUTxビットを使用して個別にパワーダウンすることができます。パワーダウン・ビットの名称と位置については、表6「シリアルポート・レジスタのマッピング」を参照してください。LVDS出力は、パワーダウンした場合、Hi-Z状態になります。

LVDS/CMOS出力をLVDS出力モードに構成した場合、CMSINVxビットは無視されます。これらのビットは、CMOS動作に構成された出力にのみ適用されます。

CMOS OUTPUT MODE, AC-COUPLED AND DOUBLY TERMINATED INTO CMOS(SIGNAL SWING AT THE LOAD WILL BE REDUCED)

LVDS OUTPUT MODE, AC-COUPLED INTO LVPECL OR CML (ILVDS = 3.5mA)

THIS CIRCUIT WORKS WITH MANY LVPECLRECEIVER PARTS THAT CAN ACCEPT THE SMALLER LVDS SIGNAL SWING (700mVP-P DIFF FOR LVDS COMPARED TO 1600mVP-P DIFF FOR LVPECL)

3.3VLVPECLCML

3.3V

1.00k 1.00k

680Ω 680Ω

ZO

ZO

LVDS+

LVDS–

LTC6954

LVDS OR ADC100Ω100Ω

100Ω

ZO

ZO

LVDS+

LVDS–

LTC6954

6954 F24

LVDS OUTPUT MODE, DC-COUPLED AND FAR-END TERMINATED INTO LVDS (ILVDS = 3.5mA)

LVDS OUTPUT MODE, DC-COUPLED AND DOUBLY TERMINATED INTO LVDS (ILVDS = 7mA)

LVDS100Ω

ZO

ZO

LVDS+

LVDS–

LTC6954

CMOS

100Ω

100Ω10Ω

ZOCMOS+

V+

CMOS–

LTC6954

CMOS OUTPUT MODE, DC-COUPLED INTO CMOS WITH A SERIES SOURCE TERMINATION

(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)

CMOS10Ω

ZOCMOS+

CMOS–

LTC6954

CMOS OUTPUT MODE, DC-COUPLED AND DOUBLY TERMINATED INTO CMOS(SIGNAL SWING AT THE LOAD WILL BE REDUCED)

CMOS

100Ω

100Ω10Ω

ZOCMOS+

V+

CMOS–

LTC6954


LTC6954

446954f


アプリケーション情報CMOS出力モード（OUTxSEL = GND）出力ドライバをCMOS動作に構成した場合、ビットCMSINVx

を1に設定すると、OUT–がOUT+に対して反転します。CMSINVxを0に設定すると、OUT+およびOUT–の両方が同相になります。各クロック出力分配経路のCMOS位相制御ビットを収容しているレジスタのまとめについては、表12を参照してください。

表12.CMOS位相選択レジスタ

クロック出力ビット・

ディスクリプタビットレジスタのアドレス（16進値）




各CMOS出力は、PD_OUTxビットを使用して個別にパワーダウンすることができます。パワーダウン・ビットの名称と位置については、表6「シリアルポート・レジスタのマッピング」を参照してください。CMOS出力がパワーダウンし、CMSINVx = 0

の場合、両方の出力が“L”になります。CMSINVx = 1の場合、OUTx+が“L”になり、OUTx-が“H”になります。

LVDS/CMOS出力をCMOS出力モードに構成した場合、LVCSxビットは無視されます。これらのビットは、LVDS動作に構成された出力にのみ適用されます。

CMOS出力の定格は250MHzですが、50MHzを超える周波数で動作させる場合はLVDS出力モードの使用を推奨します。CMOS信号方式（シングルエンド、大電流スパイク、広い信号振幅、低い容量性負荷駆動能力）は、周波数が低く相互接続長が短い場合に最も役立ちます。周波数が高く相互接続長が長い場合には、LVDS出力モードの方がはるかに適しています。LVDSは伝送線路を駆動する目的で設計されており、固有の差動的性質により優れたノイズ余裕度が得られます。

CMOS信号が必要な場合、いくつかの一般的なインタフェースを図24に示します。直列の終端抵抗を使用するのが最も一般的な構成であり、伝送線路とレシーバの入力容量によって立ち上がり時間と立ち下がり時間が短くなるので、相互接続長が短い場合に適しています。二重終端回路は遠端部での信号振幅が減少するという問題があり、一部のCMOS入力回路では許容されない可能性があります。

CMOS動作用の電源付加的な広帯域ノイズまたは離散的スペクトル・トーンのため、出力電源（VOUTx

+）にノイズが多い場合、位相ノイズ性能が低下する可能性があることに注意してください。VOUTx

+電源のノイズは、クロック信号の振幅を変調します。AMからPM

への変換時に、AMノイズがスペクトル純度を損なうことがあります。ただし、LVDSモードでLTC6954を使用すると、LVDS

出力の差動特性により、CMOSモードと較べて大幅に電源のノイズ結合を低減します。

温度モニタLTC6954はチップの温度を測定するためにピン31（TEMP）にダイオードを内蔵しています。ピン31は内部ダイオードのアノードに接続されています。このダイオードのカソードは内部グランドに接続されています。一定のDC電流をピン31に注入し、そのDC電圧を測定することにより、チップの温度を測定できます。ダイオードの電圧の温度係数は、TEMPピンに10μAの電流が注入される場合、約–1.73mV/°Cになります。ピン31に10μAと100μAの電流が注入されたときの標準的な温度－電圧特性を図25に示します。

LTC6954で使用される全電流のうち、かなりの割合の電流が露出パッドを介してグランドに接続されます。温度測定は、パッケージの露出パッドが熱的および電気的に正しく接続されていることを示す適切な指標になります。

図25．TEMPのダイオードの電圧と接合部温度（TJ）

JUNCTION TEMPERATURE (°C)–40

TEM

P DI

ODE

VOLT

AGE

(mV)

600

850

900

0 40 80

500

750

550

800

450

400

700

650

–20 20 60 100 120

6954 F25

100µA

10µA


LTC6954

456954f


アプリケーション情報正確に測定するために、LTC2997などのダイオード・ベースの温度モニタ・デバイスを使用することを推奨します。使用方法については、LTC2997のデータシートを参照してください。

温度モニタ機能を使用しない場合は、TEMPをGNDに接続します。

PCBレイアウトのガイドラインLTC6954には、デバイスの下の第1層に切れ目のないきれいなグランド・プレーンを備えたプリント回路基板（PCB）が必要です。内部グランド・プレーンを備えた多層基板を推奨します。電源とグランドのインダクタンスを最小限に抑えて、信号が互いに干渉しないようにPCBレイアウトを作成する場合には、注意する必要があります。

プリント回路基板のレイアウトでは、デジタル信号（シリアル・ポート、SYNCピン、OUTxSELピン）とアナログ信号（その他の全ての信号ピン）をできるだけ離すようにします。さらに、これらの信号を互いに絶縁するための障壁として、トップ層のグランド領域とグランド・ビアを使用します。

LTC6954の入力および全ての信号出力は、伝送線路を使用して配線する必要があります。入力トレースはできるだけ短くして容量を最小限に抑えて干渉の捕捉をできるだけ少なくします。

LTC6954のデモンストレーション回路（DC1954）は、適切なPCBレイアウトの優れた例を実現しています。このデモ回路のファイルは、リニアテクノロジーのWebサイト

（www.linear-tech.co.jp）のLTC6954ランディング・ページにあります。

電源のバイパスX5R、X7R、またはX6S誘電体などの高品質のセラミック・バイパス・コンデンサを全てのV+電源ピン（VA

+、VD+、VIN

+、VOUT0

+、VOUT1+、およびVOUT2

+）で使用する必要があります。可能であれば、各ピンに専用のバイパス・コンデンサを取り付けます。これは、0201サイズのコンデンサをLTC6954とともに上面層に配置することにより容易に実現できます。PCBの上面で0201サイズの0.01μFコンデンサを各ピンごとに1個使用し、PCBの裏面で、選択したピンの対に0402サイズの0.1μF

コンデンサを追加で接続する方法が優れています。こうすると、良質な高周波バイパス処理が可能になり、チャネル間クロストークを最小に抑えることができます。デモ回路DC1954は、良好な電源接続、適切なバイパス処理、およびコンデンサのグランド接続の優れた例を実現しています。

バイパス・コンデンサはできるだけピンに近づけて配置し、低インピーダンスの経路を通じてグランドに接続する必要があります。ピンとバイパス・コンデンサを接続するトレースは短くする必要があり、幅はできるだけ広くします。各コンデンサのグランド接続部には専用のグランド・ビアを設ける必要があり、トップ層のグランド・プレーンにも接続します。

露出パッドの接続：信号の接地および熱伝達パッケージ下部の露出パッドはLTC6954の主要なグランド接続部であり、その接続はこのデバイスのほかのピンの場合と同様に重要です。最高の性能と良質な信号品位を保証するため、グランド・プレーンまでのインダクタンスは最小限に抑える必要があります。露出パッドは適合するPCBのランドに直接半田付けする必要があります。PCBのランド・パターンは、図26に示すように、多数のビアで内部のグランド・プレーンに接続します。ランド・パターンおよびランド・ビアの半田マスクに関する具体的な推奨事項については、リニアテクノロジーのWebサイトのパッケージ情報ページの「QFNパッケージユーザーガイド」を参照してください。

図26．グランド・ビアの配列を示す露出パッドのランド・パターン。ピン14、26、29、32、および35は信号グランドであり、露出パッドのランドに直接接続されることにも注意

18 17 16 15

VIA ARRAY CONNECTSEXPOSED PAD

6954 F2631 32 33 34 35 36

14 13

4

3

2

1

5

6

7

8

9

10

11

12

26

27

28

29

30

25

24

23

22

21

20

19


http://www.linear-tech.co.jp

LTC6954

466954f



図27．グランド・プレーンを間違って1列のビアで分割してしまい、グランドのインピーダンスが高くなり、熱伝達が不十分になることがあります。一部のビアを移動するか、ビアを交互にずらして配置すると問題が解決します。

さらに、LTC6954が発生する熱の大部分は、ダイからパッケージ底面の露出パッドを通ってプリント回路基板に移動します。都合のいいことに、信号グランド接続に関する前述のガイドラインにより、熱性能が最高のアセンブリおよびレイアウトが得られます。露出パッドを適合するPCBのランドに半田付けすると、最も直接的な熱的接続が得られます。このPCBランドを多数のビアを介して全てのグランド層に接続することは、熱質量を加えて、熱をできるだけ放散する最善の方法にもなっています。

熱伝達を最適にするには、相当な面積の半田マスクを除去して銅メッキ部分を外気に直接触れるようにしているPCBの裏面まで多数のビアを延ばします。露出面積は、PCBの上面にあるランド・パターン以上にします。デモ回路DC1954は、やはり、LTC6954のグランド接続処理の適切な例を信号と熱の観点から実現しています。空気が移動しない標準的な実験室環境では、デモ回路DC1954のPCBレイアウトによって、1ワットの電力損失ごとに約20°Cの接続部温度の上昇が発生します。

前述のガイドラインに従うことにより、良好な信号グランド接続と良好な熱接続を実現できます。ただし、グランド・プレーンにかなりの隙間がある場合やグランド・プレーンがデバイスの近くで狭くなっている場合は、この優れた手法の多くを実行できません。これが意図せずに起こりやすいのは、隣接した信号ビアまたは電源ビアの長い列がある場合です。これらのビア周辺の間隔は互いに非常に接近するか重なり合うことがあるので、グランド・プレーンの中に隙間ができる場合があります。極端な場合は、小さなグランド・アイランドが形成されることがあります。

グランド・プレーンの隙間が生じるLTC6954の1つの領域は、デバイスの出力OUT0～OUT2（ピン1～12）がある方の側です。最も困難な場合は、ストリップ線路の伝送線路（PCB内部のグランド・プレーン間に埋め込まれた伝送線路）を使用して、3つの出力全てを配線する場合です。この問題を図27に示します。ストリップ線路の伝送線路を使用するには、下層までのビアを各出力ピンになるべく近づけて配置することが必要です。さらに、全てのVOUTx

+電源ピンには電源プレーンまでのビアが1つ必要で、これも理想的には各ピンに近づけて配置します。図27に示すように、これらの全てのビアが各ピンにできるだけ近づけて配置され（多くの理由で好都合）、1列に配置されている場合、この領域内のグランド・プレーンにはかなりの隙間があります。この隙間は、電気的にも熱的にも望ましくないものです。空きスペースがあると、出力の帰還信号経路でのグランドのインダクタンスが増加し、その方向での熱の移動が減少します。

また、図27は、一部のビア（この場合にはOUTx出力ビア）をデバイスから離すことによって、電流および熱の移動の経路が開かれることも示しています。これは伝送線路の設計の観点からは理想的ではありませんが、グランド経路のインダクタンスと熱の移動を確実に改善します。あるいは、VOUTx

+電源ビアをデバイスからさらに引き離すことができる場合や、PCBの第1層上のマイクロストリップ線路をストリップ線路の代わりに利用できる場合があるので、出力ビアの必要性を完全になくすことができます。

18 17 16 15

VIAS CONNECTEXPOSED PAD

GROUNDPLANE

31 32 33 34 35 36

14 13

4

3

2

1

5

6

7

8

9

10

11

12

26

27

28

29

30

25

24

23

22

21

20

1918 17 16 15

SIGNALRETURNPATHS AREBLOCKED

THERMAL FLOW PATH IS BLOCKED

VIAS CONNECTEXPOSED PAD

GROUNDPLANE

6954 F27

IMPROVEDSIGNALRETURNPATHS

BETTER THERMALFLOW PATHS

31 32 33 34 35 36

14 13

4

3

2

1

5

6

7

8

9

10

11

12

26

27

28

29

30

25

24

23

22

21

20

19


LTC6954

476954f



A/Dコンバータのクロック制御とジッタの要件きれいな信号にノイズを直接加えると、その信号対ノイズ比（SNR）は明らかに低下します。データ収集アプリケーションでは、ノイズの多いクロック信号できれいな信号をデジタル化することで、やはりSNRが低下します。この問題は、位相ノイズの代わりにジッタを使用して時間領域で説明するのが最善です。この説明では、ジッタがホワイト・ノイズ（周波数に対して強度が平坦）であり、ガウス分布に従うと仮定します。

A/Dコンバータ、入力信号アンプ、およびサンプリング・クロックから成る標準的なデータ収集回路に入力される正弦波信号を図28に示します。また、正弦波をそのゼロ交差点でサンプリングするための3つの信号サンプリング・シナリオも示しています。

最初のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノイズまたはサンプリング・クロックのジッタがない場合、A/Dコンバータのデジタル化出力値は非常に明確に決まり、サイクル単位で完全に再現可能です。

2番目のシナリオでは、完全な正弦波入力をノイズの多いアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノイズはデジタル化値の不確実性の原因となるので、SNRを低下させる誤差項が生じます。このシナリオでは、信号にノイズを加えることでSNRの低下が予想されます。

3番目のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは付加ジッタのあるクロック信号によって行なわれます。信号はスルーイングしているので、前のシナリオの場合と同様、クロック信号のジッタはデジタル化値および誤差項での不確実性につながることに注意してください。この場合も、この誤差項はSNRを低下させます。

実際のシステムには、いくらかの付加的なアンプ・ノイズといくらかのサンプル・クロック・ジッタの両方があります。いったん信号がデジタル化されると、SNR低下の根本原因（アンプ・ノイズかサンプリング・クロック・ジッタか）を突き止めるのは、多くの場合不可能です。

図28．ノイズの多いアンプとジッタのあるサンプリング・クロックのサンプリング誤差の影響を示す標準的なデータ収集回路

6954 F28

SINE WAVEINPUT SIGNAL WITH

NOISELESS AMP

SAMPLING CLOCK WITH ADDED JITTER

∆V = VERROR

tJ


NOISY AMP

SINE WAVEINPUT SIGNAL

PERFECT SAMPLING CLOCK

∆V = VERROR


NOISELESS AMP

PERFECT SAMPLING CLOCK

VSAMPLE

SAMPLING CLOCK

BITSADCAMP


LTC6954

486954f


アプリケーション情報サンプル・クロック・ジッタによってSNRが低下するのは、入力信号がスルーイングしている場合だけです。入力信号が静止信号（DC）の場合、サンプリングがいつ行われるかは問題になりません。さらに、高速のスルーイング信号は低速のスルーイング信号より誤差が大きく（ノイズが多く）なります。この影響を図29に示します。高速のスルーイング信号の誤差項が低速のスルーイング信号の場合よりどの程度大きいかに注意してください。結論として、データ・コンバータのSNR性能を維持するため、周波数が高い入力信号のデジタル化では、周波数の低い入力信号を使用するアプリケーションよりかなりジッタが少ないクロックが必要です。

入力信号の周波数がサンプル・クロックのジッタ要件を決定することに注意することが重要です。実際のサンプル・クロック周波数は問題になりません。高周波数信号をアンダーサンプルする多くのA/Dコンバータ・アプリケーションには、特に困難なサンプル・クロック・ジッタ要件があります。

サンプリング・クロック・ジッタによるSNRの低下では、直感的感覚を得るのに前述の説明が役立ちました。量的には、与えられたアプリケーションの実際のサンプル・クロック・ジッタ要件は以下のように計算されます。

tJ(TOTAL) =

10–SNRdB

202 • π • fSIG

ここで、fSIGはデジタル化する最高周波数の信号（Hz）であり、SNRdBはSNR要件（dB）であり、tJ（TOTAL）は全RMSジッ

図29．ジッタのあるクロックを使ってサンプリングした高速および低速の正弦波信号

タ（秒）です。全ジッタは、A/Dコンバータのアパーチャ・ジッタと、次式で計算されるサンプル・クロック・ジッタのRMS値の合計です。

tJ(TOTAL) = t2J(CLK) + t2J(ADC)

あるいは、与えられた全ジッタについて、達成可能なSNR制限は次のように計算されます。

SNRdB = –20 • Iog10 （2 • π • fSIG • tJ（TOTAL））

これらの計算では、フルスケールの正弦波入力信号を仮定しています。入力信号が適度な波高率の複雑な変調信号である場合、この信号のピーク・スルーレートは比較的低くなり、サンプル・クロック・ジッタの要件が緩和される場合があります。

これらの計算も理論上の計算です。これらの計算では、分解能が無限でノイズのないA/Dコンバータを仮定しています。現実の全てのA/Dコンバータには付加ノイズと分解能の制限の両方があります。A/Dコンバータの制限事項を考慮して、サンプリング・クロックを過剰に指定しないようにする必要があります。

図30は前出の式をプロットしたもので、与えられた入力信号のサンプリング・クロック・ジッタ要件や与えられたサンプル・クロック・ジッタに関する予想SNR性能を推定する簡単で手っ取り早い方法を示しています。

図30．SNRと入力信号周波数とサンプル・クロックのジッタ

6954 F29tJ

∆V = VERROR(SLOW)∆V = VERROR(FAST)

FASTSINE WAVE

SLOWSINE WAVE

FREQUENCY OF FULL-SCALE INPUT SIGNAL (MHz)

SNR

(dB)

6954 F30

10 100 1000

108

54

102

90

78

66

96

84

72

60

48

TOTAL CLOCKJITTER (RMS)

10fs20fs50fs100fs200fs500fs1ps2ps5ps10ps20ps50ps


LTC6954

496954f



A/Dコンバータのサンプル・クロック入力の駆動要件最近の高速、高分解能A/Dコンバータは、多くの点で実験室用機器に匹敵する途方もなく繊細な部品です。帯域幅が広くダイナミックレンジが広いので、アナログ信号入力、電圧リファレンス、またはサンプリング・クロック入力にノイズや干渉信号があると、デジタル化データに簡単に現われます。全てのA/Dコンバータの性能を最大限発揮させるため、サンプリング・クロック入力はきれいな低ジッタ信号で駆動する必要があります。

標準的なA/Dコンバータのサンプル・クロック入力の簡略版を図31に示します。この場合、入力ピンには、符号化入力の場合、ENC±というラベルが付けられます。一方で、一部のA/

Dコンバータでは、クロック入力の場合、入力CLK±というラベルが付けられます。この入力は、差動の制限アンプ段と、A/

Dコンバータのトラック・ホールド段を直接制御する後段のバッファで構成されています。

入力アンプには、制限に入るための最小入力信号振幅が必要です。サンプリング・クロック信号の振幅は、最小要件よりある程度大きくして、入力アンプが全ての条件下で制限することを保証するものの、A/Dコンバータを損傷させるほど大きくはしないようにします。標準的な最小入力信号レベルは、300mVP-PDIFF～400mVP-PDIFFの範囲内です。

アンプにはそれ自体のノイズがあるので、サンプル・クロック入力アンプには高速スルーイング入力信号によるメリットもあります。クロスオーバー領域で急速にスルーイングすることにより、遷移が低速の場合よりも、アンプのノイズによって発生するジッタが少なくなります。

図31に示すように、A/Dコンバータのサンプル・クロック入力は、通常は差動です。アンプはシングルエンド入力信号で正常に動作しますが、差動サンプリング・クロックを使用すると通常は最高の性能が得られます。

LTC6954は、これら全てのサンプル・クロック入力要件を満たします。出力信号は差動、低位相ノイズ（したがって低ジッタ）であり、立ち上がり時間および立ち下がり時間の特性が急峻で、伝送線路を十分過ぎる信号振幅で高速に駆動します。

最高の位相ノイズ性能を得る場合には、LTC6954のLVPECL

出力を推奨します。LVDS信号およびCMOS信号は良好な位相ノイズ性能を実現しますが、LVPECL出力の位相ノイズが最小です。

伝送線路と終端立ち上がり時間と立ち下がり時間が短い高速信号処理回路の相互接続では、終端を適切に整合した伝送線路を使用することが必要です。伝送線路はストリップ線路、マイクロストリップ線路、それ以外の設計形態のいずれも可能です。伝送線路設計の詳細な説明は、このデータシートの範疇を超えています。伝送線路の特性インピーダンスと終端インピーダンスとの間に不整合があると、信号の一部が反射して戻り、伝送線路の反対側の端に向かいます。開放終端または短絡終端といった極端な場合では、全ての信号が反射して戻ります。

この信号反射は、波形のオーバーシュートやリンギングにつながります。リンギングの周波数は伝送線路通過時の伝播遅延に比例し、伝播遅延は主に線路の長さに依存します。リンギングの振幅は、伝送線路の特性インピーダンスと、線路のそれぞれの端での終端インピーダンスとの間の不整合の程

図31.A/Dコンバータのサンプル・クロック入力の簡略回路図

VDD

6954 G31

1.2V

10kENC+

ENC–


LTC6954

506954f


アプリケーション情報度に依存します。不整合が大きいほど、反射およびリンギングの振幅は大きくなります。低インピーダンスのドライバと高インピーダンスのレシーバを使用した伝送線路終端の3つの方法を図32に示します。

大半が吸収されますが、インピーダンスの不整合がある場合は、一部の信号が再反射してレシーバに返されます。この信号の往復は、最終的に反射信号エネルギーが尽きるまで続きます。

近端部と遠端部の終端は、二重終端と呼ばれることがあります。単純な遠端部または近端部の終端と比べて二重終端の有利な点は、遠端部に不整合があった場合に、その反射が近端部の終端でほとんど吸収され、信号が再反射するたびに大幅に小さくなり、反射エネルギーが急速に消滅することです。

二重終端の不利な点は、レシーバでの信号レベルが、信号源の信号の振幅のわずか半分であることです。ただし、この信号振幅の減少は、多くの場合は許容できます。近端部の終端で使用した直列抵抗によって、信号に一定のノイズも加わるからです。

二重終端は、より堅牢で寛容なシステム設計に役立ちます。伝送線路の特性インピーダンスに影響するプリント回路基板（PCB）の量産時のばらつきを、より容易に吸収できます。また、終端抵抗値のばらつきとその非理想特性もあまり重要ではありません。伝送線路を二重終端にすれば、付加ノイズがある程度増えるという代償はありますが、優れた信号品位をより簡単に実現することができます。

A/Dコンバータのサンプル・クロック入力の信号品位要件図31は、A/Dコンバータのサンプル・クロック入力の簡略回路図です。簡略回路図では、回路詳細の多くを省略し、また回路内の寄生素子も省略しています。これらの寄生素子は、A/D

コンバータのサンプル・クロック入力信号品位の要件に重要な役割を果たします。

ロジック・アプリケーションは、信号のオーバーシュートやリンギングを極めて高いレベルで許容できます。ロジック・システムが正常に動作するための唯一の要件は、ロジック0およびロジック1の状態が分離できるということです。ロジック0またはロジック1の状態信号に大量のリンギング、リップル、および干渉があっても、ロジック・システムではほとんど心配ありません。

A/Dコンバータのサンプル・クロック入力は、信号品位の要件がロジック入力とは異なります。実際、A/Dコンバータのサンプル・クロックがロジック信号とみなされることはありません。むしろ、ミキサの局部発振器（LO）の入力信号に似ています。ここでは、信号のノイズ、リンギング、および干渉物が対象の

図32.伝送線路の終端方法（ZO = 50Ω）

6954 F32

NEAR AND FAR END TERMINATION(DOUBLE TERMINATION)

100Ω50Ω

50ΩZO

ZO

NEAR END TERMINATION(SERIES TERMINATION)

50Ω

50ΩZO

ZO

FAR END TERMINATION(PARALLEL OR SHUNT TERMINATION)

100Ω

ZO

ZO

遠端部の終端は、伝送線路の並列終端または分路終端と呼ばれることがあります。その目的は、伝送線路のインピーダンスを整合し、ドライバに信号が反射しないようにすることです。遠端部に不整合があると、最初の信号の一部が反射してドライバに返されます。低インピーダンスのドライバと伝送線路との整合が不十分だと、この反射信号の大半は再反射してレシーバに返されます。この信号の往復は、最終的に反射信号エネルギーが尽きるまで続きます。

近端部の終端は、直列終端、または逆終端と呼ばれることがあります。その目的は、伝送線路のインピーダンスを整合し、遠端部からの反射信号が再反射してレシーバに返されないようにすることです。遠端部のレシーバは高インピーダンスで伝送線路との整合が不十分なので、信号のほとんどが反射してドライバに返されます。信号源で終端すると、この反射信号の


LTC6954

516954f


アプリケーション情報信号に印加されます。ただし、ミキサ・アプリケーションでは、不要な帯域外信号が出力で容易に除去されることがよくあります。A/Dコンバータのサンプリングの性質上、不要な高周波数信号が対象の周波数帯に折り返し、目的の信号を乱すことがあります。A/Dコンバータの場合には、アナログ入力信号に加えて、デジタル化データにノイズ、リンギング、および干渉が現われる場合があり、デジタル・フィルタ処理で容易に除去することはできません。

寄生信号の経路を考慮しない場合は、入力アンプが制限していれば、A/Dコンバータのサンプル・クロック入力でのノイズまたはリンギングは影響がないように見えます。ただし、A/Dコンバータのサンプル・クロック入力にはいくつかの寄生素子があり、これらがトラック・ホールド回路への信号経路と、最終的にはデジタル化データへの信号経路になります。チップ上のレイアウトとデバイスの寄生容量により、不要な高周波数信号がトラック・ホールド回路と結合する1つの経路が生じます。もう1つの経路はA/Dコンバータの基板抵抗です。この抵抗は有限なので、この経路を介した結合も可能です。これらの経路による結合は大きく弱められますが、最近のA/DコンバータはSFDRが100dBを超えているので、結合信号がデジタル化データに現われることはほとんどありません。

LTC6954の使用によるA/Dコンバータのサンプル・クロック入力の駆動前述したように、最高の位相ノイズ性能を得る場合には、LTC6954のLVPECL出力を推奨します。これらの出力は、標準のLVPECLデバイスとのインタフェースを行う目的で設計されていますが、遠端部だけを終端した伝送線路を駆動します。このように構成すると、信号はLVPECLの規格に適合し、振幅は非常に大きく1.6VP-PDIFFになります。LVPECLシステムでのみ遠端部の終端を使用すると、消費電力、信号振幅、および信号品位（オーバーシュートとリンギング）の兼ね合いが生じます。

LTC6954のLVPECL出力信号の立ち上がり時間と立ち下がり時間は非常に高速（標準で135ps未満）であるため、通常は、A/Dコンバータのサンプル・クロック入力で、最大LVPECL

レベルの大きさの信号は必要ありません。検討すべき1つの方法は、LVPECL出力を使用して、伝送線路の近端部と遠端部の両方の終端を実現することです。信号は遠端部で減衰し、LVPECL信号レベルの規格を満足しませんが、A/Dコンバータの大半のサンプル・クロック入力では、正規のLVPECL

レベル信号は必要ありません。

図33は、この要件を満たす3つのLVPECL出力の構成を示しています。ある構成では同相電圧が標準のLVPECL同相電圧であり、別の構成では同相電圧レベルが1.2Vまで低下しています。信号のデューティ・サイクルが50%なので、最後の構成で示すように、出力のAC結合も実行可能な解決策です。

図33．A/Dコンバータのサンプル・クロック入力へのLVPECL出力の接続（ZO = 50Ω）

27.4Ω100Ω

27.4ΩZO

ZO

LVPECL+

LVPECL–

LTC6954

27.4Ω

27.4ΩZO

ZO

LVPECL+

LVPECL–

LTC6954

6954 F33LVPECL OUTPUT IBIAS ENABLED

AC-COUPLEDINTO ADCs WITH A SELF- BIASED INPUT

LVPECL OUTPUT IBIAS ENABLED

ADCs THATCAN ACCEPTA 1.8V COMMONMODE SIGNAL

LVPECL OUTPUT IBIAS DISABLED

ADC

ADC

100Ω

54.9Ω

54.9ΩZO

ZO

LVPECL+

LVPECL–

LTC6954ADCsWITH 1.2V COMMONMODE VOLTAGE

ADC

49.9Ω

49.9Ω

95.3Ω95.3Ω


LTC6954

526954f


アプリケーション情報直列の近端部終端は27.4Ωであり、50Ωではないことに注意してください。LTC6954のLVPECL出力インピーダンスは約5Ωであり、考慮に入れる必要がありますが、近端部の終端抵抗が50Ω未満である最も大きな理由は、終端抵抗によって信号にノイズが付加されることです。したがって、ここに示す近端部の終端では、伝送線路のインピーダンス整合の量産時のばらつき（信号の品位）と付加ノイズとの兼ね合いが生じます。遠端部の終端が伝送線路の特性インピーダンスに完全に整合する場合、近端部の終端はまったく必要ありません。ただし、完全な整合は実現しにくいので、最初は基板に抵抗を取り付けない場合でも、近端部の直列終端のPCBレイアウトで準備することを強く推奨します。

LVPECL出力は最高のA/Dコンバータ・サンプル・クロック・ドライバ性能を発揮しますが、LVDS出力もやはり非常に優れた性能を発揮できます。LVPECL出力と比較すると、LVDS出力の1/f位相ノイズと位相ノイズフロアはわずかに高めです。このわずかに高い位相ノイズおよびジッタは、それでも多くの

A/Dコンバータ・アプリケーションで適しています。

図34．A/Dコンバータのサンプル・クロック入力へのLVDS出力の接続（ZO = 50Ω）

図35.A/Dコンバータのサンプル・クロック入力へのCMOS出力の接続（ZO = 50Ω）

A/Dコンバータのサンプル・クロック入力をLVDS出力ドライバを使用して駆動する場合は、図34に示すように、最高の電流設定（ILVDS = 7mAの場合、LVCSx = 1）および二重に終端された伝送線路を使用するのが最善です。この構成は、両端で適切に終端されるため、伝送線路設計およびPCB製造時のばらつきに対する許容度が増します。

高性能、高周波のA/Dコンバータのサンプル・クロック入力を、CMOS出力を使用して駆動するのは推奨しません。LVDS出力モードの場合と同じ出力ピンを使用すると優れた性能が得られるので、信号の配線をかなり長くする場合には確かに適しています。ただし、一部のA/DコンバータではCMOSレベルのサンプル・クロック信号が必要です。

これらの場合には、LTC6954とA/Dコンバータの間の接続を、図35に示すように部分的な信号源終端を使用してできるだけ短くします。

6954 F34

100Ω100Ω

ZO

ZO

LVDS+

LVDS–

LTC6954

LVDS OUTPUT MODE, DC-COUPLED AND DOUBLY TERMINATED INTO THE ADC SAMPLE CLOCK INPUT

(LV/CM OUTPUT IN LVDS MODE, ILVDS = 7mA)

ADCsWITH 1.2V COMMONMODE VOLTAGE

ADC

CMOS OUTPUT MODE, DC-COUPLED INTO AN ADC REQUIRING A CMOS LEVEL SAMPLE CLOCK

(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)

10ΩZOCMOS+

CMOS–

LTC6954

6954 F35

ADC REQUIRINGA CMOS LEVELSAMPLE CLOCK

ADC


LTC6954

536954f


標準的応用例

図36.LTC2165、125Msps、16ビットA/Dコンバータのエンコード・サンプル・クロック入力を駆動するLTC6954

T1: MACOM ETC1-1-13RESISTORS, CAPACITORS ARE 0402 PACKAGE SIZECN1: 2.2µF LOW INDUCTANCEINTERDIGITATED CAPACITORTDK CLLE1AX780G225MMURATA LLA219C70G225MAVX W2L14Z225MOR EQUIVALENT

VCM

AIN+

AIN–

GND

REFH

REFL

REFH

REFL

PAR/SER

GND

GND

VDD

PAR/SER

D11

D10

D9

D8

OVDD

OGND

CLKOUT+

CLKOUT–

D7

D6

D5

D4

1

2

3

4

5

6

7

8

9

10

11

12

36

35

34

33

32

31

30

29

28

27

26

25

SPIPORT

GND ENC+ ENC– CS SCK SDIVDD1.8V

D0 D1 D2 D3

24232221191817161514

37383940414243444647 4548

13

VDD

1.8V

VDD SENSE VREF SDO

SDO

GND OF D15DNC D14 D13 D12

1.8V

C370.1µF

LTC2165

0.1µF

C210.1µF

C180.1µF

GND

20

SENSE

DIGITALOUTPUTS

C320.1µF

R51100Ω

C280.1µF

C190.1µF

C232.2µF

0.1µF

0.1µF

0.1µF

0.1µF +–+–

–+–+

CN1

25Ω

25Ω

50Ω

T1

ANALOGINPUT

315.5MHz–1dBFS

6954 F36

OUT2+

OUT2–

OUT1+

OUT1–

OUT0+

100MHzOUT0–

SPISERIAL

PORT

DEL = 0

V+

3.3V

SCLK

CS

GND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN– LTC6954-3

1GHz

49.9Ω

49.9Ω

100pF

100pF

100pF 49.9Ω

SYNCCONTROL

3.3V0.1µF

SERIALPORTAND

DIGITAL

DIV = 10

DELAY0 TO 63

DIVIDE1 TO 63

DELAY0 TO 63

DIVIDE1 TO 63


LTC6954

546954f


標準的応用例

図37.LTC2165 64kポイントのFFT、fIN = 315MHz、–1dBFS、100Msps。 LTC6954が100MHzで供給するサンプル・クロック

FREQUENCY (MHz)0

–100–110–120

–70

–60

–80–90

AMPL

ITUD

E (d

BFS)

–50

–30

–40

–20

–10

0

10 20 30 40 50

6954 F37

TOTAL SYSTEM SNR = 68.8dBLTC6954 JITTER = 113fsRMS


LTC6954

556954f

リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。

パッケージ寸法最新のパッケージ図面については、http://www.linear-tech.co.jp/product/LTC6954#packagingを参照してください。

4.00 ±0.10 2.50 REF

7.00 ±0.10

注記：1. 図は JEDECのパッケージ外形ではない2. 図は実寸とは異なる3. 全ての寸法はミリメートル4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まないモールドのバリは（もしあれば）各サイドで 0.20mmを超えないこと5. 露出パッドは半田メッキとする6. 灰色の部分はパッケージの上面と底面のピン 1の位置の参考に過ぎない

PIN 1TOP MARK(NOTE 6)

0.40 ±0.10

3635

1

2

BOTTOM VIEW—EXPOSED PAD

5.50 REF

0.75 ±0.05

R = 0.125TYP

R = 0.10TYP

PIN 1 NOTCHR = 0.30 OR0.25 × 45°CHAMFER

0.25 ±0.050.50 BSC

0.200 REF

0.00 – 0.05

(UFF36) QFN 0810 REV Ø

RECOMMENDED SOLDER PAD PITCH AND DIMENSIONSAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

0.70 ±0.05

0.25 ±0.050.50 BSC

2.50 REF

5.50 REF6.10 ±0.057.50 ±0.05

3.10 ±0.05

4.50 ±0.05

PACKAGE OUTLINE

2.64 ±0.10

5.61 ±0.10

2.64 ±0.05

5.61 ±0.05

UFF Package36-Lead Plastic QFN (4mm × 7mm)

(Reference LTC DWG # 05-08-1863 Rev Ø)

http://www.linear-tech.co.jp/product/LTC6954#packaging

LTC6954

566954f

LINEAR TECHNOLOGY CORPORATION 2015

LT1115 • PRINTED IN JAPANリニアテクノロジー株式会社102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp/LTC6954

関連製品

標準的応用例

製品番号説明注釈LTC6945 ノイズとスプリアスを極めて低く抑えた整数分周方式

シンセサイザ350MHz～6GHz、正規化された帯域内位相ノイズフロア：–226dBc/Hz広帯域出力位相ノイズフロア：–157dBc/Hz

LTC6946 ノイズとスプリアスを極めて低く抑えたVCO内蔵の整数分周方式シンセサイザ

370MHz～6.4GHz、正規化された帯域内位相ノイズフロア： –226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz

LTC6947 ノイズとスプリアスを極めて低く抑えた分数分周方式シンセサイザ

350MHz～6GHz、正規化された帯域内位相ノイズフロア： –226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz、整数分周方式のスプリアス性能

LTC6948 ノイズとスプリアスを極めて低く抑えたVCO内蔵の分数分周方式シンセサイザ

370MHz～6.4GHz、正規化された帯域内位相ノイズフロア： –226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz、整数分周方式のスプリアス性能

LTC6950 位相ノイズとスプリアスを低く抑えた整数分周方式PLLコア、5つの出力クロック分配とEZSyncクロック・エッジ同期を備える

VCO周波数：最大1.4GHz、付加ジッタ：<20fsRMS、正規化された帯域内位相ノイズフロア：–226dBc/Hz、正規化された1/f位相ノイズフロア：–274dBc/Hz

LTC6957 位相ノイズの小さいデュアル出力バッファ/ドライバ /ロジック・コンバータ

正弦波信号からロジック・レベル信号への最適な変換、 LVPECL/LVDS/CMOS出力、DC 300MHz、付加ジッタ：45fsRMS（LVPECL）

付加位相ノイズとオフセット周波数、fIN = 622.08MHz、

Mx[5:0] = 4、fOUTx = 155.52MHz

6954 TA02a

LVPECL OUTPUTFREQUENCYUP TO 1.4GHz

LVDS OUTPUTFREQUENCYUP TO 1.4GHz

CMOS OUTPUTFREQUENCYUP TO 250MHz

OUT2+


DELAY0 TO 63

OUT1+


DELAY0 TO 63

OUT0+

OUT0–

SPISERIAL

PORT

DIVIDE1 TO 63

DELAY0 TO 63

V+

3.3V0.1µF

3.3V

SCLK

CSGND

SDO

SDI

OUT0SEL

OUT1SEL

OUT2SEL

SYNC

IN+

IN–

LTC6954-3UP TO 1.4GHz

50Ω

50ΩSYNC

CONTROL

SERIALPORTAND

DIGITAL

–180

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–160

–150

–130

–120

–170

–140

6954 TA02bOFFSET FREQUENCY (Hz)

10 100 1k 1M 10M100k10k







http://www.linear-tech.co.jp/LTC6957-1

Documents

LTC6954 - 低位相ノイズ、トリプル出力クロック分 …...|ΔVOD| Delta VOD (Output Static) Differential Termination = 100˜, 3.5mA Mode l –30 30 mV Differential Termination