MB86S73 Data sheet - Socionext Inc. Inc. MB86S73 Data sheet 3 /125 DS04-00002-1 Copyright 2014-2017 Socionext Inc. 1. 本資料の記載内容は, 予告なしに変更することがありますので,

Socionext Inc. MB86S73 Data sheet http://www.socionext.com/

1/125 DS04-00002-1

Copyright 2014-2017 Socionext Inc.

MB86S73 Data sheet

Revision 1.40 2016/8/1

®


2/125 DS04-00002-1


改版履歴

日付版数変更内容承認調査作成

2014/4/30 1.00 初版作成中原久米濱田

2014/6/6 1.10

図表番号追加

1.1 特長 NOR FLASH の Chip Select 数誤記修正

3.4.9. SDIO Signal Timing 修正

3.4.11. SAIF(I2S) Signal Timing 修正

中原久米

遠藤

濱田

中西

2014/7/18 1.12 “特長”を”特徴”に修正

”1.1 特徴” の eMMC Controller を修正中原久米濱田

2014/7/24 1.13 ”1.1 特徴” の eMMC Controller を修正中原久米濱田

2015/4/7 1.22

社名変更

2.3.8 Digital 電源,3.2 推奨動作条件 VDD_CA7 Over Drive 電圧変更

2.4 端子共有の更新

2.8 端子機能に SS Frq に(MAX)と Capacitance を追記

3.4 交流特性の更新

5. 取扱上のご注意を追加

中原遠藤中西

2016/3/15 1.30 4.電源シーケンス追加

上記追加に伴い、項目番号を変更中原遠藤中西

2016/8/1 1.40 3.4.4. e・MMC Signal Timing HS200 時の Input setup/hold はSETUP/HOLD として規定出来ないため削除

中原遠藤中西


3/125 DS04-00002-1


1. 本資料の記載内容は, 予告なしに変更することがありますので, 製品のご購入やご使用などのご用命の際は, 当社営業窓口にご確認ください。

2. 本資料に記載された動作概要や応用回路例などの情報は, 半導体デバイスの標準的な動作や使い方を示したもので, 実際に使用する機器での動作を保証するものではありません。したがって, お客様の機器の設計においてこれらを使用する場合は, お客様の責任において行ってください。これらの使用に起因する損害などについては, 当社はその責任を負いません。

3. 本資料に記載された内容を，当社に無断で転載または複製することはご遠慮ください。

4. 本資料は, 本資料に記載された製品および動作概要・回路図を含む技術情報について, 当社もしくは第三者の特許権, 著作権等の知的財産権やその他の権利の使用権または実施権を許諾するものではありません。また, これらの使用について, 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。したがって, これらの使用に起因する第三者の知的財産権やその他の権利の侵害などについて, 当社はその責任を負いません。

5. 本資料に記載された製品は, 通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途に使用されることを意図して設計・製造されています。極めて高度な安全性が要求され, 仮に当該安全性が確保されない場合,

直接生命・身体に対する重大な危険性を伴う用途（原子力施設における核反応制御, 航空機自動飛行制御,

航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器システムにおけるミサイル発射制御など）, または極めて高い信頼性が要求される用途（海底中継器, 宇宙衛星など）に使用されるよう設計・製造されたものではありません。したがって, これらの用途へのご使用をお考えのお客様は, 必ず事前に当社営業窓口までご相談ください。ご相談なく使用されたことにより発生した損害などについては, 当社は責任を負いません。

6. 半導体デバイスには, ある確率で故障や誤動作が発生します。本資料に記載の製品を含め当社半導体デバイスをご使用いただく場合は, 当社半導体デバイスに故障や誤動作が発生した場合も, 結果的に人身事故, 火災事故,

社会的な損害などを生じさせないよう, お客様の責任において, 装置の冗長設計, 延焼対策設計, 過電流防止対策設計, 誤動作防止設計などの安全設計をお願いします。

7. 本資料に記載された製品および技術情報を輸出または非居住者に提供する場合は, 外国為替及び外国貿易法および米国輸出管理関連法規などの規制をご確認の上, 必要な手続きをおとりください。

8. AMBA, ARM, Cortex および TrustZoneは，ARM Limited(またはその子会社)のEUまたはその他の国における登録商標です。CoreLink, CoreSight, Mali および NEON は，ARM Limited(またはその子会社)の EU またはその他の国における商標です。

9. その他の社名および製品名は各社の商標または登録商標です。


4/125 DS04-00002-1


目次

1. 概要 ................................................................................ 6 1.1. 特長 .......................................................................................................... 6 1.2. 概略ブロック図 .....................................................................................10

2. パッケージ，端子情報 .................................................11 2.1. 外形図 ...................................................................................................11 2.2. ボールアサイン ......................................................................................12 2.3. 端子一覧 ..............................................................................................13

Power Control .......................................................................................................... 13 System Control ....................................................................................................... 13 System Control Block ......................................................................................... 13 Media Processor Block ...................................................................................... 16 Memory Block ......................................................................................................... 16 High-speed I/O Block (PCIe) .......................................................................... 17 High-speed I/O Block (USB)........................................................................... 17 Digital 電源 ................................................................................................................ 18 Analog 電源 .............................................................................................................. 18

2.4. 端子共有 ..............................................................................................19 端子共有構成.......................................................................................................... 19 端子共有一覧.......................................................................................................... 20

2.5. 駆動能力調整機能 ..........................................................................33 PD[65:0]端子............................................................................................................. 33 その他の端子 ............................................................................................................ 33

2.6. Pull 抵抗極性設定機能 ..................................................................33 PD[65:0]端子............................................................................................................. 33 その他の端子 ............................................................................................................ 33

2.7. 外部 Pin コンフィグ機能 ...................................................................33 2.8. 端子機能 ..............................................................................................34

入力クロック端子 ...................................................................................................... 34 3. 電気的特性 ..................................................................38

3.1. 最大定格 ..............................................................................................38 3.2. 推奨動作条件 ....................................................................................39 3.3. 直流特性 ..............................................................................................41

Fail-Safe Multi-Drive I/O Buffer .................................................................... 41 I2C Fast Mode I/O Buffer .................................................................................. 46 LVDS Driver Cell ..................................................................................................... 48 DDR3 SSTL15 I/O .................................................................................................. 49 DDR3L SSTL135 I/O ............................................................................................. 54 SD Card I/F I/O Buffer ........................................................................................ 59

3.4. 交流特性 ..............................................................................................69 SMT Signal Timing ............................................................................................... 69 JTAG Signal Timing .............................................................................................. 70 HSSPI Signal Timing ............................................................................................ 71 e・MMC Signal Timing ....................................................................................... 73

NAND Signal Timing .......................................................................................... 77 MEMCS Signal Timing ...................................................................................... 79 FPDLink Signal Timing ...................................................................................... 82 GMAC Signal Timing .......................................................................................... 83 SDIO Signal Timing ............................................................................................. 86 CSSYS Signal Timing........................................................................................ 90 SAIF(I2S) Signal Timing .................................................................................. 91 UART Signal Timing ......................................................................................... 95 DDR3L Signal Timing ...................................................................................... 97 I2C Signal Timing .............................................................................................104

4. 電源シーケンス .......................................................... 106 4.1. VDDE-VDDI 電源投入・切断順序 .......................................... 106

PLL ................................................................................................................................106 SDIO ............................................................................................................................107 e・MMC .....................................................................................................................108 FPDLink .....................................................................................................................109 USB3.0........................................................................................................................110 USB2.0........................................................................................................................111 PCIE ..............................................................................................................................112 DDR .............................................................................................................................112 上記以外 .................................................................................................................113

4.2. VDDE-VDDE 間の電源投入・切断順序................................ 113 4.3. VDDI-VDDI 間の電源投入・切断順序 .................................. 113

5. 注意事項 ................................................................... 114 5.1. High Speed インターフェース未使用時の端子処理について .......................................................................................................................... 114

PCI-express #0......................................................................................................114 PCI-express #1......................................................................................................115 USB3.0 Host #0 ....................................................................................................116 USB3.0 Host #1 ....................................................................................................117 USB2.0 Host ...........................................................................................................118 USB2.0 Host/Device ..........................................................................................118

5.2. 各インターフェースの未使用時の端子処理について ........... 119 6. 取扱上のご注意 ........................................................ 121

6.1. 設計上の注意事項 ........................................................................ 121 絶対最大定格の遵守 ........................................................................................121 推奨動作条件の遵守 ........................................................................................121 端子の処理と保護 ...............................................................................................121 ラッチアップ ................................................................................................................121 安全等の規制と規格の遵守 ...........................................................................122 フェイル・セーフ設計 ..............................................................................................122 用途に関する注意 ...............................................................................................122

6.2. パッケージ実装上の注意事項 .................................................... 122 リード挿入形 ...........................................................................................................122


5/125 DS04-00002-1


表面実装形 ............................................................................................................ 122 鉛フリーパッケージ ................................................................................................. 123 半導体デバイスの保管について ..................................................................... 123 ベーキングについて ............................................................................................... 123

静電気 .......................................................................................................................123 6.3. 使用環境に関する注意事項 ...................................................... 123


6/125 DS04-00002-1


1. 概要 1.1. 特長

MB86S73 û 最大 1200MHz 動作(オーバードライブ時)の高性能，高電力効率の ARM® Cortex®-A7 プロセッサを搭載

û キャッシュコヒーレントバスによる，ハードウェアコヒーレント機構を搭載．共有データの一貫性をハードウェアで確保．ソフトウェアの負荷低減および省電力化を実現

û 豊富な高速インターフェースとメモリーインターフェースを搭載し，複合機，産業機器などの様々なアプリケーションに対応

高度なパワーマネージメント

û ブロックごとの Power Down, Clock ゲーティング, Clock ギアダウン

û PMU(Power Management Unit)による細かな電源制御

û ネットワーク待機応答モード

- 代理応答マクロにより，ネットワーク接続を維持したまま主要部分のパワーダウンが可能

- 独自のフィルタ処理により代理応答，復帰のきめ細かい制御が可能

2D/3D グラフィックスコントローラ

û 高性能なグラフィックスアクセラレータ ARM® MaliTM-T624

- 幅広い分野における visual Computing に対応

- GPGPU (General Purpose computing on GPU)に最適なプロセッサ

- 業界標準 API である OpenGL ES1.1/2.0/3.0 および OpenCL1.1 をサポート - Single core, L2 Cache=32KB

û 2D 専用エンジンを搭載

Cortex®-A7 Processor Core û 800MHz (通常時)，1200MHz(Over drive 時) û Dual-core û ARM® NEONTM SIMD 高性能メディアエンジン û L1Cache I/D = 32KB/32KB, L2 Cache = 512KB

System Controller û ARM® Cortex®-M3 を搭載し，フレキシブルなブート制御，Clock 制御，電源制御を実現


7/125 DS04-00002-1


Memory Controllers û DDR3/DDR3L SDRAM

- 最大周波数 1333MHz (DDR3) / 1066MHz(DDR3L)

※ DRAM 構成と基板特性により、実現可能な最大転送レートは変動します．

- 接続トポロジー : DIMMx1,DIMMx2,DIMM+OnBoard,OnBoard

- データ幅 64-bit/32-bit

- 最大メモリ容量 64-bit 時 8GB / 32-bit 時 4GB

- 最大 4 RANK 対応

- DIMM 対応 û NOR FLASH

- 2 chip selects - 16-bit/8-bit データバス幅

- チップセレクトごとにプログラマブルなタイミング設定およびデータバス幅 û NAND FLASH

- 2 chip selects - 16-bit/8-bit データバス幅

- チップセレクトごとにプログラマブルなタイミング設定およびデータバス幅 û Serial Flash

- 2 chip selects - 1-bit(single), 2-bit(dual), 4-bit (quad) のデータ幅をサポート

JPEG codec û JPEG baseline および M-JPEG のデコードとエンコード

û JPEG Baseline ISO/IEC 10918-1 準拠

û 対応フォーマット 4:2:0, 4:2:2, 4:4:0, 4:4:4, 4:0:0

û 最大解像度 32768x32768

û 最大 1270Mbit/s (エンコード)， 1184Mbit/s(デコード) (4:2:2 時)

Audio Interfaces û I2S インターフェース (2 Ch.)

LCD インターフェース û FPD-link (LVDS) û VESA/JEIDA フォーマット対応 û 4 pairs û 最大 81MHz

Ethernet Media Access Controller û IEEE802.3-2005 準拠 û 10/100/1000Mbps û RGMII interface û IEEE802.3az-2010 (Energy Efficiency Ethernet)対応


8/125 DS04-00002-1


SDIO û 下記規格に準拠した SD カードに対応

- Part 1 Physical Layer Specification version 3.01 - Part E1 SDIO Specification version 3.00 - Part A2 SD Host Controller Standard Specification 3.00

û SDR50, SDR104, DDR50 のモードに対応

eMMC Controller û eMMC4.51 準拠

û High Speed SDR モード対応 (MB86S73 では最大転送速度 31.25MB/s)

û High Speed DDR モード対応 (MB86S73 では最大転送速度 62.5MB/s)

û HS200 モード対応 (MB86S73 では最大転送速度 125MB/s)

High Speed インターフェース û PCI-express

- 4lane の PCI-express を 2 ポート搭載．

Bifurcation 非対応．

(実現可能な Lane 組み合わせ=x4+x4, x4+x2, x4+x1, x4+x0, x2+x2, x2+x1, x2+x0, x1+x1, x1+x0)

- Link Capabilities Register で Link 幅の設定が可能

- 各ポートともに Gen1 (2.5GT/s), Gen2 (5.0GT/s)をサポート

- 各ポートともに Root, Endpoint 切り替え可能 û USB3.0 Host Controller

- xHCI 準拠の USB3.0 ホストコントローラ

- 2ch 搭載

- Super Speed (5Gbps)、High Speed(480Mbps)、 Full Speed(12Mbps)、 Low Speed (1.5Mbps)をサポート

û USB2.0 Host Controller - EHCI1.0 および OHCI1.0a に対応

- 1ch 搭載

- High Speed(480Mbps)、Full Speed(12Mbps)、 Low Speed(1.5Mbps)をサポート û USB2.0 Host/Device Controller

- Host / Device 切り替え可能な USB コントローラ

- 1ch 搭載

- High Speed(480Mbps)、Full Speed(12Mbps)、 Low Speed(1.5Mbps)をサポート


9/125 DS04-00002-1


Peripherals û UART

- 16550A 相当シリアルインターフェース

- 8 線式、4 線式、2 線式をサポート û I2C

- マスタ送受信機能

- スレーブ送受信機能

- アービトレーション機能

- クロック同期化機能

- スレーブアドレス検出機能(7bit のみ対応、10bit は未対応)

- ゼネラルコールアドレス検出機能(マスタ時の検出機能に制限あり)

- 転送方向検出機能

- スタートコンディションの繰り返し発生および検出機能

- バスエラー検出機能

- Standard Mode (最大 100Kbps), Fast mode (最大 400Kbps)

- CBUS 規格は未サポート

- 4 チャネル û GPIO

- 66-bit の汎用入出力ポート (他信号と共有)

- IO 駆動力切り替え機能

û 外部割り込み

- 最大 32 本 (GPIO と共用)

セキュリティ

û セキュアブート（NOR FLASH, Serial FLASH）

û ARM® TrustZone® Technology 対応

高度なマルチコアデバッグ

û ARM® CoreSightTM アーキテクチャ準拠のマルチコアデバッグシステム

û ETM によるリアルタイムトレース

û 64KB トレースバッファおよび最大 16-bit のトレースポート û Embedded Cross Triggering û System Macro Trace (SMT) û JTAG および SWD(Serial Wire Debug)をサポート


10/125 DS04-00002-1


1.2. 概略ブロック図

Figure. 1-1: 概略ブロック図


11/125 DS04-00002-1


2. パッケージ，端子情報 2.1. 外形図

以下は，本 SoC のパッケージ情報です．

Figure. 2-1: 外形図


12/125 DS04-00002-1


2.2. ボールアサイン

以下に本 SoC のボールアサインを示します．

Figure. 2-2: ボールアサイン

A B C D E F G H J K L M N P R T U V W Y AA AB AC AD AE AF AG AH AJ AK AL AM AN

33 VSSXSYSRE

SETBRSEL0 TMSEL4 TMSEL0 RTCLK

I2C3_SDA

I2C2_SDA

XUSB2H_OVCRN

TI

USB2D_VBUSVA

LI

USB2D_IDDIGI

AVS_USB2H

USB2H_DP

AVS_USB2HD

C

USB2D_DP

VSU_USB30

USB30_SSEAR

XIN

VSN_USB30

USB30_SSEXT

XON

USB3_REFCL

K

USB30_HSDM

VSU_USB31

USB31_SSEAR

XIN

VSN_USB31

USB31_SSEXT

XON

AVS_USB31

USB31_HSDM

VSSDDR_DQ

63DDR_DQ

62DDR_DQ

S7VSS VSS 33

32 I2S_SCLK

VSSFUSE_E

NTMSEL3 BRSEL1 VSS

I2C2_SCL

I2C3_SCL

USB30_OVERC

RNT

USB2D_PRTPW

RO

USB2D_DPUO

AVS_USB2H

USB2H_DM

AVS_USB2HD

C

USB2D_DM

VSU_USB30

USB30_SSEAR

XIP

VSN_USB30

USB30_SSEXT

XOP

AVS_USB30

USB30_HSDP

VSU_USB31

USB31_SSEAR

XIP

VSN_USB31

USB31_SSEXT

XOP

AVS_USB31

USB31_HSDP

VSSDDR_DQ

59DDR_DQ

58XDDR_D

QS7VSS VSS 32

31 I2S_ECLK

I2S1_FSYN

XPONRESET

VSS TMSEL2 TMSEL1I2C0_SD

AI2C1_SD

A

USB31_OVERC

RNT

XUSB2D_OVCRN

TIVSS

AVS_USB2H

AVS_USB2H

AVS_USB2HD

C

AVS_USB2HD

C

VSU_USB30

VSU_USB30

VSN_USB30

VSN_USB30

AVS_USB30

AVS_USB30

VSU_USB31

VSU_USB31

VSN_USB31

VSN_USB31

AVS_USB31

AVS_USB31

VSS VSSDDR_DQ

M7DDR_DQ

57DDR_DQ

61DDR_DQ

56 31

30 I2S0_FSYN

I2S0_SDO

I2S1_SDO

VSS VSS VSSI2C1_SC

LVSS

USB30_VBUSC

TRLVSS VSS

AVDF1_USB2H

AVDF1_USB2H

AVDF1_USB2H

DC

AVDF1_USB2H

DC

VDU_USB30

VDU_USB30

VDN_USB30

VDN_USB30

AVDF1_USB30

AVDF1_USB30

VDU_USB31

VDU_USB31

VDN_USB31

VDN_USB31

AVDF1_USB31

AVDF1_USB31

VSS VSS VSSDDR_DQ

60DDR_DQ

51DDR_DQ

55 30

29 PD35 PD58 PD52 PD63 VSS VSS VSSI2C0_SC

LVSS

USB2H_PRTPW

ROVSS

AVD18_USB2H

AVD18_USB2H

AVD18_USB2H

DC

AVD18_USB2H

DC

VDU_USB30

VDU_USB30

VDN_USB30

VDN_USB30

AVD18_USB30

AVD18_USB30

VDU_USB31

VDU_USB31

VDN_USB31

VDN_USB31

AVD18_USB31

AVD18_USB31

VSS VSSDDR_DQ

50DDR_DQ

54DDR_DQ

S6XDDR_D

QS6 29

28 PD59 PD49 PD60 VSS PD62 VSS VSS VSSUSB31_VBUSC

TRLVSS VSS

AVDF2_USB2H

AVDF2_USB2H

AVDF2_USB2H

DC

AVDF2_USB2H

DCVSS VSS VSS VSS

AVDF2_USB30

AVDF2_USB30

VSS VSS VSS VSSAVDF2_USB31

AVDF2_USB31

VSSDDR_DQ

M6VSS

DDR_DQ53

VSSDDR_DQ

48 28

27 PD37 PD34 PD54 PD41 VSS PD61 VSS VDE VDE VDE VSSAVDP_USB2H

AVDP_USB2H

AVDP_USB2H

DC

AVDP_USB2H

DCVSS VSS VSS VSS

AVDP_USB30

AVDP_USB30

VSS VSS VSSAVDP_USB31

AVDP_USB31

VSSDDR_DQ

49VSS

DDR_DQ52

DDR_DQ47

DDR_DQ43

DDR_DQ46 27

26 PD44 VSS PD43 VSS PD46 VSS PD65 VDE VDE VDE VSSAVSP_USB2H

AVSP_USB2H

AVSP_USB2H

DC

AVSP_USB2H

DCVSS VSS VSS VSS

AVSP_USB30

AVSP_USB30

VSS VSSAVSP_USB31

AVSP_USB31

VSSDDR_DQ

45VSS

DDR_DQ42

VSSDDR_DQ

M5DDR_DQ

S5XDDR_D

QS5 26

25 PD38 PD53 PD48 PD55 VSS PD57 VSS VSS VSS VSS VSSUSB2H_EXT12

KVSS

USB2D_EXT12

KVSS VSS VSS VSS VSS

USB30_HSEXT

12KVSS VSS VSS

USB31_HSEXT

12KVSS VSS VSS

DDR_DQ40

VSSDDR_DQ

41DDR_DQ

35VSS

DDR_DQ44 25

24 PD51 PD24 PD56 VSS PD30 VSS PD64 VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VDE15 VDE15DDR_DQ

38VSS

DDR_DQ39

VSSDDR_DQ

34DDR_DQ

S4XDDR_D

QS4 24

23 PD36 PD32 PD40 PD47 VSS PD29 VSS VDE VDE VDEVDD_SC

BVDD_SC

BVSS

AVS_PLL2

AVD_PLL2

VDD VDD VDD VDD VDD VSS VDE15A VDE15A VSS VSSDDR_MV

REFVSS

DDR_DQM4

VSSDDR_DQ

37DDR_DQ

33DDR_DQ

36DDR_DQ

32 23

22 PD28 VSS PD42 VSS PD45 VSS PD50 VDE VDE VDE VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSSXDDR_C

ASVSS

XDDR_CS3

VSSXDDR_C

S1DDR_OD

T3DDR_AD

D13 22

21 PD22 PD27 PD26 PD33 VSS PD39 VSS VSS VSS VSSVDD_SC

BVDD_SC

BVDD_SC

BVDD_SC

BVDD VDD VDD VDD VDD VDD

AVD_PLL3

AVS_PLL3

VDE15 VSS VDE15 VSS VSSXDDR_C

S2VSS

DDR_ODT1

DDR_ODT2

DDR_ODT0

XDDR_WE 21

20 PD25 TOUT0 TOUT3 VSS PD31 VSS PD23 VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VDE15 VSS VDE15 VSS VDE15 VSS VDE15DDR_BA

0VSS

XDDR_CS0

VSSXDDR_R

ASXDDR_CLKO1

DDR_CLKO1 20

19 TOUT1 VSS XRTS0 XCTS0 VSS TOUT2 VSS VDE VDE VDEVDD_SC

BVDD_SC

BVDD_SC

BVDD_SC

BVDD VDD VDD VDD VDE15 VSS VDE15 VSS VDE15 VSS VDE15 VSS VSS

DDR_BA1

VSSDDR_AD

D10VSS

XDDR_CLKO3

DDR_CLKO3 19

18 XPCIE1_PERST

PCIE1_PRVRETY

PEI

XPCIE0_PERST

VSS SOUT0 VSS SIN0 VDE VDE VDE VSS VSS VSS VSS VSS VSS VSS VSS VSS VDE15 VSS VDE15 VSS VDE15 VSS VDE15DDR_AD

D4VSS

DDR_ADD0

VSSDDR_AD

D1XDDR_CLKO2

DDR_CLKO2 18

17PCIE0_PRVRETY

PEIPD21 VSS PD20 VSS PD18 VSS VSS VSS VSS

VDD_SCB

VDD_SCB

VDD_SCB

VDD_SCB

VDD VDD VDD VDD VDE15 VSS VDE15 VSS VDE15 VSS VDE15 VSS VSSDDR_AD

D3VSS

DDR_ADD2

VSSXDDR_CLKO0

DDR_CLKO0 17

16 PD16 PD17 VSS PD19 VSS PD12 VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VDE15 VSS VDE15 VSS VDE15 VSS VDE15 VSS VSSDDR_AD

D6VSS

DDR_ADD11

DDR_ADD9

DDR_ADD7

DDR_ADD8 16

15 PD15 PD13 PD14 VSS PD9 VSS PD10 VDE VDE VDEVDD_SC

BVDD_SC

BVDD_SC

BVDD_SC

BVDD_CA

7VDD_CA

7VDD_CA

7VDD_CA

7VSS VDE15 VSS VDE15 VSS VDE15 VSS VDE15

DDR_ADD5

VSSDDR_CK

E3VSS

DDR_ADD15

DDR_ADD14

DDR_ADD12 15

14 PD11 VSS PD6 PD5 VSS PD7 VSS VDE VDE VDE VSS VSS VSS VSS VSS VSS VSS VSS VDE15 VSS VDE15 VSS VDE15 VSS VDE15 VSS VSSXDDR_RESET

VSSDDR_CK

E2DDR_CK

E0DDR_CK

E1DDR_BA

2 14

13 PD8 PD2 PD3 VSS PD4 VSS PD0 VSS VSS VSSVDD_SC

BVDD_SC

BVDD_SC

BVDD_SC

BVDD_CA

7VDD_CA

7VDD_CA

7VDD_CA

7VDD VDE15 VSS VDE15 VSS VDE15 VSS VDE15

DDR_DQ31

VSSDDR_DQ

M3VSS

DDR_DQ30

DDR_DQ26

DDR_DQ27 13

12 HSSPI_CLK

VSSHSSPI_D

AT3HSSPI_D

AT2VSS PD1 VSS VSS VSS VSS

AVS_PLL1

VSSAVS_PL

L0VSS VSS VSS VSS VSS VSS VSS VDE15 VSS VDE15 VSS VDE15 VSS VSS

DDR_DQ25

VSSDDR_DQ

28DDR_DQ

24XDDR_D

QS3DDR_DQ

S3 12

11 ET_MDCLK

HSSPI_CSO1

HSSPI_CSO0

VSSHSSPI_D

AT0VSS

HSSPI_DAT1

VDEA VDDA VSSAVD_PL

L1VSS

AVD_PLL0

VSSVDD_CA

7VDD_CA

7VDD_CA

7VDD_CA

7VDDA VDDA

AVS_PLL4

VSS VSS VSS VSS VSSDDR_DQ

29VSS

DDR_DQ23

VSSDDR_DQ

18VSS

DDR_DQ19 11

10 ET_RXCLK

ET_INTET_RXD

1ET_MDI

OVSS

ET_RXDV

VSS VDEA VDDA VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSSAVD_PL

L4VSS VSS VSS VSS

DDR_MZQRES

VSSDDR_DQ

21VSS

DDR_DQ17

DDR_DQ22

XDDR_DQS2

DDR_DQS2 10

9 ET_GTXCLK

ET_PMEET_RXD

0VSS

ET_RXD2

VSSPOFFCT

L1VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS

VDE_FPD

VDE_FPD

VDE15 VDE15DDR_DQ

16VSS

DDR_DQ11

VSSDDR_DQ

15DDR_DQ

20DDR_DQ

M2 9

8 ET_TXEN

ET_RXD3

ET_TXD2

ET_TXD1

VSSPOFFIS

OVSS VSS

GD_PCIE

VP_PCIE1

VP_PCIE1

PCIE1_REFRE

S_I

VPH_PCIE1

VPH_PCIE1

GD_PCIE

VP_PCIE0

VP_PCIE0

PCIE0_REFRE

S_I

VPH_PCIE0

VPH_PCIE0

GD_PCIE

VSS VSS VSS VSS VSS VSSDDR_DQ

M1VSS

DDR_DQ9

DDR_DQ14

VSSDDR_DQ

10 8

7 SCLKMAIN

VSSET_TXD

0VSS

POFFCTL0

VSS VDE VDEGD_PCI

EVPTX_PCIE1

VPTX_PCIE1

VPTX_PCIE1

VPTX_PCIE1

VPTX_PCIE1

GD_PCIE

VPTX_PCIE0

VPTX_PCIE0

VPTX_PCIE0

VPTX_PCIE0

VPTX_PCIE0

GD_PCIE

VSS DATN2 DATN0 VSS VSS VSS VSSDDR_DQ

12VSS

DDR_DQ13

XDDR_DQS1

DDR_DQS1 7

6 EMMC_DAT4

EMMC_DAT2

ET_TXD3

POFFCTL2

VSS VSS VDE VDEGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EVSS DATP2 DATP0 VSS VSS

VDE_SDIO

VDE_SDIO

VSSDDR_DQ

6DDR_DQ

7DDR_DQ

3DDR_DQ

8 6

5 EMMC_DAT3

EMMC_SDVCC

EMMC_DAT5

VSS VSS VSSPCMOD

E1VSS

GD_PCIE

PCIE1_TXNO3

PCIE1_TXPO2

GD_PCIE

PCIE1_TXNO1

PCIE1_TXPO0

GD_PCIE

PCIE0_TXNO3

PCIE0_TXPO2

GD_PCIE

PCIE0_TXNO1

PCIE0_TXPO0

GD_PCIE

VSS DATN3 DATN1 VBIASP VSSVDE_SDI

OVDE_SDI

OVSS VSS

DDR_DQM0

VSSDDR_DQ

2 5

4 EMMC_SDVCCQ

EMMC_DAT7

EMMC_CMD

EMMC_DAT0

VSSPCMOD

E0VSS VSS

GD_PCIE

PCIE1_TXPO3

PCIE1_TXNO2

GD_PCIE

PCIE1_TXPO1

PCIE1_TXNO0

GD_PCIE

PCIE0_TXPO3

PCIE0_TXNO2

GD_PCIE

PCIE0_TXPO1

PCIE0_TXNO0

GD_PCIE

VSS DATP3 DATP1 VBIASN VSSSDIO_DA

T1VSS VDE2 VDE2

DDR_DQ1

XDDR_DQS0

DDR_DQS0 4

3 EMMC_DAT6

EMMC_SDRSTN

EMMC_DAT1

XTRST TDI VSS VSS VSSGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EGD_PCI

EVSS VSS VSS

VNODE_N

VSSSDIO_DA

T0VSS VDE2 VDE2 VSS

DDR_DQ0

DDR_DQ5 3

2 EMMC_CLK

VSS DMS XSRST TMS VSSPCIE1_RXNI3

GD_PCIE

PCIE1_RXNI2

GD_PCIE

PCIE1_REFCL

KMI

PCIE1_RXNI1

GD_PCIE

PCIE1_RXNI0

GD_PCIE

PCIE0_RXPI3

GD_PCIE

PCIE0_RXPI2

PCIE0_REFCL

KPI

GD_PCIE

PCIE0_RXPI1

GD_PCIE

PCIE0_RXPI0

VSS CLKNVBIASN

EXTSDIO_DA

T3SDIO_C

MDSDIO_VS

ELSDIO_C

DSCLKFP

DVSS

DDR_DQ4 2

1 VSS VPD0 VPD1 TDO TCK VSSPCIE1_RXPI3

GD_PCIE

PCIE1_RXPI2

GD_PCIE

PCIE1_REFCL

KPI

PCIE1_RXPI1

GD_PCIE

PCIE1_RXPI0

GD_PCIE

PCIE0_RXNI3

GD_PCIE

PCIE0_RXNI2

PCIE0_REFCL

KMI

GD_PCIE

PCIE0_RXNI1

GD_PCIE

PCIE0_RXNI0

VSS CLKPVBIASP

EXTSDIO_DA

T2SDIO_CL

KSDIO_PWRERR

SDIO_PWR0

SDIO_WP

SCLKDDR3

VSS 1

A B C D E F G H J K L M N P R T U V W Y AA AB AC AD AE AF AG AH AJ AK AL AM AN

TopView VIEW POINT


13/125 DS04-00002-1


2.3. 端子一覧

以下に，MB86S73 の端子一覧表を記します．

Power Control 2.3.1.

Table. 2-1: Power Control 端子

Power Domain Category Signal name I/O Voltage[V] VDDE VDDI Pull up

/down comment

PD0 SYSTEM POFFCTL[2:0] O 1.8 VDEA VDDA Off-chip Power Control

(Power Control) POFFISO I 1.8 VDEA VDDA PU Off-chip Isolator

System Control 2.3.2.Table. 2-2: System Control 端子


/down comment

PD1 SYSTEM TCK I 1.8 VDE VDD_SCB PU JTAGTCK

TMS I 1.8 VDE VDD_SCB PU JTAGTMS

TDI I 1.8 VDE VDD_SCB PU TJAGTDI

XTRST I 1.8 VDE VDD_SCB PU JTAGTRST

TDO O 1.8 VDE VDD_SCB JTAGTDO

XSRST I/O 1.8 VDE VDD_SCB PU System Reset

VPD[1:0] I 0.9 VDD_SCB VDD_SCB For TEST(VSS)

FUSE_EN I 1.8 VDE VDD_SCB PU For TEST(VDE)

SCLKMAIN I 1.8 VDE VDD_SCB CLK(25MHz) (PD2) SCLKDDR3 I 1.8 VDE2 VDD CLK(33.33MHz) (PD2) SCLKFPD I 1.8 VDE2 VDD CLK(27MHz)

RTCLK I 1.8 VDE VDD_SCB CLK(32.768kHz)

XPONRESET I 1.8 VDE VDD_SCB PU Power On Reset

XSYSRESET I 1.8 VDE VDD_SCB PU System Reset

BRSEL[1:0] I 1.8 VDE VDD_SCB Boot Mode Selector

DMS I 1.8 VDE VDD_SCB PD Debug Mode Select(CM3DebugON)

PCMODE[1:0] I 1.8 VDE VDD_SCB 電源制御方式切り替え PCMODE1 I 1.8 VDE VDD_SCB PD 0=I2C, 1=PONCTL PCMODE0 I 1.8 VDE VDD_SCB PU 0=LO, 1=HI

TMSEL[4:0] I 1.8 VDE VDD_SCB PD For TEST(VSS)

System Control Block 2.3.3.Table. 2-3: System Control Block Port


/down comment

PD1 SCB PD[15:0] I/O 1.8 VDE VDD_SCB GPIO PD15 I/O 1.8 VDE VDD_SCB PD Port Data #15 PD14 I/O 1.8 VDE VDD_SCB PD Port Data #14 PD13 I/O 1.8 VDE VDD_SCB PD Port Data #13 PD12 I/O 1.8 VDE VDD_SCB PD Port Data #12 PD11 I/O 1.8 VDE VDD_SCB PD Port Data #11 PD10 I/O 1.8 VDE VDD_SCB PD Port Data #10 PD9 I/O 1.8 VDE VDD_SCB PD Port Data #9 PD8 I/O 1.8 VDE VDD_SCB PD Port Data #8 PD7 I/O 1.8 VDE VDD_SCB PD Port Data #7 PD6 I/O 1.8 VDE VDD_SCB PD Port Data #6 PD5 I/O 1.8 VDE VDD_SCB PD Port Data #5 PD4 I/O 1.8 VDE VDD_SCB PD Port Data #4


14/125 DS04-00002-1



/down comment

PD3 I/O 1.8 VDE VDD_SCB PD Port Data #3 PD2 I/O 1.8 VDE VDD_SCB PD Port Data #2 PD1 I/O 1.8 VDE VDD_SCB PD Port Data #1 PD0 I/O 1.8 VDE VDD_SCB PD Port Data #0

PD[31:16] I/O 1.8 VDE VDD_SCB GPIO PD31 I/O 1.8 VDE VDD_SCB PD Port Data #31 PD30 I/O 1.8 VDE VDD_SCB PD Port Data #30 PD29 I/O 1.8 VDE VDD_SCB PD Port Data #29 PD28 I/O 1.8 VDE VDD_SCB PD Port Data #28 PD27 I/O 1.8 VDE VDD_SCB PD Port Data #27 PD26 I/O 1.8 VDE VDD_SCB PD Port Data #26 PD25 I/O 1.8 VDE VDD_SCB PD Port Data #25 PD24 I/O 1.8 VDE VDD_SCB PD Port Data #24 PD23 I/O 1.8 VDE VDD_SCB PD Port Data #23 PD22 I/O 1.8 VDE VDD_SCB PD Port Data #22 PD21 I/O 1.8 VDE VDD_SCB PD Port Data #21 PD20 I/O 1.8 VDE VDD_SCB PD Port Data #20 PD19 I/O 1.8 VDE VDD_SCB PD Port Data #19 PD18 I/O 1.8 VDE VDD_SCB PD Port Data #18 PD17 I/O 1.8 VDE VDD_SCB PD Port Data #17 PD16 I/O 1.8 VDE VDD_SCB PD Port Data #16



PD[65:64] I/O 1.8 VDE VDD_SCB GPIO PD65 I/O 1.8 VDE VDD_SCB PD Port Data #65 PD64 I/O 1.8 VDE VDD_SCB PD Port Data #64

UARTch0 SIN0 I 1.8 VDE VDD_SCB PU DSUB9pin#2RxD

SOUT0 O 1.8 VDE VDD_SCB DSUB9pin#3TxD

XCTS0 I 1.8 VDE VDD_SCB PU DSUB9pin#8CTS


15/125 DS04-00002-1



/down comment

XRTS0 O 1.8 VDE VDD_SCB DSUB9pin#7RTS

I2Cch#0 I2C0_SCL I/O 1.8 VDE VDD_SCB I2CSCL

forNon-secure I2C0_SDA I/O 1.8 VDE VDD_SCB I2CSDA

I2Cch#1 I2C1_SCL I/O 1.8 VDE VDD_SCB I2CSCL

forNon-secure I2C1_SDA I/O 1.8 VDE VDD_SCB I2CSDA

I2Cch#8forSecure I2C2_SCL I/O 1.8 VDE VDD_SCB I2CSCL

I2C2_SDA I/O 1.8 VDE VDD_SCB I2CSDA

I2Cch#9forSecure I2C3_SCL I/O 1.8 VDE VDD_SCB I2CSCL

I2C3_SDA I/O 1.8 VDE VDD_SCB I2CSDA

EtherMAC ET_GTXCLK O 1.8 VDE VDD_SCB EtherGTXCLK

RGMIII/F ET_TXD[3:0] O 1.8 VDE VDD_SCB EtherTXD

ET_TXEN O 1.8 VDE VDD_SCB EtherTXEN

ET_RXCLK I 1.8 VDE VDD_SCB PD EtherRXCLK

ET_RXD[3:0] I 1.8 VDE VDD_SCB EtherRXD

ET_RXDV I 1.8 VDE VDD_SCB EtherRXDV

ET_MDCLK O 1.8 VDE VDD_SCB EtherMDCLK

ET_MDIO I/O 1.8 VDE VDD_SCB EtherMDIO

ET_PME I 1.8 VDE VDD_SCB PD EtherPME

ET_INT I 1.8 VDE VDD_SCB PD EtherINT

HSSPI#0 HSSPI_CSO[1:0] O 1.8 VDE VDD_SCB HSSPICSO

(forBOOT#1) HSSPI_CLK I/O 1.8 VDE VDD_SCB HSSPICLK

HSSPI_DAT[3:0] I/O 1.8 VDE VDD_SCB HSSPIDAT

eMMC EMMC_CLK O 1.8 VDE VDD_SCB eMMCCLK

EMMC_CMD I/O 1.8 VDE VDD_SCB PU eMMCCMD

EMMC_DAT[7:0] O 1.8 VDE VDD_SCB PD eMMCDAT

EMMC_SDRSTN O 1.8 VDE VDD_SCB eMMCSDRSTN

EMMC_SDVCC O 1.8 VDE VDD_SCB eMMCSDVCC

EMMC_SDVCCQ O 1.8 VDE VDD_SCB eMMCSDVCCQ

Test TOUT[3:0] O 1.8 VDE VDD_SCB PD Open


16/125 DS04-00002-1


Media Processor Block 2.3.4.Table. 2-4: Media Processor Block 端子


/down comment

PD1 PERIPHERAL I2S_ECLK I 1.8 VDE VDD_SCB PD I2SECLK

I2S(F_SAIF) I2S_SCLK I/O 1.8 VDE VDD_SCB PD I2SSCLK

CLK+ch0-ch1 I2S0_FSYN I/O 1.8 VDE VDD_SCB PD I2SFSYN

I2S0_SDO I/O 1.8 VDE VDD_SCB PD I2SSDO

I2S1_FSYN I/O 1.8 VDE VDD_SCB PD I2SFSYN

I2S1_SDO I/O 1.8 VDE VDD_SCB PD I2SSDO PD2 SDHOST SDIO_CLK O 3.3/1.8 VDE_SDIO VDD SDIOCLK

(MSIO) SDIO_CMD I/O 3.3/1.8 VDE_SDIO VDD SDIOCMD

SDIO_DAT[3:0] I/O 3.3/1.8 VDE_SDIO VDD SDIODATA

SDIO_CD I 1.8 VDE2 VDD PU SDIOCD

SDIO_WP I 1.8 VDE2 VDD PU SDIOWP SDIO_PWR0 O 1.8 VDE2 VDD SDIOPWR0

SDIO_PWRERR I 1.8 VDE2 VDD PD SDIOPWRERR

SDIO_VSEL O 1.8 VDE2 VDD SDIOVSEL

VBIASP - 3.3/1.8 VDE_SDIO VDD SDIOBIAS

VBIASN - 3.3/1.8 VDE_SDIO VDD SDIOBIAS

VBIASPEXT - 3.3/1.8 VDE_SDIO VDD SDIOBIAS

VBIASNEXT - 3.3/1.8 VDE_SDIO VDD SDIOBIAS

VNODE_N - 3.3/1.8 VDE_SDIO VDD SDIOBIAS PD2 FPDLink Tx CLKP O 1.8 VDE_FPD VDD FPDLink Clock(Posi)

DATP[3:0] O 1.8 VDE_FPD VDD FPDLink DATA(Posi)

CLKN O 1.8 VDE_FPD VDD FPDLink Clock(Nega)

DATN[3:0] O 1.8 VDE_FPD VDD FPDLink DATA(Nega)

Memory Block 2.3.5.Table. 2-5: Memory Block 端子


/down comment

PD2 MEMORY DDR_CLKO[3:0] O 1.5/1.35 VDE15 VDD DDRCLK(Posi)

XDDR_CLKO[3:0] O 1.5/1.35 VDE15 VDD DDRCLK(Nega)

DDR_ADD[15:0] O 1.5/1.35 VDE15 VDD DDRADDRESS

DDR_BA[2:0] O 1.5/1.35 VDE15 VDD DDRBA

XDDR_WE O 1.5/1.35 VDE15 VDD DDRWE

XDDR_CAS O 1.5/1.35 VDE15 VDD DDRCAS

XDDR_RAS O 1.5/1.35 VDE15 VDD DDRRAS

XDDR_CS[3:0] O 1.5/1.35 VDE15 VDD DDRCS (PD0) DDR_CKE[3:0] O 1.5/1.35 VDE15A VDDA DDRCKE (PD0) XDDR_RESET O 1.5/1.35 VDE15A VDDA DDRRESET

DDR_DQ[63:0] I/O 1.5/1.35 VDE15 VDD DDRDQ

DDR_DQM[7:0] I/O 1.5/1.35 VDE15 VDD DDRDQM

DDR_DQS{7-0} I/O 1.5/1.35 VDE15 VDD DDRDQS(Posi)

XDDR_DQS[7:0] I/O 1.5/1.35 VDE15 VDD DDRDQS(Nega)

DDR_MZQRES I/O - VDE15 VDD DDRZQ

DDR_MVREF I VDDEx0.5 VDE15 VDD DDRVREF

DDR_ODT[3:0] O 1.5/1.35 VDE15 VDD DDRODT


17/125 DS04-00002-1


High-speed I/O Block (PCIe) 2.3.6.Table. 2-6: High-speed I/O Block (PCIe)端子


/down comment

PD5 PCIe#0 PCIE0_REFCLKPI I 0.9 VP_PCIE0 VP_PCIE0 PCIe CLK(Posi)

(HSIO) PCIE0_REFCLKMI I 0.9 VP_PCIE0 VP_PCIE0 PCIe CLK(Nega)

PCIE0_REFRES_I I 0.9 VP_PCIE0 VP_PCIE0 PCIe RESREF

PCIE0_TXPO[3:0] O 0.9 VPTX_PCIE0 VP_PCIE0 PCIe Tx(Posi)

PCIE0_TXNO[3:0] O 0.9 VPTX_PCIE0 VP_PCIE0 PCIe Tx(Nega)

PCIE0_RXPI[3:0] I 0.9 VP_PCIE0 VP_PCIE0 PCIe Rx(Posi)

PCIE0_RXNI[3:0] I 0.9 VP_PCIE0 VP_PCIE0 PCIe Rx(Nega) (PD1) PCIE0_PRVRETYPEI I 1.8 VDE VDD_SCB PD PCIe Link Mode Select (PD1) XPCIE0_PERST I/O 1.8 VDE VDD_SCB PD PCIe Reset PD6 PCIe#1 PCIE1_REFCLKPI I 0.9 VP_PCIE1 VP_PCIE1 PCIe CLK(Posi)

(HSIO) PCIE1_REFCLKMI I 0.9 VP_PCIE1 VP_PCIE1 PCIe CLK(Nega)

PCIE1_REFRES_I I 0.9 VP_PCIE1 VP_PCIE1 PCIe RESREF

PCIE1_TXPO[3:0] O 0.9 VPTX_PCIE1 VP_PCIE1 PCIe Tx(Posi)

PCIE1_TXNO[3:0] O 0.9 VPTX_PCIE1 VP_PCIE1 PCIe Tx(Nega)

PCIE1_RXPI[3:0] I 0.9 VP_PCIE1 VP_PCIE1 PCIe Rx(Posi)

PCIE1_RXNI[3:0] I 0.9 VP_PCIE1 VP_PCIE1 PCIe Rx (Nega) (PD1) PCIE1_PRVRETYPEI I 1.8 VDE VDD_SCB PD PCIe Link Mode Select (PD1) XPCIE1_PERST I/O 1.8 VDE VDD_SCB PD PCIe Reset

High-speed I/O Block (USB) 2.3.7.

Table. 2-7: High-speed I/O Block (USB)端子


/down comment

PD7 USB3.0HOST#0 USB30_SSEARXIP I 0.9 VDU_USB30 VDD_SCB USB3.0SSRx(Posi)

(MSIO) USB30_SSEARXIN I 0.9 VDU_USB30 VDD_SCB USB3.0SSRx(Nega)

USB30_SSEXTXOP O 0.9 VDN_USB30 VDD_SCB USB3.0SSTx(Posi)

USB30_SSEXTXON O 0.9 VDN_USB30 VDD_SCB USB3.0SSTx(Nega)

USB30_HSDP I/O 3.3 AVDF1_USB30 VDD_SCB USB3.0HSD(Posi)

USB30_HSDM I/O 3.3 AVDF1_USB30 VDD_SCB USB3.0HSD(Nega)

USB30_HSEXT12K O - AVDF1_USB30 VDD_SCB USB3.0HSEXT12K(RES) (PD1) USB3_REFCLK I 1.8 VDE VDD_SCB - USB3.0REFCLK (PD1) USB30_VBUSCTRL O 1.8 VDE VDD_SCB USB3.0 VBUS Control (PD1) USB30_OVERCRNT I 1.8 VDE VDD_SCB PD USB3.0 Overcurrent Detect PD8 USB3.0HOST#1 USB31_SSEARXIP I 0.9 VDU_USB31 VDD_SCB USB3.0SSRx(Posi)

(MSIO) USB31_SSEARXIN I 0.9 VDU_USB31 VDD_SCB USB3.0SSRx(Nega)

USB31_SSEXTXOP O 0.9 VDN_USB31 VDD_SCB USB3.0SSTx(Posi)

USB31_SSEXTXON O 0.9 VDN_USB31 VDD_SCB USB3.0SSTx(Nega)

USB31_HSDP I/O 3.3 AVDF1_USB31 VDD_SCB USB3.0HSD(Posi)

USB31_HSDM I/O 3.3 AVDF1_USB31 VDD_SCB USB3.0HSD(Nega)

USB31_HSEXT12K O - AVDF1_USB31 VDD_SCB USB3.0HSEXT12K(RES) (PD1) USB31_VBUSCTRL O 1.8 VDE VDD_SCB USB3.0 VBUS Control (PD1) USB31_OVERCRNT I 1.8 VDE VDD_SCB PD USB3.0 Overcurrent Detect PD9 USB2.0HOST USB2H_DP I/O 3.3 AVDF1_USB2H VDD_SCB USB3.0HSD(Posi)

(MSIO) USB2H_DM I/O 3.3 AVDF1_USB2H VDD_SCB USB3.0HSD(Nega)

USB2H_EXT12K O - AVDF1_USB2H VDD_SCB USB3.0HSEXT12K(RES) (PD1) XUSB2H_OVCRNTI I 1.8 VDE VDD_SCB PU USB2.0 Overcurrent Detect (PD1) USB2H_PRTPWRO O 1.8 VDE VDD_SCB USB2.0 Port Power Control PD10 USB2.0HOST

/Device(MSIO) USB2D_DP I/O 3.3 AVDF1_USB2HDC VDD_SCB USB3.0HSD(Posi)

USB2D_DM I/O 3.3 AVDF1_USB2HDC VDD_SCB USB3.0HSD(Nega)

USB2D_EXT12K O - AVDF1_USB2HDC VDD_SCB USB3.0HSEXT12K(RES)

XUSB2D_OVCRNTI I 1.8 VDE VDD_SCB PU USB2.0 Overcurrent Detect

USB2D_PRTPWRO O 1.8 VDE VDD_SCB USB2.0 Port Power Control

USB2D_VBUSVALI I 1.8 VDE VDD_SCB PD USB2.0 VBUS Detect

USB2D_IDDIGI I 1.8 VDE VDD_SCB USB2.0 ID port

USB2D_DPUO O 1.8 VDE VDD_SCB ID Pull UP 出力


18/125 DS04-00002-1


Digital 電源 2.3.8.

Table. 2-8: Digital 電源 Macro 名電源 PIN 電圧説明

VDE 1.800 Fail Safe IO VDE

VDE15 1.500 1.350 SSTL15/SSTL135 VDE

VDE15A 1.500 1.350

SSTL15/SSTL135 VDE (Power down mode)

FPD Link VDE_FPD 1.800 FPD Link VDE VDE_SDIO 1.800 SDIO VDE VDD 0.900 Core VDD VDDA 0.900 Core VDD (Power down mode)

Cortex-A7 VDD_CA7 1.040 CA7 VDD (Over Drive) 0.900 CA7 VDD (Non Over Drive)

VDD_SCB 0.900 SCB VDD

Analog 電源 2.3.9.

Table. 2-9: Analog 電源 Macro 名電源 PIN 電圧説明

PLL AVD_PLL[4:0] 0.900 PLL VDD

PCIe VPTX[3:0]_PCIE1/0 0.900 PCIe VPTX0

VPH_PCIE1/0 1.800 PCIe VPH VP_PCIE1/0 0.900 PCIe VP

USB3.0

VDU_USB31/30 0.900 USB3.0 VDU VDN_USB31/30 0.900 USB3.0 VDN

AVDF1_USB31/30 3.300 USB3.0 AVDF1 AVDF2_USB31/30 0.900 USB3.0 AVDF2 AVDP_USB31/30 0.900 USB3.0 AVDP AVD18_USB31/30 1.800 USB3.0 AVD18

USB2.0

AVDF1_USB2D/HDC 3.300 USB2.0 AVDF1 AVDF2_USB2D/HDC 0.900 USB2.0 AVDF2 AVDP_USB2D/HDC 0.900 USB2.0 AVDP AVD18_USB2D/HDC 1.800 USB2.0 AVD18


19/125 DS04-00002-1


2.4. 端子共有 MB86S73 の PD(Port Data)信号(PD0-PD65)は、他の信号と共有しています．下記に詳細を示します．

端子共有構成 2.4.1.端子共有の接続構成図を下記に記します．共有している PD 信号と Peripheral 信号の詳細は、2.4.2 端子共有一覧

を参照してください．

Figure. 2-3: 端子共有構成図


20/125 DS04-00002-1


端子共有一覧 2.4.2.MB86S73 において端子共有している端子の選択は、切り替えグループ(4 つの端子)毎に任意の機能を切り替えます．

端子表にてオレンジ色で編みかけしている部分が、リセット直後の初期選択端子機能を表しています．

グループ0, グループ1に関しては、電源制御端子(PCMODE[1])の機能選択状態によって機能が変わります．電源制御端子として使用する場合には、PD0～PD6 は電源制御機能として占有する為に、汎用端子として使用することはできません．

下表は、下記のように色分けしています．

RESET 直後の選択内容 (PRMUX[n])

RESET 直後の選択内容 (GPIO)

明示的な切り替えが必要 (GPIO)

PONCTL (電源専用)

未接続

PRMUX レジスタ 3’h0 2.4.2.1.

本項では、各端子共有の機能グループ#0 に含む端子に関して記載します．

Table. 2-10: PRMUX<切り替えグループ>=3’h0

PRMUX レジスタ設定値 3'h0

切り替え

グループ DTK

割り当て

端子位置グループ方向名前グループ方向名前

PFR[n] 1'b0 (GPIO Mode) 1'b1 (Peripheral Mode)

PCM

OD

E[1]

=1'

b1の

時

(電源

制御

端子

使用

)

0

PONCTL0 (電源専用) PD0

PMU

PONCTL0 (for PCIe#0)

PONCTL1 (電源専用) PD1 PONCTL1 (for PCIe#1)

PONCTL2 (電源専用) PD2 PONCTL2 (for USB3.0 HOST#0)


1

PONCTL4 (電源専用) PD4 PONCTL4 (for USB2.0 HOST)

PONCTL5 (電源専用) PD5 PONCTL5 (for USB2.0 HOST/Device)

GPIO Extend / EXINT30

PD6

GPI

O#0

(fo

r SCB

) BD(IN) PDR0[6] IN (未接続)


PD7 BD(IN) PDR0[7] IN (未接続)

PCM

OD

E[1]

=1'

b0の

時

(GPI

O使

用)

0


PD0

GPI

O#0

(for

SCB

) SC

B=0x

F304

0000

, AP=

(acc

ess d

enie

d)

BD(IN) PDR0[0] IN (未接続)







1








21/125 DS04-00002-1



切り替え

グループ DTK

割り当て





PCM

OD

E共

通

2

S/W Reset (ETHER PHY)


S/W Power On Reset PD9 BD(IN) PDR1[1] IN (未接続)

GPIO Extend PD10 BD(IN) PDR1[2] IN (未接続)


3





4

UART#1 (DCD1) PD16 BD(IN) PDR2[0] IN (未接続)

UART#1 (RXD1) PD17 BD(IN) PDR2[1] IN (未接続)

UART#1 (TXD1) PD18 BD(IN) PDR2[2] IN (未接続)

UART#1 (DTR1) PD19 BD(IN) PDR2[3] IN (未接続)

5

UART#1 (DSR1) PD20 BD(IN) PDR2[4] IN (未接続)

UART#1 (RTS1) PD21 BD(IN) PDR2[5] IN (未接続)

UART#1 (CTS1) PD22 BD(IN) PDR2[6] IN (未接続)

UART#1 (RI1) PD23 BD(IN) PDR2[7] IN (未接続)

6





7

GPIO Extend / 汎用DIP-SW








8

GPIO Extend / EXINT0 PD32 IN (未接続)




9

HOME KEY PD36 IN (未接続)

POWER KEY PD37 IN (未接続)

UP KEY PD38 IN (未接続)

DOWN KEY PD39 IN (未接続)

10

EXINT8 (PCIe#0 PRSNT2#)

PD40 IN (未接続)

EXINT9 (PCIe#1 PRSNT2#)

PD41 IN (未接続)


22/125 DS04-00002-1



切り替え

グループ DTK

割り当て



EXINT10 (LCD PANEL) PD42 IN (未接続)

EXINT11 (RTC INTRA) PD43 IN (未接続)

11

GPIO Extend / EXINT12 (TRACE)

PD44 IN (未接続)


PD45 IN (未接続)


PD46 IN (未接続)


PD47 IN (未接続)

12


PD48 IN (未接続)


PD49 IN (未接続)


PD50 IN (未接続)


PD51 IN (未接続)

13


PD52 IN (未接続)


PD53 IN (未接続)


PD54 IN (未接続)


PD55 IN (未接続)

14

GPIO Extend / CFG0 (TRACE/SMT)

PD56 IN (未接続)


PD57 IN (未接続)


PD58 IN (未接続)


PD59 IN (未接続)

15


PD60 IN (未接続)


PD61 IN (未接続)

GPIO Extend / CFG6 (LED-緑)

PD62 IN (未接続)

GPIO Extend / CFG7(LED-赤)

PD63 IN (未接続)

16 BOOT MODE SEL PD64

BRSE

L IN BRSEL2

BOOT MODE SEL PD65 IN BRSEL3


23/125 DS04-00002-1






切り替え

グループ DTK

割り当て



PCM

OD

E[1]

=1'

b1の

時

(電源

制御

端子

使用

)

0


PMU





1




PD6

GPI

O#1

(for

AP

) BD(IN) PDR0[6]

EXIU

OUT EXINT30


PD7 BD(IN) PDR0[7] OUT EXINT31

PCM

OD

E[1]

=1'

b0の

時

(GPI

O使

用)

0


PD0

GPI

O#1

(for

AP)

SC

B=0x

D10

0000

0, A

P=0x

0031

0000

00

BD(IN) PDR0[0]

EXIU

AP

=0x

0031

0C00

00

OUT EXINT24







1









PCM

OD

E共

通

2

S/W Reset (ETHER PHY)

PD8 BD(IN) PDR1[0]

UAR

T#0

AP=

0x00

3104

0000

IN DCD0

S/W Power On Reset PD9 BD(IN) PDR1[1] IN (RXD0 端子)

GPIO Extend PD10 BD(IN) PDR1[2] OUT (TXD0 端子)

GPIO Extend PD11 BD(IN) PDR1[3] OUT DTR0

3

GPIO Extend PD12 BD(IN) PDR1[4] IN DSR0

GPIO Extend PD13 BD(IN) PDR1[5] OUT (RTS0 端子)

GPIO Extend PD14 BD(IN) PDR1[6] IN (CTS0 端子)

GPIO Extend PD15 BD(IN) PDR1[7] IN RI0

4

UART#1 (DCD1) PD16 BD(IN) PDR2[0]

UAR

T#1

AP=

0x00

3105

0000

IN DCD1

UART#1 (RXD1) PD17 BD(IN) PDR2[1] IN RXD1

UART#1 (TXD1) PD18 BD(IN) PDR2[2] OUT TXD1

UART#1 (DTR1) PD19 BD(IN) PDR2[3] OUT DTR1

5 UART#1 (DSR1) PD20 BD(IN) PDR2[4] IN DSR1

UART#1 (RTS1) PD21 BD(IN) PDR2[5] OUT RTS1


24/125 DS04-00002-1



切り替え

グループ DTK

割り当て



UART#1 (CTS1) PD22 BD(IN) PDR2[6] IN CTS1

UART#1 (RI1) PD23 BD(IN) PDR2[7] IN RI1

6

GPIO Extend PD24 BD(IN) PDR3[0]

UAR

T#2

AP=

0x00

3106

0000

IN DCD2

GPIO Extend PD25 BD(IN) PDR3[1] IN RXD2

GPIO Extend PD26 BD(IN) PDR3[2] OUT TXD2

GPIO Extend PD27 BD(IN) PDR3[3] OUT DTR2

7

GPIO Extend / 汎用DIP-SW PD28 BD(IN) PDR3[4] IN DSR2

GPIO Extend / 汎用DIP-SW PD29 BD(IN) PDR3[5] OUT RTS2

GPIO Extend / 汎用DIP-SW PD30 BD(IN) PDR3[6] IN CTS2

GPIO Extend / 汎用DIP-SW PD31 BD(IN) PDR3[7] IN RI2

8

GPIO Extend / EXINT0 PD32

GPI

O#2

(for

AP)

SC

B=0x

D10

1000

0, A

P=0x

0031

0100

00

BD(IN) PDR0[0]

EXIU

AP

=0x

0031

0C00

00

IN EXINT0

GPIO Extend / EXINT1 PD33 BD(IN) PDR0[1] IN EXINT1



9

HOME KEY PD36 BD(IN) PDR0[4] IN EXINT4

POWER KEY PD37 BD(IN) PDR0[5] IN EXINT5

UP KEY PD38 BD(IN) PDR0[6] IN EXINT6

DOWN KEY PD39 BD(IN) PDR0[7] IN EXINT7

10

EXINT8 (PCIe#0 PRSNT2#) PD40 BD(IN) PDR1[0] IN EXINT8

EXINT9 (PCIe#1 PRSNT2#) PD41 BD(IN) PDR1[1] IN EXINT9

EXINT10 (LCD PANEL) PD42 BD(IN) PDR1[2] IN EXINT10

EXINT11 (RTC INTRA) PD43 BD(IN) PDR1[3] IN EXINT11

11

GPIO Extend / EXINT12 (TRACE) PD44 BD(IN) PDR1[4] IN EXINT12




12





13





14

GPIO Extend / CFG0 (TRACE/SMT) PD56 BD(IN) PDR3[0]

Conf

igur

atio

n (M

RBC)

AP

=0x

0031

0F00

00 IN CFG0

GPIO Extend / CFG1 (TRACE/SMT) PD57 BD(IN) PDR3[1] IN CFG1



15 GPIO Extend / CFG4 (TRACE/SMT) PD60 BD(IN) PDR3[4] IN CFG4


25/125 DS04-00002-1



切り替え

グループ DTK

割り当て




GPIO Extend / CFG6 (LED-緑) PD62 BD(IN) PDR3[6] IN CFG6

GPIO Extend / CFG7(LED-赤) PD63 BD(IN) PDR3[7] IN CFG7

16 BOOT MODE SEL PD64 IN (未接続)

BOOT MODE SEL PD65 IN (未接続)

UART#0 (拡張制御信号) 2.4.2.2.1

本グループは、UART#0 の制御信号を表します．データ通信及びフロー制御信号に関しては専用端子を保有しております．

Table. 2-12: UART#0 I/F PD 端子方向同期極性初期値接続先機能説明 8 PD8/DCD0 I --- --- UART#0 Data Carrier Detect 9 PD9 10 PD10 11 PD11/DTR0 O --- 1’b1 UART#0 Data Transmit Ready 12 PD12/DSR0 I --- --- UART#0 Data Set Ready 13 PD13 14 PD14 15 PD15/RI0 I --- --- UART#0 Ring Indicator

UART#1 2.4.2.2.2

本グループは、UART#1 の信号を表します． Table. 2-13: UART#1 I/F

PD 端子方向同期極性初期値接続先機能説明 16 PD16/DCD1 I --- --- UART#1 Data Carrier Detect 17 PD17/RXD1 I --- --- UART#1 Receive Data 18 PD18/TXD1 O --- 1’b1 UART#1 Transmit Data 19 PD19/DTR1 O --- 1’b1 UART#1 Data Transmit Ready 20 PD20/DSR1 I --- --- UART#1 Data Set Ready 21 PD21/RTS1 O --- 1’b1 UART#1 Transmit Request 22 PD22/CTS1 I --- --- UART#1 Transmit Clear 23 PD23/RI1 I --- --- UART#1 Ring Indicator

UART#2 2.4.2.2.3

本グループは、UART#2 の信号を表します． Table. 2-14: UART#2 I/F

PD 端子方向同期極性初期値接続先機能説明 24 PD24/DCD2 I --- --- UART#2 Data Carrier Detect 25 PD25/RXD2 I --- --- UART#2 Receive Data 26 PD26/TXD2 O --- 1’b1 UART#2 Transmit Data 27 PD27/DTR2 O --- 1’b1 UART#2 Data Transmit Ready 28 PD28/DSR2 I --- --- UART#2 Data Set Ready 29 PD29/RTS2 O --- 1’b1 UART#2 Transmit Request 30 PD30/CTS2 I --- --- UART#2 Transmit Clear 31 PD31/RI2 I --- --- UART#2 Ring Indicator


26/125 DS04-00002-1


外部割り込み 2.4.2.2.4

本グループは、外部割り込みの信号を表します．

Table. 2-15: 外部割り込み PD 端子方向同期極性初期値接続先機能説明 32 PD32/EXINT0 I --- --- EXIU External Interrupt 33 PD33/EXINT1 I --- --- EXIU External Interrupt 34 PD34/EXINT2 I --- --- EXIU External Interrupt 35 PD35/EXINT3 I --- --- EXIU External Interrupt 36 PD36/EXINT4 I --- --- EXIU External Interrupt 37 PD37/EXINT5 I --- --- EXIU External Interrupt 38 PD38/EXINT6 I --- --- EXIU External Interrupt 39 PD39/EXINT7 I --- --- EXIU External Interrupt 40 PD40/EXINT8 I --- --- EXIU External Interrupt 41 PD41/EXINT9 I --- --- EXIU External Interrupt 42 PD42/EXINT10 I --- --- EXIU External Interrupt 43 PD43/EXINT11 I --- --- EXIU External Interrupt 44 PD44/EXINT12 I --- --- EXIU External Interrupt 45 PD45/EXINT13 I --- --- EXIU External Interrupt 46 PD46/EXINT14 I --- --- EXIU External Interrupt 47 PD47/EXINT15 I --- --- EXIU External Interrupt 48 PD48/EXINT16 I --- --- EXIU External Interrupt 49 PD49/EXINT17 I --- --- EXIU External Interrupt 50 PD50/EXINT18 I --- --- EXIU External Interrupt 51 PD51/EXINT19 I --- --- EXIU External Interrupt 52 PD52/EXINT20 I --- --- EXIU External Interrupt 53 PD53/EXINT21 I --- --- EXIU External Interrupt 54 PD54/EXINT22 I --- --- EXIU External Interrupt 55 PD55/EXINT23 I --- --- EXIU External Interrupt

Pin Config 2.4.2.2.5

本グループは、Pin Config の信号を表します．

Table. 2-16: 外部 Pin Config PD 端子方向同期極性初期値接続先機能説明 56 PD56/CFG0 I --- --- MRBC レジスタ初期値 57 PD57/CFG1 I --- --- MRBC レジスタ初期値 58 PD58/CFG2 I --- --- MRBC レジスタ初期値 59 PD59/CFG3 I --- --- MRBC レジスタ初期値 60 PD60/CFG4 I --- --- MRBC レジスタ初期値 61 PD61/CFG5 I --- --- MRBC レジスタ初期値 62 PD62/CFG6 I --- --- MRBC レジスタ初期値 63 PD63/CFG7 I --- --- MRBC レジスタ初期値


27/125 DS04-00002-1






切り替え

グループ FSL-DTK 割り当て

端子位置グループ方向名前

PFR[n] ---

PCM

OD

E[1]

=1'

b1の

時

(電源

制御

端子

使用

) 0


PMU





1





PCM

OD

E[1]

=1'

b0の

時

(GPI

O使

用)

0





1





PCM

OD

E共

通

2

S/W Reset (ETHER PHY) PD8

NAN

D C

ontro

ller

AP=

004A

0000

00

BD(IN) D0

S/W Power On Reset PD9 BD(IN) D1

GPIO Extend PD10 BD(IN) D2


3





4

UART#1 (DCD1) PD16 BD(IN) D8

UART#1 (RXD1) PD17 BD(IN) D9

UART#1 (TXD1) PD18 BD(IN) D10

UART#1 (DTR1) PD19 BD(IN) D11

5

UART#1 (DSR1) PD20 BD(IN) D12

UART#1 (RTS1) PD21 BD(IN) D13

UART#1 (CTS1) PD22 BD(IN) D14

UART#1 (RI1) PD23 BD(IN) D15

6

GPIO Extend PD24 OUT CS0

GPIO Extend PD25 OUT CS1

GPIO Extend PD26 IN BUSY

GPIO Extend PD27 OUT ALE


28/125 DS04-00002-1



切り替え



PFR[n] ---

7

GPIO Extend / 汎用 DIP-SW PD28 OUT CLE

GPIO Extend / 汎用 DIP-SW PD29 OUT WE

GPIO Extend / 汎用 DIP-SW PD30 OUT RE

GPIO Extend / 汎用 DIP-SW PD31 IN (未接続)

8





9

HOME KEY PD36 IN (未接続)

POWER KEY PD37 IN (未接続)

UP KEY PD38 IN (未接続)

DOWN KEY PD39 IN (未接続)

10

EXINT8 (PCIe#0 PRSNT2#) PD40 IN (未接続)

EXINT9 (PCIe#1 PRSNT2#) PD41 IN (未接続)

EXINT10 (LCD PANEL) PD42 IN (未接続)

EXINT11 (RTC INTRA) PD43 IN (未接続)

11

GPIO Extend / EXINT12 (TRACE) PD44

TRAC

E AP

=0x

0020

0100

00

OUT DATA0

GPIO Extend / EXINT13 (TRACE) PD45 OUT DATA1



12





13





14

GPIO Extend / CFG0 (TRACE/SMT) PD56 OUT DATA12




15

GPIO Extend / CFG4 (TRACE/SMT) PD60 OUT CLK

GPIO Extend / CFG5 (TRACE/SMT) PD61 OUT CTL

GPIO Extend / CFG6 (LED-緑) PD62 IN (未接続)

GPIO Extend / CFG7(LED-赤) PD63 IN (未接続)




29/125 DS04-00002-1


NAND 2.4.2.3.1

本グループは、NAND I/F の信号を表します． Table. 2-18: NAND I/F

PD 端子方向同期極性初期値接続先機能説明 8 NANDD0 I/O --- --- PL244 Data0 9 NANDD1 I/O --- --- PL244 Data1 10 NANDD2 I/O --- --- PL244 Data2 11 NANDD3 I/O --- --- PL244 Data3 12 NANDD4 I/O --- --- PL244 Data4 13 NANDD5 I/O --- --- PL244 Data5 14 NANDD6 I/O --- --- PL244 Data6 15 NANDD7 I/O --- --- PL244 Data7 16 NANDD8 I/O --- --- PL244 Data8 17 NANDD9 I/O --- --- PL244 Data9 18 NANDD10 I/O --- --- PL244 Data10 19 NANDD11 I/O --- --- PL244 Data11 20 NANDD12 I/O --- --- PL244 Data12 21 NANDD13 I/O --- --- PL244 Data13 22 NANDD14 I/O --- --- PL244 Data14 23 NANDD15 I/O --- --- PL244 Data15 24 NANDCS0 O --- 1’b0 PL244 ChipSelect#0 25 NANDCS1 O --- 1’b0 PL244 ChipSelect#1 26 NANDBUSY I --- --- PL244 BusySignal 27 NANDALE O --- 1’b0 PL244 AddressLatch 28 NANDCLE O --- 1’b0 PL244 CycleLatch 29 NANDWE O --- 1’b0 PL244 WriteEnable 30 NANDRE O --- 1’b0 PL244 ReadEnable

TRACE 2.4.2.3.2

本グループは、TRACE I/F の信号を表します． Table. 2-19: TRACE I/F

PD 端子方向同期極性初期値接続先機能説明 44 TRACEDATA0 O TRACECLK 1'b0 CSSYS Trace Data0 45 TRACEDATA1 O TRACECLK 1'b0 CSSYS Trace Data1 46 TRACEDATA2 O TRACECLK 1'b0 CSSYS Trace Data2 47 TRACEDATA3 O TRACECLK 1'b0 CSSYS Trace Data3 48 TRACEDATA4 O TRACECLK 1'b0 CSSYS Trace Data4 49 TRACEDATA5 O TRACECLK 1'b0 CSSYS Trace Data5 50 TRACEDATA6 O TRACECLK 1'b0 CSSYS Trace Data6 51 TRACEDATA7 O TRACECLK 1'b0 CSSYS Trace Data7 52 TRACEDATA8 O TRACECLK 1'b0 CSSYS Trace Data8 53 TRACEDATA9 O TRACECLK 1'b0 CSSYS Trace Data9 54 TRACEDATA10 O TRACECLK 1'b0 CSSYS Trace Data10 55 TRACEDATA11 O TRACECLK 1'b0 CSSYS Trace Data11 56 TRACEDATA12 O TRACECLK 1'b0 CSSYS Trace Data12 57 TRACEDATA13 O TRACECLK 1'b0 CSSYS Trace Data13 58 TRACEDATA14 O TRACECLK 1'b0 CSSYS Trace Data14 59 TRACEDATA15 O TRACECLK 1'b0 CSSYS Trace Data15 60 TRACECLK O --- --- 1'b0 CSSYS Trace Clock 61 TRACECTL O TRACECLK 1'b0 CSSYS Trace Control


30/125 DS04-00002-1






切り替え



PFR[n] ---

PCM

OD

E[1]

=1'

b1の

時

(電源

制御

端子

使用

) 0


PMU





1





PCM

OD

E[1]

=1'

b0の

時

(GPI

O使

用)

0





1





PCM

OD

E共

通

2

S/W Reset (ETHER PHY) PD8

Stat

ic M

emor

y Co

ntro

ller (

MEM

CS)

AP=

0x00

4000

0000

OUT XCS0 (CS[3])

S/W Power On Reset PD9 OUT XCS1 (CS[4])

GPIO Extend PD10 OUT XRD

GPIO Extend PD11 OUT XWR0

3

GPIO Extend PD12 OUT XWR1

GPIO Extend PD13 OUT XWE

GPIO Extend PD14 BD(IN) ED0


4

UART#1 (DCD1) PD16 BD(IN) ED2

UART#1 (RXD1) PD17 BD(IN) ED3

UART#1 (TXD1) PD18 BD(IN) ED4

UART#1 (DTR1) PD19 BD(IN) ED5

5

UART#1 (DSR1) PD20 BD(IN) ED6

UART#1 (RTS1) PD21 BD(IN) ED7

UART#1 (CTS1) PD22 BD(IN) ED8

UART#1 (RI1) PD23 BD(IN) ED9

6






31/125 DS04-00002-1



切り替え



PFR[n] ---

7

GPIO Extend / 汎用 DIP-SW PD28 BD(IN) ED14

GPIO Extend / 汎用 DIP-SW PD29 BD(IN) ED15

GPIO Extend / 汎用 DIP-SW PD30 IN RDY

GPIO Extend / 汎用 DIP-SW PD31 OUT EA0

8

GPIO Extend / EXINT0 PD32 OUT EA1




9

HOME KEY PD36 OUT EA5

POWER KEY PD37 OUT EA6

UP KEY PD38 OUT EA7

DOWN KEY PD39 OUT EA8

10

EXINT8 (PCIe#0 PRSNT2#) PD40 OUT EA9

EXINT9 (PCIe#1 PRSNT2#) PD41 OUT EA10

EXINT10 (LCD PANEL) PD42 OUT EA11

EXINT11 (RTC INTRA) PD43 OUT EA12

11

GPIO Extend / EXINT12 (TRACE) PD44 OUT EA13




12





13





14

GPIO Extend / CFG0 (TRACE/SMT) PD56

SMT

AP=

0x00

312D

0000

OUT SMT_DAT0

GPIO Extend / CFG1 (TRACE/SMT) PD57 OUT SMT_DAT1



15

GPIO Extend / CFG4 (TRACE/SMT) PD60 OUT SMT_CLK

GPIO Extend / CFG5 (TRACE/SMT) PD61 OUT SMT_xSYNC

GPIO Extend / CFG6 (LED-緑) PD62 IN (未接続)

GPIO Extend / CFG7(LED-赤) PD63 IN (未接続)




32/125 DS04-00002-1


Static Memory Controller 2.4.2.4.1

本グループは、Static Memory Controller I/F の信号を表します． Table. 2-21: Static Memory Controller I/F

PD 端子方向同期極性初期値接続先機能説明 8 XCS0 O --- 1'b1 MEMCS Chip Select[0] 9 XCS1 O --- 1'b1 MEMCS Chip Select[1] 10 XRD O --- 1'b1 MEMCS Read Enable 11 XWR0 O --- 1'b1 MEMCS Write Enable0 12 XWR1 O --- 1'b1 MEMCS Write Enable1 13 XWE O --- 1'b1 MEMCS Write Enable 14 ED0 I/O --- --- MEMCS Data0 15 ED1 I/O --- --- MEMCS Data1 16 ED2 I/O --- --- MEMCS Data2 17 ED3 I/O --- --- MEMCS Data3 18 ED4 I/O --- --- MEMCS Data4 19 ED5 I/O --- --- MEMCS Data5 20 ED6 I/O --- --- MEMCS Data6 21 ED7 I/O --- --- MEMCS Data7 22 ED8 I/O --- --- MEMCS Data8 23 ED9 I/O --- --- MEMCS Data9 24 ED10 I/O --- --- MEMCS Data10 25 ED11 I/O --- --- MEMCS Data11 26 ED12 I/O --- --- MEMCS Data12 27 ED13 I/O --- --- MEMCS Data13 28 ED14 I/O --- --- MEMCS Data14 29 ED15 I/O --- --- MEMCS Data15 30 RDY I --- --- MEMCS Ready 31 EA0 O --- 1’b0 MEMCS Address0 32 EA1 O --- 1’b0 MEMCS Address1 33 EA2 O --- 1’b0 MEMCS Address2 34 EA3 O --- 1’b0 MEMCS Address3 35 EA4 O --- 1’b0 MEMCS Address4 36 EA5 O --- 1’b0 MEMCS Address5 37 EA6 O --- 1’b0 MEMCS Address6 38 EA7 O --- 1’b0 MEMCS Address7 39 EA8 O --- 1’b0 MEMCS Address8 40 EA9 O --- 1’b0 MEMCS Address9 41 EA10 O --- 1’b0 MEMCS Address10 42 EA11 O --- 1’b0 MEMCS Address11 43 EA12 O --- 1’b0 MEMCS Address12 44 EA13 O --- 1’b0 MEMCS Address13 45 EA14 O --- 1’b0 MEMCS Address14 46 EA15 O --- 1’b0 MEMCS Address15 47 EA16 O --- 1’b0 MEMCS Address16 48 EA17 O --- 1’b0 MEMCS Address17 49 EA18 O --- 1’b0 MEMCS Address18 50 EA19 O --- 1’b0 MEMCS Address19 51 EA20 O --- 1’b0 MEMCS Address20 52 EA21 O --- 1’b0 MEMCS Address21 53 EA22 O --- 1’b0 MEMCS Address22 54 EA23 O --- 1’b0 MEMCS Address23 55 EA24 O --- 1’b0 MEMCS Address24


33/125 DS04-00002-1


System Macro Trace 2.4.2.4.2

本グループは、SMT (System Macro Trace) I/F の信号を表します． Table. 2-22: SMT (System Macro Trace) I/F

PD 端子方向同期極性初期値接続先機能説明 56 SMT_DAT0 O SMT_CLK 1'b0 SMT Data0 57 SMT_DAT1 O SMT_CLK 1'b0 SMT Data1 58 SMT_DAT2 O SMT_CLK 1'b0 SMT Data2 59 SMT_DAT3 O SMT_CLK 1'b0 SMT Data3 60 SMT_CLK O --- --- 1'b0 SMT Clock 61 SMT_xSYNC O SMT_CLK 1'b0 SMT Sync

2.5. 駆動能力調整機能本 SoC で使用している LVCMOS I/O は、駆動能力調整機能を保有しています．

PD[65:0]端子 2.5.1.それぞれの PD 端子を接続している IO 毎に、「2mA, 4mA, 6mA, 8mA」を設定可能です．接続先のデバイスが要求する駆動能力に応じて、IO の駆動能力を設定する事が可能です．

その他の端子 2.5.2.PD[65:0]端子以外の I/O においては、IO グループ毎に駆動能力を設定する事が可能です．例えば、RGMII I/F は、IO 電圧(VDDE)及び接続先の RGMII I/F PHY の要求する駆動能力に応じて、駆動能力調整を行う事が可能です．

2.6. Pull 抵抗極性設定機能本機能は、I/O に搭載している Pull 抵抗の極性を選択する機能です．

PD[65:0]端子 2.6.1.それぞれの PD 端子を接続している IO 毎に、「Pull-OFF、Pull-UP、Pull-DOWN」を設定可能です．

その他の端子 2.6.2.PD[65:0]端子以外の I/O に設定している Pull 抵抗の極性は、H/W の実装上固定設定です．よって、本機能で抵抗極性を設定することはできません．

2.7. 外部 Pin コンフィグ機能本機能は、基板上に設定した PD[63:56]端子に対する Pull UP/DOWN 抵抗の極性を取り込み、ソフトウェアが取り込んだ値に応じて各種動作を振り分ける事を可能とする機能です．


34/125 DS04-00002-1


2.8. 端子機能入力クロック端子 2.8.1. RTCLK 2.8.1.1.

Table. 2-23: RTCLK

RTCLK

Input Frequency[MHz] 0.032768 Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] - C to C Jitter[ps] - RMS Jitter[ps] -

ppm ±200(SSC=OFF 時) SSC Input ○

SS(MIN) [%] -3 SS(MAX) [%] 0

SS Freq(MAX) [kHz] 50 SS Waveform Sine/Triangle

Interface CMOS Capacitance(MAX) [pF] 5

I2S_ECLK 2.8.1.2.

Table. 2-24: I2S_ECLK I2S_ECLK

Input Frequency[MHz] 24.576

Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] - C to C Jitter[ps] - RMS Jitter[ps] -

ppm ±200 SSC Input ×

SS(MIN) [%] - SS(MAX) [%] -

SS Freq(MAX) [kHz] - SS Waveform -



35/125 DS04-00002-1


SCLKDDR3 2.8.1.3.

Table. 2-25: SCLKDDR3 SCLKDDR3

Input Frequency[MHz] 33.333

Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] 100ps(Pk-Pk) C to C Jitter[ps] - RMS Jitter[ps] -

ppm ±200(SSC=OFF) SSC Input ○

SS(MIN) [%] -3 SS(MAX) [%] 0



SCLKFPD 2.8.1.4.

Table. 2-26: SCLKFPD

SCLKFPD

Input Frequency[MHz] 27 Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] 100ps(Pk-Pk) C to C Jitter[ps] - RMS Jitter[ps] -

ppm ±200(SSC=OFF) SSC Input ○

SS(MIN) [%] -2 SS(MAX) [%] 0




36/125 DS04-00002-1


USB3_REFCLK 2.8.1.5.

Table. 2-27: USB3_REFCLK USB3_REFCLK

Input Frequency[MHz] 20

Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] - C to C Jitter[ps] - RMS Jitter[ps] 4.3


SS(MIN) [%] - SS(MAX) [%] -



ET_RXCLK 2.8.1.6.

Table. 2-28: ET_RXCLK

ET_RXCLK

Input Frequency[MHz] 125±10% Type（SE/Diff） SE Duty Cycle [%] 45-55 Period Jitter[ps] - C to C Jitter[ps] - RMS Jitter[ps] -


SS(MIN) [%] - SS(MAX) [%] -




37/125 DS04-00002-1


SCLKMAIN 2.8.1.7.

Table. 2-29: SCLKMAIN SCLKMAIN

Input Frequency[MHz] 25

Type（SE/Diff） SE Duty Cycle [%] 40-60 Period Jitter[ps] 100ps(Pk-Pk) C to C Jitter[ps] - RMS Jitter[ps] -


SS(MIN) [%] - SS(MAX) [%] -



PCIE0_REFCLKPI / PCIE0_REFCLKMI PCIE1_REFCLKPI / PCIE1_REFCLKMI 2.8.1.8.

Table. 2-30: PCIE_REFCLK

PCIE0_REFCLKPI / PCIE1_REFCLKPI PCIE0_REFCLKMI / PCIE1_REFCLKMI

Input Frequency[MHz] 100 Type（SE/Diff） Diff Duty Cycle [%] 40-60 Period Jitter[ps] - C to C Jitter[ps] 150 RMS Jitter[ps] -

ppm ±300 SSC Input ○

SS(MIN) [%] -0.5 SS(MAX) [%] 0

SS Freq(MAX) [kHz] 30～33 SS Waveform -

Interface HCSL/LVDS Reference Clock Skew Max 200 Capacitance(MAX) [pF] 5


38/125 DS04-00002-1


3. 電気的特性本章では，MB86S73 の電気的特性に関して記載します．

3.1. 最大定格最大定格は瞬時たりとも超過してはならない限界値です．最大定格を超えるストレス(電圧，電流，温度など)の印加は，半導体デバイスを破壊する可能性があります．したがって，定格を一項目でも超えることのないようにご注意ください．

Table. 3-1: 最大定格

Parameter Symbol Rating Unit

Supply voltage

VDD, VDDA, VDD_CA7, VDD_SCB,

-0.4 to 1.3

V

AVD_PLL[4:0], VPTX_PCIE[1:0], VP_PCIE[1:0], VDU_USB30, VDU_USB31, VDN_USB30, VDN_USB31, AVDF2_USB30, AVDF2_USB31, AVDF2_USB2H, AVDF2_USB2HDC, AVDP_USB2H, AVDP_USB2HDC VDE, VDEA, VDE15, VDE15A, VDE_FPD, VDE2, VPH_PCIE[1:0],

-0.5 to 2.6 AVD18_USB30, AVD18_USB31, AVD18_USB2H, AVD18_USB2HDC VDE_SDIO

-0.5 to 4.6 AVDF1_USB30, AVDF1_USB31, AVDF1_USB2H, AVDF1_USB2HDC

Input Voltage VI

-0.5 to VPTX_PCIE[1:0]/VP_PCIE[1:0]/ VDU_USB30/VDU_USB31 + 0.5 (≦1.3V) -0.5 to VDE15/VDE15A/AVD18_USB30/AVD18_USB31/ AVD18_USB2H/AVD18_USB2HDC + 0.5 (≦2.5V) -0.5 to 2.5V (VDE/VDEA/ VDE_FPD/VDE2) -0.5 to VDE_SDIO/AVDF1_USB30/AVDF1_USB31/ AVDF1_USB2H/AVDF1_USB2HDC + 0.5V (≦4.6V)

V

Output Voltage VO

-0.5 to VPTX_PCIE[1:0]/VP_PCIE[1:0]/ VDU_USB30/VDU_USB31 + 0.5 (≦1.3V) -0.5 to VDE15/VDE15A/ AVD18_USB30/AVD18_USB31/ AVD18_USB2H/AVD18_USB2HDC + 0.5 (≦2.5V) -0.5 to 2.5V (VDE/VDEA/ VDE_FPD/VDE2) -0.5 to VDE_SDIO/AVDF1_USB30/AVDF1_USB31/ AVDF1_USB2H/AVDF1_USB2HDC + 0.5V (≦4.6V)

V

Storage Temperature TST -55 to 125 ℃

Junction Temperature Tj 0 to 110 ℃


39/125 DS04-00002-1


3.2. 推奨動作条件推奨動作条件は，デバイスの正常な論理動作を保証する推奨値です．すなわち，推奨動作条件の範囲内で使用する限り，後述する電気的特性(直流特性，交流特性)が満たされることを保証するものです．

Table. 3-2: 推奨動作条件(1)

Symbol Parameter Rating

Unit Min. Typ. Max.

VDE, VDEA, VDE_FPD, VDE2 Power Supply Voltage 1.650 1.800 1.950 V

VDE15, VDE15A Power Supply Voltage 1.425 1.500 1.575 V Power Supply Voltage 1.283 1.350 1.450 V *1

VDE_SDIO Power Supply Voltage 1.700 1.800 1.950 V Power Supply Voltage 3.000 3.300 3.450 V

VDD, VDDA, VDD_SCB Power Supply Voltage 0.855 0.900 0.945 V

VDD_CA7 Power Supply Voltage 0.855 0.900 0.945 V Power Supply Voltage 1.010 1.040 1.070 V *2

AVD_PLL[4:0] Power Supply Voltage 0.855 0.900 0.945 V Ripple (peak-peak) 50 mV ppmax

VPTX_PCIE[1:0] Power Supply Voltage 0.855 0.900 0.945 V Ripple (peak-peak) 30 mV ppmax

VPH_PCIE[1:0] Power Supply Voltage 1.674 1.800 1.926 V Ripple (peak-peak) 30 mV ppmax

VDU_USB30, VDU_USB31 Power Supply Voltage 0.850 0.900 1.000 V Ripple (peak-peak) 30 mV ppmax

VDN_USB30, VDN_USB31 Power Supply Voltage 0.850 0.900 1.000 V Ripple (peak-peak) 50 mV ppmax

AVDF1_USB30, AVDF1_USB31 Power Supply Voltage 3.000 3.300 3.600 V

AVDF2_USB30, AVDF2_USB31 Power Supply Voltage 0.850 0.900 0.990 V Ripple (peak-peak) 50 mV ppmax

AVDP_USB30, AVDP_USB31 Power Supply Voltage 0.850 0.900 0.990 V Ripple (peak-peak) 50 mV ppmax

AVD18_USB30, AVD18_USB31 Power Supply Voltage 1.700 1.800 1.900 V Ripple (peak-peak) 50 mV ppmax

AVDF1_USB2H, AVDF1_USB2HDC

Power Supply Voltage 3.000 3.300 3.600 V

AVDF2_USB2H, AVDF2_USB2HDC

Power Supply Voltage 0.850 0.900 0.990 V Ripple (peak-peak) 50 mV ppmax

AVDP_USB2H, AVDP_USB2HDC


AVD18_USB2H, AVD18_USB2HDC



40/125 DS04-00002-1


Table. 3-3: 推奨動作条件(2)

Parameter Symbol Rating

Unit Min. Typ. Max.

Input Voltage (High Level) 1.8V CMOS (Normal)

VIH VDE/VDEA/

VDE_FPD/VDE2 x 0.650

- VDE/VDEA/

VDE_FPD/VDE2 + 0.300 V

Input Voltage (Low Level) VIL -0.300 - VDE/VDEA/

VDE_FPD/VDE2 x 0.350 V

Input Voltage (High Level) 1.8V CMOS (Schmitt)

VIH VDE/VDEA/

VDE_FPD/VDE2 x 0.700

- VDE/VDEA/

VDE_FPD/VDE2 + 0.300 V

Input Voltage (Low Level) VIL -0.300 - VDE/VDEA/

VDE_FPD/VDE2 x 0.300 V

Input Voltage (High Level) 3.3V SDIO

VIH VDE_SDIO x 0.625 - VDE_SDIO + 0.300 V Input Voltage (Low Level) VIL -0.300 - VDE_SDIO x 0.250 V Input Voltage (High Level)

1.8V SDIO VIH 1.270 - 2.000 V

Input Voltage (Low Level) VIL -0.300 - 0.580 V Input Voltage (High Level)

I2C VIH VDE2 x 0.7 - 1.950 V

Input Voltage (Low Level) VIL -0.500 - VDE2 x 0.3 V Termination Voltage

DDR3/DDR3L

VTT - VDE15/2 - V Reference Voltage Vref(DC) VDE15 x 0.49 - VDE15 x 0.51 V Input Voltage (High Level, Single, DC) VIH(DC) Vref(DC) + 0.1 - VDE15 V Input Voltage (Low Level, Single, DC) VIL(DC) 0.000 - Vref(DC) - 0.1 V Input Voltage (High Level, Single, AC)

DDR3 VIH(AC) Vref(DC) + 0.175 - (*3) V

Input Voltage (Low Level, Single, AC) VIL(AC) (*3) - Vref(DC) - 0.175 V Input Voltage (High Level, Single, AC)

DDR3L VIH(AC) Vref(DC) + 0.135 - (*4) V

Input Voltage (Low Level, Single, AC) VIL(AC) (*4) - Vref(DC) - 0.135 V Input Voltage (High Level, Differential, DC)

DDR3/DDR3L

VIHdiff(DC) 0.200 - (*5) V Input Voltage (Low Level, Differential, DC) VILdiff(DC) (*5) - -0.200 V Input Voltage (High Level, Differential, AC) VIHdiff(AC) 0.350 - (*5) V Input Voltage (Low Level, Differential, AC) VILdiff(AC) (*5) - -0.350 V Operating ambient temperature Ta 0 25 70 ℃ Junction Temperature Tj 0 25 110 ℃

*1 DDR3L mode

*2 Over Drive mode

*3 3.3.4.3 と 3.3.4.4 項記載の Overshoot/Undershoot 規定を満足する範囲でご使用ください．

*4 3.3.5.3 と 3.3.5.4 項記載の Overshoot/Undershoot 規定を満足する範囲でご使用ください．

*5 Single Ended 信号として 3.3.4.3, 3.3.4.4, 3.3.5.3, 3.3.5.4 項記載の Overshoot/Undershoot 規定を満足する範囲でご使用ください．


41/125 DS04-00002-1


3.3. 直流特性本章では，各 I/O Buffer の直流特性について記載します．

Fail-Safe Multi-Drive I/O Buffer 3.3.1.

Table. 3-4: Fail-Safe Multi-Drive I/O Buffer Parameter Symbol Condition

Rating Unit

Min. Typ. Max.

H レベル出力電圧 VOH

2mA バッファ IOH = -2mA

VDE/VDEA/VDE2 - 0.4 ― VDE/VDEA/VDE2 V 4mA バッファ IOH = -4mA



L レベル出力電圧 VOL

2mA バッファ IOL = 2mA

0 ― 0.4 V 4mA バッファ IOL = 4mA



Pull-Up 抵抗 Rpu @VIL=0V 時 55 75 111 kΩ

Pull-Down 抵抗 Rpd @VIH = VDE/VDEA/VDE2 時 53 75 132 kΩ

入力リーク IL ― -10 ― +10 uA


42/125 DS04-00002-1


Fail-Safe Multi-Drive I/O Buffer V-I 特性（2mA バッファ） 3.3.1.1. Conditions MIN: Process = Slow TJ = 110°C VDE/VDEA/VDE2 = 1.65 V TYP: Process = Typical TJ = 25°C VDE/VDEA/VDE2 = 1.80 V MAX: Process = Fast TJ = 0°C VDE/VDEA/VDE2 = 1.95 V

Figure. 3-1: Fail-Safe Multi-Drive I/O Buffer V-I 特性（2mA バッファ）

VOH-VDE/VDEA/VDE2 [V]



43/125 DS04-00002-1







44/125 DS04-00002-1


Fail-Safe Multi-Drive I/O Buffer V-I 特性（6mA バッファ） 3.3.1.3.

Conditions MIN: Process = Slow TJ = 110°C VDE/VDEA/VDE2 = 1.65 V TYP: Process = Typical TJ = 25°C VDE/VDEA/VDE2 = 1.80 V MAX: Process = Fast TJ = 0°C VDE/VDEA/VDE2 = 1.95 V





45/125 DS04-00002-1







46/125 DS04-00002-1


I2C Fast Mode I/O Buffer 3.3.2.

Table. 3-5: I2C Fast Mode I/O Buffer Parameter Symbol

Fast Mode Standard Mode Unit

Min. Max. Min. Max. L レベル出力電圧

シンク電流 3[mA] VDE2<2[V]

VOL 0 0.2 * VDE2 規定なし規定なし V

出力スリューレート VIH(min.) to VIL(max.)

バス静電容量 10~400[pF] tof

20 + 0.1 * Cb (*1)

250 ― 250 ns

リーク電流

入力電圧 0.1～0.9*VDE2(max.) li -10 10 -10 10 uA

I/O ピン静電容量 Ci ― 10 ― 10 pF

(*1)Cb : 1 つのバスラインの静電容量（単位 pF）

NXP 社 I2C-bus specification and user manual Rev4 には未準拠です．


47/125 DS04-00002-1


V-I 特性 3.3.2.1. Conditions MIN: Process = Slow TJ = 110°C VDE2 = 1.65 V TYP: Process = Typical TJ = 25°C VDE2 = 1.80 V MAX: Process = Fast TJ = 0°C VDE2 = 1.95 V

Figure. 3-5: V-I 特性


48/125 DS04-00002-1


LVDS Driver Cell 3.3.3.

Table. 3-6: VDS Driver Cell Parameter Symbol Condition

Rating Unit

Min. Typ. Max.

Output offset voltage Vos Rload=100Ω 1.075 1.2 1.325 V

Output differential voltage |Vod| Rload=100Ω 230 340 490 mV

Output signal levels 3.3.3.1.

Figure. 3-6: Output signal levels

Measurement circuit of output signal levels 3.3.3.2.

Figure. 3-7: Measurement circuit of output signal levels

Vos=[V(CLKP/DATP[3:0]) +V(CLKN/DATN[3:0])]/2

Vod=V(CLKP/DATP[3:0]) -V(CLKN/DATN[3:0])

V(CLKP/DATP[3:0])

V(CLKN/DATN[3:0])


49/125 DS04-00002-1


DDR3 SSTL15 I/O 3.3.4. SSTL15 I/O 入力リーク電流 3.3.4.1.

Table. 3-7: SSTL15 I/O 入力リーク電流


Unit Min. Typ. Max.

入力リーク IL -10 ― +10 uA

Differential Input Cross Point Voltage 規格 3.3.4.2. SSTL15 差動入力 I/O の差動信号 Cross Over Voltage に関する規格です．

VDE15/VDE15A / 2(=VREF)レベルを基準とし，Cross Point 電圧が規定されます．

Figure. 3-8: Differential Input Cross Point Voltage 規格

Table. 3-8: Differential Input Cross Point Voltage 規格


Unit Min. Typ. Max.

Differential Cross Point Voltage Relative to VDE15/VDE15A / 2

Vix -150 ― +150 mV

VDE15/VDE15A

VSS

VDE15/VDE15A / 2

DDR_DQS[7:0]

XDDR_DQS[7:0]


50/125 DS04-00002-1


Address and Control Overshoot and Undershoot 規格 3.3.4.3.

Figure. 3-9: Address and Control Overshoot and Undershoot 規格

Table. 3-9: Address and Control Overshoot and Undershoot 規格 Parameter DDR3-1333 Unit

Maximum Peak Amplitude allowed for overshoot area 0.4 V Maximum Peak Amplitude allowed for undershoot area 0.4 V Maximum overshoot area above VDE15/VDE15A 0.33 V・ns

Maximum overshoot area above VSS 0.33 V・ns

Clock, Data, Strobe and Mask Overshoot and Undershoot 規格 3.3.4.4.

Figure. 3-10: Clock, Data, Strobe and Mask Overshoot and Undershoot 規格

Table. 3-10: Clock, Data, Strobe and Mask Overshoot and Undershoot 規格 Parameter DDR3-1333 Unit



VDE15/VDE15A

VSS

VDE15/VDE15A

VSS


51/125 DS04-00002-1


SSTL15 I/O Output Driver 3.3.4.5.ZQ Calibration 後の Output Driver Impedance Variation は，以下 Table をご参照ください．

基準抵抗 RZQ=240Ω です．

RZQ 抵抗は，ZQ BIAS I/O の DDR_MZQRES 端子に接続する基準抵抗値@Typ を示します．

Table. 3-11: ZQ Calibration 後の Output Driver Impedance Variation RONnom Resistor Vout Min. Nor. Max. Unit Notes

34

RON34pd VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.15 RZQ/7 *1, *2 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ/7 *1, *2 VOHdc=0.8 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/7 *1, *2

RON34pu VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/7 *1, *2 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ/7 *1, *2 VOHdc=0.8 * VDE15/VDE15A 0.6 1.0 1.15 RZQ/7 *1, *2

40



48



60

RON60pd VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.15 RZQ/4 *1 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ/4 *1 VOHdc=0.8 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/4 *1

RON60pu VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/4 *1 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ/4 *1 VOHdc=0.8 * VDE15/VDE15A 0.6 1.0 1.15 RZQ/4 *1

Pull-Up/Down 間の不整合 MMpupd

VOMdc=0.5 * VDE15/VDE15A -10 ― +10 % *1, *2

*1 : 安定した電圧と温度条件下での Calibration 後の規格として定義されます．

*2 : Pull-Up/Down 出力インピーダンス間の不整合規格で，RONpu と RONpd 共に『0.5 * VDE15/VDE15A』で定義されます．

下式参照．

MMpupd =RONpu − RONpd

RONnom × 100


52/125 DS04-00002-1


l RONpu/RONpd は，下図に従い定義されます．

Figure. 3-11: RONpu/RONpd


53/125 DS04-00002-1


SSTL15 I/O ODT 3.3.4.6.ZQ Calibration 後の ODT(On Die Termination) Resistance Variation は，以下 Table をご参照ください．



Table. 3-12: ZQ Calibration 後の ODT(On Die Termination) Resistance Variation RTT Resistor Vout Min. Nor. Max. Unit Notes

120

RTT120pd240 VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.15 RZQ *1

0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ *1 VOHdc=0.8 * VDE15/VDE15A 0.9 1.0 1.45 RZQ *1

RTT120pu240 VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.45 RZQ *1


RTT120 VIL(ac) to VIH(ac) 0.9 1.0 1.65 RZQ/2 *1, *2

60

RTT60pd120 VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.15 RZQ/2 *1

0.5 * VDE15/VDE15A 0.9 1.0 1.15 RZQ/2 *1 VOHdc=0.8 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/2 *1

RTT60pu120 VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.45 RZQ/2 *1



40





RTT40 VIL(ac) to VIH(ac) 0.9 1.0 1.65 RZQ/6 *1, *2 Deviation of VM w.r.t VDE15/VDE15A / 2, DVM -10 ― +10 % *1, *3


*2 : RTT 測定定義．（式 1 参照）

*3 : ΔVM 定義．（式 2 参照）

DRAM スペックでは±5%規格ですが，本 SSTL15 I/O は±10%の規格です．

無負荷状態テストピンの ODT 終端抵抗釣合い時の中間電圧(VM)より算出． RTT = VIH(ac)−VIL(ac)

I�VIH(ac)�−I(VIL(ac))

ΔVM = � 2 ×VM

VDE15/VDE15A− 1� × 100

・・・・・・式 1

・・・・・・式 2


54/125 DS04-00002-1


DDR3L SSTL135 I/O 3.3.5. SSTL135 I/O 入力リーク電流 3.3.5.1.

Table. 3-13: SSTL135 I/O 入力リーク電流


Unit Min. Typ. Max.

入力リーク IL -10 ― +10 uA

Differential Input Cross Point Voltage 規格 3.3.5.2. SSTL135 差動入力 I/O の差動信号 Cross Over Voltage に関する規格です．

VDE15/VDE15A / 2(=VREF)レベルを基準とし，Cross Point 電圧が規定されます．

Figure. 3-12: Differential Input Cross Point Voltage 規格

Table. 3-14: Differential Input Cross Point Voltage 規格


Unit Min. Typ. Max.

Differential Cross Point Voltage Relative to VDE15/VDE15A / 2

Vix -150 ― +150 mV

VDE15/VDE15A

VSS

VDE15/VDE15A / 2

DDR_DQS[7:0]

XDDR_DQS[7:0]


55/125 DS04-00002-1


Address and Control Overshoot and Undershoot 規格 3.3.5.3.

Figure. 3-13: Address and Control Overshoot and Undershoot 規格

Table. 3-15: Address and Control Overshoot and Undershoot 規格 Parameter DDR3L-1066 Unit



Clock, Data, Strobe and Mask Overshoot and Undershoot 規格 3.3.5.4.

Figure. 3-14: Clock, Data, Strobe and Mask Overshoot and Undershoot 規格

Table. 3-16: Clock, Data, Strobe and Mask Overshoot and Undershoot 規格 Parameter DDR3L-1066 Unit



VDE15/VDE15A

VSS

VDE15/VDE15A

VSS


56/125 DS04-00002-1


SSTL135 I/O Output Driver 3.3.5.5.ZQ Calibration 後の Output Driver Impedance Variation は，以下 Table をご参照ください．



Table. 3-17: SSTL135 I/O Output Driver RONnom Resistor Vout Min. Nor. Max. Unit Notes

34



40



48



60

RON60pd VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.1 RZQ/4 *1 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.1 RZQ/4 *1 VOHdc=0.8 * VDE15/VDE15A 0.9 1.0 1.4 RZQ/4 *1

RON60pu VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.4 RZQ/4 *1 VOMdc=0.5 * VDE15/VDE15A 0.9 1.0 1.1 RZQ/4 *1 VOHdc=0.8 * VDE15/VDE15A 0.6 1.0 1.1 RZQ/4 *1

Pull-Up/Down 間の不整合 MMpupd

VOMdc=0.5 * VDE15/VDE15A -10 ― +10 % *1, *2


*2 : Pull-Up/Down 出力インピーダンス間の不整合規格で，RONpu と RONpd 共に『0.5 * VDE15/VDE15A』で定義されます．

下式参照．

MMpupd =RONpu − RONpd

RONnom × 100


57/125 DS04-00002-1


l RONpu/RONpd は，下図に従い定義されます．

Figure. 3-15: RONpu/RONpd


58/125 DS04-00002-1


SSTL135 I/O ODT 3.3.5.6.ZQ Calibration 後の ODT(On Die Termination) Resistance Variation は，以下 Table をご参照ください．



Table. 3-18: ZQ Calibration 後の ODT(On Die Termination) Resistance Variation RTT Resistor Vout Min. Nor. Max. Unit Notes

120

RTT120pd240 VOLdc=0.2 * VDE15/VDE15A 0.6 1.0 1.1 RZQ *1


RTT120pu240 VOLdc=0.2 * VDE15/VDE15A 0.9 1.0 1.4 RZQ *1



60






40





RTT40 VIL(ac) to VIH(ac) 0.9 1.0 1.6 RZQ/6 *1, *2 Deviation of VM w.r.t VDE15/VDE15A / 2, DVM -10 ― +10 % *1, *3


*2 : RTT 測定定義．（式 1 参照）

*3 : ΔVM 定義．（式 2 参照）

DRAM スペックでは±5%規格ですが，本 SSTL135 I/O は±10%の規格です．

無負荷状態テストピンの ODT 終端抵抗釣合い時の中間電圧(VM)より算出． RTT = VIH(ac)−VIL(ac)

I�VIH(ac)�−I(VIL(ac))

ΔVM = � 2 ×VM

VDE15/VDE15A− 1� × 100

・・・・・・式 1

・・・・・・式 2


59/125 DS04-00002-1


SD Card I/F I/O Buffer 3.3.6. 3.3V 仕様 3.3.6.1.

Table. 3-19: SD Card I/F I/O 3.3V 仕様

Parameter Symbol Condition Rating

Unit Min. Typ. Max.

H レベル出力電圧 VOH


VDE_SDIO-0.4 ― VDE_SDIO V 6mA バッファ IOH = -6mA



L レベル出力電圧 VOL


0 ― 0.4 V 6mA バッファ IOL = 6mA



Pull-Up 抵抗 Rpu @VIL=0V 時 Target 10 ― 90

kΩ 特性 30 41 56

入力スレッシェルド電圧 VTH 特性 0.76 0.85 0.94 V

入力リーク IL Target -10 ― 10

uA 特性 -10 ― 10


60/125 DS04-00002-1


l 3.3V 仕様 V-I 特性（2mA バッファ） Conditions MIN: Process = Slow TJ = 110°C VDE_SDIO = 3.0 V TYP: Process = Typical TJ = 25°C VDE_SDIO = 3.3 V MAX: Process = Fast TJ = 0°C VDE_SDIO = 3.45 V

Figure. 3-16: 3.3V 仕様 V-I 特性（2mA バッファ）

VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


61/125 DS04-00002-1




VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


62/125 DS04-00002-1




VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


63/125 DS04-00002-1




VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


64/125 DS04-00002-1


1.8V 仕様 3.3.6.2.

Table. 3-20: SD Card I/F I/O 1.8V 仕様

Parameter Symbol Condition Rating

Unit Min. Typ. Max.

H レベル出力電圧 VOH IOH = -2mA VDE_SDIO - 0.4 ― VDE_SDIO V

L レベル出力電圧 VOL IOL = 2mA 0 ― 0.4 V

出力インピーダンス Ron

Driver Type A Target ― 33 ―

Ω

特性 17 24 40

Driver Type B Target ― 50 ― 特性 22 35 57

Driver Type C Target ― 66 ― 特性 25 41 68

Driver Type D Target ― 100 ― 特性 44 67 108

Pull-Up 抵抗 Rpu @VIL=0V 時 Target 10 ― 90

kΩ 特性 29 40 54

入力スレッシェルド電圧 VTH 特性 0.81 0.90 1.13 V

入力リーク IL Target -2 ― 2

uA 特性 -2 ― 2


65/125 DS04-00002-1


l 1.8V 仕様 V-I 特性（Type A） Conditions MIN: Process = Slow TJ = 110°C VDE_SDIO = 1.70 V TYP: Process = Typical TJ = 25°C VDE_SDIO = 1.80 V MAX: Process = Fast TJ = 0°C VDE_SDIO = 1.95 V

Figure. 3-20: 1.8V 仕様 V-I 特性（Type A）

VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


66/125 DS04-00002-1


l 1.8V 仕様 V-I 特性（Type B） Conditions MIN: Process = Slow TJ = 110°C VDE_SDIO = 1.70 V TYP: Process = Typical TJ = 25°C VDE_SDIO = 1.80 V MAX: Process = Fast TJ = 0°C VDE_SDIO = 1.95 V

Figure. 3-21: 1.8V 仕様 V-I 特性（Type B）

VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


67/125 DS04-00002-1


l 1.8V 仕様 V-I 特性（Type C） Conditions MIN: Process = Slow TJ = 110°C VDE_SDIO = 1.70 V TYP: Process = Typical TJ = 25°C VDE_SDIO = 1.80 V MAX: Process = Fast TJ = 0°C VDE_SDIO = 1.95 V

Figure. 3-22: 1.8V 仕様 V-I 特性（Type C）

VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


68/125 DS04-00002-1


l 1.8V 仕様 V-I 特性（Type D） Conditions MIN: Process = Slow TJ = 110°C VDE_SDIO = 1.70 V TYP: Process = Typical TJ = 25°C VDE_SDIO = 1.80 V MAX: Process = Fast TJ = 0°C VDE_SDIO = 1.95 V

Figure. 3-23: 1.8V 仕様 V-I 特性（Type D）

VOH-VDE_SDIO [V]

VOH-VDE_SDIO [V]


69/125 DS04-00002-1


3.4. 交流特性本章では，外部端子の AC タイミングについて記載します．

SMT Signal Timing 3.4.1. Clock 3.4.1.1.

Table. 3-21: SMT Clock

Signal Symbol Description Value

Unit Min. Typ. Max.

PD60(SMT_CLK) tOWH SMT_CLK H width 4.8 ns tOWL SMT_CLK L width 4.8 ns

Output Signal 3.4.1.2.

Table. 3-22: SMT Output Signal


Unit Min. Typ. Max.

PD[59:56](SMT_DAT[3:0]) tODLYDAT SMT_DAT output delay time 4 ns PD[61] (SMT_XSYNC) tODLYXSYNC SMT_XSYNC output delay time 4 ns

Figure. 3-24: SMT Signal Timing


70/125 DS04-00002-1


JTAG Signal Timing 3.4.2. Input Signal 3.4.2.1.

Table. 3-23: JTAG Input Signal


Unit Min. Typ. Max.

TDI tISTDI TDI Input setup time 30 ns tIHTDI TDI Input hold time 0.09 ns

TMS tISTMS TMS Input setup time 30 ns tIHTMS TMS Input hold time 0.09 ns

Figure. 3-25: JTAG Input Signal Timing


Table. 3-24: JTAG Output Signal


Unit Min. Typ. Max.

TDO tODLYTDO TDO Output delay time 0.09

20 ns

Figure. 3-26: JTAG Output Signal Timing


71/125 DS04-00002-1


HSSPI Signal Timing 3.4.3. Clock 3.4.3.1.

Table. 3-25: HSSPI Clock


Unit Min. Typ. Max.

HSSPI_CLK tOCYC HSSPI_CLK cycle 16 ns tOWH HSSPI_CLK H width 7.2 ns tOWL HSSPI_CLK L width 7.2 ns

Input Signal 3.4.3.2.

Table. 3-26: HSSPI Input Signal


Unit Min. Typ. Max.

HSSPI_DAT[3:0] tISDAT HSSPI_DAT Input setup time 3.2 ns tIHDAT HSSPI_DAT Input hold time 0 ns

Figure. 3-27: HSSPI Input Signal Timing


72/125 DS04-00002-1



Table. 3-27: HSSPI Output Signal


Unit Min. Typ. Max.

HSSPI_DAT[3:0] tODLYDAT HSSPI_DAT Output delay time -4

3 ns HSSPI_CSO[1:0] tODLYCSO HSSPI_CSO Output delay time -4

3 ns

Figure. 3-28: HSSPI Output Signal Timing


73/125 DS04-00002-1


e・MMC Signal Timing 3.4.4. Clock 3.4.4.1.

Table. 3-28: e・MMC Clock


Unit Min. Typ. Max.

EMMC_CLK

tOWH EMMC_CLK H width (HS200) 2.4 ns tOWL EMMC_CLK L width (HS200) 2.4 ns

tOWH EMMC_CLK H width (Backward,High, DDR)

14.4 ns

tOWL EMMC_CLK L width (Backward,High, DDR)

14.4 ns


Table. 3-29: e・MMC Input Signal


Unit Min. Typ. Max.

EMMC_DAT[7:0] tISDAT

EMMC_DAT Input setup time (Backward,High,DDR)

8.2 ns

tIHDAT EMMC_DAT Input hold time (Backward,High,DDR)

1.5 ns

EMMC_CMD tISCMD

EMMC_CMD Input setup time (Backward,High,DDR)

17.5 ns

tIHCMD EMMC_CMD Input hold time (Backward,High,DDR)

2.5 ns


74/125 DS04-00002-1


Figure. 3-29: e・MMC Input Signal Timing


75/125 DS04-00002-1



Table. 3-30: e・MMC Output Signal


Unit Min. Typ. Max.

EMMC_DAT[7:0] EMMC_CMD

tODLYDAT1 EMMC_DAT Output delay time (Backward,High) *1

3.4 13.1 ns

tODLYCMD1 EMMC_CMD Output delay time (Backward,High) *1

3.4 12.6 ns

tODLYDAT2 EMMC_DAT Output delay time (DDR) *1

3.4 13.1 ns

tODLYCMD2 EMMC_CMD Output delay time (DDR) *1

3.4 12.6 ns

tODLYDAT3 EMMC_DAT Output delay time (HS200)*2

1.2 6.2 ns

tODLYCMD3 EMMC_CMD Output delay time (HS200)*2

1.2 6.2 ns

*1 : 分周モード,HOLD 対策有．

*2 : 等倍モード,HOLD 対策無．


76/125 DS04-00002-1


Figure. 3-30: e・MMC Output Signal Timing


77/125 DS04-00002-1


NAND Signal Timing 3.4.5. Input Signal 3.4.5.1.

Table. 3-31: NAND Input Signal


Unit Min. Typ. Max.

PD[23:8] (NANDD[15:0]) tISD NANDD Input setup time 20 ns tIHD NANDD input hold time 2.4 ns

PD26 (NANDBUSY) tISBUSY NANDBUSY Input setup time 20 ns tIHBUSY NANDBUSY input hold time 2.4 ns

基準クロックは内部クロックです．

Figure. 3-31: NAND Input Signal Timing


78/125 DS04-00002-1



Table. 3-32: NAND Output Signal


Unit Min. Typ. Max.

PD[23:8] (NANDD[15:0]) tODLYD NANDD Output delay time 0 22.4 ns PD[25:24] (NANDCS[1:0]) tODLYCS NANDCS Output delay time 0 22.4 ns PD27 (NANDALE) tODLYALE NANDALE Output delay time 0 22.4 ns PD28 (NANDCLE) tODLYCLE NANDCLE Output delay time 0 22.4 ns PD29 (NANDWE) tODLYWE NANDWE Output delay time 0 22.4 ns PD30 (NANDRE) tODLYRE NANDRE Output delay time 0 22.4 ns

出力ディレイの基準クロックは内部クロックです．

Figure. 3-32: NAND Output Signal Timing


79/125 DS04-00002-1


MEMCS Signal Timing 3.4.6. Input Signal 3.4.6.1.

Table. 3-33: MEMCS Input Signal


Unit Min. Typ. Max.

PD[29:14] (ED[15:0]) tISED Data Input setup time 20 ns tIHED Data input hold time 10.4 ns

PD30 (RDY) tISRDY RDY Input setup time 4 ns tIHRDY RDY input hold time 2.4 ns

RDY の基準クロックは内部クロックです．


Table. 3-34: MEMCS Output Signal


Unit Min. Typ. Max.

PD[29:14] (ED[15:0]) tODLYED Data Output delay time -8 22.4 ns PD[9:8] (XCS[1:0]) tODLYCS Chip select Output delay time -8 22.4 ns PD[55:31] (EA[24:0]) tODLYEA Address Output delay time -8 22.4 ns PD10 (XRD) tODLYXRD XRD Output delay time -8 22.4 ns PD[12:11] (XWR[1:0]) tODLYXWR XWR[1:0] Output delay time -8 22.4 ns PD13 (XWE) tODLYXWE XWE Output delay time -8 22.4 ns



80/125 DS04-00002-1


Figure. 3-33: MEMCS Signal Timing(Read)


81/125 DS04-00002-1


Figure. 3-34: MEMCS Signal Timing(Write)


82/125 DS04-00002-1


FPDLink Signal Timing 3.4.7. Output Signal 3.4.7.1.

Table. 3-35: FPDLink Output Signal


Unit Min. Typ. Max.

DATP/N[3:0] tODS DATP/N output data skew -0.15

0.15 ns

Figure. 3-35: FPDLink Signal Timing


83/125 DS04-00002-1


GMAC Signal Timing 3.4.8. Clock 3.4.8.1.

Table. 3-36: GMAC Clock


Unit Min. Typ. Max.

ET_RXCLK

tIWH ET_RXCLK H width (125MHz) 3.6 ns tIWL ET_RXCLK L width (125MHz) 3.6 ns tIWH ET_RXCLK H width (25MHz) 16 ns tIWL ET_RXCLK L width (25MHz) 16 ns tIWH ET_RXCLK H width (2.5MHz) 160 ns tIWL ET_RXCLK L width (2.5MHz) 160 ns

ET_GTXCLK

tOWH ET_GTXCLK H width (1000BASE) 3.6 ns tOWL ET_GTXCLK L width (1000BASE) 3.6 ns tOWH ET_GTXCLK H width (100BASE) 16 ns tOWL ET_GTXCLK L width (100BASE) 16 ns tOWH ET_GTXCLK H width (10BASE) 160 ns tOWL ET_GTXCLK L width (10BASE) 160 ns


84/125 DS04-00002-1



Table. 3-37: GMAC Input Signal


Unit Min. Typ. Max.

ET_RXD[3:0]

tISRXD ET_RXD[3:0] Input setup time ET_RXCLK = 125MHz)

1.0

ns

tIHRXD ET_RXD[3:0] Input hold time ET_RXCLK = 125MHz)

1.0

ns

tISRXD ET_RXD[3:0] Input setup time ET_RXCLK = 25MHz)

1.0

ns

tIHRXD ET_RXD[3:0] Input hold time ET_RXCLK = 25MHz)

15.4 ns

tISRXD ET_RXD[3:0] Input setup time ET_RXCLK = 2.5MHz)

1.0 ns

tIHRXD ET_RXD[3:0] Input hold time ET_RXCLK = 2.5MHz)

177.4 ns

ET_RXDV

tISRXDV ET_RXDV Input setup time ET_RXCLK = 125MHz)

1.0 ns

tIHRXDV ET_RXDV Input hold time ET_RXCLK = 125MHz)

1.0 ns

tISRXDV ET_RXDV Input setup time ET_RXCLK = 25MHz)

1.0 ns

tIHRXDV ET_RXDV Input hold time ET_RXCLK = 25MHz)

15.4 ns

tISRXDV ET_RXDV Input setup time ET_RXCLK = 2.5MHz)

1.0 ns

tIHRXDV ET_RXDV Input hold time ET_RXCLK = 2.5MHz)

177.4

ns

Figure. 3-36: GMAC Input Signal Timing


85/125 DS04-00002-1



Table. 3-38: GMAC Output Signal


Unit Min. Typ. Max.

ET_TXD[3:0] tODLYTXD ET_TXD[3:0] Output delay time -0.5

0.5 ns

ET_TXEN tODLYTXEN ET_TXEN Output delay time -0.5

0.5 ns

Figure. 3-37: GMAC Output Signal Timing


86/125 DS04-00002-1


SDIO Signal Timing 3.4.9. Clock 3.4.9.1.

Table. 3-39:SDIO Clock


Unit Min. Typ. Max.

SDIO_CLK

tOWH SDIO_CLK H width (SDR104) 1.5 ns tOWL SDIO _CLK L width (SDR104) 1.5 ns tOWH SDIO _CLK H width (SDR12/25/50) 6.0 ns tOWL SDIO _CLK L width (SDR12/25/50) 6.0 ns tOWH SDIO _CLK H width (DDR50) 9.0 ns tOWL SDIO _CLK L width (DDR50) 9.0 ns tOWH SDIO _CLK H width(High) 7.0 ns tOWL SDIO _CLK L width (High) 7.0 ns tOWH SDIO _CLK H width(Default) 10.0 ns tOWL SDIO _CLK L width (Default) 10.0 ns


Table. 3-40: SDIO Input Signal


Unit Min. Typ. Max.

SDIO_DAT[3:0] tISDAT SDIO_DAT Input setup time 2.5 ns tIHDAT SDIO_DAT Input hold time 1.5 ns

SDIO_CMD tISCMD SDIO_CMD Input setup time 2.5 ns tIHCMD SDIO_CMD Input hold time 1.5 ns


87/125 DS04-00002-1


Figure. 3-38: SDIO Input Signal Timing


88/125 DS04-00002-1



Table. 3-41: SDIO Output Signal


Unit Min. Typ. Max.

SDIO_DAT[3:0] SDIO_CMD

tODLYDAT1

tODLYCMD1

SDIO_DAT/SDIO_CMD Output delay time (Default,High, SDR12/25)*1

1.05 6.75 ns

tODLYDAT2

tODLYCMD2

SDIO _DAT/ SDIO_CMD Output delay time (DDR50)*1

1.05 6.75 ns

tODLYDAT3

tODLYCMD3

SDIO _DAT/ SDIO_CMD Output delay time (SDR50,104)*2

1.05 3.35 ns

*1 : 分周モード,HOLD 対策無．

*2 : 等倍モード,HOLD 対策無．


89/125 DS04-00002-1


Figure. 3-39: SDIO Output Signal Timing


90/125 DS04-00002-1


CSSYS Signal Timing 3.4.10. Clock 3.4.10.1.

Table. 3-42: CSSYS Clock


Unit Min. Typ. Max.

PD60(TRACECLK) tOWH TRACECLK H width 2.35

ns

tOWL TRACECLK L width 2.35

ns


Table. 3-43: CSSYS Output Signal


Unit Min. Typ. Max.

PD[59:44](TRACEDAT[15:0]) tODLYDAT TRACEDAT Output delay time 0.75 6.43 ns

PD61(TRACECTL) tODLYCTL TRACECTL Output delay time 0.75 6.43 ns

Figure. 3-40: CSSYS Signal Timing


91/125 DS04-00002-1


SAIF(I2S) Signal Timing 3.4.11. Clock 3.4.11.1.

Table. 3-44: I2S Clock


Unit Min. Typ. Max.

I2S_SCLK

tICYCSCLK I2S_SCLK cycle (Slave) 40.69 - - ns tIWHSCLK I2S_SCLK H width (Slave) *1 0.45*T - 0.55*T ns tIWLSCLK I2S_SCLK L width (Slave) *1 0.45*T - 0.55*T ns tOCYCSCLK I2S_SCLK cycle (Master) *2 20 - - ns tOWHSCLK I2S_SCLK H width (Master) *1 0.45*T - 0.55*T ns tOWLSCLK I2S_SCLK L width (Master) *1 0.45*T - 0.55*T ns

*1 T:The I2S_SCLK cycle is indicated *2 内部クロックモード時、HCLK は 200MHz のため、分周比 1/4 の 50MHz が使用上限(ECKM=0x0,CKRT=0x02)

Figure. 3-41: I2S Clock Timing


92/125 DS04-00002-1



Table. 3-45: I2S Input Signal


Unit Min. Typ. Max.

I2S0_FSYN I2S1_FSYN

tISFSYNS I2S0/1_FSYN Input setup time(Slave)

7 - - ns

tIHFSYNS I2S0/1_FSYN Input hold time (Slave)

0 - - ns

I2S0_SDO I2S1_SDO

tISSDO I2S0/1_SDO Input setup time (Slave) (Master)

7 - - ns

tIHSDO I2S0/1_SDO Input hold time (Slave) (Master)

0 - - ns


Table. 3-46: I2S Output Signal


Unit Min. Typ. Max.

I2S0_FSYN I2S1_FSYN

tODLYFSYNM I2S0/1_FSYN Output delay time (Master)

0 - 17 ns

I2S0_SDO I2S1_SDO

tODLYSDOS0 I2S0/1_SDO Output delay time . except the first bit of a transmit frame. (Slave)

0 - 17 ns

tODLYSDOS1

I2S0/1_SDO Output delay time. the first bit of a transmit frame when FSPH bit of CNTREG register is 0. (Slave)

0 - 17 ns

tODLYSDOS2

I2S0/1_SDO Output delay time. the first bit of a transmit frame when FSPH bit of CNTREG register is 1. (Slave)

0 - 17 ns

tODLYSDOM0 I2S0/1_SDO Output delay time . except the first bit of a transmit frame. (Master)

0 - 17 ns

tODLYSDOM1

I2S0/1_SDO Output delay time. the first bit of a transmit frame when FSPH bit of CNTREG register is 0. (Master)

0 - 17 ns

tODLYSDOM2

I2S0/1_SDO Output delay time. the first bit of a transmit frame when FSPH bit of CNTREG register is 1. (Master)

0 - 17 ns


93/125 DS04-00002-1


Figure. 3-42: I2S Signal Timing (Slave)


94/125 DS04-00002-1


Figure. 3-43: I2S Signal Timing(Master)


95/125 DS04-00002-1


UART Signal Timing 3.4.12. Input Signal 3.4.12.1.

Table. 3-47: UART Input Signal


Unit Min. Typ. Max.

SIN0 PD17(RXD1) PD25(RXD2) XCTS0 PD22(CTS1) PD30(CTS2) PD8(DCD0) PD16(DCD1) PD24(DCD2) PD12(DSR0) PD20(DSR1) PD28(DSR2) PD15(RI0) PD23(RI1) PD31(RI2)

tISSIN0 tISRXD1

tISRXD2

tISCTS0 tISCTS1

tISCTS2

tISDCD0 tISDCD1

tISDCD2

tISDSR0 tISDSR1

tISDSR2

tISRI0 tISRI1

tISRI2

Data Input setup time 26 ns

tIHSIN0 tIHRXD1

tIHRXD2

tIHCTS0 tIHCTS1

tIHCTS2

tIHDCD0 tIHDCD1

tIHDCD2

tIHDSR0 tIHDSR1

tIHDSR2

tIHRI0 tIHRI1

tIHRI2

Data Input hold time 4 ns

基準クロックは内部クロックです．

Figure. 3-44: UART Input Signal Timing


96/125 DS04-00002-1



Table. 3-48: UART Output Signal


Unit Min. Typ. Max.

SOUT0 PD18(TXD1) PD26(TXD2) PD11(DTR0) PD19(DTR1) PD27(DTR2) XRTS0 PD21(RTS1) PD29(RTS2)

tODLYSOUT0

tODLYTXD1

tODLYTXD2

tODLYDTR0

tODLYDTR1

tODLYDTR2

tODLYRTS0

tODLYRTS1

tODLYRTS2

Data Output delay time 0 30 ns


Figure. 3-45: UART Output Signal Timing


97/125 DS04-00002-1


DDR3L Signal Timing 3.4.13.本書では特定のバイトの値を参考データとして記載しています．

PHY 設定値および各バイトの値は「TYPE3 AC-SPEC ガイド」「TYPE3 DDR3L-1066Mbps 用 Timing Design Kit」を参照して下さい．

Clock 3.4.13.1.

Table. 3-49: DDR3L Clock

Signal Symbol Value Unit

DDR_CLKO[3:0] XDDR_CLKO[3:0]

tCK 1875 ps

Control, Command, Address parameters 3.4.13.2.

Table. 3-50: DDR3L Control, Command, Address parameters


DDR_CKE[3:0] XDDR_CS[3:0] DDR_ODT[3:0] XDDR_WE XDDR_CAS XDDR_RAS XDDR_RESET

tphy_ACCSkew_CTRL(+) 387 ps

tphy_ACCSkew_CTRL(-) -237 ps

tphy_IS_CTRL 551 ps

tphy_IH_CTRL 701 ps

DDR_ADD[15:0] DDR_BA[2:0]

tphy_ACCSkew_CA(+) 1070 ps tphy_ACCSkew_CA(-) -214 ps tphy_IS_CA(1T timing) -133 ps tphy_IH_CA(1T timing) 724 ps tphy_IS_CA(2T timing) 1742 ps tphy_IH_CA(2T timing) 724 ps


98/125 DS04-00002-1


Data eye parameters 3.4.13.3.

Table. 3-51: Data eye parameters


DDR_DQ[63:0] DDR_DQM[7:0]

tphy_DQSDQQ(+) 212 ps tphy_DQSDQQ(-) -191 ps tphy_WDS 256 ps tphy_WDH 277 ps tphy_RDS 355 ps tphy_RDH 619 ps

Domain cross timing parameters 3.4.13.4.

Table. 3-52: Domain cross timing parameters


DDR_DQ[63:0]

tphy_CKDQS(min) -56 ps tphy_CKDQS(max) 783 ps tphy_RTT_Gate(min) 1305 ps tphy_RTT_Gate(max) 2427 ps tphy_RTT_FIFO(min) -581 ps tphy_RTT_FIFO(max) 5182 ps

CK-CTRL

Figure. 3-46: CK-CTRL Timing


99/125 DS04-00002-1


CK-CA (2T timing)

Figure. 3-47: CK-CA (2T timing)

TXDQS-TXDQ,TXDM

Figure. 3-48: TXDQS-TXDQ,TXDM


100/125 DS04-00002-1


RXDQS-RXDQ

Figure. 3-49: RXDQS-RXDQ

CK-TXDQS (Write Leveling is disabled)

Figure. 3-50: CK-TXDQS (Write Leveling is disabled)


101/125 DS04-00002-1


CK-TXDQS (Write Leveling is enabled)

Figure. 3-51: CK-TXDQS (Write Leveling is enabled)

Gate timing

Figure. 3-52: Gate timing


102/125 DS04-00002-1


Read data synchronizer (FIFO) timing

Figure. 3-53: Read data synchronizer (FIFO) timing


103/125 DS04-00002-1


Read data synchronizer (FIFO) timing (Cont’d)

Figure. 3-54: Read data synchronizer (FIFO) timing (Cont’d)


104/125 DS04-00002-1


I2C Signal Timing 3.4.14. Bus Signal 3.4.14.1.

Table. 3-53: I2C Bus Signal


Unit Min. Typ. Max.

I2C0_SDA I2C1_SDA I2C2_SDA I2C3_SDA

tS2SDAI SDAI setup time (Standard Mode)

250 (*1)

ns

SDAI setup time (Fast Mode) 100 (*1)

ns

tH2SDAI SDAI hold time (Standard Mode)

0.0 (*1)

ns

SDAI hold time (Fast Mode) 0.0 (*1)

ns

tWBFI Bus free time (Standard Mode)

4.7 (*1)

us

Bus free time (Fast Mode) 1.3 (*1)

us

tH2SDAO SDAO hold time 5 PLCK (*4)

I2C0_SCL I2C1_SCL I2C2_SCL I2C3_SCL

tCSCLI SCLI cycle time (Standard Mode)

10 (*1)

us

SCLI cycle time (Fast Mode) 2.5 (*1)

us

tWHSCLI SCLI H width (Standard Mode)

4.0 (*1)

us

SCLI H width (Fast Mode) 0.6 (*1)

us

tWLSCLI SCLI L width (Standard Mode)

4.7 (*1)

us

SCLI L width (Fast Mode) 1.3 (*1)

us

tCSCLO SCLO cycle time (Standard Mode)

2*m+2 (*2)

PLCK (*4)

SCLO cycle time (Fast Mode) int(1.5*m)+2

(*2)

PLCK (*4)

tWHSCLO SCLO H width (Standard Mode)

m+2 (*2)

PLCK (*4)

SCLO H width (Fast Mode) int(0.5*m)+2

(*2)

PLCK (*4)

tWLSCLO SCLO H width (Fast Mode)

m (*2)

PLCK (*4)

SCLO L width (Standard Mode) m

(*2)

PLCK (*4)


105/125 DS04-00002-1


I2C0_SCL I2C1_SCL I2C2_SCL I2C3_SCL

tS2SCLI SCLI setup time (Standard Mode)

4.7 (*1)

us

SCLI setup time (Fast Mode) 0.6 (*1)

us

tH2SCLI SCLI hold time (Standard Mode)

4.0 (*1)

us

SCLI hold time (Fast Mode) 0.6 (*1)

us

tS2SCLO SCLO setup time (Standard Mode)

m+2 (*2)

PLCK (*4)

SCLO setup time (Fast Mode) int(0.5*m)+2

(*2)

PLCK (*4)

tH2SCLO

SCLO hold time (Standard Mode)

m-3 (*2)

PLCK (*4)

CS-(2*FS+1) (*3)

PLCK (*4)

SCLO hold time (Fast Mode)

int(0.5*m)-3 (*2)

PLCK (*4)

int(0.5*CS) -(2*FS+1)

(*3)

PLCK (*4)

(*1) I2C バス仕様値です．

(*2) m の値はクロックコントロールレジスタ(CCR)を参照．

(*3) 拡張 CS レジスタ(CSR)およびシステムクロック周波数レジスタ(FSR)を使用した場合．

(*4) PCLK=APB バスクロックサイクル．

Figure. 3-55: I2C Bus Signal Timing


106/125 DS04-00002-1


4. 電源シーケンス

電源シーケンスは、１つの LSI で複数の電源を使用する際の、電源を投入・切断する順番です。電源の投入・切断順を守らないと、回路内で貫通電流が発生したり、不正な出力を発生させて動作や製品の信頼性に問題が発生します。

4.1. VDDE-VDDI 電源投入・切断順序

PLL 4.1.1.

下記、順序で電源投入・切断を行って下さい。

電源投入時：VDD_SCB→AVD_PLL0/AVD_PLL1/AVD_PLL2 VDD→AVD_PLL3/AVD_PLL4

電源切断時：AVD_PLL0/AVD_PLL1/AVD_PLL2→VDD_SCB、 AVD_PLL3/AVD_PLL4→VDD

上記電源投入・切断順序が守れない場合は、投入・切断間隔は 10ms 以内として下さい。

注意）電源投入後にリセットを行い、回路の初期化を行って下さい。

Figure. 4-1: PLL 電源投入・切断順序


107/125 DS04-00002-1


SDIO 4.1.2.


電源投入時：VDD→VDE_SDIO

電源切断時：VDE_SDIO→VDD


注意）VDE_SDIO=3.3V の状態で MSEL の切り替えは絶対に行わないで下さい。

Figure. 4-2: SDIO 電源投入・切断順序

電源投入速度（フル振幅到達までの時間）は 50us 以上として下さい。

Figure. 4-3: SDIO 電源投入速度


108/125 DS04-00002-1


e・MMC 4.1.3.


電源投入時：VDD_SCB→VDE

電源切断時：VDE→VDD_SCB


Figure. 4-4: e・MMC 電源投入・切断順序


Figure. 4-5: e・MMC 電源投入速度


109/125 DS04-00002-1


FPDLink 4.1.4.


電源投入時：VDD→VDE_FPD

電源切断時：VDE_FPD→VDD


Figure. 4-6: FPDLink 電源投入・切断順序


Figure. 4-7: FPDLink 電源投入速度


110/125 DS04-00002-1


USB3.0 4.1.5.


電源投入時：VDD_SCB→VDU/VDN/AVDF1/AVDP→AVD18→AVDF2

電源切断時：AVDF2→AVD18→VDU/VDN/AVDF1/AVDP→VDD_SCB

※VDU/VDN/AVDF1/AVDP 間の投入・切断順序に規定は有りません。


注意）外部（VDD_SCB 以外）電源 ON 状態で内部（VDD_SCB）電源 OFF の期間は PHY が無制御状態に

なりますので外部（PHY の USB バス）に信号が出力されてしまう可能性が有ります。

また、この信号は USB3.0 規格に従ったものである保証は有りません。

Figure. 4-8: USB3.0 電源投入・切断順序


111/125 DS04-00002-1


USB2.0 4.1.6.


電源投入時：VDD_SCB→AVDF1/AVDP→AVD18→AVDF2

電源切断時：AVDF2→AVD18→AVDF1/AVDP→VDD_SCB

※AVDF1/AVDP 間の投入・切断順序に規定は有りません。



なりますので外部（PHY の USB バス）に信号が出力されてしまう可能性が有ります。

また、この信号は USB2.0 規格に従ったものである保証は有りません。

Figure. 4-9: USB2.0 電源投入・切断順序


112/125 DS04-00002-1


PCIE 4.1.7.


電源投入時：VDD_SCB→VPTX_PCIE/VP_PCIE→VPH_PCIE

電源切断時：VPH_PCIE→VPTX_PCIE/VP_PCIE→VDD_SCB

※VPTX_PCIE/VP_PCIE 間の投入・切断順序に規定は有りません。



なりますので外部（PHY の PCIE バス）に信号が出力されてしまう可能性が有ります。

また、この信号は PCIE 規格に従ったものである保証は有りません。

Figure. 4-10: PCIE 電源投入・切断順序

DDR 4.1.8.


電源投入時：VDD→VDE15/VDE15A

電源切断時：VDE15/VDE15A→VDD


VDE15/VDE15A は投入・切断順序に規定は有りません。

Figure. 4-11: DDR 電源投入・切断順序


113/125 DS04-00002-1


上記以外 4.1.9.


電源投入時：VDDI→VDDE

電源切断時：VDDE→VDDI

※VDDI/VDDE の電源名については 2.3 端子一覧を参照下さい。


Figure. 4-12: その他電源投入・切断順序


Figure. 4-13: その他電源投入速度

4.2. VDDE-VDDE 間の電源投入・切断順序

VDDE 電源間の投入・切断順序は有りません。

注意）VDE15 電源 ON 時は、VDE15A も電源 ON として下さい。

4.3. VDDI-VDDI 間の電源投入・切断順序


電源投入時：VDDA→VDD_SCB→VDD

電源切断時：VDD→VDD_SCB→VDDA

上記電源投入順序が守れない場合は、リセットを行い、回路の初期化を行って下さい。


114/125 DS04-00002-1


5. 注意事項 5.1. High Speed インターフェース未使用時の端子処理について High Speed インターフェースを未使用時には，使用電源を Oｆｆすることで消費電力削減を図ることができます．ここでは未使用時の端子処理について記載いたします．

PCI-express #0 5.1.1.

Table. 5-1: PCIe#0 未使用時端子処理

Signal/Power/GND 未使用時の処置

PCIE0_REFRES_I

OPEN

PCIE0_TXPO3 PCIE0_TXPO2 PCIE0_TXPO1 PCIE0_TXPO0 PCIE0_TXNO3 PCIE0_TXNO2 PCIE0_TXNO1 PCIE0_TXNO0 XPCIE0_PERST PCIE0_REFCLKPI

GND

PCIE0_REFCLKMI PCIE0_RXPI3 PCIE0_RXPI2 PCIE0_RXPI1 PCIE0_RXPI0 PCIE0_RXNI3 PCIE0_RXNI2 PCIE0_RXNI1 PCIE0_RXNI0 VPTX_PCIE0 VPH_PCIE0 VP_PCIE0 GD_PCIE PCIE0_PRVRETYPEI


115/125 DS04-00002-1


PCI-express #1 5.1.2.

Table. 5-2: PCIe#1 未使用時端子処理


PCIE1_REFRES_I

OPEN

PCIE1_TXPO3 PCIE1_TXPO2 PCIE1_TXPO1 PCIE1_TXPO0 PCIE1_TXNO3 PCIE1_TXNO2 PCIE1_TXNO1 PCIE1_TXNO0 XPCIE1_PERST PCIE1_REFCLKPI

GND

PCIE1_REFCLKMI PCIE1_RXPI3 PCIE1_RXPI2 PCIE1_RXPI1 PCIE1_RXPI0 PCIE1_RXNI3 PCIE1_RXNI2 PCIE1_RXNI1 PCIE1_RXNI0 VPTX_PCIE1 VPH_PCIE1 VP_PCIE1 GD_PCIE PCIE1_PRVRETYPEI


116/125 DS04-00002-1


USB3.0 Host #0 5.1.3.USB3.0 Host #0 を未使用の際は，USB3.0 Host #1 を使用できません．USB3.0 Host #1 も同様に未使用時の処置をしていただくようお願いいたします．

Table. 5-3: USB3.0 Host #0 未使用時端子処理


USB30_SSEARXIP

OPEN

USB30_SSEARXIN USB30_SSEXTXOP USB30_SSEXTXON USB30_OVERCRNT USB30_VBUSCTRL USB30_HSDP USB30_HSDM USB30_HSEXT12K USB3_REFCLK

GND

VSU_USB30 VDU_USB30 VDN_USB30 VSN_USB30 AVDF1_USB30 AVDF2_USB30 AVDP_USB30 AVSP_USB30 AVS_USB30 AVD18_USB30


117/125 DS04-00002-1


USB3.0 Host #1 5.1.4.

Table. 5-4: USB3.0 Host #1 未使用時端子処理


USB31_SSEARXIP

OPEN

USB31_SSEARXIN USB31_SSEXTXOP USB31_SSEXTXON USB31_OVERCRNT USB31_VBUSCTRL USB31_HSDP USB31_HSDM USB31_HSEXT12K VSU_USB31

GND

VDU_USB31 VDN_USB31 VSN_USB31 AVDF1_USB31 AVDF2_USB31 AVDP_USB31 AVSP_USB31 AVS_USB31 AVD18_USB31


118/125 DS04-00002-1


USB2.0 Host 5.1.5.

Table. 5-5: USB2.0 Host 未使用時端子処理

Signal 未使用時の処置

USB2H_DP

OPEN USB2H_DM USB2H_EXT12K USB2H_PRTPWRO AVDF1_USB2H

GND

AVDF2_USB2H AVDP_USB2H AVSP_USB2H AVS_USB2H AVD18_USB2H XUSB2H_OVCRNTI VDE

USB2.0 Host/Device 5.1.6.

Table. 5-6: USB2.0 Host/Device 未使用時端子処理

Signal 未使用時の処置

USB2D_DP

OPEN USB2D_DM USB2D_EXT12K USB2D_PRTPWRO USB2D_DPUO AVDF1_USB2HDC

GND

AVDF2_USB2HDC AVDP_USB2HDC AVSP_USB2HDC AVS_USB2HDC AVD18_USB2HDC USB2D_VBUSVALI XUSB2D_OVCRNTI

VDE USB2D_IDDIGI


119/125 DS04-00002-1


5.2. 各インターフェースの未使用時の端子処理について

Table. 5-7: 各インターフェースの未使用時端子処理(1)

Category Signal 未使用時の処置

JTAG

TCK

OPEN TMS TDI XTRST TDO

GPIO PD[65:0]

OPEN UART

SIN0 SOUT0 XCTS0 XRTS0

I2C

I2C0_SCL

Pull-up(VDE)

I2C0_SDA I2C1_SCL I2C1_SDA I2C3_SCL I2C3_SDA

Ether MAC RGMII

ET_GTXCLK

OPEN

ET_TXD[3:0] ET_TXEN ET_MDCLK ET_PME ET_INT ET_RXCLK

GND ET_RXD[3:0] ET_RXDV ET_MDIO

HSSPI HSSPI_CSO[1:0]

OPEN HSSPI_CLK HSSPI_DAT[3:0]

I2S

I2S_ECLK

OPEN

I2S_SCLK I2S0_FSYN I2S0_SDO I2S1_FSYN I2S1_SDO


120/125 DS04-00002-1


Table. 5-8: 各インターフェースの未使用時端子処理(2)

Category Signal 未使用時の処置

SDIO

SDIO_CLK OPEN SDIO_CMD

SDIO_DAT[3:0] VBIASP

GND

VBIASN VBIASPEXT VBIASNEXT VNODE_N VDE_SDIO SDIO_CD SDIO_WP SDIO_PWR0 OPEN SDIO_PWRERR GND SDIO_VSEL OPEN

FPDLink

CLKP

OPEN DATP[3:0] CLKN DATN[3:0]

Test TOUT[3:0] OPEN


121/125 DS04-00002-1


6. 取扱上のご注意半導体デバイスは, ある確率で故障します．また, 半導体デバイスの故障は, 使用される条件 (回路条件, 環境条件など)

によっても大きく左右されます．

以下に, 半導体デバイスをより信頼性の高い状態で使用していただくために, 注意・配慮しなければならない事項について説明します．

6.1. 設計上の注意事項ここでは, 半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます．

絶対最大定格の遵守 6.1.1.半導体デバイスは, 過剰なストレス (電圧, 電流, 温度など)が加わると破壊する可能性があります．この限界値を定めたものが絶対最大定格です．従って, 定格を一項目でも超えることのないようご注意ください．

推奨動作条件の遵守 6.1.2.推奨動作条件は, 半導体デバイスの正常な動作を保証する条件です．電気的特性の規格値は, 全てこの条件の範囲内で保証されます．常に推奨動作条件下で使用してください．この条件を越えて使用すると, 信頼性に悪影響を及ぼすことがあります．

本資料に記載されていない項目, 使用条件, 論理組み合わせでの使用は, 保証していません．記載されている以外の条件での使用をお考えの場合は, 必ず事前に営業部門までご相談ください．

端子の処理と保護 6.1.3.半導体デバイスには, 電源および各種入出力端子があります．これらに対して以下の注意が必要です．

1. 過電圧・過電流の防止

各端子に最大定格を超える電圧・電流が印加されると, デバイスの内部に劣化が生じ, 著しい場合には破壊に至ります．機器の設計の際には, このような過電圧・過電流の発生を防止してください．

2. 出力端子の保護

出力端子を電源端子または他の出力端子とショートしたり, 大きな容量負荷を接続すると大電流が流れる場合があります．この状態が長時間続くとデバイスが劣化しますので, このような接続はしないようにしてください．

3. 未使用入力端子の処理

インピーダンスの非常に高い入力端子は, オープン状態で使用すると動作が不安定になる場合があります．適切な抵抗を介して電源端子やグランド端子に接続してください．

ラッチアップ 6.1.4.半導体デバイスは, 基板上に P 型と N 型の領域を形成することにより構成されます．外部から異常な電圧が加えられた場合, 内部の寄生 PNPN 接合 (サイリスタ構造)が導通して, 数百 mA を越える大電流が電源端子に流れ続けることがあります．これをラッチアップと呼びます．この現象が起きるとデバイスの信頼性を損ねるだけでなく, 破壊に至り発熱・発煙・発火の恐れもあります．これを防止するために, 以下の点にご注意ください．

1. 最大定格以上の電圧が端子に加わることが無いようにしてください．異常なノイズ, サージ等にも注意してください．

2. 電源投入シーケンスを考慮し, 異常な電流が流れないようにしてください．


122/125 DS04-00002-1


安全等の規制と規格の遵守 6.1.5.世界各国では, 安全や, 電磁妨害等の各種規制と規格が設けられています．お客様が機器を設計するに際しては, これらの規制と規格に適合するようお願いします．

フェイル・セーフ設計 6.1.6.半導体デバイスは, ある確率で故障が発生します．半導体デバイスが故障しても, 結果的に人身事故, 火災事故, 社会的な損害を生じさせないよう, お客様は, 装置の冗長設計, 延焼対策設計, 過電流防止設計, 誤動作防止設計などの安全設計をお願いします．

用途に関する注意 6.1.7.本資料に記載された製品は, 通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途に使用されることを意図して設計・製造されています．極めて高度な安全性が要求され, 仮に当該安全性が確保されない場合, 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力施設における核反応制御, 航空機自動飛行制御, 航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性が要求される用途(海底中継器, 宇宙衛星をいう)に使用されるよう設計・製造されたものではありません．当社は, これらの用途に当該製品が使用されたことにより発生した損害などについては,

責任を負いかねますのでご了承ください．

6.2. パッケージ実装上の注意事項パッケージには, リード挿入形と表面実装形があります．いずれの場合も, はんだ付け時の耐熱性に関する品質保証は,当社の推奨する条件での実装に対してのみ適用されます．実装条件の詳細については営業部門までお問い合わせください．

リード挿入形 6.2.1.リード挿入形パッケージのプリント板への実装方法は, プリント板へ直接はんだ付けする方法とソケットを使用してプリント板に実装する方法とがあります．プリント板へ直接はんだ付けする場合は, プリント板のスルーホールにリード挿入後, 噴流はんだによるフローはんだ方法 (ウェーブソルダリング法)が一般的に使用されます．この場合, はんだ付け実装時には, 通常最大定格の保存温度を上回る熱ストレスがリード部分に加わります．当社の実装推奨条件で実装してください．ソケット実装方法でご使用になる場合, ソケットの接点の表面処理と ICのリードの表面処理が異なるとき, 長時間経過後, 接触不良を起こすことがあります．このため, ソケットの接点の表面処理と IC のリードの表面処理の状態を確認してから実装することをお勧めします．

表面実装形 6.2.2.表面実装形パッケージは, リード挿入形と比較して, リードが細く薄いため, リードが変形し易い性質をもっています．また,

パッケージの多ピン化に伴い, リードピッチも狭く, リード変形によるオープン不良や, はんだブリッジによるショート不良が発生しやすいため, 適切な実装技術が必要となります．当社ははんだリフロー方法を推奨し, 製品ごとに実装条件のランク分類を実施しています．当社推奨のランク分類に従って実装してください．


123/125 DS04-00002-1


鉛フリーパッケージ 6.2.3.BGAパッケージのSn-Ag-Cu系ボール品をSn-Pb共晶はんだにて実装した場合, 使用状況により接合強度が低下することがありますのでご注意願います．

半導体デバイスの保管について 6.2.4.プラスチックパッケージは樹脂でできているため, 自然の環境に放置することにより吸湿します．吸湿したパッケージに実装時の熱が加わった場合, 界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります．以下の点にご注意ください． 1. 急激な温度変化のある所では製品に水分の結露が起こります．このような環境を避けて, 温度変化の少ない場所に

保管してください．

2. 製品の保管場所はドライボックスの使用を推奨します．相対湿度 70 %RH 以下, 温度 5℃ ～ 30℃ で保管をお願いします．ドライパッケージを開封した場合には湿度 40%～70%RH を推奨いたします．

3. 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い, 乾燥剤としてシリカゲルを使用しております．半導体デバイスはアルミラミネート袋に入れて密封して保管してください．

4. 腐食性ガスの発生する場所や塵埃の多い所は避けてください．

ベーキングについて 6.2.5.吸湿したパッケージはベーキング(加熱乾燥)を実施することにより除湿することが可能です．ベーキングは, 当社の推奨する条件で実施してください．

条件：125℃/24 時間

静電気 6.2.6.半導体デバイスは静電気による破壊を起こしやすいため, 以下の点についてご注意ください．

1. 作業環境の相対湿度は 40%～70%RH にしてください．

除電装置(イオン発生装置)の使用なども必要に応じて検討してください．

2. 使用するコンベア, 半田槽, 半田ゴテ, および周辺付帯設備は大地に接地してください．

3. 人体の帯電防止のため, 指輪または腕輪などから高抵抗(1MΩ 程度)で大地に接地したり, 導電性の衣服・靴を着用し, 床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください．

4. 治具, 計器類は, 接地または帯電防止化を実施してください．

5. 組立完了基板の収納時, 発泡スチロールなどの帯電し易い材料の使用は避けてください．

6.3. 使用環境に関する注意事項半導体デバイスの信頼性は, 先に述べました周囲温度とそれ以外の環境条件にも依存します．ご使用にあたっては, 以下の点にご注意ください．

1. 湿度環境

高湿度環境下での長期の使用は, デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合があります．高湿度が想定される場合は, 防湿処理を施す等の配慮をお願いします．


124/125 DS04-00002-1


2. 静電気放電

半導体デバイスの直近に高電圧に帯電したものが存在すると, 放電が発生し誤動作の原因となることがあります．このような場合, 帯電の防止または放電の防止の処置をお願いします．

3. 腐食性ガス, 塵埃, 油

腐食性ガス雰囲気中や, 塵埃, 油等がデバイスに付着した状態で使用すると, 化学反応によりデバイスに悪影響を及ぼす場合があります．このような環境下でご使用の場合は, 防止策についてご検討ください．

4. 放射線・宇宙線

一般のデバイスは, 設計上, 放射線, 宇宙線にさらされる環境を想定しておりません．したがって, これらを遮蔽してご使用ください．

5. 発煙・発火

樹脂モールド型のデバイスは, 不燃性ではありません．発火物の近くでは, ご使用にならないでください．発煙・発火しますと, その際に毒性を持ったガスが発生する恐れがあります．

その他, 特殊な環境下でのご使用をお考えの場合は, 営業部門にご相談ください．


125/125 DS04-00002-1


Documents

MB86S73 Data sheet - Socionext Inc. Inc. MB86S73 Data sheet 3 /125 DS04-00002-1 Copyright 2014-2017 Socionext Inc. 1. 本資料の記載内容は, 予告なしに変更することがありますので,