Puertas Lógicas CMOS

TEMA 5 PUERTAS LÓGICAS CMOS

Una vez estudiado el transistor MOSFET, pasaremos a analizar los circuitos lógicos cuya estructura y operación se basan en este tipo de dispositivos. Se trata de un peldaño superior al de los dispositivos, en la jerarquía de representación de los sistemas electrónicos digitales, en el que se sitúan los circuitos lógicos básicos con los que se construyen las redes combinacionales: las puertas lógicas. De entre las diferentes tecnologías que pueden servir para realizar estos módulos básicos de los sistemas digitales nos centraremos en la lógica MOS de simetría complementaria (CMOS), por ser el “estilo” de diseño más utilizado en la actualidad para la realización de sistemas electrónicos integrados, tanto analógicos como, sobre todo, digitales. Las ventajas que ofrece el CMOS frente a otras tecnologías lo han situado en una posición de privilegio que probablemente perdurará aún durante mucho tiempo.

En este tema repasaremos los conceptos y criterios de diseño relativos a las puertas lógicas CMOS y sus variantes. Comenzaremos repasando brevemente el proceso de fabricación CMOS para pasar inmediatamente a estudiar el inversor, circuito básico de puerta sobre el que revisaremos las diferentes propiedades y formas de caracterización de estos circuitos. El siguiente apartado recorrerá las diferentes variantes de puertas lógicas que pueden realizarse en tecnología CMOS, caracterizándolas en cuanto a velocidad y consumo. Por último nos introduciremos en los aspectos de diseño relacionados con las interconexiones y los parásitos que llevan asociados, como causa de limitación cada vez más significativa de las prestaciones de los circuitos digitales de altas prestaciones. 1. FABRICACIÓN DE PUERTAS CMOS: CUBAS (TUBS) La fabricación de un dispositivo CMOS requiere una secuencia de pasos de procesamiento que se ilustra de forma muy simplificada en la figura 5.1. En esta figura puede observarse que los transistores de ambos tipos (canal n y canal p) se fabrican normalmente en regiones llamadas “pozos” o “cubas” (wells, tubs), impurificando ligeramente zonas amplias del substrato con dopantes de signo opuesto al del tipo de transistor que se pretende construir en esa zona. Estas cubas previenen conducciones indeseadas desde el drenador al substrato, siendo posibles dos alternativas principales en cuanto a su construcción sobre el substrato:

Comenzando con una oblea dopada tipo p (n), fabricar cubas n (p). Comenzando con una oblea sin dopado, fabricar tanto cubas tipo n como p (procesos

twin-tub).

Los procesos CMOS se desarrollaron inicialmente a partir de procesos NMOS, que utilizan obleas tipo p para fabricar los dispositivos de canal n. Los procesos twin-tub, sin embargo, se han hecho predominantes en la actualidad, dado que mejoran las características eléctricas respecto a los primeros.

La estructura CMOS y la necesidad de ubicar los transistores (al menos uno de los tipos) en cubas puede dar lugar a un problema que, si no es corregido, es capaz de destruir el dispositivo. En efecto, todo transistor MOS es en realidad un dispositivo de cuatro terminales, uno de los cuales corresponde al sustrato, que podemos identificar con las cubas bajo los transistores. Para salvaguardar las prestaciones eléctricas, estas cubas han de conectarse a la

Fabricación de puertas CMOS: cubas (tubs)

5.2

alimentación; las cubas p, bajo los transistores de canal n, a VSS (terminal negativo de la alimentación), y las cubas n a VDD (terminal positivo). Estas conexiones se realizan mediante vías especiales denominadas “tub ties”, que hemos representado esquemáticamente en la figura 5.2.

Las reglas de diseño exigen que estas conexiones se repitan a lo largo de una misma cuba. Si las cubas representan un cuarto terminal de los transistores, la pregunta que cabe hacerse es: ¿por qué no es suficiente una sola conexión para cada cuba?. La respuesta se encuentra en el hecho de que una misma cuba puede contener un gran número de transistores (de 50 a 100), y el uso de múltiples conexiones proporciona una vía de baja resistencia entre cada cuba y la alimentación, evitando la operación de transistores bipolares parásitos que existen por construcción (ver figura 5.3), y que pueden provocar un fenómeno conocido como latch-up. Este fenómeno se debe a la existencia de un rectificador controlado parásito (SCR - silicon-controlled rectifier) conectado entre los extremos de alimentación, cuyo esquema de circuito y curva característica

Figura 5.1. Resumen de los pasos en el procesamiento CMOS [1]

Figura 5.2. Conexiones de cuba (tub ties) [1]

PUERTAS LÓGICAS CMOS

5.3

se muestra en la figura 5.4; cuando se dispara y entra en conducción forma una conexión de baja resistencia entre ambos extremos de alimentación, que no sólo impide el funcionamiento normal de la estructura CMOS, sino que puede llegar a destruirla. El punto de conmutación del SCR está controlado por las resistencias entre base y emisor de los transistores, de forma que cuanto mayores sean sus valores, menos corriente se necesita para alcanzar los 0.7V de tensión de despegue de la unión base-emisor, facilitándose su puesta en conducción. Añadir más conexiones de cuba rebaja los valores de estas resistencias, evitándose de esta manera el fenómeno. 2. EL INVERSOR El inversor constituye el núcleo de todo diseño digital, contemplado a bajo nivel. Una vez su operación y propiedades son entendidas, el diseño de estructuras más complejas (puertas, sumadores, multiplicadores, etc.) se simplifica considerablemente, de forma que la conducta estática y dinámica de estas estructuras puede determinarse en una gran parte trasladando los resultados obtenidos para el inversor.

En este apartado analizaremos una serie de propiedades fundamentales del inversor, aplicables asimismo a estructuras de puerta más complejas. Estas propiedades son:

Robustez, expresada por la conducta estática Prestaciones (performance), determinada por la respuesta dinámica Disipación de potencia y requerimientos de alimentación

A continuación proporcionaremos definiciones precisas de cada una de estas propiedades,

Figura 5.3. Transistores bipolares parásitos en CMOS [1]

Figura 5.4. Circuito equivalente y característica tensión-corriente de un SCR [1][2]

El inversor

5.4

con las que podremos valorar globalmente la conducta de una puerta desde diferentes perspectivas. 2.1. Definiciones y propiedades Área y complejidad

Como resulta obvio, el área pequeña es una propiedad deseable de toda puerta digital. Cuanto menor sea la puerta, mayor será la densidad de integración y menor el tamaño del “dado” de silicio (die), tamaño que se relaciona de forma directa con el coste de fabricación de un diseño. Además, las puertas más pequeñas tienden también a ser más rápidas, por cuanto la capacidad total de puerta depende del área.

El número de transistores de una puerta es un factor indicativo del área de implementación que cabe esperar. Sin embargo, otros parámetros también pueden influir decisivamente. Es el caso, por ejemplo, de las interconexiones, dado que un patrón complejo de éstas puede dar lugar a que el área dedicada a ellas domine.

Funcionalidad y robustez: la conducta estática La conducta medida experimentalmente para una puerta real normalmente se desvía de la

respuesta esperada a priori. Una razón de esta desviación son las variaciones inevitables en el proceso de fabricación, que pueden afectar profundamente a la conducta eléctrica del circuito. La presencia de fuentes de ruido dentro y fuera del chip constituyen otra causa de desviación en la respuesta esperada del circuito. Siendo más precisos, el término ruido significa en estos sistemas “variaciones no deseadas de los voltajes y las corrientes en los nodos”, y puede introducirse en el circuito por diferentes tipos de acoplamientos o a causa de fluctuaciones en las alimentaciones. El cómo hacer frente a estas perturbaciones es uno de los principales retos en el diseño de los circuitos digitales de altas prestaciones.

Los parámetros estáticos de una puerta miden cómo de robusta resulta la estructura con respecto a variaciones en el proceso de fabricación y las perturbaciones por ruido. Para definir estos parámetros es necesario recordar cómo se representan las señales digitales en el mundo de los circuitos electrónicos, y el hecho de que toda variable lógica no es más que una abstracción asociada a una magnitud eléctrica (normalmente tensión), que en realidad está definida en un rango continuo de valores. En consecuencia, es necesario transformar esta tensión eléctrica en un valor discreto, asociando un nivel de tensión “nominal” a cada estado lógico (1↔VOH, 0↔VOL, en lógica positiva). VOH y VOL representan los niveles típicos de tensión de salida del circuito lógico ante entradas típicas; en otras palabras, aplicando VOH a la entrada del inversor obtendremos VOL en la salida, y viceversa. La diferencia entre ambos niveles es lo que se denomina “excursión lógica”.

La característica de transferencia de tensión (VTC)

La función eléctrica de una puerta queda expresada por medio de su característica de transferencia de tensión (VTC - voltage-transfer characteristic), o característica de transferencia estática (DC). Esta gráfica dibuja la tensión de salida como una función de la tensión de entrada (Vout = f(Vin)), en condiciones estacionarias. Un ejemplo de este gráfico lo tenemos en la figura 5.5, donde se identifican fácilmente las tensiones nominales de alta y de baja (VOH y VOL). Otro punto de interés en este gráfico es la “tensión umbral de conmutación”, VM (no confundir con la tensión umbral de los MOSFET, VT), definida como el corte de la curva VTC con la bisectriz (Vout = Vin). Este punto tiene un interés especial en los circuitos con realimentación (secuenciales).


5.5

Aun cuando se aplique un valor nominal ideal a la entrada, la salida a menudo se desvía del valor nominal esperado, lo que puede ser causado por ruido o por la carga de salida de la puerta (número de puertas conectadas a ella). La figura 5.6(a) ilustra cómo los dos niveles lógicos en realidad quedan representados por dos franjas de tensiones aceptables, una por cada valor lógico, separadas entre sí por una región de transición. Los rangos de tensión representativos de los valores lógicos quedan delimitados en la zona central del gráfico por los niveles de tensión VIH y VIL , que representan los extremos de la región de transición, y que por definición son los puntos donde la pendiente (o ganancia diferencial expresada como dVout/dVin) de la curva VTC se hace -1 (figura 5.6(b)).

Márgenes de ruido

Para que una puerta sea robusta (insensible al ruido), es esencial que los rangos de valores de tensión asociados al 0 y al 1 sean lo más grandes posible. Una medida de la insensibilidad de una puerta al ruido viene dada por los “márgenes de ruido” en alta y baja (NM – Noise margin), definidos a partir de las tensiones características que delimitan los rangos asociados a los valores lógicos:

Margen de ruido en baja: NML = VIL-VOL Margen de ruido en alta: NMH = VOH -VIH

Resulta obvio que estos márgenes habrán de ser mayores que cero para que el circuito sea funcional, siendo un objetivo de diseño el hacerlos lo más amplios posible para aumentar la robustez del circuito.

Figura 5.5. Característica VTC de un inversor [2]

Figura 5.6. Rangos de tensiones asociados a los valores lógicos y definición de las tensiones características [2]

(a) (b)

El inversor

5.6

Propiedad regenerativa

El disponer de amplios márgenes de ruido es una propiedad necesaria pero no suficiente para que el circuito sea robusto. En las conexiones en cascada de circuitos digitales las desviaciones por ruido van pasando de etapa a etapa, y pueden llegar a acumularse hasta el punto de que alguna de las etapas produzca salidas de tensión en la región de transición. Esto no ocurre, por fortuna, si las puertas poseen la “propiedad regenerativa”, que asegura que una señal perturbada converge gradualmente a uno de los niveles nominales después de pasar por un cierto número de etapas lógicas. Esta propiedad puede expresarse en los siguientes términos: cuando una tensión de entrada perteneciente al rango de niveles representativo de un valor lógico se aplica a una cadena de inversores (figura 5.7(a)), la salida de la cadena se aproximará a uno de los dos valores VOH ó VOL dependiendo del valor lógico de entrada y del número de inversores de la cadena (par o impar). Esta propiedad queda de manifiesto en el cronograma de la parte (b) de la figura 5.7, donde la entrada corresponde a una señal cuadrada de amplitud muy disminuida, que va restaurando el nivel al avanzar en la cascada de inversores.

Las condiciones bajo las que una puerta es regenerativa pueden deducirse intuitivamente de analizar la curva VTC de la puerta (ver las dos gráficas de la figura 5.8). Para que una puerta tenga la propiedad regenerativa, la VTC debe poseer una región de transición con una pendiente (ganancia diferencial) mayor que la unidad en valor absoluto, mientras que en las zonas asociadas a los valores lógicos la pendiente ha de ser menor que la unidad. En este caso, la puerta tiene dos puntos de operación estable en los extremos de la alimentación, tal como puede apreciarse en la parte izquierda de la figura.

Directividad

La propiedad de “directividad” exige que una puerta sea unidireccional, esto es, que los cambios en la salida no den lugar a variaciones en la entrada del mismo circuito. Si esto no se consigue las señales de salida se reflejarán en la entrada en forma de ruido añadido, que afectará a la integridad de la señal. En las implementaciones reales, la directividad completa no puede alcanzarse nunca, existiendo, por ejemplo, acoplamientos capacitivos insoslayables entre entradas y salidas.

Figura 5.7. Propiedad regenerativa manifestada en una cadena de inversores [2]


5.7

Fan-in y fan-out

El fan-out denota el número de puertas de carga conectadas a la salida de una puerta dada. El incremento de fan-out de una puerta puede afectar a sus niveles lógicos de salida, efecto que puede minimizarse haciendo la resistencia de entrada de las puertas lo más grande posible (bajas corrientes de entrada), y la resistencia de salida tan pequeña como sea posible, lo que le proporcionará una elevada “cargabilidad” de salida (driving). Hay que tener en cuenta que, además del efecto sobre las características estáticas, un alto fan-out deteriora las prestaciones dinámicas de la puerta cargada, por lo que es frecuente que en los circuitos lógicos se defina un fan-out máximo para garantizar que el componente verifique, además de las especificaciones estáticas, también las dinámicas.

El fan-in de una puerta es el número de entradas de la misma. Puertas con valores altos de fan-in suelen ser más complejas, lo que a menudo se traduce en propiedades estáticas y dinámicas inferiores. A los efectos del fan-in elevado en los diseños nos referiremos más adelante en este tema.

La puerta ideal

Como resultado de las consideraciones realizadas en los párrafos previos, podemos definir la puerta digital ideal desde una perspectiva estática. La curva VTC del inversor ideal se muestra en la figura 5.9 y tiene las siguientes propiedades: ganancia infinita en la región de transición, tensión umbral de conmutación centrada en la excursión lógica y márgenes de ruido amplios e iguales a la mitad de la excursión lógica. Las impedancias de entrada y salida serán de valor infinito y cero, respectivamente. Aunque conseguir una VTC ideal es algo físicamente imposible en los diseños reales, algunas implementaciones, como la puerta CMOS estática, se acercan bastante a este modelo.

Ejemplo 5.1. Deducir las tensiones características de la curva VTC de un inversor NMOS con una carga resistiva adecuada, a partir de la simulación SPICE. Utilizar los datos de tecnología del Apéndice de este tema y suponer el transistor de dimensiones mínimas (W=1.8u, L=1.2u).

Figura 5.8. Condiciones de la curva VTC para la regeneración [2]

Figura 5.9. Característica VTC ideal [2]

El inversor

5.8

Prestaciones: la conducta dinámica El retardo de propagación de una puerta (tp) indica cómo de rápido responde a un cambio

en sus entradas. Expresa el retraso temporal que experimenta una señal cuando pasa a través de la puerta, y se mide entre los puntos correspondientes al 50% de las transiciones de las señales de entrada y salida (figura 5.10). El hecho de elegir el 50% como punto representativo es consecuencia de suponer que el umbral de conmutación de una puerta (VM) se sitúa típicamente en el centro de la excursión lógica. Dado que una puerta puede presentar tiempos diferentes en las transiciones de subida y bajada, es necesario definir el valor del retardo en cada una de estas transiciones. Así, tpHL denota el retardo de propagación de la puerta para una transición alta a baja (H→L) de la salida de la puerta, mientras tpLH se refiere a la transición contraria. El valor tp representará el retardo promedio de propagación en ambas transiciones.

El conocimiento del valor tp no es suficiente para caracterizar completamente las prestaciones del circuito. Características como el consumo de potencia, la conducta frente al ruido e, indirectamente, la velocidad de una puerta, son también fuertemente dependientes de la velocidad de tránsito de las señales entre ambos niveles lógicos. Esta velocidad puede cuantificarse por medio de los tiempos de subida y bajada (tr y tf , respectivamente), definidos entre el 10% y el 90% de los intervalos de transición (ver figura 5.10).

Cuando se comparan las prestaciones de puertas de tecnologías diferentes, a veces conviene no complicar innecesariamente el cuadro incluyendo elementos de influencia de “segundo orden”, como pueden ser por ejemplo el fan-in y el fan-out (el primero influye a través de la complejidad que introduce en las puertas, y el segundo por la capacidad añadida en la salida). En estos casos, resulta útil encontrar un marco uniforme de medida del retardo de propagación de una puerta, de forma que las tecnologías puedan juzgarse en igualdad de condiciones. El circuito que constituye un estándar de facto para este tipo de medidas es el “oscilador en anillo”, que consiste en un número impar de inversores conectados en una cadena circular (figura 5.11), lo que impide al circuito tener un punto estable de operación y hace que oscile. El periodo de oscilación (T) queda determinado por el tiempo de propagación de la señal a través de la cadena completa, y su valor es T=2×tp×N , donde N es el número de inversores de la cadena. Esta ecuación es válida sólo si 2×N×tp >> tf +tr , de forma que si esta condición no se verifica el circuito podría no oscilar, dado que una “onda” de señales propagándose a través de la cadena podría solaparse con la siguiente y llegar a amortiguar la oscilación. Por este motivo, un oscilador en anillo necesita al menos cinco etapas para ser operativo.

Ejemplo 5.2. Cuantificar el retardo de propagación de una red RC de primer orden, en función del valor de los componentes resistivo y capacitivo.

Figura 5.10. Definición del retardo de propagación y tiempos de subida y bajada [2]


5.9

Potencia y consumo de energía El consumo de energía de una puerta determina cuánto calor disipa el circuito y cuánta

energía se consume en cada operación, lo que tiene gran influencia en decisiones críticas de diseño tales como: el encapsulado y los requisitos de refrigeración, el tamaño de las líneas de alimentación, la potencia de la fuente de alimentación y, sobre todo, el número de circuitos que pueden integrarse en un único chip. Dependiendo del problema de diseño que se aborde, han de considerarse diferentes medidas de disipación. Por ejemplo, la potencia de pico (Ppeak) es importante cuando se estudia el tamaño de las líneas de alimentación, mientras que la disipación promedio (Pav) lo es cuando se consideran los requisitos de refrigeración o potencia de la fuente. Estos dos parámetros pueden calcularse de acuerdo con las siguientes expresiones:

P i V P t

PT

P t dtV

Ti t dt

peak peak supply

av

Tsupply

supply

T

= =

= =∫ ∫

max[ ( )]

( ) ( )1

0 0

(5.1)

donde isupply es la corriente extraída a la fuente de alimentación en el intervalo [0,T] y ipeak es el máximo valor de isupply en ese intervalo. La disipación puede descomponerse, además, en sus componentes estática y dinámica. La última ocurre sólo durante los transitorios, cuando la puerta conmuta, y es debida tanto a la carga y descarga de los condensadores como a los caminos eventuales de corriente entre los extremos de alimentación; en consecuencia, esta componente es proporcional a la frecuencia de conmutación. La componente estática, por contra, es debida a los caminos de corriente entre los extremos de alimentación en ausencia de conmutaciones, así como a las corrientes de pérdidas. La minimización de ambas componentes suele ser un objetivo prioritario en cualquier diseño.

Por último, el retardo de propagación y el consumo de potencia de una puerta están relacionados, dado que aquél suele quedar determinado por la velocidad a la que una cierta cantidad de energía puede ser almacenada en los condensadores de puerta de los MOSFET; cuanto más rápida sea esta transferencia de energía (lo que significa mayor consumo), más rápida será la puerta. Para una tecnología dada, el producto de la potencia consumida y el retardo de propagación es un valor aproximadamente constante, y se le denomina producto potencia-retardo (PDP - power-delay product). Este índice supone una medida de la calidad (“cifra de mérito”) de los dispositivos de la tecnología valorada.

Figura 5.11. Circuito oscilador en anillo para medida de los retardos de propagación [2]

El inversor

5.10

2.2. El inversor CMOS estático La figura 5.12(a) muestra el diagrama de circuito de un inversor CMOS estático, donde se ha representado explícitamente la capacidad parásita de carga. Su operación se entiende fácilmente a partir del modelo simplificado que surge de considerar los dispositivos CMOS al nivel de conmutación, es decir como una resistencia en serie con un interruptor ideal, en donde el cierre o apertura del interruptor depende de alcanzar o no una tensión en puerta superior a la tensión umbral. El modelo equivalente de conmutación de la estructura CMOS ante cada entrada se muestra en las partes (b) y (c) de esta figura.

Este inversor presenta una serie de interesantes propiedades:

• Los niveles de salida para 0 y 1 igualan a los extremos de alimentación (VDD y GND), lo que produce unos márgenes de ruido óptimos.

• Los niveles lógicos no dependen de los tamaños relativos de los dispositivos (lógica no proporcional - ratioless logic), de forma que los transistores pueden tener dimensiones mínimas (en la práctica, y por razones de simetría del comportamiento del inversor, la anchura de ambos dispositivos es diferente).

• En estado estacionario siempre existe un camino de baja resistencia entre la salida y VDD o GND. La impedancia de salida, por tanto, tendrá un valor moderadamente bajo (menor de 10KΩ), lo que hace a estos circuitos relativamente inmunes al ruido y a las perturbaciones.

• La impedancia de entrada es extremadamente alta, como consecuencia del óxido bajo la puerta, lo que proporciona un fan-out estático extraordinariamente alto (no se puede decir lo mismo del fan-out dinámico).

El layout físico de un circuito determina las características globales de dicho circuito, dado que condiciona, para una tecnología dada, las transconductancias de los transistores, las capacidades y resistencias parásitas y el área de silicio empleada para una determinada función. En la figura 5.13 se muestra un ejemplo de layout de un inversor CMOS estático construido con transistores de geometrías mínimas. Como veremos más adelante, esta similaridad geométrica entre dispositivos no es compatible con la necesaria simetría de las características estáticas y dinámicas del inversor CMOS, dada la diferente movilidad de huecos y electrones en los respectivos canales (lo que se traduce en una transconductancia diferente según el tipo de canal). Para igualar los factores de ganancia en ambos dispositivos,

Figura 5.12. Inversor CMOS estático y modelo de conmutación [2]

(a) (b) (c)


5.11

el dispositivo PMOS suele hacerse más ancho que el NMOS en una cierta proporción, lo que a su vez ecualiza sus características tensión-corriente.

Conducta estática (modelo analítico) La forma de la curva VTC del inversor CMOS estático puede deducirse gráficamente de

las características tensión-corriente individuales de los transistores, realizando la transformación a las coordenadas adecuadas. Las relaciones entre tensiones y corrientes que definen el comportamiento conjunto de ambos transistores son:

I IV V V V V

V V V V V

DSn DSp

GSn in GSp in DD

DSn out DSp out DD

= −

= = −

= = −

;;

(5.2)

Las curvas características de salida de ambos transistores (en los sistemas de coordenadas apropiados) están dibujadas en la figura 5.14(a). A partir de estas curvas, la resolución gráfica de la tensión de salida del circuito ante cada tensión de entrada proporciona la curva VTC para este inversor, representada en la parte (b) de la figura 5.14. Esta curva exhibe una zona de transición muy estrecha, con una muy alta ganancia incremental en la región de transición, cuando ambos transistores están conduciendo simultáneamente. El valor de esta ganancia queda determinado por las transconductancias y las resistencias de canal de ambos transistores. De esta curva resulta obvio que, además de como inversor, una estructura de este

Figura 5.13. Layout de un inversor CMOS estático con transistores de geometrías mínimas [1]

El inversor

5.12

tipo puede ser utilizada como amplificador analógico de muy alta ganancia, si se polariza en la región de transición (es el caso, por ejemplo, de las estructuras de oscilador de cristal, que utilizan inversores polarizados en zona lineal como amplificadores de ganancia negativa). Esta observación puede servirnos para poner de manifiesto una de las diferencias más importantes entre el diseño analógico y el digital: mientras el diseñador analógico polarizará el transistor en la mitad de la región de transición para obtener un máximo de linealidad, el diseñador digital hará operar el circuito en las regiones de extrema no linealidad, consiguiendo una separación nítida entre las señales representativas de ambos valores lógicos.

De la forma de la curva VTC del inversor CMOS quedan claros los valores de VOH y VOL (VDD y GND, respectivamente). Quedan por determinar los valores precisos de VIH , VIL y VM .

Para obtener analíticamente el valor de VIH es necesario, en primer lugar, igualar las expresiones de las corrientes que circulan por los canales de ambos dispositivos en ese punto concreto, en el que el NMOS se encuentra conduciendo en región lineal y el PMOS se encuentra en saturación. La segunda ecuación para el cálculo de las coordenadas de este punto se obtiene aplicando la condición de que el módulo de la derivada de la curva en ese punto ha de ser la unidad. Por tanto, si utilizamos el modelo más sencillo de comportamiento del MOSFET (modelo analítico), la ecuación que resulta de igualar las corrientes por ambos transistores, el de canal n en región activa y el de canal p en estrangulamiento, es:

( ) ( ) ( )[ ]k V V VV k

V V V V Vn IH Tn outout p

IH DD Tp out DD− −⎡

⎣⎢

⎤

⎦⎥ = − − − + ⋅ −

2 2

2 21 λ (5.3)

mientras que la ecuación que aplica la condición de la derivada es: dVdV

out

in V Vin IH=

= −1 (5.4)

Para obtener la ecuación que surge de esta condición, derivamos ambos miembros de la expresión (5.3) respecto a Vin . Dado que la resolución analítica de estas ecuaciones no es sencilla (se plantean ecuaciones de tercer grado), suele recurrirse a simplificaciones para facilitar una estimación aproximada de estos valores. Una forma común de simplificar la resolución es despreciar el efecto de modulación de longitud de canal, en cuyo caso la ecuación que surge de la condición de la derivada es:

( ) ( )k V VdVdV

V VdVdV

k V V Vn in Tnout

inout out

out

inp in DD Tp− + −

⎡

⎣⎢

⎤

⎦⎥ = − − − (5.5)

Figura 5.14. Curvas de carga de un inversor CMOS estático, y curva VTC resultante [2]


5.13

Sustituyendo Vin por VIH y dándole el valor unitario a la derivada, esta ecuación se reduce a: ( ) ( )k V V V k V V Vn IH Tn out p IH DD Tp− + + = − − −2 (5.6)

con lo que la tensión VIH se expresará en función de Vout de la siguiente manera: ( )

VV V k V V

kIHDD Tp R Tn out

R=

+ + +

+

21

con kkkR

n

p= − (5.7)

La obtención de VIL sigue pautas absolutamente similares. La ecuación que se plantea ahora al igualar las corrientes corresponde a una situación en la que el transistor de canal n se encuentra ahora en estrangulamiento, mientras que el transistor de canal p opera en región activa:

( ) ( ) ( ) ( ) ( )kV V V k V V V V V

V VnIL Tn out p IL DD Tp out DD

out DD

21

22

2

− + ⋅ = − − − − −−⎡

⎣⎢⎢

⎤

⎦⎥⎥

λ (5.8)

La condición sobre la derivada es igual que en el caso anterior, y la simplificación de cálculo es la misma. La expresión de VIL en función de Vout queda ahora:

VV V V k V

kILout Tp DD R Tn

R=

+ − +

+

21

(5.9)

La obtención del valor del umbral de transición de un inversor (VM) se realiza teniendo en cuenta que se define como el punto de la curva VTC en el que Vin = Vout . En este punto ambos transistores se encuentran saturados, y la expresión de VM puede obtenerse igualando las corrientes a través de ambos transistores:

( ) ( )kV V

kV V Vn

M Tnp

DD M Tp2 22 2

− = − − − (5.10)

en donde ya hemos despreciado el efecto de modulación de longitud de canal para simplificar el cálculo. De esta ecuación se puede despejar el valor de VM , resultando:

( )V

kV V V

k

MR

DD Tp Tn

R

=+ +

+

1

11

(5.11)

Esta expresión indica que VM sólo se situará en la mitad de la excursión lógica si kn = -kp (suponiendo que las tensiones umbrales de ambos transistores son comparables, lo que suele ser cierto). Para conseguir esto es necesario hacer el transistor PMOS aproximadamente tres veces más ancho que el NMOS, dada la diferencia de valores de transconductancia por la diferente movilidad de portadores.

Si el umbral de transición del inversor CMOS se sitúa en el centro de la excursión lógica, los márgenes de ruido en nivel alto y bajo son iguales, como es deseable. La figura 5.15 representa el valor de la tensión VM en función de la relación |kp/kn| (se ha tomado VDD = 5 V y VTn = |VTp| = 0.8 V). Un análisis de esta curva permite hacer un par de observaciones:

Figura 5.15. Tensión VM del inversor CMOS en función de la ratio |kp /kn| [2]

El inversor

5.14

• VM es relativamente independiente de las variaciones de esta relación alrededor del punto central. Esto significa que pequeñas variaciones en esta relación (0.7 a 1.5) no perturba demasiado la característica de transferencia. Por esta razón, es una práctica aceptada hacer la anchura de los PMOS sólo dos veces la de los NMOS, permitiendo ahorrar un área valiosa. Efectos de segundo orden como la modulación de la longitud de canal o la saturación de la velocidad hacen todavía más razonable esta decisión.

• El efecto de cambiar la relación |kp/kn| es el de desplazar lateralmente la región de transición de la curva VTC. Esta propiedad puede resultar muy útil cuando interesa diseñar curvas VTC asimétricas, en situaciones de predominancia de ruido en uno de los dos valores lógicos.

Ejemplo 5.3. Determinar los puntos de interés de la curva VTC de un inversor CMOS con transistores en tecnología de 1.2 μm (consultar el Apéndice de este tema), alimentado con una VDD de 5 V, y con unas relaciones geométricas (W/L)n = 1.8/1.2, (W/L)p = 5.4/1.2 .

Curva VTC en el modelo de saturación de velocidad Dado que en los dispositivos profundamente submicrónicos el modelo analítico del

MOSFET se aparta en gran medida de la conducta estática real de estos dispositivos, conviene recalcular los puntos de interés de la curva VTC del inversor CMOS cuando se introducen los efectos de segundo orden que se manifiestan en estos dispositivos, en particular el de saturación en la velocidad de los portadores.

Comenzando por VM, calcularemos este valor para el caso en el que la tensión de alimentación sea suficientemente alta como para que los dispositivos puedan considerarse saturados en velocidad (VDSAT < VM – VT). Asimismo, de nuevo ignoraremos los efectos de modulación de longitud de canal para simplificar los cálculos. La ecuación que se plantea de igualar las corrientes de dos transistores saturados en velocidad es (ver tema 4):

022

=⎟⎟⎠

⎞⎜⎜⎝

⎛−−−+⎟

⎠⎞

⎜⎝⎛ −− DSATp

TpDDMpoxsatpDSATn

TnMnoxsatn

VVVVWCVVVWC υυ (5.12)

Resolviendo para VM obtenemos:

r

VVVr

VV

V

DSATpTpDD

DSATnTn

M +

⎟⎟⎠

⎞⎜⎜⎝

⎛+++⎟

⎠⎞

⎜⎝⎛ +

=1

22 donde

nsatn

psatp

WW

rυυ

= (5.13)

suponiendo idéntico grosor de óxido para ambos transistores.

Para valores grandes de VDD (comparado con las tensiones umbrales y de saturación), esta ecuación puede simplificarse de la siguiente manera:

rVr

V DDM +

⋅≅

1 (5.14)

Esta ecuación establece que el umbral de conmutación depende de la relación r, que compara las fuerzas relativas de driving de corriente de ambos transistores. Para hacer mayor VM , se requiere que r sea mayor, y para ello el transistor PMOS debe hacerse más ancho. Al contrario si queremos disminuir el valor de VM .

En relación con el cálculo de los valores de VIH y VIL , aunque en rigor se definen como los puntos de la curva VTC donde la pendiente es -1, la dificultad de su cálculo a partir de las ecuaciones de corriente y sus derivadas (sobre todo en modelos donde estas relaciones se hacen complicadas) a veces nos lleva a buscar simplificaciones en la forma de deducirlos, dado que en realidad se trata únicamente de parámetros instrumentales para obtener los márgenes de ruido. Siguiendo esta idea, ahora vamos a situarlos en la curva por un


5.15

procedimiento alternativo, introduciendo una aproximación lineal a tramos para la curva VTC, tal como se ilustra en la figura 5.16. La región de transición se aproxima mediante una recta cuya pendiente (g) corresponde a la ganancia en el umbral de transición. De esta manera, los puntos VIH y VIL corresponden a los puntos de cruce de esta recta con las rectas horizontales correspondientes a VOH y VOL. Esta aproximación proporciona las siguientes expresiones para la anchura de la región de transición y los márgenes de ruido:

( )g

Vg

VVVV DDOLOHILIH −=

−−=− (5.15)

ILLIHDDH VNMVVNM =−= (5.16)

En esta aproximación los puntos VIH y VIL se pueden expresar de forma muy sencilla en términos de VM y g:

gVVVV

gVVV MDD

MILM

MIH−

+=−= (5.17)

Para darle valor a estos puntos, es necesario determinar la ganancia en el umbral de transición (VM), teniendo en cuenta que en dicho punto ambos transistores están saturados. Además, dado que esta ganancia presenta una fuerte dependencia de la pendiente de las curvas tensión-corriente en la región de saturación, el efecto de modulación de longitud de canal no puede ignorarse para realizar este análisis; lo contrario supondría obtener para la ganancia un valor infinito.

La ganancia la obtendremos diferenciando la ecuación que iguala las corrientes de ambos dispositivos en saturación:

( )

( )( ) 012

12

=−+⎟⎟⎠

⎞⎜⎜⎝

⎛−−−+

++⎟⎠⎞

⎜⎝⎛ −−

DDoutpDSATp

TpDDinDSATpp

outnDSATn

TninDSATnn

VVV

VVVVk

VVVVVk

λ

λ (5.18)

En esta ecuación hemos sustituido el factor υsatCoxW, que figura en la expresión de la corriente de un transistor saturado en velocidad, por su valor equivalente k⋅VDSAT, teniendo en cuenta que el valor de la tensión VDSAT es, muy aproximadamente, Lυsat/μs (ver expresión (4.63) del tema 4). Derivando respecto a Vin y resolviendo, obtenemos:

( ) ( )( ) ( )2/2/

11

DSATpTpDDinDSATpppDSATnTninDSATnnn

DDpoutpDSATppoutnDSATnn

in

out

VVVVVkVVVVkVVVkVVk

dVdV

−−−+−−−+++

−=λλ

λλλ (5.19)

Ignorando la modulación de longitud de canal y haciendo Vin = VM , obtenemos la expresión de la ganancia:

( ) ( )( )pnDSATnTnMpn

DSATppDSATnn

MDn VVVrVkVk

VIg

λλλλ −−−+

−=−

⋅+⋅−≅

2/11 (5.20)

siendo IDn(VM) la corriente que fluye por el inversor (corriente de drenador a fuente del transistor de canal n) cuando Vin = VM . De esta expresión vemos que la ganancia en la zona central de la VTC queda casi exclusivamente determinada por los parámetros de tecnología, especialmente los factores λ de modulación de longitud de canal.

Figura 5.16. Curva VTC de un inversor CMOS aproximada por tramos lineales [2]

El inversor

5.16

Robustez del inversor CMOS En este punto conviene hacer algún comentario respecto a la influencia de las variaciones

de los dispositivos como consecuencia del proceso de fabricación en la conducta estática del inversor. Como hemos comentado con anterioridad, esta conducta es, por fortuna, bastante insensible a estas variaciones. Así, en la figura 5.16 se ha ilustrado gráficamente cómo la variación en las dimensiones relativas de los dispositivos, por ejemplo, sólo tienen un impacto menor en las características estáticas.

Para confirmar la robustez de este inversor frente a las variaciones en otros parámetros tecnológicos, se ha simulado la característica de transferencia estática reemplazando los dispositivos nominales por sus versiones de mejor y peor caso. Las curvas “corner” (casos extremos) de comportamiento estático del inversor se dibujan en la figura 5.17, y se puede apreciar que se mantiene intacta la funcionalidad del inversor, variando sólo ligeramente el umbral de conmutación.

En relación con el escalado de tensión, cabe preguntarse si la operación del inversor CMOS resiste este escalado, y cuáles son los límites del mismo. Una primera conclusión de los cálculos efectuados con anterioridad es que la ganancia del inversor en la región de transición se incrementa con la disminución de la tensión de alimentación (VM es aproximadamente proporcional a VDD , y g depende inversamente con VM). El dibujo de las curvas VTC para tensiones de alimentación cada vez menores (parte izquierda de la figura 5.18) no sólo confirma nuestra suposición, sino que incluso muestra que el inversor sigue funcionando bien para tensiones de alimentación cercanas a las tensiones umbrales de los transistores que lo componen. Así, a una tensión de 0.5 V (sólo 100mV superior a estas tensiones umbrales), la región de transición mide sólo un 10% de la tensión de alimentación

Figura 5.17. Curvas VTC de un inversor CMOS combinando dispositivos de peor y mejor caso [2]

Figura 5.18. Curvas VTC de un inversor CMOS para tensiones de alimentación cada vez menores (transistores en tecnología de 0.25μ) [2]


5.17

(para una máxima ganancia de 35), mientras que esta anchura supone un 17% cuando esta tensión es de 2.5 V.

Entonces, si la reducción de la tensión de alimentación es tan beneficiosa para estas características, ¿por qué no operar los circuitos digitales a tensiones mínimas de alimentación?. Hay al menos tres razones para no hacerlo:

• La reducción indiscriminada de la tensión de alimentación tiene un impacto positivo en el consumo, pero otro muy negativo en el retardo de propagación.

• Las características estáticas se hacen cada vez más sensibles a las variaciones en los parámetros del dispositivo (p.e. la tensión umbral).

• El escalado de la alimentación supone reducir la excursión lógica, lo que hace al diseño más sensible al ruido externo.

Para proporcionar ciertas pistas que nos permitan conocer algo más acerca de los límites potenciales del escalado de tensión, se han dibujado en la parte derecha de la figura 5.18 la VTC del inversor para tensiones de alimentación de 200 a 50 mV, manteniendo las tensiones umbrales de los transistores. Sorprendentemente sigue obteniéndose una conducta de inversor, aun cuando la tensión de alimentación no sea suficiente para hacer conducir a los transistores. La explicación hay que buscarla en las corrientes subumbrales, suficientes para conmutar la puerta entre ambos niveles, y para proporcionar una ganancia suficiente para que las curvas VTC sean aceptables. Los bajos valores de corrientes de conmutación hacen, no obstante, que el circuito sea muy lento.

En torno a 100 mV se observa un deterioro significativo de las características; VOH y VOL ya no coinciden con los extremos de alimentación, y la ganancia en la región de transición se aproxima a 1. Para conseguir una ganancia suficiente como para que el circuito pueda utilizarse en una celda digital es necesario que la tensión de alimentación sea al menos el doble de kT/q (unos 50 mV); en torno a este voltaje el ruido térmico puede producir una operación incorrecta. Esta condición podemos expresarla como:

qkTVDD 4...2min > (5.21)

Esta expresión supone un límite real en el escalado de la tensión de alimentación, y sugiere que el único camino para hacer que los inversores CMOS operen por debajo de 100 mV es mediante la reducción de la temperatura ambiente.

Conducta dinámica

El retardo de propagación de un inversor CMOS queda determinado por el tiempo que se necesita para cargar y descargar el condensador equivalente de la salida (CL) a través de los transistores PMOS y NMOS. Este hecho conduce a la necesidad de conseguir valores de CL lo más pequeños posible para la realización de circuitos CMOS de altas prestaciones. Es conveniente, antes de nada, estudiar en detalle la capacidad equivalente que se encontrará un inversor que tenga conectado a otro inversor como carga.

Cómputo de capacidades

Para hacer el análisis tratable, el modelo de retardo de propagación que utilizaremos para el inversor CMOS estático asume que todas las capacidades se totalizan (concentran) en un condensador único de valor CL , situado entre el nodo de salida y GND. Esto supone una considerable simplificación de la situación real, incluso en el caso de un simple inversor. A continuación, presentaremos un procedimiento simplificado para estimar el valor de esta capacidad equivalente.

El inversor

5.18

La figura 5.19 muestra la cascada de dos inversores conectados, haciendo explícitas todas las capacidades (y sólo aquéllas) que influyen en la respuesta transitoria del nodo de salida (Vout). Por simplicidad no hemos puesto de manifiesto la resistencia parásita asociada a la conexión entre ambas puertas, dado que su valor será en todo caso muy inferior al de las resistencias de canal de los dispositivos a través de los cuales se realiza la carga y descarga de las capacidades, y por tanto su influencia en el cálculo del retardo podremos despreciarla. La entrada Vin supondremos que recibe la señal de una fuente ideal de tensión, con tiempos de subida y bajada nulos.

Podemos distinguir las siguientes componentes de capacidad para CL :

• Cgd12 . Dado que tanto M1 como M2 se encuentran en corte o saturación desde que comienza el transitorio hasta que se alcanza el 50% de la excursión lógica1, es razonable suponer que las únicas contribuciones de esta doble capacidad puerta-drenador se deban a los términos de solape (ver tema 4). En el modelo de condensador concentrado en el nodo de salida, esta componente se reemplaza por un condensador a tierra de valor doble debido al “efecto Miller”, que pone de manifiesto que el cambio de tensión efectiva entre los terminales de este condensador en una transición es en realidad el doble del cambio en la tensión de la salida, al variar ambas tensiones en sentidos opuestos. Este efecto se ilustra en la figura 5.20.

• Cdb1 y Cdb2 . Son las capacidades de unión entre los drenadores y el sustrato, y sabemos que son capacidades no lineales, fuertemente dependientes de la tensión aplicada. La mejor aproximación para simplificar el cálculo de estas componentes es utilizar el “factor de equivalencia de tensión” (ver tema 4), de forma que estas capacidades de unión se reducirán a condensadores lineales equivalentes cuyo tratamiento es mucho más sencillo. Por fortuna, esta simplificación no afecta significativamente a los valores de retardo lógico que se obtienen.

1 La afirmación de que uno de los transistores se encuentra en saturación a lo largo de todo este intervalo es sólo una aproximación, tal como veremos más adelante.

Figura 5.19. Capacidades parásitas a la salida de un inversor CMOS [2]

Figura 5.20. El efecto Miller en un condensador sometido excursiones de tensión de igual amplitud y opuestas entre sus extremos [2]


5.19

• Cw . Es la capacidad debida a los hilos de conexión. Si los inversores están próximos y la tecnología lo permite puede despreciarse su valor en los cálculos. En general no es este el caso, y a las conexiones dedicaremos un apartado más adelante en este tema.

• Cg3 y Cg4 . Son las capacidades totales de puerta de los transistores del inversor de carga, cuyo valor podemos estimar para cada uno de ellos según la expresión Cg = CoxWL. Esta expresión simplifica la situación real en dos aspectos. En primer lugar, supone que todos los componentes de las capacidades de puerta de ambos transistores están conectados entre el nodo de salida y tierra e ignora el efecto Miller de las capacidades puerta-drenador; esto último no produce un gran error, dado que podemos suponer que la puerta de carga no conmuta antes de que se alcance el 50%. En segundo lugar, suponemos que la capacidad de óxido es constante en el intervalo de interés, lo que no es cierto al depender de la región de operación; no obstante, durante la primera mitad del transitorio se puede suponer que uno de los dispositivos está siempre en región lineal, mientras el otro pasa de corte a saturación, lo que significa que el ignorar la variación de la capacidad resulta en una estimación pesimista de alrededor del 10%. De nuevo esta aproximación introduce sólo errores menores.

Cuando sólo hay un inversor conectado a la salida, si se calculan estas capacidades se llega a la conclusión de que aproximadamente la mitad de la capacidad de carga equivalente de la salida es debida al propio inversor (capacidades de unión y solape), mientras la otra mitad es atribuible a la puerta conectada a la salida (capacidades de puerta). Este último factor, denominado capacidad extrínseca, domina las prestaciones del inversor para altos fan-outs.

Ejemplo 5.4. Calcular las capacidades de un inversor CMOS de dimensiones mínimas en una tecnología de 1.2 μm, alimentado con una VDD de 2.5 V, y cuyo layout se ilustra en la figura 5.21.

Figura 5.21. Layout de dos inversores de geometría mínima en cascada [2]

El inversor

5.20

Retardo de propagación: análisis de primer orden

El retardo de propagación puede calcularse integrando la corriente de carga (o descarga) del condensador que concentra en el nodo de salida todas las capacidades anteriormente calculadas (CL). La expresión de este retardo es:

t Cdv

i vp LV

V

= ∫ ( )1

2

(5.22)

donde v representa la tensión en cada instante a través del condensador, y V1 y V2 representan las tensiones inicial y final de medida del retardo.

Un cálculo exacto de esta expresión es algo complejo, dado que la corriente es una función no lineal de la tensión. Sin embargo, puede obtenerse una aproximación razonable para el retardo de propagación si se reemplaza la corriente de carga (variable con la tensión) por una corriente fija, Iav , obtenida como el promedio de las corrientes en los puntos extremos de la transición de tensión. Con esta simplificación la expresión anterior se transforma en:

( )t

C V VIp

L

av≅

−2 1 (5.23)

Dado que el retardo de propagación se define como el tiempo para llevar la salida al 50% de la excursión lógica total, en la transición L→H los valores extremos de tensión serán: V1 = VOL y V2 = (VOH +VOL)/2; en la transición contraria V1 = VOH y V2 coincidirá con el valor del caso anterior. Como resultado, la expresión para ambos retardos de propagación (tpLH y tpHL) será idéntica:

( )t C

V VIp L

OH OL

av

=− / 2

(5.24)

Consideremos primero el retardo de propagación tpLH . Supondremos que la señal de entrada conmuta de forma abrupta de VDD a 0, con lo que el NMOS se pone en corte inmediatamente y es el PMOS el que conduce la corriente para cargar el condensador. Aplicando el modelo más sencillo de comportamiento tensión-corriente del MOSFET (modelo analítico), el transistor PMOS permanecerá en estrangulamiento mientras Vout < |VTp|, y en región triodo el resto del rango de salida. La gráfica de la corriente por el canal del transistor PMOS en este transitorio se ilustra de forma aproximada en la figura 5.22. Cuando la salida alcanza el punto medio de la excursión lógica, el transistor habrá alcanzado ya la región triodo (salvo que |VTp| tenga un valor exagerado), de forma que:

( ) ( ) ( )( )

( )

V V V

I Vk

V V V

I VV

k V VV V

OH OL DD

D outp

DD Tp p DD

D outDD

p DD TpDD DD

− =

= = − − + ⋅ −

=⎛⎝⎜

⎞⎠⎟ = − −

−−

⎡

⎣⎢

⎤

⎦⎥

02

1

2 2 8

2

2

λ (5.25)

Los valores que se obtienen de estas expresiones se promedian para obtener Iav :

Figura 5.22. Corriente a través del transistor de canal p en una conmutación de baja a alta [1]


5.21

( )I

I V I VV

av

out outDD

== + =

⎛⎝⎜

⎞⎠⎟0

22

(5.26)

Se puede obtener una expresión más simple si suponemos que el PMOS permanece en saturación en todo el rango de tensiones de salida entre 0 y VDD /2, dado que en esta región de operación se comporta muy aproximadamente como una fuente de corriente (esta suposición nos ha servido anteriormente también para simplificar el cálculo de la componente de CL debida a la capacidad puerta-drenador del primer inversor). Esta aproximación introduce sólo errores menores, de entre un 5% y un 8% según el valor de VDD. La corriente promedio de carga, en estas condiciones, es sencillamente la corriente de saturación:

( )Ik

V Vavp

DD Tp≅ − −2

2 (5.27)

donde hemos introducido la simplificación adicional de despreciar el efecto de modulación de longitud de canal. Introduciendo este valor en la expresión (5.24), el resultado para el retardo de propagación es:

( )t

C V

k V VpLH

L DD

p DD Tp

=− −

2 (5.28)

Cuando VDD >> |VTp| (lo que es una aproximación razonable para alimentaciones de 5 V, e incluso de 3.3 V), podemos simplificar aún más la expresión del retardo, que puede resultarnos muy útil para cálculos en primera aproximación:

tC

k VpLH

L

p DD

≅ (5.29)

Dada la simetría del problema, para el retardo tpHL obtendremos una expresión idéntica. Con todo esto, el retardo de propagación promedio en ambas transiciones valdrá:

( )t t tCV k kp pLH pHL

L

DD p n= + = +

⎛

⎝

⎜⎜

⎞

⎠

⎟⎟

12 2

1 1 (5.30)

La mayoría de las veces es deseable diseñar los inversores con retardos idénticos en una y otra transición. Esta condición puede conseguirse haciendo kp y kn aproximadamente iguales en valor, lo que da lugar también a una curva VTC simétrica. Como se ha comentado con anterioridad, la igualación de estos factores de ganancia significa hacer al dispositivo PMOS aproximadamente tres veces más ancho que el NMOS, lo que incide negativamente en la capacidad de carga (CL) por el efecto de incremento de las capacidades de difusión, solape y puerta de los dispositivos PMOS. Si la simetría de comportamiento entre ambos dispositivos no es un objetivo primario, es posible hacer más rápido el inversor por medio de la reducción de la anchura del PMOS, lo que incrementa algo el valor de tpLH (la resistencia del PMOS se ve incrementada), pero por el contrario disminuye significativamente tpHL. Existe un valor de compromiso para la relación geométrica entre el dispositivo PMOS y NMOS que optimiza el retardo promedio de propagación del inversor, y que puede demostrarse que vale (μn / μp)1/2, siendo μn y μp las movilidades de electrones y huecos en cada uno de los dos tipos de dispositivos.

Resistencia equivalente de canal

Una forma alternativa de calcular el retardo de propagación, muy útil en las simulaciones al nivel de conmutación, es recurrir a la modelización de los canales de los transistores (a

El inversor

5.22

través de los que se realiza la carga y descarga del condensador CL) como resistencias equivalentes. Aunque no pueda decirse ni mucho menos que el canal del transistor se comporte como una resistencia, el modelo resistivo da suficiente precisión para una primera estimación del retardo. De esta manera, las características dinámicas del inversor, y en particular su retardo de propagación, se podrán calcular mediante un sencillo circuito RC. En tal caso, el retardo de propagación se podrá evaluar a partir del comportamiento exponencial de la tensión de salida que, para el transitorio de descarga, viene dado por la expresión:

V t V eout DDt R R Cn L L( ) /( )= − + (5.31)

donde Rn representa la resistencia equivalente de canal y RL la resistencia equivalente de las interconexiones, que podremos despreciar en primera aproximación.

El principal problema para establecer un valor de resistencia equivalente de canal en toda una transición es el carácter no lineal de esta resistencia y su dependencia con el tiempo y el punto de operación del transistor. En la búsqueda de un valor promedio representativo de todo el transitorio, una aproximación razonable es tomar como dicho valor representativo el promedio de los valores de resistencia sobre la región de interés o, aún más simple, el promedio de los valores de resistencia en los puntos extremos de la transición. Esta aproximación funciona bien si la resistencia no experimenta fuertes no linealidades sobre el rango de promediado. Esto podemos expresarlo:

( )( ) ( ) ( )( ) ( ) ( )( )21

1212... 2

111 2

1

2

1

21tRtRdt

tItV

ttdttR

tttRpromedioR onon

t

t D

DSt

tononttteq +≅

−=

−== ∫∫=

(5.32)

Teniendo en cuenta esta aproximación, concretaremos el cálculo de la resistencia equivalente de canal para determinar el retardo de propagación de una puerta lógica. Vamos a partir en este caso del modelo de transistor saturado en velocidad para el cálculo de la resistencia equivalente de canal, dado que proporcionará valores más ajustados que el modelo analítico para las tecnologías profundamente submicrónicas actuales.

Supondremos el proceso de descarga del condensador equivalente del nodo de salida de una puerta a través del canal de un NMOS, según el esquema dibujado en la parte izquierda de la figura 5.23. Teniendo en cuenta la definición del retardo de propagación, de nuevo nos interesaremos por la descarga entre el valor inicial de tensión VDD y el punto medio de la excursión lógica (VDD/2). Suponiendo que la tensión de alimentación es sustancialmente mayor que la tensión de saturación de la velocidad (VDSAT), es fácil establecer que el transistor permanece saturado en velocidad a lo largo de toda la transición, con lo que el valor de la resistencia promedio que se obtiene de integrar la resistencia a lo largo del transitorio es:

Figura 5.23. Puntos de cálculo de la resistencia equivalente de canal a partir de la curva característica de un NMOS [2]


5.23

( ) ⎟⎠⎞

⎜⎝⎛ −≅

+−= ∫ DDn

DSATn

DDV

V nDSATnDDeq V

IVdV

VIV

VR

DD

DD

λλ 9

7143

12/1 2/

(5.33)

con ( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛−−⎟

⎠⎞

⎜⎝⎛=

2

2' DSATn

DSATnTDDn

nDSATnVVVV

LWkI

Podemos comprobar que se obtiene un valor similar simplemente promediando la resistencia en los extremos del intervalo, y simplificando el resultado mediante una expansión en serie de potencias de Taylor:

( ) ( ) ⎟⎠⎞

⎜⎝⎛ −≅⎟⎟

⎠

⎞⎜⎜⎝

⎛+

++

= DDnDSATn

DD

DDnDSATn

DD

DDnDSATn

DDeq V

IV

VIV

VIVR λ

λλ 651

43

2/12/

121 (5.34)

De estos resultados pueden extraerse tres conclusiones:

• La resistencia es inversamente proporcional a la ratio geométrica (W/L).

• Para VDD >> VT + VDSAT /2, la resistencia se hace virtualmente independiente de la tensión de alimentación, lo que puede apreciarse en la figura 5.24, que representa la dependencia de la resistencia equivalente con la tensión de alimentación.

• Cuando la tensión de alimentación se aproxima a VT la resistencia se incrementa de forma importante.

Calculada la resistencia equivalente, y conocido el valor de la capacidad equivalente de salida de un inversor, la determinación del retardo de propagación sigue un modelo sencillo RC, en donde la respuesta a un escalón sigue un comportamiento exponencial. El tiempo en alcanzarse el punto medio entre los extremos (50% de la excursión lógica) viene dado por la expresión:

( ) LeqnLeqnpHL CRCRt ⋅=⋅= 69.02ln (5.35) De esta expresión se hace obvio que si representamos el retardo de propagación del inversor en función de la tensión de alimentación, el gráfico resultante será formalmente idéntico al que representa la dependencia de la resistencia equivalente de canal frente a la tensión de alimentación.

Podemos hacer explícita la dependencia del retardo expresada en (5.35) respecto a los parámetros de la tecnología. Para ello sustituimos el valor de Req obtenido en (5.33) dentro de esta expresión del retardo, ignorando el efecto de modulación de longitud de canal:

( ) ( )2//52.0

4369.0 '

DSATnTnDDDSATnnn

DDL

DSATn

DDLpHL VVVVkLW

VCI

VCt−−

== (5.36)

En la mayoría de los diseños la tensión de alimentación se elige lo suficientemente alta como para que 2/DSATnTnDD VVV +>> , con lo cual el retardo se hace independiente de la tensión de alimentación y su valor es:

( ) DSATnnn

LpHL VkLW

Ct '/52.0= (5.37)

Figura 5.24. Dependencia de la resistencia equivalente de canal con la tensión de alimentación [2]

El inversor

5.24

Ésta es sólo una aproximación de primer orden, y el incremento en VDD proporciona en realidad una mejora en las prestaciones debida al factor de modulación de longitud de canal, lo que queda confirmado por la gráfica mostrada en la figura 5.25, que dibuja el retardo de propagación del inversor en función de la tensión de alimentación. Como cabía esperar, esta curva es virtualmente idéntica a la que en la figura 5.24 representa la resistencia equivalente de canal frente a VDD. Los cuadrados indican los valores de retardo evaluados según la ecuación (5.36), en la que se han considerado transistores saturados en velocidad; de ahí la desviación a valores bajos de la tensión de alimentación, en los que no se da este fenómeno.

La tabla 5.I muestra los valores de resistencia para transistores de geometría mínima en la tecnología de 0.5 μm, para dos tensiones (5 y 3.3 V), donde destaca la diferencia de valores entre ambos tipos de canal.

Si nos preguntamos por la precisión de la aproximación RC, la figura 5.26 puede suponer una respuesta. En ella se compara la respuesta temporal del modelo resistivo con una simulación SPICE en un transitorio de alta a baja, y se puede concluir que la aproximación resulta bastante optimista respecto al caso real.

Como consecuencia de todas las consideraciones previas, se vislumbran al menos tres líneas de actuación para minimizar el retardo de propagación de un inversor CMOS estático:

• Reducción de CL. En esta línea es conveniente recordar que existen tres factores que contribuyen a la capacidad de carga: la capacidad de unión de las difusiones del propio inversor, la capacidad de las interconexiones y el fan-out. Mediante un diseño cuidadoso del layout pueden reducirse los dos primeros términos.

• Incremento de kp y kn por medio de un incremento de la ratio W/L de los transistores. Con esto hay que tener cierto cuidado, dado que el incremento del tamaño de los transistores también incrementa las capacidades de unión y la de puerta, y esta última influirá negativamente en el fan-out de la puerta a cuya salida se conecte.

• Incremento de VDD. No es un factor sobre el que el diseñador usualmente tenga demasiado control, al depender implícitamente de la tecnología. Más aún, la tendencia en las tecnologías submicrónicas actuales es hacia la

Figura 5.26. Comparación del retardo exacto con el aproximado por la resistencia equivalente [1]

Figura 5.25. Retardo de propagación de un inversor CMOS en función de VDD [2]

Tabla 5.I. Valores de resistencia efectiva de canal para una tecnología de 0.5 μm [1]


5.25

disminución de esta tensión, por razones de consumo y de fiabilidad que analizaremos más adelante.

Indicar por último que, aunque los cálculos previos ofrecen una buena aproximación de la conducta dinámica de un inversor CMOS, existen una serie de factores adicionales que en rigor habríamos de haber tenido en cuenta, y que tendrán un efecto adverso sobre las prestaciones. Entre estos factores están los tiempos de subida y bajada de la señal de entrada y las resistencias de las regiones de fuente y drenador, que aparecen en serie con la resistencia equivalente del canal.

Ejemplo 5.5. Calcular los retardos de propagación de un inversor CMOS de dimensiones mínimas en una tecnología de 1.2 μm, alimentado con una VDD de 5 V, y conectado a otro inversor de las mismas características, tal como aparece en el layout de la figura 5.21.

Driving de cargas grandes

Como ya se ha indicado en apartados previos, los retardos de las puertas CMOS aumentan con el tamaño de las cargas capacitivas que tengan conectadas. Hay situaciones en las que estas cargas pueden ser mucho mayores que la representada por una puerta típica. Estas situaciones son:

Conexiones fuera del chip Conexiones a buses compartidos Señales de reloj o de control a múltiples puntos

La solución a este problema pasa por incrementar la disponibilidad de corriente a la salida de la puerta, diseñando transistores mucho mayores. El problema que se plantea a continuación es que estos transistores trasladan los inconvenientes de la alta capacidad de carga a la etapa previa, afectando negativamente al retardo de ésta.

Se puede minimizar el retardo en estas situaciones utilizando una cascada de etapas con transistores de tamaños progresivamente mayores. Esta cadena de inversores está representada en la figura 5.27, donde cada inversor representado puede producir α veces más corriente que la etapa previa (cada inversor tiene transistores con canales α veces más anchos). Se puede optimizar este factor α para mínimo retardo en función del cociente entre la capacidad final (Cbig) y la de una puerta de tamaño mínimo, optimizando consecuentemente el número de etapas. Se demuestra que el α óptimo coincide con el número e. En otras palabras, la “cadena” de driving con el menor retardo para una determinada carga final de salida será la que presente una relación exponencial en los tamaños de los transistores de las etapas sucesivas, con cada etapa proporcionando e veces más corriente que la anterior.

Figura 5.27. Inversores en cascada para el driving de grandes cargas [1]

El inversor

5.26

Consumo de potencia y producto potencia-retardo Uno de los aspectos más importantes en el diseño lógico es el relativo al consumo de

potencia de los circuitos lógicos, factor que limita, como sabemos, el número máximo de puertas que pueden integrarse en un circuito. Por encima de esta limitación absoluta, cada vez más se exigen diseños de bajo consumo que permitan operaciones prolongadas de sistemas operados por baterías.

De los apartados anteriores, debe de haber quedado claro que el inversor estático CMOS tiene una curva VTC casi ideal (forma simétrica, extensa excursión lógica y altos márgenes de ruido), y unas prestaciones dinámicas que pueden hacerse aceptablemente buenas. Sin embargo, la principal razón para que el CMOS estático se haya impuesto en la actualidad como la tecnología dominante para diseños de muy alta complejidad es su casi nulo consumo de potencia en estado estacionario. Como consecuencia de ello, las puertas CMOS son las más eficientes en el uso de la potencia para realizar computaciones digitales. A continuación analizaremos de manera detallada las diferentes componentes de consumo de estas puertas.

Consumo estático2

Idealmente, el consumo estático de un inversor CMOS es cero, dado que siempre estará cortado uno de los dos dispositivos. Siempre existe, no obstante, una corriente de pérdidas (leakage current) que fluye a través de las uniones en inversa formadas entre las difusiones de fuente y drenador y el sustrato. Esta contribución, sin embargo, suele ser tan pequeña que puede ignorarse, al representar valores entre 0.1 y 0.5 nA a temperatura ambiente. Estos niveles de corriente dan lugar a que, por ejemplo, para un circuito con un millón de dispositivos operados a una tensión de alimentación de 5 V, el consumo por esta causa sea de 0.5 mW, lo que no es mucho. Hay que tener en cuenta, no obstante, que esta corriente inversa de unión se incrementa exponencialmente con la temperatura.

Una fuente de corriente de pérdidas más importante reside en la conducción subumbral de los transistores. Ya analizamos en el tema 4 la influencia de la tensión umbral en este efecto, y la necesidad de diseñar dispositivos con tensiones umbrales no demasiado pequeñas para mejorar el comportamiento de los MOSFET a tensión nula de puerta (cuando deben operar como interruptores abiertos). Para minimizar esta componente de consumo por conducción subumbral, los dispositivos de bajo consumo normalmente se diseñan con tensiones umbrales cuyos valores son superiores a un mínimo establecido (entre 0.35 y 0.45 V).

Agregando las dos contribuciones de corriente de pérdidas, la disipación de potencia estática puede expresarse de la siguiente manera:

P I Vstat leakage DD= (5.38) Esta contribución de la corriente de pérdidas a la disipación de los circuitos MOS crece conforme avanza la miniaturización de los dispositivos (ver tema 4), habiéndose de tener muy en cuenta en aplicaciones de muy bajo consumo, en campos tales como la electrónica médica y los sistemas portátiles.

Por último comentar que, aunque para un cálculo preciso haya que tener en cuenta esta componente estática, la mayor parte de la potencia consumida en una puerta se debe a la conmutación. En las siguientes secciones consideraremos por separado las dos componentes en que puede dividirse este consumo dinámico.

2 Para los interesados en conocer más acerca de los mecanismos de corriente de pérdidas en circuitos MOS, existe un excelente trabajo donde se revisan dichos mecanismos en los circuitos submicrónicos:

K. Roy, S. Mukhopadhyay and H. Mahmoodi (2003) “Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits”. Proceedings of the IEEE, vol.91, no.2, pp.305-327.


5.27

Consumo dinámico debido a la capacidad de carga (CL)

Para estimar esta componente del consumo, utilizaremos un modelo de carga a la salida como el representado en la figura 5.28, en donde RL y CL representan los parásitos que el inversor encuentra en su salida, debidos a las puertas que tiene conectadas y a los hilos que realizan las conexiones. En el análisis de este término de disipación omitiremos la resistencia parásita, dado que su valor será pequeño frente a las resistencias de canal en todos los casos. Más aún, en realidad las resistencias no intervienen en el cálculo de la potencia consumida por este mecanismo de carga y descarga de la capacidad equivalente de salida, tal y como comprobaremos más adelante.

Para analizar esta componente de consumo dinámico, comencemos por el transitorio de carga del condensador CL a través del canal del transistor PMOS (figura 5.29(a)), asumiendo que el transistor NMOS se corta de forma instantánea al iniciarse el transitorio. Cada vez que este condensador se carga, su tensión cambia de 0 a VDD , con lo que se extrae de la fuente de alimentación una cierta cantidad de energía. Parte de esta energía se disipa en el dispositivo PMOS, mientras que la restante se almacena en la capacidad de carga. En la transición contraria (salida de alta a baja), este condensador se descarga, y la energía almacenada se disipa en el transistor NMOS.

Podemos realizar un cálculo preciso de esta energía considerando, por un lado, la energía extraída de la fuente de alimentación (EVDD), y por otro lado la que se almacena en el condensador (EC). Ambos términos pueden deducirse integrando la potencia instantánea en el periodo de interés. Las formas de onda de la tensión de salida y de la corriente a través del canal del PMOS se ilustran en la figura 5.29(b), y las expresiones para las energías quedan:

E i t V dt V Cdvdt

dt C V dv C VVDD VDD DD DD Lout

L DD out

V

L DD

DD

= = = =∞ ∞

∫ ∫ ∫( )0 0 0

2 (5.39)

E i t v dt Cdvdt

v dt C v dvC V

C VDD out Lout

out L out out

VL DD

DD

= = = =∞ ∞

∫ ∫ ∫( )0 0 0

2

2 (5.40)

Figura 5.28. Circuito para el análisis del consumo [1]

Figura 5.29. Transitorio de carga del condensador equivalente de salida: formas de onda de tensión y corriente [2]

(a) (b)

El inversor

5.28

De estas expresiones se deduce que sólo la mitad de la energía proporcionada por la fuente de alimentación se almacena en CL; la otra mitad se ha disipado en el transistor PMOS. Hay que destacar también que esta disipación de energía es independiente del tamaño (y en consecuencia de la resistencia del canal) del transistor de salida. Esta independencia es lógica, dado que el condensador de salida se carga (o descarga) completamente en cada transitorio, con lo que la energía asociada será independiente de la velocidad a la que se cargue, determinada ésta por la resistencia del canal.

Durante el transitorio de descarga, la carga del condensador es retirada, y la energía que tenía almacenada se disipa en el dispositivo NMOS. De nuevo la energía será independiente de la resistencia del dispositivo. Así, en cada ciclo de conmutación (compuesto por dos transiciones opuestas) se extrae de la fuente una cantidad fija de energía igual a CL×VDD

2. Si el inversor es conmutado f0→1 veces por segundo en promedio, el consumo de potencia será:

P C V fdyn L DD= →2

0 1 (5.41)

La importancia creciente en los circuitos actuales de este término de disipación es consecuencia de los progresivos avances de la tecnología, que empujan las frecuencias de funcionamiento a valores cada vez más elevados, mientras la capacidad total de los chips también se hace cada vez mayor al integrarse cada vez más dispositivos en un die. Consideremos, por ejemplo, una tecnología CMOS de 0.25 μm funcionando a 500 MHz, con una capacidad promedio de 15 fF/puerta; esto supondrá un consumo por puerta (alimentada a 2.5 V) de aproximadamente 50 μW. Para un diseño de un millón de puertas y suponiendo que ocurre una transición en cada flanco de reloj, esto representaría un consumo de 50 W, lo que está cerca del límite de la disipación máxima permitida en un CI con cualquier encapsulado.

Afortunadamente, esta evaluación es pesimista, dado que no todas las puertas del circuito integrado conmutan a la frecuencia completa de 500 MHz. La “actividad” real en el circuito es sustancialmente menor, y puede introducirse en el cómputo reemplazando la capacidad física promedio CL por una capacidad “efectiva”, CEFF = α⋅CL , que representa el valor promedio de la capacidad que es conmutada en un ciclo. En nuestro ejemplo, un factor de actividad del 20% reduce el consumo promedio a 10 W.

Por otra parte, el valor calculado no tiene en cuenta el driving de los circuitos directamente conectados a los pines de salida del encapsulado, que normalmente consume una cantidad sustancial de la potencia. Así, supongamos que el chip de nuestro ejemplo sólo tiene 100 pines de salida, cada uno cargado con 20 pF (lo que puede ser un valor típico), y conmutados a una frecuencia de 20 MHz entre 0 y 5 V. Esto da lugar a un consumo adicional de 1 W.

Por último, insistir en que el problema del consumo va agravándose conforme se incrementa la complejidad de los circuitos integrados. Ésta es una de las razones por las que las tensiones de alimentación van haciéndose cada vez menores, reduciéndose progresivamente los estándares de tensión (5 → 3.3 → 2.5 → 1.8 …). La reducción de consumo depende de forma cuadrática de la disminución de la tensión de alimentación, tal y como hemos visto, aunque afecta de manera negativa al retardo, como se evidencia de la expresión (5.30) y la figura 5.25. El balance neto de disminuir la tensión de alimentación es positivo, no obstante, aun sólo considerando el criterio disipación-retardo, si bien existen otros criterios de fiabilidad que también aconsejan dicha disminución.


5.29

Consumo debido a las corrientes por conducción simultánea de ambos dispositivos

La suposición que hemos hecho de que los tiempos de subida y bajada son nulos, en realidad no es correcta. El valor no nulo de estos tiempos da lugar a que exista un camino de baja resistividad entre VDD y GND durante un corto intervalo de tiempo en cada conmutación (mientras los transistores conducen simultáneamente), circulando una corriente de cierto valor en dicho intervalo. La figura 5.30(a) muestra la dependencia de esta corriente con la tensión de entrada al inversor, mientras la parte (b) de esa misma figura representa de forma esquemática las espigas de corriente que se producen durante un transitorio por esta causa, cuando los tiempos de subida y bajada en la entrada no son nulos. Podemos hacer un cálculo aproximado de la potencia consumida por esta corriente, si suponemos que las espigas de corriente representadas en la figura tienen forma triangular y que VDD >> |VT|. La energía disipada será entonces:

E VI t

VI t t t

V Idp DDpeak r

DDpeak f r f

DD peak= + =+

2 2 2 (5.42)

siendo tr y tf los tiempos de subida y bajada, respectivamente. En estas condiciones, el consumo de potencia será:

Pt t

V I fdpr f

DD peak=+2

(5.43)

El valor de Ipeak queda determinado por la corriente de saturación de los dispositivos, siendo proporcional a los tamaños de los transistores.

En general, la potencia consumida por esta causa es sensiblemente inferior a la debida a la carga y descarga de los condensadores equivalentes de salida, y puede ser ignorada en primera aproximación.

Ejemplo 5.6. Utilizar el simulador analógico para obtener la curva de corriente de conducción simultánea en función de la tensión de entrada, en un inversor CMOS de dimensiones mínimas en una tecnología de 1.2 μm, alimentado con una VDD de 5 V. Representar el comportamiento en conmutación de esta corriente para una señal de entrada con tiempos elevados de subida y bajada.

Energía por operación o producto potencia-retardo (PDP)

Como se ha indicado con anterioridad, el valor del producto potencia-retardo o PDP es una medida de la calidad de una puerta lógica (“cifra de mérito”) y mide la energía consumida

Figura 5.30. Corriente de conducción simultánea en un inversor CMOS estático [2]

(a) (b)

El inversor

5.30

por la puerta en cada evento de conmutación (es decir, una transición 0→1 ó 1→0). Suponiendo que la puerta se conmuta a su máxima velocidad, ( )ptf 2/1max = , e ignorando las contribuciones por corrientes de pérdidas y por conducción simultánea, el valor del PDP para el inversor CMOS estático es:

PDP P t C V f tC V

average p L DD pL DD= × = =2

2

2max (5.44)

La energía consumida en cada ciclo completo de conmutación (doble transición 0→1 1→0) será justamente el doble del valor PDP. A partir de esta expresión se observa que el PDP de una puerta CMOS es sólo una función de la capacidad de carga y de la tensión de alimentación, con lo que la reducción de alguna de estas dos variables mejorará las prestaciones globales de esta lógica.

La validez del PDP como una medida de la calidad de un proceso tecnológico o topología de puerta es cuestionable. Mide la energía necesaria para conmutar una puerta, pero este número puede hacerse arbitrariamente bajo reduciendo la tensión de alimentación, lo que nos conduciría a que el voltaje óptimo para operar un circuito sería el menor compatible con la conservación de su funcionalidad. Sin embargo, esto puede comprometer las prestaciones, tal y como se ha comentado con anterioridad.

Una medida más apropiada, por tanto, debería combinar prestaciones y energía, y esta medida es el “producto energía-retardo” o EDP, cuya definición es:

EDP PDP t P tC V

tp average pL DD

p= × = =22

2 (5.45)

Conviene analizar la dependencia de EDP respecto a la tensión de alimentación, dado que energía y retardo quedan afectados por VDD de forma opuesta, para encontrar un valor de tensión de alimentación que optimice simultáneamente ambos parámetros. Suponiendo que ambos transistores del inversor tienen valores comparables de tensión umbral y de saturación, podemos simplificar la expresión del retardo de propagación presentada en (5.36) de la siguiente manera:

tC V

V V VpL DD

DD T DSAT≈

− −α

/ 2 (5.46)

donde α es un parámetro de tecnología. Sustituyendo este valor en la expresión de EDP:

( )EDPC V

V V VL DD

DD T DSAT

=− −α 2 3

2 2/ (5.47)

Esta expresión es válida en la medida en que los dispositivos estén saturados en velocidad, lo que deja de ser cierto para bajos valores de VDD, aunque este hecho no distorsiona los resultados globales del análisis.

El valor óptimo de la tensión de alimentación se obtiene derivando la expresión (5.47) respecto a VDD e igualando el resultado a 0. El resultado para VDD es:

( )V V VDD opt T DSAT= +32

2/ (5.48)

La conclusión más significativa de este análisis es que el valor de tensión de alimentación que optimiza simultáneamente prestaciones dinámicas y energía es bastante bajo. Para tecnologías submicrónicas con umbrales en el rango de los 0.5 V, el valor óptimo de VDD se sitúa en torno a 1 V. La figura 5.31 representa el producto energía-retardo para una tecnología CMOS de 0.25 μm, en donde puede apreciarse que el valor óptimo de tensión de alimentación se sitúa en torno a los 1.1 V.


5.31

3. PUERTAS COMBINACIONALES EN CMOS El estudio del inversor abordado en el apartado previo vamos a extenderlo a otras puertas digitales simples, tales como las estructuras NOR o NAND. En todo caso, restringiremos nuestro estudio a la lógica combinacional, integrada por circuitos que tienen la propiedad de que en cualquier instante de tiempo las salidas del circuito se relacionan directamente con las entradas en ese instante a través de alguna expresión booleana (salvando los retardos de propagación). En la otra clase de circuitos, los secuenciales o regenerativos, la salida no es sólo función de los datos de entrada actuales, sino que también lo es de los valores previos de dichas entradas, que representan la historia del sistema (circuitos con “memoria”).

La lógica combinacional forma el núcleo de la mayoría de los circuitos integrados digitales. Los requerimientos de diseño impuestos a estos circuitos lógicos varían ampliamente. El área es a menudo un factor primario, dado que tiene un impacto directo sobre el coste. En muchos diseños avanzados, sin embargo, es la velocidad el factor fundamental, tal como ocurre por ejemplo en los microprocesadores actuales. Para otras aplicaciones, la minimización del consumo de potencia es el factor crucial, sobre todo cuando se trata de aplicaciones portátiles operadas por batería (telefonía móvil, por ejemplo). Estos diferentes requerimientos de diseño normalmente se concretan en el uso de diferentes “estilos” de circuito, o incluso en diferentes tecnologías de implementación. En este apartado revisaremos los estilos de diseño de puertas más extendidos en tecnología CMOS, al ser la tecnología hegemónica en la actualidad. 3.1. Diseño CMOS estático El inversor CMOS estático presentado en el apartado previo posee unas propiedades excelentes en diversos aspectos: baja sensibilidad al ruido y a variaciones en el proceso de fabricación, buenas prestaciones de velocidad y baja potencia disipada. La mayoría de estas propiedades pueden ser llevadas a puertas lógicas más complejas implementadas mediante la misma topología de circuito. Sin embargo y por desgracia, el fan-in es un factor que

Figura 5.31. Gráficas de energía, retardo y producto energía-retardo en una tecnología CMOS de 0.25 μm [2]

Puertas combinacionales en CMOS

5.32

condiciona este buen comportamiento, de forma que puertas CMOS complejas tales como NAND de tres o más entradas son demasiado grandes y lentas. Para mitigar estos problemas, se han propuesto otros estilos de diseño que, como veremos en este apartado, son clasificables en dos categorías amplias: circuitos estáticos y circuitos dinámicos. En los circuitos estáticos el nodo de salida se encuentra permanentemente conectado a VDD o GND vía un camino de baja resistencia (excepto durante los transitorios de conmutación), y las salidas de las puertas toman durante “todo el tiempo” los valores de la función booleana implementada por el circuito. Esto contrasta con los circuitos dinámicos, cuyo funcionamiento se basa en el almacenamiento temporal de valores de carga en las capacidades asociadas a nodos separados de los terminales de fuente por caminos de alta impedancia. Esta aproximación dinámica presenta la ventaja de que las puertas resultantes son más simples y rápidas, pero su diseño y operación están influidos por una mayor sensibilidad al ruido.

Comenzaremos con la revisión de los circuitos CMOS estáticos, de forma que en este apartado describiremos los estilos más utilizados de diseño de este tipo. El primero de ellos, que denominamos CMOS complementario, consiste en la extensión del inversor estudiado en la sección previa a puertas lógicas de más de una entrada.

CMOS complementario Una puerta estática CMOS es una combinación de dos redes de transistores, la de pull-up

(PUN - pull-up network), integrada exclusivamente por transistores de canal p, y la de pull-down (PDN), integrada por transistores de canal n, cuya conexión se esquematiza en la figura 5.32. Estas redes deben diseñarse de tal manera que, en estado estacionario, una y sólo una de ellas proporcione al nodo de salida un camino de baja resistencia a un extremo de alimentación. Desde el punto de vista de diseño lógico, una conexión en serie de transistores en cualquiera de las redes corresponde a una operación AND de sus entradas, mientras una conexión en paralelo representa una operación OR, realizándose siempre una inversión en la salida. Dado que ambas redes son “duales” (en el sentido indicado de conducir alternativamente según la combinación de entradas), una conexión paralelo de transistores en

Figura 5.32. Puerta lógica complemen-taria, combinación de PUN y PDN [2]

Figura 5.33. Esquemas de puertas NAND y NOR en CMOS estático [1]


5.33

la PUN debe tener asociada una conexión serie en la PDN, y viceversa.

En la figura 5.33 se representan los esquemas de circuito de sendas puertas CMOS estáticas de dos entradas, que realizan las funciones NAND y NOR. Además de estas puertas simples, existen formas algo más complejas de puertas, como las denominadas and-or-invert (AOI) y or-and-invert (OAI), que implementan sumas de productos y productos de sumas (ver figura 5.34). Este tipo de puertas más complejas son utilizadas por los programas de optimización lógica para producir layouts muy eficientes.

El diseño del layout físico de las puertas lógicas va íntimamente unido a las prestaciones globales del circuito digital (área, velocidad y disipación), como ya se ha indicado. Este diseño constituye un procedimiento iterativo que se inicia especificando la topología de circuito para realizar una determinada función lógica, y a continuación se calcula el tamaño de los transistores para verificar unas determinadas prestaciones de velocidad o área.

En el marco de las reglas de diseño SCMOS, presentadas en el capítulo previo, la figura 5.35 ilustra los layouts de sendas puertas NAND y NOR de dos entradas. Sobre estas estructuras geométricas debemos hacer un par de comentarios. El primero se refiere al hecho de que los transistores de pull-up (canal p) no suelen realizarse con geometrías mínimas, al

Figura 5.34. Esquema de puerta AND-OR-invert-21 (AOI-21) [1]

Figura 5.35. Layouts de puertas NAND y NOR de dos entradas [1]


5.34

menos en lo que a anchura se refiere, de cara a compensar la ya comentada diferencia de movilidades entre electrones y huecos (ecualización de los factores de ganancia). En segundo lugar, los transistores de una puerta presentan una densidad de empaquetamiento superior a la de los inversores individuales (la puerta NAND, por ejemplo, no ocupa mucha más área que el inversor), por lo que siempre que se pueda se utilizarán puertas en la síntesis de una determinada función lógica.

La tecnología CMOS permite pocas variaciones sobre la organización física de la celda básica; las líneas VDD y GND (VSS) corren en “raíles” a lo largo de la celda, con los transistores tipo n a lo largo del raíl GND y los de tipo p a lo largo de VDD . Por otra parte, las entradas y salidas a una puerta se presentan sobre capas diferentes, entrando las señales a través de polisilicio y presentándose las salidas sobre la primera capa de metal. Una conexión en cascada entre celdas exigirá, por tanto, vías para conectar las señales de salida y de entrada de las celdas consecutivas.

Las puertas estáticas en CMOS complementario heredan las buenas propiedades estáticas y dinámicas del inversor CMOS. Así, exhiben una excursión lógica que se extiende entre los extremos de la tensión de alimentación (rail-to-rail) ni presentan disipación estática más allá de las corrientes de pérdidas.

El análisis de las características de transferencia de tensión y de los márgenes de ruido es, sin embargo, más complicado que en el caso del inversor, dado que dependen de los patrones digitales aplicados a las entradas. Si consideramos la puerta NAND de dos entradas dibujada en la parte izquierda de la figura 5.36, existen tres posibles combinaciones de entradas que producen una conmutación de la salida de alta a baja: A = B= 0→1, A = 1 B = 0→1, B = 1 A =

0→1. Las curvas VTC exhiben diferencias significativas según la configuración de entradas; en el primero de los casos ambos transistores del pull-up se ponen simultáneamente en conducción, lo que supone una resistencia equivalente muy reducida, mientras en los dos últimos sólo conducirá un dispositivo. La diferencia entre los dos últimos casos es consecuencia de la tensión en el nodo interno entre los dos dispositivos NMOS, y del efecto de cuerpo que esta tensión produce en el transistor M2; esto supone que la tensión umbral de este dispositivo será superior a la que presenta M1, y por tanto presentará mayor resistencia de canal ante la misma tensión de puerta.

Figura 5.36. VTC de una puerta NAND de dos entradas, que depende del patrón de entradas. La anchura de los canales de los PMOS es 1.5 veces la de los NMOS [2]


5.35

En cuanto a las características dinámicas, una de las más reseñables del inversor es que posee unos tiempos comparables de subida y bajada, bajo relaciones geométricas adecuadas de los transistores p y n (lo que proporciona además simetría a la curva VTC). Pensando en trasladar esta propiedad a las puertas estáticas CMOS, es necesario tomar ciertas medidas. En efecto, cuando se trata de puertas de más de una entrada, de nuevo las características dinámicas de la celda quedan fuertemente afectadas por el patrón digital que se presenta en las entradas y que produce la conmutación de la salida. El diseño de las dimensiones relativas de los dispositivos para conseguir la igualación de tiempos en ambas transiciones, con independencia de las combinaciones posibles de las entradas, inevitablemente nos conduce a tener que considerar la situación del peor caso.

Para ilustrar este aspecto, supongamos la puerta NAND de dos entradas representada en la figura 5.37(a), en donde hemos simplificado el esquema de transistores utilizando el modelo resistencia-interruptor de los dispositivos, y considerando un único condensador equivalente que concentra todas las componentes de capacidad en el nodo de salida de la puerta. Supondremos primero que las resistencias equivalentes de los canales de todos los transistores son idénticas y equivalentes a la del transistor NMOS de tamaño mínimo. Para determinar el tamaño de los dispositivos que garantice unos tiempos de subida y bajada iguales o menores que los del inversor de referencia, debemos considerar la combinación de entradas que produce el peor caso. En la transición de salida L→H el peor caso corresponde a un solo transistor de canal p conduciendo, dado que la conducción de ambos reduce la resistencia equivalente y, por consiguiente, el retardo de la red RC. El peor caso de tpLH , por tanto, puede estimarse en este modelo RC como 0.69×Rp×CL (el tiempo que la exponencial tarda en alcanzar el 50% del valor final). En la transición contraria, tpHL se hace 2×0.69×Rn×CL , dado que el peor caso (y único posible) es que conduzcan los dos dispositivos de canal n en serie. En este caso, para igualar el tiempo de bajada del inversor de referencia es necesario duplicar la anchura de los dispositivos NMOS, lo que reducirá a la mitad el valor de la resistencia de la expresión de tpHL. Un análisis similar nos conduce a que los dispositivos PMOS de la puerta NOR de la parte (b) de la figura 5.37 deberán duplicar su anchura para mantener las propiedades dinámicas del inversor de referencia.

Si se considera el efecto de saturación de velocidad, las consideraciones anteriores conducen a condiciones menos exigentes; la igualación de los tiempos de subida y de bajada pasa en este caso por multiplicar las anchuras de los dispositivos en serie por un factor de 1.5 (en lugar de 2), dado que en procesos submicrónicos los transistores apilados están menos sometidos al efecto de saturación de velocidad. Por contra, si se considera el efecto de cuerpo, que afecta a los transistores más cercanos al nodo central, en rigor deberán hacerse más anchos estos dispositivos que los que se conectan a los terminales de alimentación.

Entendido el mecanismo de retardo en una puerta CMOS complementaria, resulta sencillo llegar a la conclusión de que dicho retardo se deteriora rápidamente conforme aumenta el fan-in. Esto es debido, en primer lugar, a que el gran número de transistores (2N, si N es el número de entradas) incrementa la capacidad total de la celda, tanto en el nodo de

Figura 5.37. Modelos de conmutación de puertas CMOS complementarias [2]

(a) (b)


5.36

salida como en los nodos internos. En segundo lugar, una conexión en serie ralentiza también el funcionamiento de la puerta, al incrementarse la resistencia equivalente. Aunque esto puede resolverse haciendo más anchos los dispositivos, como ya se ha indicado, no se obtiene demasiada mejora en la velocidad por el efecto adverso que esto representa para las capacidades parásitas.

Puede establecerse una dependencia del retardo de una puerta CMOS complementaria en función del fan-in y del fan-out, cuya expresión es:

t a FI a FI a FOp = + +1 22

3 (5.49) donde FI y FO son el fan-in y el fan-out de la puerta, y a1 , a2 y a3 son factores de peso función de la tecnología. La dependencia lineal con el fan-out puede entenderse del hecho de que la capacidad de carga crece linealmente con dicho fan-out. La dependencia cuadrática con el fan-in es consecuencia de que, al aumentar éste, tanto la capacidad CL (proporcional al número de transistores) como la resistencia equivalente del canal crecen de forma proporcional, lo que en conjunto proporciona una dependencia cuadrática. Una conclusión inmediata de lo anterior es que puertas con un fan-in superior a 3 deben evitarse, al ser demasiado lentas.

Ejemplo 5.7. Diseñar en CMOS estático la función: F = (D+A (B+C))’

y dimensionar apropiadamente los transistores de cada una de las redes.

Lógica proporcional (ratioed) A pesar de la robustez y facilidad de diseño de la lógica CMOS complementaria, existen

algunos diseños que imponen restricciones muy estrictas de área, complejidad o velocidad, y en estos casos puede recurrirse a diseños alternativos de puerta. Una forma de reducir la complejidad del CMOS estático es volver a una aproximación similar a la utilizada en las familias MOS primitivas. En lugar de una combinación de redes PUN y PDN se diseña una red simple PDN con transistores NMOS, que realiza la función lógica, siendo polarizada por un único dispositivo de carga. En la figura 5.38 se muestran dos estructuras de este tipo, una con transistor de carga NMOS de empobrecimiento y otra con carga PMOS, denominándose esta última estructura “pseudo-NMOS”.

La operación que realizan estas estructuras se puede resumir como sigue: para una combinación de entradas que no activen el PDN, éste estará cortado y la salida será llevada a alta por la carga. Al activarse el PDN, se establecerá un camino a tierra y la tensión de salida quedará determinada por el divisor de tensión formado por la resistencia equivalente de los canales del PDN (RPDN) y la del transistor de carga (RL):

VR

R RVOL

PDN

L PDNDD=

+ (5.50)

Para mantener el margen de ruido en baja a un valor apropiado es necesario que la resistencia equivalente de la carga sea mucho mayor que la del PDN, lo que exige un diseño cuidadoso de la proporción geométrica (ratio) de Figura 5.38. Estructuras lógicas proporcionales [2]

(a) (b)


5.37

ambos tipos de dispositivos. Por esta razón a este tipo de lógica se la denomina “proporcional” (ratioed).

Si analizamos estos circuitos desde el punto de vista dinámico, los retardos de propagación en ambas transiciones vendrán dados de forma aproximada por las siguientes expresiones:

( )t R C

t R R C

pLH L L

pHL L PDN L

=

=

0 69

0 69

.

. || (5.51)

Según esta expresión de tpLH , y de cara a verificar las restricciones dinámicas, la resistencia equivalente del transistor de carga debería tener un valor tan pequeño como sea posible. Sin embargo, esta condición entra en conflicto con la necesidad de hacerla mucho mayor que RPDN , cuya disminución excesiva daría lugar a un consumo elevado. Este compromiso es el que ha dado lugar a las diferentes configuraciones de cargas que se han propuesto como alternativas al CMOS complementario. A modo de comparación, en la figura 5.39 se ilustran las curvas de polarización de los dos esquemas representados en la figura 5.38, que utilizan un único dispositivo MOSFET como carga. Estas curvas se representan junto a la recta de carga que proporcionaría una resistencia de valor apropiado, que en todo caso resulta inferior en prestaciones a cualquiera de las dos configuraciones con transistor (menor corriente disponible en cualquier punto), y junto a la característica de una fuente de corriente, que podríamos considerar como el dispositivo ideal de carga.

Ejemplo 5.8. Determinar los puntos de interés de la curva VTC de un inversor con carga de empobrecimiento construido con transistores NMOS de dimensiones mínimas en una tecnología de 1.2 μm, alimentado con una VDD de 5 V. Suponer que el transistor de empobrecimiento tiene una tensión umbral del mismo valor absoluto que el transistor excitador de enriquecimiento.

En lo que resta nos centraremos en la estructura pseudo-NMOS, cuyas prestaciones de corriente de carga resultan, a la vista de los gráficos de la figura 5.39, claramente superiores a la puerta con carga de empobrecimiento, al ser más cercanas a las de la fuente de corriente ideal.

En la estructura pseudo-NMOS la tensión VOH se iguala a VDD , como en el caso del CMOS complementario, dado que la red PDN estará cortada. La diferencia principal con el CMOS complementario se encuentra en VOL , que no coincide con GND ya que el transistor de carga conduce siempre. Para calcular este valor de VOL igualaremos las corrientes a través del dispositivo de carga y el de excitación (que por simplicidad consideraremos que es único) cuando Vin = VDD . Si suponemos la tensión de salida suficientemente pequeña el PMOS se encontrará saturado en velocidad y el NMOS estará en región triodo, con lo que la igualación de las corrientes conduce a la expresión:

( ) ( )k V V VV

k V V VV

n DD Tn OLOL

p DD Tp DSATpDSATp− −

⎛⎝⎜

⎞⎠⎟ + − − −

⎛

⎝⎜

⎞

⎠⎟ =

2 2

2 20 (5.52)

Figura 5.39. Curvas de carga para diferentes tipos de dispositivos [2]


5.38

donde no hemos incluido el efecto de modulación de longitud de canal que se superpone en el modelo simplificado de análisis manual. Podemos resolver VOL de esta expresión y el resultado es:

( )( )V

k V V V

k V V

WW

VOLp DD Tp DSATp

n DD Tn

p p

n nDSATp≅

+

−≅μμ

(5.53)

Es obvio que VOL depende de la proporción entre las anchuras del transistor de carga y el excitador (NMOS), y que el PMOS de carga debe ser bastante más estrecho que los transistores de la red PDN. Por desgracia, esto tiene un impacto negativo en el retardo de propagación correspondiente al transitorio de carga del nodo de salida (L→H), dado que se limita la disponibilidad de corriente del PMOS.

Todo diseñador de lógica pseudo-NMOS debe hacer frente a ciertos problemas. El primero de ellos tiene que ver con la asimetría de la curva VTC, dado que los diferentes factores de ganancia de los transistores desplazan el umbral de conmutación (VM) respecto del centro de la excursión lógica. Además, la puerta tiene también unas características dinámicas (tiempos de subida y bajada) desiguales en función de la transición, dadas las diferentes características de las resistencias equivalentes de carga y descarga del condensador de salida. Una última desventaja, común a todas las estructuras proporcionales, es el consumo estático de potencia cuando la salida se encuentra en baja, al existir un camino de corriente entre los extremos de alimentación. El consumo de potencia promedio en este estado puede deducirse fácilmente de la corriente entregada por la carga en VOL:

( )P V I V k V V VV

av DD low DD p DD Tp DSATpDSATp= = ⋅ − − −

⎛

⎝⎜

⎞

⎠⎟

2

2 (5.54)

En suma, y como consecuencia de todo lo anterior, la lógica pseudo-NMOS es una opción atractiva sólo en ciertos casos, en particular cuando se trata de diseñar puertas complejas con un amplio fan-in; en este estilo de diseño se requerirán sólo N+1 transistores (si el fan-in es N), frente a los 2N transistores del CMOS complementario, lo que redunda en unas mejores prestaciones de velocidad al reducir las capacidades parásitas. De esta manera, estas estructuras presentarán ventajas en pequeños subcircuitos donde:

• la velocidad (no el consumo) es el parámetro de mayor importancia • el tamaño y la complejidad de las conexiones constituyan un aspecto crítico, o • en circuitos donde se sabe que las salidas estarán la mayor parte del tiempo en alta

(caso, por ejemplo, de los decodificadores de direcciones utilizados en las memorias), con lo que el consumo estático de este estilo de diseño no supondrá un problema.

Lógica DCVS

Una aproximación que nos permite eliminar completamente el consumo estático, derivada de la lógica pseudo-NMOS, se basa en suponer que siempre se encuentran disponibles tanto las señales como sus complementos, lo que requiere a su vez que cada puerta genere simultáneamente la función y su complemento. Se trata de la lógica DCVS (differential cascode voltage switch) cuyo esquema se ilustra en la figura 5.40(a). Esta lógica usa una estructura de latch para el pull-up, que elimina el consumo estático, proporcionando simultáneamente las salidas y sus complementos. Una de las dos redes de pull-down facilita siempre un camino a tierra de baja resistividad, que conmutará de una a otra cuando cambien adecuadamente las entradas. El acoplamiento de los transistores del latch de pull-up acelera la conmutación. La parte (b) de la figura 5.40 muestra un ejemplo de circuito DCVS.

Esta lógica mantiene la ventaja de la pseudo-NMOS en cuanto a velocidad, pero elimina el consumo estático de potencia. Esto se consigue a expensas de un área extra, dado que ahora


5.39

se requieren dos redes PDN. La disponibilidad de señales complementarias (diferenciales), sin embargo, descarta la necesidad de etapas de inversión añadidas. Además, las dos redes de pull-down pueden poseer elementos compartidos de cara a minimizar el número de dispositivos de la puerta; este es el caso de la puerta XOR-XNOR representada en la parte (c) de la figura 5.40.

Lógica de transistor de paso

Una alternativa ampliamente utilizada al CMOS complementario es la lógica de transistor de paso (pass-transistor), que reduce el número de transistores requeridos para implementar una función lógica permitiendo la conexión de las entradas primarias no sólo a las puertas de los transistores, sino también a los terminales de fuente y drenador, a diferencia de las aproximaciones de diseño presentadas hasta el momento. Un ejemplo sencillo de función lógica construida según esta aproximación se muestra en la figura 5.41, donde se puede ver que la función AND de dos variables necesita sólo dos NMOS para ser implementada. Como puede apreciarse en la figura, la variable de entrada A no se aplica a la puerta de un transistor, sino a uno de los terminales correspondientes a las difusiones de fuente o drenador.

El elemento clave en esta lógica es el interruptor de paso, que puede ser como en el caso anterior un único transistor si la finalidad es reducir al máximo el número de dispositivos de la implementación. El problema de esta implementación del interruptor reside en la dependencia de las características eléctricas de dicho elemento con las tensiones aplicadas en los extremos. Esto hace que la resistencia de paso (Ron) varíe en un amplio rango según el valor de las tensiones en los extremos del interruptor.

Para eliminar este problema se puede recurrir a un interruptor CMOS, constituido por dos dispositivos complementarios conectados en paralelo, tal como se ilustra en la parte izquierda de la figura 5.42. El interruptor conmuta de on a off en función de la señal de control complementaria aplicada a las puertas de los transistores. La gran ventaja de esta implementación es que presenta una resistencia de paso prácticamente independiente de la

(a) (b) (c)

Figura 5.40. Puertas lógicas DCVS (differential cascode voltage switch) [1][2]

Figura 5.41. Implementación con lógica de transistor de paso de una función AND [2]


5.40

tensión que se aplique entre los extremos de los canales, tal como puede apreciarse en la parte derecha de la figura 5.42. 3.2. Diseño CMOS dinámico Los estilos de diseño lógico presentados hasta aquí pertenecen a la categoría de la “lógica estática”, en donde los valores lógicos se vinculan al paso de corriente por las ramas de los circuitos, y todos los nodos permanecen conectados a través de caminos de baja resistividad a uno de los dos extremos de alimentación en cualquiera de los estados lógicos.

El principio de funcionamiento de la “lógica dinámica” es diferente. Utiliza una secuencia de fases en su operación (precarga y evaluación) para realizar funciones lógicas complejas, asociando los valores lógicos a niveles de carga en las capacidades parásitas de nodos en alta impedancia respecto a los extremos de alimentación. Precisamente de la necesidad de refrescar dinámicamente estos valores de carga para que no se desvanezcan es de donde le viene el nombre. Las capacidades inherentes a los dispositivos MOSFET y su alta impedancia de puerta permiten este modo de realización de funciones lógicas, que no es posible en las tecnologías basadas en transistores bipolares.

La ventaja principal de la lógica dinámica es que consigue disminuir la cuenta de transistores por puerta a valores similares a los de la lógica pseudo-NMOS, eliminando el problema del consumo estático de esta última.

Principios básicos

Consideremos el circuito de la figura 5.43(a). La red PDN es similar a las que encontramos en diseño CMOS complementario o pseudo-NMOS, pero la operación de este circuito es sustancialmente diferente. Dicha operación se divide en dos fases, “precarga” y “evaluación”, fases que controla una señal de reloj (φ). Cuando φ = 0 el nodo de salida queda precargado a VDD a través del transistor PMOS (transistor de precarga), permaneciendo el transistor Me (transistor de evaluación) en esta fase en circuito abierto. Cuando φ = 1 el transistor de precarga se corta y el de evaluación establece canal. Dependiendo de las entradas y composición de la PDN, existirá o no durante esta fase un camino de descarga del nodo de salida a tierra; será durante esta fase cuando el nodo tome el valor lógico apropiado a la función lógica diseñada, siendo posible sólo una transición durante la evaluación. De esta

Figura 5.42. Interruptor CMOS: estructura de transistores complementarios en paralelo y resistencia equivalente en función de la tensión entre los extremos de conmutación [3]


5.41

manera, la operación queda fuertemente temporizada por la señal de sincronización. En la parte (b) de la figura 5.43 se muestra un ejemplo de función lógica implementada según este estilo de diseño.

Podemos enumerar una serie de características de este estilo de diseño de funciones lógicas:

• La función lógica la implementa la PDN compuesta por transistores NMOS, que funciona de manera parecida a la PDN de la estructura CMOS complementaria.

• El número de transistores es sustancialmente menor que en el CMOS complementario, siendo N+2 si N es el fan-in. En consecuencia, la capacidad equivalente de carga se verá sustancialmente reducida respecto al CMOS complementario, lo que redunda en mayores velocidades de conmutación.

• Se trata de una lógica no proporcional, por lo que la simetría de la VTC o las características dinámicas no dependen de ninguna relación geométrica.

• No presenta consumo estático (salvo las corrientes de pérdidas).

Se puede construir una estructura dual a la presentada en la parte (a) de la figura 5.43 si consideramos una red de transistores PMOS formando una PUN, con una pareja de transistores de precarga y evaluación en posiciones opuestas respecto a la primera propuesta. Éste es el caso de la estructura representada en la figura 5.43(c), donde el nodo de salida es “predescargado” a GND durante la fase correspondiente (φ = 1), y evaluado cuando φ pasa a 0.

Conducta estática de la lógica dinámica Los niveles de salida de esta lógica (VOH y VOL) pueden ser fácilmente identificados con

VDD y GND, y no dependen del tamaño de los transistores. Por otra parte, los parámetros de la curva VTC son esencialmente diferentes de las puertas estáticas discutidas hasta aquí, en donde los márgenes de ruido y los umbrales de conmutación han sido definidos como cantidades sin ninguna dependencia temporal. Por contra, en lógica dinámica, al requerirse una secuencia periódica de precargas y “refrescos” de los estados lógicos, un análisis estático puro no es posible. Así, por ejemplo, el valor de los márgenes de ruido será una función de la duración del periodo de evaluación; si éste es demasiado largo afectará severamente a un nivel alto de salida (al disminuir VOH) y al correspondiente margen de ruido en alta, pero tendrá un efecto positivo sobre VOL al disminuirlo también; si es demasiado corto la influencia sobre ambos márgenes será la contraria.

Figura 5.43. Estructuras lógicas dinámicas [2]


5.42

Podemos afinar los cálculos de estas características. El PDN de un inversor dinámico comienza a conducir cuando la señal de entrada supera la tensión umbral del transistor NMOS de pull-down. Si se espera el tiempo suficiente la salida alcanzará el valor GND, por lo que resulta razonable igualar el umbral de conmutación (y los valores VIH y VIL de la puerta) a la tensión umbral VTn , lo que se traduce en un valor pequeño para el margen de ruido en baja. En realidad la situación es aún peor, dado que no se ha considerado la corriente subumbral, lo que hace que el PDN comience a conducir incluso antes de alcanzar la tensión de inversión fuerte.

Finalmente, en el estado de alta la impedancia de salida de la puerta es muy elevada, dado que el nodo de salida permanece flotante, lo que lo hace muy sensible a ruido y distorsiones. Por fortuna, el margen de ruido en alta es elevado, lo que le permite a la puerta tolerar una cantidad razonable de ruido.

Prestaciones de la lógica dinámica Aparte de un área pequeña, como consecuencia del menor número de transistores, la

propiedad más atractiva de la puerta dinámica es su alta velocidad de conmutación, debida al menor valor de CL. A continuación vamos a estimar los tiempos de retardo.

Después de la fase de precarga, para una señal de entrada que no facilite el canal de la PDN la salida permanecerá en alta, con lo que tpLH = 0. A este respecto hay que recordar que esta transición constituía precisamente el punto débil de la lógica pseudo-NMOS. La transición contraria requiere la descarga del condensador a través de la PDN, por lo que tpHL será proporcional a CL y a la resistencia equivalente del PDN. La presencia del transistor de evaluación hace la puerta algo más lenta, ya que añade una resistencia en serie a la descarga.

En el análisis previo se ha obviado la influencia del tiempo de precarga en la velocidad de conmutación de la puerta, tiempo que queda determinado por el necesario para cargar CL a través del transistor de precarga y en el que la salida de la puerta está deshabilitada. Esto no tiene por qué ser un problema, dado que a menudo los sistemas digitales se diseñan para que los tiempos de precarga se solapen con otras funciones del sistema. Además, el diseñador es libre de elegir el tamaño del transistor de precarga para acelerar este proceso, lo que contrasta con la situación de la lógica pseudo-NMOS.

Consideraciones de ruido en diseño dinámico El concepto de circuito dinámico da lugar a estructuras simples y rápidas, a expensas de

una robustez reducida en relación con la tolerancia al ruido. Este hecho lo agrava el que la puerta presenta ciertas deficiencias que deben ser conocidas.

Fuga de carga

La operación de una puerta dinámica, como ya se ha comentado, descansa en el almacenamiento del valor de salida en un condensador. Debido a las pérdidas, esta carga se desvanece con el tiempo, lo que puede llegar a producir problemas en la operación. Las dos causas de fuga se identifican gráficamente en la figura 5.44(a). En primer lugar, la capacidad CL corresponde parcialmente a la capacidad de difusión de drenador del transistor NMOS de pull-down, lo que supone un diodo en inversa por el que circulará la corriente inversa de saturación (unas cuantas décimas de microamperio por centímetro cuadrado de unión). En segundo lugar, aunque el transistor se diga que está cortado con A = 0, existe la inevitable corriente de conducción subumbral que fluye de drenador a fuente. En conjunto, esta fuga de carga produce una degradación en el nivel alto (figura 5.44(b)), lo que exige que en estos circuitos el reloj tenga una frecuencia mínima, típicamente entre 250 Hz y 1 KHz. Esto hace a


5.43

este estilo de diseño poco atractivo para aplicaciones operadas por batería, que requieren ejecuciones a muy baja frecuencia para preservar la vida de uso de dichas baterías.

Reparto de carga

Si tomamos como referencia el circuito de la figura 5.45, durante la fase de precarga el nodo de salida se situará a una tensión VDD . Si ahora suponemos que durante la evaluación la entrada B permanece a 0, y que la entrada A sólo conmuta en el semiciclo de evaluación, la carga almacenada originalmente en el nodo de salida se redistribuirá entre CL y Ca , lo que produce una caída de tensión en la salida (ΔVout) que no puede ser recuperada.

Es lógico pensar que resulte deseable mantener el valor ΔVout por debajo de |VTp| . De esta manera, la salida de la puerta podría conectarse a un inversor estático sin que el nivel más bajo de Vout (VDD - ΔVout) produzca consumo estático de potencia. Esto da lugar a la siguiente restricción de diseño:

CC

VV V

a

L

Tp

DD Tn<

−≅ 0 2. (5.55)

Esta condición no es difícil de conseguir al ser Ca normalmente menor que CL , dado que esta última, además de la capacidad de difusión de drenador, incluye la capacidad de los hilos y la de fan-out.

Conexión en cascada de puertas dinámicas

Cuando conectemos en cascada un cierto número de puertas dinámicas van a surgir ciertos problemas, tal y como refleja la figura 5.46(a). En efecto, todas las salidas se ponen en alta durante la fase de precarga, lo que en el caso del ejemplo da lugar a que el PDN de la segunda etapa se ponga en conducción. Si suponemos que la entrada In realiza una transición 0→1 (figura 5.46(b)), al comienzo de la fase de evaluación la salida Out1 comenzará a descargarse, pero no alcanzará el umbral de conmutación hasta que dicha salida intermedia no se haga inferior a la tensión umbral del transistor de la segunda puerta, lo que creará durante un cierto tiempo un camino entre Out2 y GND, y este nodo se descargará (al menos parcialmente) de forma errónea. Al tratarse de una puerta dinámica el nivel correcto no podrá recuperarse, dado que no existe mecanismo de restauración del nivel lógico.

Figura 5.45. Reparto de carga [2]

Figura 5.44. Mecanismos de pérdidas en las puertas dinámicas y formas de onda resultantes[2]


5.44

Es obvio que la causa de este problema reside en que los nodos de salida intermedios han de precargarse a 1. La puesta a 0 de las entradas de los transistores de las PDN resolverían este problema, al impedir ningún tipo de conducción hasta la evaluación. En otras palabras, se puede garantizar la operación correcta si se fuerza a las entradas de los transistores de las PDN a hacer únicamente transiciones 0→1 durante la evaluación. Para conseguir esto se han propuesto diferentes estilos de diseño, de los cuales presentaremos a continuación los más utilizados.

Lógica domino

Un módulo lógico domino consta de un bloque dinámico seguido de un inversor estático (figura 5.47). Esto asegura que todas las entradas al siguiente módulo lógico estarán a 0 hasta que finalice la fase de precarga. De esta manera la única transición posible en las señales de puerta durante la evaluación será la 0→1.

La introducción del inversor estático ofrece otras ventajas, como que el fan-out de la puerta es alimentado con un elemento de baja impedancia de salida (el inversor estático), lo que mejora la inmunidad al ruido, pudiendo optimizarse además para obtener una alta velocidad. De forma añadida, la lógica domino puede hacerse más inmune a los efectos parásitos, tales como reparto de carga y fugas, introduciendo un transistor restaurador de nivel al inversor CMOS estático. Esto se ilustra en la salida de la segunda de las etapas representadas en la figura 5.47.

El CMOS domino puede resultar apropiado para circuitos complejos con amplios valores

Figura 5.47. Lógica CMOS domino con restaurador de nivel [2]

Figura 5.46. Conexión en cascada de etapas lógicas dinámicas [2]


5.45

de fan-out, tales como ALUs (Unidades Aritmético-lógicas) y circuitos de control complejos. Además, con este estilo pueden alcanzarse altas velocidades de operación, dado que sólo se dan retardos para los flancos de subida de las salidas, mientras el tpHL permanece nulo. Esto ha conducido a que en el pasado se haya utilizado este estilo para circuitos integrados de muy alta velocidad, como el microprocesador BellMAC 32, desarrollado por At&T. En los últimos años, sin embargo, diseños puros de este estilo no son frecuentes, dado que su característica de ofrecer salidas no invertidas hace difícil el diseño lógico con estas puertas.

np-CMOS

En lugar de utilizar un inversor estático para asegurar que sólo se produzcan transiciones de 0→1 durante la evaluación, se puede explotar la dualidad entra las redes PDN y PUN. La salida de precarga de una red PDN es 1, lo que resulta un valor apropiado si constituye una entrada a un transistor PMOS de una red PUN (cortado ante dicho valor lógico). De forma similar, un valor de precarga 0 de un nodo de salida de una red PUN es un valor de entrada apropiado para una red PDN. La alternancia de circuitos dinámicos de uno u otro tipo, tal como muestra la figura 5.48, da lugar a la lógica np-CMOS. Este estilo lógico constituye la base de un tipo de diseño, conocido como NORA, específicamente orientado hacia la realización de circuitos secuenciales.

Una desventaja del estilo np-CMOS estriba en que los bloques con transistores de canal p resultan más lentos que los de canal n, por la diferencia de movilidad de los portadores. La ecualización de los retardos de propagación, sin embargo, es posible a costa de área extra, que en todo caso se mantiene en valores inferiores a los del estilo domino al no requerir inversores. Los layouts resultantes son, de esta manera, muy densos y permiten alcanzar muy altas velocidades de operación, resultando del orden del 20% más rápidos que los diseños domino. Por ejemplo, el procesador Alpha de DEC, el primer microprocesador que alcanzó los 250 MHz, hacía un uso extensivo de la lógica np-CMOS. 3.3. Consumo de potencia en puertas CMOS Hasta hace no muchos años, el consumo de potencia era sólo un aspecto secundario en el diseño de circuitos CMOS. No obstante, conforme la densidad y el tamaño de los CIs se ha ido haciendo mayor, la dificultad de proporcionar un adecuada refrigeración a los chips supone un coste añadido significativo para los sistemas y limita la funcionalidad que se puede proporcionar en un solo die. Como consecuencia de esto, las técnicas para reducir el consumo de potencia de un diseño están recibiendo cada vez más atención. De forma añadida, el cada vez mayor número de sistemas portátiles que requieren un bajo consumo para prolongar la vida de las baterías ha incrementado el interés por este aspecto.

Al estudiar el inversor CMOS complementario ya hemos comentado las componentes de consumo de esta estructura. Estas consideraciones siguen siendo válidas para puertas más complejas, si bien habrá que introducir algunas consideraciones adicionales. En concreto, el concepto de “actividad de conmutación” será esencial para estimar el consumo de un diseño CMOS, siendo de aplicación tanto a estructuras estáticas como dinámicas.

Figura 5.48. Lógica dinámica np-CMOS [2]


5.46

Actividad de conmutación de una puerta lógica Sabemos que el consumo en CMOS va esencialmente asociado a las conmutaciones.

Hemos calculado en una sección previa el consumo dinámico de un inversor, que podemos expresar de la siguiente manera:

P C V fdyn L DD= ⋅ ⋅ →2

0 1 (5.56) donde f0→1 es la frecuencia de las transiciones que consumen energía (las que extraen corriente de la fuente). Esta expresión sigue siendo válida para puertas más complejas, dado que la naturaleza del consumo de energía es idéntica: la carga y descarga de las capacidades de salida. De esta expresión resulta obvio que el factor más influyente es VDD, al depender el consumo de forma cuadrática respecto a esta tensión.

El cálculo de la disipación de una puerta compleja es complicado al intervenir el factor f0→1 , denominado “actividad de conmutación”. Si bien tiene un cálculo sencillo para un inversor, el problema se hace mayor conforme las puertas son más complejas. En este sentido, la actividad de conmutación de una red es una función de la naturaleza y la estadística de las señales de entrada. Otros factores de influencia en la actividad son el estilo de diseño, la función a implementar y la topología general de la red. Estos factores pueden ser incorporados a la expresión del consumo introduciendo una pequeña modificación en la misma:

P C V f C V P fdyn L DD L DD= ⋅ ⋅ = ⋅ ⋅ ⋅→ →2

0 12

0 1 (5.57) donde f es la frecuencia promedio de eventos en las entradas y P0→1 la probabilidad de que una transición resulte ser un evento 0→1.

Consideremos una puerta NOR implementada en lógica CMOS complementaria. Si las entradas de la puerta tienen una distribución uniforme de niveles altos y bajos, esto da lugar a que las cuatro combinaciones posibles para las entradas A y B (00, 01, 10 y 11) sean igualmente probables. De la tabla de una puerta NOR se deduce que la probabilidad de que la salida esté en baja es 3/4, mientras que la de alta es 1/4. La probabilidad de una transición en alguna de las señales de entrada que produzca en la salida una transición “consumista” (0→1) se puede calcular del producto de la probabilidad de que la puerta esté inicialmente en el estado 0 de salida, por la probabilidad de que la siguiente salida sea 1, es decir:

( )P P P P P0 1 0 1 1 1134

14

316→ = = − = × = (5.58)

La situación es más complicada cuando las señales de entrada no se distribuyen de forma equiprobable, lo que a menudo ocurre en circuitos lógicos consistentes en una cascada de etapas combinacionales. En estos casos la probabilidad de que una salida se iguale a 1 (P1) será función de las distribuciones de entrada PA y PB (probabilidades de que las entradas A y B sean 1). Para la puerta NOR, esta relación puede expresarse como:

( )( )P P PA B1 1 1= − − (5.59) lo que se convierte en una expresión generalizada para la probabilidad de transición como la siguiente:

( ) ( )( )[ ] ( )( )[ ]P P P P P P PA B A B0 1 1 11 1 1 1 1 1→ = − = − − − − − (5.60)

En la figura 5.49 se ilustra la probabilidad de transición de salida de la puerta NOR (que es proporcional al consumo promedio de potencia) como una función de PA y PB. Este gráfico presenta a las claras el impacto de las probabilidades de las entradas en la disipación. Extendiendo esta forma de calcular las probabilidades de transición en las salidas a otros conectivos lógicos, se pueden obtener estas probabilidades para otras puertas sencillas (AND, OR, EXOR), cuyos valores se presentan en la tabla 5.II.


5.47

Finalmente podemos mencionar la comparación a efectos de disipación entre una implementación estática y otra dinámica. En una implementación dinámica, el nodo de salida siempre se precarga en cada ciclo de reloj, por lo que se consume potencia en esta operación de precarga siempre que el condensador equivalente se haya descargado en el ciclo previo. Por tanto, se consume potencia cada vez que la salida se iguala a 0, por lo que el consumo en una puerta dinámica queda únicamente determinado por las probabilidades de nivel, no de transición. En consecuencia, esta probabilidad será siempre mayor que en el caso estático, donde el valor resulta de un producto de probabilidades, ambas menores que la unidad. Las actividades de conmutación de las puertas dinámicas básicas se resumen en la tabla 5.III.

Glitches (espigas) en circuitos CMOS estáticos En el apartado previo, para el cálculo de las probabilidades no hemos considerado los

retardos de propagación de las puertas lógicas. Estos retardos pueden causar “azares” que se manifiestan como transiciones espúreas (glitches y azares dinámicos), y que son consecuencia de la llegada en tiempos diferentes de señales con origen común (reconvergentes). Estos azares contribuyen de forma significativa a la disipación extra de potencia.

Por la propia naturaleza de estos problemas, si todas las señales de entrada de una puerta cambian simultáneamente no van a ocurrir glitches. Esto significa que un rediseño de la función lógica puede minimizar este problema, lo que queda ilustrado en la figura 5.50. La red de la parte izquierda de esta figura sufre este problema como resultado de la amplia disparidad de los tiempos de llegada de las señales de entrada a las puertas (suponiendo que todas las entradas primarias aparecen simultáneamente). La red de la parte de la derecha, sin embargo, ecualiza mucho mejor los tiempos de llegada, lo que elimina la existencia de estos

Tabla 5.II. Probabilidades de transición de salida para puertas lógicas estáticas [2]

Tabla 5.III. Probabilidades de transición para puertas lógicas dinámicas precargadas [2]

Figura 5.49. Probabilidad de transición de una NOR de dos entradas [2]


5.48

problemas. Esta reorganización lógica para evitar los azares no suele ser, en general, una tarea sencilla.

Diseño CMOS de bajo consumo Suponiendo que las corrientes de cortocircuito, los azares y las corrientes de pérdidas

quedan controladas por medio de aproximaciones apropiadas de diseño, la causa de consumo de potencia dominante en CMOS es la dinámica. Si suponemos además que la frecuencia de funcionamiento es un parámetro fijo, el consumo de un diseño sólo puede reducirse manipulando dos parámetros: la tensión de alimentación y la “capacidad efectiva” (Ceff), que es el producto de la capacidad física de carga y la actividad de conmutación (P0→1). El primero de los factores lo hemos tratado de forma repetida a lo largo de este tema y del anterior, discutiendo los límites de reducción de esta tensión y los compromisos con el comportamiento dinámico. En consecuencia, en lo que sigue nos referiremos sólo a la estrategias de reducción de Ceff.

Reducción de la capacidad efectiva

Cuando el límite inferior de la tensión de alimentación está sujeto a restricciones externas, o cuando la degradación de las prestaciones por este camino son intolerables, el único medio de reducir la disipación es disminuyendo la capacidad efectiva, bien disminuyendo la capacidad física o la actividad de conmutación. Dado que la mayor parte de la capacidad de salida en los circuitos combinacionales es debida a las capacidades de los transistores (lo que cada vez es menos cierto conforme los dispositivos van teniendo menores dimensiones), esto significa que siempre que sea posible o razonable deberemos diseñar los transistores con dimensiones mínimas. Esto no es posible, como hemos visto, cuando las exigencias dinámicas requieren mayores geometrías de los dispositivos de una puerta.

Otra manera de reducir las capacidades es evitando el compartir recursos. Por ejemplo, las arquitecturas de buses compartidos, en donde cada una de las líneas de los buses tienen un alto valor de capacidad, no son deseables; desde un punto de vista de consumo, es preferible utilizar conexiones dedicadas punto a punto, lo que sin embargo tendrá un efecto negativo sobre el área ocupada. De nuevo nos encontramos ante la disyuntiva área frente a potencia, que deberemos resolver en cada caso concreto.

La actividad de conmutación es el otro parámetro que puede servirnos para minimizar la capacidad efectiva y, consecuentemente, la disipación. La elección de un estilo u otro de diseño puede resultar definitiva en este aspecto, si bien no es el único factor a considerar por los diseñadores. Por ejemplo, los circuitos dinámicos exhiben una actividad mayor de conmutación, lo que queda agravado por las numerosas conexiones de reloj que realizan transiciones en cada ciclo.

Figura 5.50. Ocurrencia de azares como consecuencia de la estructura lógica (los números indican tiempo de llegada en unidades de retardo) [2]


5.49

3.4. Elección de un estilo de diseño Cada uno de los estilos de diseño presentados en este apartado tiene sus ventajas e inconvenientes. La elección de un estilo particular dependerá de factores tan diversos como: facilidad de diseño, robustez, área, velocidad, disipación, requerimientos de sincronización, funcionalidad, fan-out, facilidad de test, etc. Hay que indicar que ninguno de los estilos optimiza todas estas variables al mismo tiempo.

La aproximación estática tiene como ventaja importante la robustez ante el ruido. Esto hace que el proceso de diseño sea bastante tolerante a fluctuaciones y tolerancias de los parámetros, lo que permite introducir en el diseño un alto grado de automatización. Por contra, desventajas del estilo CMOS complementario son que, en realizaciones de puertas con grandes valores de fan-in, el coste es alto en área y características dinámicas. La aproximación pseudo-NMOS, por contra, es más simple y rápida, a expensas de márgenes reducidos de ruido y existencia de disipación estática.

La lógica dinámica, por su parte, permite la implementación de puertas complejas rápidas y económicas en área. Sin embargo, adolecen de efectos parásitos tales como el reparto de carga, que hacen del proceso de diseño una tarea delicada. Además, la pérdida de carga obliga a un refresco periódico, lo que impone un límite inferior a la frecuencia de funcionamiento.

Para finalizar, indicar que la tendencia actual apunta hacia un uso creciente de CMOS complementario, tendencia inspirada por el uso cada vez mayor de herramientas de automatización. Estas herramientas hacen énfasis en la optimización al nivel lógico más que al nivel de circuito y priman fundamentalmente la robustez. Otro argumento a favor de esta opción estriba en que el CMOS estático es más apropiado para el escalado de tensión, como se ha comentado con anterioridad. 4. ESTRUCTURAS BIESTABLES BÁSICAS La construcción de sistemas secuenciales requiere el uso de circuitos biestables (elementos de memoria) que permiten que la salida sea función, no sólo de las entradas actuales, sino de la historia de entradas en ciclos previos. Estos elementos serán los responsables de almacenar las variables de estado de este tipo de sistemas.

En este apartado presentaremos de manera muy breve las estructuras biestables básicas, construidas a partir de puertas lógicas (inversores en muchos casos) e interruptores. Comenzaremos por las estructuras estáticas, en donde el estado permanece de forma indefinida sin necesidad de refresco, y presentaremos a continuación las estructuras dinámicas, en donde los valores lógicos quedan depositados como cargas en capacidades que han de ser periódicamente refrescadas. 4.1. Latches y registros estáticos Latches basados en multiplexores

La técnica más robusta y común de construir un latch en circuitos integrados digitales comporta el uso de multiplexores construidos a partir de interruptores e inversores. La figura 5.51 muestra una implementación de latches estáticos positivos y negativos, es decir que escriben datos en los niveles 1 y 0 de reloj, respectivamente. En el circuito positivo de la parte derecha de la figura, el valor de entrada se transmitirá a la salida (el latch será “transparente”) siempre que el reloj se encuentre en 1, mientras que la realimentación mantendrá su valor en el nivel complementario de reloj.

Estructuras biestables básicas

5.50

Una implementación al nivel de transistor de un latch positivo de este tipo se muestra en la figura 5.52. La función de multiplexado se implementa mediante dos interruptores (puertas de transmisión) CMOS, controladas por dos señales que los activan alternativamente. Es importante reseñar que el tamaño de los transistores no es un factor crítico para realizar la funcionalidad correcta.

Por otra parte, el número de transistores que el reloj controla es una medida importante desde un punto de vista de consumo de potencia, dado que todo reloj tiene un factor de actividad unitario (el máximo). Desde esta perspectiva, la estructura de la figura 5.52 no es muy eficiente, dado que representa una carga de cuatro transistores para la señal de reloj.

Es posible reducir la carga del reloj en dos transistores utilizando transistores únicos de paso (NMOS-only) en los multiplexores, tal como se ilustra en la figura 5.53. Cuando la

Figura 5.51. Latches negativo y positivo basados en multiplexores [2]

Figura 5.52. Implementación de un latch positivo con puertas de transmisión [2]

Figura 5.53. Latch NMOS basado en multiplexor usando transistores únicos de paso [2]


5.51

señal de reloj está en alta, el latch muestrea la señal de entrada, abriéndose simultáneamente la realimentación; en el nivel bajo de reloj la entrada se desconecta y el lazo de realimentación se cierra. Frente a esta simplicidad, esta estructura presenta el problema de degradar el nivel alto de tensión a la entrada del primer inversor (VDD - VTn), lo que penaliza el margen de ruido y las prestaciones de conmutación, especialmente cuando VDD tiene un valor pequeño y VTn un valor elevado. También da lugar a una disipación estática en el primer inversor, dado que con esa tensión de alta el dispositivo PMOS del inversor no queda completamente cortado.

Registros master-slave disparados a flancos La aproximación más común para construir un registro disparado a flancos es utilizar una

configuración master-slave, tal como se muestra en la figura 5.54. El registro consta de una cascada de dos latches, uno negativo (master) y otro positivo (slave). El reloj hace alternativamente transparente una y otra etapa en cada uno de los semiciclos, y el resultado es que el valor lógico a la entrada del circuito se almacena en el estado (salida) en cada flanco positivo de reloj. La implementación de cada uno de los latches de que consta el registro puede realizarse de cualquiera de las dos formas indicadas con anterioridad (puertas de transmisión CMOS o transistor único de paso).

La estructura presentada presenta problemas si las señales de reloj no son perfectas, es decir, si el inversor que proporciona la señal de reloj complementada tiene un retardo apreciable, o si la influencia de las conexiones y las capacidades de carga producen un desplazamiento entre los flancos de ambas señales. Este efecto, conocido como “sesgo de reloj” (clock skew), produce el que ambas señales de reloj se solapen, tal como se muestra en la figura 5.55(b) para una estructura de transistores únicos de paso que se ilustra en la parte (a) de esa figura. Este hecho provoca dos tipos de fallos:

• Cuando el reloj va a alta, la segunda etapa debe parar de muestrear la salida de la primera y mantener el estado. Sin embargo, dado que ambos relojes están simultáneamente en alta durante un corto intervalo de tiempo, ambos transistores de paso conducen y la entrada se transmite a la salida. Como resultado, el dato en la salida puede cambiar en el flanco positivo de reloj, lo que resulta indeseable en una estructura que debe disparar a flancos negativos, como es el caso. A este tipo de problemas se les conoce como condiciones de “carrera” (race), y hace que la salida pueda conmutar a un valor determinado por el ruido en la entrada (azar persistente).

• Una de las ventajas del registro basado en multiplexores es que el lazo de realimentación se abre durante el muestreo, con lo que el tamaño de los dispositivos ya se ha indicado

Figura 5.54. Registro disparado a flancos positivos basado en una configuración master-slave [2]

Estructuras biestables básicas

5.52

que no resulta un factor crítico para la funcionalidad (no tienen que “competir” con otros dispositivos). Sin embargo, cuando existe solape en las señales de reloj, el nodo A recibe señal de D y B simultáneamente, resultando un estado indefinido.

Estos problemas pueden solventarse utilizando fases de reloj no solapantes, tal como se ilustra en la figura 5.56. El mantenimiento del estado en el intervalo temporal en el que ambas fases están en baja recae en las capacidades parásitas de los nodos intermedios, y de ahí la denominación de registro “pseudo-estático” que recibe esta alternativa.

Finalmente, siempre es posible construir estructuras estáticas biestables mediante la interconexión de puertas realimentadas, según los esquemas conocidos de celdas biestables SR, JK, D o T. Las implementaciones pueden realizarse en este caso en cualquiera de los estilos lógicos revisados a lo largo de este tema, y en cualquier caso la cuenta de transistores por función será sensiblemente mayor a la de los esquemas presentados en este apartado.

Figura 5.55. Registro master-slave basado en transistores únicos de paso, y solape de las fases de reloj [2]

Figura 5.56. Fases de reloj no solapantes para registros pseudo-estáticos [2]


5.53

4.2. Latches y registros dinámicos El almacenamiento de un estado en un circuito secuencial estático se basa en el hecho de que un par de inversores realimentados constituye un elemento biestable que puede utilizarse para memorizar indefinidamente valores binarios; el aspecto clave en este caso es, por tanto, la realimentación entre los circuitos de puerta.

Cuando los registros se utilizan en estructuras de computación que son constantemente sincronizadas con señales de reloj, el requerimiento de que una celda de memoria haya de mantener un estado por un periodo extenso de tiempo puede relajarse. Esto da como resultado una clase de circuitos basados en el almacenamiento temporal de carga en condensadores parásitos, siguiendo un principio idéntico al que subyace en la lógica dinámica: el valor lógico se asocia a la carga de un condensador, y no a una conexión de los nodos a uno de los extremos de alimentación. Dado que por desgracia los condensadores no son ideales, siempre se producen pérdidas que hacen que la carga se mantenga sólo por un tiempo limitado (del orden de milisegundos), lo que le confiere un carácter dinámico al valor lógico almacenado y exige el refresco periódico del mismo.

Un registro disparado a flancos completamente dinámico basado en el concepto master-slave se ilustra en la figura 5.57. Cada etapa es tan sencilla como una puerta de transmisión CMOS seguida de un inversor. En este caso no existen realimentaciones, y son las capacidades parásitas de los nodos intermedios las que mantienen el valor lógico en cada ciclo de operación. Esta implementación resulta particularmente eficiente, dado que requiere únicamente ocho transistores, lo que la hace especialmente atractiva en sistemas de altas prestaciones y bajo consumo. Incluso las puertas de transmisión pueden sustituirse por transistores únicos de paso para simplificar aún más la estructura.

El problema de la implementación de registro dinámico presentada en la figura 5.57 vuelve a ser su sensibilidad al solape de las fases de reloj, que de nuevo y por las mismas razones antes apuntadas pueden dar lugar a condiciones de carrera. Una forma de evitarlas es utilizar la estructura master-slave disparada a flancos que se ilustra en la figura 5.58. este circuito se conoce como registro C2MOS (Clocked CMOS) y opera de forma muy similar al circuito previo, con una importante diferencia, y es su insensibilidad al solape entre las fases de reloj siempre que los tiempos de subida y de bajada de los flancos de reloj sean suficientemente cortos.

Figura 5.57. Registro dinámico disparado a flancos [2]

Interconexiones y parásitos

5.54

5. INTERCONEXIONES Y PARÁSITOS Además de los transistores, las conexiones entre los diferentes componentes juegan un papel determinante en las prestaciones de los circuitos integrados, mucho más en las tecnologías submicrónicas.

Se pueden realizar conexiones dopando intensamente regiones del substrato, o depositando patrones de metal o polisilicio en capas sucesivas sobre la oblea, aisladas entre sí por capas alternadas de aislante. Por “vías” entendemos las ventanas que se abren en el aislante de separación entre capas de conexiones para hacer posible la continuidad de las señales de una capa a otra. La figura 5.59(a) ilustra un esquema de distintos niveles conectados mediante vías, y la parte (b) de esa misma figura muestra una microfotografía de la sección de un circuito integrado con cuatro niveles de metal.

Las líneas metálicas, además de ser vehículo de señales, se utilizan para la alimentación a través del chip. Estos hilos metálicos tienen una disponibilidad limitada en cuanto a conducción de corriente, debido sobre todo al fenómeno de la “electromigración”. Este fenómeno consiste en que una corriente continua en un metal, establecida durante un periodo amplio de tiempo, produce el transporte de iones metálicos que generan colisiones, lo que a niveles altos de corriente puede dar lugar a desplazamientos del metal, llegando a producir roturas del hilo o cortocircuitos con otros hilos. En pequeños diseños la electromigración no supone un gran problema, pero en diseños mayores la anchura de los hilos metálicos de alimentación sí que puede ser un parámetro crítico para asegurar el funcionamiento a largo plazo del circuito.

La incidencia de estos fallos pueden cuantificarse a través del parámetro “tiempo medio de fallo” para los hilos metálicos (tiempo necesitado para que la mitad de los sitios de test fallen) que es una función de la densidad de corriente. Bajo las reglas SCMOS, los hilos no

Figura 5.58. Registro positivo master-slave C2MOS [2]


5.55

deben soportar corrientes superiores a 1.5 mA por micra de ancho (en dirección perpendicular al flujo de corriente). 5.1. Parásitos de las conexiones Al igual que los transistores, las conexiones y vías también introducen parásitos de tipo capacitivo, resistivo e inductivo. Los de tipo inductivo no suponen un gran problema en primera instancia (en una aproximación bidimensional), siendo sólo significativos en las conexiones de los encapsulados de los circuitos integrados. Los parásitos de interés en las conexiones son los de tipo resistivo y capacitivo y, por desgracia, van siendo cada vez más importantes conforme se reducen las dimensiones de los dispositivos, llegando a tener una influencia dominante en la operación de los circuitos realizados en tecnologías profundamente submicrónicas.

El efecto que producen estos parásitos en la conducta de los circuitos es doble: una introducción de ruido adicional que afecta a la fiabilidad del circuito, más un incremento de los retardos de propagación. Estos problemas se agravan por el hecho de que las mejoras en las tecnologías dan lugar a dies cada vez mayores, lo que a su vez incide en un incremento en la longitud promedio de las interconexiones lejanas, con un impacto negativo en las prestaciones de los circuitos.

La capacidad de los hilos de interconexión es sin duda el parásito más importante, al influir de manera directa en los retardos de propagación, tal como hemos analizado a lo largo de todo este tema. Pero además, los condensadores parásitos formados entre las conexiones de las diferentes capas introducen un efecto de acoplamiento entre señales denominado crosstalk, que es una causa importante de ruido que afecta a la fiabilidad del diseño. Analizaremos en este apartado los diferentes tipos de conexiones, y cuantificaremos el valor de los parásitos atribuibles a cada uno de ellos.

La capacidad de las conexiones realizadas por difusión en el substrato se debe a las regiones de carga espacial asociadas a las uniones pn que se forman en las fronteras de estas zonas con el substrato. Para medir de forma precisa la capacidad total ha de considerarse por separado la debida al “fondo” y a la parte lateral del hilo, tal como se ilustra en la figura 5.60; la componente del fondo exigirá la medida del área de la región, y la de la parte lateral una medida del perímetro. Esta capacidad de unión tiene una dependencia bien conocida con la tensión de polarización inversa (Vr), que en el caso de una unión abrupta tiene la forma:

Figura 5.59. Conexiones y vías en un C.I. [1] (a) (b)


5.56

C VC

VV

Cxj r

j

r

bi

jSi

d( ) =

+=0

001

siendoε

(5.61)

donde Cj0 es la capacidad de unión a tensión nula y xd0 es la anchura de la región de carga espacial a tensión nula. Dado que estas capacidades varían con la tensión de polarización de la unión, suelen considerarse los valores de peor caso. Cabe recordar en este punto que las capacidades de las regiones de fuente y drenador de los transistores se cuantifican de igual manera que las de los hilos difundidos.

El mecanismo de capacidad para los hilos metálicos y de polisilicio es el conocido del condensador plano-paralelo. Las capacidades pueden formarse entre hilos de conexión y sustrato o entre conexiones, ya sea en distintos niveles o en el mismo nivel. En tecnologías convencionales la capacidad dominante se produce entre polisilicio (o metal) y substrato, con el aislante de por medio. Sin embargo, conforme el número de niveles de metal se incrementa, los parásitos hilo a hilo son más importantes y dependen del área de solape entre estos hilos, en horizontal o vertical.

Para el cálculo de la capacidad entre un hilo y el sustrato podemos pensar en adoptar, en primera instancia, un modelo de condensador plano-paralelo infinito (figura 5.61), siempre que la dimensión W sea mucho mayor que el espesor del hilo (H). Los cambios de los campos en los extremos (efectos de bordes) no pueden despreciarse, sin embargo, a medida que avanza el escalado y la sección de los hilos tiene una relación de aspecto (W/H) cada vez más parecida a la unidad (el factor de escala aplicado a la dimensión H suele ser menor que el aplicado a W para minimizar los valores de resistencia de los hilos). En consecuencia, dichos efectos de borde han de ser tenidos en cuenta añadiendo una capacidad de “margen” (fringe) por unidad de perímetro del hilo, en el plano paralelo al sustrato, para cuyo cálculo el hilo se modela como un conductor cilíndrico con un diámetro igual al espesor del hilo (figura 5.62(a)). De esta manera, la capacidad total se aproxima como la suma de dos componentes (figura 5.62(b)): un condensador plano-paralelo con una placa de anchura W-H/2 (al que se debe el campo perpendicular a la superficie), y una capacidad de borde modelizada mediante el conductor cilíndrico de diámetro H.

El otro parásito de los hilos, la resistencia, también se calcula a partir de los tamaños en el layout. La unidad de resistividad es Ω/cuadrado

Figura 5.60. Capacidades de las regiones de difusión (de unión) [2]

Figura 5.61. Modelo de condensador plano-paralelo para las conexiones [2]

Figura 5.62. Modelo de descomposición de la capacidad en los términos de “placa” y de “margen” (fringe) [2]


5.57

(sin especificar la unidad de superficie), dado que la resistencia de un cuadrado de material es la misma cualquiera que sea su tamaño. La figura 5.63 muestra, a modo de ejemplo, dos hilos de conexión construidos con polisilicio (tramo recto superior) y difusión tipo p (hilo en codo). Tomando como referencia la tabla de parámetros físicos del proceso de 0.5 μm incluida en el Apéndice 2 del tema 4, se pueden calcular las resistencias totales de estas dos conexiones sumando las resistencias de cada cuadrado y considerando los cuadrados de las esquinas como si aportaran la mitad de la resistividad de un cuadrado en un segmento recto (los electrones en las esquinas recorren en promedio menos camino de material). El resultado que obtenemos es de 24 Ω para la conexión de polisilicio (tiene una longitud de 18 λ), y de 11 Ω para la conexión debida a la difusión.

Por último, las vías también añaden resistencias, cuyos valores se aproximan por 0.5 Ω en las vías metal1-metal2, y por 2.5 Ω en las vías metal1-poly, en la tecnología referida de 0.5 μm. 5.2. Conexiones y retardos: modelo de Elmore A efectos del cálculo de la influencia de las conexiones en el retardo de una puerta lógica, representaremos dichas conexiones mediante un modelo de parámetros distribuidos, es decir, una línea de transmisión RC que modeliza el hilo como una sucesión de secciones infinitesimales de resistencia y capacidad. Con este modelo estaremos en disposición de calcular de forma precisa el retardo a través de hilos muy largos.

Elmore definió el retardo a través de una red lineal cualquiera como el primer momento de la respuesta al impulso de la red, cuya expresión es:

δE outt V t dt=∞

∫ ( )0

(5.62)

Esta forma de definir el retardo ajusta de forma precisa el resultado de las simulaciones de las conexiones en los circuitos integrados.

Para poder hacer los cálculos, es necesario dividir el hilo en n secciones de resistencia r y capacidad c (figura 5.64), y el retardo se calculará a partir de una suma de productos RC, donde cada resistencia se multiplica por la suma de todos los condensadores posteriores en el hilo. Con valores idénticos de resistencia y capacidad en cada sección, el valor del retardo será:

δEi

n

r n i c rc n n= − = × −=∑ ( ) ( )

12

11

(5.63)

Figura 5.64. Línea de transmisión RC para el cálculo del retardo de Elmore [1]

Figura 5.63. Ejemplo de cálculo de resistencias en conexiones [1]


5.58

De esta expresión se pone de manifiesto que el retardo crece con el cuadrado de la longitud del hilo, que será un factor determinante para el comportamiento dinámico de la puerta conectada. También resulta obvio que conviene utilizar materiales con el producto RC más bajo posible, por lo que el aluminio y el dióxido de silicio se están reemplazando en las interconexiones de los circuitos de tecnologías más avanzadas por cobre y aislantes de baja constante dieléctrica. REFERENCIAS [1] W. Wolf. Modern VLSI Design. Systems-on-Chip Design (3e). Prentice Hall. 2002.

ISBN: 0-13-061970-1.

[2] J.M. Rabaey, A. Chandrakasan y B. Nikolic. Digital Integrated Circuits. A Design Perspective (2e). Prentice Hall. 2003. ISBN: 0-13-090996-3.

[3] S.M. Kang y Y. Leblebici. CMOS Digital Integrated Circuits (3e). McGraw-Hill. 2003. ISBN: 0-07-246053-9.


A.1

APÉNDICE

Tecnología CMOS de 1.2 μm

NOTA: Tal como queda en evidencia de los datos anteriores, los parámetros del modelo manual no coinciden con los expresados en el modelo de nivel 2, en particular el k’ y el λ. La razón se encuentra en una corrección que se ha introducido en los parámetros dominantes del transistor (justamente k’ y λ) de cara a poder seguir utilizando con un mínimo de precisión las sencillas ecuaciones del modelo analítico de MOSFET (aplicables a transistores de canal largo), tomando en consideración no obstante los efectos de canal corto que este modelo no incorpora. Por otra parte, y de cara a la obtención de las características dinámicas, dado que las prestaciones de un circuito digital MOS quedan determinadas de forma sustancial por la corriente máxima disponible (VGS = VDS = VDD), es esencial que modelo y comportamiento real tensión-corriente se igualen sobre todo en esta región. La idea queda reflejada en la figura inferior para una tensión de alimentación de 5 V. A partir de la curva del transistor de canal corto, se propone un transistor de canal largo que proporcione la misma corriente para VGS = VDS = 5 V, y cuya pendiente iguale a la del transistor real en dicha región. De esta correspondencia extraeremos los valores empíricos para k’ y λ. Obviamente, este modelo dará lugar a errores sustanciales cuando se utilice en otras regiones (cuando VGS presente valores pequeños), o cuando varíe la tensión de alimentación. Asimismo, cuando se trate de determinar características estáticas precisas (por ejemplo, la curva VTC), será necesario emplear el modelo completo de nivel 3 o BSIM.

En suma, los valores indicados para el modelo manual se podrán utilizar en la determinación de las prestaciones, y se han extraído para una tensión de alimentación de 5 V, y para transistores NMOS y PMOS con geometrías idénticas (W = 2.0 μm , L = 1.2 μm).

Documents

Puertas Lógicas CMOS