report nhóm 5 CAM-QDR SRAM

BÁO CÁO ĐỀ TÀI MÔN BỘ NHỚ MÁY TÍNH

Đề tài: TÌM HIỂU CAM VÀ QDR SRAM

SVTH :

0820147 Nguyễn Hoàng Thanh0820099 Nguyễn Hoàng Nam0820124 Trương Minh Phương0820163 Lê Trung Thông0820204 Nguyễn Đức Vương0820159 Vũ Phước Thiện

I. Bộ nhớ content-addressable memory CAM :1. Giới thiệu – phân loại :

Ngày nay tại sao lại có nhiều loại bộ nhớ khác nhau như vậy? Đó là bởi vì côngnghệ liên tục phát triển để cố gắng bắt kịp với các cải tiến trong thiết kế CPU – tốcđộ của bộ nhớ phải theo kịp CPU. Có rất nhiều cải tiến trong CPU trong nhữngnăm gần đây, nhưng việc cải thiện bộ nhớ chính để theo kịp với CPU không phải làvấn đề thực sự quan trọng bởi vì lợi ích của bộ nhớ đệm (cache memory). Bộ nhớđệm là một loại bộ nhớ nhỏ, tốc độ cao (đồng nghĩa với chi phí cao và kích thướclớn). Đó là loại bộ nhớ được sử dụng thường xuyên để truy cập dữ liệu. từ đó đã rađời 1 bộ nhớ có tốt độ truy xuất rất nhanh, đặc biệt là trong việc tìm kiếm, contentaddressable memory (CAM) bộ nhớ địa chỉ nội dung .

CAM hoạt động đọc ghi giống như SRAM nhưng với SRAM ta sẽ cung cấp địa chỉvà bộ nhớ sẽ trả về nội dung chứa trong địa chỉ đó, còn với CAM ta sẽ cung cấpdata hoặc một phần data nào đó, CAM sẽ tìm kiếm trên toàn bộ nhớ , nếu có dữliệu nó sẽ trả về địa chỉ chứa dữ liệu đó hoặc nhiều địa chỉ nếu có (đôi khi còn 1vài thông tin liên quan).

CAM cung cấp một lợi thế là có thể thực hiện qua các thuật toán tìm kiếm khác,chẳng hạn như cậy nhị phân hoặc cây tìm kiếm. Bằng cách so sánh thông tin cầntìm với danh sách, kết quả thường được tìm ra trong thời gian ngắn.

Phân cấp các loại bộ nhớ :

Hình 1: phân cấp bộ nhớ

CAM ngoài ra còn được biết với tên là bộ nhớ kết hợp , lưu trữ kết hợp hay mảngkết hợp (associative array)

Phân loại : Binary CAM và Ternary CAM

Có hai hình thức cơ bản của CAM: binary và ternary. Binary CAMs hỗ trợ lưu trữvà tìm kiếm các bit nhị phân, 0 hay 1 (0,1). Ternary cam hỗ trợ lưu trữ 0, 1, hoặc 1bit don’t care X (0,1, X). Ternary CAM hiện nay phổ biến hơn vì nó linh động hơnvới bit don’t care X.

2. Hoạt động :







2. Hoạt động :







2. Hoạt động :

Cách đọc ghi trên CAM cũng tương tự như SRAM

Hình 2 cho thấy sơ đồ khối của một đơn giản 4 x 5 bit ternary CAM với một kiếntrúc dựa trên NOR. Các CAM chứa bảng định tuyến từ bảng 1 để minh họa cáchthức một CAM thực hiện tra cứu địa chỉ.

Table 1: Simplified routing table.Line No. Address (Binary) Output Port

1 101XX A2 0110X B3 011XX C4 10011 D

Các tế bào lõi CAM được sắp xếp thành bốn word, mỗi word 5 bit. Các tế bào lõicó chứa cả lưu trữ và mạch so sánh. search chạy theo chiều dọc trong hình và mô tảdữ liệu tìm kiếm với các cell CAM. Các matchlines chạy theo chiều ngang qua cácmảng và chỉ ra cho dù các dữ liệu tìm kiếm phù hợp với các word. Một matchlinemới chỉ ra một match (phù hợp) và chỉ ra một matchline deactivated mismatch,được gọi là một không phù hợp trong CAM. Các matchlines là đầu vào cho một bộmã hóa mà tạo ra địa chỉ tương ứng với vị trí phù hợp.

Hình 2:Cấu trúc CAM dựa trên cổng NOR




1 101XX A2 0110X B3 011XX C4 10011 D






1 101XX A2 0110X B3 011XX C4 10011 D



Một hoạt động tìm kiếm CAM bắt đầu với precharging tất cả matchlines cao, đặttất cả chúng tạm thời trong trạng thái match . Tiếp theo, các trình điều khiển dòngbắt đầu phát dữ liệu tìm kiếm, xét vd:01101 trong hình, bắt đầu search lines. Sauđó mỗi tế bào lõi CAM so sánh bit lưu trữ của nó với bit trên các dòng tìm kiếmtương ứng. Các tế bào có dữ liệu match (phù hợp) không ảnh hưởng đến matchlinenhưng các tế bào mismatchs(không phù hợp) pull down matchline. Các tế bào lưutrữ một trạng thái x thì xem như là phù hợp . Tổng hợp kết quả là matchlines đượckéo xuống (pull down) cho bất cứ word nào có ít nhất một mismatch. Tất cả cácmatchlines vẫn ở active (precharged cao). Trong hình, matchlines giữa hai vẫnđược kích hoạt, chỉ ra một kết quả khớp, trong khi matchlines khác thì được nốiground, cho thấy một line không phù hợp. Cuối cùng, các bộ mã hóa tạo ra vị tríđịa chỉ tìm kiếm dữ liệu phù hợp. Trong ví dụ này, các bộ mã hóa chọn matchlineđánh số nhỏ nhất trong 2 matchlines phù hợp , tạo ra địa chỉ phù hợp là 01. Địa chỉphù hợp này được sử dụng làm địa chỉ đầu vào cho một RAM có chứa một danhsách các port đầu ra được mô tả như trong hình 3,4 . Hệ thống CAM/RAM này làmột mô tả đầy đủ của một công cụ tra cứu địa chỉ. ngõ ra địa chỉ phù hợp củaCAM như là một con trỏ được sử dụng để lấy lại dữ liệu kết hợp trong RAM.Trong trường hợp này các dữ liệu kết hợp chính là cổng ra(output port). quá trìnhtìm kiếm CAM/RAM có thể được xem như là một quá trình tra cứu từ điển nơi dữliệu tìm kiếm là từ được truy vấn và bộ nhớ RAM có các định nghĩa từ.

Hình 3:Tra cứu địa chỉ với CAM/RAM

Hình 4: mô hình CAM/RAM







Hoạt động cơ bản của CAM cho thấy nó có tốc độ nhanh vì –quá trình so sánh chỉxảy ra trong 1 xung clock trên toàn CAM,

Binary CAM là loại đơn giản nhất của CAM được sử dụng tìm kiếm dữ liệubao gồm các word của 1 và 0s. Ternary CAM (TCAM) cho phép một trạng thái thứ3 "X" hoặc "don’t care" cho một hoặc nhiều bit trong dataword được lưu trữ, vìthế tăng tính linh hoạt cho việc tìm kiếm. Ví dụ, một ternary CAM có thể có mộtword được lưu trữ là "10XX0" sẽ phù hợp với bất kỳ word nào được tìm kiếm sau:"10000", "10010", "10100" hoặc "10110". Việc bổ sung “tìm kiếm linh hoạt” bắtnguồn từ chi phí bổ sung trong binary CAM khi các tế bào bộ nhớ bây giờ phải mãhóa ba trạng thái có thể thay vì hai như binary CAM. Trạng thái bổ sung nàythường được thực hiện bằng cách thêm một bit lọc (bit "care" hay "don’t care" )với mọi tế bào bộ nhớ.

3. Sơ đồ khối 1 cell và cấu trúc matchlines:Một cell CAM có 1 bit lưu trữ và 1 bit so sánh.

hình 5(a) và 5 (b) hiển thị cell NOR CAM và cell NAND CAM tương ứng. Cả haicell này đều sử dụng phần lưu trữ của cell SRAM cho việc lưu trữ các bit.









Hình 5:

(a) NOR CAMcell

(b)NAND CAMcell

a. NOR cell:

Việc so sánh giữa các bit lưu trữ , Q (và QB), với các bit search bổ sung làSL (và SLB) được thực hiện bằng cách sử dụng bộ so sánh gồm 4 transistor, từ N1đến N4. Các transistor đó thường tối thiểu kích thước để duy trì mật độ cao cáccell. hai mẫu Transistor N1/N3 và N2/N4 tạo thành hai đường riêng biệt pull downpath cho matchline, ML. Một mismatch giữa các bit lưu trữ , Q và các bit tìm kiếmSL kích hoạt ít nhất một pull down paths. Do đó, matchline, ML, discharges thôngqua một trong những pull down paths trên 1 mismatch. Trong trường hợp kết quảmatch của Q và SL, cả hai pull down paths bị disconnect và vì thế ML bị ngắt kếtnối với ground. Để tạo thành word CAM từ nhiều NOR CAM cells được nối songsong bằng cách kết nối các đoạn ML của mỗi tế bào cho đoạn ML của tế bào giápranh. Các kết nối đã được tạo ra, các pulldown paths song song tương tự nhưpulldown path trong một cổng logic NOR. Với Matchline( ML) precharged cao vàdischarges thông qua một hoặc nhiều pulldown paths tùy thuộc vào số bit

Hình 5:

(a) NOR CAMcell

(b)NAND CAMcell

a. NOR cell:


Hình 5:

(a) NOR CAMcell

(b)NAND CAMcell

a. NOR cell:


mismatching trong word đó. Một so sánh match cho 1 word xảy ra chỉ khi tất cảcác cells trong word đó có kết quả là match. Matchline tương ứng đó( ML) khôngchuyển qua trạng thái discharges. Các tính năng chính của NOR CAM matchlinechính là tốc độ hoạt động cao. Trong trường hợp xấu nhất xảy ra khi có một-bitmiss trong một word và matchline discharges thông qua hai transistors nối tiếptrong tế bào, tạo thành pulldown path.

b. NAND cell:

việc So sánh giữa các bit lưu trữ Q (và QB), và các bit tìm kiếm SL (vàSLB) được thực hiện bằng cách sử dụng bộ so sánh ba transistor, M1,M2 và M3.Các transistor thường có kích thước tối thiểu để duy trì mật độ cao các cell. Xemxét trường hợp của một trận đấu khi SL = 1 và Q = 1. sự chuyển đổi trongtransistor M1, tạo thành mức logic '1' tại nút T, làm M3 có chuyển sang 1. Trongtrường hợp mismatch, nút T có mức logic '0' và M3 chuyển sang trạng thái ngắt.Để tạo thành một CAM nhiều NAND từ các cell được nối với nhau theo cách nốitiếp. Khi kết nối được tạo thành, thậm chí là một mismatch duy nhất trong bất kỳbit nào sẽ làm disconnect matchline. Matchline( ML) precharged cao và dischargesthông qua các NMOSs nối tiếp chỉ trong trường hợp một match hoàn chỉnh.NAND CAM hoạt động chậm hơn so với kiểu NOR vì ước lượng paths khoảng 8và 16 transistor (word nối tiếp ) trái ngược với 2 transistor của NOR. nhưngNAND CAM tiết kiệm điện hơn vì một mismatch ngăn chặn ML khỏi dischargingvà do đó được sử dụng trong các thiết kế năng lượng thấp.

ngoài ra còn có thêm biến thể từ các NOR cell và NAND cell như đã trình bàytrên. Trong hình 6(a) là NOR CAM chỉ có 9 transistor thay vì 10 như trên, còntrong hình 6(b) là biến thể NAND cell có 10 transistor tuy nhiên 2 loại này ít phổbiến.

c. Ternary CAM :

Ternary CAM là loại cell có 3 trạng thái 0,1,X (don’t care) nhưng với binarycell thông thường được trình bày ở trên thì cell lưu trữ chỉ có 1 bit, vì vậy nênternary CAM được tạo thành bởi 2 bit lưu trữ SRAM và 1 bộ so sánh.

Hình 7:

Trong hình 7a là ternary NOR CAM cell, mỗi bit lưu trữ được nối riêng với 1pull down path, D và DB(D đảo) có path kéo xuống ground riêng rẽ độc lập, giờ tacó 2 bit lưu trữ nên sẽ có 4 trạng thái nhưng ta cấm trường hợp D=DB=0,Còn lại tasẽ có các trạng thái như trong bảng sau :

c. Ternary CAM :


Hình 7:


c. Ternary CAM :


Hình 7:


Ternary CAM cũng giống như ta có 2cell binary CAM.

Còn với NAND cell thì bit lưu trữ thêm vào được nối tại điểm M, như tronghình 7b Ternary NAND CAM cell, nhưng khác với NOR ta có bảng trạng thái củaNAND cell sau :

d. Cấu trúc matchlines:- NOR Matchline: Hình 8 mô tả, trong sơ đồ khối , làm thế nào các tế bào

NOR được kết nối song song để tạo thành một matchline NOR, ML. Trongkhi chúng cho thấy các binary cell trong hình, các mô tả về hoạt độngmatchline áp dụng cho cả binary và ternary CAM. Chu kỳ tìm kiếm NORđiển hình hoạt động trong ba giai đoạn: searchline precharge, matchlineprecharge, và evaluation matchline.Trước tiên, các searchlines prechargedthấp để ngắt kết nối ground đến matchlines bằng cách vô hiệu hóa pulldownpath mỗi cell CAM. Thứ hai, với các đường pulldown path bị ngắt kết nối,transistor Mpre precharges matchlines cao. Cuối cùng, các searchlines được









hướng đến các giá trị word tìm kiếm, thực hiện giai đoạn evaluationmatchline. Trong trường hợp là match, điện áp ML(VML) vẫn cao nhưkhông có đường path dẫn xả xuống ground. Trong trường hợp miss , có ítnhất một đường dẫn path đến ground làm discharges matchline. bộ lọcmatchline sense amplifier (MLSA) thấy điện áp trên ML, và tạo ra một kếtquả match tương ứng. Các tính năng chính của NOR matchline là tốc độ cao. Trong trường hợp chậm nhất của một miss bit trong 1 word, đường dẫnpath thường là thông qua 2 transistor trong tế bào hình thành đường dẫnpulldown path. Ngay cả trong điều này trường hợp xấu nhất, NOR cell cũngnhanh hơn NAND cell, với 8 hoặc 16 transistor tạo thành đường dẫnevaluation.

- NAND cell : trong hình 9 ta thấy bên phải là transistor pMOS prechargesMpre, set điện thế lúc đầu cho ML là VDD. Tiếp theo transistor nMOSMeval được bật, nếu là trường hợp match các transistor nMOS từ M1 đếnMn đều bật, tạo thành 1 đường dẫn path đến ground từ ML node, vì vậydischarging ML đến ground. Trong trường hợp là miss 1 trong các nMOStrans, từ M1 đến Mn sẽ off , ML được nối điện áp cao. Bộ lọc MLSA sẽ pháthiện sự khác biệt giữa các điện thế match (low) và điện thế miss (high). CácNAND matchline có các transistor được ước định(evaluation) rõ ràng,Meval, khác với NOR matchline tự thực hiện ước định (evaluation) .





4. Ưu nhược điểm:

CAM có tốc độ truy xuất nhanh chóng như SRAM, nhưng đặc biệt nhanhtrong việc tìm kiếm vì nó chỉ tìm trong 1 xung clock, nhưng ngược lại nó có kíchthước lớn, lớn hơn SRAM vì 1 cell CAM bao gồm 1cell lưu trữ SRAM và thêmvào đó là 1 bộ so sánh gồm 4 transistor(hoặc 3), nên làm cho giá thành và kíchthước của CAM lớn hơn hẳn, ngoài ra nó còn sử dụng nhiều năng lượng hơn dophải duy trì bộ so sánh. Để cân bằng tốc độ , kích thước bộ nhớ và giá thành sảnxuất của CAM người ta đã bổ sung vài chức năng cạnh tranh cho CAM như sửdụng cây tìm kiếm tiêu chuẩn hay thiết kế hashing trong hardware, bằng cách sửdụng các thủ thuật phần cứng như sao chép hay pipelining để tăng tốc độ hiệu suấthiệu quả.

5. ứng dụng CAM :

Do tốc độ tìm kiếm nhanh nên CAM được ứng dụng nhiều , nhưng ứng dụngnhiều nhất của CAM được thực hiện trong SWITCH và ROUTER , ngoài ra CAMcòn được ứng dụng trong phần cứng nén dữ liệu, memory mapping, bộ nhớ cache,database engines, mạng nơ-ron nhân tạo, hệ thống phòng chống xâm nhập

a. SWITCH :

Bộ nhớ địa chỉ nội dung thường được sử dụng trong các thiết bị mạng máytính. Ví dụ, khi một network switch nhận được một khung dữ liệu từ một port củanó, nó cập nhật vào bảng nội bộ (bảng địa chỉ MAC) với địa chỉ MAC của frameđến và port mà nó đã nhận được frame. Sau đó SWItch tìm địa chỉ MAC của đíchđến trong bảng để xác định port mà frame cần phải được chuyển tiếp đến, và





a. SWITCH :






a. SWITCH :


swithc chuyển frame đến port đó. Bảng địa chỉ MAC thường được mô tả với mộtbinary CAM để port đích có thể được tìm thấy rất nhanh chóng, làm giảm độ trễcủa switch.

b. ROUTER:

Ternary CAM thường được sử dụng trong network router, trong đó mỗi địachỉ mạng có hai phần: network address, có thể thay đổi kích thước tùy thuộc vàocấu hình mạng con, và host address là các bit còn lại. Mỗi mạng con có mộtnetwork mask(mặt nạ mạng) mà nó cho biết bit nào là network add và bit nào làhost add . Việc định tuyến được thực hiện bằng cách xem xét một bảng định tuyến(rout table) được duy trì bởi router chứa các địa chỉ đích đến, network mask củađịnh tuyến đó(destination), và các thông tin cần thiết cho việc chuyển các gói tinđến đích đó. Nếu không có CAM, router so sánh địa chỉ đến của gói dữ liệu sẽđược chuyển với mỗi rout trong bảng định tuyến, thực hiện một phép AND vớinetwork mask và so sánh nó với netwrk addr. Nếu bằng nhau, thông tin định tuyếntương ứng được dùng để chuyển tiếp gói tin . Bằng cách sử dụng một CAM ternarycho bảng định tuyến làm cho quá trình tra cứu rất hiệu quả. Các địa chỉ được lưutrữ bằng cách sử dụng "bit don’t care" cho phần host của địa chỉ, do đó khi tra cứuđích đến, các CAM ngay lập tức truy cập định tuyến đúng; quá trình tìm networkaddr và so sánh được thực hiện bởi CAM hardware.

Ngoài ra CAM có thể được sử dụng để làm một bộ lọc ngăn chặn tất cả cáctruy cập ngoại trừ những gói tin được cho phép rõ ràng theo các quy tắc của bộ lọc

IP. Trong ứng dụng này, CAM so sánh các gói tin được chuyển đến port ứng vớicác quy tắc lọc IP. Khi kết quả được tìm thấy, gói tin được phép hoặc từ chối.

c. Data Compressing hardware:

CAM thích hợp cho việc nén dữ liệu bởi sự chuyển động của gói tin thôngqua LAN hoặc WAN yêu cầu address translation.

Trong một ứng dụng nén dữ liệu, tra cứu CAM được thực hiện sau mỗi từcủa dữ liệu gốc. Nếu mã tương ứng với các mẫu bit từ trong bảng đăng ký đượctìm thấy, output nhận được là symbol hoặc token thích hợp.

Nếu mã tìm kiếm không được tìm thấy trong CAM, một từ khóa khác đượcdịch đến. CAM sẽ tạo một kết quả trong một giao dịch duy nhất của bảng kíchthước hoặc chiều dài của danh sách tìm kiếm.

d. Memory Mapping

Trong một hệ thống sử dụng dynamic memory map, CAM có thể được sửdụng để lưu trữ các địa chỉ bộ nhớ để truy cập nhanh hơn. Ví dụ trong một hệthống PCI, một thiết bị PCI duy nhất có thể chứa lên đến sáu không gian cấp phátbộ nhớ trong hệ thống.

6. Tài liệu tham khảo- Content-Addressable Memory (CAM) Circuits and

Architectures: A Tutorial and Survey.pdf- Variation Analysis of CAM Cells.pdf

- Content-Addressable Memory Introduction (by google)- Content-Addressable Memory (http://en.m.wikipedia.org/wiki/Content-

addressable_memory#section_3)- Và một số tài liệu tham khảo khác

II. QDR SRAM (QDR: Quad data rate SRAM)Giới thiệu

Phần lớn các hệ thống đều chứa một trong các loại bộ nhớ sau:

+PROM + EPROM + EEPROM/flash

+DRAM

+SRAM

PROM, EPROM và Flash thuộc loại bộ nhớ không bốc hơi (non-volatile). Bộ nhớkhông bốc hơi là loại bộ nhớ mà dữ liệu vẫn được lưu giữ lại cho dù linh kiệt bịngắt nguồn điện. PROM, EPROM và Flash khác nhau về kỹ thuật sử dụng, phươngpháp tái lập trình linh kiện và phương pháp xóa dữ liệu trong linh kiện nhớ.

SRAM và DRAM là loại bộ nhớ truy cập ngẫu nhiên, chỉ lưu dữ liệu khi có nguồnđiện cung cấp. Nếu ngắt nguồn thì tất cả dữ liệu trong bộ nhớ sẽ mất. Nhưng ngaycả khi được cấp nguồn thì dữ liệu trong DRAM vẫn có thể bị mất nếu không được‘làm tươi’ (refresh) định kỳ. Còn trong SRAM, dữ liệu vẫn được lưu trữ mà khôngcần thêm xử lý refresh nào. Dữ liệu chỉ cần được ghi 1 lần và sẽ được giữ lại chođến khi đọc ra hoặc ngắt nguồn.

SRAM khác nhau ở số lượng các thành phần nhớ khác nhau; các thành phần nhớkhác nhau do các cell bộ nhớ có cấu tạo khác nhau.

1 .Cấu trúc cơ bản của SRAM

Cấu trúc cơ bản của một SRAM bao gồm một hoặc nhiều mảng vuông củacác Cell bộ nhớ cùng với các mạch hỗ trợ giải mã địa chỉ và thực hiện các yêu cầu

http://en.m.wikipedia.org/wiki/Content-

đọc/ghi. Các mạch hỗ trợ được thêm vào có thể thực hiện các chức năng đặc biệtnhư xử lý burst và còn có thể hiện diện trên chip.

2 Mảng bộ nhớ (memory array)

Các mảng bộ nhớ SRAM được sắp xếp theo các hàng và các cột của các cell bộnhớ (memory cell), theo thứ tự được gọi là wordline và bitline. Trong SRAM IBM,các wordline được làm từ polysilicon trong khi các bitline là metal. Mỗi cell bộnhớ có một vị trí hoặc địa chỉ duy nhất được định nghĩa bằng sự giao nhau củahàng và cột. Số mảng trên một chip nhớ được xác định bởi tổng kích thước bộ nhớ,tốc độ bộ nhớ xử lý, layout với các yêu cầu kiểm tra và số đường I/O dữ liệu trênchip.

3 Cell bộ nhớ (memory cell)

Một Cell bộ nhớ SRAM là một Flip-flop "bền vững kép" (tạm dịch từ "a bi-stableflip-flop" theo IBM). Các cell (tế bào) cấu tạo nên SRAM có 4 hoặc 6 Transistor,thường thấy là 6 transistor. Dựa trên số lượng transistor cấu tạo cell mà ta gọi là 4-T SRAM hay 6-T SRAM.











Hình2. Cấu trúc Cell bộ nhớ 4 Transistor và 6 Transistor (Theo Cypress)

Nhiều SRAM trên thị trường sử dụng cell có cấu trúc 4 transistor với một tảipolysilicon. Các SRAM này phù hợp cho hệ thống hiệu suất trung hoặc cao. Cấutrúc này có dòng rò (leakage current) phụ thuộc cao nên có dòng standby cao.Thiết kế có cấu trúc 4 transistor còn dễ bị ảnh hưởng bởi các bức xạ khác. Với cấutrúc 6 transistor, tuy rằng số lượng transistor sử dụng nhiều hơn nhưng lại có ưuđiểm hơn hẳn như tính ổn định cao, có dòng rò và dòng standby thấp. Cấu trúc 6transistor được chứng minh là tốt hơn nhưng phải tránh sử dụng quá vùng diện tíchchip thực tế yêu cầu.

Hình3. Cell bộ nhớ 6 transistor của IBM

4 . Mạch điện hỗ trợ

Mạch điện hỗ trợ của chip nhớ báo cho phép người sử dụng ghi dữ liệu vàocác cell bộ nhớ và đọc dữ liệu lưu trữ trong các cell này. Mạch hỗ trợ này bao gồmcác thành phần cơ bản sau:

• Mạch giải mã địa chỉ để chọn hàng và cột.

• Mạch chuyển dữ liệu từ các cell ra các đường I/O khi đọc.















• Mạch ghi lấy dữ liệu từ ngõ vào và lưu vào các cell bộ nhớ.

• Mạch cho phép ngõ ra có thể ngăn dữ liệu xuất hiện tại ngõ ra cho dù nó đượcyêu cầu.

• Các bộ đếm nội và các thanh ghi để giữ lại “dấu vết” của địa chỉ burst tuần tự, dữliệu pipelined và các chức năng điều khiển trên chip.

• Mạch clock để điều khiển định thời đọc ghi và tất cả các xử lý liên quan khác.

5 :SRAM - Phân loại SRAM

Sự phân loại SRAM dựa trên hai đặc trưng cơ bản là đồng bộ (Synchronous) vàbất đồng bộ (Asynchronous).

Các SRAM động bộ là các linh kiện được đồng bộ theo tín hiệu bên ngoài gọi làclock. Linh kiện được đọc ghi phải dựa trên trạng thái hiện tại của clock. Trạngthái này có thể là cạnh lên hoặc cạnh xuống.

Các SRAM bất đồng bộ thì khác, chúng sẽ được đọc và ghi bất cứ khi nào có cáclệnh điều khiển đọc ghi phù hợp.

a) Các SRAM bất đồng bộ nhanh

Đây là loại mà xử lý dặc trưng của nó nằm trong khoảng 25ns. Thường sử dụngcho các ứng dụng vào bộ nhớ đệm như các Tag RAM của Cache (tham khảotopicCPU cache memory).

Loại RAM bất đồng bộ tốc độ cao đã được sử dụng trong thời gian dài. Thị trườngcủa loại linh kiện này đã chín muồi và đạt đến mức ổn định. Tầm dung lượng củaloại này từ 4K đến 32Mb và các từ dữ liệu được cấu hình phần lớn là x1, x4, x8,x16 và x32, đây là số bit trong mỗi vị trí ô nhớ.

b) Các SRAM bất đồng bộ chậm

Loại SRAM này có thời gian xử lý đặc trưng là 45-ns, chậm hơn nhiều so với loạitrên. Đây là loại SRAM được thiết kế với khả năng tiêu thụ công suất thấp vàthường được sử dụng cho các ứng dụng mà vấn đề công suất là yêu cầu hàng đầunhư các thiết bị di động (điện thoại, PDA, v.v…).

Tầm dung lượng của chúng từ 256K đến 16Mb và được cấu hình phần lớn với độrộng từ là 8, 16 hoặc 32.

c). SRAM đồng bộ (Synchronous SRAM)

SRAM đồng bộ ra đời làm cho việc sử dụng SRAM ngày càng phổ biến và pháttriển nhanh chóng. Loại SRAM này có nhiều đặc thù. Chúng ta có thể dễ dàng thấyđó là sự đồng bộ với một clock ngoài. Khác với SRAM bất đồng bộ, SRAM đồngbộ có các thanh ghi nội chốt ngõ vào ở cạnh lên (hoặc cạnh xuống) của xung clock.Đôi khi còn có cả các thanh ghi ở ngõ ra.

SRAM đồng bộ được phân loại đơn giản như sau:

• SRAM tốc độ dữ liệu đơn (Single Data Rate SRAM) – SDRSRAMo Pipelined và Flowthrough SRAMso Burst SRAMso Network SRAMs - NoBL™/ZBT™ SRAMs

• SRAM tốc độ dữ liệu đôi (Double Data Rate SRAM) – DDRSRAMo Standard DDR SRAMso QDR™ SRAMs

• NetRAM™

6 . SRAM - Phân loại SRAM

Sau đây tại hạ xin giới thiệu cụ thể sự khác nhau giữa các loại SRAM.

SDR – SRAM

Đây là loại RAM đồng bộ mà từ dữ liệu được chuyển đổi giữa SRAM và bộ điềukhiển diễn ra trong một chu kỳ clock cho trước. SDRSRAM khác nhau ở cách thựcthi của chúng. Mỗi cách hoạt động khác nhau của SDRSRAM được tối ưu cho mộtứng dụng đầu cuối cụ thể.

a.1) Pipelined và Flowthrough

• Tất cả các các SRAM đồng bộ đều có thanh ghi ngõ vào được dùng để chốt cáctín hiệu điều khiển, địa chỉ và dữ liệu tại cạnh lên clock. Một SRAM còn có thể cócác thanh ghi chốt dữ liệu ngõ ra.

• Một SRAM đồng bộ pipelined là loại có các thanh ghi ngõ ra. Như vậy dữ liệu sẽđược chốt lại tại các thanh ghi trước khi đưa ra ngoài. Với xử lý đọc, loại SRAMnày tốn 1 chu kỳ clock và với xử lý ghi sẽ tốn hai chu kỳ clock.

• Một SRAM đồng bộ Flowthrough lại xử lý theo một cách khác. Loại này khôngcó thanh ghi để lưu dữ liệu ở ngõ ra mà dữ liệu sẽ được gửi trực tiếp từ vùng nhớra đường dữ liệu bên ngoài. Với loại này thì cả ghi và đọc đều tốn một chu kỳ.

a.2) Burst SRAM

• Đây là các loại RAM được tối ưu để sử dụng cho các Cache trong PC. Trongnhiều hệ thống máy tính điều này rất lợi cho việc lưu trữ khi ta lưu trữ nhiều dữliệu trong SRAM giúp tránh phải truy cập nhiều lần. Burst là đặc điểm được thêmvào cho phép bộ nhớ sử dụng bộ đếm nội để tăng địa chỉ được chốt trong SRAM.Vì vậy nó có thể lấy được nhiều lần, có thể đến 4 từ dữ liệu trong bộ nhớ cho mộtlệnh. Một SRAM hoạt động theo kiểu burst có thể cấu tạo Pipelined hoặcFlowthrough. Dù với kiểu nào thì một Burst SRAM cũng phải đưa dữ liệu ra dựatrên mỗi xung clock (một burst 4 từ sẽ đưa dữ liệu ra trên 4 xung clock).

• Hoạt động burst được kích hoạt dựa trên một chân ngõ vào gọi là “Advance”(theo tài liệu của Cypress), viết tắt là ADV.

a.3) Network SRAMs — NoBL™/ZBT™ SRAMs

Một loại khác của SDRSRAM là networking SRAMs hay NoBL/ZBT SRAMs.NoBL là viết tắt của “No Bus Latency™” được thiết kế cho các hệ thống yêu cầuchèn giữa chu kỳ đọc và ghi. Trong các SRAM đồng bộ chuẩn thì không có chế độNoBL (non-NoBL), một sự nguy hiểm cho dữ liệu (data hazard) có thể xuất hiệnghi một thực hiện ghi theo sau một thực hiện đọc. Khi đó dữ liệu ghi sẽ được đặtlên bus trong cùng cạnh xung clock với dữ liệu đọc khi SRAM đang đưa dữ liệunày ra. Một “trạng thái chờ” (Wait-state) được thêm vào để đảm bảo việc đọc sẽđược thực hiện trước khi việc ghi được tiến hành. NoBL SRAM sẽ cung cấp sựchèn thêm mà không phá vỡ bất kỳ quy trình nào. Trong các ứng dụng mạng đòihỏi hiệu suất bus tối đa thì cần loại trừ các trạng thái chờ này.

B. DDR – SRAM

Các SRAM này được thiết kế dành nhiều cho các ứng dụng mạng đòi hỏi tốc độ dữliệu cao. QDR (Quad Data Rate™) và DDR (Double Data Rate) là hai loại thuộchọ RAM này. Chúng có khả năng chuyển nhiều từ dữ liệu trong một chu kỳ chotrước.

b.1) QDR SRAM

Đây là loại RAM có cấu trúc mới được chế tạo đặc biệt cho các ứng dụng mạng tốcđộ cao. Các ứng dụng này được chế tạo với hai port riêng biệt cho việc đọc và ghicó thể chạy độc lập ở tốc độ dữ liệu đôi (Double Data Rate). Ví dụ, với SRAMnày, hai từ có thể được đọc ra và hai từ khác được ghi vào cùng lúc. Kết quả nhậnđược là 4 dữ liệu chuyển đổi trong một chu kỳ clock.

Cũng giống như NoBL SRAM, các ứng dụng như Switch và Router ATM có thểđịnh nghĩa việc thực hiện đọc ghi đồng thời với chế độ “No bus latency™” và cácdữ liệu đi qua SRAM được đảm bảo sự cân bằng khi có truy cập đọc/ghi vào cùngmột địa chỉ.

b.2) DDR SRAM

DDR SRAM giống như QDR SRAM nhưng chỉ có một port dùng cho cả dữ liệuđọc và ghi. Trong cùng một chu kỳ xung clock, hai từ dữ liệu có thể được đọc hoặcghi.Loại SRAM ứng dụng trong các Cache tốc độ cao như trong các workstation vàserver.

C ) NetRAM™

Đây cũng là một trong những loại RAM thiết kế cho các ứng dụng mạng cho phépđọc ghi đồng thời vào mảng bộ nhớ. Linh kiện bao gồm một mảng RAM thôngthường với hai port cùng với các bus điều khiển địa chỉ và dữ liệu độc lập. SRAMnày hữu dụng trong các ứng dụng chuyển mạch (switching).

D ). Các tên gọi và sở hữu

• MoBL, NoBL và No Bus Latency là đăng ký thương mại của CypressSemiconductor.

• QDR và Quad Data Rate là đăng ký thương mại của QDR Consortium bao gồmCypress, IDT, NEC, Renesas, and Samsung.

• NetRAM của Motorola.

• ZBT là của Integrated Device Technologies.

QDR SRAM (QDR: Quad data rate SRAM)

1 . QDR SRAM là gi ?

Sự tăng trưởng bùng nổ của internet đã làm tăng nhu cầu đối với hệ thống truyềnthông dữ liệu tốc độ cao , đòi hỏi việc xử lý nhanh và giao tiếp tốc độ cao với cácthiết bị ngoại vi .Trong khi các bộ vi xử lý ở các hệ thống này đã cải thiện về hiệusuất ,mà SRAM không thể theo kịp .Lúc này các kiến trúc SRAM được phát triểnđể hỗ trợ các yêu cầu của hệ thống hiện thành theo các luồng tốc độ cao.Một trongnhững kiến trúc quad data rate(QDR) SRAM , cung cấp nhiều hơn bốn lần băngthông so với kiến trúc SRAM khác

Hầu hết các giải pháp SRAM hiện nay được thiết kế cho máy tính và có giao diệndi chuyển dữ liệu một cách hiệu quả cho sự tương phản của đọc và viết.Ngược lại, thông tin liên lạc hầu hết các ứng dụng đòi hỏi phải truyền giữa SRAM và bộđiều khiển nhớ luôn phiên giữa đọc và viết theo chu kì .Các thiết bị giao tiếp haichiều ,chẳng hạn như tiêu chuẩn đồng bộ các thiết bị SRAM pipelined , Khôngthực hiện tốt trong các ứng dụng.

Hiêp hội QDR , bao gồm Cypress Semiconductor, Hitachi, Integrated DeviceTechnology, Inc., Micron Technology, NEC, and Samsung . thiết kế kiếntrúc QDR SRAM cho hiệu suất cao hệ thống thông tin liên lạc như bộ địnhtuyến và chuyển giao không đồng bộ chế độ (ATM), thiết bị chuyển mạch .QDR SRAM thiết bị, mà có thể chuyển bốntừ trên mỗi chu kỳ đồng hồ, thực hiệnđầy đủ các yêu cầu phải đối mặt với thế hệ tiếp theo thiết kế hệ thống thông tin liênlạc. QDR SRAM thiết bị cung cấp đồng thời đọc và viết, độ trễ không, và thônglượng dữ liệu tăng cho phép truy cập đồng thời đến vị trí cùng một địa chỉ. của họsáng tạo kiến trúc cho phép họ làm tốt hơn các thiết bị SRAM khác lên đến bốn llần trong các ứng dụng mạng, đọc và viếtđược cân bằng, như thể hiện trong hình 1.

2 . Mô tả chức năng QDR SRAM

Các tính năng sau đây phân biệt các thiết bị QDR SRAM từ SRAM kháccác thiết bị:

+ Riêng biệt việc ghi dữ liệu (D) và đọc dữ liệu (Q) cổng hỗ trợ đồng thời đọcvà viết và cho phép giao dịch trở lại mà không có các vấn đề tranh chấp cóthể xảy ra khi sử dụng một dữ liệu bus hai chiều+ Một địa chỉ chia bus sẽ luân phiên nhau lấy đọc và viết địa chỉ+ Một cốt lõi bộ nhớ của nhiều mảng SRAM, cho phép tốc độ dữ liệu gấpđôi (DDR) truy cập và tốc độ truyền lên đến bốn từ trên mỗi chu kỳ đồng hồ

Hình 2 chỉ ra sơ đồ QDR SRAM

3 .Các tín hiệu giao tiếp QDR RAM

Phần này sẽ mô tả một số tín hiệu : clock,address, control ,data của QDR RAM.Đây là điều cần thiết thi tìm hiểu về chức năng của QDR RAM

Tín hiệu clock

QDR SRAM là thiết bị có hai cặp clock: K và Kn ,C và Cn.Các clock đầu vôtích cực , K , bổ sung hợp lý của các đầu vô tiêu cực clock, Kn.Tương tự như vậyclock đầu ra tích cực , C, và đầu ra tiêu cực clock , Cn được bổ sung . thiết bịQDR SRAM sử dụng clock K và Kn để truy cập ghi và Clock C và Cn cho đọctruy cập .Các thiết bị QDR RAM cũng có một chế độ ,clock , clock K và Kn đượcsử dụng cho cả đọc và ghi.Trong chế độ này C và Cn gắn với điện áp VDD

Tín hiệu điền khiển

Thiết bị QDR SRAM sử dụng hai tín hiệu điều khiển , cổng lựa chọn viết (WPSn)và cổng lựa chọn đọc (RPSn) , để điều khiển hoạt động viết và ghi . tương ứng vớitín hiệu điều khiển thứ 3 , byte lựa chọn viết (BWSn) , Viết 1 byte dữ liệu tại mộtthời điểm cho phép nếu cần thiết

Tín hiệu địa chỉ

QDR SRAM chỉ sử dụng một bus địa chỉ( A) cho cả địa chỉ đọc và ghi

Tín hiệu dữ liệu

Thiết bị QSR SRAM sử dụng hai bus dữ liệu một chiều một cho viết (D) và mộtcho đọc ( Q)

4. Chức năng QDR SRAM

Thiết bị QDR SAM có hai word hay bốn word giữa truyền theo khối . cả hai loạiQDR SRAM cùng cung cấp một tốc độ băng thông ở tốc ddojoj clock

A ) Burst-of-2 QDR SRAM

Burst-của-2 QDR SRAM thiết bị hỗ trợ hai word truyền dữ liệu trên tất cả cácviết và đọc các giao dịch, yêu cầu một bộ điều khiển tương đối đơn giản thựchiện. Các phần dưới đây phác thảo cơ bản burst of 2chức năng chỉ ghi, chỉđọc, và kết hợp đọc / ghi hoạt động.

Chu trình viết

Trên cạnh lên của clock K , thiết bị QDR SRAM chốt tín hiệu điều khiển WPSnvà BWSn và dữ liệu từ thấp trên D. Trên cạnh lên Kn , thiết bịQDR SRAM chốt viết địa chỉ trên A và từ dữ liệu trên trên D, do đó hoànthành một chu kỳ ghi

Chu trình đọc

Trên cạnh lên clock K , thiết bị QDR SRAM chốt tín hiệu điều khiển RPSn và địachỉ đọc A. Sau thời gian chờ của một xung clock,Cạnh lên clock C ra dữ liệuxuống thấp tại địa chỉ A lên trên bus Q.Cạnh lên clock tiếp theo của clock C ra từdữ liệu lên do đó hoàn thành chu kì đọc. Chế độ đơn clock sử dụng clock K và Kncho cả hai đọc và viết

Chu trình đọc và viết

Độc lập đọc và ghi luồng dữ liệu , cùng với chu kỳ chia sẻ bus địa chỉ , cho

phép đọc và ghi các hoạt động xảy ra trong cùng một chu kỳ clock . Thựchiện đồng thời đọc và viết không thay đổi chức năng của một trong hai giaodịch. Nếu một yêu cầu đọc

xảy ra cùng một lúcvới một yêu cầu ghi tại cùng một địa chỉ, dữ liệu trên D được

chuyển tiếp đến Q;do đó, độ trễ là không cần thiết để truy cập dữ liệu hợp lệ.

Hình 3 cho thấy sơ đồ Burst-of-2 thời gian cho lần đọc và viết.

B )Burst-of-4 QDR SRAM Devices

thiết bị Burst-of-4 QDR SRAM hỗ trợ bốn word truyền dữ liệu trên tất cả cácviết và đọc, làm giảm hoạt động của bus địa chỉ, tuy nhiên,mạch điều khiển cầnthiết để giao diện để thiết bị Burst-of-4 QDR SRAM phức tạp hơn mạch điềukhiển cho thiết bị Burst-of- 2 QDR SRAM .Các phần sau đây phác thảo các chứcnăng Burst-of-4 QDR SRAM cơ bản để viết, đọc, và đọc / ghi.

Chu trình viết

Trên cạnh lên clock L , Thiết bị QDR SRAM sẽ chốt tín hiệu điều khiển WPSn vàBWSn . địa chỉ viết A . Về sau, cạnh lên clock K, thiết bị SRAM QDR chốt từ dữliệu đầu tiên trên D. trên cạnh lên tiếp theo của clock Kn, word dữ liệu thứhai được chốt lại .word thứ ba và thứ tư được chốt ở trên clock K và Kn sau đó,tương ứng, do đó hoàn thành một chu kỳ ghi.

Chu trình ghi

Trên cạnh lên của clock K , thiết bị QDR SRAM sẽ chốt tín hiệu điều khiển RPSnvà địa chỉ đọc A . Sau thời gian chờ của một xung clock, cạnh lên clock C ra

word dữ liệu đầu tiên tại giải quyết một lên bus Q. cạnh lên tiếp theo clock Cn racác dữ liệu thứ hai word . tiếp theo clock C và clock Cn cạnh lên ra word thứ

ba và thứ tư, tương ứng, do đó hoàn thành một chu kỳ đọc

Chu trình ghi và đọc

Các độc lập đọc và ghi luồng dữ liệu và địa chỉ chu kỳ chia sẻ bus cho phép đọcvà ghi các hoạt động xảy ra trên các chu kỳ đồng hồ tiếp theo.Thực hiện đọc đồngthời và viết không thay đổi các chức năngcủa một trong hai giao dịch. Nếu một

yêu cầu đọc xảy ra đồng thời với một viếtyêu cầu tại cùng một địa chỉ, dữ liệu trên

D được chuyển tiếp đến Q, do đó,độ trễ là không cần thiết để truy cập dữ liệu hợplệ.

Hình 4 cho thấy sơ đồ Burst-of-4 thời gian cho lần đọc và viết.

5 . QDRII SRAM

Hiệp hội QDR SRAM đã công bố kiến trúc QDRII SRAM đặc điểm kĩ thuật,được thiết kế cho hoạt động clock chạy lên đến 330MHz. QDRII SRAM đã đượccải tiến về tiêu thụ năng lương, tính đóng gói ,và đặc điểm thời gian .Với nhữngtính năng thay đổi giúp QDRII SRAM dễ dàng trong thiết kế hệ thống và trởthành tựu chọn khi bộ nhớ thiết kế hệ thống mạng 10-40 gigabit

Thiết bị QDRII SRAM không có yêu cầu thời gian phải nghiêm ngặt như QDRSRAM đối với tốc độ clock.

6. Cài đặt điều khiển. Stratix advatages

Khi thiết bị QDR SRAM được dùng trong hệ thống ,một bộ điều khiển bộ nhớ tạora tất cả các tín hiệu cần thiết cho thiết bị QDR SRAM và phục vụ cho việc giaotiếp thiết bị QDR SRAM và phần còn lại của hệ thống. Thiết Altera Stratix vàStratix GX được thiết kế giao tiếp tốc độ cao với bộ nhớ QDR SRAM .Sự thuậnlợi cho phép Stratix và Stratix Gx giao tiếp với QDR SRAM với tốc độ clock lêntới 166,67 MHz ( tổng bang thông 12 gigabit trên 1 giây), làm ý tưởng giải quyết

các ứng dụng đòi hỏi nhiều bộ nhớ. Thiết bị Stratix và Stratix GX cung cấp cácđặc trưng để giao tiếp với thiết bị QDR SRAM sau đây .

+Thanh ghi DDR I/0 cung cấp để kiến trúc chức năng đơn giản hóa nhiệm vụgiao tiếp với thiết bị QDR SRAM

+ Bộ điệm Stratix and Stratix GX I/O , phù hợp với tiêu chuẩn HSTL I/O , chophép truyền dữ liệu nhanh đến thiệt bị QDR SRAM.

+ Mộ độ thiết bị Stratix and Stratix GX cao cung cấp lên tới 79040 các yếu tốlogic , có thể sử dụng logic một cách tùy chỉnh để kết nối với bộ điều khiển bộnhớ

Chuẩn HSTL I/O

Chân thiết bị QDR SRAM được sử dụng theo chuẩn HSTLI/0 , chuẩn HSTLI/0được hỗ trợ đầy đủ trong Stratix and Stratix GX với tốc độ kết nối lên tới 333mega bit trên giây( MGbs) và cao hơn nửa.

Chuẩn HSTLI/0 được sử dụng cho các thiết kế ứng dụng hoạt đông với mứcđiện thế từ 0.0 đến 1,5V trong ảnh hướng chuyển mạch logic .Tiêu chuẩn nàyđịnh nghĩa đầu vào và ra đầu mút đơn đặc tả kĩ thuật cho tất cả HSTLI phùhợp mạch tích hợp số . Chuẩn đầu vào đầu mút đơn chỉ rõ điện thế ngõ vào trongkhoảng là – 0.3 V ≤ VI ≤ VCCIO + 0.3 V .

Thanh ghi DDR I/O

Ưu điểm chính của QDR SRAM là có khả năng viết và đọc đồng thời trên cả haicạnh lên và xuống của clock . Khả năng này làm lên gấp bốn lần năng suất truyềncủa thiết bị QDR SRAM . Để có ưu điểm truyền tốc độ cao , bộ điều khiển QDRSRAM của Altera sử dụng những phần tử I/O tiến trong thiết bị Stratix andStratix GX .Cấu trúc này cho phép Stratix and Stratix GX truyền và nhận dữ liệucả cạnh lên và cạnh xuống của clock và đáp ứng yêu cầu nghiêm ngặt về đáp ứngthời gian của QDR SRAM

Miêu tả thiết kế bộ diều khiển bộ nhớ QDR SRAM

Cấu trúc và hoạt động bộ điều khiển

Bộ điều khiển Altera QDR SRAM là giao tiếp đồng bộ .Bởi vì viết và đọc luồngdữ liệu cho bộ điều khiển độc lập .Bộ điều khiển có thể thực hiện viết và đọc cùngnhau hoặc riêng lẽ.

Việc sử dụng bộ điều khiển , Trước hết bạn cần cung cấp clock ngõ vào, đó làcung cấp nhanh trên trong vòng khóa pha(PLL) .Một khi PLL có clock vào , nó sẽtạo ra hai tín hiệu cho bộ điều khiển : WRITE_CLK và WRITE_CLK_90 .phiênbản bị lệch pha 90 độ là WRITE_CLK , một nhanh thứ hai PLL tạo raREAD_CLK.

Tất cả cạnh lên của WRITE_CLK , bộ điều khiển có thể nhận các trạng thái nghĩ, viết ,đọc hoặc đọc /viết từ hai bít điều khiển.( Trên bảng 3).Bộ điều khiển có thể

nhận địa chỉ đọc (RADDR)tương thích để tương thích với lệnh đọc hay đọc /viêt .Tương tự , Bộ điều khiển có thể nhận địa chỉ viết (WADDR)tương thích đểtương thích với lệnh đọc hay đọc / viết.

Quá trình viết dữ liêụ , Word dữ liệu cao là ngõ ra , tín hiệu lựa chọn cổngviết(WPS n) và lựa chọn byte viết(BWSn) được phép kích hoạt khi có cạnh lênclock WRITE_CLK. Thiết bị QDR SRAM sẽ giữ tín hiệu này trên cạnh lên clockK .Ở cạnh xuống của clock WRITE_CLK ,địa chỉ(A) , Word dữ liệu thấp sẽ đượcgửi đến thiết bị QDR SRAM .Tín hiệu này được giữa bởi cạnh lên clock Kn.Hình dưới là mô tả quá trình viết dữ liệu.

Quá trình đọc dữ liệu . đại chỉ(A) , tín hiệu lựa chọn cổng đọc(RPSn) là ngõ ra trêncạnh lên clock WRITE_CLK .Sau đó thiết bị QDR SRM sẽ giửa thông tin ở cạnhlên clock K . word dữ liệu cao và thấp với địa chỉ đó sẽ lái đến Q trên cạnh lêntiếp theo clock K và Kn theo thứ tự. Bộ điều khiển sẽ giữa giữa word trên cạnh lênvà cạnh xuống clock READ_CLK theo thứ tự. Dữ liệu lúc đó sẽ gửi quay lạicổng dữ liệu đọc (RDATA) ,Đây là ngõ ra trên cạnh lên clock READ_CLK. Hìnhdưới là dạng song của quá trình đọc dữ liệu.

Sự rang buộc

Khi thực hiện thiết kế có những yêu cầu đáp ứng nghiêm ngặt về thoiwg gian vớithiệt bị QDR SRAM . ví dụ khi thiết kế cần phải có sự tương thích về chân và giánchân theo chuẩn I/O . bạn cần phải chỉ ra chân cần gán thị thực hiện thiết kế

Sự phát sinh clock

Biểu đồ bộ xử lý clock để duy sự ổn định tin cậy và mạnh mẽ hoạt động tần sốcao của thiết bị QDR SRAM. Bộ điều khiển Altera QDR SRAM đã tham chiếuđến yêu cầu thiết kế hai PLL nhanh và hai nguồn clock chung trên Stratix hoặcStratix GX để thực hiện khỏi tạo clock.

INCLK—Input clock from the user

■ WRITE_CLK and WRITE_CLK_90—True and 90-degree-phase-shiftedcontroller clocks

■ K and Kn—QDR SRAM clocks

■ K_FB_IN and K_FB_OUT—Controller feedback clock

■ READ_CLK—Read data capture clock

Hình dưới chỉ ra sự phát sinh clock và dung để giao tiếp với thiết bị QDRSRAM

Clock bên trong

Bạn phải cung cấp clock ngõ vào , thường 166,67MHz , để thiết kế .Clock nàynuôi trên PLL nhanh trên chip để tạo ra clock chính xác cho dữ liệu và địa chỉ( WRITE_CLK ) và tạo sự clock dịch pha 90 độ cho ngõ ra K và Kn

Bộ điều khiển sử dụng WRITE_CLK_90 và thanh ghi DDR I/O với ngõ ra nốilên Vcc và đất để khổi động tín hiệu clock khác nhau cho thiết bị QDR SRAM .Kết quả là tín hiệu clock (K) và tín hiệu clock ( Kn) dịch pha 180 độ .Mỗi với tầnsố giống nhau như WRITE_CLK.

READ_CLK , là kết quả của tới clock trong đọc dữ liệu đến thiết bị QDRSRAM . phát sinh từ clock phản hồi sử dụng PLL thứ hai.

Clock thiết bị QDR SRAM

Thiết bị Stratix or Stratix GX ngõ ra clock K và Kn , dữ liệu,địa chỉ và đườngđiều khiển tới thiết bị QDR SRAM . Hoạt động ở đây phủ định thực hiệu tínhiệu chéo trong hoạt động yêu cầu viết và đọc. Bởi vì sự lan truyền trì hoãn củaK và Kn từ Thiết bị Stratix or Stratix GX tới thiết bị QDR SRAM là bằng sự trìhoãn trên tín hiệu dữ liệu . Đối với bộ điều khiển để hoạt động thực sự , chiều dàiđịnh ra (và thực ra thời gian lan truyền ) của các dữ liệu trong (D) ,địa chỉ (A), và tín hiệu điều khiển có thể thực hiện bằng chiều dài vết của clock K va Kn

Bởi vì dữ liệu được truyền tới và đi từ thiết bị QDR SRAM .bạn có thể sử dụngchiến lược tương tự để loại bỏ tín hiệu chéo khi khi hoạt động đọc .Một phươngpháp để nuôi trở lai clock K vào bên trọng bộ điều khiển và khi đó ngõ vàohồi tiếp clock tới PLL để khởi động tín hiệu READ_CLK .được sử dụng để giữadữ liệu đọc .Trong trường hợp này chiều dài của sự hồi tiếp vết (trace) giữa thiếtbị QDR SRAM và thiết bị điều khiển bằng đọc dữ liệu chiều dài vết (trace) .

Sự bất lợi của phương pháp này là bổ sung phân nhánh trên vết K có thể gây rađộ lệch giữa tín hiệu clock K và Kn. Bởi vì hiện tại , tham chiếu thiết kế ngõ ra bổsung clock , K_FB_OUT, từ mô phỏng ảnh hưởng hồi tiếp từ K .Đối với phươngpháp này để làm việc chính xác , chiều dài vết hồi tiếp phải phù hợp với tổngchiều dài vết Q và D. K_FB_OUT được trả lại bộ điều khiển như K_FB_IN vàđược sử dụng để điều khiển clock K_FB_IN.

Chế độ clock thiết bị QDR SRAM

Thiết bị QDR SRAM sử dụng hai cặp clock: K và Kn để viết ,C và Cn để đọc .Tấtcả cung cấp bởi bộ điều khiển. Đây là sự bố trí đặc biệt có lợi khi nhiều bank củathiết bị QDR SRAM được điều khiển bởi một bộ điều khiển .Trong trường hợpnày , vết K và Kn có thể rẽ khác để điểm khác để điều khiển C và Cn .Tươngứng, có sự bù trừ để khác nhau trong thời gian chạy giữa mỗi thiết bị QDRSRAM với bộ điều khiển.

Tuy nhiên , số nộp phải được điều khiển bởi K và Kn có thể có ảnh hưởngtrong thời gian chuyển đổi nơi ngõ ra.Ngoài ra , khi bộ điều khiển điêu khiển chỉ

một thiệt QDR SRAM duy nhất , C và Cn là không cần thiết .Bởi vì lan truyềnđộ trễ từ bộ điều khiển tới thiết bị QDR SRAM và quay lại thực sự bằng nhau.Từnhững nguyên nhân trên , tham chiếu thiết kế giải sử là QDR SRAM hoạt đôngvới chế độ clock đơn. Trong chế độ clock đơn , C và Cn là ngõ vào nối lên Vccvà K và Kn được sử dụng cho cả hai đọc và ghi

Định thời

Bởi vì dữ liệu truyền giữa bộ điều khiển và QDR SRAM tốc độ cao. Bạn phảicẩn thận tránh cài đặt và giữ để vi phạm cho thiết bị QDR SRAM, Stratix, orStratix GX .Dưới đây là một phần đinh thời hiện tại có thể xảy ra khi thiết kế tốcđộ cao giao tiếp thiết bị QDR SRAM.

Chu trình viết

Khi thiết kế để điều chỉnh định thời chu trình viết .Phù hợp yêu cầu cài đặt và giữcủa thiết bị QDR SRAM là lien quan ban đầu . Đặc điểm kĩ thuật cài đặt và giữacủa mỗi thiết bị QDR SRAM là khác nhau (CY7C1302V25-167 là 0.7 ns)

Bộ điều khiển điều khiển cả QDR và tín hiệu dữ liệu

Chu trình ghi

Yêu cầu đọc và tín hiệu địa chỉ được gửi đến thiết bị QDR SRAM thông qua Kvà Kn giống cách thức vieted dữ liệu .Nên sẽ có giới hạn về thời gian đọc

Chu trình viết /ghi

Bộ điều khiển QDR SRAM có độc lập luồng đọc và viết .Thành ra đinh thời sẽkhông thay đổi theo chuẩn đọc và ghi chống lại kết hợp hoạt động đọc / ghi

Code verilog tham khảo.

-----------------------------------------End---------------------------------------------------

Documents

report nhóm 5 CAM-QDR SRAM