Spartan-6 FPGA ブロック RAM リソースjapan.xilinx.com/support/documentation/user_guides/j_ug...RAM または 1 つの 18Kb RAM としてコンフィギュレーションできます。

Spartan-6 FPGA ブロック RAM リソース

ユーザーガイド

UG383 (v1.2) 2010 年 2 月 23 日

Spartan-6 FPGA ブロック RAM リソースユーザーガイド japan.xilinx.com UG383 (v1.2) 2010 年 2 月 23 日

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改訂履歴

本書の改訂履歴は以下のとおりです。

本資料は英語版 (v1.2) を翻訳したもので、内容に相違が生じる場合には原文を優先します。

資料によっては英語版の更新に対応していないものがあります。

日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。

日付バージョン変更内容

2009 年 6 月 24 日 1.0 初期リリース

2009 年 10 月 29 日 1.1 「非同期クロック」に項目を追加。「未使用の入力」の接続を Low に修正。

2010 年 2 月 23 日 1.2 「コンフィギュレーションの種類」を変更 ( 「18Kb ブロック RAM - シンプルデュア

ルポート」セクションの削除を含む)。ガイド全体でこの情報を削除。表 2 ～表 3 にポート名を追加。「非同期クロック」の説明をアップデート。「データおよびアドレ

ス幅 - DATA_WIDTH_A、 DATA_WIDTH_B」を変更。図 14 をアップデート。

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このマニュアルについてその他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ブロック RAM リソース概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

コンフィギュレーションの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79Kb ブロック RAM - シンプルデュアルポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89Kb ブロック RAM - 完全デュアルポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .818Kb ブロック RAM - 完全デュアルポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9

Spartan-6 FPGA のブロック RAM の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11Spartan-6 FPGA のブロック RAM の使用規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

同期デュアルポートおよびシンプルデュアルポート RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12データフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12読み出し動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13書き込み動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13書き込みモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

WRITE_FIRST (透過) モード (デフォルト ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14READ_FIRST (書き込み前に読み出し ) モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14NO_CHANGE (変化なし ) モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

競合の回避 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15非同期クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15同期クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16

出力レジスタ (オプション) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16シンプルデュアルポートブロック RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16バイト幅書き込みイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18

ブロック RAM のライブラリプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18ブロック RAM のポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

クロック - CLKA、 CLKB (CLKAWRCLK、 CLKBRDCLK) . . . . . . . . . . . . . . . . . . . . . . . .20イネーブル - ENA、 ENB (ENAWREN、 ENBRDEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20バイト幅書き込みイネーブル - WEA、 WEB (WEAWEL、 WEBWEU). . . . . . . . . . . . . . . . .20レジスタイネーブル - REGCEA、 REGCEB (REGCEA、 REGCEBREGCE) . . . . . . . . . . . .21セット / リセット - RSTA、 RSTB (RSTA、 RSTBRST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21アドレスバス - ADDRA、 ADDRB (ADDRAWRADDR、 ADDRBRDADDR) . . . . . . . . . .21データ入力バス - DIA、 DIB (DIADI、 DIBDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22データ入力パリティ - DIPA、 DIPB (DIPADIP、 DIPBDIP) . . . . . . . . . . . . . . . . . . . . . . . . . .22データ出力バス - DOA、 DOB (DOADO、 DOBDO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22データ出力パリティ - DOPA、 DOPB (DOPADOP、 DOPBDOP) . . . . . . . . . . . . . . . . . . . . .22GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22未使用の入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

ブロック RAM のアドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23ブロック RAM の属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

データおよびアドレス幅 - DATA_WIDTH_A、 DATA_WIDTH_B . . . . . . . . . . . . . . . . . . .23メモリ内容の初期化 - INIT_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23パリティメモリ内容の初期化 - INITP_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24出力ラッチの初期化 - INIT_A、 INIT_B. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24出力ラッチ/レジスタの同期セット / リセット - SRVAL_A、 SRVAL_B . . . . . . . . . . . . . . . . .25RAM モード - RAM_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25リセットと CE の優先度 - RST_PRIORITY_A、 RST_PRIORITY_B . . . . . . . . . . . . . . . . . .25

目次


4 japan.xilinx.com Spartan-6 FPGA ブロック RAM リソースユーザーガイド

UG383 (v1.2) 2010 年 2 月 23 日

データラッチリセット - EN_RSTRAM_A、 EN_RSTRAM_B . . . . . . . . . . . . . . . . . . . . . . .25リセットタイプ - RSTTYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25オプションの出力レジスタ切り替え - DO[A|B]_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25書き込みモード - WRITE MODE_A、 WRITE_MODE_B . . . . . . . . . . . . . . . . . . . . . . . . . . .25ブロック RAM のロケーション制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26

ブロック RAM の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26ブロック RAM プリミティブの設計上の追加注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

出力レジスタ (オプション) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26RAMB16BWER および RAMB8BWER ポートのマップ規則 . . . . . . . . . . . . . . . . . . . . . . . . .26リセットの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27バイト幅書き込みイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

ブロック RAM のアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27大型 RAM 構造の作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27レジスタモードのブロック RAM の RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28

ブロック RAM のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30ブロック RAM のタイミングパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30ブロック RAM のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

クロックイベント 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31クロックイベント 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32クロックイベント 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32クロックイベント 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32

ブロック RAM のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33



このマニュアルについて

このマニュアルでは、すべての Spartan®-6 FPGA で使用可能なブロック RAM について説明しま

す。ブロック RAM は、効率的なデータ格納またはバッファ、パフォーマンスの優れたステートマシンまたは FIFO バッファ、大型シフトレジスタ、大型ルックアップテーブル、 ROM などに使用

されます。

その他の資料

Spartan-6 に関するその他の情報は、 http://japan.xilinx.com/support/documentation/spartan-6.htmから次を参照してください。

• 『Spartan-6 ファミリ概要』

Spartan-6 ファミリの機能とデバイスの概要を示します。

• 『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』

Spartan-6 ファミリの DC 特性およびスイッチ特性が記載されています。

• 『Spartan-6 FPGA パッケージおよびピン配列の仕様』

デバイス/ピンの組み合わせと大 I/O 数、ピン定義、ピン配置図、機械的図面、熱仕様が記載

されています。

• 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』

コンフィギュレーションインターフェイス (シリアルおよびパラレル)、複数のビットストリー

ムの管理、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレー

ション、リコンフィギュレーション手法など、コンフィギュレーションについて詳細に説明し

ます。

• 『Spartan-6 FPGA SelectIO リソースユーザーガイド』

すべての Spartan-6 デバイスに含まれている SelectIO™ について説明します。

• 『Spartan-6 FPGA クロックリソースユーザーガイド』

DCM および PLL を含め、 Spartan-6 デバイスのクロックリソースについて説明します。

• 『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

すべての Spartan-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能

について説明します。

• 『Spartan-6 FPGA GTP トランシーバユーザーガイド』

Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明します。


http://japan.xilinx.com/support/documentation/spartan-6.htm


UG383 (v1.2) 2010 年 2 月 23 日

このマニュアルについて

• 『Spartan-6 FPGA DSP48A1 Slice User Guide』

Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し、コンフィギュレー

ション例を示します。

• 『Spartan-6 FPGA Memory Controller User Guide』

Spartan-6 FPGA のメモリコントローラブロックについて説明します。メモリコントローラブロックは、 Spartan-6 FPGA をよく使用されるメモリ規格に接続する際のインターフェイスを

簡略化するエンベデッドマルチポートメモリコントローラです。

• 『Spartan-6 FPGA PCB Design Guide』

PCB およびインターフェイスレベルでデザインを決定するためのストラテジに焦点を置い

て、 Spartan-6 デバイスの PCB デザインに関する情報を示します。

その他のリソース

シリコン、ソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support

http://japan.xilinx.com/support



ブロック RAM リソース

概要

Spartan®-6 FPGA のブロック RAM は、大 18K ビットのデータを格納でき、2 つの独立した 9KbRAM または 1 つの 18Kb RAM としてコンフィギュレーションできます。各 RAM は 2 つのポート

を使用してアクセスできますが、シングルポート RAM としてもコンフィギュレーションできま

す。ブロック RAM リソースには、パイプラインパフォーマンスを向上するため出力レジスタが含

まれています。ブロック RAM は列に配置されます。ブロック RAM の合計数は、Spartan-6 デバイ

スのサイズによって異なります。

その他のザイリンクス FPGA のブロック RAM と同様に、書き込みと読み出しは同期動作で、 2 つのポートは対称でそれぞれ完全に独立しており、格納されたデータのみを共有します。各ポートは、

設定可能な幅のいずれかに個別に指定できます。メモリの内容は、コンフィギュレーションビット

ストリームで初期化またはクリアできます。書き込み処理中、データ出力をそのまま保持するか、書

き込まれている新規データを出力するか、上書きされようとしている以前のデータを出力するかを

指定できます。

デュアルポートまたはシングルポートのエンベデッド RAM モジュール、ROM モジュール、同期

FIFO、データ幅コンバータは、CORE Generator のブロックメモリモジュールを使用すると簡単に

インプリメントできます。デュアルクロック FIFO は、 CORE Generator の FIFO Generator モジュールを使用して作成できます。

コンフィギュレーションの種類

完全デュアルポートモードの場合、両方のポートを個別に書き込みまたは読み出しポートに設定で

きます。9Kb RAM では、シンプルデュアルポートモードの場合を除き、データの大幅は 18 ビッ

トです。シンプルデュアルポートモードの場合、ポート A は書き込みのみ、ポート B は読み出し

のみにしか設定できませんが、データ幅は 36 ビットに拡張されます。

完全デュアルポートモードでは、両方のブロック RAM サイズで、2 つのポートの幅を個別に設定

できます。シンプルデュアルポートモードでは、表 1 ～表 3 に示すように、9Kb RAM で x36 デー

タ幅のコンフィギュレーションが可能です。



UG383 (v1.2) 2010 年 2 月 23 日

概要

9Kb ブロック RAM - シンプルデュアルポート

9Kb ブロック RAM にコンフィギュレーション可能なシンプルデュアルポートモードのポート幅

の組み合わせは、表 1 のとおりです。

9Kb ブロック RAM - 完全デュアルポート

9Kb ブロック RAM にコンフィギュレーション可能な完全デュアルポートモードのポート幅の組

み合わせは、表 2 のとおりです。

表 1 : 9Kb ブロック RAM にコンフィギュレーション可能なシンプルデュアルポートモード

ポート A

パリティビットなしパリティビットあり

8K x 1 4K x 2 2K x 4 1K x 8 512 x 16 256 x 32 1K x 9 512 x 18 256 x 36

ポート B

パリ

ティビット

なし

8K x 1

完全デュアルポートモードを使用不可不可

4K x 2

2K x 4

1K x 8

512 x 16

256 x 32 不可可能

パリ

ティビット

あり

1K x 9

不可

完全デュアルポートモードを

使用

不可 512 x 18

256 x 36 不可可能

表 2 : 9Kb ブロック RAM にコンフィギュレーション可能な完全デュアルポートモード

ポート A


8K x 1 4K x 2 2K x 4 1K x 8 512 x 16 1K x 9 512 x 18

ポート B

8K x 1

すべて可能すべて不可

4K x 2

2K x 4

1K x 8

512 x 16

1K x 9すべて不可すべて可能

512 x 18



概要

18Kb ブロック RAM - 完全デュアルポート

18Kb ブロック RAM にコンフィギュレーション可能な完全デュアルポートモードのポート幅の

組み合わせは、表 3 のとおりです。

表 3 : 18Kb ブロック RAM にコンフィギュレーション可能な完全デュアルポートモード

ポート A


16K x 1 8K x 2 4K x 4 2K x 8 1K x 16 512 x 32 2K x 9 1K x 18 512 x 36

ポート B

16K x 1

すべて可能すべて不可

8K x 2

4K x 4

2K x 8

1K x 16

512 x 32

2K x 9

すべて不可すべて可能1K x 18

512 x 36



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概要

表 4 は、その他のブロック RAM の組み合わせと ADDR ポート幅を示しています。

表 4 : ブロック RAM データの組み合わせと ADDR の位置

組み合わせワード数データ

幅

パリ

ティ幅

データ入力

および出力ADDR RAM 合計

(Kb)

パリティありとパリティなしの場合の 9Kb ブロック RAM

256 x 32(1) 256 32 なし [31:0] [12:5] 8

256 x 36(1) 256 32 4 [35:0] [12:5] 9

512 x16 512 16 なし [15:0] [12:4] 8

512 x18 512 16 2 [17:0] [12:4] 9

1K x 8 1024 8 なし [7:0] [12:3] 8

1K x 9 1024 8 1 [8:0] [12:3] 9

2K x 4 2048 4 なし [3:0] [12:2] 8

4K x 2 4096 2 なし [1:0] [12:1] 8

8K x 1 8192 1 なし [0:0] [12:0] 8

パリティありとパリティなしの場合の 18Kb ブロック RAM

512 x 32 512 32 なし [31:0] [13:5] 16

512 x 36 512 32 4 [35:0] [13:5] 18

1K x16 1024 16 なし [15:0] [13:4] 16

1K x18 1024 16 2 [17:0] [13:4] 18

2K x 8 2045 8 なし [7:0] [13:3] 16

2K x 9 2048 8 1 [8:0] [13:3] 18

4K x 4 4096 4 なし [3:0] [13:2] 16

8K x 2 8192 2 なし [1:0] [13:1] 16

16K x 1 16384 1 なし [0:0] [13:0] 16

メモ :

1. x32 および x36 のデータ幅はシンプルデュアルポート (SDP) モードでのみ使用可能



概要

Spartan-6 FPGA のブロック RAM の機能

• ブロックごとのメモリ格納機能により、各ブロック RAM に大で 18Kb のデータを格納でき

ます。

• 2 つの独立した 9Kb または 1 つの 18Kb ブロック RAM がサポートされます。

• 各 9Kb ブロック RAM をシンプルデュアルポートモードにし、ブロック RAM のデータ幅を

大 36 ビットにまで設定できます。シンプルデュアルポートモードでは、読み出し専用ポー

トと書き込み専用ポートが 1 つずつあり、それぞれが独立したクロックで動作します。

• 同期セットピンと同期リセットピンを分離することにより、オプションの出力レジスタの

セット / リセットとブロック RAM の出力ラッチ段階を個別に制御できます。これにより、

Spartan-6 FPGA ブロック RAM がその他の FPGA ファミリとさらに一致するようになり、

FPGA ロジックレジスタをブロック RAM ブロックにマップしやすくなります。

• 18 または 36 ビット幅のポートには、バイトごとに個別の書き込みイネーブルを含めることが

できます。これは、オンチップのマイクロプロセッサとインターフェイスする際に頻繁に使用

される機能です。

• すべての入力はポートクロックに同期して取り込まれ、 setup-to-clock タイミング仕様に従い

ます。

• すべての出力の機能は、書き込みイネーブル (WE) ピンの状態によって、「読み出し」または「書

き込み中読み出し」になります。これらの出力は、clock-to-out タイミングの後に有効になりま

す。書き込み中読み出しの出力には、 WRITE_FIRST、 READ_FIRST、 NO_CHANGE という

3 つの動作モードがあります。

• 書き込みには、クロックエッジが 1 つ必要です。

• 読み出しには、クロックエッジが 1 つ必要です。

• すべての出力ポートにはラッチが付いています。出力ポートの値は、そのポートで別の読み込

みまたは書き込みが行われない限り変化しません。デフォルトでは、ブロック RAM 出力は

ラッチモードです。

• 出力データパスにはオプションの内部パイプラインレジスタがあります。レジスタモードの

使用を強く推奨します。これにより、高クロックレートでの動作が可能になりますが、1 クロッ

クサイクルのレイテンシが追加されます。

Spartan-6 FPGA のブロック RAM の使用規則

• ブロック RAM の同期出力レジスタ (オプション) は、DO_REG = 1 のときに RST を使用して

セットまたはリセット (SRVAL) されます。同期出力ラッチは EN_RSTRAM = TRUE のとき

に RST を使用してセットまたはリセット (SRVAL) されます。この場合、ブロック RAM はイ

ネーブル (EN = 1) になっている必要があります。

• ブロック RAM のアドレスピンおよび書き込みイネーブルピンのセットアップタイムに違反

しないようにします。アドレスセットアップタイムに違反すると、書き込みネーブルが Lowであっても、ブロック RAM のデータ内容が破損します。



UG383 (v1.2) 2010 年 2 月 23 日

同期デュアルポートおよびシンプルデュアルポート RAM


データフロー

完全デュアルポートの 18Kb ブロック RAM デュアルポートメモリは、18Kb の記憶領域と、完全

に独立した 2 つのアクセスポート (A および B) で構成されています。同様に、各 9Kb ブロック

RAM デュアルポートメモリは、9Kb の記憶領域と、完全に独立した 2 つのアクセスポート (A および B) で構成されています。構造は完全に対称で、両ポートは交換可能です。図 1 にデュアルポー

トのデータフローを示し、表 5 にポート名とその説明を示します。

データの書き込み/読み出しは、どちらか 1 つのポートまたは両方のポートで実行できます。書き込

みは同期動作であり、各ポートにそれぞれアドレス、データ入力、データ出力、クロック、クロッ

クイネーブル、書き込みイネーブルがあります。読み出しおよび書き込みは同期動作であり、クロッ

クエッジが 1 つ必要です。

両方のポートで同じアドレスにアクセスした場合に、それを調整する専用モニタはありません。 2 つのクロックのタイミングは、ユーザーの責任で調整してください。同じアドレスに同時に書き込み

を実行した場合、物理的な破損はありませんが、書き込まれたデータは不確定になります。

X-Ref Target - Figure 1

図 1 : 完全デュアルポートデータフロー

ADDRA

WEA

ENA

CLKA

RSTA

REGCEA

REGCEB

ADDRB

WEB

ENB

RSTB

CLKB

18 Kb Block RAM

ug383_c1_01_042209

DOB

DOA

DIA

DIB

18 KbMemory

Array

Port A

Port B

DIPA

DOPA

DOPBDIPB




読み出し動作

ラッチモードの読み出しには、 1 つのクロックエッジが使用されます。読み出しアドレスが読み出

しポートに取り込まれてから、RAM アクセス時間の後に、格納されたデータが出力ラッチに読み込

まれます。出力レジスタを使用している場合、出力でレイテンシが 1 サイクル追加されます。

書き込み動作

書き込み動作は、 1 つのクロックエッジで行われます。書き込みアドレスが書き込みポートに取り

込まれ、入力データがメモリに格納されます。

書き込みモード

書き込みクロックエッジ後に出力ラッチに現れるデータは、書き込みモードを 3 つの値

(WRITE_FIRST、READ_FIRST、NO_CHANGE) のいずれかに設定することで制御します。各ポー

トで書き込みモードを個別に設定できます。デフォルトでは、WRITE_FIRST に設定されています。

WRITE_FIRST では、出力バスに新たに書き込まれたデータが出力されます。READ_FIRST では、

新しくデータが書き込まれる前に、格納されていたデータが出力されます。 NO_CHANGE では、前

回の読み出しでの出力がそのまま保持されます。

表 5 : 完全デュアルポートの名前と説明

ポート名説明

DI[A|B](1) データ入力バス

DIP[A|B](1) データ入力パリティバス

ADDR[A|B] アドレスバス

WE[A|B] バイト幅書き込みイネーブル

EN[A|B] 非アクティブの場合、ブロック RAM にデータは書き込まれず、

出力バスが以前の状態に保持されます。

RST[A|B] 出力レジスタを同期セット / リセット (DO_REG = 1)

CLK[A|B] クロック入力

DO[A|B](1) データ出力バス

DOP[A|B](1) データ出力パリティバス

REGCE[A|B] 出力レジスタクロックイネーブル

メモ :

1. データパリティピンの詳細は、「データ入力バス - DIA、 DIB (DIADI、 DIBDI)」を参照してください。



UG383 (v1.2) 2010 年 2 月 23 日


WRITE_FIRST (透過) モード (デフォルト )

WRITE_FIRST モードでは、図 2 に示すように、入力データがメモリに書き込まれると同時にデー

タ出力に送信されます (透過書き込み)。ここに示す波形は、オプションの出力パイプラインレジス

タを使用していないラッチモードの場合のものです。

READ_FIRST (書き込み前に読み出し ) モード

READ_FIRST モードでは、以前に書き込みアドレスに格納されていたデータが出力ラッチに送信

され、それと同時に入力データがメモリに格納されます (書き込み前に読み出し)。図 3 に示す波形

は、オプションの出力パイプラインレジスタを使用していないラッチモードの場合のものです。


図 2 : WRITE_FIRST モードのタイミング

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) 1111 2222 MEM(dd)

ReadWriteMEM(bb)=1111

WriteMEM(cc)=2222

ug383_c1_02_042209


図 3 : READ_FIRST モードのタイミング

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) old MEM(bb) old MEM(cc) MEM(dd)


WriteMEM(cc)=2222

ug383_c1_03_042209




NO_CHANGE (変化なし ) モード

NO_CHANGE モードでは、書き込み中出力ラッチは変化しません。図 4 に示すように、データ出力

には後に読み込まれたデータがそのまま保持され、同じポートでの書き込みに影響されません。ここに示す波形は、オプションの出力パイプラインレジスタを使用していないラッチモードの場合の

ものです。

競合の回避

Spartan-6 FPGA のブロック RAM メモリは、両方のポートが任意のメモリ位置に随時アクセスでき

る完全デュアルポート RAM です。ただし、 2 つのポートから 1 つのメモリ位置へアクセスする際

には、制限があります。このようなアクセスには、両ポートで共通のクロックを使用している場合 (同期クロック ) と、両ポートのクロック周波数と位相が異なる場合 (非同期クロック ) があります。

非同期クロック

非同期クロックは、より一般的な状況で、両クロックのアクティブエッジは同時に発生しません。

• 両ポートで読み出しを実行する場合、タイミングの制限はありません。

• 1 つのポートで書き込みを実行しているときに、もう 1 つのポートで同じメモリ位置への読み

出しまたは書き込みは実行できません。これに反すると、シミュレーションモデルでエラーが

発生します。この制限を無視すると、読み出しまたは書き込み動作の結果が予測されないもの

になります。ただし、デバイスが物理的に破損することはありません。読み出しと書き込みが実

行されると、書き込み位置に有効なデータが格納されます。

• READ_FIRST モードでは、デュアルポートブロック RAM を使用する場合にポート A と Bのアドレスが競合しないようにする必要があります。この制限は、TDP および SDP モードの両

方に適用されます。 1 つのポートでの読み出し /書き込みと、もう 1 つのポートでの同じアドレ

スへの書き込みを同時に実行することはできません。ブロック RAM の動作におけるこの制限

を無視することはできません。

• 両方のポートが 18 ビット幅以下である場合の RAMB16BWER : A13 ～ A6 および A4 を同じにすることはできません。

• 1 つのポートが 36 ビット幅である場合の RAMB16BWER : A13 ～ A7 および A5 を同じ

にすることはできません。

• RAMB16BWER のすべてのコンフィギュレーション : A12 ～ A6 および A4 を同じにす

ることはできません。


図 4 : NO_CHANGE モードのタイミング

CLK

WE

DI

ADDR

DO

EN

Disable Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) MEM(dd)


WriteMEM(cc)=2222

ug383_c1_04_042209



UG383 (v1.2) 2010 年 2 月 23 日


同期クロック

同期クロックは、両ポートのクロックのアクティブエッジが同時に発生するという特殊な状況です。

• 両ポートで読み出しを実行する場合、タイミングの制限はありません。

• 1 つのポートで書き込みを実行しているとき、もう 1 つのポートを使用して同じメモリ位置に

書き込みを実行することできません。ただし、両ポートで書き込むデータが同一の場合は例外

です。

• 1 つのポートで書き込みを実行しているとき、書き込みポートが READ_FIRST モードになっ

ていれば、もう 1 つのポートで同じメモリ位置から正しくデータを読み出すことができます。

その場合、両ポートの DATA_OUT は以前に格納されていたデータになります。

書き込みポートが WRITE_FIRST または NO_CHANGE モードになっているときは、読み出

しポートの DATA_OUT が無効 (不確定) になります。読み出しポートのモード設定は、この動

作には影響を与えません。

出力レジスタ (オプション)オプションの出力レジスタは、パイプライン処理用に CLB フリップフロップへの配線遅延を削除

することで、デザインのパフォーマンスを向上します。これらの出力レジスタには独立したクロッ

クイネーブル入力が供給されるため、入力レジスタとは別の値が保持されます。図 5 にオプション

の出力レジスタを示します。

シンプルデュアルポートブロック RAM各 9Kb ブロックは、シンプルデュアルポート (SDP) RAM モードにもコンフィギュレーションで

きます。このモードでは、9Kb ブロック RAM のポート幅が 2 倍の 36 ビットとなります。シンプル

デュアルポートモードでは、ポート A を主な書き込みポート、ポート B を主な読み出しポートと

し、読み出しおよび書き込み動作を同時に実行できます。読み出しポートおよび書き込みポートで

同時に同じデータ位置にアクセスすると競合が発生し、完全デュアルポートモードのポート競合と

同じように処理されます。コンフィギュレーションポートからのリードバックはシンプルデュア

ルポートブロック RAM モードではサポートされていません。このモードでのデータフローを図

6 に示します。表 6 には、 SDP のポート名とその説明を示します。


図 5 : ブロック RAM の論理図 ( ポートは 1 つ )

Register

OptionalInverter

Latches Register

Address

DI

WEEN

CLK

WriteStrobe

ReadStrobe

QD QD

DO

Control Engine

Configurable Optionsug383_c1_05_042209

MemoryArray

(common toboth ports)

LatchEnable





図 6 : シンプルデュアルポートモードでのデータフロー

表 6 : シンプルデュアルポート RAM のポート名および説明

ポート名説明

DO データ出力バス

DOP データ出力パリティバス

DI データ入力バス

DIP データ入力パリティバス

RDADDR 読み出しデータアドレスバス

RDCLK 読み出しデータクロック

RDEN 読み出しポートイネーブル

REGCE 出力レジスタクロックイネーブル

RST データ出力レジスタ /ラッチの同期セット / リセット

WE バイト幅書き込みイネーブル

WRADDR 書き込みデータアドレスバス

WRCLK 書き込みデータクロック

WREN 書き込みポートイネーブル

9 Kb Memory Array

RDEN

RDADDR

RDCLK

REGCE

WRADDR

WE

WRCLK

WREN

DODI

ug383_c1_06_022010

32

4

15

15

32

DOPDIP4 4

RST



UG383 (v1.2) 2010 年 2 月 23 日

ブロック RAM のライブラリプリミティブ

バイト幅書き込みイネーブル

ブロック RAM にはバイト幅の書き込みイネーブル機能があり、 8 ビット (1 バイト ) 単位で入力

データを書き込むことができます。完全デュアルポート RAM へのバイト幅書き込みイネーブル入

力は、高で 4 つあります。各バイト幅書き込みイネーブルは、入力データの 1 バイトと 1 パリティ

ビットに対応しています。この機能は、ブロック RAM を使用してマイクロプロセッサと通信する

場合に有用です。バイト幅書き込みイネーブルの詳細は、「ブロック RAM プリミティブの設計上の

追加注意事項」を参照してください。図 7 に、ブロック RAM のバイト幅書き込みイネーブルのタ

イミング図を示します。

ブロック RAM を 18 ビット幅または 9 ビット幅のデータパス用にコンフィギュレーションする

と、データワード内で指定したバイト位置への書き込みを任意のポートで制御できます。

READ_FIRST モードの場合、 DO バスには指定されたアドレスの以前のワード全体が出力されま

す。 WRITE_FIRST モードの場合、 DO には新しく書き込まれたイネーブルになっているバイトの

みが出力されます。 NO_CHANGE モードの場合、 DO には前のクロックサイクルからの値が保持

されます。


Spartan-6 FPGA ブロック RAM のライブラリプリミティブ RAMB16BWER および RAMB8BWERは、すべてのブロック RAM コンフィギュレーションの基本ブロックです。その他のブロック RAMプリミティブおよびマクロは、これらのプリミティブを基にしています。ブロック RAM の属性に

よっては、これらの中の 1 つのプリミティブを使用するだけでコンフィギュレーションできます。詳細は、「ブロック RAM の属性」を参照してください。

図 8 に 18Kb の完全デュアルポートの RAM プリミティブ (RAMB16BWER) の I/O ポートを、図

9 に 9Kb のデュアルポートブロック RAM プリミティブ (RAMB8BWER) を示します。表 7 には、

9Kb および 18Kb プリミティブをリストします。


図 7 : バイト書き込み動作の波形 (x36 WRITE_FIRST)

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222

1111 0011

XXXX

aa bb bb cc

0000 MEM(aa) 1111 xx22 MEM(cc)


Byte WriteMEM(bb)=1122

ug383_c1_07_052909





図 8 : ブロック RAM ポート信号 (RAMB16BWER)X-Ref Target - Figure 9

図 9 : ブロック RAM ポート信号 (RAMB8BWER)

DIA

ADDRA

WEAENA

RSTA

CLKA

DOA

DOB

REGCEA

DIB

ADDRB

WEBENB

RSTBREGCEB

CLKB

ug383_c1_08_042209

32

14

4

32

32

32

14

4

DIPA4

DIPB4

DOPB4

DOPA4

DIADI

ADDRAWRADDR

WEAWELENAWREN

RSTA

CLKAWRCLK

DOADO

DOBDO

REGCEA

DIBDI

ADDRBRDADDR

WEAWEUENBRDEN

RSTBRSTREGCEBREGCE

CLKBRDCLK

ug383_c1_09_042309

16

13

2

16

16

16

13

2

DIPADIP2

DIPBDIP2

DOPBDOP2

DOPADOP2



UG383 (v1.2) 2010 年 2 月 23 日

ブロック RAM のポート信号


ブロック RAM の各ポートは、同じ 9Kb または 18Kb メモリセルのセットにアクセスしますが、動

作はそれぞれ独立しています。 RAMB16BWER と RAMB8BWER プリミティブのポート名は異な

ります。次のセクションでは、 RAMB16BWER のポート名を初に、 RAMB8BWER のポート名

をかっこ内にします。

クロック - CLKA、 CLKB (CLKAWRCLK、 CLKBRDCLK)各ポートは、それぞれのクロックピンに完全に同期します。すべてのポート入力ピンのセットアッ

プタイムは、CLK ピンのポートを基準としています。また、出力データバスの clock-to-out タイム

も CLK ピンを基準とします。クロックの極性はコンフィギュレーション可能で、デフォルトは立ち

上がりエッジに設定されています。

完全デュアルポート (TDP) モード (RAM_MODE = TDP) の RAMB8BWER の場合、

CLKAWRCLK と CLKBRDCLK がそれぞれのポートのクロック入力になります。 SDP モード

(RAM_MODE = SDP) の場合、CLKAWRCLK が書き込みクロック入力、CLKBRDCLK が読み出

しクロック入力になります。

イネーブル - ENA、 ENB (ENAWREN、 ENBRDEN)ポートの読み出し、書き込み、およびセット / リセット機能を制御します。ポートのイネーブルピン

が非アクティブのときは、出力ピンは前の状態を保持し、データはメモリセルに書き込まれません。

イネーブルの極性はコンフィギュレーション可能で、デフォルトではアクティブ High に設定され

ています。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、 ENAWREN と ENBRDEN がそれ

ぞれのポートのイネーブル入力になります。 SDP モードの場合は、 ENAWREN が書き込みイネー

ブル、 ENBRDEN が読み出しイネーブルになります。

バイト幅書き込みイネーブル - WEA、 WEB (WEAWEL、 WEBWEU)データ入力バスの内容を指定したメモリ位置に書き込むには、クロックの立ち上がりエッジのセッ

トアップタイム前までに EN と WE の両方をアクティブにする必要があります。データが出力ラッ

チに読み込まれるかどうかは、書き込みモード (WRITE_FIRST、 READ_FIRST、 NO_CHANGE)の設定によって決まります。非アクティブの場合は、読み出し処理が行われ、書き込みモードの設定

に関わらず、アドレスバスで指定されたメモリセルの内容がデータ出力バスに送信されます。書き

込みイネーブルの極性はコンフィギュレーション可能で、デフォルトはアクティブ High に設定さ

れています。

表 7 : Spartan-6 FPGA のブロック RAM プリミティブ

プリミティブ説明

RAMB8BWER サポートされるデータ幅 : x1、 x2、 x4、 x8、 x16、 x32 (およびパリティビッ

ト付きの x9、 x18、 x36)

RAMB16BWER サポートされるデータ幅 : x1、 x2、 x4、 x8、 x16、 x32 (およびパリティビッ

ト付きの x9、 x18、 x36)

メモ :

1. プリミティブについては、ソフトウェアのライブラリガイドおよび言語テンプレートで説明されています。




TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、WEAWEL と WEBWEU がそれぞ

れのポートのバイトイネーブル入力になります。 SDP モードの場合、WEAWEL が下位 2 バイトの

書き込みイネーブルで、 WEBWEU が上位バイトの書き込みイネーブルになります。

レジスタイネーブル - REGCEA、 REGCEB (REGCEA、 REGCEBREGCE)オプションの出力レジスタを制御します。 RAM がレジスタモードの場合、REGCE = 1 と指定する

と、クロックエッジで出力がレジスタに取り込まれます。 REGCE の極性はコンフィギュレーショ

ン可能で、デフォルトではアクティブ High に設定されています。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、 REGCEA と REGCEBREGCE がそれぞれのポートのレジスタクロックイネーブル入力になります。 SDP モードの場合、 REGCEAは未使用なので、ロジック 0 に接続されている必要があります。REGCEBREGCE は、読み出しポー

トのレジスタイネーブルになります。

セット /リセット - RSTA、 RSTB (RSTA、 RSTBRST)ラッチモードでは、RST ピンがアクティブになると、データ出力ラッチの値が SRVAL の値になり

ます。この動作は、 RSTTYPE 属性の値によって同期または非同期になります。詳細は、 23 ページ

の「ブロック RAM の属性」を参照してください。オプションの出力レジスタがイネーブルの場合

(DO_REG = 1)、 RST 信号によりデータ出力レジスタの値が SRVAL の値になります。

RST_PRIORITY 属性を使用すると、 RST と REGCE のどちらを優先するかを指定できます。デー

タ出力レジスタは、パリティビットを含めて、 0 または 1 にアサートされます。 EN_RSTRAM 属性の設定によっては、データ出力ラッチが RST ポートでもリセットされます。各ポートには、それ

ぞれ 36 ビットの SRVAL[A|B] 属性が指定されます。この動作により RAM メモリセルが変化する

ことはなく、もう 1 つのポートでの書き込みにも影響しません。セット / リセット機能も、読み込み

/書き込みと同様に、そのポートのイネーブルピンがアクティブな場合にのみ有効となります。両方

の信号の極性はコンフィギュレーション可能で、デフォルトではアクティブ High に設定されてい

ます。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、 RSTA と RSTBRST がそれぞれの

ポートのセット / リセット入力になります。 SDP モードの場合、 RSTA は未使用なので、ロジック 0に接続されている必要があります。 RSTBRST は、読み出しポートのセット / リセットになります。

アドレスバス - ADDRA、 ADDRB (ADDRAWRADDR、 ADDRBRDADDR)読み込みまたは書き込みを行うメモリセルを選択します。表 4 に示すように、1 つのブロック RAMに必要なアドレスバス幅は、ポートのデータビット幅によって決まります。データ幅は、

DATA_WIDTH_[A|B] 属性によって定義されます。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、 ADDRAWRADDR と ADDRBRDADDR がそれぞれのポートのイネーブル入力になります。 SDP モード (RAM_MODE=SDP) の場合、 ADDRBRDADDR が書き込みポートのアドレス入力、

ADDRBRDADDR が読み出しポートの入力になります。

データおよびアドレスピンのマップについては、「ブロック RAM プリミティブの設計上の追加注

意事項」で詳しく説明しています。



UG383 (v1.2) 2010 年 2 月 23 日


データ入力バス - DIA、 DIB (DIADI、 DIBDI)RAM に書き込むデータ値を供給します。パリティデータ入力バス (使用可能な場合) を含む通常の

データ入力バス (DI) の幅を合計すると、ポート幅になります。たとえば、表 4 に示すように、36 ビッ

トポートのデータ幅は DI[31:0] とそのパリティビットの DIP[3:0] で表されます。データ幅は、

DATA_WIDTH_[A|B] 属性によって定義されます。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、DIADI と DIBDI がそれぞれのポー

トのデータ入力になります。 SDP モード (RAM_MODE=SDP) の場合は、 DIADI が下位ビット、

DIBDI が上位ビットを示します (データ幅が 16 ビットを超える場合)。

データ入力パリティ - DIPA、 DIPB (DIPADIP、 DIPBDIP)RAM のパリティビットに書き込むデータ値を供給します。メモリのこの部分は、パリティビット

を格納するためのものですが、必要に応じて追加データにも使用できます。パリティビットを計算

したり、検証するためのロジックは、ブロック RAM にはありません。 TDP モードの場合、DIPADIPと DIPBDIP がそれぞれのポートのパリティデータ入力になります。 SDP モードの場合、DIPADIPが下位 2 ビットのパリティで、 DIPBDIP が上位 2 ビットのパリティになります。

データ出力バス - DOA、 DOB (DOADO、 DOBDO)読み出しでは、後のアクティブなクロックエッジでアドレスバスにより指定されたメモリセル

の内容が、データ出力バスに送信されます。 WRITE_FIRST または READ_FIRST モードの書き込

みでは、書き込み中の値または書き込み前に保存されていた値がデータ出力バスに送信されます。

NO_CHANGE モードの書き込みでは、データ出力バスは変化しません。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、DOADO と DOBDO がそれぞれの

ポートの出力になります。 SDP モード (RAM_MODE=SDP) の場合は、 DOADO が下位ビット、

DOBDO が上位ビットを示します (データ幅が 16 ビットを超える場合)。

データ出力パリティ - DOPA、 DOPB (DOPADOP、 DOPBDOP)パリティデータに割り当てられたメモリセルの内容が出力されます。データは、データ出力バスと

同様にバスに出力されます。

TDP モード (RAM_MODE = TDP) の RAMB8BWER の場合、DOPADOP と DOPBDOP がそれぞ

れのポートの出力になります。 SDP モードの場合、 DOPADOP が下位バイトのパリティビット、

DOPBDOP が上位バイトのパリティビットになります。

GSRSpartan-6 デバイスのグローバルセット / リセット (GSR) 信号は、デバイスのコンフィギュレーショ

ン終了時にアクティブになる非同期のグローバル信号です。 GSR を使用すると、 Spartan-6 デバイ

スの初期状態をいつでも復元できます。 GSR により、出力ラッチは INIT (シンプルデュアルポー

ト ) または INIT_A および INIT_B の値 (完全デュアルポート ) に初期化されます。詳細は、「ブロッ

ク RAM の属性」を参照してください。 GSR 信号により、内部メモリの内容が変わることはありま

せん。 GSR はグローバル信号なので、ファンクションレベル (ブロック RAM プリミティブ) の入力

ピンはありません。

未使用の入力

未使用のデータ入力またはアドレス入力は、 Low に接続する必要があります。



ブロック RAM のアドレスマップ

ブロック RAM のアドレスマップ

各ポートは、 9Kb RAM であるか 18Kb RAM であるかによって異なるアドレス指定方法を使用し

て、同じ 9,216 個または 18,432 個のメモリセルにアクセスします。特定のポート幅で指定される物

理的な RAM の位置は、次の式によって決定されます (2 つのポートが異なる比率の場合のみ参照)。

END = ((ADDR + 1) × Width) -1START = ADDR × Width

表 8 に、各ポート幅の下位のアドレスマップを示します。

ブロック RAM の属性

すべての属性コード例は、「ブロック RAM の初期化」に記載されています。これらの属性の使用に

ついては、「ブロック RAM プリミティブの設計上の追加注意事項」で詳細に説明しています。

データおよびアドレス幅 - DATA_WIDTH_A、 DATA_WIDTH_B各ポートのデータバスとアドレスバスの幅を定義します。リストされているデータ幅の有効な組

み合わせは、 0 (デフォルト )、 1、 2、 4、 9、 18 および 36 で、 9、 18、 36 にはパリティビットが含

まれます。シンプルデュアルポートモードの 9Kb ブロック RAM では、DATA_WIDTH に設定可

能な値は 36 のみです。シンプルまたは完全デュアルポートモードの 18Kb ブロック RAM、ある

いは完全デュアルポートモードの 9Kb ブロック RAM では、DATA_WIDTH を任意の組み合わせ

に設定できます。データ幅に基づくアドレス幅は、表 4 のようになります。

メモリ内容の初期化 - INIT_xxメモリの初期内容を定義します。デフォルトでは、ブロック RAM メモリはデバイスのコンフィ

ギュレーションシーケンス中にすべて 0 に初期化されます。 9Kb ブロック RAM の INIT_00 ～INIT_1F 初期化属性、 18Kb ブロック RAM の INIT_00 ～ INIT_3F 初期化属性は、通常のメモリ

内容を指定します。パリティメモリの内容は、INITP 属性を使用して初期化します。各 INIT_xx は、

16 進数で表した 64 桁のビットベクタです。メモリは一部だけを初期化することも可能です。この

場合、初期値を指定した部分以外は自動的に 0 になります。

各 INIT_xx 属性のビット位置は、次の式で決定されます。

16 進数 (xx) を 10 進数に変換した値を yy とすると、 INIT_xx は次のメモリセルに対応します。

• 開始セル : [(yy + 1) × 256] – 1

• 終了セル : (yy) × 256

表 8 : ポートアドレスマップ

ポート

幅

パリティ

位置データ位置

1 なし 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

2 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

4 7 6 5 4 3 2 1 0

8 + 1 3 2 1 0 3 2 1 0

16 + 2 1 0 1 0

32 + 4 0 0



UG383 (v1.2) 2010 年 2 月 23 日


たとえば、属性 INIT_1F の場合は次のようになります。

• yy = 16 進数 (xx) 1F を 10 進数に変換した値 = 31

• 開始セル : [(31+1) × 256] – 1 = 8191

• 終了セル : 31 × 256 = 7936

その他の例を表 9 に示します。

パリティメモリ内容の初期化 - INITP_xxパリティビットに対応するメモリセルの初期内容を定義します。デフォルトでは、これらのメモリ

セルもすべて 0 に初期化されます。初期化属性で、パリティビットのメモリ内容を指定します。初期化属性は、9Kb ブロック RAM では INITP_00 ～ INITP_03、18Kb ブロック RAM では INIT_00～ INITP_07 です。各 INITP_xx は、 16 進数で表した 64 桁のビットベクタで、 INIT_xx 属性と同

様に機能します。特定の INITP_xx 属性で初期化するビット位置も、同じ式で計算されます。

出力ラッチの初期化 - INIT_A、 INIT_Bコンフィギュレーション後の出力ラッチまたは出力レジスタの値を定義します。これらの属性は

16 進数のビットベクタで、デフォルトは 0 です。 TDP モードの場合、 INIT_A がポート A に、

INIT_B がポート B になり、 SDP モードの場合は INIT_A が下位出力ビットに、 INIT_B が上位出

力ビットになります。

表 9 : ブロック RAM の初期化属性

属性メモリ位置

開始位置終了位置

INIT_00 255 0

INIT_01 511 256

INIT_02 767 512

… … …

INIT_0E 3839 3584

INIT_0F 4095 3840

INIT_10 4351 4096

… … …

INIT_1F 8191 7936

INIT_20 8447 8192

… … …

INIT_2F 12287 12032

INIT_30 12543 12288

… … …

INIT_3F 16383 16128




出力ラッチ/レジスタの同期セット /リセット - SRVAL_A、 SRVAL_BRST 入力がアサートされた際の出力ラッチの値を定義します。これらの属性の幅がポート幅になり

ます。これらの属性は 16 進数のビットベクタで、デフォルト値は 0 です。オプションの出力レジス

タ属性が設定されている場合は、出力レジスタ値を指定します。レジスタが未使用のときは、ラッチ

が SRVAL に指定されます。パリティを使用する場合は、上位ビット (MSB) がそのパリティビッ

トになります。

TDP モードの場合、 SRVAL_A がポート A に、 SRVAL_B がポート B になります。 SDP モードの

場合、 SRVAL_A が下位 18 ビット (パリティ 2 ビットを含む) に、 SRVAL_B が上位ビット (パリ

ティ 2 ビットを含む) になります。

RAM モード - RAM_MODEこの属性は RAMB8BWER に対してのみ必要で、ブロック RAM を完全デュアルポート RAM (読み出しおよび書き込み用にバスが 2 つ) またはシンプルデュアルポート RAM (ポート B が読み

出し専用、ポート A は書き込み用) のどちらとして使用するかを指定します。有効な値は TDP (デフォルト ) または SDP です。

リセットと CE の優先度 - RST_PRIORITY_A、 RST_PRIORITY_B出力レジスタを使用する場合は、この属性で RST と REGCE のどちらを優先するかを指定できま

す。レジスタの代わりに出力ラッチを使用する場合は、 RST と EN のどちらを優先するかを指定で

きます。有効な値は SR (デフォルト ) または CE です。

データラッチリセット - EN_RSTRAM_A、 EN_RSTRAM_BRST ポートでブロック RAM 出力のラッチをリセットするかどうかを指定します。有効な値は

TRUE または FALSE (デフォルト ) です。

リセットタイプ - RSTTYPEブロック RAM 出力を同期でリセットするか、非同期でリセットするかを指定します。値は SYNC(デフォルト ) または ASYNC に設定できますが、非同期リセットよりも同期リセットを使用するこ

とをお勧めします。詳細は、「リセットの動作」を参照してください。

オプションの出力レジスタ切り替え - DO[A|B]_REGブロック RAM の A/B 出力でのパイプラインレジスタをイネーブルにするかどうかを指定します。

有効な値は 0 (デフォルト ) または 1 です。

書き込みモード - WRITE MODE_A、 WRITE_MODE_BA/B 入力ポートの書き込みモードを指定します。有効な値は、WRITE_FIRST、READ_FIRST、お

よび NO_CHANGE で、デフォルト値は WRITE_FIRST です。書き込みモードの詳細は、「書き込

みモード」を参照してください。



UG383 (v1.2) 2010 年 2 月 23 日

ブロック RAM の初期化

ブロック RAM のロケーション制約

ブロック RAM のインスタンスに LOC プロパティを指定すると、配置を制約できます。ブロック

RAM の配置位置の表記方法は、CLB 位置の表記方法とは異なり、LOC プロパティを別の配列でも

容易に使用できるようになっています。 18Kb ブロック RAM では、RAMB16 のロケーション識別

を使用して、パリティビットを含まない RAM の容量を示します。 9Kb ブロック RAM では、次の

ような RAMB8 の表記を使用します。

LOC プロパティは、次の形式で指定します。

LOC = RAMB16_X#Y#;

LOC = RAMB8_X#Y#;

RAMB16_X0Y0 は、デバイスの左下にある 18 Kb ブロック RAM の位置です。 18 Kb RAM がRAMB16_X0Y0 に制約される場合、9 Kb RAM はこれと位置を共有するので、RAMB8_X0Y0 または RAMB8_X0Y1 に制約できません。

ブロック RAM の初期化

ブロック RAM メモリの属性および内容は、インスタンシエートされたコンポーネント内で genericmap (VHDL) または defparam (Verilog) を使用して、合成およびシミュレーション用に VHDL また

は Verilog コードで初期化できます。 generic map または defparam の値を変更すると、シミュレー

ションビヘイビアとインプリメンテーション結果に影響します。 Spartan-6 のライブラリガイドに

は、 18Kb および 9Kb ブロック RAM を初期化するためのコードが記載されています。

ブロック RAM プリミティブの設計上の追加注意事項

出力レジスタ (オプション)オプションの出力レジスタは、RAMB16BWER および RAMB8BWER の A|B 出力ポートのいずれ

か、または両方に使用できます。使用ポートは DO[A|B]_REG 属性を使用して指定します。独立し

た 2 つのクロックイネーブルピンは REGCE[A|B] です。ポート [A|B] でオプションの出力レジス

タを使用する場合、ポート [A|B] の同期セット / リセット (RST) ピンをアサートすると、属性 SRVALで指定された値がレジスタを介して出力されます。図 5 にオプションの出力レジスタを示します。

RAMB16BWER および RAMB8BWER ポートのマップ規則

Spartan-6 FPGA ブロック RAM は、さまざまなポート幅とサイズにコンフィギュレーションできま

す。コンフィギュレーションによっては、一部のデータピンとアドレスピンが未使用となります。

表 4 は、さまざまなコンフィギュレーションで使用されるピンを示しています。表 4 の情報に加え、

次の規則に基づいてブロック RAM のポート接続を決定します。

• RAMB16BWER を使用していて DI[A|B] ピンの幅が 32 ビット未満の場合、

(32 - DI_BIT_WIDTH) の数のロジック 0 を DI[A|B] の前に連結します。 RAMB8BWER を使

用していて DI[A|B] ピンの幅が 16 ビット未満の場合、(16 - DI_BIT_WIDTH) の数のロジック

0 を DI[A|B] の前に連結します。

• RAMB16BWER を使用していて DIP[A|B] ピンの幅が 4 ビット未満の場合、

(4 - DIP_BIT_WIDTH) の数のロジック 0 を DIP[A|B] の前に連結します。

• RAMB8BWER を使用していて DIP[A|B] ピンの幅が 2 ビット未満の場合、

(2 - DIP_BIT_WIDTH) の数のロジック 0 を DIP[A|B] の前に連結します。



ブロック RAM のアプリケーション

• RAMB16BWER を使用する場合、DO[A|B] ピンの幅は 32 ビットにする必要があります。ただ

し、 (DO_BIT_WIDTH - 1) から 0 までのピンのデータのみが有効です。

• RAMB16BWER を使用する場合、 DOP[A|B] ピンの幅は 4 ビットにする必要があります。

RAMB8BWER を使用する場合、 DOP[A|B] ピンの幅は 2 ビットにする必要があります。ただ

し、 (DOP_BIT_WIDTH - 1) から 0 までのピンのデータのみが有効です。 DOP[A|B] を使用し

ていない場合は、未接続のままにできます。

• RAMB16BWER を使用する場合、 ADDR[A|B] ピンの幅は 14 ビットにする必要があります。

RAMB8BWER を使用する場合、ADDR[A|B] ピンの幅は 13 ビットにする必要があります。アドレス幅は、表 4 に記載されています。

リセットの動作

ブロック RAM のラッチまたはレジスタの初期値は、 RSTTYPE = ASYNC の場合は SR_VAL で、

RSTTYPE = SYNC の場合は INIT で定義されます。リセットタイプが ASYNC で INIT 値が使用

されている場合、コンフィギュレーション後に GSR を適用する必要があります。

バイト幅書き込みイネーブル

バイト幅書き込みイネーブルを使用する場合は、次の規則に従ってください。

• x36 モードの場合、 WE[3:0] を 4 つのユーザー WE 入力に接続します。

• x18 モードの場合、 WE[0] および WE[2] はユーザー WE[0] で駆動し、 WE[1] および WE[3]はユーザー WE[1] で駆動します。

• x9、 x4、 x2、 x1 モードの場合、 WE[3:0] はすべて 1 つのユーザー WE に接続されます。


大型 RAM 構造の作成

CORE Generator では、複数のブロック RAM インスタンスを使用して、ビット数およびワード数

の多いメモリ構造を簡単に生成できます。このツールでは、 VHDL または Verilog のインスタンシ

エーションテンプレートやシミュレーションモデル、デザインに含める EDIF ファイルが出力され

ます。



UG383 (v1.2) 2010 年 2 月 23 日


レジスタモードのブロック RAM の RSTブロック RAM の RST をレジスタモードで使用すると、出力レジスタをブロック RAM から独立

したパイプラインレジスタとして制御できます。図 10 は、ブロック RAM の読み出しおよび書き込

みが、レジスタイネーブルまたはセット / リセットとは独立して実行されているところを示してい

ます。レジスタモードでは、RST により DO が SRVAL に設定され、ブロック RAM から DBRAMへのデータ読み出しが可能です。 DBRAM でのデータは、次のサイクルでクロック出力 (DO) に送

信できます。図 11 および図 12 のタイミング図は、別の RST の例を示しています。


図 10 : レジスタモードのブロック RAM の RST

BRAM_RST

DO

BRAM_RAMENEN

REGCE

RST

DIDBRAM

ug383_c1_09_042209


図 11 : レジスタモードでの RST 動作 (REGEN = High)

CLK

EN

REGCE

RST

DBRAM D0 D1 D2 D3

D0 SRVAL SRVALD1 D2DO

ug383_c1_10_042209





図 12 : レジスタモードでの RST 動作 (REGEN = 変数 )

CLK

EN

REGCE

RST

DBRAM D0 D1 D2 D3

D0 SRVAL D2D1DO

ug383_c1_11_042209



UG383 (v1.2) 2010 年 2 月 23 日

ブロック RAM のタイミングモデル


ここでは、 Spartan-6 デバイスのブロック RAM に関連するタイミングパラメータについて説明し

ます (図 13 を参照)。 Spartan-6 FPGA データシートのスイッチ特性のセクションや、ザイリンクス

ソフトウェアの Timing Analyzer (TRACE) から出力されるレポートも参考にしてください。

ブロック RAM のタイミングパラメータ

表 10 は、 Spartan-6 FPGA のブロック RAM のタイミングパラメータを示しています。

表 10 : ブロック RAM のタイミングパラメータ

パラメータファンクション制御信号説明

クロック (CLK) に対するセットアップとホールド

TRxCK_x = セットアップタイム (クロックエッジ前) および TRCKx_x = ホールドタイム (クロックエッジ後)

TRCCK_ADDR

アドレス入力 ADDR

クロック前までに、ブロック RAM の ADDR 入力で、アドレス信号が

安定している必要のある時間(1)

TRCKC_ADDR クロック後に、ブロック RAM の ADDR 入力で、アドレス信号が安定

している必要のある時間(1)

TRDCK_DI

データ入力 DI

クロック前に、ブロック RAM の DI 入力で、データが安定している必

要のある時間

TRCKD_DI クロック後に、ブロック RAM の DI 入力でデータが安定している必要

のある時間

TRCCK_EN

イネーブル EN

クロック前に、ブロック RAM の EN 入力で、イネーブル信号が安定し

ている必要のある時間

TRCKC_EN クロック後に、ブロック RAM の EN 入力でイネーブル信号が安定して

いる必要のある時間

TRCCK_RST

同期セット /リセット

RST

クロック前に、ブロック RAM の RST 入力で、同期セット / リセット信

号が安定している必要のある時間。

TRCKC_RST クロック後に、ブロック RAM の RST 入力で同期セット / リセット信号

が安定している必要のある時間

TRCCK_WE

書き込み

イネーブルWE

クロック前に、ブロック RAM の WE 入力で、書き込みイネーブル信号

が安定している必要のある時間

TRCKC_WE クロック後に、ブロック RAM の WE 入力で書き込みイネーブル信号が

安定している必要のある時間

TRCCK_REGCE出力レジスタイネーブル

(オプション)

REGCE

クロック前までに、ブロック RAM の REGCE 入力でレジスタイネー

ブル信号が安定している必要のある時間

TRCKC_REGCE クロック後に、ブロック RAM の REGCE 入力でレジスタイネーブル

信号が安定している必要のある時間

Clock-to-Out 遅延

TRCKO_DO

(ラッチモード )クロックから出力

CLK

から DO

クロック後に、ブロック RAM の DO 出力で出力データが安定するまで

の時間 (出力レジスタを使用しない場合)




ブロック RAM のタイミング特性

図 13 のタイミング図は、オプションの出力レジスタを使用しない、 WRITE_FIRST モードのシン

グルポートブロック RAM を示しています。 READ_FIRST モードと NO_CHANGE モードのタ

イミングは、 WRITE_FIRST モードと類似しています。オプションの出力レジスタを使用すると、

DO ピンでクロックレイテンシが追加されます。ここに示す波形は、オプションの出力パイプライ

ンレジスタを使用しないラッチモードの場合のものです。

0 の時点では、 EN (イネーブル) は Low であるため、ブロック RAM はディスエーブルです。

クロックイベント 1

読み出し

読み出しでは、 ADDR 入力のアドレス位置のメモリ内容は変更しません。

• クロックイベント 1 より TRCCK_ADDR 時間前に、アドレス 00 がブロック RAM の ADDR 入力で有効になります。

• クロックイベント 1 より TRCCK_EN 時間前に、イネーブルがブロック RAM の EN 入力で

High になり、読み出しを実行できるようにメモリがイネーブルになります。

• クロックイベント 1 より TRCKO_DO 時間後に、アドレス 00 のメモリ内容がブロック RAM のDO ピンで安定します。

TRCKO_DO_REG

(レジスタモード )クロックから出力

CLK

から DO

クロック後に、ブロック RAM の DO 出力で出力データが安定するまで

の時間 (出力レジスタを使用した場合)

メモ :

1. WE が非アクティブでも EN がアクティブの場合は、セットアップ/ホールドタイム中は ADDR 入力が安定している必要があります。この要件に違反すると、ブロック RAM でデータが破損する可能性があります。 ADDR タイミングが指定した要件に反する場合、 EN は非アクティブ (ディスエーブル) にする必要があります。

表 10 : ブロック RAM のタイミングパラメータ ( 続き )

パラメータファンクション制御信号説明


図 13 : ブロック RAM のタイミング図

ADDR

DI

DO

EN

RST

WE

CLK

00

DDDD

TRCCK_ADDR

TRDCK_DI

TRCKO_DO

MEM (00)TRCCK_EN

TRCCK_WE

Disabled DisabledRead Write Read Reset

Note 1: Write Mode = WRITE_FIRST

Note 2: SRVAL = 0101

0F 7E 8F 20

CCCC BBBB AAAA 0000

CCCC(1) MEM (7E) 0101(2)

ug383_c1_12_042209

1 2 3 54

TRCCK_RST



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• EN がアサートされている場合は常に、すべてのアドレス変更が指定のセットアップおよび

ホールド仕様を満たす必要があります。非同期でのアドレス変更は、メモリ内容およびブロッ

ク RAM の機能に予想外の影響を与える可能性があります。


書き込み

書き込みでは、書き込みイネーブル (WE) が High になると、 ADDR 入力のアドレスで指定された

位置のメモリ内容が DI ピンの値に置き換えられ、すぐに出力ラッチに反映されます

(WRITE_FIRST モード )。

• クロックイベント 2 より TRCCK_ADDR 時間前に、アドレス 0F がブロック RAM の ADDR 入力で有効になります。

• クロックイベント 2 より TRDCK_DI 時間前に、データ CCCC がブロック RAM の DI 入力で有

効になります。

• クロックイベント 2 より TRCCK_WE 時間前に、書き込みイネーブルが WE で有効になります。

• クロックイベント 2 より TRCKO_DO 時間後に、データ CCCC がブロック RAM の DO 出力で

有効になります。


RST (同期セット /リセット )

同期セット / リセットでは、初期化パラメータの値 SRVAL がブロック RAM の出力ラッチに読み込

まれます。 RST はメモリの内容を変更しません。また、ADDR および DI 入力の影響も受けません。

• クロックイベント 4 より TRCCK_RST 時間前に、同期セット / リセット信号がブロック RAM のRST 入力で有効 (High) になります。

• クロックイベント 4 より TRCKO_DO 時間後に、SRVAL の 0101 がブロック RAM の DO 出力

で有効になります。


ディスエーブル

イネーブル信号 EN をディアサートすると、書き込み、読み出し、または RST が実行できなくなり

ます。ディスエーブルにしても、メモリの内容、および出力ラッチの値は変わりません。

• クロックイベント 5 より TRCCK_EN 時間前に、イネーブル信号がブロック RAM の EN 入力で

無効 (Low) になります。

• クロックイベント 5 後は、ブロック RAM の DO 出力のデータは変化しません。





図 14 は、ブロック RAM のインプリメンテーションに関連した遅延パスを示しています。記述され

ているのは、オン/オフチップのもシンプルなパスです (パスはデザインにより大きく異なります)。このタイミングモデルは、ブロック RAM のタイミングパラメータの使用法および使用場所を示し

ています。

• NET = 可変インターコネクト遅延

• TIOPI = パッドから IOB の I 出力までの遅延

• TIOOP = IOB の O 入力からパッドまでの遅延

• TBUFG = BUFG 遅延


図 14 : ブロック RAM のタイミングモデル

Block RAM

ug383_c1_13_012610

FPGA

[TIOPI + NET] + TRCCK_WEWrite Enable[TIOPI + NET] + TRCCK_ENEnable

[TIOPI + NET] + TRCCK_ADDRAddress

[TIOPI + NET] + TRDCK_DIData

[TBUFG + NET]

Clock[TIOPI + NET]

BUFG

TRCKO_DO + [NET + TIOOP]Data

[TIOPI + NET] + TRCCK_RSTSet/Reset

DO

DI

ADDR

WE

EN

RST

CLK



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Documents

Spartan-6 FPGA ブロック RAM リソースjapan.xilinx.com/support/documentation/user_guides/j_ug...RAM または 1 つの 18Kb RAM としてコンフィギュレーションできます。