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Proprietary to PALTEK CORPORATION

Spartan-6 概要

株式会社PALTEKEngineering Group

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アジェンダ

Spartan-6 導入

– 概要

Spartan-6 アーキテクチャ

– CLB– ブロックRAM– SelectIO– クロック

– DSP– メモリコントローラブロック（MCB）– GTP

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概要（ファミリ）

Spartan-6LX FPGA

Spartan-6LXT FPGA

Virtex-6 LXT FPGA

Virtex-6SXT FPGA

Virtex-6HXT FPGA

• 最低コスト

ロジック • 最低コスト

ロジック• 低コスト

シリアル接続

• 多数のロジック• 高速シリアル接続

• 多数のロジック• 高速シリアル接続• 拡張 DSP

• 多数のロジック• 超高速シリアル接続

ロジックブロック

RAMDSPパラレル

I/Oシリアル

I/O

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概要 消費電力

スタティック消費電力の削減

– プロセス制御

– アーキテクチャの革新

ダイナミック消費電力の削減

– 低ノード容量

– アーキテクチャの革新

多数のハード IP 機能

– 統合トランシーバおよびその他のロジックにより消費電力を削減

– ハード

IP はソフト

IP より電流量および消費電力が少ない

低消費電力オプション : -1L によりさらに消費電力を削減

– コア電圧を

1.0V まで削減

Powe

r Con

sum

ptio

n

Frequency

Earlier FPGAs

Earlier FPGAs

Spartan-6

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Spartan-6アーキテクチャ

LX45Tデバイス

3.3V I/O

メモリコントローラ

LUT6 CLB

DSPスライス

ブロックRAM

ギガビットトランシーバ

PCIe® インターフェース

高速クロッキング

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CLB

1CLB内に2つのスライスが存在

– SLICE XとSLICE MSLICE XとSLICE Lで構成

SLICE L/M は専用のキャリーチェーンで接続

可能

– 大規模な加算/減算ロジック構築可能

スイッチマトリックスを通り、他のファンクション

へ接続可能。

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スライス

4個の6入力LUT

8個のFF

キャリーロジック

マルチプレクサ

分散RAM／シフトレジスタ

SLICEMSLICEM (25%)(25%) SILCEL (25%)SILCEL (25%) SLICEX (50%)SLICEX (50%)

4個の6入力LUT

8個のFF

キャリーロジック

マルチプレクサ

4個の6入力LUT

8個のFF

8

LUT

6入力のLUTを採用 （共通の入力を持つ2つの5入力 LUT ）

– 4入力LUTに比べパフォーマンスの向上

– 1つまたは2つの出力が可能

– 6 入力としての単一ファンクション、

または 5 入力としての2 個のファンクションとして使用可能

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分散RAM

SLICEMを使用した分散RAM– LUT1つで64BitRAMを構成可能、最大256BitRAM– 構成可能な分散RAMと使用されるLUT数は下記表を参照

– シングルポート、デュアルポート

シンプルデュアルポート、クワッドポートとして構成可能

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ブロック

RAM

ブロック

RAM 数を増加

– 最大約4.8Mb まで

サイズ

：

18kbit

– 2つの9kbitのRAMとしても構成可能

パフォーマンス：最大300MHｚ

多彩なコンフィギュレーションオプション

– シンプルデュアルポート、トゥルーデュアルポート

– シングルポート

2つの独立ポートが共通データアクセス

– 各ポートに、アドレス、クロック、書き込みイネーブル、クロックイネーブルあり

– 各ポートは個別に設定可能

Dual-Port BRAM

Dual-Port BRAM

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SelectIO

ベースはSpartan-3 のI/O– 1.2～3.3v サポート

新機能

– 400 MHz DDR3 サポート(800 Mbps)– ISERDES, OSERDES, IODELAY追加

– 内部終端

拡張機能

– LVDS 1050 Mbpsサポート

– HD TMDS 750 Mbps サポート

– 全てのI/Oで双方向をサポート

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SelectIO（I/O規格）

Spartan-6のI/Oは1.2v～3.3vの電圧をサポート

40以上のI/O規格をサポート

SSTL (2.5v, 1.8v, 1.5 Classes I, II)

DIFF_SSTL_I

DIFF_SSTL18_I

DIFF_SSTL_II

DIFF_HSTL_II

LVCMOS (3.3v, 2.5v, 1.8v, 1.5v, & 1.2v)

LVCMOS_JEDEC

LVDS, Bus LVDS

LVPECL (2.5v, 3.3v)

PCI

I2C

HSTL (1.8v, 1.5v, Classes I, II, III, IV)

HSTL_I_12 (unidirectional only)

DIFF_HSTL_I_18, DIFF_HSTL_I, RSDS_25 (point-to-point)

PPDS

TMDS

Display Port Aux Channel

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SelectIO （I/Oタイル）

I/Oタイルは2つのIOBとILOGIC、OLOGIC、IODELAYで構成される

内部終端を搭載– 終端が必要な規格のサポート

– 外部終端の削減

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SelectIO （IOLOGIC）

各 I/O ペアに

2 つの IOLOGIC

– マスタおよびスレーブ

– 個別に動作または連結して動作可能

IOLOGIC に含まれるもの

– IOSERDES

• パラレルーシリアル変換器 (シリアライザ)

• シリアルーパラレル変換器

(デシリアライザ)

– IODELAY

• 遅延の入力が可能

– SDR および DDR リソース

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クロック(グローバル)

Spartan-6 には 16 個のグローバルクロックバッファ搭載

– クロック

バッファによってグローバルクロックへ分配可能

– バッファを駆動できるピンは32本（GCLK）

– DCM/PLLから駆動可能

– 低ジッタ、低スキューの高速配線

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クロック（IOクロック）

I/O リソース専用のクロック

ネットワーク

– グローバル クロック

リソースとは別

– 最大スピード

: 1GHz

複数のソースによる、I/O ロジックのクロッキング

– BUFIO2 : 高速動作する専用の I/O クロック信号用

– BUFPLL : CMT の PLL で駆動されるクロック用

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クロック（CMT）

デバイスには最大で6個のCMTを搭載

– 1CMTは2つのDCM、１つのPLLで構成

Function Use低周波数入力 DCM

位相シフト DCM

スペクトラム拡散クロック生成 DCM

クロックスキュー除去 DCM or PLL

デューティーサイクルの調整 DCM or PLL

分周、逓倍 DCM or PLL

クロックジッタの除去 PLL

高周波数入力 PLL

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DSP

250MHz インプリメンテー

ション

– 前置加算器を追加

• 対称 FIR フィルタ

および複素乗算器

に使用

– 高速乗算器および 48 ビット加算器

– ASIC に匹敵する

パフォーマンス

高速動作用の入力

および出力レジスタ

FIR フィルタ

アプリケーシ

ョン用に最適化

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メモリコントローラブロック

（MCB）

Spartan-6にはMCBを搭載– 最大4つのコントローラを搭載

– DDR, DDR2, DDR3 , LP DDR をサポート

LX4 LX9

LX16 LX25/T LX45/T

LX100/T LX150/T

MCB3

MCB1

MCB3

MCB1

MCB3

MCB1

MCB3

MCB1

MCB3

MCB1

MCB4

MCB5

MCB3

MCB1

MCB4

MCB5

Density DQ Bits LP DDR

DDR DDR2 DDR3

128Mbitsx16x8x4

256Mbitsx16x8x4

512Mbitsx16x8x4

1Gbitsx16x8x4

2Gbitsx16x8x4

4Gbits x16

サポート

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MemoryType

Data Rate: Mbps DDR Max. Bandwidth per MCB InterfaceMin. Max. (Note 2) 4-bit 8-bit 16-bit

DDR (Note 1) 400 Mbps(200 MHz)

1.6 Gbps 3.2 Gbps 6.4 Gbps

DDR2 (Note 1) 800 Mbps(400 MHz)

3.2 Gbps 6.4 Gbps 12.8 Gbps

DDR3 (Note 1) 800 Mbps(400 MHz)

3.2 Gbps 6.4 Gbps 12.8 Gbps

LP DDR (Note 1) 400 Mbps(200 MHz)

1.6 Gbps 3.2 Gbps 6.4 Gbps

Note 1:MIN値は対象のメモリデバイスに依存

Note 2:MAX値はスピードグレード-3のデバイス

MCB（パフォーマンス）

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GTP

GTP トランシーバ

：最大3.125 Gbps

– 低コストで使用しやすい

– Spartan-6 LXTに搭載

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GTP

デバイス、パッケージ毎のGTP搭載数

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Spartan-3AとSpartan-6の比較

Feature Extended Spartan-3A (90nm) Spartan-6 (45nm)

Logic Cells (Kbit) 55K 147K

LUT 4入力 LUT + FF 6入力LUT + 2FF

ブロック

RAM (Mbits) 2 Mbit 最大4.8 Mbit

トランシーバ数/速度 なし 最大8個 / 最大3.125 Gbps

Static Power (typ. mW) 11 mW 最大60% 削減

Memory Interface 400 Mbps DDR3 800 Mbps

Memory Controllers なし 最大4 個

Multipliers/DSP 126 Multipliers / DSP 180 DSP48 Blocks

差動I/O /最大速度 640 Mbps 1050 Mbps

Clock Management DCM DCM & PLL

PCI Express Endpoint なし Gen 1, x1

セキュリティ Device DNA Only Device DNA & AES

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まとめ

約3000 ～ 150,000 個のロジック

セル– 約185,000 個のファブリック

フリップフロップ

約144Kb ～ 4.8Mb のブロック

RAM– 多数のメモリを含むアーキテクチャ

最大約1.3Mb の分散 RAM

最大 180 個の DSP スライス

最大 540 個の SelectIO インターフェイス

ピン– 低レイテンシ

メモリおよびパラレル

インターフェイス

最大 8 個の 3.125Gbps シリアル

トランシーバ

– ほとんどのプロトコルで使用可能

エンベデッド

ハード

IP– メモリ

コントローラ– PCIe エンドポイント

低コスト

パッケージ