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Spartan-3 ジェネレーションコンフィギュレーションガイド

Spartan-3A、 Spartan-3E、および Spartan-3 FPGA ファミリ

UG332 (v1.4) 2008 年 7 月 1 日

Spartan-3 ジェネレーションコンフィギュレーションユーザーガイド japan.xilinx.com UG332 (v1.4) 2008 年 7 月 1 日

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ザーガイド

改定履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改定内容

2006/12/05 1.0 初版リリース

2007/02/26 1.1 Spartan-3AN FPGA ファミリのコンフィギュレーション情報の追加。第 10 章の「内部マ

スタ SPI モード」に Spartan-3AN FPGA のインシステムフラッシュメモリからのコンフィ

ギュレーション方法を記載。データセットアップタイム (表 4-11 および表 5-8) の向上に基づき ConfigRate 設定を追加。 Spartan-3E および Spartan-3A スタータキットボードを使

用した新しいデザインへのリンクを追加。

2007/05/23 1.2 Spartan-3A DSP ファミリのコンフィギュレーション情報の追加。 40 ページの「ビットス

トリームの圧縮」および 138 ページの「iMPACT を使用した間接的な SPI プログラミン

グ」の追加。 179 ページの「FPGA が BPI コンフィギュレーションに設定されている場合

に JTAG を介して再プログラミングする際の制限」の更新。 258 ページの表 12-4 の JTAG ID 値の更新。 301 ページの「CWDT (コンフィギュレーションウォッチドッグタイマ) およびフォールバッグ」への情報追加。

2007/11/21 1.3 「断続的な SelectMAP データの読み込み」に「CSI_B のディアサート」は、 Spartan-3A、Spartan-3AN、 Spartan-3A DSP FPGA ファミリではサポートされていないことを記載。「iMPACT を使用した間接的なパラレルフラッシュプログラミング」を追加。図 5-14 を更新し、 D[7:0] 入力が、 CCLK の立ち上がりエッジでクロックされることを示す。「バイトスワップ」を追加。表 9-2 に、 JTAG TAP コントローラステートの説明を追加。表 10-2 の Spartan-3AN FPGA の変数セレクトオプションを更新。図 14-20 を更新し、マルチブート変数セレクトは、 NEWMODE=1 の場合 (MODE_REG の BOOTVSEL ビットではない )、GENERAL2 レジスタからの読み出しコマンドに基づいていることを記載。本資料全体のソフトウェアバーションの参照および資料へのリンクを更新。

2008/07/01 1.4 「図一覧」および「表一覧」の追加。STMicroelectronics 社および Intel 社のフラッシュメモリに Numonyx の記載を追加。 Spartan-3 ファミリでは HSWAP_EN が専用ピンであることを記載。 Spartan-3A/3AN/3A DSP FPGA の DOUT は Spartan-3/3E FPGA の BUSY と同様の機能を持つことを記載。 Spartan-3A/3AN/3A DSP FPGA では VCCO2T の要件が 2.0V であるため、 1.8V のコンフィギュレーションをサポートしないことを記載。 Spartan-3 ジェネレーションデバイスを使用した iMPACT の間接的なフラッシュプログラミングのサポートに関する記載を更新。

http://japan.xilinx.com/spartan3an

http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm

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図一覧

表一覧

第 1 章 : 概要およびデザインの考察デザインの考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

FPGA は PCI® アプリケーションで使用されるか . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37デバッグのサポートについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

FPGA コンフィギュレーションビットストリームのサイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38非圧縮のビットストリームのサイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38ビットストリームの形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

同期ワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39アレイ ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39データフレーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

ビットストリームの圧縮 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40パケット形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

ビットストリームオプションの設定、 FPGA ビットストリームの生成 . . . . . . . . . . . . . . . . . . . . 41ISE ソフトウェア Project Navigator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42BitGen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

第 2 章 : コンフィギュレーション中のコンフィギュレーションピンおよびピンの動作一般的なコンフィギュレーション制御ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

コンフィギュレーションモードの選択 : M[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48Spartan-3 ジェネレーションファミリ間における M[2:0] の機能的な相違点 . . . . . . . . 48Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリ . . . . . . . . . . . . . . . . . . . 49Spartan-3 FPGA ファミリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49小消費電力でのコンフィギュレーション後の M[2:0] の定義 . . . . . . . . . . . . . . . . . . 49

DONE ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51関連する BitGen (ビットストリームジェネレータ ) オプション . . . . . . . . . . . . . . . . . 51デイジーチェーンまたはブロードサイド (ギャング) コンフィギュレーションの

複数 FPGA を DONE ピンで同期 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53FPGA のプログラムまたはリセット : PROG_B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55コンフィギュレーションクロック : CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Spartan-3 ジェネレーション FPGA ファミリ間における CCLK の相違 . . . . . . . . . . . 55CCLK デザインの考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57ConfigRate : CCLK の BitGen オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59Persist : CCLK を SelectMAP インターフェイスの一部として予約する . . . . . . . . . . . 59Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリ . . . . . . . . . . . . . . . . . . . 59Spartan-3 FPGA ファミリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

コンフィギュレーションメモリ、コンフィギュレーションエラーの初期化 : INIT_B . . . . 60コンフィギュレーション後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60Spartan-3A/3AN/3A DSP FPGA のコンフィギュレーション後の CRC . . . . . . . . . . . 61Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリ . . . . . . . . . . . . . . . . . . . 61Spartan-3 FPGA ファミリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

コンフィギュレーション中のプルアップ抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61コンフィギュレーション中に専用プルアップ抵抗付きのピン . . . . . . . . . . . . . . . . . . . 61コンフィギュレーション中にオプションのプルアップ抵抗付きのピン . . . . . . . . . . . . 63FPGA プルアップ抵抗値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ピンの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66コンフィギュレーション中のピンの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

目次


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Spartan-3A/3AN/3A DSP FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72Spartan-3E FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73Spartan-3 FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

コンフィギュレーション中のデフォルト I/O 規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74HSWAP、 M[2:0]、および VS[2:0] ピンのデザインの考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

専用の HSWAP、 PUDC_B、 M[2:0]、および VS[2:0] ピン . . . . . . . . . . . . . . . . . . . . . . . . . 76コンフィギュレーション後の HSWAP、 PUDC_B、 M[2:0]、

および VS[2:0] ピンの再利用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76Spartan-3E HSWAP の考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77ユーザー I/O になる多目的ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

第 3 章 : マスタシリアルモードマスタシリアルモードの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Platform Flash PROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

VCCAUX が 2.5V の Spartan-3E および Spartan-3A/3A DSP FPGA . . . . . . . . . . . . . . 86Spartan-3 FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

JTAG インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86サポートされている Platform Flash PROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88デイジーチェーン接続のコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88ギャングまたはブロードサイドコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88JTAG インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90Platform Flash に追加ユーザーデータを保存 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90マスタシリアルコンフィギュレーション向けのビットストリームの生成 . . . . . . . . . . . . . . . . . . 92

ConfigRate : CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92StartupClk : CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92DriveDone : DONE ピンをアクティブに駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92GTS_cycle : グローバルトライステートによるデイジーチェーンへの

タイミングのリリース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92Platform Flash PROM ファイルの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

iMPACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93iMPACT を使用し JTAG を介した Platform Flash インシステムプログラム . . . . . . . . . . . . . . . . 97

プログラミング用ボードの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97iMPACT を介したプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

デバイスプログラマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101追加情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

第 4 章 : マスタ SPI モードSpartan-3 ジェネレーション FPGA ファミリ間におけるマスタ SPI モードの相違 . . . . . . . . . . 106互換性のある SPI シリアルフラッシュの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

SPI フラッシュ PROM 集積度の要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111SPI PROM への FPGA の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116システムの 3.3V 電源がシーケンスの後である場合の電源投入時の注意事項 . . . . . . . . . . . . . 116

Spartan-3A/3AN/3A DSP およびコンフィギュレーションウォッチドッグタイマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118コンフィギュレーション後の SPI フラッシュインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . 119

コンフィギュレーション後 SPI フラッシュを使用しない場合 . . . . . . . . . . . . . . . . . . . . . . 119コンフィギュレーション後 SPI フラッシュを使用する場合 . . . . . . . . . . . . . . . . . . . . . . . . 120

FPGA ロジックを使用した SPI マスタインターフェイス . . . . . . . . . . . . . . . . . . . . . 121SPI フラッシュ PROM へのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121



ほかの SPI に互換性のあるペリフェラルへのアクセス . . . . . . . . . . . . . . . . . . . . . . . 122デイジーチェーン接続のコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122ギャングまたはブロードサイドコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124プログラミングサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

サードパーティのプログラマ (オフボードプログラミング) . . . . . . . . . . . . . . . . . . . . . . . . 125直接的な SPI インシステムプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

iMPACT の直接的なプログラミングサポートの要件 . . . . . . . . . . . . . . . . . . . . . . . . 126プログラマブルケーブル接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126プログラミング中の FPGA SPI バスピンに対するハイインピーダンスの強制 . . . . 127

FPGA を介した直接的なインシステム SPI プログラミング . . . . . . . . . . . . . . . . . . . . . . . . 128FPGA JTAG チェーンを使用した間接的なインシステム SPI プログラミング . . . . . . . . . . 129

マスタ SPI コンフィギュレーション向けのビットストリームの生成 . . . . . . . . . . . . . . . . . . . . . 129ConfigRate : CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129StartupClk : CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130DriveDone : DONE ピンをアクティブに駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130DONE_cycle : Spartan-3E マスタとデイジーチェーン接続 . . . . . . . . . . . . . . . . . . . . . . . . 130GTS_cycle : グローバルトライステートによるデイジーチェーンへの

タイミングのリリース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130SPI PROM ファイルの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

iMPACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130PROMGen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

iMPACT を使用した直接的な SPI プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135プログラミング用のボードの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135iMPACT を介したプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

iMPACT を使用した間接的な SPI プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138プログラミングの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138iMPACT の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

シリアルペリフェラルインターフェイス (SPI) のコンフィギュレーションのタイミング . . . . . 144マルチパッケージのレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146省電力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

スタンバイモードを開始するために CSO_B をディアサート . . . . . . . . . . . . . . . . . . . . . . 148

第 5 章 : マスタ BPI モード概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149Spartan-3 ジェネレーション FPGA ファミリ間におけるマスタ SPI モードの相違 . . . . . . . . . . . 152PROM アドレスの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157互換性のあるパラレル NOR フラッシュファミリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157パラレルフラッシュ PROM 集積度要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159コンフィギュレーション後の BPI インターフェイスの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160x8/x16 フラッシュ PROM を使用する場合の注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161デイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

パラレルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163シリアルデイジーチェーン接続 (Spartan-3A/3AN/3A DSP FPGA のみ) . . . . . . . . . . . . . 164

マスタ BPI モードのザイリンクス Platform Flash PROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167Platform Flash を使用した ConfigRate 設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

マスタ BPI コンフィギュレーション向けのビットストリームの生成 . . . . . . . . . . . . . . . . . . . . . 169ConfigRate : CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169StartupClk : CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169DriveDone : DONE ピンを駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169GTS_cycle : グローバルトライステートによるデイジーチェーンへの

タイミングのリリース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169パラレル NOR フラッシュ PROM ファイルの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169



UG332 (v1.4) 2008 年 7 月 1 日

iMPACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169iMPACT を使用した間接的なパラレルフラッシュプログラミング . . . . . . . . . . . . . . . . . . . . . . 174インシステムプログラムのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1743.3V 電源がシーケンスの後である場合の電源投入時の注意事項 . . . . . . . . . . . . . . . . . . . . . . . 175

Spartan-3A/3AN/3A DSP およびコンフィギュレーションウォッチドッグタイマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

BPI (Byte Peripheral Interface) コンフィギュレーションのタイミング . . . . . . . . . . . . . . . . . . . . 177FPGA が BPI コンフィギュレーションに設定されている場合に JTAG を介して

再プログラミングする際の制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179Spartan-3E BPI モードと右辺および下辺のグローバルクロック入力との関係 . . . . . . . . . . . . . . 179

第 6 章 : マスタパラレルモード

第 7 章 : スレーブパラレル (SelectMAP) モード電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189デイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

Spartan-3E/Spartan-3A/3AN/3A DSP スレーブパラレルデイジーチェーン . . . . . . . . . . 189新のザイリンクス FPGA ファミリを使用したスレーブパラレルデイジーチェーン . . 190

SelectMAP データ読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191CSI_B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191RDWR_B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192BUSY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

継続的な SelectMAP データの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192断続的な SelectMAP データの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

CSI_B のディアサート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194CCLK の一時停止 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

SelectMAP の ABORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196コンフィギュレーションの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196リードバックの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197ABORT ステータスワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197ABORT 後にコンフィギュレーションまたはリードバックを再開 . . . . . . . . . . . . . . . . . . . 198

Persist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198SelectMAP リコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199SelectMAP データの順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

バイトスワップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

第 8 章 : スレーブシリアルモード電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205デイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

第 9 章 : JTAG コンフィギュレーションモードおよびバウンダリスキャンJTAG ケーブルの電圧の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208JTAG デバイス ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208JTAG ユーザー ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208コンフィギュレーションされた FPGA デザインとの通信における

JTAG インターフェイスの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209IEEE 1149.1 規格を使用した Spartan-3 ジェネレーション FPGA のバウンダリスキャン . . . . . 209

テストアクセスポート (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210TAP コントローラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212バウンダリスキャンアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

バウンダリスキャンレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213ビットシーケンスバウンダリスキャンレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . 214命令レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215



BYPASS レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216識別 (IDCODE) レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216JTAG コンフィギュレーションモードおよびバウンダリスキャン . . . . . . . . . . . . . . 216USERCODE レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217USER1 および USER2 レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

Spartan-3 ジェネレーション FPGA でのバウンダリスキャンの使用 . . . . . . . . . . . . . . . . . 217ケーブルおよびヘッダのプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218JTAG を使用した FPGA のプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

Spartan-3AN FPGA を iMPACT を用いた JTAG でプログラムする場合のモードピン . . 224エンベデッドコントローラを用いた JTAG でのコンフィギュレーション . . . . . . . . . . . . . . . . . 224

第 10 章 : 内部マスタ SPI モード内部フラッシュメモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226モードセレクトピン AM[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226モードセレクトピン VS[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226電源電圧要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

VCCAUX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227VCCO_2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

コンフィギュレーション後の内部 SPI フラッシュ PROM へのアクセス . . . . . . . . . . . . . . . . . . 227内部マスタ SPI モードではコンフィギュレーションデイジーチェーンをサポートしない . . . . 228マスタ SPI コンフィギュレーション向けのビットストリームの作成 . . . . . . . . . . . . . . . . . . . . . 228

ConfigRate : CCLK 周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228StartupClk : CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228DriveDone : DONE ピンを駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

JTAG を使用した Spartan-3AN FPGA のプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229インシステムフラッシュプログラミングファイルの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

iMPACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229PROMGen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

iMPACT を用いた Spartan-3AN FPGA のプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237サードパーティプログラマサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

BPM Microsystems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237製品ハードウェアプログラミングソリューション . . . . . . . . . . . . . . . . . . . . . . . . . . 237プログラミングソケットモジュールおよびソフトウェア . . . . . . . . . . . . . . . . . . . . . 239

第 11 章 : コンフィギュレーション BitGen (Bitstream Generator) 設定

第 12 章 : イベントのシーケンス概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251コンフィギュレーションの設定 ( 手順 1 - 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

リセットからの起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251POR (パワーオンリセット ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252PROG_B ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253電源投入のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

コンフィギュレーションメモリの初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255制御ピンのサンプル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255コンフィギュレーションの遅延 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

ビットストリームの読み込み ( 手順 4 - 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256同期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256アレイ ID のチェック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257コンフィギュレーションデータフレームの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259CRC (巡回冗長検査) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

スタートアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260スタートアップクロックソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262DCM がロック状態になるまで、 DCI が一致するまで待機 . . . . . . . . . . . . . . . . . . . . . . . . . 262



UG332 (v1.4) 2008 年 7 月 1 日

第 13 章 : コンフィギュレーションに関連するプリミティブバウンダリスキャン (BSCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

スタートアップ (STARTUP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

リードバックキャプチャ (CAPTURE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

ICAP ( 内部コンフィギュレーションアクセスポート ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

Device DNA アクセスポート (DNA_PORT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

第 14 章 : リコンフィギュレーションおよびマルチブート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275Spartan-3 ジェネレーション FPGA ファミリ間のマルチブートのオプション比較 . . . . . . . . . . . 275Spartan-3E のマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

iMPACT を使用した Spartan-3E マルチブート PROM ビットストリームの生成 . . . . . . . 278PROMGen レポートファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283ザイリンクス Platform Flash PROM を使用した Spartan-3E マルチブート . . . . . . . . . . . . 284

Spartan-3A/3AN/3A DSP のマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285後続のマルチブートコンフィギュレーションアドレスの指定 . . . . . . . . . . . . . . . . . . . . . . 285マルチブートビットストリーム間に必要なデータスペーシング . . . . . . . . . . . . . . . . . . . . 286

フラッシュセクタ、ブロック、またはページバウンダリ . . . . . . . . . . . . . . . . . . . . . 286DCM_WAIT に必要な追加のメモリスペース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

マルチブートコマンドシーケンス (ICAP の例) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287デザインの仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288FPGA アプリケーションの動作時 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288コンフィギュレーション中にあらかじめ読み込まれたアドレスからの

マルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288FPGA アプリケーションで指定されたアドレスへのマルチブート . . . . . . . . . . . . . . 289

SelectMAP を使用したマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290スレーブシリアルを使用したマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290JTAG を用いたマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290マルチブートのレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

後続のマルチブート開始アドレス (GENERAL1、 GENERAL2) . . . . . . . . . . . . . . . . 291コマンドレジスタ (CMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292コンフィギュレーションモードレジスタ (MODE_REG) . . . . . . . . . . . . . . . . . . . . . 292

iMPACT を使用した Spartan-3A/3AN/3A DSP マルチブート PROM ビットストリームの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

コンフィギュレーションのフォールバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300CWDT (コンフィギュレーションウォッチドッグタイマ) およびフォールバッグ . . . . . . 301CRC エラーおよびフォールバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301フォールバックは 3 回まで可能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301高度な機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

マルチブートコンフィギュレーションメモリの種類の切り替え . . . . . . . . . . . . . . . 302



第 15 章 : FPGA デザインの保護基本的な FPGA ハードウェアレベルのセキュリティオプション . . . . . . . . . . . . . . . . . . . . . . . . 305

Spartan-3 および Spartan-3E のセキュリティレベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306Spartan-3A/3AN/3A DSP のセキュリティレベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306ビットストリーム内でのセキュリティレベルの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

ISE ソフトウェア Project Navigator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307BitGen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

デザインセキュリティの手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308セキュリティビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309暗号化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309認証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

Spartan-3A/3AN/3A DSP 固有のデバイス識別子 (Device DNA) . . . . . . . . . . . . . . . . . . . . . . . . 310識別子の値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310インターフェイスタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311識別子のメモリ仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312拡張子の長さの延長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312デバイス識別子への JTAG からのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313デバイス識別子への iMPACT からのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

認証デザイン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313Spartan-3A/3AN/3A DSP FPGA : Device DNA によるコンフィギュレーション

PROM のインプリンティングまたはウォーターマーキング . . . . . . . . . . . . . . . . . . . . . . 314Spartan-3E FPGA : 汎用フラッシュ PROM のセキュリティ機能を利用 . . . . . . . . . . . . . . 315Spartan-3A/3AN/3A DSP FPGA : ダウンロードされたデザインの認証 . . . . . . . . . . . . . . . 317外部の保護された PROM を用いる FPGA デザインの認証 . . . . . . . . . . . . . . . . . . . . . . . . . 318

認証エラーを扱う方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319機能停止 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319限られた機能のみ使用可能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320タイムアウトを設けて全機能が使用可能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320アクティブディフェンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

認証アルゴリズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320製造ロジスティックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321認証およびデバイス ID のその他の使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

IP (知的財産) の保護 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321コードおよびデータのセキュリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

FPGA コンフィギュレーションビットストリームプログラムの米国における法的保護 . . . . . . 322追加情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

第 16 章 : コンフィギュレーション CRCコンフィギュレーション中の CRC チェック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

Spartan-3 および Spartan-3E のコンフィギュレーション CRC エラー . . . . . . . . . . . . . . . . 325コンフィギュレーション CRC はデフォルトで有効 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325CRC の漏れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325Spartan-3A/3AN/3A DSP のコンフィギュレーション CRC エラーおよび

コンフィギュレーションウォッチドッグタイマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326堅牢な CCL (CMOS コンフィギュレーションラッチ ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326コンフィギュレーション後の CRC (Spartan-3A/3AN/3A DSP のみ ) . . . . . . . . . . . . . . . . . . . . . 326

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327コンフィギュレーションまでの CRC チェックの継続

(JTAG またはサスペンドイベント ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328クロックソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

CRC チェックタイム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328CRC エラーが発生した場合の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

CRC エラー動作の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329コンフィギュレーション後の CRC 機能を使用するためのアプリケーションの準備 . . . . . 329UCF (ユーザー制約ファイル) の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330



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CONFIG 制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330BitGen オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331デザインの考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331分散およびブロック RAM の内容のチェック手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332



第 1 章 : 概要およびデザインの考察

図 1-1 : Spartan-3 ジェネレーションマスタ (自ら読み込む) コンフィギュレーションモード . . . 27図 1-2 : Spartan-3 ジェネレーションスレーブ (ダウンロードする )

コンフィギュレーションモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28図 1-3 : Spartan-3 ジェネレーションコンフィギュレーションデイジーチェーンオプション . . . . 32図 1-4: Spartan-3A/3AN/3A DSP タイプ 1 パケットのヘッダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41図 1-5 : ISE Project Navigator での BitGen オプションの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . 42図 1-6 : BitGen の [General Options]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42図 1-7 : BitGen の [Configuration Options] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43図 1-8 : BitGen の [Startup Options] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44図 1-9 : BitGen の [Readback Options] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

第 2 章 : コンフィギュレーション中のコンフィギュレーションピンおよびピンの動作

図 2-1 : DONE および INIT_B によるデイジーチェーンまたは

ブロードサイドコンフィギュレーションの同期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54図 2-2 : Spartan-3/3E および Spartan-3A/3AN/3A DSP FPGA の

マスタコンフィギュレーションモードの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57図 2-3 : Point-to-Point : マスタ CCLK 出力で 1 つのクロックを駆動 . . . . . . . . . . . . . . . . . . . . . . 58図 2-4 : マルチドロップ : マスタ CCLK 出力で 2 つのクロック入力を駆動 . . . . . . . . . . . . . . . . . 58図 2-5 : 推奨されていないスタートポロジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59図 2-6 : 多目的ピンがアクティブになるときを示す定型化したコンフィギュレーション波形 . . . 78

第 3 章 : マスタシリアルモード

図 3-1 : Platform Flash PROM を使用したマスタシリアルモード

(Spartan-3E または Spartan-3A/3A DSP FPGA、 VCCAUX = 2.5V) . . . . . . . . . . . . . . . . . . . . . . 80図 3-2 : Platform Flash PROM を使用したマスタシリアルモード

(Spartan-3A/3AN/3A DSP FPGA、 VCCAUX = 3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82図 3-3 : Platform Flash PROM を使用したマスタシリアルモード (Spartan-3 FPGA) . . . . . . . . . 83図 3-4 : ザイリンクス Platform Flash PROM を使用した複数の FPGA のデイジーチェーン . . . 89図 3-5 : 同じビットストリームによりプログラムされた複数かつ同一の FPGA . . . . . . . . . . . . . . 89図 3-6 : コンフィギュレーション後に Platform Flash PROM を使用する多様な方法 . . . . . . . . . . 91図 3-7 : [Generate PROM, ACE or JTAG File] をダブルクリック . . . . . . . . . . . . . . . . . . . . . . . . . 93図 3-8 : [Prepare a PROM File] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93図 3-9 : ザイリンクス Platform Flash PROM 向けのオプションの設定 . . . . . . . . . . . . . . . . . . . . . 94図 3-10 : Platform Flash PROM の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95図 3-11 : PROM フォーマット設定の確認. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96図 3-12 : FPGA コンフィギュレーションビットストリームファイルの追加 . . . . . . . . . . . . . . . . 96図 3-13 : PROM ファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97図 3-14 : JTAG を使用した Platform Flash PROM のプログラム . . . . . . . . . . . . . . . . . . . . . . . . . 98図 3-15 : iMPACT が自動的に JTAG チェーンを検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98図 3-16 : FPGA のプログラムをスキップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99図 3-17 : Platform Flash プログラミングファイルの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

図一覧



UG332 (v1.4) 2008 年 7 月 1 日

図 3-18 : Platform Flash PROM のプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100図 3-19 : PROM のプログラミングオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

第 4 章 : マスタ SPI モード

図 4-1 : M25P を使用可能なデバイスでの

SPI フラッシュコンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . 104図 4-2 : Atmel 社の DataFlash デバイスでの

SPI フラッシュコンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . 105図 4-3 : 3.3V 電源が電源投入シーケンスの後である場合の

SPI フラッシュ PROM/FPGA の電源投入タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117図 4-4 : コンフィギュレーション後に SPI を使用しない場合は、 CSO_B ピンを High に駆動 . 120図 4-5 : コンフィギュレーション後の SPI フラッシュインターフェイスの使用. . . . . . . . . . . . . 121図 4-6 : SPI フラッシュモードからのデイジーチェーン接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . 123図 4-7 : 同じビットストリームによりプログラムされた複数かつ同一の FPGA . . . . . . . . . . . . . 124図 4-8 : 付属 SPI フラッシュのプログラムに FPGA の JTAG テストチェーンを使用 . . . . . . . . 129図 4-9 : [Generate PROM, ACE or JTAG File] をダブルクリック . . . . . . . . . . . . . . . . . . . . . . . . 131図 4-10 : [Prepare a PROM File] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131図 4-11 : サードパーティの SPI PROM 向けにオプションを設定 . . . . . . . . . . . . . . . . . . . . . . . . 132図 4-12 : SPI PROM 集積度の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132図 4-13 : PROM フォーマット設定の確認. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133図 4-14 : FPGA コンフィギュレーションビットストリームファイルの追加 . . . . . . . . . . . . . . . 133図 4-15 : PROM ファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134図 4-16 : iMPACT による直接的な SPI Serial フラッシュメモリのプログラミングのサポート . . 136図 4-17 : フォーマット済みの PROM ファイルを選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136図 4-18 : サポートされた SPI フラッシュメモリデバイスの選択 . . . . . . . . . . . . . . . . . . . . . . . . 137図 4-19 : サポートされた SPI フラッシュ PROM を直接的にプログラム . . . . . . . . . . . . . . . . . . 137図 4-20 : SPI PROM プログラミングオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138図 4-21 : JTAG を使用した間接的なプログラミング手法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139図 4-22 : FPGA ビットストリームファイルの選択および SPI プログラミングを有効にする . . 140図 4-23 : JTAG を介したプログラミングで iMPACT がスタートアップクロックに

JTAG クロック入力 TCK を使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140図 4-24 : SPI PROM プログラミングファイルの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141図 4-25 : SPI フラッシュ PROM の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141図 4-26 : Platform Flash PROM をバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142図 4-27 : iMPACT による JTAG チェーンおよび付属のフラッシュ PROM の表示 . . . . . . . . . . 142図 4-28 : SPI PROM プログラミングオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143図 4-29 : シリアルペリフェラルインターフェイス (SPI) のコンフィギュレーションの波形 . . 144図 4-30 : Spartan-3E スタータキットボード上の M25Pxx ファミリの

複数パッケージレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

第 5 章 : マスタ BPI モード

図 5-1 : パラレル NOR フラッシュからコンフィギュレーションされた Spartan-3E FPGA . . . . 150図 5-2 : パラレル NOR フラッシュからコンフィギュレーションされた

Spartan-3A/3AN/3A DSP FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151図 5-3 : FPGA はコンフィギュレーション前に x8 インターフェイスをサポートし、

コンフィギュレーション後はオプションの x16 インターフェイスをサポート . . . . . . . . . . . . 161図 5-4 : BPI モードを使用したパラレルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164



図 5-5 : Spartan 3A/3AN/3A DSP BPI モードでのみ利用可能なシリアルデイジーチェーン . . 166図 5-6 : マスタ BPI モードのザイリンクスパラレル Platform Flash PROM (XCFxxP) . . . . . . . 167図 5-7 : [Generate PROM, ACE or JTAG File] をダブルクリック . . . . . . . . . . . . . . . . . . . . . . . . 170図 5-8 : [Prepare a PROM File] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170図 5-9 : [Generic Parallel PROM] オプションの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171図 5-10 : パラレル PROM のサイズおよびコンフィギュレーション方式の選択 . . . . . . . . . . . . . 172図 5-11 : FPGA ビットストリームファイルの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173図 5-12 : パラレル PROM ファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174図 5-13 : 3.3V 電源が電源投入シーケンスの後である場合の

パラレル NOR フラッシュ PROM/FPGA の電源投入タイミング . . . . . . . . . . . . . . . . . . . . . . 176図 5-14 : BPI コンフィギュレーションタイミング波形図 (Spartan-3E BPI Down モード ) . . . . 177


第 7 章 : スレーブパラレル (SelectMAP) モード

図 7-1 : スレーブパラレルモード (Spartan-3E および Spartan-3A/3AN/3A DSP FPGA) . . . . . 184図 7-2 : スレーブパラレルモード (Spartan-3 FPGA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185図 7-3 : Spartan-3E および Spartan-3A/3AN/3A DSP FPGA の

スレーブパラレルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190図 7-4 : 新のザイリンクス FPGA ファミリを使用した

スレーブパラレルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191図 7-5 : 継続的な SelectMAP データの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193図 7-6 : CSI_B を制御する手法を使用した断続的 SelectMAP データの読み出し . . . . . . . . . . . . 194図 7-7 : CCLK を制御する手法を使用した断続的 SelectMAP データの読み出し . . . . . . . . . . . . 195図 7-8 : コンフィギュレーションの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196図 7-9 : リードバックの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197図 7-10 : バイトスワップ例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

第 8 章 : スレーブシリアルモード

図 8-1 : スレーブシリアルコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

第 9 章 : JTAG コンフィギュレーションモードおよびバウンダリスキャン

図 9-1 : JTAG コンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207図 9-2 : 一般的な JTAG (IEEE 1149.1) アーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210図 9-3 : テストアクセスポート (TAP) ステートマシン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211図 9-4 : I/O ピンごとのバウンダリスキャンロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214図 9-5 : Spartan-3 ジェネレーションバウンダリスキャンのタイミング波形 . . . . . . . . . . . . . . . 218図 9-6 : ターゲットインターフェイスコネクタの寸法およびピンの割り当て . . . . . . . . . . . . . . . 218図 9-7 : [Configure Device (iMPACT)] をダブルクリック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219図 9-8 : [Configure Devices Using Boundary-Scan (JTAG)] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220図 9-9 : iMPACT が JTAG チェーン上のデバイスを自動的に検知 . . . . . . . . . . . . . . . . . . . . . . . 220図 9-10 : iMPACT が FPGA ビットストリームを表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221図 9-11 : JTAG コンフィギュレーション向けに iMPACT が

スタートアップクロックを自動的に調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221図 9-12 : [Bypass] をクリックして Platform Flash のプログラミングをスキップ . . . . . . . . . . . . 222図 9-13 : [Bypass] をクリックして CPLD のプログラミングをスキップ . . . . . . . . . . . . . . . . . . . 222



UG332 (v1.4) 2008 年 7 月 1 日

図 9-14 : プログラムをダブルクリックして JTAG を介して

FPGA をコンフィギュレーションする . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223図 9-15 : FPGA プログラミングオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

第 10 章 : 内部マスタ SPI モード

図 10-1 : 内部マスタ SPI フラッシュモードを使用した Spartan-3AN FPGA . . . . . . . . . . . . . . . 225図 10-2 : Spartan-3AN SPI_ACCESS デザインプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . 227図 10-3 : [Generate PROM, ACE or JTAG File] をダブルクリック . . . . . . . . . . . . . . . . . . . . . . . 229図 10-4 : [Prepare a PROM File] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230図 10-5 : Spartan-3AN インシステムフラッシュ PROM のオプション設定 . . . . . . . . . . . . . . . . 231図 10-6 : Spartan-3AN FPGA の選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232図 10-7 : FPGA コンフィギュレーションビットストリームの指定. . . . . . . . . . . . . . . . . . . . . . . 233図 10-8 : Spartan-3AN インシステムメモリのフォーマット設定の確認 . . . . . . . . . . . . . . . . . . . 234図 10-9 : FPGA コンフィギュレーションビットストリームファイルの追加 . . . . . . . . . . . . . . . 234図 10-10 : iMPACT に表示された Spartan-3AN インシステムフラッシュメモリ . . . . . . . . . . . 235図 10-11 : Spartan-3AN インシステムフラッシュファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . 235


第 12 章 : イベントのシーケンス

図 12-1 : Spartan-3 ジェネレーション FPGA コンフィギュレーションプロセス . . . . . . . . . . . . 251図 12-2 : FPGA のリセットからの起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251図 12-3 : Spartan-3A/3AN/3A DSP および Spartan-3E リセット回路 (Spartan-3 でも類似) . . . . 252図 12-4 : FPGA の電源投入タイミングの波形 (マスタモード ) . . . . . . . . . . . . . . . . . . . . . . . . . . 254図 12-5 : コンフィギュレーションメモリの初期化. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255図 12-6 : 制御ピンのサンプル (モードセレクト、変数セレクト ). . . . . . . . . . . . . . . . . . . . . . . . . 255図 12-7 : 同期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256図 12-8 : アレイ ID のチェック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257図 12-9 : コンフィギュレーションデータフレームの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . 259図 12-10 : CRC (巡回冗長検査) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259図 12-11 : スタートアップシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260図 12-12 : デフォルトスタートアップシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261図 12-13 : Spartan-3A/3AN/3A DSP、 Spartan-3E FPGA

コンフィギュレーションロジックの汎用ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

第 13 章 : コンフィギュレーションに関連するプリミティブ

図 13-1 : Spartan-3A/3AN/3A DSP FPGA の BSCAN プリミティブ . . . . . . . . . . . . . . . . . . . . . 265図 13-2 : Spartan-3A/3AN/3A DSP および Spartan-3E FPGA の STARTUP プリミティブ . . . . 267図 13-3 : Spartan-3A/3AN/3A DSP FPGA の CAPTURE プリミティブ

(ほかのファミリも類似) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269図 13-4 : ICAP プリミティブ (Spartan-3A/3AN/3A DSP FPGA のみで使用可能) . . . . . . . . . . . 271図 13-5 : DNA_PORT プリミティブ (Spartan-3A/3AN/3A DSP FPGA のみで使用可能) . . . . . 272

第 14 章 : リコンフィギュレーションおよびマルチブート

図 14-1 : 1メガバイトのパラレルフラッシュ PROM を使用した Spartan-3Eマルチブートアプリケーションの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

図 14-2 : PROM ビットストリームの準備. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278



図 14-3 : Spartan-3E FPGA のマルチブートをサポートする PROM を選択 . . . . . . . . . . . . . . . . 279図 14-4 : 初のマルチブートビットストリームにおけるコンフィギュレーションの方向選択 . . 280図 14-5 : PROM のサイズの選択およびデザインへの追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280図 14-6 : PROM の設定を確定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281図 14-7 : 初に読み込まれるマルチブートコンフィギュレーションビットストリーム . . . . . . 281図 14-8 : 2 つ目に読み込まれるマルチブートコンフィギュレーション

ビットストリームの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282図 14-9 : 設定されたパラメータで PROM ファイルを生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283図 14-10 : PROMGen レポートファイル (*.prm). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284図 14-11 : XC3S700A および SPI フラッシュを使用した Spartan-3A マルチブートの例 . . . . . 294図 14-12 : マルチブート PROM ビットストリームの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294図 14-13 : Spartan-3A/3AN/3A DSP FPGA のマルチブートをサポートする PROM を選択 . . . 295図 14-14 : SPI またはパラレルフラッシュ PROM をサポート . . . . . . . . . . . . . . . . . . . . . . . . . . 296図 14-15 : PROM 集積度の入力およびマルチブートビットストリームの開始位置を指定 . . . . . 296図 14-16 : PROM の設定を確定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297図 14-17 : 初 (デフォルト ) のコンフィギュレーションビットストリームの選択 . . . . . . . . . . 298図 14-18 : 3 つ目に読み込まれるマルチブートコンフィギュレーション

ビットストリームの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299図 14-19 : 設定されたパラメータで PROM ファイルを生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300図 14-20 : Spartan-3A/3AN/3A DSP マルチブートコンフィギュレーションモードの制御. . . . 303

第 15 章 : FPGA デザインの保護

図 15-1 : ISE Project Navigator からの BitGen オプションの設定 . . . . . . . . . . . . . . . . . . . . . . . . 307図 15-2 : BitGen のセキュリティオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307図 15-3 : Spartan-3A/3AN/3A DSP DNA_PORT デザインプリミティブ . . . . . . . . . . . . . . . . . . 310図 15-4 : DNA_PORT の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311図 15-5 : DIN 入力のオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313図 15-6 : Spartan-3A/3AN/3A DSP FPGA が通常通りコンフィギュレーションを実行 . . . . . . . 314図 15-7 : Spartan-3A/3AN/3A DSP FPGA による PROM データの

Device DNA を用いた認証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314図 15-8 : 不正なコピーを使用した場合の認証のエラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315図 15-9 : 識別子を保有する汎用フラッシュ PROM を用いた Spartan-3E FPGA 認証例 . . . . . . 316図 15-10 : Spartan-3E FPGA が PROM のデバイス ID を用いて PROM データを認証 . . . . . . . 317図 15-11 : インテリジェントホストが Spartan-3A ビットストリームをダウンロード . . . . . . . . 317図 15-12 : ホストが Device DNA を読み出し、認証値を生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . 318図 15-13 : ホストが認証値を書き込み、 FPGA アプリケーションを有効にする . . . . . . . . . . . . . 318図 15-14 : SHA-1 Secure EEPROM を使用した FPGA 認証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318図 15-15 : Spartan-3A/3AN/3A DSP Device DNA のエンベデッド処理アプリケーションに

おけるキーとしての使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322



UG332 (v1.4) 2008 年 7 月 1 日

第 16 章 : コンフィギュレーション CRC図 16-1 : コンフィギュレーション後の CRC の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327図 16-2 : コンフィギュレーション後の CRC に対する UCF 制約 . . . . . . . . . . . . . . . . . . . . . . . . 330図 16-3 : 単純なパリティでブロック RAM の内容をチェック . . . . . . . . . . . . . . . . . . . . . . . . . . . 332




表 1-1 : Spartan-3 ジェネレーションマスタコンフィギュレーションモードおよび

メモリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28表 1-2 : Spartan-3 ジェネレーションコンフィギュレーションオプション . . . . . . . . . . . . . . . . . . 30表 1-3 : PROM ファミリおよびフットプリント互換パッケージへの移行. . . . . . . . . . . . . . . . . . . 36表 1-4 : 非圧縮 FPGA ビットストリームのビット数. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38表 1-5 : Spartan-3 ジェネレーションコンフィギュレーションデータフレーム . . . . . . . . . . . . . . 39表 1-6 : 圧縮ビットストリームを使用する場合の大 CCLK 周波数. . . . . . . . . . . . . . . . . . . . . . . 40表 1-7 : 各ファミリの BitGen オプションを表示するためのコマンドライン . . . . . . . . . . . . . . . . 46


表 2-1 : ファミリ別のモードピン設定およびそれに関連する

FPGA コンフィギュレーションモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48表 2-2 : Spartan-3 ジェネレーションファミリ間における M[2:0] モードピンの

機能的な相違点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48表 2-3 : M[2:0] ピンにおけるデフォルトでのコンフィギュレーション後の動作 . . . . . . . . . . . . . . 51表 2-4 : DriveDone BitGen オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52表 2-5 : DonePin BitGen オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52表 2-6 : DONE ピンの DriveDone および BitGen の DonePin オプションの関係 . . . . . . . . . . . . . 53表 2-7 : PROG_B の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55表 2-8 : Spartan-3 ジェネレーション FPGA ファミリ間における CCLK の相違. . . . . . . . . . . . . . 56表 2-9 : コンフィギュレーション中に専用プルアップ抵抗が付くピン

(すべての Spartan-3 ジェネレーション FPGA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62表 2-10 : コンフィギュレーション中に専用プルアップ抵抗が付くピン

(Spartan-3A/3AN/3A DSP FPGA ファミリのみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62表 2-11 : コンフィギュレーション中に専用プルアップ抵抗が付くピン

(Spartan-3 FPGA ファミリのみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63表 2-12 : コンフィギュレーション制御入力中のプルアップ抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . 63表 2-13 : Spartan-3 ジェネレーションファミリのプルアップ抵抗の範囲 . . . . . . . . . . . . . . . . . . . 64表 2-14 : コンフィギュレーション中に入力値を決定する

外部プルアップ/プルダウン抵抗の推奨値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64表 2-15 : Spartan-3 ジェネレーションコンフィギュレーションピンと

関連するモードおよび機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66表 2-16 : Spartan-3A/3AN/3A DSP FPGA : コンフィギュレーション中のピンの動作 . . . . . . . . . 72表 2-17 : Spartan-3E FPGA: コンフィギュレーション中のピンの動作 . . . . . . . . . . . . . . . . . . . . . 73表 2-18 : Spartan-3 FPGA ファミリにおけるコンフィギュレーション中のピンの動作. . . . . . . . . 74表 2-19 : コンフィギュレーション中のデフォルト I/O 規格設定 . . . . . . . . . . . . . . . . . . . . . . . . . . 74表 2-20 : サポートされたコンフィギュレーションインターフェイスの電圧 . . . . . . . . . . . . . . . . 75表 2-21 : HSWAP、 M[2:0] および VS[2:0] のプルアップまたはプルダウン抵抗値 . . . . . . . . . . . 77


表 3-1 : Spartan-3E/Spartan-3A/3A DSP FPGA の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81表 3-2 : Spartan-3 FPGA の Platform Flash PROM への接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

表一覧



表 3-3 : マスタシリアルコンフィギュレーションモードの接続. . . . . . . . . . . . . . . . . . . . . . . . . . 84表 3-4 : Spartan-3 ジェネレーション FPGA および

小の Platform Flash PROM をプログラムするビット数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87表 3-5 : Platform Flash を使用した大 ConfigRate 設定

(シリアルモード、コマーシャル範囲). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88表 3-6 : ザイリンクス Platform Flash デバイスプログラマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101


表 4-1 : Spartan-3 ジェネレーション FPGA でのマスタ SPI モードのサポート . . . . . . . . . . . . . 106表 4-2 : ザイリンクスでサポートされ、 iMPACT でプログラム可能な SPI フラッシュメモリ . 107表 4-3 : iMPACT でサポートされたSPI シリアルフラッシュ PROM . . . . . . . . . . . . . . . . . . . . . 107表 4-4 : Spartan-3 ジェネレーション FPGA でサポートされる SPI 読み出しコマンド . . . . . . . . 108表 4-5 : データシートの互換性があるほかの SPI フラッシュメモリデバイス

(ザイリンクスでは未検証、 iMPACT のサポートなし ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110表 4-6 : Spartan-3A/3AN/3A DSP FPGA または Spartan-3E FPGA の

プログラムに必要なビット数および小の SPI フラッシュ PROM . . . . . . . . . . . . . . . . . . . . . 111表 4-7 : SPI フラッシュ PROM 接続およびピン名の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112表 4-8 : SPI (シリアルペリフェラルインターフェイス) 接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . 113表 4-9 : さまざまな SPI フラッシュ PROM の小電源投入時間の例 . . . . . . . . . . . . . . . . . . . . . 116表 4-10 : Spartan-3E および Spartan-3A/3A/3A DSP POR タイミングおよびしきい値 . . . . . . . 118表 4-11 : FPGA ConfigRate 設定および対応する SPI フラッシュ PROM の

Clock-to-Output 要件 (TV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119表 4-12 : SPI フラッシュ PROM プログラミングオプションのまとめ . . . . . . . . . . . . . . . . . . . . 125表 4-13 : インシステム SPI フラッシュ PROM プログラミング向けの

ザイリンクスダウンロードヘッダ信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127表 4-14 : PROM ジェネレータコマンドオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134表 4-15 : SPI (シリアルペリフェラルインターフェイス) コンフィギュレーションモードの

FPGA タイミングシンボル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145表 4-16 : 付属 SPI シリアルフラッシュのコンフィギュレーションのタイミング要件 . . . . . . . . 146


表 5-1 : Spartan-3 ジェネレーション FPGA ファミリ間における BPI コンフィギュレーションモードの相違. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

表 5-2 : BPI アドレス指定制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153表 5-3 : BPI (バイト幅ペリフェラルインターフェイス) の接続. . . . . . . . . . . . . . . . . . . . . . . . . . 154表 5-4 : 互換性のあるパラレル NOR フラッシュファミリの例 . . . . . . . . . . . . . . . . . . . . . . . . . . 158表 5-5 : Spartan-3A/3AN/3A DSP または Spartan-3E FPGA の

プログラムに必要なビット数および小の使用可能なパラレル PROM . . . . . . . . . . . . . . . . . 158表 5-6 : パラレルフラッシュ PROM の大 ConfigRate 設定 (コマーシャル温度範囲) . . . . . . . 159表 5-7 : IO15/A-1 ピンを使用したフラッシュ PROM への FPGA 接続. . . . . . . . . . . . . . . . . . . . 162表 5-8 : パラレル Platform Flash を使用した大の ConfigRate 設定 . . . . . . . . . . . . . . . . . . . . . 168表 5-9 : パラレル NOR フラッシュ PROM のセットアップタイム用の

小パワーオン時間の例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175表 5-10 : 付属パラレル NOR フラッシュのコンフィギュレーションのタイミング要件 . . . . . . . 178表 5-11 : Spartan-3E : 共有の BPI コンフィギュレーションピンおよび

グローバルバッファ入力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180





表 7-1 : スレーブパラレル (SelectMAP) 機能の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186表 7-2 : スレーブパラレルモード接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187表 7-3 : ABORT ステータスワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197表 7-4 : ABORT シーケンスの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198表 7-5 : Persist の影響を受けるピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199表 7-6 : SelectMAP 8 ビットモードのビット順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200


表 8-1 : スレーブシリアルモード接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205


表 9-1 : JTAG ケーブルインターフェイスおよび電流制限抵抗の要件 . . . . . . . . . . . . . . . . . . . . 208表 9-2 : TAP コントローラステート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211表 9-3 : Spartan-3 ジェネレーション TAP コントローラピン . . . . . . . . . . . . . . . . . . . . . . . . . . . 212表 9-4 : Spartan-3 ジェネレーション JTAG レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213表 9-5 : Spartan-3 ジェネレーションバウンダリスキャン命令 . . . . . . . . . . . . . . . . . . . . . . . . . . 215表 9-6 : 2mm ピッチ、 14 導体のリボンケーブル対応コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . 219


表 10-1 : Spartan-3AN FPGA および内部 SPI フラッシュメモリを

プログラムするためのビット数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226表 10-2 : Spartan-3AN FPGA がサポートする変数セレクト (VS[2:0]) オプション . . . . . . . . . . 227表 10-3 : デフォルトビットストリームおよび 2 つ目の

マルチブートビットストリームの位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233表 10-4 : PROM ジェネレータコマンドオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236表 10-5 : Spartan-3AN PROMGen サイズ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236表 10-6 : Spartan-3AN FPGA をサポートする BPM Microsystems プログラマ . . . . . . . . . . . . . 238表 10-7 : Spartan-3AN FPGA 向けの BPM Microsystems ソケット

モジュールおよびソフトウェア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239


表 11-1 : 各ファミリの BitGen オプションを表示するためのコマンドライン . . . . . . . . . . . . . . 241表 11-2 : Spartan-3 ジェネレーション BitGen (Bitstream Generator) オプション . . . . . . . . . . . . 242


表 12-1 : POR (パワーオンリセット ) 電圧しきい値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253表 12-2 : FPGA の電源投入タイミングの仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254表 12-3 : Spartan-3 ジェネレーション FPGA の同期ワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256表 12-4 : Spartan-3 ジェネレーション FPGA アレイ ID コード . . . . . . . . . . . . . . . . . . . . . . . . . . 258表 12-5 : STAT レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259表 12-6 : スタートアップイベントにおいてユーザーが選択可能なサイクル . . . . . . . . . . . . . . . 260表 12-7 : スタートアップイベントのデフォルト BitGen シーケンス . . . . . . . . . . . . . . . . . . . . . 260表 12-8 : スタートアップシーケンスに関連する信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263




表 13-1 : 各 FPGA ファミリの BSCAN プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266表 13-2 : BSCAN プリミティブの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266表 13-3 : 各 FPGA ファミリの STARTUP プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267表 13-4 : STARTUP プリミティブの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268表 13-5 : 各 FPGA ファミリの CAPTURE プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269表 13-6 : CAPTURE プリミティブの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270表 13-7 : CAPTURE 属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270表 13-8 : ICAP_SPARTAN3A プリミティブの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271表 13-9 : DNA_PORT プリミティブの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272表 13-10 : DNA_PORT の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273


表 14-1 : Spartan-3 ジェネレーション FPGA ファミリにおけるマルチブートのオプション . . . 276表 14-2 : あらかじめロードされたアドレスからマルチブートを

インスタンシエートするコマンドシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288表 14-3 : 指定されたアドレスからマルチブートを

インスタンシエートするコマンドシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289表 14-4 : GENERAL1 レジスタの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291表 14-5 : BPI モード動作用の GENERAL2 レジスタの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291表 14-6 : SPI モード動作用の GENERAL2 レジスタの定義. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292表 14-7 : CMD レジスタの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292表 14-8 : MODE_REG ビットオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293


表 15-1 : Spartan-3 および Spartan-3E のセキュリティレベル . . . . . . . . . . . . . . . . . . . . . . . . . . 306表 15-2 : Spartan-3A/3AN/3A DSP BitGen のセキュリティレベル . . . . . . . . . . . . . . . . . . . . . . 306表 15-3 : ISE Project Navigator および BitGen オプションの関連性 . . . . . . . . . . . . . . . . . . . . . . 308表 15-4 : プログラマブルロジックセキュリティオプションの比較 . . . . . . . . . . . . . . . . . . . . . . 308表 15-5 : DNA_PORT の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311表 15-6 : DNA_PORT インターフェイスタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311表 15-7 : 識別子のメモリ特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312表 15-8 : 固有の識別子が内蔵されたフラッシュ PROM の例. . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

第 16 章 : コンフィギュレーション CRC表 16-1 : コンフィギュレーション後の CRC CONFIG 制約. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330表 16-2 : コンフィギュレーション後の CRC BitGen オプション . . . . . . . . . . . . . . . . . . . . . . . . . 331



デザインの考察

第 1 章

概要およびデザインの考察

ザイリンクス Spartan®-3 ジェネレーション FPGA (フィールドプログラマブルゲートアレイ ) は、

柔軟性に富み、再プログラム可能なロジックデバイスであり、業界先端のプロセッサおよびプロ

セッサペリフェラルと同じく、先進の CMOS 製造テクノロジを活用しています。プロセッサおよび

ペリフェラルと同様に、Spartan-3 ジェネレーション FPGA は、完全にユーザーがプログラム可能で

す。 FPGA の場合、FPGA の機能を決定するプログラムはコンフィギュレーションビットストリー

ムと呼ばれます。ビットストリームは、システムの電源投入時、あるいはシステムの必要性に応じて

システムによって FPGA に読み込まれます。

設定データが FPGA に読み込まれる、またはプログラムされるプロセスをコンフィギュレーション

と言います。異なるアプリケーション要件に対応し、また、可能であれば既存のシステムリソース

を活用してシステムコストを小限に抑えるために、コンフィギュレーションは柔軟に設計されて

います。

マイクロプロセッサと同じく、Spartan-3 ジェネレーション FPGA は、オプションで外部の不揮発性

メモリデバイスから、自動的にロードまたは起動します。また、マイクロプロセッサペリフェラル

と同様に、 Spartan-3 ジェネレーション FPGA は、マイクロプロセッサ、 DSP プロセッサ、マイク

ロコントローラ、PC、またはボードテスタなどの外部インテリジェントデバイスからダウンロード

またはプログラムできます。いずれの場合でも、コンフィギュレーションデータパスをシリアルに

してピン要件を小限にするか、バイト幅にしてパフォーマンスの大化、またはプロセッサある

いはバイト幅のフラッシュメモリへの容易なインターフェイスを図ります。

プロセッサおよびプロセッサペリフェラルと同様に、ザイリンクス FPGA はシステム内で必要に応

じて、回数の制限なく再プログラムできます。コンフィギュレーション後、FPGA コンフィギュレー

ションビットストリームは非常に堅牢な CCL (CMOS コンフィギュレーションラッチ) に保存さ

れます。 CCL は SRAM メモリのように再プログラム可能ですが、パフォーマンスではなく、データ

の統合性を第一の目的として設計されています。 CCL に保存されたデータは、コンフィギュレー

ション中にのみ書き込まれ、ほかのコンフィギュレーションで変更されない限り常在します。


新しい FPGA の設計を始める前に、どの FPGA コンフィギュレーションモードがシステム要件に

適かを考える必要があります。それぞれのコンフィギュレーションモードは特定の FPGA ピン

を専用で使用しますが、それ以外のピンを借用することがあります。また、コンフィギュレーション

モードは、 FPGA の I/O バンクの一部に電圧制限を与えることがあります。

FPGA のコンフィギュレーションモードが選択済みの場合は、このユーザーガイドの適切な章に進

んでください。それ以外の場合は、使用可能なオプションを理解するため、次に述べるデザインの考

察を検証してください。



UG332 (v1.4) 2008 年 7 月 1 日


FPGA が外部または内部メモリからコンフィギュレーションデータを読み込むのか、外部プロセッサ / マイクロコントローラがコンフィギュレーションデータをダウンロードするのか

Spartan-3 ジェネレーション FPGA は、大限の柔軟性を発揮するように設計されています。 FPGAは、プロセッサのようにコンフィギュレーションデータを自動的に読み込むか、またはプロセッサ

やマイクロコントローラなどの外部インテリジェントデバイスによってコンフィギュレーション

データをダウンロードします。これはユーザーの判断に委ねられます。表 1-2 に使用可能なオプ

ションを表示します。

データを自ら読み込みこんでコンフィギュレーションを行う FPGA コンフィギュレーションモード

は、通常、マスタモードと呼ばれ、図 1-1 に示すようにシリアルまたはバイト幅のデータパスの両方

で使用できます。マスタモードでは、表 1-1 に示すようにさまざまな種類の不揮発性メモリを FPGAのコンフィギュレーション情報の保存に利用します。また、このモードでは、 FPGA のコンフィギュ

レーションビットストリームは、通常、一般的に FPGA の外部にある同じボード上の不揮発性メモリ

に保存されます。 FPGA は内部で CCLK と呼ばれるコンフィギュレーションクロック信号を生成し、

FPGA がこのコンフィギュレーションプロセスを制御します。

Spartan-3AN FPGA では、図 1-1c に示すように、オプションで内部 ISF (インシステムフラッシュ ) メモリからコンフィギュレーションを実行します。このモードでは、コンフィギュレーションメモリ、制

御信号およびデータ信号はパッケージ内にあります。 Spartan-3AN FPGA は、オプションでその他すべ

ての Spartan-3A FPGA のコンフィギュレーションモードもサポートしています。

http://www.xilinx.com



図 1-1 : Spartan-3 ジェネレーションマスタ (自ら読み込む) コンフィギュレーションモード

DATA[7:0]D[7:0]

LDC0

Parallel NOR Flash

D0

CLK

DIN

CCLK

Spartan-3 Generation

FPGA

DATA_IN

DATA_OUT

MOSI

CSO_B

SPI SerialFlash

XilinxPlatform Flash

PROM

SELECT

CLOCK

DIN

CCLK

Spartan-3E/ Spartan-3A/3AN/3A DSP

FPGA

ADDR[n:0]

CE#

ADDR[n:0]

OE#

WE#

BYTE#

LDC1

HDC

LDC2

Spartan-3E/ Spartan-3A/3AN/3A DSP

FPGA

D[7:0]

CLK

D[7:0]

CCLK

Spartan-3 FPGA(1)

Xilinx XCFxxP Platform Flash

PROM

ediW-etyBlaireS

8

8(a) Master Serial mode

(b) Master SPI Flash mode

(d) Master BPI mode (parallel NOR Flash)

(e) Master Parallel mode

n+1

UG332_c1_01_052207

XCFxxSXCFxxP

XCFxxP

Spartan-3AN FPGA

In-System Flash(ISF) Memory

(c) Internal Master SPI Flash mode

Notes:1. Remaining Spartan-3 Generation FPGAs support XCFxxP Platform Flash PROMs via Master BPI mode.



UG332 (v1.4) 2008 年 7 月 1 日


ダウンロードでコンフィギュレーションを行う FPGA コンフィギュレーションモードは、通常、ス

レーブモードと呼ばれ、このモードもシリアルまたはバイト幅のデータパスで使用できます。スレーブモードでは、図 1-2 に示すように、プロセッサ、マイクロプロセッサ、 DSP プロセッサ、テ

スタなどの「外部インテリジェントデバイス」が FPGA にコンフィギュレーションデータをダウ

ンロードします。スレーブコンフィギュレーションモードの利点は、FPGA ビットストリームをシ

ステム全体のほぼどの位置に保存しても良い点です。ビットストリームは、ホストプロセッサの

コードと共に、フラッシュやボード上に保存できます。ハードディスクへの保存も可能です。また、

ネットワーク上にも保存でき、その可能性はほぼ無限です。

表 1-1 : Spartan-3 ジェネレーションマスタコンフィギュレーションモードおよびメモリソース

外部メモリFPGA コンフィギュレーション

モードの情報

サポートする Spartan-3 ジェネレーションファミリ

ザイリンクスプラットフォーム

フラッシュ PROM(XCFxxS または XCFxxP PROM)

第 3 章「マスタシリアルモード」すべて

ザイリンクスプラットフォームフラッシュ PROM

(XCFxxP PROM のみ)第 6 章「マスタパラレルモード」

主に Spartan-3 FPGA。ただし、 BPI モード

またはスレーブパラレルモードを使用した Spartan-3E/3A/3AN/3A DSP FPGA でも可能

汎用パラレル

NOR フラッシュ PROM 第 5 章「マスタ BPI モード」 Spartan-3E、 Spartan-3A/3AN/3A DSP FPGA

汎用 SPI シリアルフラッシュ PROM 第 4 章「マスタ SPI モード」 Spartan-3E、 Spartan-3A/3AN/3A DSP FPGA

図 1-2 : Spartan-3 ジェネレーションスレーブ (ダウンロードする) コンフィギュレーションモード

DIN

CCLK

SERIAL_DATA

CLOCK


FPGAProcessor,

Microcontroller

TDI

TMS

DATA_OUT

CLOCK


FPGA

JTAG Tester, Processor,

Microcontroller

TCK

TDO

MODE_SELECT

DATA_IN

D[7:0]

RDWR_B

CCLK

BUSY

CSI_B

DATA[7:0]

SELECT

READ/WRITE

READY/BUSY

CLOCK


FPGAProcessor,

Microcontroller

(c) Slave Parallel mode (SelectMAP)

8

(a) Slave Serial mode

(b) JTAG mode

ediW-etyBlaireS

UG332_c1_02_080706

http://japan.xilinx.com/products/silicon_solutions/proms/pfp/







スレーブパラレルモードは、ほかの FPGA アーキテクチャでは SelectMAP モードとも呼ばれ、基

本的には、チップセレクト入力および読み出し /書き込み制御入力を含む、単純なバイト幅のプロ

セッサペリフェラルインターフェイスです。スレーブシリアルモードは非常に単純であり、ク

ロックおよびシリアルデータ入力のみで構成されています。

4 つのワイヤを持つ JTAG インターフェイスの使用は、多くのボードテスタおよびデバッグハード

ウェアで一般的です。実際に、次に示す Spartan-3 ジェネレーション FPGA 向けのザイリンクスプログラミングケーブルは、プロトタイプダウンロードおよびデバッグに JTAG インターフェイスを

使用します。アプリケーションで終的に使用されるコンフィギュレーションモードに関わらず、

容易なデザイン開発のために JTAG コンフィギュレーションパスを含めることを勧めます。詳細

は、 218 ページの「ケーブルおよびヘッダのプログラム」を参照してください。

• プラットフォームケーブル USBhttp://japan.xilinx.com/products/devkits/HW-USB-G.htm

• パラレルケーブル IVhttp://japan.xilinx.com/products/devkits/HW-PC4.htm

• MultiPRO デスクトップツール

http://japan.xilinx.com/products/devkits/HW-MULTIPRO.htm

http://japan.xilinx.com/products/devkits/HW-USB-G.htm

http://japan.xilinx.com/products/devkits/HW-PC4.htm




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表 1-2 : Spartan-3 ジェネレーションコンフィギュレーションオプション

マスタシリアル SPI BPI

マスタパラレル

内部マスタ SPI

スレーブパラレル

スレーブシリアル JTAG

Spartan-3 ジェネ

レーションファ

ミリ

すべて Spartan-3ASpartan-3ANSpartan-3A

DSPSpartan-3E

Spartan-3ASpartan-3AN

Spartan-3A DSPSpartan-3E

Spartan-3 のみ

Spartan-3AN のみ

すべてすべてすべて

M[2:0] モードピンの設定

<0:0:0> <0:0:1> <0:1:0>=UpSpartan-3E

のみ : <0:1:1>=Down

<0:1:1: <0:1:1> <1:1:0> <1:1:1> <1:0:1>

データ幅シリアルシリアルバイト幅バイト幅シリアルバイト幅シリアルシリアル

コンフィギュ

レーションメモリソース

ザイリンクスPlatformFlash

汎用 SPI シリアルフラッシュ

汎用パラレルNOR フラッシュまたはザイリンクスパラレルPlatform Flash

ザイリンクスパラレルPlatformFlash など

内部ISF(インシステムフラッシュ ) メモリ

マイクロコントローラ、CPU、ザイリンクスパラレルP l a t f o r mFlash などを介したソース

マイクロコントローラ、CPU、ザイリンクスP l a t f o r mFlash などを介したソース

マイクロコントローラ、CPU、 SystemACE™ CF などを介したソース

クロックソース

内部オシレータ CCLK ピンに入力する外部クロック信号

TCK ピンに入力する外部クロック

コンフィギュ

レーション中に

使用する専用で

はない (借りて

いる ) 全 I/O ピンの数

8 13 46 12 7 21 8 0

デイジーチェー

ンの下位 FPGA のコンフィギュ

レーションモード

スレーブシリアル


スレーブパラレルSpartan-

3A/3AN/3A DSPのみ :



サポートなし

スレーブパラレルまたはメモリマップ


JTAG

スタンドアロン FPGA アプリ

ケーション

(外部ダウンロー

ドホストなし )

オプションで CCLK を生成するXCFxxP P l a t f o r mFlash を使用することで可能

オプションで CCLK を生成するXCFxxP P l a t f o r mFlash を使用することで可能

http://japan.xilinx.com/products/silicon_solutions/proms/pfp/index.htm









http://japan.xilinx.com/isp/systemace/systemacecf.htm

http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=system_ace_cf

http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=system_ace_cf




アプリケーションで FPGA を 1 つ使用するか、複数使用するか

ほとんどの Spartan-3 ジェネレーション FPGA アプリケーションでは、 FPGA を 1 つ使用します。

しかし、ロジック集積度または I/O の増加に対応するため、複数の FPGA を必要とするアプリケー

ションがあります。複数の FPGA を含むデザインの各 FPGA は、個別のコンフィギュレーション

ソースを保有できます。ただし、コンフィギュレーションデイジーチェーンを使用する場合は、複

数の FPGA が 1 つのコンフィギュレーションソースを共有します。デイジーチェーンは、システム

コストを削減し、プログラムおよびロジックを単純化します。

32 ページの図 1-3a に示すシリアルデイジーチェーンがも一般的です。通常、デイジーチェーン

の初のデバイスでは、 JTAG モードを除く、いかなるコンフィギュレーションモードでも使用で

きます。初のデバイスがコンフィギュレーションビットストリームを読み込んだ後、データは

DOUT シリアルデータ出力ピンを介して下位の FPGA に送られます。

JTAG インターフェイスは、 32 ページの図 1-3b に示す複数 FPGA のコンフィギュレーションもサ

ポートします。 TDO シリアルデータ出力は、チェーンの後続デバイスの TDI シリアルデータ入力

に接続されます。モードセレクト入力 (TMS)、およびクロック入力 (TCK) は JTAG チェーン内の

デバイスすべてに共通です。チェーン内で後のデバイスの TDO は、 JTAG コネクタにフィード

バックします。

後に、図 1-3c に、パラレルデイジーチェーンを示します。デバイスごとに固有のチップセレク

ト入力を除く FPGA 接続はすべて共通です。

注意 : Spartan-3AN FPGA ファミリを、内部マスタ SPI モードでコンフィギュレーションする

場合は、コンフィギュレーションデイジーチェーンをサポートしません。



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も簡単なコンフィギュレーションソリューションがより重要か

アプリケーションによっては、も簡単なソリューションが適です。これらのアプリケーションで

は、 Spartan-3AN のみでサポートされる内部マスタ SPI モードか、すべての Spartan-3 ジェネレー

ション FPGA で使用できるザイリンクス Platform Flash PROM を用いたマスタシリアルモードが

適です。これらのソリューションは低限の数の FPGA ピンを使用し、また、 I/O 電圧を柔軟にサ

ポートしており、かつ、 iMPACT (ザイリンクス JTAG ペースのプログラミングソフトウェア) に完

全にサポートされています。

図 1-3 : Spartan-3 ジェネレーションコンフィギュレーションデイジーチェーンオプション

DIN

CCLK

XilinxFPGA

DOUT DIN

CCLK

XilinxFPGA

DOUT

TDI

TMS

TCK

TDO

XilinxFPGA

TDI

TMS

TCK

TDO

XilinxFPGA

TDI

TMS

TCK

TDO

XilinxFPGA

DIN

CCLK

XilinxFPGA

DOUT

CCLK

First FPGA

DOUT

(a) Serial Daisy Chain (using Slave Serial mode)

D[7:0]

RDWR_B

CCLK

BUSY

CSI_B


FPGA

D[7:0]

RDWR_B

CCLK

BUSY

CSI_B

Spartan-3Generation

FPGA

DATA[7:0]

Select_FPGA1

Select_FPGA2

(b) Multi-FPGA configuration JTAG mode

(c) Parallel Daisy Chain (using Slave Parallel mode)UG332_c1_03_080706




も低コストなコンフィギュレーションソリューションがより重要か

コストが重要視されるアプリケーションでは、も低コストなコンフィギュレーションソリュー

ションが適なのは明白です。それでは、どのオプションがも低コストなのでしょうか。答えは、

アプリケーションによって異なります。

• FPGA コンフィギュレーションビットストリームを保存する予備の不揮発性メモリがすでにシス

テムにある場合、ビットストリームはシステムメモリやハードドライブに保存でき、ネットワー

クで離れた場所からもダウンロードできます。この場合は、マスタパラレルモード、スレーブシリアルモード、または JTAG コンフィギュレーションモードおよびバウンダリスキャンの 3 つのダウンロードモードから 1 つを考えてみてください。

• アプリケーションで必要な不揮発性メモリの統合方法を考えます。たとえば、 FPGA コンフィ

ギュレーションビットストリームは、ボードのプロセッサコードのいずれかと共に保存できる

でしょうか。プロセッサが FPGA にエンベデッドされた MicroBlaze® ソフトプロセッサコア

の場合、FPGA コンフィギュレーションデータと MicroBlaze コードを同じ不揮発性メモリデバイスに保存できます。

• Spartan-3A および Spartan-3E FPGA は、オプションで汎用 SPI シリアルフラッシュメモリお

よびパラレル NOR フラッシュメモリからコンフィギュレーションできます。これらのメモリ

はフットプリントを共有し、かつ複数のメーカーが製造しているため、競争の激しい市場でよ

り低価格で提供されることがあります。

も早いコンフィギュレーションがより重要か

アプリケーションによっては、短時間で動作するロジックが要求されます。 FPGA のコンフィギュ

レーションモードおよび手法には、ほかと比較して高速なものがあります。コンフィギュレーショ

ンの時間には、初期化の時間およびコンフィギュレーションの時間が含まれます。コンフィギュレー

ションに要する時間は、デバイスのサイズおよびコンフィギュレーションロジックの速度によって

異なります。たとえば、10MHz でプログラミングする XC3S1400A では、4755296 ビット /10MHzであるため、約 500ms が必要となります。

• パラレルコンフィギュレーションモードは、8 ビットずつプログラムするため、同じクロック

周波数では、シリアルコンフィギュレーションモードより高速です。

• 単体の FPGA のコンフィギュレーションは、デイジーチェーン接続された複数の FPGA のコン

フィギュレーションよりも高速です。コンフィギュレーションの速度が関心事となる複数の

FPGA を用いたデザインでは、個々の FPGA を別々にパラレルでコンフィギュレーションします。

• マスタモードでは、FPGA が CCLK コンフィギュレーションクロック信号を内部生成します。

デフォルトでは、 CCLK 周波数は低周波で開始しますが、 BitGen の ConfigRate オプションを

使用して周波数を増加できます。サポートされる大 CCLK 周波数の設定は、付属する不揮発

性メモリの読み出しの仕様によって異なります。メモリが高速であれば、コンフィギュレー

ションもより高速になります。

• マスタモードでは、FPGA の CCLK 出力周波数は、プロセス、電圧、および気温によって異な

ります。保証された高速のコンフィギュレーションレートは、各データシートに示す保証さ

れたも遅い CCLK 周波数によって異なります。外部クロックがボード上にある場合、付属の

不揮発性メモリを使用したままでも、FPGA をスレーブモードでコンフィギュレーションでき

ます。


http://japan.xilinx.com/microblaze


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単体の FPGA または複数の FPGA が、 1 つのコンフィギュレーションデータあるいは複数のコンフィギュレーションデータのどちらをロードするか

ほとんどの FPGA アプリケーションでは、システム起動時にのみコンフィギュレーションデータを

FPGA にロードします。

しかし、システム動作中に、さまざまな機能向けの異なる FPGA ビットストリームで FPGA を複数

回、再ロードするアプリケーションがあります。たとえば、 FPGA がパワーオンセルフテストのイ

ンプリメンテーション用に 1 つ目のビットストリームでロードされ、その後、終アプリケーショ

ン向けに 2 つ目のビットストリームでロードされることがあります。多くのテスト装置アプリケー

ションでは、ハードウェアで補助されたテストを実行するため、 FPGA が異なるビットストリーム

でロードされます。この方法では、1 つの小規模な FPGAで大型の ASIC またはゲートアレイデバ

イスと同等の機能をインプリメントできます。

ダウンロードするスレーブコンフィギュレーションモードでは、複数のビットストリームによる

FPGA の再ロードを容易にサポートします。これはまた、 Spartan-3E および Spartan-3A/3AN/3A DSPFPGA でマルチブート機能を使用する場合でも可能です。

詳細は、第 14 章「リコンフィギュレーションおよびマルチブート」を参照してください。

終アプリケーションで要求される I/O 電圧は何か

FPGA コンフィギュレーションモードは、 FPGA アプリケーションにいくつかの制約を設けます。

特に、 FPGA のコンフィギュレーションバンクで使用される I/O 電圧が制約されます。

たとえば、 SPI または BPI モードは、サードパーティのフラッシュメモリコンポーネント (通常

3.3V のみのデバイス ) を利用します。このため、バンクあるいはメモリに付随するバンクの I/O 電圧

が 3.3V であることが要求されます。これは、ほとんどのアプリケーションでは問題になりません。

ただし、3.3V 以外の電圧 (特に 2.5V) が必要な場合、Platform Flash PROM の別の電源を介して複数の

出力電圧をサポートする、ザイリンクス Platform Flash PROM の使用を考慮してみてください。

FPGA アプリケーションが不揮発性データを保存する必要があるか

FPGA アプリケーションには、外部の不揮発性メモリにデータを保存するものがあります。 Spartan-3Eまたは Spartan-3A/3A DSP FPGA では、これらのアプリケーションに便利な機能が強化されています。

• Spartan-3E および Spartan-3A/3A DSP FPGA は、外部汎用シリアルまたはパラレルフラッ

シュ PROM から直接コンフィギュレーションできます。

• FPGA は、コンフィギュレーション中はフラッシュ PROM のアドレス、データ、および制御ピ

ンを単に借用するだけですが、コンフィギュレーション後は、これらのピンに対して読み出し

および書き込みの完全制御が可能です。

• FPGA コンフィギュレーションビットストリームおよびアプリケーションの不揮発性データ

は同じ PROM を共有でき、全体のシステムコストを削減します。

詳細は、第 4 章「マスタ SPI モード」または第 5 章「マスタ BPI モード」を参照してください。




FPGA の I/O ピンはコンフィギュレーション中に抵抗を介して High にプルアップされるべきか

コンフィギュレーション中に使用される FPGA ピンの一部には、コンフィギュレーション中に専用

のプルアップ抵抗があります。しかし、ほとんどのユーザー I/O ピンが、コンフィギュレーションプロセス中に有効にできるオプションのプルアップ抵抗を持っています。コンフィギュレーション

中、プルアップ抵抗が有効または無効になったかどうかは 1 つの制御ラインが決定します。この制

御ピンの名前は Spartan-3 ジェネレーションファミリ内で異なります。 Spartan-3A/3AN/3A DSPFPGA ではこのピンは PUDC_B (コンフィギュレーション中はプルアップ、アクティブ Low) 、Spartan-3E FPGA ではホットスワップの省略形で HSWAP、Spartan-3 FPGA では HSWAP_EN と呼ばれます。

コンフィギュレーション中にプルアップ抵抗を有効にするのはなぜでしょうか。 CMOS ロジック

システムでは、信号レベルのフロートが問題となります。システム内のほかのロジックコンポーネ

ントには、 FPGA からの有効な入力レベルが必要な場合があります。内部プルアップ抵抗は各ピン

にロジック High レベルを生成します。一般的に、FPGA に信号を駆動するデバイスは、プルアップ

抵抗を乗り越えられます。同様に、各ピンは適切な規模の外部プルダウン抵抗を使用してプルダウ

ン可能です。

コンフィギュレーション中にプルアップ抵抗を無効にするのはなぜでしょうか。ホットスワップま

たはホットインサーション機能のあるアプリケーションでは、プルアップ抵抗が I/O 電源レールに

電源パスとなりうるパスを提供します。プルアップ抵抗をオフにすると、このパスが無効になりま

す。しかし、外部プルアップまたはプルダウン抵抗が各 I/O ピンで必要な場合があります。

詳細は、 61 ページの「コンフィギュレーション中のプルアップ抵抗」を参照してください。

アプリケーションは特定の FPGA の集積度をターゲットとするか、同一パッケージフットプリント内の異なる集積度の FPGA への移行をサポートすべきか

ザイリンクス Spartan-3 ジェネレーション FPGA のパッケージフットプリントおよびピン配置は、

集積度の異なるファミリ間で移行できるように設計されています。たとえば、 3 種類の異なる

Spartan-3E FPGA は、FG320 (320 ボールファインピッチボールグリッドアレイパッケージ) を使用する場合、同一のパッケージフットプリントをサポートしています。表 1-4 に示すように、

小のデバイス XC3S500E は、コンフィギュレーションに約 2.2Mb を必要する一方、大のデバイ

ス XC3S1600E では、コンフィギュレーションに 5.7Mb 必要です。

同様に、1 つの FPGA アプリケーションがフラッシュメモリにほかの不揮発性データを保存するこ

とがあり、この場合はより大規模なストレージデバイスが必要となります。

集積度の異なるデバイス間でのデザイン移行をサポートするため、ターゲットパッケージ内で大

のデバイスに対応可能な、十分なサイズを持つコンフィギュレーションメモリが必要です。上記の

例では、コンフィギュレーションに 5.7Mb 必要となります。これにより、アプリケーションは

FG320 パッケージのすべての Spartan-3E FPGA が使用できるようになります。

ダウンロードでコンフィギュレーションするアプリケーションでは、予測できる大の圧縮されて

いない FPGA ビットストリームに対応する十分なスペースをメモリに単純に用意しておきます。

自ら読み込んでコンフィギュレーションするアプリケーションでは、PROM のフットプリントおよ

び関連する FPGA コンフィギュレーションモードを用いて容易な移行を実現します。表 1-3 に異な

る FPGA コンフィギュレーションモード、PROM ファミリ、およびパッケージオプションを使用

した移行オプションを示します。たとえば、ザイリンクス Platform Flash では、 XCFxxS シリアル

ファミリを使用して 1Mb から 4Mb へ、XCFxxP パラレルファミリを使用して 8Mb から 32Mb へ優れた移行を実現します。アプリケーションがこれら 2 つの間にまたがる場合は、2 つの別のフット



UG332 (v1.4) 2008 年 7 月 1 日


プリントを使用し、それぞれを各 Platform Flash サブファミリに用います。 XCFxxP フラッシュ

ファミリは 1.8V のコア電源入力を、XCFxxS ファミリは 3.3V のコア電源入力を必要とすることに

留意してください。いずれのファミリも 3.3V の I/O を提供しています。

SPI シリアルフラッシュのベンダーは広範囲にわたる移行をサポートしますが、マルチパッケージ

フットプリントが要求されます。たとえば、Atmel DataFlash SPI シリアルフラッシュファミリは、

8 ピン SOIC パッケージおよび 8 コネクタ CASON パッケージの JEDEC および EIAJ バージョン

に適合する 1 つのフットプリントを使用し、 1Mb から 64Mb の範囲に対応します。 STMicro(Numonyx) SPI シリアルフラッシュは 8 ピンおよび 16 ピンの SOIC フットプリントを組み合わせ

た異なるフットプリントを使用しており、これも複数の SPI フラッシュベンダーのデバイスと互換

性があります。詳細は、 146 ページの「マルチパッケージのレイアウト」を参照してください。

同様に、パラレルフラッシュは共通かつ複数ベンダーが提供するパッケージのフットプリントの広

範囲に渡る集積度に対応しています。

表 1-3 : PROM ファミリおよびフットプリント互換パッケージへの移行

コンフィ

ギュレー

ションモード

PROMファミリ

パッケージオプション

PROM の集積度 (ビット )/関連するデバイス番号

1M 2M 4M 8M 16M 32M 64M

マスタシリアル

モード

XCFxxS シリアル

Platform FlashVO20 XCF01S XCF02S XCF04S – – – –

XCFxxP パラレル

Platform FlashVO48 – – – XCF08P XCF16P XCF32P –

FS48 – – – XCF08P XCF16P XCF32P –

マスタ

SPI モード

ST 互換 SPI フラッ

シュ (マルチパッ

ケージフットプリ

ント )

8SOIC JEDEC

8SOIC EIAJ16SOIC8MLP

デバイス番号はベンダーによって異なる

A t m e lAT 4 5 D B x x x DSPI フラッシュフ

ラッシュ (マルチ

パッケージフットプリント )

8SOIC JEDEC

8SOIC EIAJ8CASON

‘011D ‘021D ‘041D ‘081D ‘161D ‘321D ‘642D

マスタ

BPI モード

x8 パラレル NORフラッシュ

40 ピン TSOP デバイス番号はベンダーによって異なる – –

x8/x16 パラレル

NOR フラッシュ

48 ピン TSOP – デバイス番号はベンダーによって異なる

x8 または x8/x16のパラレル NORフラッシュ

48 ボールの FBGA – デバイス番号はベンダーによって異なる

メモ : 1. 167 ページの「マスタ BPI モードのザイリンクス Platform Flash PROM」に示すように、 Platform Flash PROM はマスタ BPI モードで

も動作します。




終製品の予測製品寿命はどれくらいか

アプリケーションの製品寿命が比較的短いか、長いか考えてみてください。通常、汎用メモリの製品

寿命は、ザイリンクス Platform Flash PROM よりも比較的短くなっています。たとえば、 5 年以上

製造される産業向けアプリケーションを設計する場合、ザイリンクス Platform Flash PROM を使用

したほうが、長期間使用できる可能性が高くなります。また、Spartan-3AN の ISF (インシステムフラッシュ ) メモリは FPGA に統合されています。

製品寿命が比較的短い製品は、ベンダー数および種類の多い汎用メモリの使用が有効な場合があり

ます。

FPGA ビットストリームを不正な複製から保護するには

プロセッサコードと同様に FPGA の機能を定義するビットストリームは、電源投入時に FPGA に読み込まれます。結果として、悪意のある企業がビットストリームを取得し、デザインを不正に複製

できてしまいます。

プロセッサのように FPGA ビットストリームおよび FPGA にエンベデッドされたすべての IP (知的財産) コアを保護する方法が多数あります。も有効な手法はデザイン認証と呼ばれます。詳細

は、第 15 章「FPGA デザインの保護」を参照してください。

複数の FPGA を同じコンフィギュレーションビットストリームでロードするには

通常、システム内の FPGA には、ビットストリームが 1 つあります。図 1-3 に示すように、複数の

異なる FPGA ビットストリームは、コンフィギュレーションデイジーチェーンを利用することで、

1 つのコンフィギュレーション PROM を共有できます。しかし、アプリケーション内の FPGA のデ

バイス番号がすべて同じで、かつ、同じビットストリームを使用する場合はどうでしょう。この場

合、1 つのビットストリームのみが必要となります。また、同じビットストリームで複数の類似する

FPGA をロードする、ギャングあるいはブロードサイドコンフィギュレーションと呼ばれるソ

リューションもあります。この例は、89 ページの図 3-5 または 124 ページの図 4-7 を参照してくだ

さい。

注意 : Spartan-3AN FPGA ファミリを内部マスタ SPI モードでコンフィギュレーションする場合、

コンフィギュレーションデイジーチェーンをサポートしません。

FPGA は PCI® アプリケーションで使用されるか

PCI® ローカルバス仕様のリビジョン 3.0 ( 「PCI 仕様」 ) では、電源およびリセットの要件が複数

定義されています。FPGA のインプリメンテーションを考慮する場合、これらの要件に従うには、長

期間の信頼性およびボードの相互運用性を保つために解決すべき複数の課題があります。詳細は、

XAPP457 : 『対応する PCI アプリケーションで Spartan-3 Generation FPGA の電力供給とコンフィ

ギュレーション』を参照してください。

デバッグのサポートについて

このユーザーガイドでは、容易かつわかりやすく FPGA コンフィギュレーションを実行します。問題が発生した場合は、コンフィギュレーションデバッグプロセスを介してインタラクティブな

『Configuration Debug Guide』を使用してください。

• Configuration Debug Guide (ベータ版)http://survey.xilinx.com/ss/wsb.dll/Xilinx/Configuration_Debug_Guide.htm

http://japan.xilinx.com/support/documentation/spartan-3.htm#22794


http://japan.xilinx.com/support/documentation/spartan-3.htm

http://survey.xilinx.com/ss/wsb.dll/Xilinx/Configuration_Debug_Guide.htm


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FPGA コンフィギュレーションビットストリームのサイズ

デフォルトでは、 FPGA コンフィギュレーションデータは圧縮されていません。非圧縮の FPGAビットストリームでは、FPGA アプリケーションの複雑性に関わらず、データのサイズは一定です。

言い換えると、 1 つのインバータには、同じ FPGA アレイにインプリメントされた複雑な MPEG4エンコーダと同一サイズのビットストリームが必要となります。

非圧縮のビットストリームのサイズ

表 1-4 に、 Spartan-3 ジェネレーションの各デバイスにおける非圧縮の FPGA ビットストリームを

ビット数で示します。

ビットストリームの形式

一般的な FPGA ユーザーには、コンフィギュレーションストリームのビットレベルの知識は不要

です。しかし、コンフィギュレーションオプションの理解およびデバッグには、ビットストリーム

フォーマットの概要が役立ちます。詳細は、「イベントのシーケンス」の章および XAPP452 :『Spartan-3 アドバンスコンフィギュレーションアーキテクチャ』を参照してください。

表 1-4 : 非圧縮 FPGA ビットストリームのビット数

Spartan-3 ジェネレーション

FPGA ファミリデバイス

コンフィギュレーションビット数

Spartan-3A/3AN FPGA

XC3S50A/AN 437,312

XC3S200A/AN 1,196,128

XC3S400A/AN 1,886,560

XC3S700A/AN 2,732,640

XC3S1400A/AN 4,755,296

Spartan-3A DSPXC3SD1800A 8,197,280

XC3SD3400A 11,718,304

Spartan-3E FPGA

XC3S100E 581,344

XC3S250E 1,353,728

XC3S500E 2,270,208

XC3S1200E 3,841,184

XC3S1600E 5,969,696

Spartan-3 FPGA

XC3S50 439,264

XC3S200 1,047,616

XC3S400 1,699,136

XC3S1000 3,223,488

XC3S1500 5,214,784

XC3S2000 7,673,024

XC3S4000 11,316,864

XC3S5000 13,271,936




FPGA コンフィギュレーションビットストリームのサイズ

同期ワード

FPGA コンフィギュレーションビットストリームの初に組み込まれているのは、特別な同期ワー

ドです。同期ワードは、 FPGA に次のコンフィギュレーションデータについて知らせ、内部のコン

フィギュレーションロジックにコンフィギュレーションデータを同期します。同期ワードより前

にコンフィギュレーション入力ピンに入力されるすべてのデータは無視されます。同期ワードはザ

イリンクス BitGen ソフトウェアによって自動的に付加されるため、ほとんどのアプリケーション

でこの手順は見えません。同期ワードの長さと内容は、表 12-3 に示すように、

Spartan-3A/3AN/3A DSP FPGA ファミリと Spartan-3 および Spartan-3E FPGA ファミリでは異な

ります。

アレイ ID次に、 FPGA が内部アレイ ID との一致を確認するためのアレイ ID がビットストリームに組み込ま

れています。これにより、 FPGA が誤って異なる FPGA アレイ用のコンフィギュレーションデー

タを読み込むことを防ぎます。たとえば、アレイ ID チェックにより、 XC3S200 用のビットスト

リームで XC3S1000 がコンフィギュレーションされることを防ぎます。表 12-4 に Spartan-3 ジェネ

レーションのアレイ ID コードを示します。

データフレーム

次は「データフレーム」というセグメントに分けられている内部コンフィギュレーションメモリ

です。 Spartan-3 ジェネレーションコンフィギュレーションメモリは、長方形のビットのアレイと

して表現できます。ビットは、 1 ビット幅でアレイの上部から下部へ延長できる垂直のフレームに

分けられています。フレームは、コンフィギュレーションの小構成単位であり、また、コンフィ

ギュレーションメモリの書き込みまたは読み出しが可能な小単位です。フレームの数および大き

さは、デバイスのサイズによって異なります ( 表 1-5 参照 )。デバイスのコンフィギュレーションビットの総数は、フレームの数と各フレームのビット数を掛け合わせた数に、コンフィギュレー

ションレジスタに書き込みを行うために必要な総ビット数を足すことにより計算できます。

表 1-5 : Spartan-3 ジェネレーションコンフィギュレーションデータフレーム

Spartan-3 ジェネレーションFPGA ファミリデバイスフレーム数

ビット内のフレームの長さ

Spartan-3A/3AN FPGA

XC3S50A/AN 367 1,184

XC3S200A/AN 540 2,208

XC3S400A/AN 692 2,720

XC3S700A/AN 844 3,232

XC3S1400A/AN 996 4,768

Spartan-3A DSPXC3SD1800A 1,414 5,792

XC3SD3400A 1,718 6,816

Spartan-3E FPGA

XC3S100E 368 1,568

XC3S250E 577 2,336

XC3S500E 729 3,104

XC3S1200E 958 4,000

XC3S1600E 1,186 5,024



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CRC次は、 CRC ( 巡回冗長検査 ) の値です。コンフィギュレーションデータフレームの読み込み時に、FPGA は CRC 値を算出します。コンフィギュレーションデータフレームの読み込み後、コンフィギュレーションビットストリームは FPGA に対して CRC チェックを命令します。 FPGA によって算出された CRC 値がビットストリーム内の予測された CRC 値と一致しないときは、 FPGA が INIT_B を Low にし、コンフィギュレーションを中断します。詳細は、 311 ページの「コンフィギュレーション中の CRC チェック」を参照してください。

ビットストリームの圧縮

デフォルトでは、 FPGA ビットストリームは圧縮されていません。ただし、 Spartan-3 ジェネレー

ション FPGA では、基本的なビットストリームの圧縮をサポートしています。圧縮は大変容易で、ア

プリケーションによっては有効となります。 ISE® BitGen (ビットストリームジェネレータ) ソフト

ウェアは、FPGA ビットストリームの重複したコンフィギュレーションデータフレームをすべて検

証します。この重複は、次のようなデザインでよく発生します。

• 未使用のブロック RAM またはハードウェア乗算器がある FPGA デザイン

• ロジックの使用率が低い FPGA デザイン (FPGA アレイのほとんどが空である場合)

次に、 ISE は圧縮された FPGA ビットストリームを生成できます。 FPGA のコンフィギュレーショ

ン時、内部コンフィギュレーションコントローラは重複するデータフレームを複数の場所にコピー

します。追加処理が FPGA コンフィギュレーションコントローラで必要とされるため、Spartan-3 および Spartan-3E では、表 1-6 に示すように大コンフィギュレーションクロック周波数が 20MHzまで低下します。 Spartan-3A/3AN/3A DSP FPGA は、圧縮ビットストリームを使用する場合でも、

広域な CCLK 周波数をサポートします。

Spartan-3 FPGA

XC3S50 368 1,184

XC3S200 615 1,696

XC3S400 767 2,208

XC3S1000 995 3,232

XC3S1500 1,223 4,384

XC3S2000 1,451 5,280

XC3S4000 1,793 6,304

XC3S5000 1,945 6,816

表 1-5 : Spartan-3 ジェネレーションコンフィギュレーションデータフレーム ( 続き )Spartan-3 ジェネレーション

FPGA ファミリデバイスフレーム数ビット内の

フレームの長さ

表 1-6 : 圧縮ビットストリームを使用する場合の大 CCLK 周波数

Spartan-3 FPGA

Spartan-3E FPGA


Spartan-3A DSPFPGA

圧縮ビットストリームを使用する場合の

大 CCLK 周波数20MHz 20MHz 80MHz



ビットストリームオプションの設定、 FPGA ビットストリームの生成

圧縮の量は確定していません。ソースの FPGA デザインを変更すると、圧縮ビットストリームのサ

イズが大きくなることがあります。まばらで、ほとんど空の FPGA デザインはも圧縮率が高く、

同様に、ブロック RAM に空のコラムがある FPGA デザインも圧縮率が高くなります。

圧縮ビットストリームを使用する総合的な利点は次のとおりです。

• メモリフットプリントの小型化

• 不揮発性メモリのプログラム時間の短縮

圧縮ビットストリームを生成するには、ISE Project Navigator またはコマンドラインから生成する

2 つの手法があります。

Project Navigator の場合は、図 1-6 の 4 で示すように [Enable BitStream Compression] オプショ

ンをオンにします。

コマンドラインの場合は、 -g Compress オプションを BitGen コマンドラインに追加します。

bitgen -g Compress <other options> ...

さらに、パラレル Platform Flash PROM では、独自の圧縮手段を提供しています。

パケット形式

Spartan-3 ジェネレーションのビットストリームは、コンフィギュレーションレジスタへの特定の

書き込み順序で構成されています。同期の後、すべてのデータ、レジスタ書き込み、およびフレー

ムデータはパケットに入ります。パケットには、タイプ 1 とタイプ 2 の 2 種類があります。タイ

プ 1 のパケットは、ヘッダおよびデータの 2 つで構成されています。ヘッダ ( 図 1-4 参照 ) は、現

在アクセスされているレジスタ、またそれが読み出されているのか、書き込まれているのかと、そ

れに続くレジスタのサイズを示します。データの部分は常にヘッダの直後にあり、ヘッダで指定さ

れた 32 ビットワードの数を示します。

Spartan-3 FPGA のパケット形式の詳細は、 XAPP452 : 『Spartan-3 アドバンスコンフィギュレー

ションアーキテクチャ』を参照してください。

ビットストリームオプションの設定、 FPGA ビットストリームの生成FPGA デザインを指定してコンパイルした後で、 ISE Project Navigator または BitGen ( ビットス

トリームジェネレータコマンドラインツール ) を使用し、 FPGA ビットストリームを生成しま

す。ビットストリームオプションの詳細は、このユーザーガイドを通して説明されています。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Type Op レジスタアドレスワードカウント

0 0 1 x x x x x x x x x x x x x

1. タイプ 1 は Type = "001"、タイプ 2 は "010" となります。

2. 書き込みは Op = "10"、読み出しは "01" となります。

図 1-4: Spartan-3A/3AN/3A DSP タイプ 1 パケットのヘッダ




UG332 (v1.4) 2008 年 7 月 1 日


ISE ソフトウェア Project Navigator図 1-5 に、 ISE Project Navigator のウィンドウで BitGen のオプションを設定する方法を示します。

1. [Generate Programming File] を右クリックします。

2. [Properties] をクリックします。

3. [General Options] をクリックします (図 1-6)。

図 1-5 : ISE Project Navigator での BitGen オプションの設定

図 1-6 : BitGen の [General Options]

2

1

UG332_c1_04_120306

ug332_C1_05_091106

4

3

5




4. FPGA ビットストリームを圧縮するには、 [Enable BitStream Compression] をクリックします。

5. まだ GUI にサポートされていない特定のビットストリームジェネレータコマンドラインを

入力するには、空欄にオプションの文字列を入力します。

6. [Configuration Options] をクリックします (図 1-7)。

7. マスタコンフィギュレーションモードの 1 つを使用する場合は、 CCLK のコンフィギュレー

ション周波数を [Configuration Rate] で設定します。この設定は、スレーブモードのコンフィ

ギュレーションでは使用されません。設定は、FPGA ファミリ、付属のコンフィギュレーション

メモリ、およびコンフィギュレーションモードによって異なります。付属メモリの速度によっ

て特定の値が推奨されていますが、後の章で説明します。

8. FPGA の DONE および PROG_B (プログラム) ピンには、コンフィギュレーション中それぞれ

専用のプルアップ抵抗があります。これらの抵抗はコンフィギュレーション後、オプションと

なります。ここでは、 Spartan®-3E FPGA アプリケーションの例を示しています。 Spartan-3 および Spartan-3A FPGA には、追加のオプションがあります。

9. FPGA の各 JTAG ピンには、コンフィギュレーション中に専用のプルアップ抵抗があります。

これらの抵抗はコンフィギュレーション後、オプションとなります。

10. デフォルトでは、未使用の I/O ブロックがプルダウン抵抗付きの入力にコンフィギュレーショ

ンされます。ほかのオプションもあります。詳細は、BitGen の UnusedPin オプションを参照し

てください。

図 1-7 : BitGen の [Configuration Options]

UG332_c1_06_091106

7

6

8

10

11

9



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11. 各 FPGA ビットストリームには、FPGA の JTAG ポートを介して読み出される 8 桁の 16 進数

(32 ビット ) 識別子を含めることができます。

12. [Startup Options] をクリックします (図 1-8)。

13. FPGA コンフィギュレーションビットストリームが FPGA に読み込まれた後で、 FPGA はス

タートアップの段階に入ります。各スタートアップサイクルのタイミングは、選択可能なク

ロックソースによって制御されます。詳細は、262 ページの「スタートアップクロックソース」

を参照してください。

14. FPGA コンフィギュレーションのスタートアップ段階には、次のスタートアップイベントと同

期するために 6 つの異なるサイクルがあります。イベントは特定のサイクルに割り当てるか、

DONE 信号に同期化できます。詳細は、 260 ページの「スタートアップ」を参照してください。

♦ 出力ドライバが有効にされるタイミング

♦ 書き込み可能でクロックが供給されたエレメントからライトプロテクトロックが解除さ

れるタイミング

♦ DONE ピンがアクティブになるタイミング

15. FPGA 内の DCM (デジタルクロックマネージャ ) に対して DCM_WAIT=TRUE 属性が設定

されている場合、FPGA はコンフィギュレーション終了前にオプションで DCM 内の DLL (遅延ロックループ) が入力クロック信号に対してロックするのを待機します。 262 ページの

「DCM がロック状態になるまで、 DCI が一致するまで待機」を参照してください。

図 1-8 : BitGen の [Startup Options]

13

12

14

15

16

UG332_c1_07_120106




16. FPGA の DONE ピンは、コンフィギュレーション後、アクティブに High に駆動できます。このオプションは FPGA が 1 つのアプリケーションか、複数 FPGA のコンフィギュレーション

デイジーチェーン内にある後の FPGA に対してのみ指定します。詳細は、 51 ページの

「DONE ピン」を参照してください。

17. [Readback Options] をクリックします (図 1-9)。

18. デフォルトでは、 FPGA ビットストリームは JTAG を介してリードバックできます。 FPGA のリードバックを無効にするオプションもあります。詳細は、291 ページの「基本的な FPGA ハー

ドウェアレベルのセキュリティオプション」を参照してください。

19. 終了したら [OK] をクリックしてください。

図 1-9 : BitGen の [Readback Options]

18

17

19

UG332_c1_08_091106



UG332 (v1.4) 2008 年 7 月 1 日


BitGen コマンドラインツール

コマンドライン処理を好む設計者およびスクリプトをサポートするため、ISE では、BitGen と呼ば

れるコマンドラインビットストリームジェネレータツールも提供しています。

特定の FPGA ファミリで使用可能なオプションの簡単な概要を表示するには、表 1-7 に示すコマン

ドを DOS ボックスまたはコマンドウィンドウに入力してください。

BitGen ソフトウェアの詳細は、次のソフトウェアマニュアルで BitGen の章を参照してください。

• 『ISE 10.1 開発システムリファレンスガイド』

http://toolbox.xilinx.com/docsan/xilinx10/books/docs/dev/dev.pdf

表 1-7 : 各ファミリの BitGen オプションを表示するためのコマンドライン

FPGA ファミリコマンドライン

Spartan-3 FPGA bitgen -help spartan3

Spartan-3E FPGA bitgen -help spartan3e

Spartan-3A FPGA bitgen -help spartan3a

Spartan-3AN FPGA bitgen -help spartan3an

Spartan-3A DSP FPGA bitgen -help spartan3adsp




一般的なコンフィギュレーション制御ピン

第 2 章

コンフィギュレーション中のコンフィギュレーションピンおよびピンの動作

FPGA コンフィギュレーションが柔軟であると、多くのピンを多目的に使用できます。一部のピンはコンフィギュレーション中、単に借用されるのみで、 FPGA アプリケーションでユーザー定義の I/O ピンとしてリリースされます。ほかのピンは、コンフィギュレーション専用ピンです。この章では、コンフィギュレーション中にこれらのピンがどのような動作をするか説明します。コンフィギュレーション中とは、 FPGA の初期電源投入時、 PROG_B が Low にパルスされた後、またはマルチブートによるコンフィギュレーション / 再コンフィギュレーション中を含みます。


少数のピンが FPGA プロセス全体を制御します。これらには次のピンが含まれ、すべての Spartan®-3ジェネレーション FPGA で類似しています。 4 本のワイヤを持つ JTAG インターフェイスは、別の独立

したコンフィギュレーションインターフェイスで、主に第 9 章「 JTAG コンフィギュレーションモー

ドおよびバウンダリスキャン」で説明します。

• モードセレクトピン M[2:0] は、FPGAがコンフィギュレーションデータの読み込みに使用す

るコンフィギュレーションモードを決定します。

• DONE ピンは High の場合、FPGA がコンフィギュレーションデータの読み込みを完了したこ

とを示します。

• プログラムピン PROG_B は、コンフィギュレーションプロセスを初期化します。 FPGA は電

源投入時にコンフィギュレーションを自動的に初期化します。 JTAG インターフェイスには、

コンフィギュレーションの初期化に別の JTAG コマンドがあります。また、PROG_B ピンは、

FPGA にマスタリセットを強制的に実行します。

• コンフィギュレーションクロックピン CCLK は、FPGA のコンフィギュレーションプロセス

のタイミングを決定します。 M[2:0] モードセレクトピンをマスタモードに設定した場合、

FPGA は CCLK を内部生成します。 M[2:0] モードセレクトピンをスレーブモードに設定し

た場合、 CCLK は外部のリファレンスタイミングから FPGA への入力になります。

• INIT_B ピンは複数の機能を実行します。コンフィギュレーション開始時には、INIT_B が Lowになり、FPGA が内部のコンフィギュレーションメモリを初期化していることを示します。こ

のプロセスは、コンフィギュレーションの初期化と言います。その後、 FPGA がコンフィギュ

レーションビットストリームを読み込み中にビットストリームの CRC チェックにエラーがあ

る場合、 INIT_B ピンは Low になります。 Spartan-3A/3AN/3A DSP FPGA では、 FPGA で設

定された場合、INIT_B ピンはコンフィギュレーション後の CRC エラーを示すように設定でき

ます。

• コンフィギュレーション中、一部のピンはプルアップ抵抗があります。その他の各ピンには、

1 つの制御入力ピンによって制御される、オプションのプルアップ抵抗が付いています。表 2-12 に示すように、このピンの名前はアーキテクチャによって異なります。



UG332 (v1.4) 2008 年 7 月 1 日


コンフィギュレーションモードの選択 : M[2:0]モードセレクトピン M[2:0] は、表 2-1 に示すように、 FPGA がビットストリームの読み込みに使

用するコンフィギュレーションモードを決定します。モードピンのロジックレベルは、FPGA の内

部コンフィギュレーションメモリの初期化終了直後、 INIT_B の立ち上がりエッジでサンプルされ

ます。

Spartan-3 ジェネレーションファミリ間における M[2:0] の機能的な相違点

表 2-2 に、 Spartan-3 ジェネレーションのファミリ間でのわずかな機能の違いについて示します。

表 2-1 : ファミリ別のモードピン設定およびそれに関連する FPGA コンフィギュレーションモード

M[2:0]

FPGA ファミリ

Spartan-3 Spartan-3E Spartan-3ASpartan-3A

DSPSpartan-3AN

<0:0:0> マスタシリアル (Platform Flash) モード

<0:0:1> 予約済みマスタ SPI モード

<0:1:0> 予約済み BPI Up

<0:1:1> マスタパラレル BPI Down 予約済み内部マスタ SPI

<1:0:0> 予約済み

<1:0:1> JTAG モード

<1:1:0> スレーブパラレルモード

<1:1:1> スレーブシリアルモード

表 2-2 : Spartan-3 ジェネレーションファミリ間における M[2:0] モードピンの機能的な相違点

Spartan-3 FPGA

Spartan-3E FPGA

Spartan-3A/3AN/3A DSP

FPGA

コンフィギュレーション後にユーザー I/Oピンとして使用可能か

いいえはいはい

コンフィギュレーション中に専用内部プル

アップ抵抗があるかはいいいえはい

コンフィギュレーション後の動作を定義す

る手段

M2Pin、 M1Pin、M0Pin

ビットスト

リームオプション

ユーザー I/O ユーザー I/O

入力電源電圧 VCCAUX VCCAUX VCCO

出力電源電圧 N/A VCCO_2 VCCO_2

コンフィギュレーションインターフェイ

スのほかのピンと同じ電圧か

インターフェ

イスが 2.5V の場合のみ

はいはい




Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリ

Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリでは、M[2:0] モードセレクトピンは

コンフィギュレーション中に使用され、コンフィギュレーション完了後、完全なユーザー I/O とな

ります。 M[2:0] ピンは、 VCCO_2 電源で電源供給されています。

Spartan-3E FPGA

Spartan-3E FPGA のモードピンには、コンフィギュレーション中に専用のプルアップ抵抗がありま

せん。ただし、コンフィギュレーション中、これらのピンには、 Spartan-3E の HSWAP ピンで制御

された、オプションのプルアップ抵抗が付いています。モードピンが未接続で、HSWAP が Low の場合、 Spartan-3E FPGA はデフォルトでスレーブシリアルコンフィギュレーションモード

(M[2:0] = <1:1:1> になります。

Spartan-3A/3AN/3A DSP FPGA

Spartan-3A/3AN/3A DSP FPGA モードピンには、 PUDC_B ピンに関わらず、コンフィギュレー

ション中に専用の内部プルアップ抵抗が付いています。モードピンが未接続の場合、 Spartan-3A/3AN/3A DSP FPGA はデフォルトでスレーブシリアルコンフィギュレーションモード

(M[2:0] = <1:1:1> になります。

Spartan-3 FPGA ファミリ

Spartan-3 FPGA ファミリでは、M[2:0] モードセレクトピンは、VCCAUX 電源で電源供給される専

用入力ピンです。

コンフィギュレーション前とコンフィギュレーション中、モードピンには、 HSWAP_EN ピンに関

わらず、 VCCAUX 電源に対する比較的強い内部プルアップ抵抗があります。

モードピンが未接続の場合、 FPGA はデフォルトでスレーブシリアルコンフィギュレーション

モード (M[2:0] = <1:1:1> になります。これらの抵抗は、 Spartan-3 FPGA のコンフィギュレーショ

ン完了後、 BitGen のオプション M2Pin、 M1Pin、および M0Pin を使用して制御できます。これらの

オプションは、M0、 M1、M2 の各モードピンに、プルアップ抵抗、プルダウン抵抗があるか、また

は抵抗がないかを定義します。デフォルトでは、これらのピンには VCCAUX への内部プルアップ抵

抗が付いています。

小消費電力でのコンフィギュレーション後の M[2:0] の定義

コンフィギュレーション中、 M[2:0] ピンは、電源またはグランドに直接接続、または外部抵抗を使

用して High または Low に接続、あるいは外部コンポーネントによって駆動されます。消費電力を

より少なくするため、 M[2:0] ピンのコンフィギュレーション後の動作を 48 ページの表 2-1 に示す

コンフィギュレーション設定の要件に適合するように調整します。このためには、 FPGA アプリ

ケーション内でのこれらの値を定義するか、関連する BitGen オプションを調整します。基本的に、

プルアップ抵抗またはプルダウン抵抗を介する不要な回路の使用を避けるようにします。



UG332 (v1.4) 2008 年 7 月 1 日


表 2-3 に、 Spartan-3 および Spartan-3E/3A/3AN FPGA の両ファミリにおける、デフォルトでのコ

ンフィギュレーション後の動作を示します。両者の動作はわずかに異なります。

DONE ピン

FPGA はコンフィギュレーション中、DONE ピンをアクティブに Low に駆動します。コンフィギュ

レーションプロセス完了後、FPGA は DONE ピンをアクティブに High ( 「DriveDone」 ) に駆動す

るか、 BitGen の DonePin オプションで制御される内部または外部プルアップ抵抗を使用して、

DONE ピンを High にフロートします。

複数 FPGA を含むデイジーチェーンまたはブロードサイドコンフィギュレーションでは、すべて

の FPGA のコンフィギュレーション完了後のみ、コモンノードが High に遷移するよう、オープン

ドレインオプションで複数の FPGA の DONE ピンを結束します。オープンドレイン DONE ピン

を外部で Low にホールドすると、「スタートアップ」シーケンスが停止します。

DONE ピンは、 VCCAUX 電源で電源供給されています。 DONE ピンの機能は、すべての Spartan-3ジェネレーション FPGA で共通です。

関連する BitGen (ビットストリームジェネレータ ) オプション

DONE ピンには、コンフィギュレーション中およびコンフィギュレーション後の動作を制御するさ

まざまなオプションのビットがあります。これらのオプションを次にまとめ、詳細を次の数ページ

に述べます。

• DriveDone は、DONE ピンがアクティブドライバであるか、オープンドレイン出力であるかを

決定します。

• DonePin は、 DONE ピンが内部プルアップ抵抗付きであるかを決定します。

• DONE_cycle は、スタートアップにおいて DONE を High で駆動するか、High にフロートする

かのどちらを決定します。

• DonePipe は、FPGA が実際にコンフィギュレーションを完了する前に、パイプラインステージ

を追加します。

表 2-3 : M[2:0] ピンにおけるデフォルトでのコンフィギュレーション後の動作

Spartan-3 FPGA Spartan-3E、 Spartan-3A/3AN/3A DSP FPGA

コンフィギュレーション後、M[2:0] ピンには M2Pin 、M1Pin、および BitGenの M0Pin オプションで制御されたオ

プションのプルアップおよびプルダ

ウン抵抗が付く。ビットストリーム内

部で変更されない限り、3 つの M[2:0]ピンすべてにプルアップ抵抗が付く

コンフィギュレーション後、M[2:0] ピンはユーザー I/Oピンとして使用可能。これらのピンは、 FPGA アプリ

ケーションで定義されていない場合には未使用の I/O ピンとして扱われる。未使用の I/O ピンの動作は、 BitGenの UnusedPin オプションで定義される。 FPGA アプリ

ケーションで定義されるか、 UnusedPin オプションで変

更されない限り、 3 つの M[2:0] ピンのすべてには内部

プルダウン抵抗が付く




DriveDone

表 2-4 に示す BitGen の DriveDone オプションは、 DONE ピンがアクティブに High 駆動するトーテム

ポール出力を持つか、オープンドレイン出力として動作するかを決定します。オープンドレイン出力

としてコンフィギュレーションされた場合 (デフォルトの動作)、プルアップ抵抗は High ロジックレベ

ルの生成を要求されます。 BitGen オプションは DonePin プルアップ抵抗を制御します。

単体の FPGA を用いたアプリケーション、または複数 FPGA デザインの初の FPGA には

DriveDone:Yes を設定します。

このオプションは、 42 ページの「 ISE ソフトウェア Project Navigator」、 44 ページの図 1-8、手順 16に示す GUI で [Drive Done Pin High] をオンにして設定できます。

DriveDone および DonePin の関係は表 2-6 を参照してください。

DonePin

表 2-5 に示す BitGen の DonePin オプションは、ピンを VCCAUX にプルアップする内部プルアップ抵抗

が DONE ピンにあるかどうかを決定します。プルアップ抵抗が削除された場合は、外部の 300Ω ～3.3kΩ のプルアップ抵抗を使用し、 DONE ピンを High にプルアップする必要があります。

このオプションは、 42 ページの「 ISE ソフトウェア Project Navigator」、 43 ページの図 1-7、手順 8に示す GUI で [Configuration Pin Don] を選択して設定できます。

DriveDone および DonePin の関係は表 2-6 を参照してください。

表 2-4 : DriveDone BitGen オプション

設定説明

なし

デフォルト。 DONE ピンはオープンドレインの出力で、 VCCAUX へのプルアップ抵抗

が必要。内部プルアップ抵抗は、BitGen の DonePin:Pullup オプションを用いて使用可

能

ありDONE ピンは FPGA がコンフィギュレーションプロセスを完了するとアクティブに

High に駆動

表 2-5 : DonePin BitGen オプション

設定説明

Pullup デフォルト。コンフィギュレーション後、DONE ピンには VCCAUX への内部

プルアップ抵抗が付く

PullnoneDONE ピンに内部プルアップ抵抗なし。 VCCAUX への 300Ω ～ 3.3kΩ の外

部プルアップ抵抗が必要。プルアップ抵抗は、 DONE ピンを CCLK の 1 サイクル以内で有効 (High) にプルアップできるだけの強さが必要



UG332 (v1.4) 2008 年 7 月 1 日


DONE_cycle

DONE_cycle オプションは、正常なコンフィギュレーション完了直前のスタートアップシーケンス

中に、どのサイクルで DONE ピンをアサートするかを制御します。詳細は、 260 ページの「スター

トアップ」を参照してください。

このオプションは、 42 ページの「ISE ソフトウェア Project Navigator」、 44 ページの図 1-8、手順 14に示す GUI で [Done (Output Events)] を選択して設定できます。

DonePipe

DonePipe オプションは、複数 FPGA アプリケーションの一部で使用されます。

複数 FPGA コンフィギュレーションですべての DONE ピンをリリース後、スタートアップの 1 クロックサイクル (StartupClk) 以内に DONE ピンは Low から High に遷移する必要があります。

DONE 信号がスタートアップの 1 サイクル以内に立ち上がるための追加の時間が必要となる場合、

デイジーチェーンまたはブロードサイドコンフィギュレーション内のすべてのデバイスに BitGenの DonePipe:Yes オプションを設定します。

このオプションは、 42 ページの「ISE ソフトウェア Project Navigator」、 44 ページの図 1-8 に示す

GUI の [Enable Internal Done Pipe] オプションをオンにして設定します。

デイジーチェーンまたはブロードサイド (ギャング) コンフィギュレーションの複数 FPGA を DONE ピンで同期

単体の FPGA を使用するアプリケーションでは、 DONE ピンは単に FPGA のコンフィギュレー

ションが完了したことを示します。

しかし、複数の FPGA を含むデイジーチェーンまたはブロードサイドアプリケーションでは、

DONE ピンはすべての FPGAの「スタートアップ」シーケンスを同期化します。これは、FPGA のコンフィギュレーションプロセスから FPGA アプリケーションへの順調な遷移を確実にします。

表 2-6 : DONE ピンの DriveDone および BitGen の DonePin オプションの関係

DONE ピンがアクティブに駆動内部プルアップ付き

オープンドレイン (デフォルト ) 外部プルアップ付きオープンドレイン

回路図

DriveDone : ありなしなし

DonePin : Pullnone Pullup Pullnone

多様なコンフィギュレーショントポロジで推奨される使用方法

単体の FPGA 適可能可能だが、外部プルアップ抵抗が必要

デイジーチェーン

チェーン内で初の FPGA のみ

チェーン内のすべての下位 FPGA。チェーン内で初の

FPGA でも使用可能

可能だが、外部プルアップ抵抗が必要

ブロード

サイド使用不可

ブロードサイドコンフィギュ

レーション内のすべての FPGA可能だが、外部プルアップ抵抗が必要

FPGA

DONE

Active driver

VCCAUX

UG332_c2_01_120106a

LVCMOS

StartupSequencer

FPGA

DONE

VCCAUX

VCCAUX

UG332_c2_01_120106b

StartupSequencer

FPGA

DONE

VCCAUX

VCCAUX

330Ω to 3.3kΩ

UG332_c2_01_120106c

StartupSequencer




図 2-1 に、FPGA が 3 つの例を示します。デイジーチェーンアプリケーションでは、異なる集積度

およびアーキテクチャの FPGA が異なるビットストリームを用いて連続でコンフィギュレーショ

ンされます。ブロードサイドでは、複数かつ同一の FPGA が同じビットストリームで同時にロード

されます。

すべての DONE ピンの接続

複数 FPGA のデイジーチェーンまたはブロードサイドコンフィギュレーションに含まれるすべて

のデバイスの DONE ピンを接続します。デバッグでは、共有の DONE 信号から各 DONE ピンを個

別に未接続にする方法があると便利な場合があります。これにより、シリアルまたは JTAG イン

ターフェイスを介してデバイスを個別にコンフィギュレーションできます。図 2-1 では、ボード上

の 0 オームの抵抗を一時的に取り除くことで、 FPGA を切り離せることを示しています。これは、コ

ネクタピンまたはワイヤジャンパでも可能です。

DONE ピンの BitGen オプション

デイジーチェーンまたはブロードサイドコンフィギュレーションの各 FPGA のビットストリーム

ファイルを生成する際、 52 ページの表 2-6 に示す DONE ピンのオプションを設定します。

また、デイジーチェーンを正常にコンフィギュレーションするには、チェーンに含まれるすべての

FPGA に対する DONE_cycle 設定の後で、BitGen の GTS_cycle オプションをスタートアップ段階に

設定する必要があります。これは、ソフトウェアのデフォルト設定です。オプションで、

GTS_cycle:Done に設定します。

VCCAUX = 3.3V の Spartan-3A FPGA と Spartan-3 ジェネレーション FPGA をデイジーチェー

ンコンフィギュレーションで使用する場合の注意

DONE ピンは、 FPGA の VCCAUX 電源で電源供給されています。 Spartan-3 および Spartan-3EFPGA の VCCAUX 電圧は 2.5V のみです。しかし、Spartan-3A FPGA の VCCAUX 電圧は 2.5V また

は 3.3V にできます。 Spartan-3AN FPGA では、 3.3V の VCCAUX 電圧が必要です。

注意 : Spartan-3A/3AN/3A DSP の VCCAUX 電圧が 3.3V のとき、これらのデバイスとほかの

ザイリンクス FPGA を一緒に使用する複数 FPGA コンフィギュレーションでは、共通 DONE ノードの電圧の互換性を確認してください。

図 2-1 : DONE および INIT_B によるデイジーチェーンまたはブロードサイドコンフィギュレーションの同期化

INIT_B

DONE

FPGA

0Ω

0ΩINIT_B

DONE

FPGA

0Ω

0ΩINIT_B

DONE

FPGA

0Ω

0Ω

330Ω

VCCO_2

4.7k

Ω

VCCAUX

Common INIT_B nodesynchronizes initialization (clearing configuration memory)between different array sizes

Common DONE node synchronizes the Startup sequence between different FPGAs

0Ω resistors provide a means to isolate an individual FPGA to easily debug a configuration issue UG332_c2_02_111406



UG332 (v1.4) 2008 年 7 月 1 日


FPGA のプログラムまたはリセット : PROG_BPROG_B ピンは FPGA の非同期制御入力ピンです。 Low の場合、PROG_B ピンは FPGA をリセッ

トし、コンフィギュレーションメモリを初期化します。リリースされると、 PROG_B はコンフィ

ギュレーションプロセスを開始します。初期化プロセスは、PROG_B が High に戻るまで開始しま

せん。 PROG_B を一定時間以上 Low にアサートすると、コンフィギュレーションプロセスを遅延

させます。さまざまな PROG_B 機能の概要を表 2-7 に示します。

電源投入時、またはマスタリセット後に、「コンフィギュレーション中のプルアップ抵抗」制御入力

に関わらず、 PROG_B には常に VCCAUX へのプルアップ抵抗が付いています。コンフィギュレー

ション後、 BitGen の ProgPin オプションは、プルアップ抵抗をアクティブのままにするかを決定し

ます。デフォルトでは、 ProgPin オプションはプルアップ抵抗を保持します。

コンフィギュレーション後、PROG_B 入力を High に保持します。 PROG_B の Low パルスが 500ns以上 (Spartan-3 FPGA では 300ns) 続くとコンフィギュレーションプロセスを再実行します。

PROG_B ピンの機能は、すべての Spartan-3 ジェネレーション FPGA で共通です。

コンフィギュレーションクロック : CCLKコンフィギュレーションクロック信号 CCLK は、コンフィギュレーションデータの読み出しまた

は書き込みを同期化します。マスタモードでは、CCLK は FPGA の内部オシレータから生成されま

す。スレーブモードでは、 CCLK はコンフィギュレーションデータを供給する外部コンフィギュ

レーションデバイスに駆動される入力ピンです。

Spartan-3 ジェネレーション FPGA ファミリ間における CCLK の相違

表 2-8 に、 Spartan-3 ジェネレーション FPGA 間における主要な相違点をまとめます。 Spartan-3FPGA では、 CCLK ピンは専用の機能を持ちますが、ほかのファミリではコンフィギュレーション

完了後、ユーザーがプログラム可能な I/O ピンとして使用できます。

スレーブシリアルおよびスレーブパラレルコンフィギュレーションモードでは、CCLK ピンは入

力のみのピンです。

表 2-7 : PROG_B の動作

PROG_B 入力反応

電源投入内部「POR (パワーオンリセット )」回路が自動的に FPGA コンフィ

ギュレーションプロセスを初期化

一時的なLow パルス (再) コンフィギュレーションプロセスを初期化して完了するまで続行

一定時間以上 Low (再) コンフィギュレーションプロセスを初期化し、「コンフィギュレー

ションメモリの初期化」ステップのプロセスを停止。 PROG_B が Highに戻るまで、コンフィギュレーションは停止

1コンフィギュレーションプロセスが開始した場合、完了するまで続行。

コンフィギュレーションプロセスが完了した場合、 FPGA はコンフィ

ギュレーションされた状態を保つ




マスタコンフィギュレーションモードでは、 FPGA は CCLK クロックソースを内部生成します。

図 2-2で示すように、Spartan-3/Spartan-3E FPGA ファミリと、Spartan-3A/3AN/3A DSP ファミリ

では、 CCLK 回路にわずかな違いがあります。

図 2-2a で示すように、Spartan-3/3E FPGA では、内部生成された CCLK 信号を出力に駆動します。

FPGA に接続されたコンフィギュレーション PROM と同様に、 FPGA の内部コンフィギュレー

ションロジックが FPGA ピンで CCLK 信号によってクロックされることにより、インターフェイ

スタイミングが単純化されます。しかし、CCLK ピンのスイッチノイズは、FPGA に影響を与える

可能性があります。したがって、シグナルインテグリティの分析では、 CCLK を完全な双方向 I/Oピンとして扱います。 FPGA はこのピンの値で内部ロジックをクロックします。詳細は、 56 ページ

の「CCLK デザインの考察」を参照してください。

図 2-2b で示すように、マスタコンフィギュレーションモードの Spartan-3A/3AN/3A DSP FPGAでは、CCLK は必ず出力となります。 FPGA の内部コンフィギュレーションロジックは内部生成さ

れた CCLK 信号でクロックされ、外部スイッチノイズの影響は受けにくくなっています。 CCLKボードトレースのシグナルインテグリティが良いと、デザインは良くなります。

表 2-8 : Spartan-3 ジェネレーション FPGA ファミリ間における CCLK の相違

Spartan-3 Spartan-3E Spartan-3A/3ANSpartan-3A DSP

コンフィギュレーション後

CCLK ピンは完全なユーザー I/Oになる

いいえ

専用ピンはいはい

CCLK ピンの電源電圧 VCCAUX VCCO_2 VCCO_2

コンフィギュレーション後の

CCLK ピンの動作

BitGen の CclkPin オプションで制御

されたプルアップ

または

プルダウン抵抗

ユーザー I/O ユーザー I/O

マスタモードコンフィギュレー

ション中の CCLK ピンの方向性 I/O I/O

出力のみのピン (シグナルインテグ

リティの向上に

対応)

マスタモードコンフィギュレー

ション中の CCLK 周波数オプ

ション (ConfigRate)3、 6、 12、 25、

501、 3、 6、 12、

25、 50

1、 3、 6、 7、 8、10、 12、 13、 17、22、 25、 27、 33、

44、 50、 100

CCLK 周波数の変動 ConfigRate 周波数の ±50%

特性評価済み。データシート参照

特性評価済み。データシート参照



UG332 (v1.4) 2008 年 7 月 1 日


CCLK デザインの考察

FPGA コンフィギュレーションプロセスは CCLK コンフィギュレーションクロックにより制御さ

れます。したがって、CCLK のシグナルインテグリティは正常なコンフィギュレーションを確実に

するために重要です。リンギングまたは反射によって CCLK シグナルインテグリティが低下する

と、コンフィギュレーションの失敗を招く恐れがあるダブルクロッキングを導く要因となります。

CCLK 周波数が比較的低い一方で、 FPGA の出力エッジレートは高速です。したがって、 PCB (プリント基板) 上の CCLK シグナルインテグリティには特に注意してください。 IBIS でのシグナル

インテグリティのシミュレーションを推奨します。 JTAG モード以外のコンフィギュレーション

モードでは、シグナルインテグリティは FPGA の CCLK ピンを含む各 CCLK トレースの接続終端

で考慮する必要があります。

この分析は、 FPGA が CCLK ピンをコンフィギュレーション後にユーザー I/O として再利用する

Spartan-3E FPGA では特に重要です。このような場合、関連のないデバイスが CCLK に接続してい

ると、トレース長が長くなり、信号の接続先が増加します。

マスタシリアル、 SPI、および BPI コンフィギュレーションモードでは、 FPGA が CCLK ピンを駆動

し、シグナルインテグリティの分析では、CCLK を完全な双方向 I/O ピンとして扱う必要があります。

BPI モードでは、CCLK は複数 FPGA のデイジーチェーンに含まれるほかのデバイスに接続されるだ

けですが、 FPGA ピンでのスイッチングノイズは不正なクロッキングを招く場合があります。

適なシグナルインテグリティは、次に示す基本的な PCB ガイドラインに従うことで実現できます。

• 50Ω の制御されたインピーダンスの伝送ラインとして CCLK 信号を配線する

• CCLK 信号を分岐させずに配線し、スタートポロジは使用しない

• 必要な場合は 12.5mm (0.5 インチ) 未満のスタブを使用する

• CCLK 伝送ラインの後を終端にする

次に示すクロック終端の例では並列終端 (デブナン) を用いていますが、ほかの手法でも可能です。

並列終端では、抵抗の値はボードトレースの特性インピーダンスの 2 倍です。例では、 50Ω のト

レースインピーダンスを想定しています。並列終端の欠点は、常に電流パスがあることです。ソー

スと終端で直列終端を使用すると消費電力を小限に抑制できますが、特定のアプリケーションで

は、 IBIS シミュレーションを実施して抵抗値を適化します。

図 2-2 : Spartan-3/3E および Spartan-3A/3AN/3A DSP FPGA のマスタコンフィギュレーションモードの違い

Internal Oscillator

Configuration Logic

CCLKConfigRate

Spartan-3/-3E FPGA

LVCMOSInternal

Oscillator

Configuration Logic

CCLK

ConfigRate


LVCMOS

a) Spartan-3 and Spartan-3E FPGAs b) Spartan-3A/3AN/3A DSPUG332_c2_03_040107 FPGAs




図 2-3 は、マスタ FPGA からの CCLK 出力が、コンフィギュレーション PROM またはスレーブ

FPGA で、 1 つのクロック入力レシーバを駆動する基本的な Point-to-Point トポロジです。

注意 : Spartan-3E および Spartan-3A/3AN/3A DSP FPGA では、CCLK に有効なロジックレベ

ルを必ず設定してください。設定しない場合、クロックトレースがフロートしてシステム内の

ほかのデバイスが不正にクロックされます。

図 2-4 は、マスタ FPGA からの CCLK 出力が 2 つ以上のクロック入力レシーバを駆動する、基本

的なマルチドロップフライバイトポロジです。すべてのクロックスタブのトレース長には制約が

あります。

図 2-3 : Point-to-Point : マスタ CCLK 出力で 1 つのクロックを駆動

図 2-4 : マルチドロップ : マスタ CCLK 出力で 2 つのクロック入力を駆動

UG332_c2_05_112206

Z0 (50Ω)

Z0 (50Ω

)

2 x Z0 (100Ω)

2 x Z0 (100Ω)

VCCO_2

CCLK

Master FPGA PROM Clock InputSlave FPGA CCLK Input

Z0 (50Ω)

Clock Input 2

Z0 (50 Ω

)

Clock Input 1

Z0 (50 Ω

)

2 x Z0 (100Ω)

2 x Z0 (100Ω)

VCCO_2

Z0 (50Ω)

Length < 12.5 m

m

UG332_c2_06_112206

CCLK

Master FPGA

Stu

b:



UG332 (v1.4) 2008 年 7 月 1 日


図 2-5 は、マスタ FPGA CCKL 伝送ラインが複数のクロックレシーバ入力に分岐しているスタートポロジです。分岐点では、インピーダンスの不連続が生じるため、このトポロジは推奨していません。

ConfigRate : CCLK の BitGen オプション

マスタコンフィギュレーションモードでは、 BitGen の ConfigRate オプションで内部生成された

CCLK オシレータの周波数を設定します。シリコンオシレータの特性によって実際の周波数は概算

値であり、温度および電圧範囲を大 50% 超過するまで変動します。 Spartan-3E および Spartan-3A/3AN/3A DSP FPGA では、各 ConfigRate 設定の周波数は特性評価され、データシートに

仕様が記載されています。電源投入時には、 CCLK は常にも低い周波数から動作を開始します。

ConfigRate オプションを使用し、オシレータ周波数を表 2-8 に示す値のうちの 1 つに設定します。

このオプションは、 42 ページの「 ISE ソフトウェア Project Navigator」、 43 ページの図 1-7 、手順 7に示す GUI で設定できます。

コンフィギュレーションプロセス中に ConfigRate 制御ビットが読み込まれるまで、 FPGA は高い

CCLK 周波数では動作を開始しません。

Persist : CCLK を SelectMAP インターフェイスの一部として予約する

デフォルトでは、コンフィギュレーションインターフェイスを保持する BitGen の Persist:Yes オプ

ションが設定されていない限り、コンフィギュレーション後に CCLK に入力されたすべてのクロッ

クは無視されます。 Persist:Yes が設定されている場合は、コンフィギュレーション制御信号によっ

ては、すべてのクロックエッジがアクティブイベントとなる場合があります。 Spartan-3E および

Spartan-3A/3AN/3A DSP FPGA では、コンフィギュレーション後、 CCLK は全機能を備えたユー

ザー I/O ピンとなります。


Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリでは、CCKL ピンはコンフィギュレー

ション中に使用され、コンフィギュレーション完了後、完全なユーザー I/O となります。

図 2-5 : 推奨されていないスタートポロジ

UG191_c2_07_112206

Z0

ImpedanceDiscontinuity

Z0

Clock Input 1

Z0

Clock Input 2

Clock In

ock Inp

CC

CCLK

Master FPGA




CCLK ピンには、コンフィギュレーション中に専用プルアップ抵抗が付いていません。しかし、

CCLK には、コンフィギュレーション中に Spartan-3E の HSWAP ピンまたは Spartan-3A/3AN/3ADSP の PUDC_B ピンで制御された VCCO_2 へのオプションのプルアップ抵抗があります。

CCLK ピンは FPGA アプリケーションに使用されていない限り、 High または Low に駆動します。


コンフィギュレーション中は、CCLK ピンは HSWAP_EN ピンに関わらず、VCCAUX への専用の内

部プルアップ抵抗があります。コンフィギュレーション後は、動作をプログラム可能ですが、CclkPinビットストリームで定義されたとおり、CCLK ピンはデフォルトで VCCAUX に High にプルアップ

されます。

コンフィギュレーションインターフェイスを保持する BitGen の Persist:Yes オプションが設定され

ていない限り、コンフィギュレーション後に CCLK に入力されたすべてのクロックは無視されま

す。デフォルトでは、 Persist:No です。 Persist:Yes が設定されている場合は、コンフィギュレーション

信号によっては、すべてのクロックエッジがアクティブイベントとなる場合がありります。

コンフィギュレーションメモリ、コンフィギュレーションエラーの初期化 : INIT_B

コンフィギュレーション中、INIT_B ピンは多目的ピンとして機能します。電源投入直後、FPGA はINIT_B ピンを Low に駆動し、コンフィギュレーションメモリの初期化が実行中であることを示し

ます。 INIT_B が High に戻ると、 FPGA は M[2:0] モードセレクトピンをサンプルし、コンフィ

ギュレーションプロセスを開始します。

コンフィギュレーション中に、 INIT_B ピンは、 High ロジックレベルを生成する必要がある、専用の

内部プルアップ抵抗付きのオープンドレインで双方向の I/O ピンとなります。 Spartan-3A/3AN/3ADSP および Spartan-3E FPGA では、INIT_B プルアップ抵抗は VCCO_2 に接続し、Spartan-3 FPGA では、パッケージの形式によってプルアップ抵抗は VCCO_4 または VCCO_BOTTOM (接続された

VCCO_4 および VCCO_5) に接続します。

複数 FPGA のデイジーチェーンまたはブロードサイドコンフィギュレーションでは、53 ページの

図 2-1 に示すように、すべての FPGA の INIT_B ピンを一緒に接続 (wire-AND) します。コモン

ノードにより、FPGA がコンフィギュレーション開始可能となる前に、デザイン内の FPGA すべて

が確実にそれぞれの初期化を完了するようにします。コモンノードは、すべての FPGA が正常に初

期化された後でのみ High に遷移します。

初期化の段階終了後もこのピンを外部で Low に保持していると、コンフィギュレーションの開始が遅

れます。この場合、M[2:0] モードセレクトピンがサンプルされる直前のコンフィギュレーション手順

で FPGA が停止します。詳細は 255 ページの「コンフィギュレーションの遅延」を参照してください。

コンフィギュレーション中に INIT_B が Low にアサートされると、 FPGA は CRC エラー (コン

フィギュレーションデータエラー ) の発生を示します。詳細は 311 ページの「コンフィギュレー

ション中の CRC チェック」を参照してください。

コンフィギュレーション後

コンフィギュレーションが正常に完了後 (DONE ピンが High の状態になったとき)、 INIT_B ピン

は完全なユーザー I/O ピンとして使用できます。例外は、「Spartan-3A/3AN/3A DSP FPGA のコン

フィギュレーション後の CRC」機能がアプリケーションで有効になっているときで、この場合、

INIT_B はコンフィギュレーション後も専用ピンのままです。

コンフィギュレーション後に INIT_B ピンが FPGA アプリケーションで使用されない場合、このピ

ンをアクティブに High または Low に駆動します。未設定の場合は、ほかの未使用ピンと同様に、デ



UG332 (v1.4) 2008 年 7 月 1 日


フォルトで内部プルダウン抵抗付きの入力として設定されます。 FPGA ボードが INIT_B ピンの外

部プルアップ抵抗を使用する場合、プルアップおよびプルアップ抵抗が存在するため、未使用ピン

は中間値にフロートします。未使用ピンのデフォルトコンフィギュレーションを変更するには、

BitGen の UnusedPin オプション設定を変更します。

BitGen の Persist:Yes オプションが設定されている場合、コンフィギュレーション後に INIT_B は予

約されます。

Spartan-3A/3AN/3A DSP FPGA のコンフィギュレーション後の CRCSpartan-3A FPGA を使用する場合で、コンフィギュレーション後の CRC 機能を用いるとき、

INIT_B ピンは専用ピンになり、通常の FPGA 動作中における CRC の結果の違いを通知します。詳細は、 312 ページの「コンフィギュレーション後の CRC (Spartan-3A/3AN/3A DSP のみ)」を参照

してください。


INIT_B は I/O バンク 2 に位置し、出力電圧は VCCO_2 で決定されます。


INIT_B は I/O バンク 4 に位置し、パッケージ形式により、出力電圧は VCCO_4 または

VCCO_BOTTOM で決定されます。

コンフィギュレーション中のプルアップ抵抗

FPGA のコンフィギュレーション制御ピンには、コンフィギュレーションプロセス中にアクティブに

なる専用の内部プルアップ抵抗があります。コンフィギュレーション中にほかの I/O または入力のみ

のピンにはすべて、別の制御入力で制御されたオプションのプルアップ抵抗が付きます。表 2-12 で示

すとおり、制御入力の名前は Spartan-3 ジェネレーションファミリによって異なります。

コンフィギュレーション中に専用プルアップ抵抗付きのピン

表 2-9 に、すべての Spartan-3 ジェネレーション FPGA で、コンフィギュレーション中に専用の内

部プルアップ抵抗が付くコンフィギュレーション制御ピンを示します。また、この表に抵抗が接続

する供給レールも示します。専用のコンフィギュレーションピンには、別の BitGen 設定オプショ

ンがあり、コンフィギュレーション後の動作を制御します。




48 ページの表 2-2 でハイライト表示されているように、Spartan-3A/3AN/3A DSP FPGA ファミリ

には、表 2-10 に示す数本の専用内部プルアップレジスタが追加されています。 Spartan-3E FPGA では、これらのピンには専用内部プルアップ抵抗はありませんが、HSWAP = 0 の場合に制御されるオ

プションのプルアップ抵抗があります。

表 2-9 : コンフィギュレーション中に専用プルアップ抵抗が付くピン (すべての Spartan-3 ジェネ

レーション FPGA)

ピン名プルアップ抵抗供給レールコンフィギュレーション後の制御

PROG_B VCCAUX ProgPin BitGen 設定

DONE VCCAUX DonePin および DriveDone BitGen 設定

コンフィギュレー

ション制御入力中

プルアップ

HSWAP、PUDC_B、または

HSWAP_EN (表 2-12 参照)

VCCO_0

Spartan-3E および Spartan-3A/3AN/3A DSPFPGA : コンフィギュレーション後はユーザー

I/O。 FPGA アプリケーションで制御

Spartan-3 FPGA : HswapenPin BitGen 設定で

制御

INIT_B

Spartan-3E/3A/3AN/ Spartan-3A DSP FPGA :

VCCO_2

Spartan-3 FPGA :VCCO_4 または

VCCO_BOTTOM

コンフィギュレーション後はユーザー I/O。

FPGA アプリケーションで制御

TDI VCCAUX TdiPin BitGen 設定

TMS VCCAUX TmsPin BitGen 設定

TCK VCCAUX TckPin BitGen 設定

TDO VCCAUX TdoPin BitGen 設定

表 2-10 : コンフィギュレーション中に専用プルアップ抵抗が付くピン (Spartan-3A/3AN/3A DSP FPGA ファミリのみ)

ピン名プルアップ抵抗

供給レールコンフィギュレーション後の制御

M[2:0] VCCO_2 コンフィギュレーション後はユーザー I/O。 FPGA アプリケー

ションで制御

VS[2:0] VCCO_2

マスタ SPI モードで M[2:0]=<0:0:1> (Spartan-3AN FPGA では内部マスタ SPI モードで M[2:0]=<0:1:1>) の場合のみアク

ティブになるプルアップ抵抗。コンフィギュレーション後は

ユーザー I/O。 FPGA アプリケーションで制御



UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3 FPGA ファミリは、表 2-11 に示す専用のコンフィギュレーションピンを使用します。コンフィギュレーション後の動作は、ビットストリームの設定で制御されます。

コンフィギュレーション中にオプションのプルアップ抵抗付きのピン

選択したコンフィギュレーションモードでアクティブに使用されないすべてのユーザー I/O ピン、

入力専用のピン、多目的ピンは、コンフィギュレーションプロセス中はハイインピーダンス (フローティング、トライステート、Hi-Z) です。これらのピンは表 2-17 に灰色のセルで表示してあり

ます。

制御入力は、すべてのユーザー I/O ピン、入力専用のピン、および多目的ピンに電源供給レールへ

のプルアップ抵抗があるかどうかを決定します。制御入力の名前は表 2-12 に示すとおり、 FPGAファミリによって異なりますが、機能は同じです。入力制御ピンが Low の場合、電源投入時からコ

ンフィギュレーション中を通してアクティブな内部プルアップ抵抗が各ピンに付いています。モー

ドピンが読み込まれると、残りのコンフィギュレーションプロセスの間、一部の多目的ピンがコン

フィギュレーションピンとしての機能を果たします。コンフィギュレーション後、プルアップおよ

びプルダウン抵抗は、PULLUP または PULLDOWN プリミティブをインスタンシエートするか、特

定のピンに同様の名前を付けた制約を適用することで、 FPGA アプリケーションで使用可能となり

ます。

制御ピンにはコンフィギュレーション中に有効になるプルアップ抵抗があります。しかし、

VCCO_0 電源電圧はプルアップ抵抗がアクティブになる前に適用されなければなりません。

VCCO_2 電源供給後に VCCO_0 電源が立ち上がった場合、制御入力ピンをフロートにせず、必要

なロジックレベルに外部で接続します。 Spartan-3E のステップ 0 シリコンでは、HSWAP の内部プ

ルアップを使用している場合、 VCCINT を VCCAUX の前に適用する必要があります。

表 2-11 : コンフィギュレーション中に専用プルアップ抵抗が付くピン (Spartan-3 FPGA ファミ

リのみ)

ピン名プルアップ抵抗

供給レールコンフィギュレーション後の制御

M2 VCCAUX M2Pin BitGen 設定



CCLK VCCAUX CclkPin BitGen 設定

表 2-12 : コンフィギュレーション制御入力中のプルアップ抵抗

FPGA ファミリピン名機能

Spartan-3A/3AN/3A DSP FPGA PUDC_B 0 : コンフィギュレーション中に有効にされたプル

アップ抵抗

1 : コンフィギュレーション中にプルアップ抵抗な

し。コンフィギュレーションプロセス中にアク

ティブではないピンはハイインピーダンスにフ

ロート

Spartan-3E FPGA HSWAP

Spartan-3 FPGA HSWAP_EN




FPGA プルアップ抵抗値

専用およびオプションのプルアップ抵抗値は、それぞれの Spartan-3 ジェネレーションデータシー

トに電流として IPU のシンボルで示されています。表 2-13 に示す等価抵抗値は参照用です。

Spartan-3 FPGA ファミリのプルアップ抵抗は、ほかのファミリより強力です。

注意 : Spartan-3 FPGA のプルアップ抵抗は、特に VCCO 電圧が高い場合は強力です。

表 2-13 : Spartan-3 ジェネレーションファミリのプルアップ抵抗の範囲

電圧範囲Spartan-3

FPGASpartan-3E FPGA

Spartan-3A/3ANSpartan-3A DSP

FPGA単位

VCCAUX または VCCO = 3.0 ～ 3.6V5.1 ～ 23.9

kΩVCCO = 3.0 ～ 3.45V 1.27 ～ 4.11 2.4 ～ 10.8

VCCAUX またはVCCO = 2.3 ～ 2.7V 1.15 ～ 3.25 2.7 ～ 11.8 6.2 ～ 33.1

VCCO = 1.7 ～ 1.9V 2.45 ～ 9.10 4.3 ～ 20.2 8.4 ～ 52.6

表 2-14 : コンフィギュレーション中に入力値を決定する外部プルアップ/プルダウン抵抗の推奨値

PUDC_B、 HSWAP、

または HSWAP_EN プルアップ/プルダウン I/O 規格Spartan-3

FPGASpartan-3E

FPGA


FPGA

= 0(コンフィギュレー

ション中に専用プル

アップ抵抗があるすべ

てのピンにも適用 60 ページの「コン

フィギュレーション中

に専用プルアップ抵抗

付きのピン」参照)

プルアップすべてプルアップ不要。内部プルアップ抵抗は有効。

抵抗の範囲については表 2-13 参照

プルダウン

( 大 IRPU 電流を超越

し、 VIL を保証するた

めに必要)

LVCMOS33LVTTL

≤ 330Ω ≤ 620Ω ≤ 1.1kΩ

LVCMOS25 ≤ 470Ω ≤ 820Ω ≤ 1.8kΩ

LVCMOS18 ≤ 510Ω ≤ 820Ω ≤ 3.3kΩ

LVCMOS15 ≤ 820Ω ≤ 1.2kΩ ≤ 5.4kΩ

LVCMOS12 ≤ 1.5kΩ ≤ 1.5kΩ ≤ 9.6kΩ



UG332 (v1.4) 2008 年 7 月 1 日


= 1(コンフィギュレー

ション中にオプショ

ンのプルアップ抵抗

は無効。コンフィギュ

レーション中に専用

のプルアップ抵抗が

あるピンには適用さ

れない)

プルアップ

(1 つの負荷、大 IL リーク電流を超越し、

VIH を保証するため

に必要)

LVCMOS33LVTTL ≤ 40kΩ ≤ 100kΩ

LVCMOS25 ≤ 60kΩ

LVCMOS18 ≤ 37kΩ

LVCMOS15 ≤ 28kΩ

LVCMOS12 ≤ 38kΩ

プルダウン

(1 つの負荷、大 IL リーク電流を超越し、

VIL を保証するために

必要)

LVCMOS33LVTTL ≤ 32kΩ ≤ 80kΩ

LVCMOS25 ≤ 70kΩ

LVCMOS18≤ 38kΩ

LVCMOS15

LVCMOS12 ≤ 59kΩ

表 2-14 : コンフィギュレーション中に入力値を決定する外部プルアップ/プルダウン抵抗の推奨値 (続き)

PUDC_B、 HSWAP、

または HSWAP_EN プルアップ/プルダウン I/O 規格Spartan-3

FPGASpartan-3E

FPGA


FPGA



ピンの説明

ピンの説明

表 2-15 に、コンフィギュレーションプロセス中に使用されるさまざまなピンを示し、コンフィギュ

レーションモード、入力かまたは出力か、ピンの概要を述べます。また、コンフィギュレーション

後のピンの用途についても説明します。

表 2-15 : Spartan-3 ジェネレーションコンフィギュレーションピンと関連するモードおよび機能

ピン名

コンフィギュ


入力/出力説明コンフィギュレー

ション中


ション後

HSWAPまたは

PUDC_Bまたは

HSWAP_EN(FPGA ファミ

リに依存)

すべて入力ユーザー I/O プルアップ制

御。コンフィギュレーショ

ン中 Low の場合は、各 I/Oバンクの VCCO 入力への、

すべての I/O ピンのプル

アップ抵抗を有効にする

0 : コンフィギュレーショ

ン中プルアップ

1 : プルアップなし

コンフィギュレーショ

ン中に有効なロジック

レベルで駆動

Spartan-3 :専用ピン ( コンフィギュレーション後は無視 )Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP :ユーザー I/O

M[2:0] すべて入力モードセレクト。表 2-1 で定義されたように FPGAコンフィギュレーション

モードを選択

48 ページの表 2-1 に示すロジックレベル

にある必要がある。

INIT_B が High にな

るとサンプルされる

ユーザー I/O(Spartan-3 FPGA 専用)

DIN シリアルモード、 SPI

入力シリアルデータ入力。 (全シ

リアルコンフィギュレー

ションモード向け)

PROM シリアルデー

タ出力からシリアル

データを受信

ユーザー I/O

CCLK マスタ

モード、

SPI、 BPI

出力

(シグナルインテグリ

ティ解析で

は I/O とし

て扱う )

コンフィギュレーションクロック。 FPGA の内部オシ

レータで生成。 BitGen の

ConfigRate オプションで周

波数を制御。 54 ページの

「コンフィギュレーション

クロック : CCLK」参照

PROM のクロック入

力を駆動

ユーザー I/O(Spartan-3 FPGA 専用)

スレーブモード

入力コンフィギュレーション

クロック入力

入力コンフィギュレー

ションクロック

ソース



UG332 (v1.4) 2008 年 7 月 1 日


DOUT 出力シリアルデータ出力単一の FPGA を用い

たデザインでは不使

用。DOUT はプルアッ

プで、アクティブに駆

動しない。シリアルデイジーチェーンコン

フィギュレーションで

は、チェーン内の後続

FPGA の DIN 入力に

接続

ユーザー I/O

INIT_B すべてオープンドレインの

双方向 I/O

初期化インジケータ。アク

ティブ Low。 59 ページの

「コンフィギュレーション

メモリ、コンフィギュレー

ションエラーの初期化 :INIT_B」参照

POR (パワーオンリ

セット ) 後、または

FPGA がコンフィギュ

レーションメモリを

初期化中に PROG_Bが Low をパルスする

と、 Low に駆動。コン

フィギュレーション中

に CRC エラーが検出

された場合、 FPGA は再度 INIT_B を Lowに駆動

ユーザー I/O。アプリ

ケーションで未使用

の場合、フローティ

ングを回避するた

め、 High または Lowに駆動。「コンフィ

ギュレーション後」

の INIT_B 参照

DONE すべてオープンドレインの

双方向 I/O

FPGA のコンフィギュレー

ション完了。コンフィギュ

レーション中は Low。


ションが正常に完了後、

High 。 VCCAUX により電

源供給。

0 : FPGA コンフィギュ

レーション未完了

1 : FPGA コンフィギュ

レーション完了

50 ページの「DONE ピン」

参照


ン中はアクティブに

Low に駆動

High の場合は FPGAのコンフィギュレー

ションの完了を示す

表 2-15 : Spartan-3 ジェネレーションコンフィギュレーションピンと関連するモードおよび機能 (続き)

ピン名

コンフィギュ



ション中


ション後



ピンの説明

PROG_B すべて入力 FPGA のプログラム。アク

ティブ Low。 500ns 以上

Low にアサートされると、

コンフィギュレーションメモリを初期化し、 DONE および INIT_B ピンをリセッ

トしてコンフィギュレー

ションプロセスを再実行す

る。 3.3V 出力で外部から駆

動する場合は、オープンドレインまたはオープンコレ

クタ駆動を使用するか、電

源制限直列抵抗を制限す

る。 54 ページの「FPGA のプログラムまたはリセット

: PROG_B」を参照


ン中は、コンフィギュ

レーションを開始する

ために High である必

要がある

Low に駆動し、

FPGA の再プログラ

ムのためにリリース

する

Spartan-3ESpartan-3A

Spartan-3ANSpartan-3A

DSPFPGA:VS[2:0]

マスタ SPI 入力変数セレクト。 FPGA に付

属する SPI フラッシュ

PROM との通信方法を指定

107 ページの表 4-2 に示すロジックレベル

にある必要がある。

INIT_B が High にな

るとサンプルされる

ユーザー I/O



DSPFPGA:MOSI

マスタ SPI 出力シリアルデータ出力 FPGA が SPI フラッ

シュメモリに読み出し

コマンドを送信し、

PROM のシリアル

データ入力へのアドレ

ス指定開始

ユーザー I/O

CSO_B マスタ SPI 出力チップセレクト出力。アク

ティブ LowSPI フラッシュ PROMの Slave Select 入力に

接続。 HSWAP = 1 の場

合、 3.3V への 4.7kΩ のプルアップ抵抗へ接続

する

SPI フラッシュを無

効にし、MOSI、DIN、

および CCLK ピンを

再び使用するために

High に駆動する。オプションで、このピ

ンと MOSI、DIN、お

よび CCLK ピンを再

利用して、SPI フラッ

シュとの通信を継続

する


ピン名

コンフィギュ



ション中


ション後



UG332 (v1.4) 2008 年 7 月 1 日




DSPFPGA:CSI_B

Spartan-3 FPGA :

CS_B

BPI、スレーブパラレル

入力チップセレクト入力。アク

ティブ Lowアクティブ Low ユーザー I/O。BitGen

のオプションが

Persist:Yes の場合は

SelectMap パラレル

ペリフェラルイン

ターフェイスの一部

になる

RDWR_B BPI、スレーブパラレル

入力読み出し /書き込み制御。アクティブ Low のライトイネーブル。通常読み出し機

能はコンフィギュレーショ

ン後、BitGen のオプション

が Persist:Yes の場合にのみ

使用される


ン中は Low でなけれ

ばならない。 CSI_B がLow の場合、ロジック

レベルを変更しないこ

と

ユーザー I/O。BitGenのオプションが





になる



DSPFPGA:LDC0

BPI 出力 PROM チップイネーブルパラレル PROM チッ

プセレクト入力 (CS#)に接続。コンフィギュ

レーション中、 FPGAはこの信号を Low に駆動

ユーザー I/O。コン

フィギュレーション

後、 FPGA が PROMにアクセスしない場

合は High に駆動し

て PROM を選択解

除する。 A[23:0]、D[7:0]、LDC[2:1]、および HDC の後で、

ユーザー I/O として

使用可能



DSPFPGA:LDC1

BPI 出力 PROM 出力イネーブルパラレル PROM チッ

プセレクト出力

(OE#) に接続。コン


中、 FPGA はこの信号

を Low に駆動

ユーザー I/O



DSPFPGA:HDC

BPI 出力 PROM ライトイネーブルパラレル PROM ライ

トイネーブル入力

(WE#) に接続。コン


中、 FPGA は High に駆動

ユーザー I/O


ピン名

コンフィギュ



ション中


ション後



ピンの説明



DSPFPGA:LDC2

BPI 出力 PROM バイトモード x8 PROM では使用さ

れない。 x8/x16 データ

幅制御付きの PROMの場合は PROM バイ

トモード入力

(BYTE#) に接続

ユーザー I/O。 x16モードで x8/x16PROM を使用するに

は、コンフィギュ

レーション後、 Highに駆動

Spartan-3E FPGA

A[23:0]Spartan-3A


DSPFPGA:

A[25:0]

BPI 出力パラレル PROM アドレス

出力

PROM アドレス入力

に接続

ユーザー I/O

D[7:0] マスタパラレル、

BPI、スレーブパラレル、

SelectMAP

入力データ入力 FPGA でキャプチャさ

れたデータユーザー I/O。BitGenのオプションが





になる

Spartan-3/Spartan-3E

FPGA:BUSY

BPI、スレーブパラレル

(SelectMAP)

出力 FPGA ビジーインジケー

タ。主に 50MHz 以上で動

作するスレーブパラレル

インターフェイスで使用。

Spartan-3A/3AN/3A DSPファミリの DOUT ピンと

同じ機能

BPI モード中には使用

しないが、アクティブ

に駆動

ユーザー I/O。BitGenのオプションが





になる


ピン名

コンフィギュ



ション中


ション後



UG332 (v1.4) 2008 年 7 月 1 日


コンフィギュレーション中のピンの動作

表 2-17、表 2-17、および表 2-18 に、 Spartan-3 ジェネレーション FPGA のさまざまなピンがコン

フィギュレーション中にどのように動作するかを示します。実際の動作は、 M2、 M1 および M0(M[2:0]) モードセレクトピン、またはオプションのプルアップ抵抗を制御するピン HSWAP、PUDC_B、HSWAP_EN (ピンの名前は Spartan-3 ジェネレーションファミリによって異なる ) の設

定に依存します。 M[2:0] モードセレクトピンはコンフィギュレーション中にアクティブかつ借用

されている I/O ピンを指定し、これらのピンの機能を決定します。 JTAG コンフィギュレーション

モードでは、コンフィギュレーションに使用されるユーザー I/O ピンはありません。

専用プルアップ抵抗コラムは、PUDC_B、HSWAP または HSWAP_EN 入力に関わらず、コンフィ

ギュレーション中に常にプルアップ抵抗が有効になっているピンを示します。コンフィギュレー

ション後、これらのピンの動作は、特定の BitGen オプションまたは FPGA アプリケーション自体

によって決定されます。

表 2-17、表 2-17、および表 2-18 は、コンフィギュレーション中に借用されるピン、または専用の

FPGA ピンを示します。これらのピンは一番上の列に示す FPGA コンフィギュレーションモード

別で一覧表示されています。表の各ピンには、コンフィギュレーション中に電源供給する電源レー

ルも示してあります。「2」などの数値は、関連するピンが I/O バンク 2 に位置し、VCCO_2 電源か

ら電源供給されていることを示します。 Spartan-3E および Spartan-3A/3AN/3A DSP FPGA には 4つの I/O バンクがあり、 Spartan-3 FPGA ファミリには 8 つの I/O バンクがあります。

ピンの名前は、各 Spartan-3 ジェネレーションデータシートにあるパッケージピン配置表および

フットプリント図に示す色に対応して色分けされています。黒色は専用 JTAG ピンを、黄色は専用

コンフィギュレーションピンを、水色はコンフィギュレーション後にユーザー I/O ピンとなる多目

的コンフィギュレーションピンを示します。



コンフィギュレーション中のピンの動作

Spartan-3A/3AN/3A DSP FPGA表 2-16 は、 Spartan-3A/3AN/3A DSP FPGA でコンフィギュレーション中に借用されているピン、

またはコンフィギュレーション専用ピンを示します。

表 2-16 : Spartan-3A/3AN/3A DSP FPGA : コンフィギュレーション中のピンの動作

ピン名

専用

プル

アップ

抵抗


SPI (シリアル

フラッシュ )

内部

マスタ SPI

BPI (パラレル

フラッシュ )JTAG スレーブ

シリアル


電源/I/O

バンク

IO* (ユーザー I/O)IP* (入力のみ)

–ピン配置

表参照

TDI あり TDI TDI TDI TDI TDI TDI TDI VCCAUXTMS あり TMS TMS TMS TMS TMS TMS TMS VCCAUXTCK あり TCK TCK TCK TCK TCK TCK TCK VCCAUXTDO あり TDO TDO TDO TDO TDO TDO TDO VCCAUX

PROG_B あり PROG_B PROG_B PROG_B PROG_B PROG_B PROG_B PROG_B VCCAUXDONE あり DONE DONE DONE DONE DONE DONE DONE VCCAUX

PUDC_B あり PUDC_B PUDC_B PUDC_B PUDC_B PUDC_B PUDC_B PUDC_B 0M2 あり 0 0 0 0 1 1 1 2M1 あり 0 0 1 1 0 1 1 2M0 あり 0 1 1 0 1 1 0 2

CCLK – CCLK(出力)

CCLK(出力)

CCLK(出力)

CCLK(入力)

CCLK (入力)

2

INIT_B あり INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B 2CSO_B – CSO_B CSO_B CSO_B 2DOUT – DOUT DOUT DOUT DOUT DOUT 2

MOSI/CSI_B – MOSI CSI_B CSI_B 2D[7:1] – D[7:1] D[7:1] 2

D0/DIN – DIN DIN D0 DIN D0 2RDWR_B – RDWR_B RDWR_B 2VS[2:0] あり VS[2:0] VS[2:0] 2A[25:0] – A[25:0] 1LDC2 – LDC2 1LDC1 – LDC1 1LDC0 – LDC0 1HDC – HDC 1

メモ : 1. 灰色のセルは、ピンがコンフィギュレーション中にハイインピーダンス (Hi-Z フローティング) 状態であることを示します。これらのピン

には、 PUDC_B 入力が Low の場合、コンフィギュレーション中にアクティブな各 VCCO 電源ピンに対するオプションの内部プルアップ抵抗があります。詳細は 60 ページの「コンフィギュレーション中のプルアップ抵抗」を参照してください。

2. Spartan-3E の HSWAP ピンおよび Spartan-3A/3AN/3A DSP の PUDC_B ピンの動作は同一で、名前のみが異なります。詳細は 60 ページの「コンフィギュレーション中のプルアップ抵抗」を参照してください。

3. 内部マスタ SPI モード、 M[2:0] = <0:1:1> は Spartan-3AN FPGA ファミリでのみ使用できます。このモードを使用中は、VCCAUX は 3.3V でなければなりません。

4. スレーブコンフィギュレーションモードでは、 CCLK は常に入力ピンです。マスタモードの CCLK は、 Spartan-3E では双方向の I/O ピンとして、 Spartan-3A/3AN/3A DSP FPGA では出力ピンとして扱う必要があります。

5. DOUT 出力は BUSY と示されておらず、 BUSY 機能は Spartan-3A/3AN/3A DSP FPGA では不要です。しかし、このピンは、スレーブパラレルコンフィギュレーション中でもトグルする可能性があるため、コンフィギュレーション中はユーザー機能に固定しないでください。 Spartan-3A/3AN/3A DSP FPGA では、 BUSY 出力ピンは不要かつ使用されません。 Spartan-3E FPGA とは異なり、 Spartan-3A/3A/3A DSP FPGA では、これらのデバイスのみでサポートされる BPI シリアルデイジーチェーンで DOUT ピンを使用します。



UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3E FPGA表 2-17 は、Spartan-3E FPGA でコンフィギュレーション中に借用されているピン、またはコンフィ

ギュレーション専用ピンを示します。

表 2-17 : Spartan-3E FPGA: コンフィギュレーション中のピンの動作

ピン名

専用プル

アップ

抵抗


SPI (シリ

アルフラッシュ )

BPI (パラ

レルフラッ

シュ )JTAG スレーブ

シリアル


電源/I/O

バンク

IO*(ユーザー I/O)IP* (入力のみ)

–ピン配置

表参照

TDI あり TDI TDI TDI TDI TDI TDI VCCAUXTMS あり TMS TMS TMS TMS TMS TMS VCCAUXTCK あり TCK TCK TCK TCK TCK TCK VCCAUXTDO あり TDO TDO TDO TDO TDO TDO VCCAUX

PROG_B あり PROG_B PROG_B PROG_B PROG_B PROG_B PROG_B VCCAUXDONE あり DONE DONE DONE DONE DONE DONE VCCAUX

HSWAP あり HSWAP HSWAP HSWAP HSWAP HSWAP HSWAP 0M2 – 0 0 0 1 1 1 2M1 – 0 0 1 0 1 1 2M0 – 0 1 0 = Up

1 = Down1 1 0 2

CCLK–

CCLK(I/O)

CCLK(I/O)

CCLK(I/O)

CCLK(入力)

CCLK (入力)

2

INIT_B あり INIT_B INIT_B INIT_B INIT_B INIT_B 2CSO_B – CSO_B CSO_B CSO_B 2

DOUT/BUSY – DOUT DOUT BUSY DOUT BUSY 2MOSI/CSI_B – MOSI CSI_B CSI_B 2

D[7:1] – D[7:1] D[7:1] 2D0/DIN – DIN DIN D0 DIN D0 2

RDWR_B – RDWR_B RDWR_B 2VS[2:0] – VS[2:0] (メモ 4) 2A[23:17] – (メモ 4) A[23:17] 2A[16:0] – A[16:0] 1LDC2 – LDC2 1LDC1 – LDC1 1LDC0 – LDC0 1HDC – HDC 1

メモ : 1. 灰色のセルは、ピンがコンフィギュレーション中にハイインピーダンス (Hi-Z フローティング) 状態であることを示します。これらのピ

ンには、 HSWAP 入力が Low の場合、コンフィギュレーション中にアクティブな各 VCCO 電源ピンに対するオプションの内部プルアップ抵抗があります。詳細は、 60 ページの「コンフィギュレーション中のプルアップ抵抗」を参照してください。

2. Spartan-3E の HSWAP ピンおよび Spartan-3A/3AN/3A DSP の PUDC_B ピンの動作は同一で、名前のみ異なります。詳細は、60 ページの「コンフィギュレーション中のプルアップ抵抗」を参照してください。

3. スレーブコンフィギュレーションモードでは、 CCLK は常に入力ピンです。マスタモードの CCLK は、 Spartan-3E FPGA では双方向 I/O ピンとして扱う必要があります。

4. Spartan-3E FPGA で、マスタ SPI モードで使用される VS[2:0] ピンは、 BPI モードの A[19:17] アドレスピンと共有されます。



コンフィギュレーション中のデフォルト I/O 規格

Spartan-3 FPGA表 2-18 は、 Spartan-3 FPGA でコンフィギュレーション中に借用されているピン、またはコンフィ

ギュレーション専用ピンを示します。のコンフィギュレーションピンを示します。

コンフィギュレーション中のデフォルト I/O 規格

コンフィギュレーション中 (FPGA の初期電源投入時、 PROG_B が Low にパルスされた後)、また

はマルチブートによるコンフィギュレーション/再コンフィギュレーション中、FPGA の I/O ピンは

コンフィギュレーションされません。しかし、コンフィギュレーションプロセスで使用された

FPGA ピンは、表 2-19 に示す設定にあらかじめ指定されています。

表 2-18 : Spartan-3 FPGA ファミリにおけるコンフィギュレーション中のピンの動作

ピン名専用プル

アップ抵抗


マスタパラレル

JTAG スレーブシリアル


電源/I/O

バンク

IO* (ユーザー I/O)IP* (入力のみ)

–ピン配置

表参照

TDI あり TDI TDI TDI TDI TDI VCCAUXTMS あり TMS TMS TMS TMS TMS VCCAUXTCK あり TCK TCK TCK TCK TCK VCCAUXTDO あり TDO TDO TDO TDO TDO VCCAUX

PROG_B あり PROG_B PROG_B PROG_B PROG_B PROG_B VCCAUXDONE あり DONE DONE DONE DONE DONE VCCAUX

HSWAP_EN あり HSWAP_EN HSWAP_EN HSWAP_EN HSWAP_EN HSWAP_EN VCCAUXM2 あり 0 0 1 1 1 VCCAUXM1 あり 0 1 0 1 1 VCCAUXM0 あり 0 1 1 1 0 VCCAUX

CCLKあり

CCLK(I/O)

CCLK(I/O)

CCLK(入力)

CCLK (入力)

VCCAUX

INIT_B あり INIT_B INIT_B INIT_B INIT_B 4CS_B – CS_B CS_B 5

DOUT/BUSY – DOUT BUSY DOUT BUSY 4D[7:4] – D[7:4] D[7:4] 5D[3:1] – D[3:1] D[3:1] 4

D0/DIN – DIN D0 DIN D0 4RDWR_B – RDWR_B RDWR_B 5

メモ : 1. 灰色のセルは、ピンがコンフィギュレーション中にハイインピーダンス (Hi-Z フローティング) 状態であることを示します。これらのピ

ンには、 HSWAP 入力が Low の場合、コンフィギュレーション中にアクティブな各 VCCO 電源ピンに対するオプションの内部プルアップ抵抗があります。

2. スレーブコンフィギュレーションモードでは、 CCLK は常に入力ピンです。マスタモードの CCLK は、双方向 I/O ピンとして扱う必要があります。

表 2-19 : コンフィギュレーション中のデフォルト I/O 規格設定

ピン I/O 規格出力駆動スルーレート

すべて (CCLK を含む) LVCMOS25 8mA Slow



UG332 (v1.4) 2008 年 7 月 1 日


デフォルトでは、I/O ピンは LVCMOS25、または 2.5V 低電圧 CMOS に設定されています。設定は、

専用ピンと多目的ピンの両方に共通です。ただし、多目的ピンは、関連する I/O バンクに適用された

電圧によって異なる電圧で駆動できます。

専用コンフィギュレーションピン (72 ページの表 2-17 および 73 ページの表 2-18 参照) は常に

VCCAUX により電源供給されます。 Spartan-3 および Spartan-3E FPGA ファミリでは、表 2-18 に示

すとおり、VCCAUX は常に 2.5V です。しかし、Spartan-3A/3A DSP FPGA の VCCAUX 電圧は 2.5Vまたは 3.3V にできます。 Spartan-3AN FPGA では、 VCCAUX は常に 3.3V です。

多目的コンフィギュレーションピンの出力は、関連する VCCO 電源レールの電圧を適切に設定するこ

とで、ほかの電圧で動作します。 Spartan-3A/3A DSP (および内部マスタ SPI モード以外での Spartan-3AN FPGA) と Spartan-3E FPGA では、多目的コンフィギュレーションピンは VCCO_2 レール、およ

び BPI モードでは VCCO_1 レールで電源供給されます。 Spartan-3 FPGA では、多目的コンフィギュ

レーションピンは VCCO_4 レール、およびパラレルコンフィギュレーションモードでは VCCO_5レールで電源供給されます。通常は、コンフィギュレーション電圧を 2.5V または 3.3V に設定します。

VCCO 電源に変更を加えると、 I/O の駆動特性も変わります。たとえば、 VCCO = 3.3V では、 High に駆

動中の出力 ( IOH) は、およそ 12 ～ 16mA に増加し、Low に駆動中の出力 (IOL) は、8mA のままです。

Spartan-3 および Spartan-3E ファミリでは、必要な場合は VCCO を 1.8V に設定できます。

Spartan-3A/3AN/3A DSP ファミリでは、 VCCO2T の低しきい値要件が 2.0V であるため、コン

フィギュレーション中に VCCO_2 を 1.8V にすることはできません。しかし、コンフィギュレー

ション後は VCCO2T が適用されないため、DONE ピンが High になった後で VCCO_2 を 1.8V ある

いはそれ以下に減少できます。あるいは、減少できます。VCCO = 1.8V では、High で駆動中の出力

( IOH ) は、およそ 6 ～ 8mA にわずかに減少し、 Low に駆動中の出力 (IOL) は、 8mA のままです。出力電圧は VCCO レベルによって決定され、 LVCOMOS18 では 1.8V、 LVCMOS25 では 2.5V、

LVCMOS33 では 3.3V となります。

表 2-20 : サポートされたコンフィギュレーションインターフェイスの電圧

FPGA ファミリ

専用ピン多目的ピン

サポートされた VCCAUX 電圧オプション

多目的コンフィギュレー

ションピンの

電源レール

サポートされたコンフィ

ギュレーション電源電圧

オプション

Spartan-3ASpartan-3A DSP

FPGA

2.5V

3.3VVCCO_2

(場合により VCCO_1)

2.5V

3.3VSpartan-3AN(1) 3.3V

Spartan-3E FPGA

2.5VVCCO_2


2.5V

3.3V

Spartan-3 FPGA 2.5VVCCO_4


2.5V

3.3V

メモ : 1. 内部マスタ SPI モードの Spartan-3AN FPGA では、多目的ピンを使用しないため、 3.3V の VCCAUX 電源

のみが必要です。ほかのコンフィギュレーションモードでは、多目的ピンが用いられます。



HSWAP、 M[2:0]、および VS[2:0] ピンのデザインの考察


Spartan-3E および Spartan-3A/3AN/3A DSP FPGA は、従来の Spartan FPGA ファミリとは異なり

ます。ほぼすべての Spartan-3E/3A/3AN/3A DSP 多目的コンフィギュレーションピンが、コンフィ

ギュレーション完了後、全機能を備えたユーザー I/O ピンとして使用できます。

HSWAP または PUDC_B ピン、モードセレクトピン (M[2:0])、および変数セレクトピン (VS[2:0])には、コンフィギュレーション開始時に、有効かつ安定したロジック値が必要です。 VS[2:0] は、マ

スタ SPI コンフィギュレーションモードでのみ使用されます。 M[2:0] ピンおよび VS[2:0] ピンの

レベルは、 INIT_B ピンが High に戻ったときにサンプルされます。タイミング例は、図 2-6 を参照


HSWAP または PUDC_B ピンは、表 2-20 に示すように、 FPGA のユーザー I/O ピンが、コンフィ

ギュレーション中に関連する VCCO 電源ピンにプルアップ抵抗があるかどうかを決定します。

HSWAP または PUDC_B は、コンフィギュレーション開始時に有効である必要があり、コンフィ

ギュレーションプロセス中にも安定していなければなりません。

各コンフィギュレーションモードの詳細な回路は、 HSWAP または PUDC_B、 M[2:0]、および

VS[2:0] に必要なロジック値を示しますが、アプリケーションがロジックを Low または High の値

を提供する方法は特定していません。 HSWAP または PUDC_B、M[2:0]、および VS[2:0] ピンは専

用ピンであるか、 FPGA アプリケーションによって再利用されます。

専用の HSWAP、 PUDC_B、 M[2:0]、および VS[2:0] ピン

HSWAP または PUDC_B、 M[2:0]、および VS[2:0] ピンがコンフィギュレーション後に FPGA アプリケーションで不要な場合は、これらのピンを適切なコンフィギュレーション回路図に示す

VCCO または GND 電源レールに直接接続します。

またはオプションで、外部プルアップまたはプルダウン抵抗を使用し、適切なロジックレベルに設

定します。外部抵抗は、デバック用にロジックレベルを一時的に変更できます。これらのピンの一

部には、コンフィギュレーション中に専用のプルアップ抵抗があります。推奨する抵抗の値につい

ては、 63 ページの表 2-14 を参照してください。

不要な電流パスを回避するため、これらのピンのコンフィギュレーション後の動作を必ず定義して

ください。この例は、 49 ページの「小消費電力でのコンフィギュレーション後の M[2:0] の定義」


コンフィギュレーション後の HSWAP、 PUDC_B、 M[2:0]、および VS[2:0] ピンの再利用

コンフィギュレーション後に HSWAP または PUDC_B、 M[2:0]、および VS[2:0] ピンを再利用す

るには、プルアップまたはプルダウン抵抗を使用して、適切なコンフィギュレーション回路図に示

すロジック値に設定します。これらのピンの一部には、コンフィギュレーション中に専用のプル

アップ抵抗があります。推奨する抵抗の値については 63 ページの表 2-14 を参照してください。

アプリケーションで使用できるも弱い外部プルアップまたはプルダウン抵抗値を使用します。抵抗にはコンフィギュレーション中にロジックを Low または High にするかを決定できるだけの強

さが必要です。しかし、コンフィギュレーション後、 HSWAP または PUDC_B、 M[2:0]、または

VS[2:0] ピンを駆動するときに、外部出力ドライバはプルアップまたはプルダウン抵抗値を克服し、

適切なロジックレベルを生成できるだけの強さが必要です。たとえば、 560Ω のプルダウン抵抗を

克服するには、 3.3V FPGA I/O ピンで 6mA 以上のドライバを使用しなければなりません。



UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3E HSWAP の考察

Spartan-3E FPGA では、76 ページの表 2-21 に示すとおり、HSWAP のロジックレベルが M[2:0] および VS[2:0] のロジックレベルを決定します。アプリケーションで HSWAP を High にする必要が

ある場合、VCCO_0 への専用の内部プルアップが利用可能ですが、特に VCCO_0 (HSWAP) の前に

VCCO_2 (コンフィギュレーション) が適用される可能性がある際は、3.3 ～ 4.7kΩ の外部抵抗の利

用を推奨します。初期の Spartan-3E シリコン (ステップ 0) では、HSWAP に内部プルアップを使用

する場合、 VCCAUX の前に VCCINT を適用する必要がありました。

コンフィギュレーション中にアプリケーションで HSWAP を Low にする場合は、HSWAP ピンは、

GND に接続するか、 GND への適切なサイズの外部プルダウン抵抗を使用して Low にプルダウン

する必要があります。ピン自体に VCCO_0 への内部プルアップ抵抗があるため、 63 ページの表

2-14 に示すように、外部レジスタは、コンフィギュレーション中に使用される I/O 規格に応じて、

HSWAP のロジックを Low にできるだけの強度が必要です。

HSWAP の定義後、表 2-21 を使用して M[2:0] および VS[2:0] のロジック値を定義します。

ユーザー I/O になる多目的ピン

コンフィギュレーション中に使用されたすべての多目的 I/O ピンは、コンフィギュレーション完了

後、すべての機能を装備した I/O ピンとなります。図 2-6 に、いくつかのコンフィギュレーション

制御信号の波形を示します。 Spartan-3E および Spartan-3A/3AN/3A DSP FPGA では、M[2:0] モー

ドピン、マスタ SPI モードでの VS[2:0] ピン、 CCLK ピン、および HSWAP または PUDC_B ピンはコンフィギュレーション中に使用されます。コンフィギュレーション完了後、これらはユー

ザー I/O ピンとして使用できます。

CCLK を除くすべての多目的 I/O ピンは、 FPGA スタートアップシーケンス中の GTS サイクルの

直後に FPGA アプリケーションで使用できるようになります。 GTS サイクルのタイミングは

BitGen の GTS_cycle オプションで制御されます。

CCLK コンフィギュレーションクロックはすべてのコンフィギュレーションシーケンスが完了す

るまでユーザー定義の I/O になりません。

詳細は、第 12 章「イベントのシーケンス」を参照してください。

表 2-21 : HSWAP、 M[2:0] および VS[2:0] のプルアップまたはプルダウン抵抗値

HSWAP の値コンフィギュレーション

中の I/O プルアップ抵抗

HSWAP、 M[2:0]、または VS[2:0] のロジックレベルを定義するために必要な抵抗値

High Low

0 有効関連する VCCO 電源の内部プルアッ

プ抵抗を介して High にプルアップ。

外部プルアップ抵抗は不要

63 ページの表 2-14 に示すように、

GND への適切なサイズのプルダウン

抵抗を使用して Low にプルダウンさ

れる

1 無効関連する VCCO 電源に対する 3.3 ～4.7kΩ の抵抗を使用して High にプル

アップされる

GND への 3.3 ～4.7kΩ の抵抗を使用

して GND にプルダウンされる




図 2-6 : 多目的ピンがアクティブになるときを示す定型化したコンフィギュレーション波形

INIT_B

M[2:0]

VS[2:0]

HSWAP

DONE

CCLK

0 1 2 3 4 5 6 7Startup Sequence

DONE_cycle

GTS_cycle

Setup Startup

Bitstream Loading

VALID

VALID

VALID

User I/O

User I/O

User I/O

User I/O

User I/O

UG332_c2_04_111506

PUDC_B

(Master SPI)



UG332 (v1.4) 2008 年 7 月 1 日




第 3 章

マスタシリアルモード

マスタシリアルコンフィギュレーションモードでは、目的に合うように設計されたザイリンクス

Platform Flash PROM を利用して、Spartan®-3 ジェネレーション FPGA をコンフィギュレーション

します。マスタシリアルモードでは、 XCFxxS シリアル PROM で提供されるシリアルインター

フェイスおよび XCFxxP シリアル/パラレル PROM のシリアルインターフェイスオプションを使

用します。

ザイリンクス Platform Flash PROM には、次に述べるシステム上の利点があります。

• 単純なインターフェイス。コンフィギュレーションに使用される FPGA ピン数が少。

• 各コンフィギュレーションビットのコストが小。

• いかなるシリアル PROM においても、PROM および FPGA 間のビット幅が大なため、コン

フィギュレーション時間が短。

• 小型のパッケージフットプリント。

• 統合された JTAG インターフェイスを介したインシステムでのプログラムおよび再プログラム。

• ザイリンクス iMPACT プログラミングソフトウェアによる完全サポート。

• 複数の I/O および JTAG 電圧範囲によって、システムの柔軟性が大。

• 共通パッケージフットプリント内での周波数移行が可能 (詳細は、 36 ページの表 1-3 参照)。

• ザイリンクス製品は、ザイリンクスにより販売およびサポートされ、製品寿命が長く信頼性が

ある。

マスタシリアルモード (M[2:0] = <0:0:0>) では、図 3-1、図 3-2 および図 3-3 に図示するように、

Spartan-3 ジェネレーション FPGA は付属のザイリンクス Platform Flash PROM からコンフィギュ

レーションを実行します。

これらの図では、オプションのコンポーネントを灰色で示し、「NO LOAD」に指定しています。た

とえば、Bit Gen オプション ProgPin のプルアップは、PROG_B ピンおよび VCCAUX 間にプルアッ

プ抵抗を内部接続しますが、ここでは VCCAUX への 4.7kΩ の外部プルアップ抵抗の使用を推奨し

ます。この外部プルアップ抵抗は既知のプルアップ値を提供し、内部プルアップのみを使用するよ

り強度が高くなります (データシートの仕様では大 12kΩ)。

FPGA は、内部オシレータから付属の Platform Flash PROM に CCLK 出力を送信します。PlatformFlash PROM はこれに対応して、ビットシリアルデータを FPGA の DIN 入力に送信し、FPGA はこのデータを CCLK の各立ち上がりエッジで受信します。

すべての FPGA モードセレクトピン M[2:0] は、FPGA の INIT_B 出力が初に High になった時

点でサンプルされ、そのときに Low である必要があります。

88 ページの「デイジーチェーン接続のコンフィギュレーション」に述べるデイジーチェーン接続

のアプリケーションでは、 FPGA の DOUT ピンが使用されます。単体の FPGA を使用したアプリ

ケーションでは、FPGA の DOUT ピンは非アクティブですが、内部抵抗を介して High にプルアッ

プされます。






UG332 (v1.4) 2008 年 7 月 1 日


マスタシリアルインターフェイスは Spartan-3 ジェネレーション FPGA 間でわずかに異なります。

• 80 ページの図 3-1 は、FPGA の VCCAUX 電源が 2.5V の場合における、Spartan-3E および Spartan-3A/3A DSP FPGA のマスタシリアルコンフィギュレーションインターフェイスを示します。

Spartan-3E FPGA は常に VCCAUX = 2.5V です。 Spartan-3A および Spartan-3A DSP FPGA では、

VCCAUX = 2.5V および 3.3V の両方をサポートしています。81 ページの表 3-1 に FPGA/PROM 接続を一覧表示します。

• 82 ページの図 3-2 に、VCCAUX = 3.3V の場合における、Spartan-3A/3AN/3A DSP FPGA のマ

スタシリアルコンフィギュレーションインターフェイスを示します。 Spartan-3AN FPGA は常に VCCAUX = 3.3V です。 81 ページの表 3-1 に FPGA/PROM 接続を一覧表示します。

• 83 ページの図 3-3 に、 Spartan-3 FPGA のマスタシリアルコンフィギュレーションインター

フェイスを示します。

図 3-1 : Platform Flash PROM を使用したマスタシリアルモード

(Spartan-3E または Spartan-3A/3A DSP FPGA、 VCCAUX = 2.5V)

TMS

TDO

TCK

TDI

VCCINT

VCCAUX +2.5V

INIT_B

VCCO_2

CCLKDIN

PROG_B DONE

GND

+1.2V

D0

CF

VCCINT

CLK

HSWAP VCCO_0P VCCO_0

Spartan-3E

XCFxxS = +3.3VXCFxxP = +1.8V

CE

M2M1

‘0’‘0’

M0

Serial Master Mode

‘0’OE/RESET

V

GND

TMSTCK

TDI

TDOVCCJ

VCCO V

CEO

Platform FlashXCFxx3

30

4.7k

DOUT

J

NO

LO

AD

NO

LO

AD

PUDC_B

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

J

2.5V3.3V >68

0

JTAGVoltage Resistors

Spartan-3A (2.5V)

UG332_c3_03_040107

+2.5V

PROGRAM

1

14

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

= Dedicated internal pull-up resistor

V

4.7k

NO

LO

AD

Spartan-3A

Spartan-3A DSP (2.5V)

Spartan-3A

DS

P



表 3-1 : Spartan-3E/Spartan-3A/3A DSP FPGA の接続

FPGA ピンPlatform Flash

PROM ピン説明

DIN D0CCLK CLK このトレースでのシグナルインテグリティを確認。詳細は、56

ページの「CCLK デザインの考察」を参照

INIT_B OE/RESET FPGA は初期化中に PROM をリセットし、その後、コンフィ

ギュレーション中に PROM データの送信を有効にする

DONE CE FPGA はコンフィギュレーション中に PROM を有効にする。

DONE 出力は、 FPGA の VCCAUX 電源で電源供給される

PROG_B CF VCCO_2 VCCO Spartan-3E FPGA : 1.8V、 2.5V、または 3.3V

Spartan-3A/3A DSP FPGA : 2.5V または 3.3V ( VCCO2T のため、

1.8V にはできない。VCCO2T はコンフィギュレーション後には適

用されない)VCCJ PROM JTAG 出力電圧。 3.3V の場合、 FPGA の JTAG 入力を

電流制限抵抗 (>68Ω) で保護



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図 3-2 : Platform Flash PROM を使用したマスタシリアルモード (Spartan-3A/3AN/3A DSP FPGA、 VCCAUX = 3.3V)

TMS

TDO

TCK

TDI

VCCINT

VCCAUX +3.3V

INIT_B

VCCO_2

CCLKDIN

PROG _B DONE

GND

+1.2V

D0

CF

VCCINT

CLK

VCCO_0P VCCO_0

Spartan-3A/3AN (3.3V)

PROGRAM


CE

M2M1

‘0’‘0’

M0

Serial Master Mode

‘0’OE /RESET

GND

TMS

TCK

TDI

TDO

VCCJ

VCCO

CEO

Platform FlashXCFxx3

30Ω

VCCAUX

4.7k

Ω4.

7kΩ

DOUT

NO

LO

AD

NO

LO

AD

NO

LO

AD

PUDC_B

VREF

TMS

TCK

TDO

TDI

N .C.N .C.

1

14

+3.3V

+3.3V

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

UG332_c3_15_052107= Dedicated internal pull-up resistor

+3.3V+3.3V

+3.3V

Spartan-3A DSP (3.3V)



図 3-3 : Platform Flash PROM を使用したマスタシリアルモード (Spartan-3 FPGA)UG332_c3_16_112206

+2.5VVCCAUX

PROG_B DONE

GND

VCCO_4 V

Master Serial Mode

V

4.7

kΩ

TMS

TDO

TCK

TDI

NO

LO

AD

M2M1

‘0’‘0’

M0‘0’

CCLK

INIT_B

VCCINT

+1.2V

P HSWAP_EN

Spartan-3

D0

CF

VCCINT

CLK


CE

OE/RESET

GND

TMSTCK

TDI

TDOVCCJ

VCCO V

CEO

J

DOUT

DIN

330

Ω

NO

LO

AD

V

Platform FlashXCFxx

4.7

kΩ

NO

LO

ADVREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

J

Xili

nx

Cab

le H

ead

er(J

TA

G I

nter

face

)

PROGRAM

2.5V3.3V 68Ω

0Ω



表 3-2 : Spartan-3 FPGA の Platform Flash PROM への接続


PROM ピン説明

DIN D0

CCLK CLK このトレースでシグナルインテグリティを確認。 56 ページ

の「CCLK デザインの考察」を参照。CCLK 出力は FPGA のVCCAUX 電源で電源供給

INIT_B OE/RESET FPGA は初期化中に PROM をリセットし、その後、コンフィ

ギュレーション中に PROM データの送信を有効にする

DONE CE FPGA はコンフィギュレーション中に PROM を有効にする。

DONE 出力は、 FPGA の VCCAUX 電源で電源供給される

PROG_B CF



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マスタシリアルモードの接続

表 3-3 に、マスタシリアルモードのコンフィギュレーションで使用されるさまざまな FPGA ピン

を示します。

VCCO_4 VCCO 1.8V、 2.5V、または 3.3V

VCCJ PROM JTAG 出力電圧。 3.3V の場合、 FPGA の JTAG 入力

を電流制限抵抗 (>68Ω) で保護

表 3-2 : Spartan-3 FPGA の Platform Flash PROM への接続 (続き)


PROM ピン説明

表 3-3 : マスタシリアルコンフィギュレーションモードの接続

ピン名入力/出力説明コンフィギュレーション中コンフィギュレー

ション後

Spartan-3E FPGA :HSWAP


Spartan-3A DSPFPGA :

PUDC_BSpartan-3 FPGA :

HSWAP_EN

入力

ユーザー I/O プルアップ制御。コン

フィギュレーション中に Low の場

合は、各 I/O バンク VCCO 入力の全

I/O ピンのプルアップ抵抗を有効に

する

0 : コンフィギュレーション中は

プルアップ


コンフィギュレーション中に

有効なロジックレベルで駆動

Spartan-3:専用ピン ( コンフィギュレーション後は無視 )Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP:ユーザー I/O

M[2:0] 入力

モードセレクト。 FPGA のコンフィ

ギュレーションモードを選択

M2 = 0、 M1 = 0、 M0 = 0。INIT_B が Highになるとサン

プルされる

ユーザー I/O

DIN 入力シリアルデータ入力 PROM の D0 出力からシリア

ルデータを受信

ユーザー I/O

CCLK 出力

コンフィギュレーションクロック。

FPGA の内部オシレータで生成。

BitGen の ConfigRate オプションで

周波数を制御。 CCLK PCB トレー

スが長い、または複数の接続がある

場合は、シグナルインテグリティ保

持のため、この出力を終了

PROM の CLK クロック入力

を駆動

Spartan-3 :専用ピン

Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP :ユーザー I/O。

未使用時には

High または Lowに駆動

P



電圧の互換性

電圧の互換性

Platform Flash PROMPlatform Flash PROM の VCCINT 電源は、シリアル XCFxxS Platform Flash PROM では 3.3V、シ

リアル/パラレル XCFxxP PROM では 1.8V である必要があります。

DOUT 出力

シリアルデータ出力単一の FPGA を用いたデザイ

ンでは不使用。 DOUT はプル

アップでアクティブに駆動し

ない。シリアルデイジー

チェーンコンフィギュレー

ションでは、チェーン内の後続

FPGA の DIN 入力に接続 (89ページの図 3-4 参照)

ユーザー I/O

INIT_B

オープンドレイン

の双方向 I/O

初期化インジケータ。アクティブ

Low。コンフィギュレーション開始

時のメモリ初期化プロセスでは

Low。メモリ初期化の後で、モー

ドセレクトピンのサンプル時にリ

リース

PROM の OE/RESET 入力に

接続。 FPGA はコンフィギュ

レーション開始時に PROM のアドレスカウンタを初期化し、


出力可能にする。 PROM は、

PROM が POR (パワーオンリセット ) の状態になるまで、

FPGA を初期化の状態に保持。


CRC エラーが検出された場合

には、FPGA は再度 INIT_B をLow に駆動

ユーザー I/O。ア

プリケーション

で未使用の場合、

フローティング

を回避するため、

High に駆動。「コ

ンフィギュレー

ション後」のINIT_B 参照。

DONE

オープンドレイン

の双方向 I/O

FPGA のコンフィギュレーション完

了。コンフィギュレーション中は

Low。 FPGA のコンフィギュレー

ションが正常に完了後、 High になる

PROM のチップイネーブル

CE 入力に接続。コンフィギュ

レーション中に PROM を有効

にする。コンフィギュレーショ

ン後、 PROM を無効にする

High の場合は

FPGA のコン

フィギュレー

ションの正常な

完了を示す

PROG_B 入力

FPGA のプログラム。アクティブ

Low。 500ns 以上 Low にアサートさ

れると、PROG_B が High に戻った

後でコンフィギュレーションメモ

リを初期化し、 DONE および

INIT_B ピンをリセットしてコン

フィギュレーションプロセスを再

実行する

コンフィギュレーション中は、

コンフィギュレーションを開

始するために High である必要

がある。PROM の CF ピンに接

続すると、JTAG PROM プログ

ラミングアルゴリズムが

FPGA を再プログラムできる

Low に駆動し、

FPGA の再プロ

グラムのために

リリースする

表 3-3 : マスタシリアルコンフィギュレーションモードの接続 (続き)

ピン名入力/出力説明コンフィギュレーション中コンフィギュレー

ション後



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FPGA

VCCAUX が 2.5V の Spartan-3E および Spartan-3A/3A DSP FPGASpartan-3E または Spartan-3A/3A DSP FPGA の VCCO_2 電源入力および Platform Flash PROMの VCCO 電源入力は同電圧である必要があります。 2.5V のみのインターフェイスはすべての信号

が同じ電圧なので、も容易です。 3.3V のインターフェイスもサポートされていますが、 FPGA のPROG_B および DONE ピンは、通常は 2.5V の FPGA VCCAUX 電源で電源供給されているため、

特に注意が必要です。 Spartan-3E FPGA の詳細は、アプリケーションノート XAPP453 : 『Spartan-3 FPGA の 3.3V コンフィギュレーション』を、 Spartan-3A/3A DSP FPGAの詳細は、アプリケー

ションノート XAPP459 : 『Spartan-3 Generation FPGA のユーザー I/O ピンへ大きな変動のシング

ルエンド信号をインターフェイスする際にカップリング影響を除去』を参照してください。

Spartan-3 FPGASpartan-3 FPGA の VCCO_4 電源入力および Platform Flash PROM の VCCO 電源入力は同じ電圧

である必要があります。 2.5V のみのインターフェイスはすべての信号が同電圧なので、も容易で

す。 3.3V のインターフェイスもサポートされていますが、 FPGA の PROG_B、 DONE、および

CCLK ピンは、通常は 2.5V の FPGA VCCAUX 電源で電源供給されているため特に注意が必要で

す。詳細は、アプリケーションノート XAPP453 : 『Spartan-3 FPGA の 3.3V コンフィギュレーショ

ン』を参照してください。

JTAG インターフェイス

Platform Flash PROM がチェーン内の後のデバイスである場合、 JTAG インターフェイスの電圧

は PROM の VCCJ 電源で容易に制御できます。 FPGA の VCCAUX 電圧が 2.5V で、 JTAG チェー

ンも 2.5V の場合、インターフェイスは単純です。 3.3V の JTAG インターフェイスを作成するには、

FPGA の VCCAUX 電源が 2.5V の場合でも、 VCCJ を 3.3V に接続し、 FPGA の TDI、 TMS、およ

び TCK JTAG 入力に電源制限抵抗を付けます。

Spartan-3A/3A DSP FPGA の VCCAUX 電源は 2.5V またには 3.3V にできます。 VCCAUX が 3.3Vの場合は、 3.3V JTAG インターフェイスも容易です。電流制限抵抗は不要です。

詳細は、 208 ページの「JTAG ケーブルの電圧の互換性」を参照してください。

サポートされている Platform Flash PROM表 3-4 には、 1 つの Spartan-3 ジェネレーション FPGA をプログラムできる小の Platform FlashPROM を示します。複数 FPGA がデイジーチェーン接続したアプリケーションでは、さまざまな

FPGA ビットストリームの合計を含むことができる大きさの Platform Flash PROM が必要です。






サポートされている Platform Flash PROM

8Mb の PROM を必要とする FPGA デザインには、2 つの使用可能なデザインソリューションがあ

ります。表 3-4 に示すように、 1 つの 8 Mb XCF08P パラレル/シリアル PROM または 2 つのカス

ケード接続されたシリアル PROM のどちらかを使用します。 2 つの XCFxxS PROM には 3.3V のVCCINT 電源があり、XCF08P には 1.8V VCCINT 電源が必要です。ボードに既存の 1.8V の電源がな

い場合、 2 つの XCFxxS PROM をカスケード接続するソリューションを推奨します。

表 3-4 : Spartan-3 ジェネレーション FPGA および小の Platform Flash PROM をプログラム

するビット数

ファミリ FPGA コンフィギュレーションビット数

小のプラットフォームフラッシュ PROM

Spartan-3A

(Spartan-3AN)

XC3S50A 437,312 XCF01S

XC3S200A 1,196,128 XCF02S

XC3S400A 1,886,560 XCF02S

XC3S700A 2,732,640 XCF04S

XC3S1400A 4,755,296XCF08Pまたは

XCF04S + XCF02S

Spartan-3A DSPXC3SD1800A 8,197,280

XCF08Pまたは

2つのXCF04S PROM

XC3SD3400A 11,718,304 XCF16P

Spartan-3E

XC3S100E 581,344 XCF01S

XC3S250E 1,353,728 XCF02S

XC3S500E 2,270,208 XCF04S

XC3S1200E 3,841,184 XCF04S

XC3S1600E 5,969,696XCF08Pまたは

XCF04S + XCF02S

Spartan-3

XC3S50 439,264 XCF01S

XC3S200 1,047,616 XCF01S

XC3S400 1,699,136 XCF02S

XC3S1000 3,223,488 XCF04S

XC3S1500 5,214,784XCF08Pまたは

XCF04S + XCF02S

XC3S2000 7,673,024XCF08P

または 2 x XCF04S

XC3S400A 11,316,864 XCF16P

XC3S5000 13,271,936 XCF16P



UG332 (v1.4) 2008 年 7 月 1 日


CCLK 周波数

マスタシリアルモードでは、 FPGA の内部オシレータがコンフィギュレーションクロック周波数

を生成します。 FPGA は、 CCLK 出力ピンにこのクロックを供給し、 PROM の CLK 入力ピンを駆

動します。 FPGA は、一番低い周波数でコンフィギュレーションを開始し、コンフィギュレーション

ビットストリームで指定されている場合は、残りのコンフィギュレーションプロセス中に周波数を

増加します。大周波数は、 BitGen の ConfigRate オプションで指定します。表 3-5 は、さまざま

な Platform Flash PROM および I/O 電圧に対する大の ConfigRate 設定を、MHz で測定された周

波数にほぼ等しい値で示します。これらの値は、適切な Spartan-3E または Spartan-3A/3AN/3ADSP データシートの小 CCLK 周期を使用して決定されています。 XCFxxS PROM の大

ConfigRate は、1.8V に低下しています。 Spartan-3A/3AN/3A DSP FPGA には、より高い VCCO_2POR (パワーオンリセット ) 電圧しきい値があるため、 1.8V のコンフィギュレーションインター

フェイスはサポートしません。詳細は、 252 ページの「POR (パワーオンリセット )」を参照してく

ださい。

デイジーチェーン接続のコンフィギュレーション

アプリケーションで複数 FPGA が必要で、それぞれのコンフィギュレーションが異なる場合、 89ページの図 3-4 に示すように、デイジーチェーンを使用して FPGA をコンフィギュレーションしま

す。 Platform Flash PROM に接続された FPGA には、マスタシリアルモード (M[2:0] = <0:0:0>) を使用し、デイジーチェーン内のその他の FPGA には、スレーブシリアルモード (M[2:0] = <1:1:1>)を使用します。マスタ FPGA (図中左側の FPGA) が Platform Flash からのコンフィギュレーション

データのロードを完了後、マスタデバイスは DOUT 出力ピンを介して、CCLK の立ち下りエッジで

デイジーチェーンの後続デバイスにデータを送信します。

また、デイジーチェーンを正常にコンフィギュレーションするには、チェーンに含まれる全 FPGAの DONE_cycle 設定の後で、 BitGen の GTS_cycle オプションをスタートアップ段階に設定します。

これは、デフォルト設定です。オプションで、 GTS_cycle:Done に設定します。

ギャングまたはブロードサイドコンフィギュレーション

「デイジーチェーン接続のコンフィギュレーション」は、デザインが異なり、通常、アレイサイズが

異なる複数の FPGA をロードするために設計されています。しかし、アプリケーションの一部には、

同じビットストリームでプログラムされる複数かつ同一の FPGA を含むものがあります。 FPGA をデイジーチェーン接続し、複数の同じビットストリームのコピーを保存する代わりに、

89 ページの図 3-5 に示すように、「ギャングまたはブロードサイドコンフィギュレーション」は複

数かつ同一の FPGA を同じビットストリームでプログラムします。

表 3-5 : Platform Flash を使用した大 ConfigRate 設定 (シリアルモード、コマーシャル範囲)

Platform Flash のデバイス番号

I/O 電圧 (VCCO_2、 VCCO)

Spartan-3E ConfigRate 設定

Spartan-3A/3AN/3A DSP ConfigRate 設定

XCF01SXCF02SXCF04S

3.3V または 2.5V 25 33

1.8V 12 なし

XCF08PXCF16PXCF32P

3.3V または 2.5V25

44

1.8V なし




図 3-4 : ザイリンクス Platform Flash PROM を使用した複数の FPGA のデイジーチェーン

CLK

DO

CE

OE/RESET

CF

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘0’ ‘0’ ‘0’

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘1’ ‘1’ ‘1’VCCO_2 VCCO_2VCCAUXPlatform Flash

XCFxxx

Master FPGA Slave FPGA

PROGRAM

0Ω 0Ω 0Ω 0Ω

200Ω

200Ω

4.7k

Ω

330Ω

4.7k

Ω

UG332_c3_02_111906

図 3-5 : 同じビットストリームによりプログラムされた複数かつ同一の FPGA

CLK

DO

CE

OE/RESET

CF

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘0’ ‘0’ ‘0’ VCCO_2

Platform FlashXCFxxx

Master FPGA

PROGRAM

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘1’ ‘1’ ‘1’

Slave FPGA

VCCO_2

VCCAUX

0Ω

0Ω

0Ω

0Ω200Ω

200Ω

330Ω

4.7k

Ω

4.7k

Ω

UG332_c3_03_111906



UG332 (v1.4) 2008 年 7 月 1 日


JTAG インターフェイス

Spartan-3 ジェネレーション FPGA および Platform Flash PROM の両方には 4 本のワイヤを持つ

IEEE 1149.1/1532 JTAG ポートがあります。 FPGA および PROM の両方は、 JTAG TCK クロック

入力および TMS モードセレクト入力を共有します。デバイスは JTAG チェーンにどちらの順番で

も接続でき、 1 つのデバイスの TDO 出力をチェーン内の後続デバイスの TDI 入力に接続します。

JTAG チェーンの終デバイスの TDO 出力が JTAG コネクタを駆動します。

FPGA の JTAG インターフェイスは、 VCCAUX 電源によって電源供給されています。したがって、

PROM の VCCJ 電源入力も 2.5V である必要があります。 3.3V の JTAG インターフェイス作成の

詳細は、 XAPP453 : 『Spartan-3 FPGA の 3.3V コンフィギュレーション』を参照してください。

Platform Flash に追加ユーザーデータを保存

通常、FPGA ビットストリーム保存後、Platform Flash にはいくらかのスペースが残っています。必要であれば、アプリケーションは Platform Flash PROM に追加のデータを保存し、 FPGA がコン

フィギュレーション後に FPGA がこのデータを使用できます。

FPGA アプリケーションから、 PROM への書き込みは容易ではありませんが、次の参照用アプリ

ケーションノートで述べるように、読み出し操作は比較的単純です。容易な書込み操作が必要なア

プリケーションでは、第 4 章「マスタ SPI モード」に述べるマスタ SPI コンフィギュレーションインターフェイスの使用を考慮してください。

Platform Flash PROM の使用可能なスペースか、1 つ大きなサイズの PROM を用いて、MicroBlazeプロセッサコードなどの追加の不揮発性アプリケーションデータ、またはシリアル番号およびイー

サネット MAC ID などのほかのユーザーデータを保持します。 MicroBlaze® アプリケーションを

例として、 FPGA を Platform Flash PROM からコンフィギュレーションします。その後、コンフィ

ギュレーション後の FPGA ロジックを用い、FPGA は MicroBlaze コードを Platform Flash から外

部 DDR SDRAM にコピーし、単純かつコストパフォーマンスの高いコードのシャドーイングを行

います。




Platform Flash に追加ユーザーデータを保存

標準インターフェイスを少し変更する必要があります。図 3-6a に示すように、 FPGA は PlatformFlash PROM の CE 入力を有効にするため、DONE 出力を使用します。しかし、一旦コンフィギュ

レーションされると、 DONE は専用ピンになり、 FPGA アプリケーションでは制御できないため、

FPGA は PROM を再び有効にできません。

も単純なソリューションは、図 3-6b に示すように、 PROM の CE 入力をグランドに接続するこ

とです。 PROM が常に有効にされていると電力消費量が若干増えますが、FPGA は直接アクセスで

きるようになります。 Spartan-3 FPGA では、CCLK ピンは専用ピンです。 PROM を制御するには、

CCLK とパラレル接続した FPGA の I/O を使用します。また、 CclkPin:Pullnone Bit Gen オプショ

ンを必ず使用します。

図 3-6c に代替のソリューションを示します。この場合、 PROM の CE 入力を FPGA の I/O ピンに

接続します。この FPGA ピンには、コンフィギュレーション中に CE を確実に Low にしておくのに

十分な大きさのプルダウン抵抗があります。プルダウン抵抗の正確な大きさは、コンフィギュレー

ション中にプルアップ抵抗が有効にされているか、およびアプリケーションで使用される I/O 規格

によります。抵抗値については 65 ページの表 2-15 を参照してください。コンフィギュレーション

後、 FPGA は関連する I/O ピンを High または Low に駆動し、 PROM を有効にするかしないかを

選択できます。

図 3-6 : コンフィギュレーション後に Platform Flash PROM を使用する多様な方法

DINCCLK

INIT_BDONE

D0CLKOE/RESETCE

FPGA Platform Flash

a) Standard interface

b) PROM always enabled

DINCCLK

INIT_BDONE

D0CLKOE/RESETCE

FPGA Platform Flash

DINCCLK

INIT_BDONE

D0CLK

OE/RESETCE

FPGA Platform Flash

User I/O

Spartan-3

c) PROM enabled by FPGA

DINCCLK

INIT_B

DONE

D0CLKOE/RESETCE

FPGA Platform Flash

DINCCLK

INIT_B

DONE

D0CLK

OE/RESETCE

FPGA Platform Flash

User I/O

Spartan-3

User-I/OUser-I/O

UG332_c3_17_040107

Spartan-3ESpartan-3A/3ANSpartan-3A DSP

Spartan-3ESpartan-3A/3ANSpartan-3A DSP



UG332 (v1.4) 2008 年 7 月 1 日


このようなインターフェイスをインプリメントする方法の詳細は、次のアプリケーションノートを

参照してください。

• XAPP482 : 『MicroBlaze Platform Flash/PROM ブートローダおよびユーザーデータストレージ』 http://japan.xilinx.com/support/documentation/application_notes/xapp482.pdf

• XAPP694 : 『コンフィギュレーション PROM からユーザーデータの読み込み』

http://japan.xilinx.com/support/documentation/application_notes/xapp694.pdf

マスタシリアルコンフィギュレーション向けのビットストリームの生成

マスタシリアルモードのコンフィギュレーション向けに FPGA ビットストリームを作成するに

は、41 ページの「ビットストリームオプションの設定、FPGA ビットストリームの生成」に示す手

順に従ってください。マスタ SPI モードでコンフィギュレーションされた FPGA には、次の BitGenオプションを設定します。

ConfigRate : CCLK 周波数

88 ページの「CCLK 周波数」に示すように、ConfigRate オプションを設定します。コンフィギュレーショ

ンレート周波数は ISE® ソフトウェア Project Navigator を使用し、 43 ページの図 1-7 の手順 7 で設定

します。

-g ConfigRate:25

StartupClk : CCLKデフォルトでは、コンフィギュレーションスタートアップクロックソースは内部生成された

CCLK です。 44 ページの図 1-8 の手順 13 で示すように、BitGen の StartupClk オプションを保持し

ます。

-g StartupClk:Cclk

DriveDone : DONE ピンをアクティブに駆動

単体の FPGA デザインまたは複数 FPGA を含むデイジーチェーンのマスタ FPGA では、コンフィ

ギュレーションプロセス完了後、DONE ピンをアクティブに駆動するように FPGA を設定します。

44 ページの図 1-8 に示すように、ISE Project Navigator で [Drive Done Pin High] オプションをオ

ンにします。

-g DriveDone:Yes

GTS_cycle : グローバルトライステートによるデイジーチェーンへのタイミングのリリース

複数 FPGA のデイジーチェーンを作成するには、 DONE_cycle 設定よりも後に GTS_cycle オプ

ションを設定 (両方のデフォルト設定) します。または、GTS_cycle:Done を設定します。 ISE ProjectNavigator の GTS_cycle 設定は、 44 ページの図 1-8 の手順 14 に示すように、 [Enable Outputs(Output Events)] オプションで設定します。


http://japan.xilinx.com/support/documentation/configuration_proms.htm



Platform Flash PROM ファイルの準備


ここでは、 Platform Flash PROM メモリに PROM ファイルを作成するガイドラインを述べます。

ザイリンクスソフトウェアツール「iMPACT」または PROMGen は、1 つまたは複数の FPGA ビッ

トストリームから PROM ファイルを生成します。

iMPACT次の手順では、 ISE Project Navigator の iMPACT を使用した PROM ファイルの作成方法を図示し

ます。

1. ISE Project Navigator の [Processes] から、[Generate PROM, ACE, or JTAG File] をダブル

クリックします (図 3-7)。

2. [Prepare a PROM File] を選択します (図 3-8)。

3. [Next] をクリックします。

図 3-7 : [Generate PROM, ACE or JTAG File] をダブルクリック

図 3-8 : [Prepare a PROM File]

1

UG332_c4_10_110206

3

2

UG332 c4 11 19



UG332 (v1.4) 2008 年 7 月 1 日


4. 1 つまたは複数の FPGA ビットストリームのフォーマットに [Xilinx PROM] を選択します

(図 3-9 )。

5. [PROM File Format] を選択します。

6. [PROM File Name] を入力します。


図 3-9 : ザイリンクス Platform Flash PROM 向けのオプションの設定

5

4

6

7

UG332_c3_04_111506




8. ドロップダウンリストから [xcf] (Platform Flash PROM) ファミリを選択します (図 3-10)。

9. 使用する Platform Flash のデバイス番号を選択します。図 3-10 の例では、大 4Mb または

524,288 バイトを保存できる XCF04 PROM が選択されています。

10. [Add] をクリックします。この例では、FPGA が単体の Platform Flash PROM に接続されてい

ることを想定しています。しかし、複数の Platform Flash PROM をカスケード接続して大型の

メモリも作成できます。アプリケーションで複数の PROM がカスケード接続されている場合、

[Add] ボタンをクリックして PROM を追加します。

11. 単体の Platform Flash PROM を使用するデザインでは、PROM は同様に位置 0 にあります。ア

プリケーションが複数のカスケード接続された PROM を使用する場合は、各 PROM のデバイ

ス名および位置が一覧表示されます。


図 3-10 : Platform Flash PROM の選択

11

8

12

9 10

UG332_c3_05_111506



UG332 (v1.4) 2008 年 7 月 1 日


13. Platform Flash PROM のフォーマット設定が正しいかを確認します。 [Finish] をクリックして

設定を確定するか、 [Back] をクリックして設定を変更します (図 3-11)。

14. [OK] をクリックして、ビットストリームファイルの追加を開始します (図 3-12)。

15. 使用する FPGA ビットストリームを検索し、選択します。

図 3-11 : PROM フォーマット設定の確認

図 3-12 : FPGA コンフィギュレーションビットストリームファイルの追加

13

UG332_c3_06_111506

10

7

11

8 9

14

15

16

17

UG332_c3_07_111506



iMPACT を使用し JTAG を介した Platform Flash インシステムプログラム

16. [Open] をクリックします。

17. [No] をクリックします。この例では、 FPGA ビットストリームを 1 つのみ保持する PlatformFlash PROM を想定しています。複数 FPGA コンフィギュレーションデイジーチェーンを作

成するには [Yes] をクリックし、追加の FPGA ビットストリームを選択します。

18. iMPACT では、 Platform Flash PROM および関連する FPGA ビットストリームを表示します (図 3-13)。

19. [Generate File] をクリックします。

20. iMPACT は、 PROM ファイルが正常に作成されたことを表示します。


FPGA および Platform Flash PROM の両者は共に JTAG を介してインシステムでプログラムでき

ます。プロトタイプ向けのダウンロードサポートは、ザイリンクス iMPACT および関連するザイリ

ンクスパラレルケーブル IV、MultiPRO、またはプラットフォームケーブル USB プログラミング

ケーブルでサポートされます。

プログラミング用ボードの準備

Platform Flash PROM のプログラム前に、次の手順を完了してください。

1. ボードに電源が入っていることを確認します。

2. ボードおよび PC またはワークステーションの両方にプログラミングケーブルが正しく接続

されていることを確認します。

図 3-13 : PROM ファイルの生成

19

20

18

UG332_c3_08_111506



UG332 (v1.4) 2008 年 7 月 1 日


iMPACT を介したプログラミング

次の手順では、 iMPACT およびザイリンクスプログラミングケーブルを使用した Platform FlashPROM のプログラム方法を説明します。

1. iMPACT の [Configure devices using Boundary-Scan (JTAG)] を選択します。 [Automaticallyconnect ...] オプションが選択されている場合は、 iMPACT は JTAG チェーン内のデバイスを確認

し、自動的にチェーントポロジを検出します (図 3-14)。

2. [Finish] をクリックします。

3. 設定されている場合、iMPACT は自動的に JTAG チェーンを検出します (図 3-15)。この例のア

プリケーションは、図 3-1 に類似しています。 FPGA は XC3S700A で、チェーン内に後続する

のは XCF04S Platform Flash PROM です。

図 3-14 : JTAG を使用した Platform Flash PROM のプログラム

図 3-15 : iMPACT が自動的に JTAG チェーンを検出

1

2

UG332_c2_09_111506

3

UG332_c3_10_111506




4. この例では、チェーン内で XCF04S Platform Flash PROM より前に XC3S700A があります。

FPGA は、 Platform Flash PROM のプログラム用にプログラムされる必要はありません。

iMPACT は FPGA のビットストリームを選択するダイアログを表示します (図 3-16)。[Bypass] をクリックして FPGA のプログラムをスキップします。

5. Platform Flash PROM にプログラムする PROM データファイルを選択します (図 3-17)。


図 3-16 : FPGA のプログラムをスキップ

図 3-17 : Platform Flash プログラミングファイルの選択

4

UG332_c3_11_111506

6

5

UG332_c3_12_111506



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7. iMPACT は JTAG チェーン内の各デバイスにロードされるファイルを示したスクリーンイ

メージを更新します (図 3-18)。 Platform Flash PROM をプログラムするには、XCF04S PROMをクリックしてハイライト表示します。

8. [Program] をダブルクリックします。

9. [Programming Properties] をクリックします (図 3-19)。

図 3-18 : Platform Flash PROM のプログラム

7

8 14

UG332_c3_13_111506

図 3-19 : PROM のプログラミングオプション

9

10

11

12

13

UG332_c3_14_111506



デバイスプログラマ

10. [Verify] をオンにします。 [Verify] をオフにするとプログラムが短縮しますが、 iMPACT では

検証済みの PROM においてのみ、正常なプログラムを保証します。

11. [Erase Before Programming] をオンにします。プログラムするために必要です。 [EraseBefore Programming] オプションをオフにすると、空のデバイスではプログラムに要する時間

が短縮されます。

12. [Load FPGA] をオンにすると、PROM のプログラムの完了後、新しい PROM データで FPGAが自動的にリコンフィギュレーションされます。

13. [OK] をクリックします。

14. iMPACT はプログラムが正常に実行されたことを示します (図 3-18)。

デバイスプログラマ

ザイリンクス Platform Flash PROM は、多くのサードパーティによるデバイスプログラマでサポー

トされています。これらのプログラマは、量産アプリケーションに適で、多くはギャングプログ

ラムオプションを備えています。

表 3-6 に、 Platform Flash プログラムサポートを提供するベンダーのリンクを示します。これらの

リンク先には、特定のプログラマモデル番号、ソフトウェアバージョンおよび必要なすべてのプロ

グラムアダプタが規制されています。

追加情報

• DS123 : 『 Platform Flash インシステムプログラマブルコンフィギュレーション PROM』

japan.xilinx.com/support/documentation/data_sheets/ds123.pdf

表 3-6 : ザイリンクス Platform Flash デバイスプログラマ

Platform Flash ファミリ

製品番号デバイスプログラマ

XCFxxS

XCF01S

XCF02S

XCF04S

japan.xilinx.com/support/programr/dev_sup.htm#XCF00SP

XCFxxP

XCF08P

XCF16P

XCF32P

japan.xilinx.com/support/programr/dev_sup.htm#XCF00SP

http://japan.xilinx.com/support/programr/dev_sup.htm#XCF00SP

http://japan.xilinx.com/support/programr/dev_sup.htm#XCF00SP




UG332 (v1.4) 2008 年 7 月 1 日




第 4 章

マスタ SPI モード

SPI シリアルフラッシュコンフィギュレーションモードは、次の特性を持つアプリケーションに適

です。

• SPI フラッシュ PROM がすでにシステムで使用されている。

• FPGA アプリケーションが不揮発性メモリにデータを保存する必要があるか、ランダムなアク

セスおよびバイトでのアドレス指定が可能な不揮発性メモリからのデータにアクセスする必要

がある。

• 製造期間が数年以下の大量生産の「民生」アプリケーション。製造期間が 5 年以上のエンベデッ

ドアプリケーションでは、汎用フラッシュよりも長く安定した製品寿命があるザイリンクス

Platform Flash を用いたマスタシリアルモードも考慮。

マスタ SPI モード (M[2:0] = <0:0:1>) では、図 4-1 および図 4-2 に図示するように、Spartan®-3E または Spartan-3A/3AN/3A DSP FPGA は、付属する業界標準の SPI シリアルフラッシュ PROM からコンフィギュレーションします。この図では、オプションのコンポーネントを灰色で示し、「NOLOAD」と指定しています。 FPGA は、内部オシレータから CCLK 出力クロックを送信し、付属の

SPI フラッシュ PROM のクロック入力を駆動します。

SPI フラッシュ PROM からのコンフィギュレーションの詳細は、次のアプリケーションノートを参照してください。

XAPP951: 『SPI シリアルフラッシュでザイリンクス FPGA をコンフィギュレーション』





UG332 (v1.4) 2008 年 7 月 1 日


SPI は 4 本のワイヤを持つ比較的標準でユビキタスなインターフェイスですが、市場に数多く出回る

SPI フラッシュ PROM のコマンドプロトコルは、それぞれ異なります。 FPGA の変数セレクトピン

VS[2:0] は、FPGA が SPI フラッシュと通信する方法を決定します。これには、読み出し動作を開始

するために、 FPGA がどの SPI フラッシュコマンドを発行するかの選択、および FPGA が SPI フラッシュから有効なデータを受信する前に挿入されるダミーバイト数の決定などが含まれます。

表 4-2 には、 Spartan-3E/3A FPGA でテスト済みの、または動作すると予測される SPI フラッシュ

PROM を示します。その他の互換性のあるデバイスも動作する可能性がありますが、ザイリンクス

ではハードウェア検証が実施されていません。ほかの VS[2:0] 値はすべて、将来の使用のために予約

されています。使用する SPI フラッシュデバイスのデータシートで、適正を確認してください。

メモ : 灰色で表示した CSO_B のプルアップ抵抗は、 HSWAP/PUDS_B が High (I/O プルアップが無効) の場合のみ必要

図 4-1 : M25P を使用可能なデバイスでの SPI フラッシュコンフィギュレーションインターフェイス

UG332_c4_01_063008

VCCINT

CSO_B

VCCO_2

INIT_B

DINMOSI

+1.2V

D

S

VCC

Q

C

GND

HSWAPPUDC_B VCCO_0P

CCLK

VCCO_0

Spartan-3E/3A/AN

M25PxxSPI Flash

+3.3V

+3.3V

HOLD‘1’

M2M1

‘0’‘0’

M0‘1’

VS2VS1

‘1’

VS0

Variant Select

‘1’DOUT

W

P

4.7

kΩ

Master SPI Mode

VR

EF

SS

_B

SC

K

MIS

O

MO

SI

N.C

.N

.C.

Xilinx Cable Header(SPI Flash Direct Programming )

‘1’

TMS

TDO

TCK

TDI

VCCAUX VCCAUX

PROG_B DONE

GND

PROGRAM

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

1

14

J

NO

LO

AD

NO

LO

AD

NO

LO

AD

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

SPI DirectProgramming

Jumper

820Ω


Spartan-3A DSP

Spartan-3A/3AN,Spartan-3A DSPhave internalpull-up resistors




図 4-1 に、 0x0B FAST READ コマンドをサポートする SPI フラッシュ PROM (ここでは新の 25 シリーズの PROM) での一般的な接続図を示します。例では、 STMicro 社の M25Pxx PROM をとり上げ

ます。

図 4-2 に、 SPI ベースのプロトコルを使用する Atmel 社の DataFlash シリアル PROM の接続図を

示します。ザイリンクスでは、「C」または「D」シリーズの DataFlash デバイスの使用を推奨します。

111 ページの図 4-6 には、すべてを 1 つの SPI フラッシュに保存した、異なるコンフィギュレーショ

ンを持つ複数の FPGA のコンフィギュレーション方法を示します。図では、標準の SPI フラッシュ

メモリを使用していますが、同様の一般的な手法が Atmel 社の DataFlash にも適用されます。

メモ : 灰色で表示した CSO_B のプルアップ抵抗は、 HSWAP/PUDS_B が High (I/O プルアップが無効) の場合のみ必要

図 4-2 : Atmel 社の DataFlash デバイスでの SPI フラッシュコンフィギュレーションインターフェイス

UG332_c4_02_040107

VCCINT

CSO_B

VCCO_2

INIT_B

DINMOSI

+1.2V

SI

CS

VCC

SO

SCK

GND

HSWAPPUDC_B VCCO_0P

CCLK

VCCO_0

AtmelAT45DBD-Series

+3.3V

+3.3V

RESET‘1’

M2M1M0

VS2VS1VS0

DOUT

WP

P

4.7

k

VR

EF

SS

_B

SC

K

MIS

O

MO

SI

N.C

.N

.C.

Xilinx Cable Header(SPI Flash Direct Programming )

TMS

TDO

TCK

TDI

VCCAUX VCCAUX

PROG_B DONE

GND

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

1

14

JN

O L

OA

D

NO

LO

AD

NO

LO

AD

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

SPI DirectProgramming

Jumper

820

DataFlash

PROGRAM= Dedicated internal pull-up resistor

‘0’‘0’‘1’

‘1’

Variant Select

‘1’

Master SPI Mode

‘1’



Spartan-3E/-3A/ANSpartan-3A DSP



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Spartan-3 ジェネレーション FPGA ファミリ間におけるマスタ SPI モードの相違

マスタ SPI コンフィギュレーションモードは Spartan-3A/3AN/3A DSP FPGA ファミリまたは

Spartan-3E FPGA ファミリのいずれかを用いて使用できます。表 4-1 示すように、Spartan-3 FPGAファミリでは使用できません。

互換性のある SPI シリアルフラッシュの選択

Spartan-3E ファミリおよび Spartan-3A/3AN/3A DSP FPGA ファミリは、広範囲の SPI シリアルフラッシュメモリデバイスをサポートするようにデザインされています。 95 ページの表 4-2 に、

iMPACT を使用したインシステムプログラミングサポートを備えたザイリンクスでテスト済みの

PROM を一覧表示します。ほかの SPI フラッシュ PROM の多くは、フォーム、フィット、および機

能が同等であるようにデザインされており、これらを 98 ページの表 4-5 に一覧で表示します。ザイ

リンクス ISE® ソフトウェアは互換性のあるプログラミングファイルを生成しますが、ザイリンクス

では、これらの PROM の完全な互換性はテストしていません。同様に、 98 ページの表 4-5 に表示す

る PROM は、 iMPACT インシステムプログラミングソフトウェアでサポートされていません。

SPI フラッシュ PROM の選択基準を次に述べます。

• 理想的には、終的なアプリケーションでは、表 4-2 に示すザイリンクスでテスト済みの SPIPROM を使用すべきです。 95 ページの表 4-3 に、ザイリンクスプログラミングケーブルを使

用したインシステムプログラミングが iMPACT でテスト済みかつサポートされた特定の SPIフラッシュ PROM のデバイス番号を一覧表示します。

表 4-1 : Spartan-3 ジェネレーション FPGA でのマスタ SPI モードのサポート

Spartan-3 FPGA

Spartan-3E FPGA


FPGA

複数 FPGA がデイジーチェーン接続

したコンフィギュレーションの

サポート

マスタ SPI モードは Spartan-3 FPGA で

サポートされて

いない

ステップ 1 のみあり

マルチブートコンフィギュレーショ

ンのサポートなしあり

ウォッチドッグタイマのリトライなしあり

マスタ SPI モード中の CCLK の方向性

I/O

出力のみ

(向上したシグナ

ルインテグリ

ティに対応)

M[2:0] および VS[2:0] ピンには、コン

フィギュレーション中に専用の内部

プルアップ抵抗あり

なし

オプション

HSWAP で制御

あり




• ここで示す SPI シリアルメモリは、 FPGA で提供される互換性のある読み出しコマンドをサ

ポートする必要があります。このコマンド設定は、コンフィギュレーション前に FPGA の

VS[2:0] ピンを定義することで選択されます。表 4-4 には、 Spartan-3E および Spartan-3A/3AN/3A DSP FPGA でサポートされるコマンドを一覧表示します。コマンド設定は、コン

表 4-2 : ザイリンクスでサポートされ、 iMPACT でプログラム可能な SPI フラッシュメモリ

SPI フラッシュ

ザイリン

クス iMPACTサポート

固有の ID

読み出しコマンド

集積度 (ビット )Fast Read(0x0B)

Read(0x03)

Read Array(0xE8)

FPGA VS[2:0] 設定

ベンダーファミリ 1:1:1 1:0:1 1:1:0 512K 1M 2M 4M 8M 16M 32M 64M 128M

STMicro(Numonyx)

M25P ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦

M25PE ♦ ♦ ♦ ♦ ♦ ♦ ♦

M45PE ♦ ♦ ♦ ♦ ♦ ♦ ♦

Atmel

AT45DB D

シリーズ

♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦

AT45DB B

シリーズ

♦ ♦ ♦ ♦ ♦ ♦

メモ : 1. ザイリンクス iMPACT サポートとは、ザイリンクスがこれらの SPI フラッシュメモリデバイスの互換性を物理的にテスト済みで、ザイ

リンクス認定の JTAG ケーブルを用いた iMPACT プログラミングユーティリティによるプログラミングサポートがあることを示します。 iMPACT は表内のすべてのデバイスに互換性のあるプログラミング情報を生成します。

2. 固有の ID とは、これらの SPI フラッシュメモリデバイスには、 FPGA アプリケーションまたは IP コアの保護に有益な、工場でプログラムされた固有の識別ビットがあることを示します。

表 4-3 : iMPACT でサポートされたSPI シリアルフラッシュ PROM

ベンダー STMicro (Numonyx) 社 Atmel 社

ステータス推奨サポート済み推奨サポート済み

集積度 (ビット ) M25Pxx M25PExx M45PExx AT45DBxxxD AT45DBxxxB

512K M25P05A

1M M25P10A M25PE10 M45PE10 AT45DB011D AT45DB011B

2M M25P20 M25PE20 M45PE20 AT45DB021D AT45DB021B



16M M25P16 AT45DB161D AT45DB161B

32M M25P32AT45DB321DAT45DB321C

AT45DB321B

64M M25P64 AT45DB642D

128M M25P128

http://www.st.com/stonline/products/families/memories/fl_ser/sf_code.htm

http://www.st.com/stonline/products/families/memories/fl_ser/sf_data.htm

http://www.st.com/stonline/products/families/memories/fl_ser/sf_data.htm

http://www.atmel.com/products/DataFlash/


http://www.numonyx.com

http://www.atmel.com

http://www.numonyx.com/Documents/Datasheets/M25P10A.pdf

http://www.numonyx.com/Documents/Datasheets/M25PE20_10.pdf

http://www.numonyx.com/Documents/Datasheets/M45PE10.pdf

http://www.atmel.com/dyn/products/product_card.asp?part_id=3937


http://www.numonyx.com/Documents/Datasheets/M25P20.pdf

http://www.numonyx.com/Documents/Datasheets/M25PE20_10.pdf
















http://www.atmel.com/dyn/products/product_card.asp?family_id=616&family_name=DataFlash%AE&part_id=2471



http://www.atmel.com/dyn/products/product_card.asp?family_id=616&family_name=DataFlash%AE&part_id=2472





http://www.numonyx.com/Documents/Datasheets/M25P05A.PDF



UG332 (v1.4) 2008 年 7 月 1 日


フィギュレーション開始時に FPGA が発行する SPI フラッシュの読み出しコマンドを定義し

ます。このコマンドの後には、 0 で開始する 24 ビットのアドレス、その後に特定のコマンドで

必要とされるダミービット数が続きます。

♦ Fast Read コマンド (コマンドコード 0x0B) は新の 25 シリーズの SPI シリアルフラッ

シュデバイスでサポートされています。 VS[2:0] <1:1:1> を設定してこのコマンドを使用

します。 Fast Read コマンドをサポートする SPI フラッシュ PROM は、 Read コマンドも

サポートしています。

♦ Read コマンド (コマンドコード 0x03) は 25 シリーズのすべての SPI シリアルフラッ

シュデバイスで提供されるレガシコマンド設定です。 VS[2:0] <1:0:1> を設定してこのコ

マンドを使用します。

♦ Read Array コマンド (コマンドコード 0xE8) は、すべての Atmel 社の AT45 シリーズ

DataFlash PROM で提供されています。 VS[2:0] <1:1:0> を設定してこのコマンドを使用

します。

♦ Atmel 社の AT45DB D シリーズ PROM のような新の SPI フラッシュ PROM の一部は

3 つの読み出しコマンドをすべてサポートしています。

• 使用する SPI シリアルメモリは、コンフィギュレーション後に FPGA アプリケーションをサ

ポートするため、1 つ以上の FPGA ビットストリームおよびほかの不揮発性メモリ要件を含む

のに十分な大きさである必要があります。

♦ 個々の圧縮されていない FPGA ビットストリームのサイズを 99 ページの表 4-6 に示しま

す。ただし、サイズの要件は 30 ページの「ビットストリームの圧縮」を使用することで減

少する可能性があります。

♦ Spartan-3A/3AN/3A DSP FPGA でマルチブートを使用すると、各マルチブートコンフィ

ギュレーションビットストリームのサイズが大きくなります。基本的には、これは個々の

FPGA ビットストリームと同じですが、マルチブートは 1 つの FPGA 内に複数の選択可能

なビットストリームが存在することを可能にします。

♦ デイジーチェーンのコンフィギュレーション手法を使用すると、 1 つの SPI フラッシュ

PROM には複数の FPGA ビットストリームを保存できます。デージーチェーン内の各

FPGA のビットストリームのサイズを追加します。

♦ コンフィギュレーション後に、MicroBlaze® コアまたは FPGA アプリケーションのほかの

不揮発性データを保存するために SPI PROM を使用する場合は、これらのビットストリー

ムのそれぞれのサイズを追加します。

♦ 選択したフラッシュ PROM デバイスの要件に従って、ページまたはセクタバウンダリに

データを整合させるため、すべての要件を追加します。

表 4-4 : Spartan-3 ジェネレーション FPGA でサポートされる SPI 読み出しコマンド

VS[2:0] ピン読み出し

コマンド

16 進数のコマ

ンドコードアドレスビットダミービット

VS2 VS1 VS0

1 1 1 Fast Read 0x0B

24 ビット、

すべて 0

8 ビット、

すべて 0

1 0 1 Read 0x03 なし

1 1 0 Read Array 0xE8 32 ビット、

すべて 0

その他予約済み




• 将来的なより大型の FPGA への移行の可能性、または追加データの上位移行の可能性を考慮

し、より大型で互換性のある集積度の SPI PROM ファミリを選択します。

• デザインの複製防止が必要な Spartan-3E FPGA アプリケーションには、固有の識別子 (ID) がある SPI PROM を選択します。詳細は、 301 ページの「Spartan-3E FPGA : 汎用フラッシュ

PROM のセキュリティ機能を利用」を参照してください。 Spartan-3A/3AN/3A DSP FPGA には、 SPI PROM を使用した同様の保護機能があります。詳細は、 300 ページの「Spartan-3A/3AN/3A DSP FPGA : Device DNA によるコンフィギュレーション PROM のインプリン

ティングまたはウォーターマーキング」を参照してください。

• ザイリンクス iMPACT では ISE 8.2i 以降で、ザイリンクスプログラミングケーブルを使用し

た、直接的なインシステムプログラミングができます。しかし、現在のソフトウェアバージョ

ンでは、95 ページの表 4-2 に示す STMicro 社および Atmel 社デバイスのみをサポートしてい

ます。多くの 25 シリーズ PROM は、STMicro Numonyx M25Pxx ファミリと直接互換でき、製

造過程で置き換え可能です。



UG332 (v1.4) 2008 年 7 月 1 日


表 4-5 : データシートの互換性があるほかの SPI フラッシュメモリデバイス (ザイリンクスでは未検証、 iMPACT のサポー

トなし )

SPI フラッシュザイリン

クス iMPACTサポート

固有の ID

読み出しコマンド

集積度 (ビット )Fast Read(0x0B)

Read(0x03)

Read Array(0xE8)

FPGA VS[2:0] 設定

ベンダーファミリ 1:1:1 1:0:1 1:1:0 512K 1M 2M 4M 8M 16M 32M 64M 128M

Atmel AT26

AT25

Spansion (AMD、

Fujitsu)S25FL

Winbond (NexFlash)

NX25P

W25P

W25X

Intel (Numonyx)

S33

SSTSST25L

SST25V

Macronix MX25

Chingis (PMC) Pm25

AMIC A25L

Eon EN25

メモ : 1. 互換性は、一般に入手可能なデータシートに基づいています。

2. 固有の ID とは、これらの SPI フラッシュメモリデバイスには、 FPGA アプリケーションまたは IP コアの保護に有益な、工場でプログラムされた固有の識別ビットがあることを示します。

http://www.atmel.com/products/SFlash/

http://www.atmel.com/products/SFlash/

http://www.spansion.com/flash_memory_products/mirrorbit.html

http://www.winbond-usa.com/mambo/content/view/295/553/



http://www.intel.com/design/flcomp/prodbref/s33.htm

http://www.sst.com/products.xhtml/serial_flash/25/

http://www.sst.com/products.xhtml/serial_flash/25/

http://www.macronix.com/QuickPlace/hq/PageLibrary48256F55002C90A5.nsf/h_Toc/B9F4CC53671F91C148256F55004206F9/?OpenDocument

http://www.chingistek.com/products/spi.cfm

http://www.amictechnology.com/

http://www.eonsdi.com/essl2-1.htm




SPI フラッシュ PROM 集積度の要件

表 4-6 に、 1 つの Spartan-3A/3AN/3A DSP FPGA または Spartan-3E FPGA をプログラムできる

小の使用可能な SPI フラッシュ PROM を表示します。市販の SPI フラッシュ PROM の集積度の範

囲は 1Mb ～ 128Mb です。複数 FPGA がデイジーチェーン接続したアプリケーションでは、すべて

の FPGA ファイルサイズの合計を含むのに十分な大きさの SPI フラッシュ PROM が必要です。また、アプリケーションでは、FPGA コンフィギュレーションデータ以外の追加のデータを保存するた

めに、より大型の集積度の SPI フラッシュ PROM も使用できます。たとえば、SPI フラッシュ PROMには、Spartan-3A または Spartan-3E FPGA に統合された MicroBlaze® RISC プロセッサコアのアプ

リケーションコードを保存できます。詳細は、「コンフィギュレーション後の SPI フラッシュイン

ターフェイス」を参照してください。

表 4-6 : Spartan-3A/3AN/3A DSP FPGA または Spartan-3E FPGA のプログラムに必要なビッ

ト数および小の SPI フラッシュ PROM

ファミリ FPGAコンフィギュレーションビット

の総数

(圧縮なし )

使用可能な小の SPI フラッシュ

PROM

Spartan-3A/3AN

XC3S50A/AN 437,312 512Kb

XC3S200A/AN 1,196,128 2Mb

XC3S400A/AN 1,886,560 2Mb

XC3S700A/AN 2,732,640 4Mb

XC3S1400A/AN 4,755,296 8Mb

Spartan-3A DSPXC3SD1800A 8,197,280 8Mb

XC3SD3400A 11,718,304 16Mb

Spartan-3E

XC3S100E 581,344 1Mb

XC3S250E 1,353,728 2Mb

XC3S500E 2,270,208 4Mb

XC3S1200E 3,841,184 4Mb

XC3S1600E 5,969,696 8Mb




UG332 (v1.4) 2008 年 7 月 1 日


SPI PROM への FPGA の接続

表 4-7 に、 SPI フラッシュ PROM および FPGA の SPI コンフィギュレーションインターフェイス間

の接続を示します。各 SPI フラッシュ PROM ベンダーはわずかに異なる信号名を使用しています。

101 ページの表 4-8 に、マスタ SPI コンフィギュレーションモードで使用されるすべての FPGA ピンを一覧表示します。

モードセレクトピン M[2:0] および変数セレクトピン VS[2:0] は、FPGA の INIT_B 出力が Highになるとサンプルされ、この間、定義されたロジックレベルにある必要があります。コンフィギュ

レーション後、FPGA の DONE 出力が High になると、これらのピンはすべて、全機能を備えたユー

ザー I/O ピンとして使用可能となります。

表 4-7 : SPI フラッシュ PROM 接続およびピン名の例

SPI フラッシュピン FPGA の接続 STMicro 社Winbond/

NexFlash 社Silicon Storage Technology 社

Atmel 社DataFlash

Slave Data Input MOSI D DI SI SI

Slave Data Output DIN Q DO SO SO

Slave Select CSO_B S CS CE# CS

Slave Clock CCLK C CLK SCK SCK

Write Protect FPGA コンフィギュレーションでは不要。

SPI フラッシュをプログラムするには Highである必要がある。コンフィギュレーション

後はオプションで FPGA のユーザー I/O に接続

W WP WP# WP

Hold(図 4-1 を参照)

FPGA コンフィギュレーションでは不要だ

が、コンフィギュレーション中およびプロ

グラミング中は High である必要がある。コ

ンフィギュレーション後はオプションで

FPGA のユーザー I/O に接続。 Atmel 社の

DataFlash には適用されない

HOLD HOLD HOLD# N/A

Reset(図 4-2 を参照)

Atmel 社の DataFlash にのみ適用。 FPGAコンフィギュレーションでは不要だが、コ

ンフィギュレーション中およびプログラミ

ング中は High である必要がある。コン

フィギュレーション後はオプションで

FPGA のユーザー I/O に接続。DataFlash を直接プログラムする妨げになることがある

ため、 FPGA の PROG_B に接続しない

なしなしなし RESET

Ready/Busy(図 4-2 を参照)

Atmel 社の DataFlash のみに適用し、特定

のパッケージのみで使用可能。 FPGA コン

フィギュレーションでは不要。 DataFlashPROM から出力。コンフィギュレーション

後はオプションで FPGA のユーザー I/O に接続

なしなしなし Ready/Busy

W




同様に、 FPGA の HSWAP または PUDC_B ピンを定義する必要があります。 Low に設定して

コンフィギュレーション中にすべてのユーザー I/O ピンのプルアップ抵抗を有効にするか、High に設定してプルアップ抵抗を無効にします。 HSWAP または PUDC_B 制御ピンは FPGA コンフィ

ギュレーション中に一定のロジックレベルのままである必要があります。コンフィギュレーション

後、 FPGA の DONE 出力が High になった場合、 HSWAP または PUDC_B ピンは、全機能を備え

たユーザー I/O ピンとして使用可能で、 VCCO_0 電源で電源供給されます。

110 ページの「デイジーチェーン接続のコンフィギュレーション」で述べるデイジーチェーン接続

のアプリケーションでは、 FPGA の DOUT ピンが使用されます。単体の FPGA を使用したアプリ

ケーションでは、FPGA の DOUT ピンは非アクティブですが、内部抵抗を介して High にプルアッ

プされます。

SPI フラッシュ PROM の Write Protect および Hold 制御は、コンフィギュレーション中は

FPGA によって使用されません。ただし、Hold ピンはコンフィギュレーションプロセス中に Highである必要があります。フラッシュメモリの書き込みまたはプログラムのために、PROM の WriteProtect 入力は High である必要があります。

P

W

表 4-8 : SPI (シリアルペリフェラルインターフェイス) 接続

ピン名FPGA の入力/出力

説明コンフィギュレーション中コンフィギュレーション後

HSWAP PUDC_B

入力ユーザー I/O プルアップ制御。コン

フィギュレーション中 Low の場合は、

各 I/O バンク VCCO 入力への全 I/O ピンのプルアップ抵抗を有効にする。 50ページの「コンフィギュレーション中

のプルアップ抵抗」参。

0 : コンフィギュレーション中プル

アップ


コンフィギュレーションを通

して有効なロジックレベルで

駆動

ユーザー I/O

M[2:0] 入力モードセレクト。 FPGA のコンフィ

ギュレーションモードを選択。

Spartan-3A/3AN/3A DSP FPGA には

これらのピンに専用の内部プルアッ

プ抵抗がある。 38 ページの「コンフィ

ギュレーションモードの選択 :M[2:0]」参照

M2 = 0、 M1 = 0、 M0 = 1。INIT_B が Highになるとサ

ンプルされる。

Spartan-3A/3AN/3A DSPFPGA には VCCO_2 への内

部プルアップ抵抗がある

ユーザー I/O

VS[2:0] 入力変数セレクト。 FPGA に付属の SPIフラッシュ PROM との通信方法を

指定。 Spartan-3A/3AN/3A DSPFPGA にはこれらのピンに専用の内

部プルアップ抵抗がある

表 4-2 に示すロジックレベ

ルにある必要がある。

INIT_B が High になるとサ

ンプルされる。 Spartan-3A/3AN/3A DSP FPGA には

VCCO_2 への内部プルアッ

プ抵抗がある

ユーザー I/O

MOSI 出力マスタ SPI シリアルデータ出力。

SPI フラッシュ PROM の Slave DataInput ピンに接続

FPGA が SPI フラッシュメモ

リに読み出しコマンドを送信

し、PROM のシリアルデータ

入力へのアドレスを開始

ユーザー I/O

P



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DIN 入力マスタ SPI シリアルデータ入力。

SPI フラッシュ PROM の Slave DataOutput ピンに接続

FPGA が PROM のデータ出

力からシリアルデータを受信

ユーザー I/O

CSO_B 出力マスタ SPI シリアルデータ出力。アクティブ Low。 SPI フラッシュ

PROM の Slave Select 入力に接続。

HSWAP または

PUDC_B = 1 の場合、3.3V への 4.7kΩ のプルアップ抵抗

に信号を接続する

SPI フラッシュを無効に

し、MOSI、DIN、および

CCLK ピンを再び使用す

るためにコンフィギュ

レーション後、 CSO_Bを High に駆動する。オプションでこのピンと

MOSI、 DIN、および

CCLK ピンを再利用し、

SPI フラッシュとの通信

を継続する。 107 ページ

の「コンフィギュレー

ション後の SPI フラッ

シュインターフェイス」

参照

CCLK 出力コンフィギュレーションクロック。

FPGA の内部オシレータで生成。 SPIフラッシュ PROM の Slave Clock 入力に接続。 BitGen の ConfigRate オプ

ションで周波数を制御。 CCLK PCBトレースが長い、または複数の接続

がある場合は、シグナルインテグリ

ティを維持するため、この出力を終

了。 44 ページの「コンフィギュレー

ションクロック : CCLK」参照

PROM のクロック入力を駆動ユーザー I/O。未使用時に

は High または Low に駆

動。コンフィギュレー

ションに適なシグナル

インテグリティを維持す

るため、 CCLK への過剰

な読み込みを避ける

DOUT 出力シリアルデータ出力。複数 FPGA がデイジーチェーン接続したコンフィ

ギュレーションで使用

単一の FPGA を用いたデザ

インでは不使用。DOUT はプ

ルアップされアクティブには

駆動しない。デイジーチェー

ンコンフィギュレーション

では、このピンはチェーン内

の後続 FPGA の DIN 入力に

接続

ユーザー I/O

表 4-8 : SPI (シリアルペリフェラルインターフェイス) 接続 (続き)






INIT_B オープンドレインの

双方向 I/O


Low。コンフィギュレーション開始時

のメモリ初期化プロセスでは Low。メモリ初期化の後で、モードセレクト

ピンのサンプル時にリリース。 49 ページの「コンフィギュレーション

メモリ、コンフィギュレーションエ

ラーの初期化 : INIT_B」参照

コンフィギュレーション中は

アクティブ。電源投入後、SPIフラッシュ PROM が起動す

るのに 2ms 以上必要な場合、

PROM が使用可能になるま

で Low に保持。 104 ページの「システムの

3.3V 電源がシーケンスの

後である場合の電源投入時の

注意事項」参照


CRC エラーが検出された場

合、FPGA は INIT_B を Lowに駆動。 311 ページの「コン

フィギュレーション中の

CRC チェック」参照

ユーザー I/O。アプリケー

ションで未使用の場合、

フローティングを回避す

るため High に駆動。「コンフィギュレーション

後」の INIT_B 参照

DONE オープンドレインの

双方向 I/O

FPGA のコンフィギュレーション完

了。コンフィギュレーション中は

Low。 FPGA のコンフィギュレー

ションが正常に完了後、High になる。

40 ページの「DONE ピン」参照

Low の場合、 FPGA がコン

フィギュレーションされてい

ないことを示す

外部プルアップ抵抗を介

して High にプルアップ。

High の場合は FPGA のコンフィギュレーション

の完了を示す

PROG_B 入力 FPGA のプログラム。アクティブ

Low。 500ns 以上 Low にアサートさ

れると、PROG_B が High に戻った後

で、コンフィギュレーションメモリを

初期化し、DONE および INIT_B ピン

をリセットしてしてコンフィギュ

レーションプロセスを再実行する

コンフィギュレーション中

は、コンフィギュレーション

を開始するために High であ

る必要がある

FPGA の再プログラムの

ために Low に駆動し、リ

リースする。FPGA I/O ピンをハイインピーダンス

状態にするために保持す

る。 SPI フラッシュ

PROM ピンへの直接プ

ログラミングアクセスが

可能になる

VCCO_2 電圧電源

入力

I/O バンク 2 への電圧電源入力。 SPIフラッシュ PROM にインターフェ

イスピンを提供

3.3V。 VCCO_2 電源が

VCCINT または VCCAUX より

先に立ち上がるか、または

PROM が適切な速さで起動

することを確実にする。 104ページの「システムの 3.3V電源がシーケンスの後であ

る場合の電源投入時の注意事

項」参照

3.3V

表 4-8 : SPI (シリアルペリフェラルインターフェイス) 接続 (続き)





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電圧の互換性

入手可能な SPI フラッシュ PROM では、3.3V の電源電圧のみを使用しています。 FPGA の SPI フラッシュインターフェイス信号はすべて、I/O バンク 2 にあります。したがって、FPGA の VCCO_2電源電圧も SPI フラッシュ PROM と一致するように 3.3V でなければなりません。

詳細は、104 ページの「システムの 3.3V 電源がシーケンスの後である場合の電源投入時の注意事

項」を参照してください。

また、 196 ページの「JTAG ケーブルの電圧の互換性」も参照してください。

システムの 3.3V 電源がシーケンスの後である場合の電源投入時の注意事項

Spartan-3E および Spartan-3A/3AN/3A DSP FPGA には、内蔵された POR (パワーオンリセット ) 回路

があります。 FPGA は、コンフィギュレーションプロセス開始前に、その 3 つの電源 (VCCINT、

VCCAUX、および I/O バンク 2 (VCCO_2) への VCCO) がそれぞれのパワーオンしきい値に到達するま

で待機します。詳細は、 240 ページの「POR (パワーオンリセット )」を参照してください。

SPI フラッシュ PROM は、 FPGA の VCCO_2 電圧入力と同じ電圧電源 (通常 3.3V) で電源供給さ

れます。 SPI フラッシュ PROM は、VCC 電源がデータシートの小電圧に達し、追加の遅延が終了

するまで、アクセスできません。表 4-9 に示すように一部のデバイスでは、この追加の遅延は 10µsと短いものです。その他のベンダーでは、この遅延は 20ms と長くなります。

多くのシステムでは、FPGA の VCCO_2 入力に電源供給する 3.3V 電源は、FPGA のほかの VCCINTおよび VCCAUX 電源の前に有効になるため、結果として問題は発生しません。しかし、 FPGA のVCCO_2 電源に電源供給する 3.3V 電源がシーケンスの後に投入されると、図 4-3 に示すように、

FPGA および SPI フラッシュ PROM 間で競合が発生する場合があります。

表 4-9 : さまざまな SPI フラッシュ PROM の小電源投入時間の例

ベンダーSPI フラッシュ PROM

デバイス番号

VCC 小から Select = Low へのデータシートの小時間

シンボル値単位

STMicro(Numonyx) M25Pxx TVSL 10 ms

Spansion S25FLxxxA tPU 10 msNexFlash NX25xx TVSL 10 msMacronix MX25Lxxxx tVSL 10 msSilicon Storage Technology SST25LFxx TPU-READ 10 msP r o g r a m m a b l eMicroelectronics Corporation Pm25LVxxx TVCS 50 ms

Atmel Corporation AT45DBxxxD tVCSL 50 ms

AT45DBxxxB — 20 ms

メモ : 1. メモリベンダーは製品および仕様を常に向上させています。新の値については、メモリベンダーのデータシートを確認してください。



システムの 3.3V 電源がシーケンスの後である場合の電源投入時の注意事項

FPGA の VCCINT および VCCAUX 電源がすでに電源供給され、有効である場合、FPGA はコンフィ

ギュレーション前に VCCO_2 が小電圧しきい値に達するまで待機します。 Spartan-3E または

Spartan-3A/3AN/3A DSP データシートでは、この電圧しきい値は VCCO2T と表示されています。電圧範囲は、表 4-10 に一覧表示され、SPI フラッシュ PROM の小電圧よりも大幅に低くなります。

3 つの FPGA 電源すべてがそれぞれの POR (パワーオンリセット ) しきい値に達すると、FPGA はコンフィギュレーションプロセスを開始し、内部コンフィギュレーションメモリの初期化を開始し

ます。表 4-10 に示すとおり、初期化は短で 1ms で完了します。その後 FPGA が INIT_B をディ

アサートし、SPI フラッシュ PROM を選択して適切な読み出しコマンドの送信を開始します。この

時点で、 SPI フラッシュ PROM は読み出し動作の開始が可能になっているはずです。

3.3V 電源がシーケンスの後にあり、立ち上がり速度が不十分であるか、 FPGA で必要な時点で

SPI フラッシュ PROM が使用できない場合、いくつかの解決方法があります。

• 3.3V の VCCO_2 が、FPGA の VCCINT または VCCAUX 電源の前に電源投入され、有効になる

ように電源投入シーケンスを変更する。

• より速度の速い電源投入タイミング仕様の SPI フラッシュ PROM ファミリまたはベンダーに

変更する。たとえば、Atmel 社の AT45DBxxxB ファミリは電源投入要件が 20ms であるのに対

し、互換性のある AT45DBxxxD ファミリの要件はわずか 30µs である。

• FPGA の PROG_B 入力または INIT_B 入力を Low に保持し、FPGA コンフィギュレーション

プロセスを遅延させる。 SPI フラッシュ PROM が使用可能になったときに FPGA をリリース

する。たとえば、 INIT_B ピンに付属する単純な R-C 遅延回路は、あらかじめ設定された時間

FPGA を強制的に待機させる。また、3.3V 電源からの Power Good 信号またはシステムリセッ

ト信号は同じ役割を果たす。 PROG_B または INIT_B を駆動する場合は、オープンドレインま

たはオープンコレクタ出力を使用する。

図 4-3 : 3.3V 電源が電源投入シーケンスの後である場合の SPI フラッシュ PROM/FPGA の電源投入タイミング

FPGA VCCO_2 minimumPower On Reset Voltage

(VCCO2T)

SPI Flash PROMminimum voltage

SPI Flash available forread operations

SPI Flash

(tVSL)

SPI Flash cannot be selected

FPGA initializes configurationmemory

3.3V Supply

FPGA accessesSPI Flash PROM

Time

SPI Flash PROM mustbe ready for FPGA

access, otherwise delayFPGA configuration

UG332_c4_08_102506

(TPOR)(VCCINT, VCCAUX

already valid)

PROM CSdelay



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Spartan-3A/3AN/3A DSP およびコンフィギュレーションウォッチドッグタイマ

Spartan-3A/3AN/3A DSP FPGA には、CWDT (コンフィギュレーションウォッチドッグタイマ) があり、3.3V 電源が後に適用される場合でも、SPI フラッシュコンフィギュレーションをより堅固

にしています。

マスタ SPI モードでは、 CWDT は CCLK の初の 216-1 サイクル内で SPI フラッシュ PROM から有効な同期ワードを確実に読み出します。同期ワードは FPGA コンフィギュレーションビット

ストリームの一部です。 FPGA が同期ワードを検出できない場合は、CWDT が FPGA に対して自動

的に SPI フラッシュ読み出しコマンドの再送を強制し、コンフィギュレーションプロセスを再実行

します。 CWDT による SPI フラッシュからのコンフィギュレーションは、3 回再実行するとエラー

になります。 FPGA のコンフィギュレーションにエラーがある場合、 INIT_B ピンが Low に駆動さ

れ、エラーを示します。

CCLK 周波数

SPI フラッシュモードでは、FPGA の内部オシレータがコンフィギュレーションクロック周波数を

生成します。 FPGA は、CCLK 出力ピンにこのクロックを供給し、PROM の Slave Clock 入力ピン

を駆動します。 FPGA は、小の周波数設定でコンフィギュレーションを開始します。コンフィギュ

レーションビットストリームで設定されている場合は、FPGA は残りのコンフィギュレーション中

に CCLK 周波数を設定値まで増加させます。大周波数は、BitGen の ConfigRate オプションを使

用して設定します。 FPGA コンフィギュレーションロジックでサポートされている大周波数は、

SPI フラッシュデバイスのタイミングによって異なります。特定の SPI フラッシュ PROM のタイ

ミングを確認せずに、 ConfigRate = 12 以下を使用します。 FAST READ コマンドをサポートする

SPI フラッシュ PROM は、より高いデータレートをサポートします。このような PROM の一部は、

大 ConfigRate = 25 以上をサポートしますが、データシートでの詳細な分析が必要です。タイミン

グ解析の詳細は、 132 ページの「シリアルペリフェラルインターフェイス (SPI) のコンフィギュ

レーションのタイミング」を参照してください。

表 4-11 に、さまざまな ConfigRate 設定オプションおよび SPI フラッシュ PROM の関連する

Clock-to-Output 要件 (TV) を示します。 TV 値は、 134 ページの表 4-16 の数式に基づいて決定され

ます。Spartan-3A/3AN/3A DSP FPGA には、Spartan-3E よりも多くの ConfigRate 設定があります。

Spartan-3E FPGA 列の灰色のセルはそれを示します。ビットストリーム生成時に ConfigRate 設定

が指定されていない限り、 Spartan-3E FPGA ではデフォルト設定を使用します。デフォルト設定は

も低速な ConfigRate = 1 であり、コンフィギュレーションに全体に要する時間を延ばします。

Spartan-3A/3AN/3A DSP FPGA のデフォルト設定は ConfigRate = 6 です。

表 4-10 : Spartan-3E および Spartan-3A/3A/3A DSP POR タイミングおよびしきい値

シンボル説明 Spartan-3E Spartan-3A/3ANSpartan-3A DSP 単位

VCCO2T

VCCO_2 電圧では、 POR (パワーオンリセット ) 回路がリリースされた時点で、

VCCINT および VCCAUX 電源がすでに適

用され有効になっているとみなされる

0.4 ～ 1.0 0.8 ～ 2.0 V

TPOR

FPGA の POR 回路がリリースされてか

ら INIT_B ピンの立ち上がりエッジま

での時間

1 ～ 7 1 ～ 18 ms



コンフィギュレーション後の SPI フラッシュインターフェイス


FPGA のコンフィギュレーションが正常に完了後、SPI フラッシュ PROM に接続されたすべてのピ

ンがユーザー I/O ピンとして使用可能になります。

コンフィギュレーション後 SPI フラッシュを使用しない場合

コンフィギュレーション後、 SPI フラッシュ PROM を使用しない場合は、図 4-4 に示すとおり、

CSO_B を High に駆動して PROM を無効にします。 MOSI、 DIN、および CCLK ピンはその後、

表 4-11 : FPGA ConfigRate 設定および対応する SPI フラッシュ PROM の Clock-to-Output 要件 (TV)

ConfigRate ビット

ストリームの設定

SPI フラッシュの大 TV 仕様

単位Spartan-3E Spartan-3A/3ANSpartan-3A DSP

コマーシャルインダストリアルコマーシャルインダストリアル

1

(デフォルト )< 265 < 224 < 588 < 553

ns

3 <127 < 106 < 189 < 178

6(Spartan-3A/

3AN/3A DSP のデフォルト

< 58 < 47 < 91.3 < 85.6

12 < 23.5 < 18.3 < 41.9 < 39

13 < 37.1 < 34.8

17 < 27.2 < 25.3

22 < 18.6 < 17.2

25 < 6.1 < 3.5 < 15.3 < 14.4

27 < 13.9 < 13

33 < 10.1 < 9.2

44 < 5.3 < 4.9



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FPGA アプリケーションで汎用の I/O ピンとして使用可能になります。ただし、高のシグナルインテグリティを保つため、可能であれば CCLK への追加のロードは避けてください。

CSO_B を選択解除すると、 SPI PROM はより低電力のスタンバイモードになります。詳細は 136ページの「スタンバイモードを開始するために CSO_B をディアサート」を参照してください。

コンフィギュレーション後 SPI フラッシュを使用する場合

すべてのインターフェイスピンはコンフィギュレーション後にユーザー I/O となるため、図 4-5 に示す

とおり、FPGA アプリケーションは SPI フラッシュ PROM との通信のために SPI フラッシュインター

フェイスピンを使用し続けることができます。 SPI フラッシュ PROM は、 FPGA アプリケーションに

ランダムなアクセス、バイトでのアドレス指定、読み出し /書き込み、不揮発性ストレージを提供します。

注意 : FPGA コンフィギュレーションロジックが CCLK ピンで SPI フラッシュインターフェ

イスを制御する前に、このピンを使用してコンフィギュレーションを完了し、スタートアップ

できるようにします。ほとんどの多目的ピンが GTS サイクルで I/O になりますが、 CCLK は EOS (End of Startup) まで待機する必要があります。干渉を回避するため、コンフィギュレー

ション後、クロックの 2 サイクル分アクセスを遅らせます。詳細は第 12 章の「スタートアッ

プ」を参照してください。

図 4-4 : コンフィギュレーション後に SPI を使用しない場合は、 CSO_B ピンを High に駆動

FPGASPI Flash

PROM

MOSIDIN

CSO_BCCLK

DQSC

User -I/O

a) During configuration

FPGASPI Flash

PROM

(User I/O)

‘1’

DQSC

User -I/O

b) After successful configuration

(User I/O)

(User I/O)

De-selected(Standby)

UG332_c4_19_040107




FPGA ロジックを使用した SPI マスタインターフェイス

FPGA には、コンフィギュレーション以外には専用の SPI インターフェイスがありません。した

がって、コンフィギュレーション後に SPI フラッシュまたはほかの SPI デバイスにアクセスするに

は、FPGA アプリケーションは SPI バスマスタインターフェイスを含む必要があります。ザイリン

クスは次に述べる SPI インターフェイスコアを提供しています。

• MicroBlaze プロセッサコアを含むアプリケーション用に、ザイリンクス EDK (エンベデッド開発

キット ) には、 MicroBlaze OPB バスに接続する SPI インターフェイスがあります。使用されるオ

プションによって、 SPI インターフェイスコアは 147 から 203 スライスを使用します。

♦ OPB シリアルペリフェラルインターフェイス製品仕様

japan.xilinx.com/bvdocs/ipcenter/data_sheet/opb_spi.pdf

• 一般的なアプリケーション用には、8 ビットの PicoBlaze™ プロセッサコアが、約 100 スライ

スおよび 1 つのブロック RAM を必要とする使いやすいソリューションを提供します。デザイ

ンソリューションの例は Spartan-3E FPGA スタータキットボードで入手できます。

♦ PicoBlaze STMicro SPI フラッシュプログラマ

japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_spi_flash_programmer

♦ PicoBlaze SPI ベースの D/A 変換コントローラ

japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_dac_control

SPI フラッシュ PROM へのアクセス

SPI フラッシュ PROM は 1Mb から 128Mb の集積度の範囲で入手できます。しかし、単体の

Spartan-3A/3E FPGA では 6Mb 以下しか使わず、 Spartan-3A DSP FPGA では、 11Mb を少し超え

る程度が必要です。必要であれば、MicroBlaze プロセッサコードなどの追加の不揮発性アプリケー

ションデータ、またはシリアル番号およびイーサネット MAC ID などのほかのユーザーデータを

格納するために、大型の SPI フラッシュ PROM を使用します。図 4-5 に示す例では、FPGA は SPIフラッシュ PROM からコンフィギュレーションします。コンフィギュレーション後、 FPGA はFPGA のロジックを使用して MicroBlaze コードを SPI フラッシュから外部 DDR SDRAM にコ

図 4-5 : コンフィギュレーション後の SPI フラッシュインターフェイスの使用

MOSI

DIN

CCLK

CSO_B

DATA_IN

DATA_OUT

CLOCK

SELECT

DATA_IN

DATA_OUT

CLOCK

SELECT

SPI Serial Flash PROM

FPGAConfiguration

MicroBlazeCode

User Data

0

FFFFF

SPI Peripherals- A/D Converter- D/A Converter- CAN Controller- Displays- Temperature Sensor- ASSP

User I/O

4.7

k

+3.3V

To other SPI slave peripherals

Spartan-3E/-3A/3AN/3A DSP FPGAD

DR

SD

RA

M

UG332_c4_09_040107

FPGA-basedSPI Master

- ASIC


http://japan.xilinx.com/edk

http://japan.xilinx.com/edk

http://japan.xilinx.com/bvdocs/ipcenter/data_sheet/opb_spi.pdf

http://japan.xilinx.com/picoblaze

http://japan.xilinx.com/s3estarter

http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_spi_flash_programmer

http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_dac_control

http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_dac_control



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ピーしてコードを実行します。同様に、FPGA アプリケーションは SPI フラッシュ PROM 内に不揮

発性アプリケーションデータを保存できます。

FPGA コンフィギュレーションビットストリームまたは Spartan-3A/3AN/3A DSP マルチブート

アプリケーションの初のコンフィギュレーションビットストリームは常に開始アドレス 0 に保

存されます。追加のデータは次に使用可能な SPI フラッシュ PROM セクタまたはページに保存し

ます。コンフィギュレーションデータおよびユーザーデータを同じセクタまたはページに保存し

ないでください。

コンフィギュレーション後、FPGA アプリケーションは付属の SPI シリアルフラッシュ PROM のすべての特別な機能を活用できます。たとえば、 Atmel 社の AT45DB シリーズ PROM は、 Rapid-S と呼ばれる若干の変更を加えたシリアルインターフェイスをサポートします。FPGA はこのモー

ドを使用してコンフィギュレーションできませんが、コンフィギュレーション後、 FPGA アプリ

ケーションは Rapid-S を使用して全体のデータスループットを増加できます。同様に、

NexFlash/Winbond 社の W25X シリーズ PROM は、デュアル出力 SPI と呼ばれる、クロックサイ

クルごとに 2 つのデータビット送信する機能をサポートしますが、特別な読み出しコマンドが必要

です。 FPGA は、コンフィギュレーションでこのコマンドをサポートしませんが、コンフィギュレー

ション後には、 FPGA アプリケーションはコマンドを実行できます。

ほかの SPI に互換性のあるペリフェラルへのアクセス

同様に、 SPI バスは追加の SPI ペリフェラルに拡張できます。 SPI は一般的な業界標準のインター

フェイスで、A/D (Analog-to-Digital) コンバータ、D/A (Digital-to-Analog) コンバータ、CAN コン

トローラ、および温度センサなどのさまざまな SPI ベースのペリフェラルがあります。

MOSI、DIN、および CCLK ピンは、すべての SPI ペリフェラルに共通です。追加の各 SPI ペリフェ

ラルのセレクト入力を FPGA のユーザー I/O ピンの 1 つに接続します。コンフィギュレーション中

に HSWAP または PUDC_B = 0 の場合、FPGA はセレクトラインを High に保持します。 HSWAPまたは PUDC_B = 1 の場合、外部の 4.7 kΩ プルアップ抵抗を介してセレクトラインを +3.3V に接

続して、不正な読み出しまたは書き込み動作を回避します。コンフィギュレーション終了後、セレク

トラインを Low に駆動し、必要な SPI ペリフェラルを選択します。

コンフィギュレーション中、CCLK は FPGA で制御され、FPGA で生成された値に周波数が限定さ

れます。コンフィギュレーション後、FPGA アプリケーションは CCLK ピンの駆動にほかのクロッ

ク信号を使用でき、 SPI ベースの通信をさらに適化できます。

注意 : CCLK ピンへの過剰なロードは避けてください。過剰なロードはこの重要な信号のシグ

ナルインテグリティを低下させます。 46 ページの「 CCLK デザインの考察」に示す推奨デザイ

ンを使用してください。

個々のインターフェイスおよび通信プロトコルの要件については、各 SPI ペリフェラルのデータ

シートを参照してください。

注意 : SPI インターフェイス付きであるとするデバイスが多くありますが、タイミングや信号

の極性は、デバイスおよびベンダー間で異なります。使用するデバイスのデータシートで互換

性を確認してください。


アプリケーションでコンフィギュレーションが異なる複数の FPGA が必要な場合、111 ページの図 4-6に示すように、デイジーチェーンを使用して FPGA をコンフィギュレーションします。 SPI PROM に接続された FPGA には、 SPI フラッシュモード (M[2:0] = <0:0:1>) を使用し、デイジーチェーン内の

その他の FPGA には、スレーブシリアルモード (M[2:0] = <1:1:1>) を使用します。マスタ FPGA (図中

左側の FPGA) が SPI フラッシュ PROM からのコンフィギュレーションデータのロードを完了後、マ




スタ FPGAは CCLK の立ち下がりエッジで、DOUT 出力ピンを介してデイジーチェーンの後続デバイ

スにデータを送信します。


FPGA に対する DONE_cycle 設定の後で、BitGen の GTS_cycle オプションをスタートアップ段階

に設定する必要があります。これは、ソフトウェアのデフォルト設定です。オプションで


デバッグには、各 FPGA の INIT_B および DONE ピンに 0 オーム抵抗を付けることを推奨します。コンフィギュレーションエラーがある場合は、 FPGA を個々に隔離できます。 FPGA の DONE ピンの

ジャンパは、将来的なインシステムプログラミングサポートおよびデバッグの目的で推奨されます。

灰色で表示したプルアップ抵抗はオプションですが、ボード設計では必要です。ボードの製造過程

でこれらの抵抗を実装する必要はありません。 53 ページの表 2-13 で述べるように、Spartan-3 ジェ

ネレーション FPGA のプルアップ抵抗は、対応する信号ピンをプルアップするのに十分な強さがあ

ります。 CCLK のデブナン終端抵抗もオプションですが、ボード設計では推奨されています。

注意 : SPI モードのデイジーチェーンは、 Spartan-3E FPGA ではステッピング 1 のシリコンバージョンのみでサポートされています。 SPI モードのデイジーチェーンは、ステッピング 1 のシリコンをベースとするSpartan-3E オートモーティブグレードのデバイスすべて、および Spartan-3A/3AN/3A DSP FPGA バージョンすべてでサポートされています。

図 4-6 : SPI フラッシュモードからのデイジーチェーン接続

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘0’ ‘0’ ‘1’

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘1’ ‘1’ ‘1’VCCO_2 VCCO_2VCCAUX

Master FPGA Slave FPGA

PROGRAM

0Ω 0Ω 0Ω

200Ω

200Ω

4.7k

Ω

330Ω

4.7k

Ω

MOSI

CSO_B

C

Q

D

SPI SerialFlash PROM

S

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JUM

PE

R



UG332 (v1.4) 2008 年 7 月 1 日



「デイジーチェーン接続のコンフィギュレーション」は、デザインが異なり、通常アレイサイズが異

なる複数の FPGA をロードするために設計されています。しかし、アプリケーションの一部には、す

べて同じビットストリームでプログラムされる複数かつ同一の FPGA を含むものがあります。

FPGA をデイジーチェーン接続し、複数の同じビットストリームのコピーを保存する代わりに、

「ギャングまたはブロードサイドコンフィギュレーション」は複数かつ同一の FPGA を同じビット

ストリームでプログラムします。

プログラミングサポート

製品アプリケーションでは、 SPI フラッシュ PROM は通常、 PCB (プリント基板) に実装する前に

プログラムされます。ザイリンクス ISE 開発ソフトウェアは、サードパーティのギャングプログラ

マで使用できる業界標準のプログラミングファイルを作成します。使用する SPI フラッシュベン

ダーで推奨される製品プログラミングソリューションを確認してください。

次に述べるように、付属する SPI メモリをプログラムする方法は複数あります。

ISE 9.1i SP 2 以降の iMPACT プログラミングソフトウェアでは、表 4-12 に示すように、付属の SPIフラッシュ PROM のプログラムに、 2 つの異なる手法をサポートしています。

直接的なプログラミング手法を使用する場合、プログラミングケーブルは SPI フラッシュ PROMと直接通信します。 FPGA はプログラムのプロセスには関わりがなく、PROM に接続する FPGA のI/O ピンは、コンフィギュレーション中にハイインピーダンス (Hi-Z) の状態でなければなりませ

図 4-7 : 同じビットストリームによりプログラムされた複数かつ同一の FPGA

VCCO_2

Master FPGAPROGRAM

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘1’ ‘1’ ‘1’

Slave FPGA

VCCO_2

VCCAUX

0Ω

0Ω

0Ω200Ω

200Ω

4.7k

Ω

4.7k

Ω

C

Q

D

SPI SerialFlash PROM

S

CCLK

DIN

M2 M1 M0

DOUT

PROG_B DONE

INIT_B

‘0’ ‘0’ ‘1’

MOSI

CSO_B

330Ω

VCCAUX

UG332_c4_21_111906

JUMPER


http://japan.xilinx.com/ise



ん。 FPGA の PROG_B 入力を Low に保持して I/O をハイインピーダンスにし、 FPGA の DONEピンは Low のままにします。

間接的なプログラミング手法を使用する場合、プログラミングケーブルを FPGA の JTAG ポートに接

続します。 iMPACT は、実際の SPI PROM プログラミングを実行する特別なデザインを初に FPGAにプログラムし、 JTAG インターフェイスをシリアル通信ポートとして使用します。 FPGA はプログ

ラミングアプリケーションでコンフィギュレーションされているため、プロセス中、 FPGA の DONE出力は High になります。 SPI フラッシュ PROM または JTAG インターフェイスに接続されていない

すべてのピンには、ピンに関連する VCCO 電圧電源への内部プルアップ抵抗があります。

Spartan-3AN では、 iMPACT は内部フラッシュのプログラミングをサポートしていますが、外部フ

ラッシュの間接的なプログラミングはサポートしていません。

サードパーティのプログラマ (オフボードプログラミング) 量産製品の場合、ボード組み立て前のオフボードプログラミングでは、サードパーティのプログラ

マの使用が推奨されているようです。ほとんどのザイリンクスの販売代理店で、プログラミングま

たはその手配が可能です。認可され、資格を持ったサードパーティデバイスプログラマについて

は、PROM ベンダーのウェブサイトを確認してください。プログラミングファイルの適切なフォー

マット方法は、 118 ページの「SPI PROM ファイルの準備」を参照してください。

直接的な SPI インシステムプログラミング

インシステムプログラミングサポートが必要なシステムには、製品製造およびプロトタイプの過程で

異なるオプションがあります。一部のサードパーティ PROM プログラマは、製品プログラミングに

SPI フラッシュメモリをインシステムでプログラムするワイヤが付いたソケットアダプタを使用しま

す。プロトタイプのプログラミングでは、限定された STMicro 社および Atmel 社の SPI フラッシュメモリに対しザイリンクス iMPACT が直接的なインシステムプログラミングサポートを提供します。

表 4-12 : SPI フラッシュ PROM プログラミングオプションのまとめ

直接的なプログラミング間接的なプログラミング

詳細な説明

123 ページの「iMPACT を使用した直接的な SPI プロ

グラミング」

126 ページの「iMPACT を使

用した間接的な SPI プログラ

ミング」

ISE バージョン要件 ISE 9.1i 以降

Spartan-3A/3A DSP FPGA では ISE 9.1i SP2 以降、 Spartan-3E

FPGA では ISE 10.1

インターフェイス /ケーブルの接

続SPI PROM に直接接続 FPGA の JTAG ポート

プログラミング中の DONE ピン

のステータスLow

High(FPGA は特別なプログラミン

グデザインでコンフィギュ

レーションされる)

PROG_B 制御要件 PROG_B = Low なし

プログラミング中における SPI ピン以外のピンのステータス

PROG_B = Low であるため

ハイインピーダンス

関連する VCCO 電源入力への

内部プルアップ抵抗を使用し

て High にプルアップ


http://japan.xilinx.com/company/sales/ww_disti.htm


UG332 (v1.4) 2008 年 7 月 1 日


iMPACT の直接的なプログラミングサポートの要件

付属の SPI シリアルフラッシュ PROM でインシステムプログラミングを正常に実行するには、次

が必要です。

• ザイリンクスプログラミングケーブル 1 本

♦ プラットフォームケーブル USBhttp://japan.xilinx.com/products/devkits/HW-USB-G.htm

♦ パラレルケーブル IVhttp://japan.xilinx.com/products/devkits/HW-PC4.htm

♦ MultiPRO デスクトップツール


• ボード上に互換性のあるケーブルコネクタ 1 つ

• 正常にインストールされたザイリンクス ISE 8.2i (またはそれ以降)

プログラマブルケーブル接続

すべての新のザイリンクスプログラミングケーブルでは、標準の 14 ピンリボンケーブルおよび

対応するソケットを使用します。ソケットの接続を 92 ページの図 4-1 および 93 ページの図 4-2 に示し、詳細なピン配置表を表 4-13 に示します。パッケージの寸法を 206 ページの図 9-6 に示し、ベ

ンダーのデバイス番号を 206 ページの表 9-6 に示します。

表 4-13 に示すように、すぐれたシグナルインテグリティを実現するために、ソケットの一方は完全

に GND に接続します。ケーブルのもう一方には、VREF 電圧接続および 4 つの SPI フラッシュ制御

信号が含まれます。 SPI プログラミングに使用される場合、プログラミングケーブルは、SPI バスの

すべてのトランザクションを制御する SPI マスタとして動作します。







指定した表面実装ケーブルコネクタはボードスペースの 0.162 平方インチのみを必要とします。

ザイリンクス iMPACT プログラミングソリューションはシステムのプロトタイプにのみ対応して

いるので、コスト削減のため、ソケットは製品 BOM から削除できます。

また、ザイリンクスプログラミングケーブルは、標準の 0.1 インチのコネクタピンに対応する「フライリード」をオプションでサポートします。しかし、リボンケーブルおよび関連するソケットは

高度なシグナルインテグリティおよび高速のプログラミングを提供します。プログラミングケー

ブルリードは確実に正しく接続してください。 SPI プログラミング機能はザイリンクスプログラミ

ングケーブルの新機能で、既存のケーブルには表 4-13 に示す異なる信号名表示がある場合があり

ます。

プログラミング中の FPGA SPI バスピンに対するハイインピーダンスの強制

プログラミングケーブルは SPI バスマスタとして動作するため、 FPGA の SPI ピンはフロートす

るかハイインピーダンス (Hi-Z) である必要があります。この要件は SPI フラッシュ PROM を直接

プログラムするサードパーティのプログラマにも適用されます。 FPGAの MOSI、DIN、CSO_B、お

よび CCLK ピンがすべてハイインピーダンス (フローティング、Hi-Z) であることを確認してくだ

表 4-13 : インシステム SPI フラッシュ PROM プログラミング向けのザイリンクスダウンロードヘッダ信号の説明

信号ソケットピン

(上面図) 方向 SPI PROM またはシステムへの信号接続

「フライングリード」ラベル/ワイヤの色(1)

GND 1 2VREF : FPGA および SPI PROM に共通の 3.3V (VCCO_2) に接

続する。参照電圧は指定する必要があり、電流制限する直列抵抗

があってはならない

VREF

(赤)

GND 3 4SPI スレーブセレクト : SPI PROM の Slave Select 入力に接続 TMS/PROG

(緑)

GND 5 6SPI クロック : SPI PROM の Slave Clock 入力に接続 TCK/CCLK

(黄)

GND 7 8SPI マスタ入力/スレーブ出力 : SPI PROM の Slave Data Outputに接続

TDO/DONE

(マゼンタ)

GND 9 10SPI マスタ出力/スレーブ入力 : SPI PROM の Slave Data Input に接続

TDI/DIN

(白)

GND 11 12 –予約済み。未接続にする

–

GND 13 14D.N.C. 未接続にする。ケーブルリードはこれを INIT と表示す

るが、 FPGA の INIT_B ピンに接続しない–/INIT

(灰色)

メモ : 1. 「フライリード」アダプタは、推奨される 14 ピンのソケットではなくコネクタピンを使用する場合にのみ必要です。



UG332 (v1.4) 2008 年 7 月 1 日


さい。これにより、プログラマは SPI PROM を完全に直接制御できます。 FPGA SPI 信号をハイインピーダンスにするには次に示す 3 つの異なる手法があります。

オプション 1 またはオプション 2 を使用しているとき、 FPGA の HSWAP または PUDC_B ピンが

Low の場合、VCCO_2 へのプルアップ抵抗は FPGA の SPI ピンで有効にされていることに留意して

ください。オプション 3 では、FPGA の SPI ピンは FPGA アプリケーションで完全に制御されます。

FPGA を介した直接的なインシステム SPI プログラミング

この手法は、通常、FPGA を事実上のプログラマとして使用した SPI シリアルフラッシュの更新に

使用します。この利点は、FPGA の柔軟性により、プログラミングデータの受信のために FPGA が事実上どのようなデジタルインターフェイスにも接続できることです。 FPGA ベースのプログラマ

はアプリケーションの一部として含むことができ、FPGA の JTAG インターフェイスを使用して一

時的に FPGA にダウンロードできます。

Spartan-3E FPGA スタータキットには、PC またはワークステーションへの RS-232 接続を使用し

て付属の STMicro (Numonyx) 社の M25P16 SPI フラッシュをプログラムするデザイン例が含まれ

ます。

• PicoBlaze RS-232 から STMicro 社の SPI フラッシュプログラマ

japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#atmel_spi_flash_programmer

Spartan-3A FPGA スタータキットには、PC またはワークステーションへの RS-232 接続を使用し

て付属の Atmel 社の AT45DB161D DataFlash PROM をプログラムするデザイン例が含まれます。

• PicoBlaze RS-232 から Atmel 社の DataFlash プログラマ


オプション 1 FPGA の PROG_B ピンをプログラミングプロセス中に Low に保持します。

FPGA はプログラミングプロセス中はコンフィギュレーションされず、

PROG_B が High にリリースされたとき、自動的に新しい SPI フラッシュ

PROM データをロードします。

オプション 2 FPGA のモードピンを JTAG モード (M[2:0] = <1:0:1>) に変更し、 PROG_Bピンをパルスします。いかなる JTAG 動作も実行しないでください。すべての

FPGA I/O ピンは強制的にハイインピーダンス状態になっています。 FPGAは、プログラミングプロセス中にはコンフィギュレーションされません。

FPGA の M[2:0] ピンは、 SPI フラッシュ設定に戻す必要があり、 PROG_B ピンは FPGA が新しい SPI フラッシュ PROM データを再ロードする前に Lowをパルスする必要があります。

オプション 3 機能している FPGA アプリケーションで、MOSI、DIN、CCLK、およびCSO_Bピンをトライステートにする内部制御信号を使用します。 FPGA は現在のコン

フィギュレーションを維持します。 PROG_B ピンを Low にパルスするか、ま

たは Spartan-3A/3AN/3A DSP FPGA で 0 の開始アドレスでマルチブートのリ

コンフィギュレーション動作を実行します。




http://japan.xilinx.com/s3astarter

http://japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#atmel_spi_flash_programmer

http://japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#atmel_spi_flash_programmer


マスタ SPI コンフィギュレーション向けのビットストリームの生成

FPGA JTAG チェーンを使用した間接的なインシステム SPI プログラミング

FPGA には、標準の PRELOAD および EXTEST コマンドを含む JTAG テスト機能があります。これらのコマンドを使用する場合は、 JTAG チェーンで FPGA のピンを駆動およびサンプルでき、結

果として関連する FPGA ピンおよび PCB に配線されたトレースを介して SPI メモリのピンを駆動

できます。図 4-8 に示すこの手法は、多くのサードパーティ JTAG ツールベンダーにサポートされ

ています。しかし、この手法は大抵、「直接的な SPI インシステムプログラミング」手法よりも大幅

に低速です。

この手法の利点は、インシステムプログラミングの配線が短であることと、ほかの JTAG ベース

のボードテスト操作中に SPI フラッシュ PROM がプログラムできることです。

ザイリンクスはより容易な開発には、 92 ページの図 4-1 および 93 ページの図 4-2 に示す JTAG プロ

グラミングケーブルソケットを含めることを推奨します。 FPGA コンフィギュレーションは、SPI フラッシュ PROM をプログラムしなくても、開発の目的で直接 FPGA にダウンロードできます。

JTAG インターフェイスの詳細は、第 9 章「JTAG コンフィギュレーションモードおよびバウンダ

リスキャン」の特に 205 ページの「ケーブルおよびヘッダのプログラム」を参照してください。

マスタ SPI コンフィギュレーション向けのビットストリームの生成

マスタ SPI コンフィギュレーション向けに FPGA ビットストリームを作成するには、 31 ページの

「ビットストリームオプションの設定、FPGA ビットストリームの生成」に示す手順に従ってくださ

い。マスタ SPI モードでコンフィギュレーションされた FPGA には、次の BitGen オプションを設

定します。


106 ページの「CCLK 周波数」に示すように ConfigRate オプションを設定します。コンフィギュ

レーションレート周波数は ISE Project Navigator を使用し、 33 ページの図 1-7 の手順 7 で示すよ

うに設定します。

-g ConfigRate:12

図 4-8 : 付属 SPI フラッシュのプログラムに FPGA の JTAG テストチェーンを使用

UG332_c4_xx_080906

SPI FlashMemory

MOSI

MISO (DIN)

SCLK (CCLK)

SS (CSO_B)

Spartan-3GenerationFPGA

TDITDOTMSTCK JTAG



UG332 (v1.4) 2008 年 7 月 1 日



CCLK です。 34 ページの図 1-8 の手順 13 で示すように、BitGen の StartupClk オプションを保持し

ます。

-g StartupClk:Cclk

DriveDone : DONE ピンをアクティブに駆動



34 ページの図 1-8 の手順 16 で示すように、 ISE Project Navigator で [Drive Done Pin High] オプ

ションをオンにします。

-g DriveDone:Yes

DONE_cycle : Spartan-3E マスタとデイジーチェーン接続

Spartan-3E FPGA が SPI ベースのデイジーチェーンのマスタ FPGA である場合、 DONE_cycle を確実にサイクル 5 かそれより早いサイクルに設定してください。 ISE Project Navigator の

DONE_cycle 設定は、 34 ページの図 1-8 の手順 14 に示すように、 [Enable Outputs (OutputEvents)] オプションで設定します。

-g DONE_cycle:4


複数 FPGA のデイジーチェーンを作成するには、DONE_cycle 設定よりも後に GTS_cycle オプショ

ンを設定 (両方のデフォルト設定) します。または、 GTS_cycle:Done に設定します。 ISE ProjectNavigator の GTS_cycle 設定は、 34 ページの図 1-8 の手順 14 に示すように、 [Enable Outputs(Output Events)] オプションで設定します。

SPI PROM ファイルの準備

ここでは、 SPI フラッシュメモリに PROM ファイルを作成するガイドラインを示します。

ザイリンクスソフトウェアツール「iMPACT」または「PROMGen」は 1 つまたは複数の FPGAビットストリームから SPI 用にフォーマットされた PROM ファイルを生成します。 SPI フラッ

シュメモリデバイスは MSB ( 上位ビット ) からデータバイトをシリアルに出力されますが、ザイ

リンクス PROM では LSB ( 下位ビット ) からデータが出力されます。したがって、SPI フラッシュ

メモリデバイス向けにフォーマットされた PROM ファイルは、各バイトでビット反転されます。こ

れは標準のザイリンクス PROM ファイルのビットの順序とは正反対です。 PROMGen 使用時には、

適切にフォーマットするために -spi オプションが必要です。

iMPACT次の手順では、ISE Project Navigator の iMPACT を用いて PROM ファイルを SPI フォーマットで

作成する方法を図示します。 SPI フラッシュメモリ用の Spartan-3A/3AN/3A DSP マルチブート

ビットストリームを作成するには、 266 ページの「iMPACT を使用した Spartan-3E マルチブート

PROM ビットストリームの生成」を参照してください。




1. ISE Project Navigator の [Processes] ウィンドウで、 [Generate PROM, ACE, or JTAG File]をダブルクリックします (図 4-9)。





1

UG332_c4_10_110206

3

2

UG332_c4_11_19



UG332 (v1.4) 2008 年 7 月 1 日


4. 単数または複数の FPGA ビットストリームをサードパーティの SPI PROM 向けにフォーマッ

トします (図 4-11)。このオプションでは、PROM ファイル作成のために -spi オプションが自

動的に起動されます。


6. [PROM File Name] を入力します。


8. [SPI PROM Density] でターゲットデバイスの SPI RPOM の集積度をビットで選択します (図 4-12)。


図 4-11 : サードパーティの SPI PROM 向けにオプションを設定

図 4-12 : SPI PROM 集積度の選択

7

4

5

6

UG332_c4_12_110206

9

8

UG332_c4_13_110206




10. SPI PROM のフォーマット設定が正しいか確認します (図 4-13)。 [Finish] をクリックして設定を

確定するか、 [Back] をクリックして設定を変更します。

11. [OK] をクリックして PROM データに FPGA コンフィギュレーションビットストリームの追

加を開始します (図 4-14)。

12. 使用する FPGA ビットストリームを検索し、選択します。


図 4-13 : PROM フォーマット設定の確認


10

UG332_c4_14_111906

11

12

13

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14. iMPACT では、SPI PROM および関連する FPGA ビットストリームが表示されます (図 4-15)。


16. iMPACT は、 PROM ファイルが正常に作成されたことを示します。

PROMGenPROMGen はコマンドラインツールで、SPI PROM プログラミングファイルを作成するもう 1 つの手法です。 PROMGen はコマンドウィンドウまたはスクリプトファイルから起動できます。

表 4-14 に SPI フラッシュ PROM をフォーマットするために適切なオプションを示します。

図 4-15 : PROM ファイルの生成

14

15

16

UG332_c4_06_110206

表 4-14 : PROM ジェネレータコマンドオプション

PROMGen オプション説明

-spi SPI フラッシュ PROM に必要。 SPI フラッシュメモリデバイスからコ

ンフィギュレーションするために必要な正しいビット順序を定義

-p <format> PROM 出力ファイル形式。 SPI プログラミングソフトウェアで必要な

ファイル形式を指定。詳細は、サードパーティプログラマの資料参照

-s <size> PROM サイズをキロバイトで指定。 PROM のサイズは 2 のべき乗でな

ければならず、デフォルト設定は 64 キロバイト

-u <address> BIT ファイルを指定した開始アドレスから上位方向に読み込む。この

オプションは入力ビットストリームファイルの直前に設定する必要が

ある



iMPACT を使用した直接的な SPI プログラミング

次に例示する PROMGen コマンドでは、 SPI にフォーマットされた次の特性を持つ PROM ファイ

ルを生成します。

• -spi オプションを指定して SPI フラッシュ PROM 向けにフォーマット

• -p mcs オプションを指定して Intel MCS 形式でフォーマット。出力ファイル名は

-o <promdata>.mcs オプションで設定。 <promdata> はユーザー指定のファイル名

• -s 2048 オプションを使用して 16Mb の SPI PROM 向けにフォーマット。 PROMGen は、キ

ロバイトでサイズを指定

• -u 0 オプションを設定することで、指定した FPGA ビットストリームはアドレス 0 から上位

方向にロード

• PROM 向けにフォーマットされる FPGA ビットストリームは終オプション <inputfile>.bitで指定。 <inputfile> は FPGA ビットストリームの生成で用いるユーザー定義のファイル名

promgen -spi -p mcs -o <promdata>.mcs -s 2048 -u 0 <inputfile>.bit


iMPACT ではバージョン 8.2i 以降で SPI シリアルフラッシュ PROM の直接的なインシステムプログラミングをサポートしています。テスト済みおよびサポートされる SPI フラッシュメモリデバイスを 95 ページの表 4-3 の「ザイリンクス iMPACT サポート」列に示します。

プログラミング用のボードの準備

SPI PROM のプログラム前に、次の手順を完了してください。

1. ボードに電源が入っていることを確認します。

2. SPI フラッシュに接続された FPGA ピンがハイインピーダンス (Hi-Z) であることを確認しま

す。詳細は、115 ページの「プログラミング中の FPGA SPI バスピンに対するハイインピーダ

ンスの強制」を参照してください。

3. ボードおよび PC またはワークステーションの両方にプログラミングケーブルが正しく接続

されていることを確認します。詳細は、 114 ページの「プログラマブルケーブル接続」を参照




UG332 (v1.4) 2008 年 7 月 1 日


iMPACT を介したプログラミング

次の手順では、 iMPACT およびザイリンクスプログラミングケーブルを使用した SPI フラッシュ

PROM のプログラム方法を説明します。

1. iMPACT で [Direct SPI Configuration] をクリックします (図 4-16)。

2. 図に示す場所で右クリックします。

3. [Add SPI Device] を選択します。

4. フォーマット済みの PROM ファイルを選択します (図 4-17)。


図 4-16 : iMPACT による直接的な SPI Serial フラッシュメモリのプログラミングのサポート

図 4-17 : フォーマット済みの PROM ファイルを選択

1 2

3

UG332_c4_03_101006

UG332_c4_04_101006

4

5




6. サポートされた SPI シリアルフラッシュのデバイス番号を [Part Name] で選択します (図 4-18)。


8. iMPACT は選択した SPI フラッシュ PROM を表示します (図 4-19)。

9. [Program] をクリックします。

メモ : 手順 14 は、後の手順で表示されます。

図 4-18 : サポートされた SPI フラッシュメモリデバイスの選択

図 4-19 : サポートされた SPI フラッシュ PROM を直接的にプログラム

UG332_c4_05_101006

6

7

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8

9

14



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10. [Category] の [Programming Properties] オプションをクリックします (図 4-20 )。

11. [Verify] をオンにします。 [Verify] をオフにするとプログラミングに要する時間が短くなりま

すが、 iMPACT では、検証済みの PROM でのみ正常なプログラムを保証します。

12. [Erase Before Programming] をオンにします。 [Erase Before Programming] をオフにする

とプログラミングに要する時間が短くなりますが、ザイリンクスでは、新しい FPGA ビットス

トリームをダウンロードする場合、 PROM を消去することを推奨します。


14. iMPACT はプログラミングが正常に実行されたことを示します (図 4-19)。

iMPACT を使用した間接的な SPI プログラミング

Spartan-3A および Spartan-3A DSP FPGA では、ザイリンクス ISE 9.1i SP2 以降のリリースで間接

的なプログラミングがサポートされており、 Spartan-3E FPGA では ISE 10.1 からサポートされて

います。iMPACT は、Spartan-3AN FPGA で内部フラッシュのプログラミングをサポートしていま

す。間接的なプログラミングモードでは、 iMPACT は FPGA の JTAG ポートを介して FPGA の付

属メモリをプログラムします。詳細は、次のアプリケーションノートを参照してください。

XAPP974 : 『Spartan-3A FPGA で SPI シリアルフラッシュ PROM の間接的なプログラミング』


Spartan-3A FPGA で SPI シリアルフラッシュ PROM の間接的なプログラミング

プログラミングプロセス中、 FPGA は特別なプログラミングアプリケーションでコンフィギュレー

ションされます。結果として、FPGA の DONE ピンはプログラミングプロセス中に High になります。

プログラミングの設定

選択した付属の SPI PROM を間接的なプログラミングの手法でプログラムするには、ボードを次の

ように設定します。

1. ボードの電源を切断します。

図 4-20 : SPI PROM プログラミングオプション

UG332_c4_07_101006

1110

13

12





2. FPGA モードセレクトピンをマスタ SPI モードに設定します。

3. JTAG プログラミングケーブルを FPGA の JTAG ポートに接続します。

4. ボードに電源を再投入します。

iMPACT の使用

間接的なプログラミング手法を用いて選択した付属の SPI PROM を iMPACT でプログラムするに

は、次の手順に従ってください。この例では、XC3S700A FPGA が XCF04S Platform Flash PROMに JTAG チェーンで接続された Spartan-3A FPGA スタータキットボードを用います。

1. iMPACT を起動して [Configure devices using Boundary-Scan (JTAG)] を選択します (図 4-21)。

2. [Finish] を選択します。

図 4-21 : JTAG を使用した間接的なプログラミング手法

2

1

UG332_c4_22_032807



UG332 (v1.4) 2008 年 7 月 1 日


3. FPGA にプログラムされる FPGA のビットストリームファイル (*.bit) を選択します (図 4-22)。この手順は不必要ですが、iMPACT 9.1i では必要となります。この手順は、iMPACT 9.2i 以降では削

除されています。このファイルは、特別な FPGA ベースの SPI プログラミングアプリケーション

ではありません。

4. [Enable Programming of SPI Flash Device Attached to this FPGA] を選択します。


6. iMPACT は、スタートアップクロックソースを JTAG クロックピン (TCK) に変更したことを警

告します。 SPI フラッシュデータに影響はありません。この警告は無視しても問題ありません。

図 4-22 : FPGA ビットストリームファイルの選択および SPI プログラミングを有効にする

UG332_c4_23_032807

53

4

図 4-23 : JTAG を介したプログラミングで iMPACT がスタートアップクロックに JTAG クロック入力 TCK を使用

UG332_c4_24_032807

6




7. 付属の SPI フラッシュ PROM 向けのプログラミングファイルを選択します (図 4-24)。


9. 付属の SPI フラッシュ PROM のデバイス番号を選択します (図 4-25)。


図 4-24 : SPI PROM プログラミングファイルの選択

図 4-25 : SPI フラッシュ PROM の選択

UG332 c4 26 032907

8

7

UG332_c4_27_032907

9

10



UG332 (v1.4) 2008 年 7 月 1 日


11. フラッシュ PROM のプログラミングファイルを選択するダイアログが表示されたら、

[Bypass] をクリックします (図 4-26)。

12. iMPACT は XC3S700A Spartan-3A FPGA の JTAG チェーンおよび後続の XCF04S PlatformFlash PROM を表示します (図 4-27)。 XC3S700A FPGA に付属するフラッシュメモリをク

リックしてハイライト表示します。この操作により、手順 13 に示すコマンドオプションが有効

になります。

図 4-26 : Platform Flash PROM をバイパス

図 4-27 : iMPACT による JTAG チェーンおよび付属のフラッシュ PROM の表示

UG332_c4_28_032907

11

18

12

13

UG332_c4_25_032907




13. [Program] をダブルクリックします。

メモ : 手順 18 は、後の手順で表示されます。

14. [Category] の [Programming Properties] オプションをクリックします (図 4-28)。

15. [Verify] をオンにします。 [Verify] をオフにするとプログラミング時間が短くなりますが、

iMPACT では、検証済みの PROM でのみ正常なプログラムを保証します。

16. [Erase Before Programming] をオンにします。[Erase Before Programming] をオフにすると

プログラミングに要する時間が短くなりますが、ザイリンクスでは、新しい FPGA ビットスト

リームをダウンロードする場合、 PROM を消去することを推奨します。


18. iMPACT はプログラムが正常に実行されたことを示します。 FPGA は新しいプログラミング

ファイルでコンフィギュレーションされました (図 4-28)。

図 4-28 : SPI PROM プログラミングオプション

UG332_c4_29_032907

1514

17

16



UG332 (v1.4) 2008 年 7 月 1 日


シリアルペリフェラルインターフェイス (SPI) のコンフィギュレーションのタイミング

図 4-29 に、マスタ SPI コンフィギュレーションの波形を例示します。次に示す数字は、図 4-29 の数

字に対応しています。 FPGA タイミングパラメータのシンボルを、表 4-15 に一覧表示します。 SPI フラッシュ PROM のタイミング要件および FPGA タイミングへの要件を、134 ページの表 4-16 に示し

ます。

1. FPGA 起動時に、内部 POR (パワーオンリセット ) 回路をリリースするか、 PROG_B が Highに戻ります。

2. FPGA が内部コンフィギュレーションメモリの初期化を開始します。 FPGA が INIT_B 出力を

アクティブに Low に駆動します。

3. HSWAP または PUDC_B が確実にコンフィギュレーションプロセス中に安定したロジック

レベルにあるようにします。この入力ピンの値により、プルアップ抵抗がコンフィギュレー

ション中に有効にされるかどうかが決定されます。一部のアプリケーションではプルアップ抵

図 4-29 : シリアルペリフェラルインターフェイス (SPI) のコンフィギュレーションの波形

TDHTDSU

Command(msb)

TV

TCSS

<1:1:1>

INIT_B

M[2:0]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[2:0](Input)

New ConfigRate active

Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_Bgoes High. After this point, input values do not matter until DONE goes High, at whichpoint these pins become user-I/O pins.

<0:0:1>

Pin initially pulled High by internal pull-up resistor if HSWAP or PUDC_B input is Low.

Pin initially high-impedance (Hi-Z) if HSWAP input is High. External pull-up resistor required on CSO_B.

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCC

TCCD

(Input)PROG_B

HSWAP(Input)

HSWAP or PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.

UG332_c4_17_110206

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM.

Command(msb-1)

PUDC_B

1

2

5

4

3

6

7

8

9

10

11



シリアルペリフェラルインターフェイス (SPI) のコンフィギュレーションのタイミング

抗を用いて、VS[2:0] 変数セレクトピンの指定および FPGA がアクティブに Low に駆動する前

の CSO_B を High に保持することがあります。

4. VS[2:0] 変数セレクトピンを指定する必要があり、INIT_B ピンが High に戻る前は安定してい

なければなりません。 VS[2:0] の値は、FPGA が SPI シリアル PROM に実行する読み出しコマ

ンドを決定します。詳細は、 95 ページの表 4-2 を参照してください。

5. M[2:0] モードセレクトピンをマスタ SPI モード (<0:0:1>) に指定する必要があり、INIT_B がHigh に戻る前は安定していなければなりません。

6. FPGA が内部コンフィギュレーションメモリを初期化した後、FPGA は INIT_B ピンをリリー

スし、 VCCO_2 への専用内部プルアップ抵抗を介して High にフロートされるようにします。

7. INIT_B ピンが High に戻った後、 FPGA はすべてのコンフィギュレーションタイミングを制

御する CCLK 出力をトグルします。 CCLK 出力はも低いデフォルト周波数 (約 1MHz) で動

作を開始します。

8. SPI フラッシュでは、 CSO_B 出力が High から Low へ遷移する必要があります。 FPGA は、

CSO_B ピンを Low にアサートする前に CSO_B 出力を CCLK の 1 サイクル間アクティブに

High に駆動します。これで SPI バスの処理が開始します。

9. INIT_B ピンが High に戻ったときの VS[2:0] ピンがサンプルされた値に基づき、FPGA は SPIフラッシュ読み出しコマンドの実行を開始します。 FPGA は上位ビットからコマンドを送信

します。 FPGA は結果として、すべて 0 の 24 ビットのアドレスと、すべて 0 の適切な数のダ

ミービットを、選択したフラッシュメモリに送信します。 FPGA は、コマンド、アドレス、お

よびダミービットを、 CCLK の立ち下がりエッジで MOSI 出力にクロック出力します。

10. コンフィギュレーションビットストリームの初の 384 ビット内で、FPGA は残りのコンフィ

ギュレーションプロセス用の ConfigRate 設定をロードします。 ConfigRate 設定で CCLK 周波

数を指定します。すべてのインターフェイスタイミングは設定ごとに評価される必要がありま

す。詳細は、 106 ページの「CCLK 周波数」および117 ページの「ConfigRate : CCLK 周波数」


11. SPI フラッシュ PROM は、 CCLK の立ち下がりエッジでデータを送信します。この PROMデータは、次の CCLK の立ち上がりエッジ前に FPGA の DIN シリアルデータ入力で有効で、

かつセットアップされている必要があります。

表 4-15 に、 SPI コンフィギュレーションインターフェイスに関連するさまざまな FPGA タイミン

グパラメータを示します。

表 4-15 : SPI (シリアルペリフェラルインターフェイス) コンフィギュレーションモードの FPGA タイミングシンボル

シンボル説明

TCCLK1 初の CCLK クロック周期

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK クロック周期

TMINIT INIT_B の立ち上がりエッジ前の VS[2:0] 変数セレクトピンおよび M[2:0] モー

ドセレクトピンのセットアップタイム

TCCLKL1 デフォルトの ConfigRate 設定での、初のの小 CCLK Low 時間

TCCLKLn FPGA のビットストリームで定義された ConfigRate 設定の小 CCLK Low 時間

TINITM INIT_B の立ち上がりエッジ前の VS[2:0] 変数セレクトピンおよび M[2:0] モー

ドセレクトピンのホールドタイム

TCCO CCLK 立ち下がりクロックエッジ後の MOSI 出力有効遅延



UG332 (v1.4) 2008 年 7 月 1 日


表 4-16 に、SPI フラッシュ PROM のタイミングの仕様および FPGA のコンフィギュレーションタイミング仕様の関係を示します。たとえば、SPI フラッシュの Clock-to-Output 時間 (TV) は、FPGAの小 CCLK Low 時間および定義済みの ConfigRate 設定 (TCCLKLn) よりも短いか同じ値から

FPGA の DIN 入力のセットアップタイム (TDCC) を除算した値である必要があります。詳細は

132 ページの図 4-29 でハイライトされた TV パラメータを参照してください。

FPGA から SPI フラッシュ PROM への通信 (読み出しコマンド、アドレスおよびダミービットの送

信) はすべてデフォルトの CCLK ConfigRate 設定で処理されます。この設定 (TCCLK1) は、Spartan-3E FPGA でも速度が遅く、約 1MHz です。 Spartan-3A/3AN/3A DSP ファミリのデフォルトは

6MHz です。

マルチパッケージのレイアウト

ほとんどの SPI PROM ベンダーでは、デザインを大型あるいは小型のメモリ集積度のデバイスに移

行するマルチパッケージ移行の手法を採用しています。

マルチパッケージのレイアウトは次を提供します。

• 小型および大型の集積度の SPI フラッシュ PROM 間における集積度の移行。 SPI フラッシュ

メモリ集積度によっては、利用できないパッケージがあります。 SPI フラッシュの移行は、ザイ

リンクス FPGA で提供されるピン配置移行に準じています。アプリケーションで多くの不揮

TDCC CCLK 立ち上がりクロックエッジ前の DIN データ入力のセットアップタイム

TCCD CCLK 立ち上がりクロックエッジ後の DIN データ入力のホールドタイム

表 4-15 : SPI (シリアルペリフェラルインターフェイス) コンフィギュレーションモードの FPGA タイミングシンボル (続き)

シンボル説明

表 4-16 : 付属 SPI シリアルフラッシュのコンフィギュレーションのタイミング要件

シンボル説明要件単位

TCCS SPI シリアルフラッシュ PROM のチップセレクトタイム ns

TDSU SPI シリアルフラッシュ PROM データ入力のセットアップタイム ns

TDH SPI シリアルフラッシュ PROM データ入力のホールドタイム ns

TV SPI シリアルフラッシュ PROM データの Clock-to-Output タイム ns

fC または

fR

SPI シリアルフラッシュ PROM の大クロック周波数 (特定の読み出しコマンドによって変化)

MHz

メモ : 1. これらの要件は、 FPGA が CCLK 周波数を供給する SPI モードでの FPGA の正常なコンフィギュレーション用です。 FPGA にロードさ

れたアプリケーションおよびその結果のクロックソースにより、コンフィギュレーション後の要件は異なる場合があります。

2. アプリケーションの要件に応じて、追加のプリント基板の配線遅延を減算してください。

TCCS TMCCL1 TCCO–≤∫TDSU TMCCL1 TCCO–≤

TDH TMCCH1≤

TV TMCCLn TDCC–≤

fC1

TCCLKn min( )---------------------------------≥



省電力

発性ストレージが必要な場合は、大 128Mb までの集積度移行パスが、SPI フラッシュ PROMにあります。

• 異なる集積度の FPGA 間での移行においても統一されているコンフィギュレーション PROM のレイアウト。Spartan-3A/3AN/3A DSP FPGA ファミリ内、および Spartan-3E FPGA ファミリ内で

は、特定の FPGA パッケージのオプションが、フットプリントの互換性を保ちながら、異なる集

積度レベルをまたぐことがあります。 SPI フラッシュマルチパッケージレイアウトにより、関連

するコンフィギュレーション PROM で同程度の柔軟性を保有できます。適なサイズの SPI フラッシュメモリをボード上に実装された FPGA に使用してください。

• 安全性の提供。使用したいパッケージにはない集積度の SPI フラッシュが必要な場合は、異な

るパッケージ形式に変更するか、有効性の維持のために異なる集積度に変更します。同様に、複

数のベンダーが STMicroelectronics (Numonyx) フットプリントをサポートしています。

M25Pxx SPI シリアルフラッシュファミリの Spartan-3E FPGA スタータキットボードでのパッ

ケージレイアウト例を、図 4-30 に示します。複数パッケージレイアウトは、8 リード 8x6mm MLPパッケージ、 8 ピン SOIC パッケージおよび 16 ピン SOIC パッケージをサポートします。 8 ピン

SOIC および MLP パッケージのピン 1 は、上部左の角にあります。しかし、16 ピン SOIC パッケー

ジのピン 1 は、パッケージが 90 回転しているため上部右の角に位置します。また、 16 ピン SOICパッケージには、各側面の中央にボードに接続しない 4 つのピンがあります。これらのピンは、未接

続 (フローティング) の状態にしておく必要があります。

省電力

ほとんどの SPI フラッシュメモリでは、複数の省電力オプションをサポートしています。もシン

プルかつ有用なスタンバイモードでは、単純に SPI フラッシュメモリを選択解除することで消費電

力を削減します。 FPGA アプリケーション内で、 CSO_B ピンを High に駆動します。

図 4-30 : Spartan-3E スタータキットボード上の M25Pxx ファミリの複数パッケージレイアウト

SQW

GND

VCCHOLDCD

VC

C

CDH

OL

DSQ

GN

DW

(Do not connect)

(Do not connect)

UG230_c15_18_030606

Pin 1:8-pin SOIC8-lead MLP

Pin 1:16-pin SOIC




UG332 (v1.4) 2008 年 7 月 1 日


スタンバイモードを開始するために CSO_B をディアサート

SPI フラッシュメモリは、メモリのアクティブ Low の Slave Select ラインが High にディアサート

された場合に、スタンドバイパワーモードを開始します。コンフィギュレーション後または SPI フラッシュに非アクセス時に、アプリケーションは CSO_B ピンを High に駆動する必要があります。



概要

第 5 章

マスタ BPI モード

概要

マスタ BPI (バイト幅ペリフェラルインターフェイス) コンフィギュレーションモードは、

Spartan®-3A/3AN/3A DSP および Spartan-3E FPGA ファミリのいずれでも使用できます。

Spartan-3 FPGA ファミリではザイリンクスパラレル Platform Flash PROM を利用した類似する

モードがありますが、このモードはサポートされていません (詳細は、第 6 章の「マスタパラレル

モード」を参照してください)。

BPI モードでは、 Spartan-3E または Spartan-3A/3AN/3A DSP FPGA は、標準的なパラレル NORフラッシュ PROM からコンフィギュレーションを実行します。 Spartan-3E FPGA の場合を138ページの図 5-1 に、 Spartan-3A/3AN/3A DSP FPGA の場合を 139 ページの図 5-2 に示します。これらの図では、オプションのコンポーネントを灰色で示し、「NO LOAD」と指定しています。

BPI コンフィギュレーションインターフェイスは主に標準的なパラレル NOR フラッシュ PROMをサポートするようにデザインされ、このインターフェイスはバイト幅 (x8) およびバイト幅/ワー

ド幅 (x8/x16) の PROM の両方をサポートします。また、特別な場合には、このインターフェイスは

ワードのみ (x16) の PROM で機能しますが、PROM の一部の上位バイトは使用されません。 FPGAのコンフィギュレーションでは、BPI インターフェイスは、ブートブロックまたは特定のセクタサイズなどのフラッシュ PROM 機能を必要としません。

また、BPI インターフェイスは、次に示すような類似の SRAM 形式のインターフェイスを使用する

非同期メモリでも同様に機能します。これらの多くは、アクセス時間がより高速です。

• ザイリンクスパラレル Platform Flash PROM (XCFxxP)• SRAM

• NVRAM (不揮発性 RAM)• EEPROM

• EPROM

• マスク ROM

NAND フラッシュメモリは異なるテクノロジで、デジタルカメラのメモリカードに一般的に使用

されています。 Spartan-3A/3AN/3A DSP および Spartan-3E FPGA は NAND フラッシュメモリか

らは直接コンフィギュレーションしません。

FPGA の内部オシレータがインターフェイスタイミングを制御し、 FPGA が CCLK 出力ピンにク

ロックを送信します。しかし CCLK 信号は、通常、単体の FPGA のアプリケーションでは接続され

た状態では使用されません。同様に、FPGA は、コンフィギュレーション中に 3 つのピンを Low に駆動し (LDC[2:0])、PROM の制御入力に対して 1 つのピンをコンフィギュレーション中に Highに駆動 (HDC) します。




UG332 (v1.4) 2008 年 7 月 1 日


図 5-1 : パラレル NOR フラッシュからコンフィギュレーションされた Spartan-3E FPGA

TMS

TDO

TCK

TDI

VCCINT

VCCAUX

HDC

CCLKCSO_B

VCCO_1

INIT_BCSI_B

D[7:0]

LDC1LDC0

‘0’

A[16:0]

PROG_B DONE

VCCO_2

+1.2V

DQ[7:0]

CE#

WE#

VCCO

OE#

BYTE#

DQ[15:7]

M2

M1

‘0’‘1’

M0

HSWAP VCCO_0P

LDC2

VCCO_0

D

BPI Mode

x8 orx8/x16NOR

Flash

RDWR_B‘0’

Spartan-3E FPGABUSY

Not available in

VQ100 package

+3.3V

+3.3V

+3.3V

GND

GND

(User I/O)

+2.5

14

1

Xili

nx

Cab

le H

ead

er(J

TA

G In

terf

ace)

PROGRAM

A

Address Control

‘0’ = BPI-Up‘1’ = BPI-Down

A[n:0]

A[23:17]

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

J2.5V3.3V >68Ω

0Ω


NO

LO

AD

+3.3V

NO

LO

AD

UG332_c5_01_062708= Dedicated internal pull-up resistor

If VCCAUX = 2.5V



概要

図 5-2 : パラレル NOR フラッシュからコンフィギュレーションされた Spartan-3A/3AN/3A DSP FPGA

UG332_c5_02_040107

TMS

TDO

TCK

TDI

VCCINT

VCCAUX

HDC

CCLKCSO_B

VCCO_1

INIT_BCSI_B

D[7:0]

LDC1LDC0

‘X’

A[25:0]

PROG_B DONE

VCCO_2

+1.2V

DQ[7:0]

CE#

WE#

VCCO

OE#

BYTE#

DQ[15:7]

M2M1

‘0’‘1’

M0

PUDC_B VCCO_0P

LDC2

VCCO_0

DBPI Mode

x8 orx8/x16NORFlash

RDWR_B‘X’

Spartan-3A/3AN

DOUT

Not available on XC3S50A

+3.3V

+3.3V

+3.3V

‘0’GND

GND

(User I/O)(User I/O)

BPI-UpOnly

VCCAUX

PROGRAM

1

14

Xili

nx

Cab

le H

ead

er(J

TA

G In

terf

ace)

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

J2.5V3.3V >68

0


NO

LO

AD

+3.3V

NO

LO

AD

A[n:0]


Spartan-3A DSPIf VCCAUX = 2.5V



UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3 ジェネレーション FPGA ファミリ間におけるマスタ SPI モードの相違

表 5-1 に、 Spartan-3 ジェネレーション FPGA ファミリ間における BPI コンフィギュレーション

モードの相違点をまとめます。 BPI モードは Spartan-3E および Spartan-3A/3AN/3A DSP FPGAファミリでのみ使用できます。 Spartan-3A/3AN/3A DSP BPI モードは、大 26 アドレスラインを

サポートし、大 512Mb (64 キロバイト ) までのアドレス指定が可能です。

表 5-1 : Spartan-3 ジェネレーション FPGA ファミリ間における BPI コンフィギュレーションモードの相違

Spartan-3 FPGA

Spartan-3E FPGA

Spartan-3A/3AN

Spartan-3A DSP FPGA

BPI Up モードサポート

(0 で開始し、アドレスをインクリメント )

BPI モードは Spartan-3

FPGA ファミリでは

使用不可

はいはい

BPI Down モードサポート ( 上位から開始し、アドレスをデクリメント ) はいいいえ

FPGA で提供される大アドレスライン数 24 26

アドレスラインに使用される FPGA の I/Oバンク

バンク 1 および 2 バンク 1 のみ

右端のクロック入力 (RHCLK) に依存しない

アドレスラインいいえはい

パラレルデイジーチェーンサポートはいはい

シリアルデイジーチェーンサポートいいえはい

マルチブートコンフィギュレーションを

サポートはいはい

ウォッチドッグタイマのリトライいいえはい

ConfigRate 設定で制御されるインターフェ

イスタイミングオプションの数 (表 5-6 参照)

3 12

マスタ BPI モード中の CCLK

I/O

出力のみ (シグナルインテグリティ

を向上)

コンフィギュレーション中に RDWR_B および CSI_B が必要

はいいいえ

(don’t care)

コンフィギュレーション中に M[2:0] ピンに

専用の内部プルアップ抵抗付き

いいえ

オプション。

HSWAP で制御

はい



PROM アドレスの生成


Spartan 3A/3AN/3A DSP FPGA では、コンフィギュレーションは常にアドレス 0 から開始し、アド

レスをインクリメントしていきます。このモードを BPI Up と呼びます。 Spartan-3A/3AN/3A DSPFPGA の BPI モードでは、常に M[2:0] = <0:1:0> を設定します。

138 ページの図 5-1 に示すように、Spartan-3E FPGA ファミリでは、M0 モードセレクトピンで指

定する BPI コンフィギュレーションの 2 つのバージョンをサポートします。 141 ページの表 5-2 に示す

ように、M0 モードセレクトピンが Low の場合、Spartan-3E FPGA はコンフィギュレーションに BPIUp モードを用い、アドレス 0 から開始して A[23:0] アドレスピンに出力されたアドレスまでインクリ

メントします。M0 モードセレクトピンが High の場合、Spartan-3E FPGA はコンフィギュレーション

に BPI Down モードを使用し、上位のメモリ (A[23:0] = 0xFFFFFF) から開始して自動的にメモリアドレスをデクリメントしていきます。 Spartan-3A/3AN/3A DSP FPGA では、BPI Down モードはサポー

トしていません。

アドレスは、通常、 CCLK の各立ち下がりエッジでインクリメント (または BPI Down モードでは

デクリメント ) されます。例外は、Spartan-3A FPGA をシリアルデイジーチェーンの一部として使

用する場合です (詳細は 153 ページの「シリアルデイジーチェーン接続 (Spartan-3A/3AN/3A DSPFPGA のみ)」を参照してください)。

Spartan-3E のアドレス指定は柔軟で、 FPGA が外部またはエンベデッドプロセッサとパラレルフラッシュ PROM を共有可能です。プロセッサアーキテクチャの違いにより、プロセッサは上位ま

たは下位のメモリからブートします。 FPGA は柔軟であり、プロセッサとは反対側の端にあるメ

モリからブートします。プロセッサまたは FPGA のみは随時ブートできます。プロセッサをリセッ

トに保持して FPGA を初にコンフィギュレーションすることも、 FPGA の PROG_B ピンをア

サートしてプロセッサを初にブートすることも可能です。

Spartan-3E FPGA は、通常、大 24 のアドレスラインで付属のパラレルメモリにアクセスします。

いくつかの例外を次に述べます。

• Spartan-3E FPGA は、 TQ144 パッケージの Spartan-3E FPGA は、アドレスラインを 20 のみ提供

します。これは TQ144 パッケージで提供される小型の FPGA アレイサイズには十分です。

• 同様に、 CP132 パッケージの XC3S100E FPGA では、アドレスラインが 20 のみですが、同

じパッケージの XC3S250E および XC3S500E FPGA には、アドレスラインが 24 あります。

• BPI アドレスピンは、 VQ100 パッケージの Spartan-3E FPGA では提供されていません。した

がって、 VQ100 パッケージの Spartan-3E FPGA はパラレル NOR フラッシュからコンフィ

ギュレーションできませんが、パラレルのザイリンクス Platform Flash (XCFxxP) を使用して

コンフィギュレーションできます。

Spartan-3A/3AN/3A DSP FPGA は、通常、付属のパラレルメモリへのアクセスに大 26 のアドレ

スラインを提供します。次にいくつかの例外を述べます。

• XC3S50A FPGA は BPI モードをサポートしません。

表 5-2 : BPI アドレス指定制御

M2 M1 M0 モードサポートするファミリ開始アドレスアドレス指定

0 10

BPI Up Spartan 3A/3AN、

Spartan-3A DSP、Spartan-3E FPGA

0 インクリメント

1 BPI Down Spartan-3E FPGA のみ 0xFF_FFFF デクリメント

A



UG332 (v1.4) 2008 年 7 月 1 日


165 ページの図 5-14 に示すように、モードセレクトピン M[2:0] は、FPGA の INIT_B 出力が Highになるとサンプルされ、このときに定義されたロジックレベルにある必要があります。コンフィ

ギュレーション後、 FPGA の DONE 出力が High になると、モードピンは、全機能を備えたユー

ザー I/O ピンとして使用可能になります。

同様に、すべてのユーザー I/O ピンのプルアップ抵抗を有効にするには、 FPGA の HSWAP ピンを必ず Low にし、プルアップ抵抗を無効にする場合は、このピンを必ず High にする必要があり

ます。 HSWAP または PUDC_B 制御は FPGA コンフィギュレーション中に一定のロジックレベル

のままである必要があります。コンフィギュレーション後、FPGA の DONE 出力が High になった

場合、 HSWAP または PUDC_B ピンは、全機能を備えたユーザー I/O ピンとして使用可能で、

VCCO_0 電源で電源供給されます。

Spartan-3E FPGA では、 RDWR_B および CSI_B ピンはコンフィギュレーションプロセス中に

Low のままである必要がありますが、コンフィギュレーションの開始は CSI_B がアサートされる

まで遅延されます。コンフィギュレーション後、これらのピンもユーザー I/O となります。

RDWR_B および CSI_B は、 Spartan-3A/3AN/3A DSP FPGA では使用されず、無視されます。

単体の FPGA のアプリケーションでは、FPGA の CSO_B および CCLK ピンは使用されませんが、

コンフィギュレーションプロセス中にはアクティブに駆動しています。 Spartan-3A/3AN/3A DSPFPGA にはない、Spartan-3Eの BUSY ピンは使用されませんが、コンフィギュレーション中はアク

ティブに駆動し、コンフィギュレーション後はユーザー I/O として使用可能です。

コンフィギュレーション後、DONE および PROG_B を除くインターフェイスピンはすべて、ユー

ザー I/O として使用できます。

P

表 5-3 : BPI (バイト幅ペリフェラルインターフェイス) の接続



HSWAPPUDC_B

入力ユーザー I/O プルアップ制御。


Low の場合は、それぞれの I/Oバンク VCCO 入力に対する全

I/O ピンのプルアップ抵抗を有

効にする

0 : コンフィギュレーション中プ

ルアップ




ユーザー I/O

M[2:0] 入力モードセレクト。 FPGA のコン

フィギュレーションモードを選

択。 Spartan-3A/3AN/3A DSPFPGA にはこれらのピンに専用

の内部プルアップ抵抗がある。

64 ページの「HSWAP、 M[2:0]、および VS[2:0] ピンのデザイン

の考察」参照

M2 = 0、 M1 = 1。 M0 = 0 に設

定し、アドレス 0 から開始して

アドレスをインクリメント。

Spartan-3E FPGA では、

M0 = 1 をオプションで設定

し、アドレス 0xFFFFFF から開

始してアドレスをデクリメン

ト。 INIT_B が High になると

サンプルされる

ユーザー I/O

S p a r t a n - 3 EFPGA のみ : CSI_B

入力チップセレクト入力。アクティ

ブ Lowコンフィギュレーション中は

Low でなければならない。

Spartan-3A/3AN/3A DSP FPGAでは無視される

ユーザー I/O

P

A




S p a r t a n - 3 EFPGA のみ : RDWR_B

入力読み出し /書き込み制御。アク

ティブ Low のライトイネーブ

ル。通常読み出し機能はコン

フィギュレーション後、 BitGenのオプションが Persist:Yes の場

合にのみ使用される



Spartan-3A/3AN/3A DSPFPGA では無視される

ユーザー I/O

LDC0 出力 PROM チップイネーブル PROM チップセレクト入力に

接続 (CS#)。コンフィギュレー

ション中、FPGA はこの信号を

Low に駆動

ユーザー I/O。コンフィ

ギュレーション後、 FPGAが PROM にアクセスしな

い場合は High に駆動して

PROM を選択解除する。

A[23:0]、 D[7:0]、 LDC2LDC1 、および HDC の後

でユーザー I/O として使

用可能

LDC1 出力 PROM 出力イネーブル PROM 出力イネーブル入力に

接続 (OE#)。コンフィギュレー

ション中、FPGA はこの信号を

Low に駆動

ユーザー I/O

HDC 出力 PROM ライトイネーブル PROM ライトイネーブル入力

に接続 (WE#)。コンフィギュ

レーション中、FPGA はこの信

号を High に駆動

ユーザー I/O

LDC2 出力 PROM バイトモードこの信号は x8 PROM では使用

されない。 x8/x16 データ幅制御

付きの PROM の場合は PROM バイトモード入力に接続 (BYTE#)。詳細は「x8/x16 フラッシュ PROM を使用する場

合の注意事項」を参照。コン

フィギュレーション中に FPGA はこの信号を Low に駆動

ユーザー I/O。x16 モードで

x8/x16 PROM を使用する

には、コンフィギュレー

ション後、 High に駆動

S p a r t a n - 3 EFPGA :A[23:0]

Spartan-3ASpartan-3ANSpartan-3A DSPFPGA :

A[25:0]

出力アドレス PROM アドレス入力に接続。す

べてのパッケージで上位からの

アドレスラインが使用できる

わけではなく、すべてのパッ

ケージで必要なわけではない。

必要なアドレスラインの数は、

付属のフラッシュ PROM のサ

イズによって異なる。 Spartan-3E FPGA のアドレス生成は

M0 モードピンによって制御さ

れる。アドレスは、 CCLK の立

ち下がりエッジで送信される

ユーザー I/O

表 5-3 : BPI (バイト幅ペリフェラルインターフェイス) の接続 (続き)



D



UG332 (v1.4) 2008 年 7 月 1 日


D[7:0] 入力データ入力 FPGA は、 A[23:0] または

A[25:0] に送信されたアドレス

に応じてこれらのピンにバイト

幅のデータを受信する。データ

は FPGA の CCLK の立ち上が

りエッジでキャプチャされる

ユーザー I/O

CSO_B 出力チップセレクト出力。アクティ

ブ Low単体の FPGA のアプリケー

ションでは使用されない。デイ

ジーチェーンコンフィギュ

レーションでは、このピンは

チェーン内の後続 FPGA の

CSI_B ピンに接続。複数の

FPGA がデイジーチェーン接

続されたアプリケーションで

HSWAP または PUDC_B = 1の場合、 VCCO_2 への 4.7 kΩのプルアップ抵抗に接続。

チェーン内の下位デバイスを

選択する場合は、アクティブ

Low に駆動

ユーザー I/O

Spartan-3E :FPGABUSY

出力 Busy インジケータ単体の FPGA を用いたデザイ

ンでは使用しない。BUSY はプ

ルアップでアクティブに駆動

しない

ユーザー I/O

Spartan-3ASpartan-3ANSpartan-3A DSPFPGA :

DOUT

出力シリアルデータ出力。 Spartan-3A/3AN/3A DSP シリ

アルデイジーチェーンで使用

単一の FPGA を用いたデザイ

ンでは使用しない。DOUT はプ

ルアップで、アクティブには駆

動しない。 Spartan-3A/3AN/3A DSP のシ

リアルデイジーチェーンコン

フィギュレーションでは、


DIN 入力に接続

ユーザー I/O

CCLK 出力コンフィギュレーションクロッ

ク。 FPGA の内部オシレータで生

成。 BitGen の ConfigRate オプ

ションで周波数を制御。 CCLK のPCB トレースが長い、または複数

の接続がある場合は、シグナルインテグリティの維持のため、この

出力を終端する。 46 ページの

「 CCLK デザインの考察」参照

単体の FPGA のアプリケー

ションでは使用されないが、

アクティブに駆動。デイジーチェーンコンフィギュレー

ションで、デイジーチェーン

内にあるほかの全 FPGA の CCLK 入力を駆動

ユーザー I/O。未使用時は

High または Low に駆動






電圧の互換性

電圧の互換性

FPGA のパラレルフラッシュインターフェイス信号は I/O バンク 1 および 2 にあります。パ

ラレルフラッシュ PROM の大部分は、 3.3V 電源電圧のみを使用しいます。したがって、ほとんど

の場合、FPGA の VCCO_1 および VCCO_2 電源電圧は、パラレルフラッシュ PROM に一致する

ように 3.3V である必要があります。 1.8V のパラレルフラッシュ PROM もあり、Spartan-3E FPGAでは、 VCCO_1 および VCCO_2 電源が 1.8V の場合、これらのデバイスとインターフェイスしま

す。データシートおよび 241 ページの表 12-1 に示すように、Spartan-3A/3AN/3A DSP FPGA には、

より高い VCCO_2 POR (パワーオンリセット ) 電圧しきい値があるため、 1.8V のコンフィギュ

レーションインターフェイスはサポートしません。

詳細は、 163 ページの「3.3V 電源がシーケンスの後である場合の電源投入時の注意事項」を参照



互換性のあるパラレル NOR フラッシュファミリ

Spartan-3E および Spartan-3A/3AN/3A DSP の BPI コンフィギュレーションインターフェイスは、

多様な x8 または x8/x16 パラレル NOR フラッシュデバイスで動作します。表 5-4 に BPI インター

フェイスで動作するフラッシュメモリファミリの例をいくつか示します。ザイリンクスでは、いく

つかのベンダーのさまざまなファミリに対し、ハードウェア検証を実施しました。その他のデバイ

スも、データシートの分析から判断すると互換性があります。製造元のデータシートで、使用予定の

パラレル NOR フラッシュデバイスの適合性を確認してください。

INIT_B オープンドレイン

の双方向 I/O

初期化インジケータ。アクティ

ブ Low。メモリ初期化プロセス

中、コンフィギュレーション開始

時に Low になる。メモリ初期化

の後で、モードセレクトピン

のサンプル時にリリース


アクティブ。コンフィギュレー

ション中に CRC エラーが検出

された場合、 FPGA は INIT_Bを Low に駆動


ションで未使用の場合、フ

ローティングを回避する

ため High に駆動。「コン

フィギュレーション後」のINIT_B 参照

DONE オープン

ドレイン

の双方向

I/O

FPGA のコンフィギュレーショ

ン完了。コンフィギュレーショ

ン中は Low。 FPGA のコンフィ

ギュレーションが正常に完了後、

High になる

Low の場合、FPGA がコンフィ

ギュレーションされていない

ことを示す

外部プルアップ抵抗を介

して High にプルアップ。

High の場合は FPGA のコ

ンフィギュレーションの

正常な完了を示す

PROG_B 入力 FPGA のプログラム。アクティブ

Low。 500ns 以上 Low にアサート

されると、 PROG_B が High に戻った後で、コンフィギュレー

ションメモリを初期化し、DONEおよび INIT_B ピンをリセットし

てコンフィギュレーションプロ

セスを再実行する

コンフィギュレーション中は、

コンフィギュレーションを開

始するために High である必要

がある

Low に駆動し、リリース

して FPGA を再プログラ

ムする。 PROG_B を Lowの状態で保持して FPGAI/O ピンを強制的にハイ

インピーダンスの状態に

する。 SPI フラッシュ

PROM ピンに対する直接

プログラムアクセスが可

能になる




V



UG332 (v1.4) 2008 年 7 月 1 日


ほとんどのパラレル NOR フラッシュに互換可能なメモリ読み出し機能があり、デバイス間で異な

るプログラミングアルゴリズムを用いている場合がありますが、これは、 FPGA のコンフィギュ

レーションには影響ありません。

パラレルフラッシュ PROM 集積度要件

表 5-5 に、1 つの Spartan-3A/3AN/3A DSP または Spartan-3E FPGA をプログラムできる小の使

用可能なパラレルフラッシュ PROM を表示します。パラレルフラッシュメモリデバイスは、通常

ビット集積度で指定できますが、メモリはバイトまたはハーフワードでアドレス指定されます。 Spartan-3A/3AN/3A DSP FPGA は、コンフィギュレーション中に大 26 のアドレスラインがあり

ますが、すべてのアドレスラインが必要となるわけではなく、必要な数は FPGA ビットストリーム

を保持するのに必要なバイト数応じて異なります。表 5-5 に FPGA およびパラレルフラッシュ

PROM 間で必要とされる小のアドレスライン数を表示します。実際のアドレスライン数は、付属

のパラレルフラッシュ PROM の集積度によって異なります。

表 5-4 : 互換性のあるパラレル NOR フラッシュファミリの例

フラッシュベンダーフラッシュメモリファミリステータス

STMicroelectronics(Numonyx)

M29W ハードウェア検証済み

Atmel AT29/AT49 ハードウェア検証済み

Spansion (AMD、 Fujitsu) S29 データシートに基づく互換性あり

Intel (Numonyx) Embedded Flash (J3 v. D) ハードウェア検証済み

Macronix MX29 データシートに基づく互換性あり

表 5-5 : Spartan-3A/3AN/3A DSP または Spartan-3E FPGA のプログラムに必要なビット数および小の使用可能なパラ

レル PROM

ファミリ FPGA圧縮なし

ファイルサイズ (ビット )

小の使用可能な

パラレルフラッシュ PROM

必要低限の

アドレスライン数

Spartan 3A/3AN

XC3S50A/AN 437,312 BPI モードは XC3S50A FPGA では使用不可

XC3S200A/AN 1,196,128 2Mb A[17:0]

XC3S400A/AN 1,886,560 2Mb A[17:0]

XC3S700A/AN 2,732,640 4Mb A[18:0]

XC3S1400A/AN 4,755,296 8Mb A[19:0]

Spartan 3A DSPXC3SD1800A 8,197,280 8Mb A[19:0]

XC3SD3400A 11,718,304 16Mb A[20:0]

Spartan 3E

XC3S100E 581,344 1Mb A[16:0]

XC3S250E 1,353,728 2Mb A[17:0]

XC3S500E 2,270,208 4Mb A[18:0]

XC3S1200E 3,841,184 4Mb A[18:0]

XC3S1600E 5,969,696 8Mb A[19:0]

http://www.numonyx.com

http://www.atmel.com

http://www.atmel.com/dyn/products/devices.asp?family_id=624

http://www.spansion.com

http://www.spansion.com/flash_memory_products/floating_gate.html

http://www.numonyx.com/en-US/MemoryProducts/NOR/Pages/NumonyxEmbeddedFlashMomoryJ3vD.aspx

http://www.intel.com/design/flcomp/prodbref/308275.htm

http://www.macronix.com

http://www.macronix.com/QuickPlace/hq/PageLibrary48256F55002C90A5.nsf/h_Toc/75d338438656550a48256f5500408bf7/?OpenDocument



CCLK 周波数

複数の FPGA がデイジーチェーン接続したアプリケーションでは、 FPGA ファイルの合計サイズを

含むのに十分な大きさのパラレルフラッシュ PROM が必要です。また、アプリケーションでは、

FPGA コンフィギュレーションデータ以外の追加データを保存するために、より大型の集積度のパラ

レルフラッシュ PROM も使用できます。たとえば、パラレルフラッシュ PROM には、 Spartan-3A/3AN/3A DSP または Spartan-3E FPGA にインプリメントされた MicroBlaze® RISC プロセッサ

コアのアプリケーションコードを保存もできます。コンフィギュレーション後、 MicroBlaze プロ

セッサは外部フラッシュメモリから直接駆動するか、コードを実行する前に、ほかのより高速のシ

ステムメモリにコードをコピーします。

CCLK 周波数

BPI モードでは、FPGA の内部オシレータが、すべてのインターフェイスタイミングを制御するコ

ンフィギュレーションクロック周波数を生成します。 FPGA は、一番低い周波数でコンフィギュ

レーションを開始し、コンフィギュレーションビットストリームで指定されている場合は、残りの

コンフィギュレーションプロセス中に周波数を増加します。大周波数は、 BitGen の ConfigRateオプションを使用して設定します。

表 5-6 に、コマーシャル温度動作範囲におけるさまざまな PROM 読み出しアクセス時間の大

ConfigRate 設定を示します。タイミング情報の詳細は、 165 ページの「BPI (Byte PeripheralInterface) コンフィギュレーションのタイミング」を参照してください。 Spartan 3A/3AN/3A DSPFPGA にはより多くの ConfigRate オプションがあるので、特定のメモリインターフェイス速度に

さらに細かく適合します。パラレル Platform Flash PROM を使用する場合は、 156 ページの表 5-8の ConfigRate 設定を参照してください。

表 5-6 : パラレルフラッシュ PROM の大 ConfigRate 設定 (コマーシャル温度範囲)

ConfigRate ビット

ストリームの設定

パラレル NOR フラッシュの読み出しアクセス時間 (TACC (tAVQV))

単位

Spartan-3E FPGA Spartan 3A/3AN、

Spartan 3A DSP FPGA

3 < 263 ns < 395 ns

ns

6 < 120ns < 189 ns

7 なし < 160 ns

8 なし < 138 ns

10 なし < 105 ns

12 < 49ns < 85 ns

13 なし < 75 ns

17 なし < 54 ns

22 なし < 36 ns

25 なし < 29 ns

27 なし < 26 ns

33 なし < 18 ns

メモ : 1. PCB 信号の伝播時間を 1ns と想定しています。




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BPI モードは、より遅い ConfigRate 設定を使用しているにも関わらず、ほかのコンフィギュレー

ションモードと同等に高速です。 BPI モードでは、データは ConfigRate 周波数でアクセスされ、

8X クロック周波数で、内部でシリアル化されます。

コンフィギュレーション後の BPI インターフェイスの使用

FPGA のコンフィギュレーションが正常に完了後、パラレルフラッシュ PROM に接続されたすべ

てのピンはユーザー I/O ピンとして使用可能となります。

コンフィギュレーション後、パラレルフラッシュ PROM を使用しない場合は、LDC0 を High に駆

動して PROM のチップセレクト入力を無効にします。その後、A[25:0] または A[23:0] アドレスライン、8 つの D[7:0] データライン、および LDC2、 LDC1、HDC 制御ピンのすべてを含む残りの BPIピンは、 FPGA で使用可能になります。

すべてのインターフェイスピンはコンフィギュレーション後にユーザー I/O となるので、FPGA アプリケーションはパラレルフラッシュ PROM と通信するためにこれらのインターフェイスピンを

使用し続けることができます。パラレルフラッシュ PROM は 1Mb から 128Mb の集積度の範囲で

入手可能です。しかし、単体の Spartan 3E/3A/3AN FPGA では、コンフィギュレーションに 6Mb 以下しか必要としません。必要であれば、MicroBlaze プロセッサコードなどの追加の不揮発性アプリ

ケーションデータ、またはシリアル番号およびイーサネット MAC ID などのユーザーデータを格

納するために、大型のパラレルフラッシュ PROM を使用します。このような場合は、FPGA はパラ

レルフラッシュ PROM からコンフィギュレーションします。 FPGA にエンベデッドされた

MicroBlaze プロセッサは、コンフィギュレーション後に FPGA ロジックを使用し、パラレルフラッ

シュ PROM から直接コードを実行するか、外部 DDR SDRAM にコードをコピーして DDRSDRAM から実行します。同様に、 FPGA アプリケーションはパラレルフラッシュ PROM 内に不

揮発性アプリケーションデータを保存できます。

Spartan-3E FPGA でのコンフィギュレーションデータは、アドレス 0 (BPI Up) または上位のア

ドレス (BPI Down) を起点として保存されるか、あるいは、マルチブートコンフィギュレーション

を実行する場合は、両方に保存されます (詳細は 265 ページの「Spartan-3E のマルチブート」を参

照してください)。 Spartan 3A/3AN/3A DSP FPGA では、常にアドレス 0 で開始する (BPI Up) コン

フィギュレーションビットストリームがあり、Spartan 3A/3AN/3A DSP のマルチブートコンフィ

ギュレーション実行中には、より高位のアドレス位置にある場合があります (詳細は、273 ページの

「Spartan-3A/3AN/3A DSP のマルチブート」を参照してください)。追加データを、ほかの使用可能

なパラレルフラッシュ PROM セクタを起点として保存します。

注意 : コンフィギュレーションデータおよびユーザーデータを同じセクタに保存しないでく

ださい。コンフィギュレーションデータおよびユーザーデータの両方を同じセクタに保存す

る場合は、細心の注意を払う必要があります。

同様に、パラレルフラッシュ PROM インターフェイスは追加のパラレルペリフェラルに拡張でき

ます。アドレス、データ、 LDC1 (OE#) および HDC (WE#) 制御信号はすべてのパラレルペリフェ

ラルに共通です。追加の各ペリフェラルのチップセレクト入力を FPGA のユーザー I/O ピンの 1つに接続します。コンフィギュレーション中に HSWAP または PUDC_B = 0 の場合、FPGA は内部

プルアップ抵抗を介してチップセレクトラインを High に保持します。 HSWAP または

PUDC_B = 1 の場合、不正な読み出しまたは書き込み動作を回避するため、外部の 4.7kΩ プルアッ

プ抵抗を介してセレクトラインを +3.3V に接続します。コンフィギュレーション終了後、セレクト

ラインを Low に駆動して、必要なペリフェラルを選択します。特定のインターフェイスおよび通信

プロトコルの要件については、各ペリフェラルのデータシートを参照してください。

FPGA は、コンフィギュレーション後、 LDC2 (BYTE#) 制御ピンを High に駆動して 16 ビットの

ペリフェラルインターフェイスをオプションでサポートします。詳細は、「x8/x16 フラッシュ

PROM を使用する場合の注意事項」を参照してください。



x8/x16 フラッシュ PROM を使用する場合の注意事項

Spartan-3E FPGA は、コンフィギュレーション中に大 24 のアドレスラインを提供し、大

128Mb (16 メガバイト ) をアドレス指定します。また、 Spartan-3A/3AN/3A DSP は大 26 のアド

レスラインを提供し、大 512Mb (64 メガバイト ) をアドレス指定します。大型のペリフェラル

PROM を使用する場合は、上位の PROM アドレスラインを FPGA のユーザー I/O に接続します。

コンフィギュレーション中、 HSWAP または PUDC_B = 0 の場合、上位のアドレスラインは Highにプルアップされます。それ以外の場合、これらのアドレスラインの外部プルアップまたはプルダ

ウン抵抗を使用し、これらのコンフィギュレーション中の値を指定します。

x8/x16 フラッシュ PROM を使用する場合の注意事項

小から中程度の集積度の PROM (通常 8Mb 以下) はバイト幅のメモリ (x8) としてのみ使用

可能です。より高集積度のフラッシュ PROM (通常 16Mb 以上) の多くは、バイト幅 (x8) および

ワード幅 (x16) のデータパスをサポートし、x8 または x16 モードを切り替える BYTE# と呼ばれる

モード入力ピンを含みます。コンフィギュレーション中に、Spartan-3E および Spartan-3A/3AN/3ADSP FPGA は、図 5-3a に示すバイト幅のデータのみをサポートします。しかし、図 5-3b に示すよ

うに、コンフィギュレーション後は、 PROM の BYTE# モード入力を制御する FPGA の LDC2 ピンが FPGA アプリケーションで制御されるため、FPGA は x8 または x16 モードをサポートします。

x16 モードでは、大 8 つの追加のユーザー I/O ピンが上位データピット D[15:8] に必要です。

注意 : アドレスピンの命名規則はフラッシュメモリベンダーによって異なります。 FPGA が選択したメモリに正しく接続されていることを確認してください。

Spartan-3E または Spartan-3A/3AN/3A DSP FPGA を x8/x16 モードの両方をサポートするフラッ

シュ PROM に接続するのは単純ですが、これには注意事項があります。 x8 および x16 モードをサ

ポートするインターフェイスは、フラッシュ PROM ベンダーにより若干異なります。一部のベン

ダー (Intel/Numonyx 社、 Micron 社、 STMicroelectronics/Numonyx 社のデバイスの一部) では、

FPGA 接続に一致するピン名があるわかりやすいインターフェイスを使用しています。しかし、x16アプリケーションでは PROM の A0 ピンが無駄になり、D15 データラインに別の FPGA ユーザー

I/O ピンが必要になります。ただし、FPGA の A0 ピンはフラッシュ PROM に接続していますが、コ

ンフィギュレーション後はユーザー I/O として使用できます。

D

図 5-3 : FPGA はコンフィギュレーション前に x8 インターフェイスをサポートし、

コンフィギュレーション後はオプションの x16 インターフェイスをサポート

HDCLDC1LDC0 CE#

WE#OE#

LDC2

D[7:0] DQ[7:0]

A[21:1] A[20:0]

32Mbit Flash(4Mx8 Mode)

BYTE#

A0 DQ15/A-1(User I/O) DQ[14:8]

User_WE#User_OE#User_CE# CE#

WE#OE#

‘1’

D[7:0] DQ[7:0]

A[21:1] A[20:0]

32Mbit Flash(2Mx16 Mode)

BYTE#

User_D15 DQ15/A-1User_D[14:8] DQ[14:8]

(a) Byte-wide interface during configuration (b) 16-bit interface after configurationUG332_c5_07_040107

FPGA FPGA



UG332 (v1.4) 2008 年 7 月 1 日


ほかのベンダー (AMD 社、 Atmel 社、 Silicon Storage Technology 社、 Spansion 社、および一部の

STMicroelectronics/Numonyx 社のデバイス) では、ピン効率の良いインターフェイスを使用してい

ますが、 PROM が x8 モードであるか、 x16 モードであるかによって IO15/A-1 と呼ばれる 1 つの

ピンの機能を変更します。図 5-3 に、このインターフェイスを図示します。 x8 モードでは、 FPGAの LDC2 ピンに制御される BYTE# = 0 (フラッシュの IO15/A-1 ピン) がフラッシュメモリへの

下位アドレスラインになります。 IO15/A-1 ラインはバイト位置を選択します。下位アドレスラインと捉えられることがある A0 アドレスラインは、実際にはワード (x16) 位置のセレクトライン

です。

FPGA コンフィギュレーションが正常に終了した後、 FPGA アプリケーションは 16 ビットのデー

タインターフェイスを使用し、フラッシュメモリにオプションでアクセスできます。 FPGA アプリ

ケーションは、 IO15/A-1 ピンの定義を切り替える BYTE# = 1 を駆動します。 x16 モードではバイ

トのアドレス指定は不要であるため、このピンは上位データビット D15 になります。フラッシュ

PROM に IO15/A-1 または DQ15/A-1 という名前のピンがあるか確認してください。ある場合は、

図 5-3 および表 5-7 に示すように、注意を払って x8/x16 フラッシュ PROM を正しく接続してくだ

さい。また、 D[14:8] データ接続は FPGA のユーザー I/O ピンを必要としますが、 D15 データは

FPGA の A0 ピンに接続されていることに注意してください。

x8/x16 フラッシュ PROM の一部には、 BYTE# 信号に長いセットアップタイム要件があります。

FPGA を正しくコンフィギュレーションするには、起動時あるいは FPGA PROG_B ピンを Low にパルスするときに、PROM は BYTE# = 0 の x8 モードである必要があります。必要な場合は、FPGAの LDC2 ピンの 680Ω の外部プルダウン抵抗を使用するか、 FPGA への CSI_B セレクト入力のア

サートを遅延して 3.3V PROM の BYTE# セットアップタイムを延長します。

表 5-7 : IO15/A-1 ピンを使用したフラッシュ PROM への FPGA 接続

FPGA ピンIO15/A-1 ピンを使用したフラッ

シュ PROM への接続

FPGA コンフィギュレーション後の x8 フラッシュ PROM

インターフェイス

FPGA コンフィギュレーション後の x16 フラッシュ PROM

インターフェイス

LDC2 BYTE# LDC2 を Low に駆動するか未接続

のままにし、PROM BYTE# 入力を

GND に接続

LDC2 を High に駆動

LDC1 OE# アクティブ Low のフラッシュ

PROM 出力イネーブル制御

アクティブ Low のフラッシュ

PROM 出力イネーブル制御

LDC0 CS# アクティブ Low のフラッシュ

PROM チップセレクト制御

アクティブ Low のフラッシュ

PROM チップセレクト制御

HDC WE# フラッシュ PROM のライトイネー

ブル制御

フラッシュ PROM のライトイネー

ブル制御

A[23:1] A[n:0] A[n:0] A[n:0]

A0 IO15/A-1 IO15/A-1 は下位アドレス入力 IO15/A-1 は上位データライン

(IO15)

D[7:0] IO[7:0] IO[7:0] IO[7:0]

ユーザー

I/Oコンフィギュレーション後、 x16フラッシュインターフェイスと

して使用されない限り、上位デー

タライン IO[14:8] は不要

上位データライン IO[14:8] は不要 IO[14:8]





アプリケーションでそれぞれ異なるコンフィギュレーションを持つ複数の FPGA が必要な場合、

152 ページの図 5-4 または 154 ページの図 5-5 に示すように、デイジーチェーンを使用して FPGAをコンフィギュレーションします。

• BPI モードのマスタ FPGA からのパラレルデイジーチェーンは、 Spartan-3E および

Spartan 3A/3AN/3A DSP FPGA の両方でサポートされています。

• BPI モードのマスタ FPGA からのシリアルデイジーチェーンは、 Spartan 3A/3AN/3A DSPFPGA でのみサポートされています。


FPGA に対する DONE_cycle 設定の後で、BitGen の GTS_cycle オプションをスタートアップ段階

に設定する必要があります。これは、ソフトウェアのデフォルト設定です。オプションで、


パラレルデイジーチェーン

Spartan-3E および Spartan 3A/3AN/3A DSP FPGA ファミリは、チェーン内の初のデバイスが BPIモードを使用する場合、パラレルコンフィギュレーションデイジーチェーンをサポートします。

図 5-4 に示すように、デイジーチェーン内のすべての下位 FPGA は、スレーブパラレルモード

(M[2:0] = <1:1:0>) を使用します。デイジーチェーン内に 2 つ以上の FPGA がある場合は、チェー

ン内の後の FPGA は、 Virtex®-II、 Virtex-II Pro、 Spartan-3 FPGA などの Select MAP インター

フェイスをサポートする新のザイリンクス FPGA ファミリの FPGA から接続できます。しかし、

初と後の FPGA の間にあるチェーンの中間の FPGA は、Spartan-3E、Spartan 3A/3AN/3A DSPまたは Virtex-5 FPGA ファミリのいずれかである必要があります。これら 3 つの FPGA ファミリ

のみがスレーブパラレル (SelectMAP) モードで CSO_B 出力を提供します。



UG332 (v1.4) 2008 年 7 月 1 日


マスタ FPGA (図 5-4 の上部左の FPGA) がパラレルフラッシュ PROM からコンフィギュレーショ

ンデータをロード終了後、マスタデバイスはフラッシュ PROM へのアドレスの生成を継続し、

CSO_B 出力を Low にアサートしてデイジーチェーンの後続の FPGA を有効にします。その後、後

続の FPGA はフラッシュ PROM からパラレルコンフィギュレーションデータを受信します。マス

タ FPGA の CCLK 出力はデータキャプチャを同期します。

FPGA の HSWAP または PUDC_B ピンが High の場合、コンフィギュレーション中、プルアップ

抵抗は無効になり、チェーン内の後続デバイスの CSI_B 入力を確実にロジック High にする 4.7kΩの外部プルアップ抵抗を CSO_B ピンに追加する必要があります。 FPGA の HSWAP または

PUDC_B ピンが Low の場合、外部プルアップは不要です。

シリアルデイジーチェーン接続 (Spartan-3A/3AN/3A DSP FPGA のみ)Spartan 3A/3AN/3A DSP FPGA ファミリは、チェーン内の初のデバイスが BPI モードを使用する

シリアルコンフィギュレーションデイジーチェーンをサポートします。初のデバイス、またはマ

スタデバイスが、ダウンストリームスレーブデバイスに対して、ビットストリームをパラレルから

図 5-4 : BPI モードを使用したパラレルデイジーチェーン

UG332_c5_05_040107

NO

LO

AD

+3.3V

NO

LO

AD

HDC

CCLK

INIT_BCSI_B

D[7:0]

LDC1LDC0

‘0’

A[25:0]

PROG_B DONE

DQ[7:0]

CE#

WE#OE#

BYTE#LDC2

BPI Mode

RDWR_B‘0’

Spartan-3A/3AN/3A DSPSpartan-3E FPGAs

DOUT

A[n:0]

Parallel NOR Flash

M2M1

‘0’‘1’

M0‘0’

CSO_B

‘1’‘1’‘0’

‘0’

Slave Parallel Mode

‘1’‘1’‘0’

‘0’

Spartan-3A/3AN/3A DSP,Spartan-3E,

Virtex-5 FPGAs

Any Xilinx FPGA

CCLK

INIT_B

DONE

D[7:0]

IntermediateFPGAs

Last FPGA in Daisy Chain

MasterFPGA

PUDC_BHSWAPP

CSI_BCCLKRDWR_B

M2M1M0

CSO_B

D[7:0]

PROG_B

INIT_B

DONE

CSI_BCCLKRDWR_B

M2M1M0

CSO_B

D[7:0]

PROG_B

INIT_B

DONE

P P

+3.3V

4.7k

+3.3V

4.7k

0 0

0

JUMPER

0 0

BUSY




シリアルへ効果的に変換します。BPI モードからのシリアルデイジーチェーンは Spartan-3E FPGAではサポートされていません。

154 ページの図 5-5 に示すように、シリアルデイジーチェーン内の下位 FPGA はすべてスレーブ

シリアルモード (M[2:0] = <1:1:1>) を用い、すべてのザイリンクス FPGA ファミリの FPGA が使

用できます。

マスタデバイスからの CCLK 出力は、フラッシュ読み出しインターフェイスの 8 倍の周波数で動

作し、CCLK はデイジーチェーン内のすべての FPGA を同期します。マスタ FPGA は CCLK の 8サイクルごとにバイト幅のフラッシュにアクセスしますが、 CCLK の 1 サイクルごとに DOUT 出力のシリアルデータを下位 FPGA に送信します。 iMPACT プログラミングソフトウェアは、シリ

アルデイジーチェーンが 160 ページの図 5-10 の手順 14 で選択されたとき、CCLK 周波数を自動

的に調整します。スタンドアロンの BPI モードの ConfigRate オプションでは、バイト幅インター

フェイスの周波数が決定されます。BPI デイジーチェーンが選択された場合、ConfigRate オプショ

ンはシリアルインターフェイス周波数を選び、パラレルフラッシュインターフェイスは周波数の 8分の 1 の速度で駆動します。

マスタ FPGA (図 5-5 の上部左の FPGA) がパラレルフラッシュ PROM からのコンフィギュレー

ションデータをロード終了後、マスタデバイスはフラッシュ PROM へのアドレス生成を継続しま

す。マスタ FPGA は PROM からのバイト幅のデータを読み出し、内部でデータをシリアル化して

DOUT 出力ピンを介してデータを下位デバイスに送信します。その後、デイジーチェーン内の後続

の FPGA は、直前の FPGA からシリアルコンフィギュレーションデータを受信します。マスタ

FPGA の CCLK 出力はデータキャプチャを同期します。



UG332 (v1.4) 2008 年 7 月 1 日


図 5-5 : Spartan 3A/3AN/3A DSP BPI モードでのみ利用可能なシリアルデイジーチェーン

UG332_c5_06_052107

NO

LO

AD

+3.3V

NO

LO

AD

HDC

CCLK

INIT_BCSI_B

D[7:0]

LDC1LDC0

‘0’

A[25:0]

PROG_B DONE

DQ[7:0]

CE#

WE#OE#

BYTE#LDC2

BPI Mode

RDWR_B‘0’


DOUT

A[n:0]

Parallel NOR Flash

M2M1

‘0’‘1’

M0‘0’

CSO_B

‘1’‘1’‘1’

Slave Serial Mode

‘1’‘1’‘1’

Any Xilinx FPGA

CCLK

INIT_B

DONE

IntermediateFPGAs


MasterFPGA

PUDC_BP

CCLK

M2M1M0

DIN

PROG_B

INIT_B

DONE

CCLK

M2M1M0

DIN

PROG_B

INIT_B

DONE

0Ω 0Ω

0Ω

JUMPER

0Ω 0Ω

Any Xilinx FPGA

DOUT DOUT

0 1 2 3 4 5 6 7

CCLK

DOUT

A[25:0] Next PROM Address

Serialized PROM Data

FPGA



マスタ BPI モードのザイリンクス Platform Flash PROM

マスタ BPI モードのザイリンクス Platform Flash PROM図 5-6 に示すように、マスタ BPI モードは、ザイリンクスパラレル Platform Flash PROM(XCFxxP) ファミリもサポートします。

• 図 5-6 では、 Spartan-3A/3AN/3A DSP FPGA を示していますが、 Spartan-3E FPGA でも同じ

手法を用いることができます。

• ザイリンクスパラレル Platform Flash PROM ファミリは、 FPGA と同様に JTAG を使用して

インシステムプログラムが可能です。

図 5-6 : マスタ BPI モードのザイリンクスパラレル Platform Flash PROM (XCFxxP)

TMS

TDO

TCK

TDI

VCCINT

VCCAUX

HDC

CCLKCSO_B

VCCO_1

INIT_BCSI_B

D[7:0]

LDC1LDC0

‘X’

A[23:0]

PROG_B DONE

VCCO_2

+1.2V

D[7:0]

CE

VCCINT

M2M1

‘0’‘1’

M0

PUDC_B VCCO_0P

LDC2

VCCO_0

BPI Mode

RDWR_B‘X’


DOUT

Not available on XC3S50A

+1.8V

‘0’

GNDGND

BPI-UpOnly

+3.3V

EN_EXT_SEL

OE/RESET

CLK

CF

CEO

REV_SEL0REV_SEL1

BUSY

CLKOUT

TDI

TCKTMS

TDO

VCCO

VCCJ

V

V

+3.3V

V

A24A25

PROGRAM

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

+3.3V

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

Platform FlashXCFxxP

= Dedicated internal pull-up resistor UG332_c9_16_040107

Don’t care

FPGA




UG332 (v1.4) 2008 年 7 月 1 日


• FPGA のアドレス出力 A[25:0] または A[23:0] は、コンフィギュレーション中にアクティブに

駆動します。マルチブート動作に Platform Flash PROM のデザインリビジョン機能を使用す

る場合、 FPGA の上位アドレスラインを PROM の REV_SEL[1:0] 入力に接続します。

Spartan-3A/3AN/3A DSP FPGA は大 4 つのビットストリームをサポートし、 Spartan-3EFPGA は 2 つのビットストリームのみをサポートします。

• FPGA の LDC2、 LDC1、 LDC0、および HDC 出力は、コンフィギュレーション中にアクティ

ブに駆動します。 LDC0 出力を使用して Platform Flash PROM をコンフィギュレーション中

に有効にします。コンフィギュレーション後に FPGA アプリケーションは、PROM を有効また

は無効にする I/O ピンとなった LDC0 を駆動します。

• コンフィギュレーション後、FPGA アプリケーションは、PROM に接続した I/O ピンを制御でき、

コンフィギュレーション用ではない追加のデータを PROM から読み出すことができます。 FPGAは、 PROM の異なる領域を選択するために PROM の REV_SEL[1:0] ピンを使用できます。

スレーブパラレルモードを用いた類似する手法も可能ですが、マルチブートの機能が使用できなく

なります。この手法には、外部コンフィギュレーションクロックソースまたは Platform FlashPROM の内部クロックオプションが必要です。この代替ソリューションの利点は、FPGA のアドレ

スピンがコンフィギュレーション中にアクティブではないことです。また、外部クロックソースを

使用する場合は、クロック周波数は若干の変動があり、高い平均周波数で駆動する可能性が高く、コ

ンフィギュレーションに要する時間が短くなります。

Platform Flash を使用した ConfigRate 設定

表 5-8 に示すように、パラレル Platform Flash PROM は、高い ConfigRate 設定をサポートしてい

ます。 PROM がクロックごとに 8 ビットをロードすることを考えると、パフォーマンスはさらに向

上します。結果として、Spartan 3A/3AN/3A DSP FPGA のバンド幅は、毎秒 110Mb から 190Mb に達します。

表 5-8 : パラレル Platform Flash を使用した大の ConfigRate 設定

プラットフォームフラッシュの番号

I/O 電圧 (VCCO_2、 VCCO)

Spartan-3E ConfigRate 設定

Spartan-3A/3ANSpartan-3A DSP ConfigRate 設定

XCF08PXCF16PXCF32P

3.3Ｖまたは 2.5V25

33

1.8V なし



マスタ BPI コンフィギュレーション向けのビットストリームの生成

マスタ BPI コンフィギュレーション向けのビットストリームの生成

マスタ BPI コンフィギュレーション向けに FPGA ビットストリームを作成するには、 31 ページの

「ビットストリームオプションの設定、FPGA ビットストリームの生成」に示す手順に従ってくださ

い。マスタ BPI モードでコンフィギュレーションされた FPGA には、次の BitGen オプションを設

定します。


147 ページの「CCLK 周波数」に示すように ConfigRate オプションを設定します。 ISE® ソフト

ウェア Project Navigator を使用し、コンフィギュレーションレート周波数は 33 ページの図 1-7 の手順 7 で設定します。

-g ConfigRate:12

StartupClk : CCLKデフォルトでは、コンフィギュレーションスタートアップクロックソースは内部生成された CCLKです。 34 ページの図 1-8 の手順13 で示すように、 BitGen の StartupClk オプションを保持します。

-g StartupClk:Cclk

DriveDone : DONE ピンを駆動


ギュレーションプロセス完了後、DONE ピンをアクティブに駆動するために FPGA を設定します。

34 ページの図 1-8 に示すように、ISE Project Navigator で [Drive Done Pin High] オプションをオ

ンにします。

-g DriveDone:Yes


複数 FPGA のデイジーチェーンを作成するには、 DONE_cycle 設定よりも後に GTS_cycle オプ

ションを設定 (両方のデフォルト設定) します。または、GTS_cycle:Done に設定します。 ISE ProjectNavigator の GTS_cycle 設定は、 34 ページの図 1-8 の手順 14 に示すように、 [Enable Outputs(Output Events)] オプションで設定します。

パラレル NOR フラッシュ PROM ファイルの準備

ここでは、 NOR フラッシュメモリに PROM ファイルを作成するガイドラインを示します。

ザイリンクスソフトウェアツール「iMPACT」または PROMGen は、1 つまたは複数の FPGA ビッ

トストリームからフォーマットされた PROM ファイルを生成します。

iMPACT次の手順では、 ISE Project Navigator の iMPACT を使用したパラレル NOR フラッシュ向けの

PROM ファイルの作成方法を図示します。 iMPACT は、Spartan-3A および Spartan-3A DSP ファミ

リで間接的なプログラミングを、 Spartan-3AN ファミリで内部フラッシュのプログラミングをサ

ポートします。パラレルフラッシュメモリに Spartan-3A/3A DSP マルチブートビットストリーム



UG332 (v1.4) 2008 年 7 月 1 日


を作成するには、 266 ページの「iMPACT を使用した Spartan-3E マルチブート PROM ビットスト

リームの生成」を参照してください。

1. ISE Project Navigator の [Processes] から、[Generate PROM, ACE, or JTAG File] をダブル

クリックします (図 5-7)。





1

UG332_c4_10_110206

3

2

UG332_c4_11_190206




4. [Generic Parallel PROM] をターゲットに選択します (図 5-9)。


6. 出力ファイルの名前を [PROM File Name] に入力します。


図 5-9 : [Generic Parallel PROM] オプションの設定

4

7

5

6

UG332_c5_10_111806



UG332 (v1.4) 2008 年 7 月 1 日


8. パラレル PROM の集積度を [Select the Parallel PROM Density (Bytes)] にバイトで選択します

(図 5-10)。この例では、 4 メガバイトに相当する 32Mb のフラッシュ PROM を使用します。

9. [Add] をクリックします。

10. 選択した PROM サイズが 0 の位置に表示されます。マスタ BPI モードでは、PROM を 1 つ使

用します。

11. [Create BPI-mode PROM] をオンにします。

12. BPI マスタデバイスを Spartan-3E または Spartan-3A FPGA のどちらにするか選択します。

13. Spartan-3E での動作が選択されている場合は、PROM ファイルをアドレス 0 からアドレスをイ

ンクリメント (BPI Up) してロードするか、上位アドレスからアドレスをデクリメント (BPIDown) してロードするかを選択します。 Spartan-3A オプションが BPI マスタデバイスとして

選択されている場合、このオプションは使用できません。

14. Spartan-3A オプションが選択されている場合は、 [Parallel] または [Serial] で、パラレルかシ

リアルのコンフィギュレーションデイジーチェーンの作成を選択します。 Spartan-3E FPGAではパラレルデイジーチェーンをサポートしていますが、このオプションは Spartan-3E オプ

ションが BPI マスタデバイスに選択されている場合は使用できません。


図 5-10 : パラレル PROM のサイズおよびコンフィギュレーション方式の選択

15

10

13

98

11

1214

UG332_c5_12_111806




16. PROM に保存する FPGA ビットストリームの選択を開始します (図 5-11)。

17. この例では、Spartan-3A シリアルデイジーチェーンに PROM ファイルを作成します。初の

FPGA ビットストリームを選択します。


19. デザインファイルの追加に関するメッセージが表示された場合、 [Yes] をクリックします。

20. 2 つ目の FPGA ビットストリームを選択します。

21. [Open] をクリックします。すべての FPGA ビットストリームファイルが選択されるまで、手

順 19 から 21 までを繰り返します。後のビットストリームを入力した後で、手順 19 でデザイ

ンファイルの追加に関するメッセージが表示された場合、 [No] をクリックします。


図 5-11 : FPGA ビットストリームファイルの選択

16

21

19

20

17

18

22

UG332_c5_12_111806



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23. iMPACT は選択したコンフィギュレーショントポロジを GUI に表示します (図 5-12)。この例

では、 1 つのパラレル PROM が、シリアルデイジーチェーンコンフィギュレーションを用い

て 2 つの XC3S700A FPGA にビットストリームを送信しています。


25. iMPACT は [PROM File Generation Succeeded] というメッセージを表示して PROM ファイ

ルの生成が成功したことを示します。

iMPACT を使用した間接的なパラレルフラッシュプログラミング

ザイリンクス ISE 9.2.02i 以降のリリースでは、間接的なパラレルフラッシュプログラミングがサ

ポートされています。間接のプログラミングモードでは、 iMPACT は FPGA の JTAG ポートを介

して FPGA の付属メモリをプログラムします。プログラミングプロセス中、FPGA は特別なプログ

ラミングアプリケーションでコンフィギュレーションされます。結果として、FPGA の DONE ピン

はプログラミングプロセス中に High になります。

iMPACT ソフトウェアは、Spartan-3A (XC3S400A、XC3S700A、XC3S1400A) および Spartan-3A DSPFPGA を介した Intel (Numonyx) 社の 28F P30 および J3 v D StrataFlash エンベデッドフラッシュ

ファミリの間接的なプログラミングをサポートします。

インシステムプログラムのサポート

製品アプリケーションでは、パラレルフラッシュ PROM は通常、 PCB (プリント基板) に実装する

前にプログラムされます。インシステムプログラムサポートはサードパーティのバウンダリスキャンツールベンダーおよびワイヤ付きのソケットアダプタを用いた PROM プログラマの一部

で提供されています。パラレルフラッシュ信号に直接アクセスするには、 FPGA の PROG_B 入力

をプログラミングプロセス中 Low にホールドします。これにより、パラレルフラッシュに付属す

るピンを含むすべての FPGA I/O ピンがハイインピーダンス (Hi-Z) の状態になります。 HSWAP

図 5-12 : パラレル PROM ファイルの生成

24

23

25

UG332_c5_13_111806


http://www.numonyx.com/en-US/MemoryProducts/NOR/Pages/NumonyxStrataFlashEmbeddedMemoryP30P33.aspx

http://www.numonyx.com/en-US/MemoryProducts/NOR/Pages/NumonyxEmbeddedFlashMomoryJ3vD.aspx


3.3V 電源がシーケンスの後である場合の電源投入時の注意事項

または PUDC_B 入力が Low の場合、I/O はそれぞれの I/O バンクに VCCO 入力へのプルアップ抵

抗を持ちます。これで外部プログラミングハードウェアはパラレルフラッシュピンに直接アクセ

スできるようになります。

開発およびテスト段階で、 FPGA 自体をパラレルフラッシュ PROM プログラマとして使用するこ

ともできます。パラレル NOR フラッシュは一般的に MicroBlaze プロセッサコアと共に使用され

るための、ザイリンクス XPS (Platform Studio) はフラッシュプログラミングをサポートします。基本的に XPS は、 FPGA の JTAG ポートを介してフラッシュプログラマを FPGA にダウンロードし

ます。その後、FPGA は必要なフラッシュ PROM プログラミングアルゴリズムを実行し、FPGA のJTAG インターフェイスを介してホストからプログラミングデータを受信します。

• UG111 : 『エンベデッドシステムツールリファレンスマニュアル』 (EDK 9.21i)、9 章「フラッシュメモリのプログラム」

http://japan.xilinx.com/ise/embedded/edk92i_docs/est_rm.pdf

同様に、FPGA アプリケーションはシステムの外部通信チャネルを利用して、フラッシュメモリを

プログラムまたは更新できます。 Spartan-3E FPGA スタータキットボードは、ボードの RS-232 シリアルポートを使用してボード上の Intel (Numonyx) StrataFlash PROM をプログラムするデザイ

ン例を提供します。また、 Spartan-3A FPGA スタータキットボードは類似するデザイン例を

STMicro (Numonyx) 社の M29DW323DT パラレルフラッシュ PROM 向けに提供します。

• PicoBlaze™ プロセッサ RS-232 StrataFlash™ プログラマ

japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_nor_flash_programmer

• M29DW323DT パラレル NOR フラッシュのプログラマ

japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer

3.3V 電源がシーケンスの後である場合の電源投入時の注意事項

240 ページの図 12-3 に示すように、Spartan-3A/3AN/3A DSP および Spartan-3E FPGA には、内蔵

された POR (パワーオンリセット ) 回路があります。 FPGA は、コンフィギュレーションプロセス

開始前に、その 3 つの電源 (VCCINT、 VCCAUX、および I/O バンク 2 (VCCO_2) への VCCO がそれ

ぞれのパワーオンしきい値に到達するまで待機します。

パラレル NOR フラッシュ PROM は、 FPGA の VCCO_2 電圧入力と同じ電圧電源 (通常 3.3V) で電源供給されます。パラレル NOR フラッシュ PROM は、VCC 電源がデータシートの小電圧に到

達し、追加の遅延が終了するまで (しばしば VCC セットアップタイムと呼ばれる) アクセスできま

せん。表 5-9 に代表的な値をいくつか示します。

多くのシステムでは、FPGA の VCCO_2 入力に電源供給する 3.3V 電源は、FPGA のほかの VCCINTおよび VCCAUX 電源の前に有効になるため、結果として問題は発生しません。しかし、 FPGA のVCCO_2 電源に電源供給する 3.3V 電源がシーケンスの後に投入されると、図 5-13 に示すよう

に、 FPGA および NOR フラッシュ PROM 間で競合が発生する場合があります。

表 5-9 : パラレル NOR フラッシュ PROM のセットアップタイム用の小パワーオン時間の例

ベンダー

フラッシュ PROM 製品番号

小の VCC から Select = Low へのデータシートの小時間

シンボル値単位

Intel Corp.(Numonyx)

J3 v. D tVCCPH 60 µs

Spansion S29AL016M tVCS 50 µsMacronix MX29LV004C tVCS 50 µs



http://japan.xilinx.com/ise/embedded/edk92i_docs/est_rm.pdf



http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#picoblaze_nor_flash_programmer

http://japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#parallel_flash_programmer


UG332 (v1.4) 2008 年 7 月 1 日


FPGA の VCCINT および VCCAUX 電源がすでに電源供給され、有効である場合、FPGA はコンフィ

ギュレーション前に VCCO_2 が小電圧しきい値に達するまで待機します。この電圧しきい値は、

241 ページの表 12-1 に VCCO2T と示され、 NOR フラッシュ PROM の小電圧よりも十分に低い

約 0.4V ～ 2.0V の範囲にあります。 3 つの FPGA の電源がすべてそれぞれの PRO (パワーオンリセット ) 値に達すると、FPGA はコンフィギュレーションプロセスを開始し、内部コンフィギュレー

ションメモリの初期化を開始します。初期化は 242 ページの表 12-2 に一覧表示するように、ファミ

リ、アレイのサイズによって異なります。初期化後、FPGA は INIT_B をディアサートし、NOR フラッシュ PROM を選択してデータへのアクセスを開始します。この時点で、パラレル NOR フラッ

シュ PROM は読み出し動作を開始可能になっているはずです。

3.3V 電源がシーケンスの後にあり、立ち上がり速度が不十分であるか、FPGA で必要な時点でパ

ラレル NOR フラッシュ PROM が使用できない場合、243 ページの「コンフィギュレーションの遅

延」に述べるように、FPGA の PROG_B 入力または INIT_B 入力を Low に保持して FPGA のコン

フィギュレーションプロセスを遅延させます。パラレル NOR フラッシュ PROM が使用可能に

なったときに FPGA をリリースします。たとえば、 INIT_B ピンに付属する単純な R-C 遅延は、あ

らかじめ設定された時間 FPGA を強制的に待機させます。また、3.3V 電源からの Power Good 信号

またはシステムリセット信号は、同じ目的を達成します。複数の FPGA デイジーチェーンコン

フィギュレーションを使用する場合は、複数の FPGA は同じモードに接続してあるので、PROG_Bまたは INIT_B を駆動する場合は、オープンドレインか、オープンコレクタ出力を使用します。同様に、 Power Good 信号が 3.3V の信号である場合、 PROG_B は VCCAUX で電源供給され、この電

源は Spartan-3 および Spartan-3E FPGA では 2.5V である必要があり、Spartan-3A/3A DSP FPGAでは 2.5V または 3.3V である必要があることに留意してください。電圧が不一致の場合は、68Ω またはそれ以上の直列抵抗を追加します。

Spartan-3A/3AN/3A DSP およびコンフィギュレーションウォッチドッグタイマ

Spartan-3A/3AN/3A DSP FPGA には、CWDT (コンフィギュレーションウォッチドッグタイマ) があり、 3.3V 電源が後に適用される場合でも、パラレルフラッシュコンフィギュレーションをよ

り堅固にしています。

マスタ BPI モードでは、CWDT は CCLK の初の 216-1 サイクル内でパラレル NOR フラッシュ

PROM から有効な同期ワードを確実に読み出します。同期ワードは FPGA コンフィギュレーショ

ンビットストリームの一部です。 FPGA が同期ワードを検出できない場合は、 CWDT が FPGA に

図 5-13 : 3.3V 電源が電源投入シーケンスの後である場合のパラレル NOR フラッシュ PROM/FPGA の電源投入タイミング

FPGA VCCO_2 minimumPower On Reset Voltage

(VCCO2T)

Flash PROMminimum voltage Flash PROM ready for

read operationsFlash

(tVCS)

Flash cannot be selected

FPGA initializes configurationmemory

3.3V Supply

FPGA accessesFlash PROM

Time

NOR Flash PROM mustbe ready for FPGA

access, otherwise delayFPGA configuration

UG332_c5_03_111906

(TPOR)(VCCINT, VCCAUX

already valid)

PROM VCC setup



BPI (Byte Peripheral Interface) コンフィギュレーションのタイミング

対して自動的に BPI のコンフィギュレーションプロセスの再実行を強制します。 CWDT によるパ

ラレル NOR フラッシュからのコンフィギュレーションは、 3 回再実行するとエラーになります。

FPGA のコンフィギュレーションにエラーがある場合、 INIT_B ピンを Low に駆動し、エラーを示

します。

BPI (Byte Peripheral Interface) コンフィギュレーションのタイミング

図 5-14 に、 BPI コンフィギュレーションモードの詳細なタイミング図を示します。これは、 BPIDown モードを使用した Spartan-3E FPGA ファミリの図です。しかし、タイミングは、

Spartan-3A/3AN/3A DSP FPGA ファミリの場合や、 BPI Up モードでも類似しています。

次に示す数字は、図 5-14 の数字に対応しています。

1. M[2:0] モードピンは、 BPI モードに設定される必要があります。 BPI Down モードは Spartan-3EFPGA でのみサポートされ、 BPI Up モードは Spartan-3E および Spartan-3A/3AN/3A DSP FPGAの両方でサポートされます。詳細は表 5-2 を参照してください。このモードピンは INIT_B の立

ち上がりエッジになる前に十分な余裕を持ってセットアップされる必要があります。

図 5-14 : BPI コンフィギュレーションタイミング波形図 (Spartan-3E BPI Down モード )

HSWAP(Input)

HSWAP or PUDC_B must be stable before INIT_B goes High and remain constant throughout configuration.

Data DataData

AddressAddress

Data

Address

Byte 0

0xFF_FFFF

INIT_B

<0:1:1>M[2:0]

TMINIT TINITM

LDC[2:0]

HDC

CSO_B

Byte 1

0xFF_FFFE

CCLK

A[23:0]

D[7:0]

TDCC TCCDTAVQV

TCCLK1

(Input)

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

CSI_B

RDWR_B(Input)

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if HSWAP or PUDC_B input is Low.

Pin initially high-impedance (Hi-Z) if HSWAP or PUDC_B input is High.

Mode input pins M[2:0] are sampled when INIT_B goes High. After this point,input values do not matter until DONE goes High, at which point the mode pinsbecome user-I/O pins.

(Input)

PROG_B(Input)

UG332_c5_08_111907

(Open-Drain)

Shaded values indicate timing specifications for external parallel NOR Flash PROM.

PUDC_B

1

2

3

45

6

8

7

119

10

12

(this input ignored on Spartan-3A/3AN/3A DSP FPGAs)

(this input ignored on Spartan-3A/3AN/3A DSP FPGAs)



UG332 (v1.4) 2008 年 7 月 1 日


2. Spartan-3E FPGA では、CSI_B セレクト入力および RDWR_B 読み出し /書き込み制御入力は、

INIT_B の立ち上がりエッジ前に Low である必要があります。 CSI_B が Low にアサートされ

ているときに、BPI モードのコンフィギュレーションを制御して BPI モードの開始を遅延させ

ることができます。 CSI_B および RDWR_B ピンは、 Spartan-3A/3AN/3A DSP FPGA では使

用されません。

3. HSWAP または PUDC_B プルアップ抵抗制御入力は、INIT_B の立ち上がりエッジ前にセット

アップされ、有効になっている必要があります。同様に、図 5-14 では、プルアップ抵抗が有効

にされている例を示します。

4. HSWAP または PUDC_B 制御入力は、 LDC2、 LDC1、 LDC0、 HDC、および CSO_B を含む

フラッシュを制御する FPGA のピンの初期条件を決定します。 HSWAP または PUDC_B = 1の場合、これらのピンはフロート (Hi-Z) 状態です。 HSWAP または PUDC_B = 0 の場合、これ

らのピンには内部プルアップ抵抗があります。

5. FPGA が内部の初期化を終了し、INIT_B が High になった後で、FPGA はフラッシュ制御出力

をアクティブに駆動します。

6. FPGA は、BPI インターフェイスのすべてのタイミングを制御する CCLK クロック出力の駆動

を開始します。

7. CCLK 出力は、も低い周波数オプションから動作開始します。終的な周波数は、ConfigRate と呼ばれる BitGen オプションで制御されます。

8. FPGA が生成したアドレス出力は、 CCLK の立ち下がりエッジでクロックされます。

9. 初期アドレスは BPI Up モードでは CCLK の 5 サイクル、 BPI Down モードでは、CCLK の 2サイクル間保持されます。 BPI Down モードは、 Spartan-3E FPGA でのみ使用可能です。

10. FPGA によって提供されたアドレス入力に対応して、付属の PROM は非同期で出力データを

出力します。

11. ビットストリームの初の 320 ビットでは、コンフィギュレーションに要する時間を削減する

ため、FPGA は CCLK 出力周波数を増加させる可能性がある ConfigRate ビットストリーム設

定をロードします。

12. 2 つの直接関連する要素がインターフェイスタイミングを制御します。 1 つの要素は、 PROMデータアクセスタイムで、メモリのデータシートでは通常、TACC (tAVQV) または TAVQV と呼

ばれます。もう 1 つは、 CCLK の大周波数で、 ConfigRate BitGen 設定で制御されます。高速な PROM アクセスタイムによって ConfigRate 設定が高くなり、結果として CCLK 周波数

が高速になり、それに応じてコンフィギュレーション時間も速くなります。詳細は 148 ページ

の表 5-6 を参照してください。

表 5-10 に、FPGA データシートのタイミング値に基づく付属パラレルフラッシュ PROM のタイミ

ング要件を示します。

表 5-10 : 付属パラレル NOR フラッシュのコンフィギュレーションのタイミング要件


TCE(tELQV)

パラレル NOR フラッシュ PROM のチップセレクト時間

ns

TOE(tGLQV)

パラレル NOR フラッシュ PROM の出力

イネーブル時間

ns

TACC(tAVQV)

パラレル NOR フラッシュ PROM の読み

出しアクセス時間

ns

TCE TINITADDR≤

TOE TINITADDR≤

TACC TCCLKn min( ) TCCO TDCC PCB–––≤



FPGA が BPI コンフィギュレーションに設定されている場合に JTAG を介して再プログラミングする際の制限

FPGA が BPI コンフィギュレーションに設定されている場合に JTAG を介して再プログラミングする際の制限

FPGA は、モードピン (M[2:0]) の設定に関わらず、JTAG ポートを介して常に再プログラミングで

きます。しかし、 BPI モードおよび ISE 9.1i SP1 (ISE 9.1.01i) より前のバージョンの ISE を使用し

ている場合、若干の制限があります。 ISE 9.1i SP1 より前のバージョンで起きる問題は、すべての

Spartan-3A/3AN FPGA およびすべての Spartan-3E FPGA FPGA で発生します。この問題は、 ISE9.1i SP1 以降を使用することで解決します。 Spartan-3A DSP FPGA はこの後のソフトウェアバー

ジョンでサポートが開始したため、この問題は発生しません。

ISE 9.1i SP1 より前のバージョンを使用している場合、FPGA が BPI モードでコンフィギュレーション

されるように設定され、有効なコンフィギュレーションファイルを含むパラレルメモリに FPGA が接

続している際に、 JTAG ポートを使用した、後続のリコンフィギュレーションがエラーとなります。可能な回避方法として、JTAG コンフィギュレーションのモードピンの設定 (M[2:0] = <1:0:1>) またはフ

ラッシュのビットストリーム開始アドレスを 0x2000 で設定解除することが挙げられます。

Spartan-3E BPI モードと右辺および下辺のグローバルクロック入力との関係

Spartan-3E BPI モードコンフィギュレーションピンの一部は、デバイスの右辺および下辺のグローバ

ルクロック入力で共有されています (それぞれバンク 1 およびバンク 2)。特にコンフィギュレーショ

ン後に FPGA アプリケーションがパラレル NOR フラッシュにアクセスする場合、これらのピンをク

ロック入力として再び使用することは容易ではありません。表 5-11 に、Spartan-3E FPGA の共有ピン

を示します。これらのピンは、 Spartan-3A/3AN/3A DSP FPGA の共有接続ではありません。

TBYTE(tFLQVAtFHQV)

x8/x16 PROM のみ : BYTE# から出力有

効までの時間(3)ns

メモ : 1. これらの要件に従うと、 FPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフィギュレーションできます。 FPGA に

ロードされたアプリケーションおよびその結果のクロックソースによって、コンフィギュレーション後の要件は異なる場合があります。

2. アプリケーションの要件に応じて、プリント基板の配線遅延を減算してください。

3. FPGA の LDC2 ピンに適切なサイズの外部プルダウン抵抗を使用すると、初期の BYTE# タイミングを延長できます。抵抗値は、 FPGA の HSWAP または PUDC_B ピンが High か Low かによっても異なります。

表 5-10 : 付属パラレル NOR フラッシュのコンフィギュレーションのタイミング要件 (続き)


TBYTE TINITADDR≤



UG332 (v1.4) 2008 年 7 月 1 日


表 5-11 : Spartan-3E : 共有の BPI コンフィギュレーションピンおよびグローバルバッファ入力

ピン

デバイス内の位置グローバルバッファ入力ピンBPI モード

コンフィギュレーションピン

下辺

GCLK0 RDWR_B

GCLK2 D2

GCLK3 D1

GCLK12 D7

GCLK13 D6D6

GCLK14 D4

GCLK15 D3

右辺

RHCLK0 A10

RHCLK1 A9

RHCLK2 A8

RHCLK3 A7

RHCLK4 A6

RHCLK5 A5

RHCLK6 A4

RHCLK7 A3



第 6 章

マスタパラレルモード

マスタパラレルモードは、 Spartan-3 FPGA ファミリでのみ使用可能です。詳細は、 DS099 : 『Spartan®-3 FPGA ファミリデータシート』を参照してください。

Spartan-3A/3AN/3A DSP および Spartan-3E FPGA ファミリは、マスタパラレルモードをサポー

トしませんが、第 5 章「マスタ BPI モード」に記載する類似のモードをサポートしています。




UG332 (v1.4) 2008 年 7 月 1 日




第 7 章

スレーブパラレル (SelectMAP) モード

スレーブパラレルモードコンフィギュレーション (M[2:0] = <1:1:0>) 使用時には、マイクロプロ

セッサまたはマイクロコントローラなどの外部ホストが、一般的なペリフェラルインターフェイスを

用いてバイト幅のコンフィギュレーションデータを FPGA に書き込みます。 184 ページの図 7-1 にSpartan®-3E および Spartan-3A/3AN/3A DSP FPGA のインターフェイスを示します。 Spartan-3FPGA のインターフェイスは類似していますが、 185 ページの図 7-2 に示すように若干の違いがあり

ます。これらの図では、オプションのコンポーネントを灰色で示し、「 NO LOAD」と指定しています。

スレーブパラレル (SelectMAP) インターフェイスピンの一覧を 187 ページの表 7-2 に示します。

スレーブパラレルの機能の概要を 186 ページの表 7-1 に示します。外部ダウンロードホストは、

FPGA の PROG_B ピンを Low にパルスし、INIT_B ピンが High に戻って FPGA が初のデータ

を受信可能になったことを確認して、コンフィギュレーションを開始します。ホストは、アクティブ

Low のチップセレクト信号 (CSI_B) およびアクティブ Low の書き込み信号 (RDWR_B) をアサー

トします。その後、ホストは、 FPGA の DONE ピンが High になってコンフィギュレーションが成

功したことを示すか、FPGA の INIT_B ピンが Low になってコンフィギュレーションにエラーが発

生したことを示すまでデータおよびクロック信号の供給を続けます。

FPGA は、 CCLK の立ち上がりエッジでデータをキャプチャします。 Spartan-3 および Spartan-3EFPGA では、 CCLK 周波数が 50MHz を超えた場合にも、ホストは FPGA の BUSY 出力をモニタ

する必要があります。 Spartan-3A/3AN/3A DSP FPGA には、 BUSY ピンはありません。 FPGA がBUSY を High にアサートした場合、 BUSY が Low に戻るまで、ホストはデータをもう 1 サイク

ル保持する必要があります。 CCLK 周波数が、 50MHz またはそれ以下の場合は BUSY ピンを無視

しても問題ありませんが、コンフィギュレーション中はアクティブに駆動します。

コンフィギュレーションプロセスには、コンフィギュレーションビットストリームのサイズのみで

判断されるよりも、クロックサイクル数が多く必要です。特に FPGA が選択した DCM (デジタル

クロックマネージャ ) が各クロック入力 (LCK_cycle) にロックするのを待機するようにプログラム

されている場合、追加のクロックは FPGA のスタートアップシーケンス中に必要となります。詳細

は、 260 ページの「スタートアップ」を参照してください。

スレーブパラレルインターフェイスが FPGA のコンフィギュレーションでのみ使用される場合

は、FPGA からデータバックデータを読み出すことはなく、RDWR_B 信号もインターフェイスか

ら削除できますが、コンフィギュレーション中は Low である必要があります。

コンフィギュレーション後、DONE および PROG_B を除くインターフェイスピンはすべて、ユー

ザー I/O として使用できます。代替として、双方向 SelectMAP コンフィギュレーションインター

フェイスをコンフィギュレーション後に使用できます。 SelectMAP モードの使用を継続するため

には、 BitGen のオプションを Persist:Yes に設定します。その後、外部ホストはコンフィギュレー

ションを読み出しおよび検証できます。

また、スレーブパラレルモードは複数 FPGA のデイジーチェーンを作成するため、 BPI モードと

共に使用されます。 164 ページの図 5-4 にハイライト表示するように、先頭の FPGA は BPI モード



UG332 (v1.4) 2008 年 7 月 1 日


のコンフィギュレーションに設定され、デイジーチェーン接続された下位の FPGA はスレーブパラレルコンフィギュレーションに設定されます。

図 7-1 : スレーブパラレルモード (Spartan-3E および Spartan-3A/3AN/3A DSP FPGA)

VCCAUX

PROGRAM

D[7:0]

BUSYSELECT

READ/WRITECLOCK

PROG_B

INIT_BDONE

VCCINT

VCCAUX

CSO_BINIT_B

CSI_B

PROG_B DONE

GND

VCCO_2

+1.2V

M2M1

‘1’‘1’

M0

HSWAP VCCO_0P

CCLK

D[7:0]

‘0’

VCCO _0

V

RDWR_B

Spartan-3E/3A/3AN/3A DSP

BUSY

Slave Parallel Mode

V

V

VCCAUX

330Ω

4.7kΩ

VCC

GND

Configuration Memory Source

Internal memoryDisk driveOver networkOver RF link

IntelligentSpartan-3A,

Spartan-3AN, and Spartan-3A DSPFPGAs have internal

pull-up resistors

Download Host

MicrocontrollerProcessorTesterComputer

TMS

TDO

TCK

TDI

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

14

1

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

PUDC_B

NO

LO

AD

4.7

KΩ

NO

LO

AD


UG332_c7_01_062708

2.5V3.3V >68Ω

0Ω


NOTE: Only Spartan-3A,Spartan-3AN, andSpartan-3A DSPFPGAs supportVCCAUX = 3.3V

J

(DOUT on Spartan-3A/3AN/3A DSP)

Assumes VCCAUX = 2.5V

FPGA



図 7-2 : スレーブパラレルモード (Spartan-3 FPGA)

UG332_c7_02_022607

+2.5V

PROGRAM

VCCAUX

PROG_B DONE

GND

VCCO_4 V

Slave Parallel Mode

V

4.7k

Ω

VCCAUX

330Ω

4.7k

Ω

TMS

TDO

TCK

TDI

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

VCCAUX1

14

J

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

NO

LO

AD

NO

LO

AD

VCCO_5

M2M1

‘1’‘1’

M0‘0’

CCLK

INIT_B

VCCINT

+1.2V

P HSWAP_EN

Spartan-3 FPGA

D[7:0]BUSY

SELECTREAD/WRITE

CLOCKPROG_B

INIT_BDONE

CS_B

D[7:0]

RDWR_B

BUSY

V

VCC

GND

Configuration Memory Source

Internal memoryDisk driveOver networkOver RF link

IntelligentDownload Host

MicrocontrollerProcessorTesterComputer


2.5V3.3V >68Ω

0Ω




UG332 (v1.4) 2008 年 7 月 1 日


表 7-1 : スレーブパラレル (SelectMAP) 機能の概要

FPGA への入力 (D[7:0] は双方向) FPGA 出力機能

PROG_B CSI_B RDWR_B D[7:0] BUSY CCLK INIT_B DONE

0 X X X X X X PROG_B を Low に駆動して FPGAをリセット

1 X X X X 0 0PROG_B パルス後 INIT_B が Lowになった場合、または電源投入後

初に FPGA が初期化

1 X X X X 1 0INIT_B が High に戻ったときに

FPGA がコンフィギュレーション可

能な状態になる

1 1 X X X 1 0 CSI_B が High の場合、作動しない

1 0 0D[7:0]から

FPGA0 ¦ 1 0

FPGA にコンフィギュレーション

データを書き込むには、 CSI_B が

Low になる前か、それと同時に

RDWR_B を Low に駆動。CCLK の立ち上がりエッジごとに各 D[7:0]バイトがキャプチャされる

1 0 0D[7:0]から

FPGA1 ¦ 1 0

BUSY が High の場合、 FPGA はデータ受信可能な状態になっていな

い。 BUSY が Low に戻った場合、現

在の D[7:0] バイトを次の CCLK サイクルまで保持。 BUSY は Spartan-3A/3AN/3A DSP FPGA では使用さ

れない

1 0 0 ～ 1 X X X X CSI_B が Low の間に RDWR_B がステートを変更すると、 ABORT 状態になる

1 0 1 ～ 0 X X X X

1 0 1FPGA から

D[7:0]0 ¦ 1 1

BitGen の Persist:Yes オプションが

設定されていると、 FPGA ビットス

トリームにセキュリティビットが

設定されていない場合、コンフィ

ギュレーション後にスレーブパラ

レル (SelectMAP) インターフェイ

スを FPGA からデータをリード

バックするために使用可能

1 X X X 0 8x ↑ X 1DONE が High になってから CCLKの 8 サイクル後に FPGA が正常にコ

ンフィギュレーションされる



1 X X X X 0 0

コンフィギュレーションの後に、

INIT_B が再び Low になった場合、

コンフィギュレーション CRC エ

ラーが発生

メモ : X = don’t care¦= 立ち上がりエッジ

表 7-1 : スレーブパラレル (SelectMAP) 機能の概要 (続き)

FPGA への入力 (D[7:0] は双方向) FPGA 出力機能

PROG_B CSI_B RDWR_B D[7:0] BUSY CCLK INIT_B DONE

表 7-2 : スレーブパラレルモード接続



Spartan-3E :HSWAPSpartan-3A : Spartan-3ANSpartan-3A DSP :

PUDC_BSpartan-3 :

HSWAP_EN

入力ユーザー I/O プルアップ制御。コンフィギュレーション中 Low の場合、各 I/O バンク VCCO 入力へ

の全 I/O ピンのプルアップ抵抗

を有効にする

0 : コンフィギュレーション中プ

ルアップ




Spartan-3:専用ピン ( コンフィギュレーション後は無視 )Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP :ユーザー I/O

M[2:0] 入力モードセレクト。 FPGA のコン

フィギュレーションモードを選

択。 75 ページの「HSWAP、M[2:0]、および VS[2:0] ピンのデ

ザインの考察」参照


プルされる

ユーザー I/O

D[7:0] 入力データ入力。ホストから供給されたバイト

幅のデータ。 FPGA は CCLKの立ち上がりエッジでデータ

をキャプチャ

ユーザー I/O。 BitGen のオ

プションが Persist:Yes の場

合は SelectMap パラレルペリフェラルインターフェイ

スの一部になる

Spartan-3 :Spartan-3E :BUSY

出力 Busy インジケータ。

Spartan-3A/3AN/3A DSP FPGAでは不要であるが、機能は

DOUT ピンにある。コンフィ

ギュレーション中には、 DOUTをアクティブロジックに接続し

ないこと

CCLK 周波数が 50MHz 以下

の場合、このピンは無視しても

問題なし。High の場合、FPGAは追加のコンフィギュレー

ションデータを受信する用意

ができていないことを示す。ホ

ストは追加でクロックサイク

ル 1 つ分データを保持する必

要がある







UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3E :Spartan-3ASpartan-3ANSpartan-3A DSP :

CSI_BSpartan-3 :

CS_B

入力チップセレクト入力。アクティ

ブ Low有効なデータサイクル中に

Low である必要がある





RDWR_B 入力読み出し /書き込み制御。アク

ティブ Low のライトイネーブル



CSI_B または CS_B のアサー

ト中は RDWR_B のステート

を変更しない。変更すると、

ABORT が発生


プションが Persist:Yes の場合は SelectMap パラレ

ルペリフェラルインター

フェイスの一部になる

CCLK 入力コンフィギュレーションクロッ

ク。 CCLK PCB トレースが長い、

または複数の接続がある場合は、

シグナルインテグリティの維持

のため、この出力を終了。 56 ページの「CCLK デザインの

考察」参照

外部クロックユーザー I/O。 BitGen のオ

プションが Persist:Yes の場合は SelectMap パラレ

ルペリフェラルインター

フェイスの一部になる

Spartan-3E :Spartan-3ASpartan-3ANSpartan-3A DSP :

CSO_B

出力チップセレクト出力。アクティ

ブ Low。 Spartan-3 FPGA では提

供なし

単一の FPGA を用いたデザイ

ンでは使用しない。 CSO_B はプルアップで、アクティブには

駆動しない。 Spartan-3E また

は Spartan-3A/3AN/3A DSPのパラレルデイジーチェーン

コンフィギュレーションでは、


CSI_B または CS_B 入力に

接続

ユーザー I/O

INIT_B オープンドレインの

双方向 I/O


Low。コンフィギュレーション

開始時のメモリ初期化プロセス

中に Low になる。メモリ初期化

の後で、モードセレクトピン

のサンプル時にリリース


アクティブ。コンフィギュレー

ション中に CRC エラーが検出

された場合、 FPGA は Low に駆動



ローティングを回避する

ため、 High に駆動。「コン

フィギュレーション後」のINIT_B 参照

表 7-2 : スレーブパラレルモード接続 (続き)





電圧の互換性

電圧の互換性

ほとんどのスレーブパラレルインターフェイス信号が FPGA の I/O バンク 2 にあり、VCCO_2 電源入力から電源供給されます。 VCCO_2 電圧は、外部ホストの要件 (理想的には 2.5V) に合わせて

1.8V、 2.5V、または 3.3V にできます。 DONE ピンおよび PROG_B ピンが FPGA の 2.5V VCCAUX 電源で電源供給されているため、 1.8V または 3.3V を使用する場合は、慎重に設計する必要があります。

Spartan-3A/3AN/3A DSP FPGA は、 Spartan-3A FPGA の POR (パワーオンリセット ) しきい値

(VCCO2T) のため、 1.8V PROM をサポートしません。 POR しきい値については、 253 ページの表

12-1 に示す Spartan-3A/3AN/3A DSP FPGA の各データシートを確認してください。

XAPP453 : 『Spartan-3 FPGA の 3.3V コンフィギュレーション』を参照してください。



アプリケーションでコンフィギュレーションが異なる複数の FPGA が必要な場合、デイジーチェー

ンを使用して FPGA をコンフィギュレーションします。デイジーチェーン内のすべての FPGA にス

レーブパラレルモード (M[2:0] = <1:1:0>) を設定します。 Spartan-3E および Spartan-3A/3AN/3ADSP FPGA のみをサポートするトポロジと、新のザイリンクス FPGA (Virtex® または Spartan-IIFPGA およびそれ以降) でサポートするトポロジの 2 種類があります。

Spartan-3E/Spartan-3A/3AN/3A DSP スレーブパラレルデイジーチェーン

190 ページの図 7-3 に、主に Spartan-3E および Spartan-3A/3AN/3A DSP FPGA をサポートするデ

イジーチェーンのトポロジを示します。チェーン内で後の FPGA は、新のザイリンクス FPGAファミリの任意の FPGA が使用可能です。これは、基本的に BPI モードのデイジーチェーン手法を

活用します。チェーン内の上位 FPGA は CSO_B を Low に駆動し、下位 FPGA の CSI_B または

CS_B 入力を有効にします。 Spartan-3E、 Spartan-3A、 Spartan-3AN、 Spartan-3A DSP、および

Virtex-5 FPGA にのみ CSO_B 出力があります。したがって、これらの FPGA の 1 つがデイジー

チェーンの初および中間の FPGA である必要があります。

DONE オープンドレインの

双方向 I/O

FPGA のコンフィギュレーショ

ン完了。コンフィギュレーション

中は Low。 FPGA のコンフィ

ギュレーションが正常に完了す

ると、 High になる





ンフィギュレーションの

正常な完了を示す

PROG_B 入力 FPGA のプログラム。アクティ

ブ Low。 500ns 以上 Low にア

サートされると、 PROG_B が

High に戻った後で、コンフィ

ギュレーションメモリを初期化

し、DONE および INIT_B ピンを

リセットしてコンフィギュレー

ションプロセスを再実行

コンフィギュレーション開始の

ために High である必要がある

PROG_B を Low に駆動

し、FPGA の再プログラム

のためにリリースする

表 7-2 : スレーブパラレルモード接続 (続き)



V




UG332 (v1.4) 2008 年 7 月 1 日


CSO_B から CSI_B 接続のプルアップ抵抗は FPGA の HSWAP、 PUDC_B、 HSWAP_EN または

入力が High になった場合に必要です。これは、 FPGA の内部プルアップ抵抗がコンフィギュレー

ション中に無効となることを意味します。

新のザイリンクス FPGA ファミリを使用したスレーブパラレルデイジーチェーン

191 ページの図 7-4 に、Spartan-3 ジェネレーション FPGA を含む新のザイリンクス FPGA ファミリ

をサポートする、別のスレーブパラレルデイジーチェーンの手法を示します。各 FPGA に別々の

CSI_B または CS_B チップセレクト入力があることを除き、トポロジは 190 ページの図 7-3 と類似し

ています。

図 7-3 : Spartan-3E および Spartan-3A/3AN/3A DSP FPGA のスレーブパラレルデイジーチェーン

NO

LO

AD

+3.3V

NO

LO

AD

‘1’‘1’‘0’

‘0’

Slave Parallel Mode

‘1’‘1’‘0’

‘0’

Spartan-3A/3AN/3A DSP,Spartan-3E,

Virtex-5 FPGAs

Any Xilinx FPGA

CCLK

INIT_B

DONE

D[7:0]

First, IntermediateFPGAs


CSI_BCCLKRDWR_B

M2M1M0

CSO_B

D[7:0]

PROG_B

INIT_B

DONE

CSI_BCCLKRDWR_B

M2M1M0

CSO_B

D[7:0]

PROG_B

INIT_B

DONE

P P

+3.3V

4.7k

+3.3V

4.7k

0 0 0 0

PROG_B

UG332_c7_03_040107



SelectMAP データ読み込み

SelectMAP データ読み込み

SelectMAP インターフェイスでは、継続的または断続的なデータ読み込みが可能です。データの読

み込みは FPGA の CSI_B、 RDWR_B、 CCLK、および BUSY 信号で制御されています。

Spartan-3A/3AN/3A DSP FPGA には、 BUSY ピンはありません。

CSI_Bアクティブ Low のチップセレクト入力 (CSI_B) は SelectMAP インターフェイスを有効にしま

す。 CSI_B が High の場合、FPGA は SelectMAP インターフェイスを無視します。データポートお

よび BUSY 出力ピンはハイインピーダンス (Hi-Z) です。

1 つのデバイスのみが SelectMAP を介してコンフィギュレーションされ、リードバックが不要な場

合、またはギャング SelectMAP コンフィギュレーションが使用されている場合は、 CSI_B 信号を

GND に接続します。

RDWR_BRDWR_B 入力が SelectMAP データピンが入力であるか、出力であるかを制御します。

• RDWR_B = 0 の場合、 D[7:0] データピンは入力 (FPGA に書き込む)

図 7-4 : 新のザイリンクス FPGA ファミリを使用したスレーブパラレルデイジーチェーン

NO

LO

AD

+3.3V

NO

LO

AD

‘1’‘1’‘0’

Slave Parallel Mode

‘1’‘1’‘0’

Any Xilinx FPGA

CCLK

INIT_B

DONE

D[7:0]

First, IntermediateFPGAs


CSI_BCCLKRDWR_B

M2M1M0

D[7:0]

PROG_B

INIT_B

DONE

CSI_BCCLKRDWR_B

M2M1M0

D[7:0]

PROG_B

INIT_B

DONE

0Ω 0Ω 0Ω 0Ω

PROG_B

Any Xilinx FPGA

CSO_BCSO_B

RDWR_B

FPGA_SEL1

FPGA_SEL0

UG332_c7_c4_120106



UG332 (v1.4) 2008 年 7 月 1 日


• RDWR_B = 1 の場合、 D[7:0] データピンは出力 (FPGA から読み出す)

コンフィギュレーションデータを FPGA に書き込む場合、 RDWR_B ピンは Low である必要があ

ります。 FPGA からコンフィギュレーション情報をリードバックする場合、 CSI_B のディアサート

中に RDWR_B ピンは High である必要があります。

CSI_B が Low のときに RDWR_B の値を変更すると、 FPGA の CCLK の立ち上がりエッジで、

ABORT が発生します (詳細は 196 ページの「SelectMAP の ABORT」を参照してください)。リー

ドバックが不要な場合、 RDWR_B はグランドに接続するか、 SelectMAP ABORT 時のデバッグに

使用できます。

RDWR_B 信号は、CSI_B が High の間は無視されます。 D[7:0] データピンの読み出し /書き込み制

御 ( トライステート制御) は非同期です。 FPGA は SelectMAP データをアクティブに駆動します。

CCLKSelectMAP データバスのすべての動作は、 CCLK に同期しています。 FPGA にコンフィギュレー

ションデータを書き込むとき、 RDWR_B は Low になり、 FPGA が CCLK の立ち上がりエッジで

データをサンプルします。 RDWR_B が読み出し制御に設定されている場合 (RDWR_B = 1、リード

バック )、 FPGA は SelectMAP データピンを CCLK の立ち上がりエッジで更新します。

194 ページの「断続的な SelectMAP データの読み込み」で概要を述べるとおり、CCLK を一時停止

するとコンフィギュレーションを一時停止できます。

BUSYシステムによるデータの FPGA への書き込みおよび FPGA からの読み出しが 50MHz 以下で実行

される場合は、 BUSY ピンを未接続のままにしておくことが可能です。 Spartan-3A/3AN/3A DSPFPGA には、 BUSY ピンは不要ですが、 DOUT ピンに同じ機能があります。

BUSY は出力であり、デバイスがコンフィギュレーションデータを受信可能であること、または

リードバックデータを起動可能であることを示します。

• BUSY = 0 の場合、動作によって FPGA はデータの受信または送信可能です。

• BUSY = 1 の場合、 FPGA はデータを受信または送信できません。 FPGA に書き込む場合は、

BUSY が Low に戻るまで現在のデータ値を保持します。

CSI_B がディアサートされた場合 (CSI_B = 1)、BUSY ピンはハイインピーダンス (Hi-Z) の状態です。

BUSY は、 CSI_B がアサートされるまでハイインピーダンス状態を保持します。電源投入前に

CSI_B がアサートされた場合 (たとえば、ピンが GND に接続されている場合)、BUSY は始めはハ

イインピーダンス状態ですが、 POR がリリースされると Low に駆動します。

継続的な SelectMAP データの読み込み

継続的なデータの読み込みは、外部プロセッサまたはコントローラが連続するコンフィギュレー

ションデータを FPGA に提供する場合に発生します。電源投入後、コントローラは RDWR_B = 0をアサートして FPGA にデータを書き込み、CSI_B = 0 をアサートして FPGA を選択します。この

動作により、 FPGA は BUSY を Low に駆動します。この遷移は非同期です。 CSI_B を Low にア

サートする前かそれと同時に、 FPGA の CSI_B ピンを Low に駆動しないと、 196 ページの

「SelectMAP の ABORT」に述べるように ABORT が発生します。



継続的な SelectMAP データの読み込み

デバイスは、 CCLK の次の立ち上がりエッジで、 D[7:0] データピンのサンプリングを開始します。

実際の FPGA コンフィギュレーションは、256 ページの「同期化」に示すように、FPGA が同期ワー

ドを認識した後で開始します。

コンフィギュレーションビットストリームの読み込み後に、デバイスはスタートアップシーケンス

を開始します。 FPGA は、 BitGen の DONE_cycle オプションで定義されたとおり、スタートアップ

段階で DONE 信号を High にアサートします。詳細は 260 ページの「スタートアップ」を参照して

ください。プロセッサまたはコントローラはスタートアップシーケンスの正常な完了まで CCLKパルスを継続する必要があります。これには、 DONE が High になった後、 CCLK のパルスが複数

回必要です。

コンフィギュレーション後に CSI_B および RDWR_B 信号をディアサートできます。また、アサー

ト状態の保持も可能です。 SelectMAP ポートが非アクティブであるため、このときに RDWR_B をトグルしても ABORT は生じません。図 7-5 に、継続的なデータ読み出しの SelectMAP コンフィ

ギュレーションのタイミングを示します。


1. SelectMAP バスに 1 つのデバイスしかない場合、 CSI_B 信号を Low に接続できます。 CSI_Bが Low に接続されていないときは、随時アサート可能です。

2. リードバックが不要な場合は RDWR_B を Low に接続できます。 CSI_B がアサートされた後、

RDWR_B をトグルしないようにしてください。トグルすると ABORT が生じます。詳細は 196ページの「SelectMAP の ABORT」を参照してください。

3. CSI_B が Low に接続されている場合は、INIT_B が High に戻る前に BUSY を Low に駆動し

ます。

4. INIT_B が High になった場合、 FPGA は M[2:0] モードセレクトピンをサンプルします。

5. ABORT の原因となるのを避けるために CSI_B の前に RDWR_B をアサートします。

6. CSI_B をアサートして SelectMAP インターフェイスを有効にします。

7. BUSY (Spartan-3/3E のみ) は、CSI_B がアサートされるまで、ハイインピーダンス状態のまま

です。

図 7-5 : 継続的な SelectMAP データの読み込み

PROG_B

INIT_B

CCLK

CSI_B

RDWR_B

DATA[7:0]

UG332_c7_05_081006

Byte 0 Byte 1 Byte n

BUSY

DONE

1

2

3

4

5

7

6

12

13

14

High-Z

9 10 118



UG332 (v1.4) 2008 年 7 月 1 日


8. CSI_B のアサート後の初の CCLK の立ち上がりエッジで、初の D[7:0] バイトが読み込ま

れます。

9. 各 CCLK の立ち上がりエッジで 1 バイトのコンフィギュレーションビットストリームが読み

込まれます。

10. 後のバイトが読み込まれると、デバイスはスタートアップシーケンスを開始します。

11. スタートアップシーケンスは、短で CCLK の 8 サイクル間継続されます。

12. スタートアップシーケンス中、DONE ピンは High になります。スタートアップシーケンスを

完了するために追加の CCLK が必要な場合があります。詳細は 260 ページの「スタートアッ

プ」を参照してください。

13. コンフィギュレーション完了後、 CSI_B 信号はディアサートできます。

14. CSI_B 信号のディアサート後、 RDWR_B はディアサートできます。

断続的な SelectMAP データの読み込み

断続的なデータ読み込みは、プロセッサまたはコントローラが連続するコンフィギュレーション

データを供給できないアプリケーションで使用されます。たとえば、追加のデータを取得する間、ほ

かのタスクへの切り替え時、または割り込みを実行する場合にコントローラがコンフィギュレー

ションを一時停止する場合、このような状況が発生します。

Spartan-3 および Spartan-3E FPGA では、コンフィギュレーションデータ処理の速度を落とす、ま

たは一時停止させる手法が 2 つあります。 2 つ目の手法のみが Spartan-3A、 Spartan-3AN、および

Spartan-3A DSP FPGA でサポートされています。

1. 図 7-6 に示し、 194 ページの「CSI_B のディアサート」に述べるように、フリーランニングの

CCLK で CSI_B 信号をディアサートします。

2. 図 7-7 に示し、195 ページの「CCLK の一時停止」で述べるように、CCLK を一時停止します。

CSI_B のディアサート

メモ : この手法は、Spartan-3 および Spartan-3E FPGA のみでサポートされています。Spartan-3A、

Spartan-3AN、 Spartan-3A FPGA では、「CCLK の一時停止」の手法を使用する必要があります。

図 7-6 : CSI_B を制御する手法を使用した断続的 SelectMAP データの読み出し

PROG_B

INIT_B

CCLK

CSI_B

RDWR_B

DATA[7:0]

UG332_c7_06_040207

BUSY

2

1

3

4

High-Z Z-hgiHZ-hgiH

5 6 7 8 9 10 11 12 13 14



断続的な SelectMAP データの読み込み


1. 外部プロセッサは RDWR_B を Low に駆動し、FPGA の D[7:0] ピンをコンフィギュレーショ

ン用の入力として設定します。リードバックがアプリケーションで使用されていない場合は、

RDWR_B 入力は Low に接続できます。196 ページの「SelectMAP の ABORT」に述べるよう

に、 ABORT が発生するため、 CSI_B のアサート後に RDWR_B をトグルしないでください。

2. INIT_B が High に戻ると、デバイスはコンフィギュレーション可能な状態になります。

3. プロセッサは CSI_B を Low にアサートし、 SelectMAP インターフェイスを有効にします。

SelectMAP バスに 1 つのデバイスしかない場合、 CSI_B 入力を Low に接続できます。 CSI_Bが Low に接続されていないときは、随時アサート可能です。

4. CSI_B のアサート直後に BUSY が Low になります。 CSI_B が Low に接続されている場合は、

INIT_B が High に戻る前に BUSY を Low に駆動します。

5. D[7:0] データバイトが CCLK の立ち上がりエッジで読み込まれます。


7. プロセッサが CSI_B をディアサートし、 D[7:0] のデータが無視されます。








CCLK の一時停止


1. D[7:0] データピンは、CSI_B がディアサートされている間、ハイインピーダンス (Hi-Z) です。

2. CSI_B がディアサートされている間、 RDWR_B はデバイスに影響を与えません。

3. CSI_B はプロセッサによってアサートされます。 FPGA は、CCLK の立ち上がりエッジでコン

フィギュレーションデータをキャプチャします。



図 7-7 : CCLK を制御する手法を使用した断続的 SelectMAP データの読み出し

CCLK

CSI_B

RDWR_B

DATA[7:0]

UG332_c7_07_081106

Byte 0 Byte 1 Byte n

1

2

3

4 5 6



UG332 (v1.4) 2008 年 7 月 1 日



SelectMAP の ABORTABORT とは、SelectMAP コンフィギュレーションまたはリードバックシーケンスが中断されるこ

とです。これは、 CSI_B が Low にアサートされているときに RDWR_B ピンのステートが変更さ

れると発生します。コンフィギュレーションの ABORT が発生すると、CCLK の次の 4 サイクル間、

内部ステータスが D[7:4] ピンに送信されます。もう 1 つのデータピン D[3:0] は High のままです。

ABORT シーケンスの終了後、コンフィギュレーション再開前に、 FPGA をダウンロードしている

プロセッサはコンフィギュレーションロジックを再同期化する必要があります。バイト間で

RDWR_B をディアサートする必要があるアプリケーションの場合は、 195 ページの「CCLK の一

時停止」に記載する手法を使用してください。

コンフィギュレーションの ABORT シーケンス

図 7-8 に、 ABORT が発生するときの、信号のタイミングを示します。

1. コンフィギュレーションシーケンスが正常に開始します。

2. FPGA が選択された状態 (CSI_B が Low) の間にプロセッサが RDWR_B ピンの値を変更します。

3. CSI_B が Low にアサートされたままの場合は、BUSY が High になります。 RDWR_B が Highの場合、FPGA はステータスワードをデータピンに送信し、FPGA からデータが読み出されま

す。 RDWR_B が Low の場合は、 FPGA はステータス値を送信しません。

4. ABORT がクロックの 4 サイクル間継続し、ステータスが更新されます。

図 7-8 : コンフィギュレーションの ABORT シーケンス

DATA[7:0]

BUSY

CCLK

STATUS

ABORT UG332_c7_08_081106

CSI_B

RDWR_B



SelectMAP の ABORT

リードバックの ABORT シーケンス

図 7-9 に、 ABORT が発生するときの、信号のタイミングを示します。

1. リードバックシーケンスが正常に開始します。

2. FPGA が選択された状態 (CSI_B が Low) の間にプロセッサが RDWR_B ピンの値を変更します。

3. CSI_B が Low にアサートされたままの場合は、 BUSY (Spartan-3/3E のみ) が High になります。

RDWR_B が High の場合、FPGA はステータスワードをデータピンに送信し、FPGA からデータ

が読み出されます。 RDWR_B が Low の場合は、 FPGA はステータス値を送信しません。

通常、リードバック中は、ステータスワードの後に ABORT 動作は生じません。これは、RDWR_B信号が Low になることで、ABORT が発生するためです。 RDWR_B が Low の場合、プロセッサは

FPGA への書き込みを実行中で、FPGA の D[7:0] ピンは入力です。したがって、FPGA はステータ

ス値を送信できません。

ABORT ステータスワード

コンフィギュレーション中の ABORT シーケンスでは、デバイスが D[7:4] ピンにステータスワー

ドを送ります。その他のデータピン D[3:0] は、すべて High のままです。表 7-3 で、ステータスワー

ドについて説明します。

図 7-9 : リードバックの ABORT シーケンス

DATA[7:0]

BUSY

CCLK

FPGA

ABORT UG332_c7_09_081106

CSI_B

RDWR_B

表 7-3 : ABORT ステータスワード

ビット番号ステータスビット名説明

D7 CFGERR_B コンフィギュレーションエラー (アクティブ Low)

0 = コンフィギュレーションエラー発生

1 = コンフィギュレーションエラーなし

D6 DALIGN 同期ワード受信済み

0 = 同期ワードを受信しない

1 = 同期ワードを受信する



UG332 (v1.4) 2008 年 7 月 1 日


ABORT シーケンスは、CCLK の 4 サイクル間継続します。このサイクル間で、データアライメン

トおよび ABORT ステータスを反映するよう、ステータスワードが更新されます。表 7-4 に

ABORT シーケンスの例を示します。

後のサイクルが終了すると、同期ワードの再読み込みが可能となり、データがアライメントされ

ます。

ABORT 後にコンフィギュレーションまたはリードバックを再開

ABORT 後にコンフィギュレーションまたはリードバックを再開させるには、次の 2 つの方法があ

ります。

1. ABORT の完了後、コンフィギュレーション同期ワードの再送により、 FPGA は再び同期化で

きる状態になります。詳細は 256 ページの表 12-3 を参照してください。

2. FPGA は PROG_B を Low にパルスすることで FPGA を随時リセットできます。

デバイスを再同期化するには、 CSI_B をディアサートしてから再度アサートしてください。コン

フィギュレーションまたはリードバックを再開するには、 ABORT 発生時に実行中であった後の

コンフィギュレーションあるいはリードバックパケットを再送します。または、コンフィギュレー

ションあるいはリードバックを初から再実行します。

Persist通常、FPGA の多目的コンフィギュレーションピンは、コンフィギュレーション後にユーザー I/O となります。コンフィギュレーション後、 SelectMAP コンフィギュレーションポートは、ビットストリーム生成オプションを Persist:Yes に設定するか、 Project Navigator で「Allow SelectMAP Pins to Persist」を選択することによって保持されます。コンフィギュレーションポートを保持す

D5 RIP リードバックを実行中

0 = リードバックを実行しない

1 = リードバックを実行する

D4 IN_ABORT_B ABORT を実行中 (アクティブ Low)

0 = ABORT を実行する

1 = ABORT を実行しない

D[3:0] なし 1111 (すべて High)

表 7-4 : ABORT シーケンスの例

FPGA からの

D[7:0]D7 D6 D5 D4 D[3:0]

CFGERR_B DALIGN RIP IN_ABORT_B なし

11011111 1 1 0 1 1111

11001111 1 1 0 0 1111

10001111 1 0 0 0 1111

10011111 1 0 0 1 1111

表 7-3 : ABORT ステータスワード (続き)

ビット番号ステータスビット名説明



SelectMAP リコンフィギュレーション

ると、外部コンフィギュレーションピンを介したリードバックまたはリコンフィギュレーションが可能になります。

表 7-5 に、 Persist:Yes の場合にコンフィギュレーション機能を保持するピンを示します。これらのピンは、 Persist がオンの場合デザインに使用できないため、ユーザーデザインから切断されます。

Persist:Yes が選択されている場合、 Spartan-3A、 Spartan-3AN、および Spartan-3A DSP FPGA のコンフィギュレーション後の CRC チェックは、 CCLK でクロックされます。

SelectMAP リコンフィギュレーション

リコンフィギュレーションとは、FPGA の DONE ピンが High になった後で FPGA を再プログラム

することで、電源投入直後の FPGA の再プログラムとはまったく異なります。 FPGA をリコンフィ

ギュレーションするには、PROG_B ピンを Low にパルスするか (コンフィギュレーションと同一で

す)、 FPGA を再同期し、コンフィギュレーションデータを送信します。

BitGen の Persist:No オプションがデフォルトで設定されているので、通常、 FPGA の SelectMAPピンは、コンフィギュレーション後にユーザー I/O ピンとなります。 PROG_B をパルスせずにデバ

イスをリコンフィギュレーションするには、BitGen のオプションを Persist:Yes に設定し、コンフィ

ギュレーション後にスレーブパラレル (SelectMAP) インターフェイスピンを予約して、これらの

ピンがユーザー I/O ピンになることを回避します。

256 ページの表 12-3 に示すように適切な同期ワードを SelectMAP ポートにクロック送信して、

FPGA をリコンフィギュレーションします。リコンフィギュレーションが開始されると、それ以降

は前述した通常のコンフィギュレーションと同じ動作となります。デバイスは、 SelectMAP ポート

を介した完全なリコンフィギュレーションをサポートします。

SelectMAP データの順序

Spartan-3 ジェネレーション FPGA では、ザイリンクスの規則に基づき、データビット D0 は MSB( 上位ビット ) であり、ビット D7 は LSB ( 下位ビット ) です。しかし、これはベンダーによって

異なります。 FPGA にコンフィギュレーションデータをダウンロードする、接続されているプロ

表 7-5 : Persist の影響を受けるピン

ピン名 FPGA ファミリ説明

M[2:0] Spartan-3、 Spartan-3E、 Spartan-3A、Spartan-3AN、 Spartan-3A DSP モードセレクト

CCLK Spartan-3E、 Spartan-3A、 Spartan-3AN、Spartan-3A DSP

コンフィギュレーションクロック(Spartan-3 専用 )

INIT_B Spartan-3、 Spartan-3E、 Spartan-3A、Spartan-3AN、 Spartan-3A DSP 初期化

CSI_B Spartan-3E、 Spartan-3A、 Spartan-3AN、Spartan-3A DSP

チップセレクト、アクティブ LowCS_B Spartan-3

RDWR_B Spartan-3、 Spartan-3E、 Spartan-3A、Spartan-3AN、 Spartan-3A DSP 読み出し / 書き込み

BUSY Spartan-3、 Spartan-3E FPGA ビジーインジケータ

D[7:0] Spartan-3、 Spartan-3E、 Spartan-3A、Spartan-3AN、 Spartan-3A DSP データ

A[23:20] Spartan-3E 上位のアドレスライン



UG332 (v1.4) 2008 年 7 月 1 日


セッサが、FPGA が採用する規則とは逆の順序を採っている場合、混乱の原因となります。したがっ

て、コンフィギュレーションデータファイル内のデータ順序と FPGA が期待するデータ順序がど

のような関係であるかを認識することが重要です。

SelectMAP では、バイト幅のコンフィギュレーションデータが CCLK ごとに 1 バイト読み込まれ、

各バイトの MSB が FPGA の D0 データピンに送信されます。

表 7-6 に、SelectMAP データバスに送信される 16 進数値 0xABCD が FPGA でどのように認識さ

れるかを示します。各バイト内のビットの反転方法に留意してください。

メモ : 1. D[0:7] は SelectMAP モードの DATA ピンです。

通常とは異なる順序のデータに問題なく対応できるアプリケーションもありますが、その他のアプリ

ケーションでは、ソースコンフィギュレーションデータファイルをビットスワップさせると (データ

ストリームの各バイト内のビットを逆順序にすると )、使用しやすくなります。ザイリンクスの PROMファイル生成ソフトウェアでは、ビットスワップした PROM ファイルが生成できます。

バイトスワップMCS、 EXO、および TEK PROM ファイル形式は、 -spi オプションが使用されていない限りバイトスワップです。 HEX ファイル形式は、ユーザーオプションによってバイトがスワップされるか、スワップされないようにできます。ビットストリームファイル (BIT、 RBT、 BIN) はバイトスワップされません。

HEX ファイル形式にはコンフィギュレーションデータのみがあります。ほかの PROM ファイル形式には FPGA に必要とされないアドレスおよびチェックサム情報が含まれます。アドレスおよびチェックサム情報は、サードパーティのデバイスプログラマの一部で使用されますが、 PROM にはプログラムされません。

図 7-10 に、データ (0xABCD) の 2 バイト数がバイトスワップされる様子を示します。

表 7-6 : SelectMAP 8 ビットモードのビット順序

CCLK サイクル

16 進数 D7 D6 D5 D4 D3 D2 D1 D0

1 0xAB 1 1 0 1 0 1 0 1

2 0xCD 1 0 1 1 0 0 1 1



SelectMAP データの順序

データの方向性に関係なく、各バイトの MSB が D0 ピンに移動します。

• データがバイトスワップする場合は、 D0 に移動するビットが右端のビットとなる。

• データがバイトスワップしない場合は、 D0 に移動するビットが左端のビットとなる。

データがバイトスワップかどうかは、アプリケーションに完全に依存しており、また、SelectMAP コンフィギュレーションアプリケーションでのみ適用されます。バイトスワップしないデータは SPI およびスレーブシリアルダウンロードで使用されます。

図 7-10 : バイトスワップ例

ug071_30_120903

Hex:

Binary:

Byte-SwappedBinary:

Byte-SwappedHex:

SelectMAPData Pin:

D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7

1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1

A B C D

1 1 0 1 0 1 0 1 1 0 1 1 0 0 1 1

D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

D 5 B 3

SelectMAPData Pin:



UG332 (v1.4) 2008 年 7 月 1 日




第 8 章

スレーブシリアルモード

スレーブシリアルモード (M[2:0] = <1:1:1>) では、マイクロプロセッサまたはマイクロコントローラ

などの外部ホストが、図 8-1 に示す同期シリアルインターフェイスを利用して、FPGA にシリアルコン

フィギュレーションデータを書き込みます。この図では、オプションのコンポーネントを灰色で示し

ます。シリアルコンフィギュレーションデータは外部生成された CCLK クロック入力の各立ち上が

りエッジの前に十分なセットアップタイムを持って FPGA の DIN 入力に送信されます。

インテリジェントホストは、 PROG_B ピンをパルスし、 INIT_B ピンが High に戻って FPGA が初のデータを受信可能になったことを確認して、コンフィギュレーションプロセスを開始します。

その後、ホストは、 FPGA の DONE ピンが High になってコンフィギュレーションが成功したこと

を示すか、 FPGA の INIT_B ピンが Low になってコンフィギュレーションにエラーが発生したこと

を示すまでデータおよびクロック信号を供給し続けます。コンフィギュレーションプロセスには、コ

ンフィギュレーションビットストリームのサイズでのみ判断されるサイクル数よりも、多くのク

ロックサイクル数が必要です。特に FPGA が選択した DCM (デジタルクロックマネージャ) がそれ

ぞれのクロック入力 (260 ページの「スタートアップ」 ) に対してロックするのを待機するようプログ

ラムされている場合、 FPGA のスタートアップシーケンス中に追加のクロックが必要となります。



UG332 (v1.4) 2008 年 7 月 1 日


モードセレクトピン M[2:0] は、 FPGA の INIT_B 出力が High になるとサンプルされ、このとき

に定義されたロジックレベルにある必要があります。コンフィギュレーション後、FPGA の DONE出力が High にると、モードピンは全機能を備えたユーザー I/O ピンとして使用可能になります。

同様に、FPGA の HSWAP (PUDC_B) ピンを Low にしてすべてのユーザー I/O ピンのプルアッ

プ抵抗を有効にするか、 High にしてプルアップ抵抗を無効にしなければなりません。 HSWAP(PUDC_B) 制御は FPGA コンフィギュレーション中に一定のロジックレベルのままである必要が

あります。コンフィギュレーション後、 FPGA の DONE 出力が High になった場合、 HSWAP(PUDC_B) ピンは全機能を備えたユーザー I/O ピンとして使用可能で、VCCO_0 電源で電源供給さ

れます。

図 8-1 : スレーブシリアルコンフィギュレーション

+2.5V

TDI TDO

TMS

TCK

VCCINT

VCCAUX +2.5V

VCCO_2

INIT_B

PROG_B DONE

GND

+1.2V


4.7k

Ω

Spartan-3EFPGA

+2.5VJTAG

PROG_B

Recommendopen-drain

driver

TDI

TMS

TCK

TDO

M2

M1

‘1’

‘1’

M0‘1’

DOUT

330Ω

DIN

CCLK

VSlaveSerialMode

4.7k

Ω

V

CLOCK

SERIAL_OUT

PROG_B

INIT_BDONE

V

VCC

GND

ConfigurationMemorySource

• Internal memory• Disk drive• Over network• Over RF link

IntelligentDownload Host

• Microcontroller• Processor• Tester• Computer

DS312-2_54_022305

P



電圧の互換性

電圧の互換性

ほとんどのスレーブシリアルインターフェイス信号が FPGA の I/O バンク 2 にあり、VCCO_2 電源入力から電源供給されます。 VCCO_2 電圧は、外部ホストの要件 ( 理想的には 2.5V) に合わせて 1.8V、 2.5V、または 3.3V にできます。 DONE ピンおよび PROG_B ピンが FPGA の 2.5V VCCAUX 電源で電源供給されているため、 3.3V または 1.8V を使用する場合は、慎重に設計する必要があります。 Spartan-3A/3AN/3A DSP FPGA は、 Spartan-3A FPGA の POR ( パワーオンリセット ) しきい値 (VCCO2T) のため、 1.8V PROM をサポートしません。 POR しきい値については、 253 ページの表 12-1 に示す Spartan-3A/3AN/3A DSP FPGA の各データシートを確認してください。

XAPP453 : 『Spartan®-3 FPGA の 3.3V コンフィギュレーション』を参照してください。


アプリケーションでコンフィギュレーションが異なる複数の FPGA が必要な場合、 32 ページの図 1-3に示すように、シリアルデイジーチェーンを使用して FPGA をコンフィギュレーションします。デイ

ジーチェーン内のすべての FPGA にスレーブシリアルモード (M[2:0] = <1:1:1>) を設定します。先頭

の FPGA がコンフィギュレーションデータの読み込みを完了後、この FPGA は DOUT 出力ピンを介

して、 CCLK の立ち下がりエッジでコンフィギュレーションデータを後続 FPGA に送信します。

V

表 8-1 : スレーブシリアルモード接続



HSWAP_EN、

HSWAP、または

PUDC_B

入力ユーザー I/O プルアップ制

御。コンフィギュレーション

中 Low の場合、各 I/O バンク

VCCO 入力の全 I/O ピンのプ

ルアップ抵抗を有効にする

0: コンフィギュレーション

中プルアップ

1: プルアップなし



Spartan-3 :専用ピン ( コンフィギュレーション後は無視 )Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP :ユーザー I/O

M[2:0] 入力モードセレクト。 FPGA のコンフィギュレーション

モードを選択。 75 ページの

「HSWAP、 M[2:0]、および

VS[2:0] ピンのデザインの考

察」参照


プルされる

ユーザー I/O

DIN 入力データ入力。ホストから供給されたバイト

幅のデータ。 FPGA は CCLKの立ち上がりエッジでデータ

をキャプチャ

ユーザー I/O




UG332 (v1.4) 2008 年 7 月 1 日


CCLK 入力コンフィギュレーションク

ロック。 CCLK PCB トレー

スが長い、または複数の接続

がある場合は、シグナルイン

テグリティの維持のため、こ

の出力を終了。

56 ページの「CCLK デザイ

ンの考察」参照

外部クロックユーザー I/O

INIT_B オープンドレイン

の双方向 I/O

初期化インジケータ。アク

ティブ Low。コンフィギュ

レーション開始時のメモリ初

期化プロセスでは Low。メモ

リ初期化の後で、モードセレクトピンのサンプル時にリ

リース


アクティブ。コンフィギュ

レーション中に CRC エラーが

検出された場合、 FPGA はLow に駆動



ローティングを回避するた

め、 High に駆動。「コンフィ

ギュレーション後」のINIT_B 参照

DONE オープンドレイン

の双方向 I/O


ション完了。コンフィギュ

レーション中は Low。 FPGAのコンフィギュレーション

が正常に完了すると High になる




外部プルアップ抵抗を介し

て High にプルアップ。


ンフィギュレーションの正

常な完了を示す

PROG_B 入力 FPGA のプログラム。アク

ティブ Low。 500ns 以上

(Spartan-3 FPGA では 300ns以上) Low にアサートされる

と、コンフィギュレーション

メモリを初期化し、PROG_Bが High に戻った後で、

DONE および INIT_B ピン

をリセットしてコンフィ

ギュレーションプロセスを

再実行

コンフィギュレーション開始

のために High である必要が

ある

PROG_B を Low に駆動

し、 FPGA の再プログラム

のためにリリースする

表 8-1 : スレーブシリアルモード接続 (続き)





第 9 章

JTAG コンフィギュレーションモードおよびバウンダリスキャン

Spartan®-3 ジェネレーション FPGA には、モードピンの設定に関わらず FPGA に電源が投入され

ていれば随時使用可能な 4 つのワイヤを持つ専用の IEEE 1149.1/1532 JTAG ポートがあります。

しかし、FPGA モードピンが JTAG モード (M[2:0] = <1:0:1>) に設定されると、FPGA は電源が投

入イベント後、または PROG_B が Low にパルスされた後、JTAG ポートを介してコンフィギュレー

ションされるのを待機します。 JTAG モードを選択すると、ほかのコンフィギュレーションモード

は単純に選択解除されます。コンフィギュレーションインターフェイスの一部としてほかのピンは

必要としません。特別なモードピンの要件は、「Spartan-3AN FPGA を iMPACT を用いた JTAG でプログラムする場合のモードピン」を参照してください。

図 9-1 に、 JTAG のみのコンフィギュレーションインターフェイスを示します。この図では、オプ

ションのコンポーネントを灰色で示します。 TDO 出力をチェーン内の後続デバイスの TDI 入力に

接続することで、 JTAG インターフェイスは FPGA をいくつでも容易にカスケード接続できます。

チェーンの終デバイスの TDO 出力は、ポートコネクタにループバックします。

図 9-1 : JTAG コンフィギュレーションインターフェイス

PROGRAM

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

J

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

VCCINT

VCCAUX

VCCO_2

+1.2V


M2M1

‘1’‘0’

M0‘1’

JTAGMode

VCCO_2

VCCAUXTMS

TDO

TCK

TDIPROG_B DONE

GND

VCCINT

VCCAUX

VCCO_2

+1.2V


M2M1

‘1’‘0’

M0‘1’

JTAGMode

VCCO_2

VCCAUXTMS

TDO

TCK

TDIPROG_B DONE

GND

Spartan-3E/3A FPGASpartan-3E/3A FPGA

PUDC_B PUDC_B

UG332_c9_01_120106




UG332 (v1.4) 2008 年 7 月 1 日


JTAG ケーブルの電圧の互換性

FPGA の JTAG インターフェイスは、 VCCAUX 電源により電源供給されています。すべてのユー

ザー I/O は、それぞれの VCCO_# 電源で個別に電源供給されています。

図 9-1 に VREF として示されている JTAG プログラミングケーブルに供給される電圧は、VCCAUX電源とは異なることがあります。 JTAG および VCCAUX 電圧が同じ場合は、FPGA を JTAG プログ

ラミングソケットに単純に接続するか、表 9-1 に示すように、 0 Ω の抵抗を使用します。 VCCAUXは、 Spartan-3AN FPGA では 3.3V に設定する必要があり、 Spartan-3A および Spartan-3A DSPFPGA では、オプションで 3.3V に設定できます。

JTAG 電圧が FPGA の VCCAUX 電圧以外の場合は、電源制限抵抗が必要となるため、インターフェ

イスが若干複雑になります。 JTAG チェーン内のデバイスをサポートするために JTAG ケーブルインターフェイスを 3.3V にする必要がある場合は、表 9-1 に示すように、 3.3V インターフェイスと

FPGA 上の TDI、 TMS、および TCK ピンの間に直列抵抗を置きます。 FPGA の TDO ピンは、

VCCAUX 電源で電源供給された COMS 出力です。 TDO 出力は VCCAUX = 2.5V の場合でも 3.3Vの入力を直接駆動できますが、ノイズ耐性は減少します。 XAPP453 : 『Spartan-3 FPGA の 3.3V コンフィギュレーション』を参照してください。

JTAG デバイス IDSpartan-3 ジェネレーション FPGA の各アレイタイプには、 258 ページの表 12-4 に示すように、 32ビットでデバイス別の JTAG デバイス識別子があります。下位の 28 ビットがデバイスベンダー (ザイリンクス) およびデバイス識別子を示します。ほとんどのツールでは無視されますが、上位 4 ビッ

トは PCB に実装されたシリコンのリビジョン番号を示します。

JTAG ユーザー IDSpartan-3 ジェレネーション JTAG インターフェイスには、コンフィギュレーション中に読み込ま

れる 32 ビットのユーザー ID を保存するオプションがあります。 242 ページの表 11-2 または、ISE®

Project Navigator を用いた 44 ページの図 1-8 の手順 11 に示すように、ユーザー ID の値は UserIDコンフィギュレーションビットストリームオプションを使用して指定されます。

ユーザー ID は、 FPGA に読み込まれる FPGA ビットストリームに対して識別子およびリビジョン

コードを保存する便利な手段を提供しています。これは、 Device DNA 識別子とは異なります。

Device DNA は Spartan-3A/3AN/3A DSP FPGA に固有のもので、ビットストリームではありませ

ん。工場でプログラムされたまま FPGA に恒久的に残ります。

表 9-1 : JTAG ケーブルインターフェイスおよび電流制限抵抗の要件

JTAG コネクタ電源電圧FPGA の

VCCAUX 電源電圧電源制限抵抗

2.5V 2.5V 不要または 0 オーム。双方の電圧は同一

3.3V 2.5V 68Ω またはそれ以上の電源制限抵抗を使用

3.3V 3.3V 不要または 0 オーム。双方の電圧は同一




コンフィギュレーションされた FPGA デザインとの通信における JTAG インターフェイスの使用

コンフィギュレーションされた FPGA デザインとの通信における JTAG インターフェイスの使用

FPGA のコンフィギュレーション後、使用可能なモードのいずれかを用いて、 JTAG インターフェ

イスは内部 FPGA ロジックへの通信チャネルを提供します。 265 ページの「バウンダリスキャン

(BSCAN)」、デザインプリミティブは、 JTAG のプライベート命令を 2 つ送信して内部バウンダリ

スキャンチェーンを作成します。

IEEE 1149.1 規格を使用した Spartan-3 ジェネレーション FPGA のバウンダリスキャン

Spartan-3 ジェネレーション FPGA は、 IEEE 1149.1 規格 (Test Access Port and Boundary-ScanArchitecture) に完全に準拠します。アーキテクチャ (図 9-2 に概要を記載) は、 IEEE 1149.1 規格で

定められいる必要なエレメントをすべて備えます。これらのエレメントとは、 TAP (テストアクセ

スポート )、 TAP コントローラ、命令レジスタ、命令デコーダ、バウンダリスキャンレジスタ、お

よびバイパスレジスタです。また、 Spartan-3 ジェネレーション FPGAは、この規格に完全準拠す

る 32 ビットの識別レジスタをサポートします。次のセクションで、 Spartan-3 ジェネレーション

FPGA の JTAG アーキテクチャの詳細について説明します。



UG332 (v1.4) 2008 年 7 月 1 日


テストアクセスポート (TAP)Spartan-3 ジェネレーション TAP には、表 3-1 に示すプロトコルで指定された 4 つの必須専用ピンが

あります。図 3-1 には、標準的な JTAG アーキテクチャを示します。これら 3 つの入力ピンと 1 つの

出力ピンを使用し、1149.1 バウンダリスキャンの TAP コントローラを制御します。 TRST (テストリセット ) やイネーブルピンなどのオプション制御ピンは、他社製デバイス上で使用されることがあり

ます。これらのオプションピンは駆動が必要な可能性があるので、ザイリンクス製デバイスを他社製

のデバイスと組み合わせて使用する際は、オプション制御ピンの信号に注意してください。

TAP コントローラは、 16 ステートのステートマシンです (図 9-3 および表 9-3 を参照)。表 9-4 では、 IEEE 規格で必要とされる 4 つのピンについて説明します。

ステート間の遷移は TCK の立ち上がりエッジでのみ発生し、各ステートには異なる名前があります。それぞれ 7 つのステートを持つ 2 つの縦方向のコラムが、命令パスおよびデータパスです。データレジスタは名前が「DR」で終わるステート内で動作し、命令レジスタは名前が「IR」で終わるステート内で動作します。これ以外に関しては、ステートは同一です。

図 9-2 : 一般的な JTAG (IEEE 1149.1) アーキテクチャ

IEEE Standard 1149.1 Compliant Device

TMS

Instruction Register

Instruction Decoder

Bypass[1] Register

IDCODE[32] Register

Boundary-Scan[n ] Register

Select DataRegister

Shift-IR/Shift-DR

Select Next State

TAP State Machine

TCK

TDI

TDO

I/O I/O I/O I/O

Test-Logic-Reset

Run-Test/Idle Select-DR

Capture-DR

Shift-DR

Exit1-DR

Pause-DR

Exit2-DR

Update-DR

0

0

0

0

0

0

0

0

1

1

1

11

1

1

Select-IR

Capture-IR

Shift-IR

Exit1-IR

Pause-IR

Exit2-IR

Update-IR

0

0

0

0

0

0

1

11

1

1

1

001 1

UG332_c9_02_081506




図 9-3 : テストアクセスポート (TAP) ステートマシン

1

UG332_C9_03_080906

TEST-LOGIC-RESET

0 RUN-TEST/IDLE1

SELECT-DR-SCAN

0

1

0

CAPTURE-DR CAPTURE-IR

0

1

0

0SHIFT-DR SHIFT-IR

1

0

1

0

EXIT1-DR EXIT1-IR

0

1

0

PAUSE-DR PAUSE-IR

1

0

1

EXIT2-DR

1

EXIT2-IR

1

UPDATE-DR

1

UPDATE-IR

1 SELECT-IR-SCAN

0 1 0

0 0

1

1

0

表 9-2 : TAP コントローラステート

ステート説明

TEST-LOGIC-RESET

すべての JTAG ロジックが無効になり、 FPGA の通常動作が有効になる。コントローラの初期のステートに関わらず、 TEST-LOGIC-RESET ステートは、 TMS を High に保持し、 TCK を 5 回パルスすることで有効になる。このため、テストリセット (TRST) ピンはオプションとなっている

RUN-TEST/IDLE JTAG ロジックは、特定の命令が存在する場合のみ有効。たとえば、命令がセルフテストを有効にすると、コントローラがこのステートに入ったときにテストが実行される。それ以外の場合は、JTAGロジックはアイドル状態

SELECT-DR-SCAN データパスまたは SELECT-IR-SCAN ステートに入るかどうかを制御

SELECT-IR-SCAN 命令パスに入るかどうかを制御する。それ以外の場合は、コントローラは TEST-LOGIC-RESET に戻ることが可能

CAPTURE-IR TCK の立ち上がりエッジで、命令レジスタのシフトレジスタバンクにデータがパラレルでロードされる。下位 2 ビットは常に「01」の必要がある

SHIFT-IR 命令レジスタは TDI および TDO 間で接続され、 TCK の立ち上がりエッジでデータがシフトされる。また、 TDI ピン上の命令が、命令レジスタにシフトされる

EXIT1-IR PAUSE-IR ステートまたは UPDATE-IR ステートに入るかどうかを制御

PAUSE-IR 命令レジスタがシフトするのを一時停止

EXIT2-DR SHIFT-IR ステートまたは UPDATE-IR ステートに入るかどうかを制御

UPDATE-IR 命令レジスタの命令が、TCK の立ち下がりエッジごとにラッチバンクにラッチされる。この命令がラッチされると、現在の命令となる

CAPTURE-DR TCK の立ち上りエッジで、現在の命令で指定されているデータレジスタにデータがパラレルにロードされる



UG332 (v1.4) 2008 年 7 月 1 日


メモ : 1. IEEE 規格で定められているように、 TMS および TDI ピンには内部プルアップ抵抗があります。これらの内部

プルアップ抵抗は、選択されているモードに関係なくコンフィギュレーション前にアクティブになります。抵抗の範囲については 63 ページの表 2-13 を参照してください。コンフィギュレーション後、242 ページの表 11-2 に示すように、これらの抵抗は TmsPin および BitGen の TdiPin オプション設定で制御されます。

TAP コントローラ

図 9-3 に、 16 ステートの有限ステートマシンを示します。 4 つの TAP ピンが、データがどのよう

に各レジスタにスキャンされるかを制御します。また、 TCK の立ち上がりエッジにおける TMS ピンの状態によって、ステート移行のシーケンスが決定します。主要なシーケンスは 2 つあり、1 つは

データをデータレジスタにシフトするシーケンス、もう 1 つは命令を命令レジスタにシフトする

シーケンスです。

Spartan-3 ジェネレーション FPGA は、ザイリンクスベンダー固有のコマンドおよび必須となる

IEEE 1149.1 コマンドをサポートします。 EXTEST、 INTEST、 SAMPLE/PRELOAD、 BYPASS、IDCODE、 USERCODE、および HIGHZ 命令はすべて含まれています。 TAP は内部のユーザー定

義のレジスタ (USER1 および USER2) 、そしてデバイスのコンフィギュレーション/ リードバック

をサポートします。

SHIFT-DR これらのコントローラステートは命令パス内の SHIFT-IR、 EXIT1-IR、 PAUSE-IR、 EXIT2-IR および UPDATE-IR ステートに類似EXIT1-DR

PAUSE-DR

EXIT2-DR

UPDATE-DR

表 9-2 : TAP コントローラステート

ステート説明

表 9-3 : Spartan-3 ジェネレーション TAP コントローラピン

ピン説明

TDI Test Data In (テストデータ入力)。すべての JTAG 命令およびデータレジスタ

へのシリアル入力。 TAP コントローラのステートおよび現在の命令によって、特

定の動作時に、TDI ピンがどのレジスタにデータを送るかを決定。ピンが駆動さ

れていないときにロジック High にするため、 TDI には内部プルアップ抵抗が備

えられている。 TDI は、TCK の立ち上がりエッジで JTAG レジスタに適用される

TDO Test Data Out (テストデータ出力)。すべての JTAG 命令およびデータレジスタ

のシリアル出力。 TAP コントローラのステートおよび現在の命令によって、特定

の動作時に、どのレジスタ (命令またはデータ) を TDO ピンにデータを送るかを

決定。 TDO のステートは TCK の立ち下がりエッジで変化し、命令またはデータ

をデバイスにシフトしているときのみアクティブになる。 TDO はアクティブドライバ出力

TMS Test Mode Select (テストモード選択)。 TCK の立ち上がりエッジで、 TAP コン

トローラのステートのシーケンスを決定。ピンが駆動されていないときにロジッ

ク High にするため、内部プルアップ抵抗が備えられている

TCK Test Clock (テストクロック )。 TAP コントローラおよび JTAG レジスタは TCKを基準に動作する




Spartan-3 ジェネレーションバウンダリスキャンモードは選択したコンフィギュレーションモー

ドからは独立して動作し、選択されているその他のモードより優先されます。したがって、バウンダ

リスキャンレジスタを使用するバウンダリスキャン命令 (SAMPLE/PRELOAD、 INTEST、およ

び EXTEST) は、 FPGA のコンフィギュレーション中に実行しないでください。 Spartan-3 ジェネ

レーション FPGA デバイスのコンフィギュレーション前には、ユーザー定義の命令以外の命令が使

用できます。コンフィギュレーション後は、すべての命令が使用可能です。

JSTART および JSHUTDOWN は、Spartan-3 ジェネレーション FPGA アーキテクチャおよびコン

フィギュレーションフローに特定の命令です。詳細は、 DS099 : 『Spartan-3 FPGA ファミリデー

タシート』を参照してください。 Spartan-3 ジェネレーション FPGAの場合、 TAP コントローラは

PROG_B ピンではリセットされず、コントローラを TLR ステートにすることでのみリセットでき

ます。 TAP コントローラは、電源投入時にリセットされます。

EXTEST、 INTEST、および BYPASS のような標準バウンダリスキャン命令の詳細は、 IEEE 規格


バウンダリスキャンアーキテクチャ

Spartan-3 ジェネレーション FPGA のレジスタには、 IEEE 1149.1 規格で定められた必要なレジス

タすべてが含まれます。さらに、表 9-4 に示すように、標準的なレジスタだけでなく、簡易テストや

検証用のレジスタも備えています。

バウンダリスキャンレジスタ

各ユーザー I/O ブロック (IOB) は、パッケージピンに接続されているか、またはボンディングされ

ていないかに関わらず、図 9-4 に示すようにバウンダリスキャンデータレジスタを形成する追加

ロジックを含みます。バウンダリスキャンモードは、各 IOB のコンフィギュレーション方法から

独立しています。デフォルトでは、各 IOB はトライステート制御の双方向性 IOB です。その後、IOBは JTAG 動作を介してコンフィギュレーションされ、入力、出力、トライステートピンになります。

表 9-4 : Spartan-3 ジェネレーション JTAG レジスタ

レジスタ名レジスタ長説明

バウンダリスキャンレジスタ各 I/O に 3 ビット入力、出力、出力イネーブルの制御および

監視

命令レジスタ 6 ビット現在の OPCODE 命令をホールドし、内部デバイスのステータスをキャプチャ

BYPASS レジスタ 1 ビットデバイスをバイパス

識別レジスタ 32 ビットデバイス ID を取得

JTAG コンフィギュレーション

レジスタ

32 ビット CFG_IN または CFG_OUT 命令を使用

中、コンフィギュレーションバスへのアクセスを可能にする

USERCODE レジスタ 32 ビットユーザーがプログラム可能なコードを取得

ユーザ定義のレジスタ

(USER1 および USER2)デザインにより異

なる

デザインにより異なる




UG332 (v1.4) 2008 年 7 月 1 日


DR (データレジスタ ) の操作時、DR は CAPTURE-DR ステート中にパラレルでデータを取得しま

す。 SHIFT-DR ステート中にデータがシフトアウトされ、新しいデータが取得されます。 DR の各

ビットに対してアップデートラッチを使用し、次の SHIFT-DR ステート中に入力データを一定に

ホールドします。その後、UPDATE-DR ステート中に TCK が Low 駆動すると、データがラッチさ

れます。

TAP コントローラが UPDATE-DR ステートに移行すると、アップデートラッチはオープンになり

ます。 INTEST または EXTEST を実行する際には、これらのコマンドの実行前に適切なデータが

ラッチに記憶されていることを確認してください。通常は、 SAMPLE/PRELOAD 命令を使用して

確認できます。

断線およびショートを検知するテストベクタの作成時には、内部プルアップおよびプルダウン抵抗

を考慮してください。バウンダリスキャンモードは、IOB のプルアップ抵抗の有無を決定します。

ビットシーケンスバウンダリスキャンレジスタ

次に、TAP 以外の各 IOB の順序について説明します。初に入力、次に出力、後にトライステー

ト IOB 制御の順序になります。トライステート IOB 制御は、も TDO に近い位置に配置されてい

ます。入力専用ピンは、バウンダリスキャンの I/O データレジスタに入力ビットのみを送ります。

デバイスのビットシーケンスは、 Spartan-3 ジェネレーション FPGA 用の BSDL (Boundary-ScanDescription Language) ファイルから取得できます。ビットシーケンスはデザインに影響されるこ

とはなく、常に同一ビット数で同一順序となっています。

BSDL ファイルは、ザイリンクス ISE 開発ソフトウェアで提供されるか、ザイリンクスのウェブサイ

トから直接ダウンロードできます。ザイリンクスのウェブサイトから BSDL モデルスペースを選択し

[検索] をクリックします。

• ザイリンクスダウンロードセンター

http://japan.xilinx.com/support/download/index.htm

図 9-4 : I/O ピンごとのバウンダリスキャンロジック

D Q

1

0

1x0100

1x0100

1x0100

D Q

D Q

1

0

1

0

D Q

LE

LE

D Q

LE

D Q

TDI

IOB.I

INTEST

IOB.O

IOB.T

EXTEST

SHIFT CLOCK DATAREGISTER

TDO INTEST or EXTEST

UG332_c9_04_081506

PAD

UpdateLatch

UPDATE

CaptureRegister


http://japan.xilinx.com/support/download/index.htm



命令レジスタ

Spartan-3 ジェネレーション FPGA の IR (命令レジスタ) は、命令スキャンシーケンス中は TDI とTDO の間に接続されます。命令スキャンシーケンスの準備のため、命令レジスタに固定の命令キャ

プチャパターンがパラレルで読み込まれます。このパターンは、命令が TDI から命令レジスタへシ

フトするときに、 LSB から TDO にシフトします。

動作を実行するには、表 9-5 に示す OPCODE を IR (命令レジスタ ) に読み込みます。 IR の長さは

デバイスの種類によって異なります。しかし、すべての Spartan-3 ジェネレーション FPGA で IR は6 ビット幅です。

メモ : 通常、すべての JTAG OPCODE はすべての Spartan-3 ジェネレーション FPGA ファミリで

同一です。しかし、 EXTEST 命令は Spartan-3 FPGA と、 Spartan-3E または Spartan-3A/3AN/3ADSP ファミリの FPGA とでは異なります。

表 9-5 : Spartan-3 ジェネレーションバウンダリスキャン命令

バウンダリスキャンコマンド

命令説明

EXTEST

(Spartan-3E、Spartan-3A/-3AN、

Spartan-3A DSP FPGA)

001111

バウンダリスキャンの EXTEST を有効にする

EXTEST

(Spartan-3 FPGA)000000

SAMPLE 000001 バウンダリスキャンの SAMPLE を有効にする

USER1 000010 ユーザー定義のレジスタ 1 にアクセスする

USER2 000011 ユーザー定義のレジスタ 2 にアクセスする

CFG_OUT 000100

リードバックを行なうため、コンフィギュレーションバスにアクセスする

CFG_IN 000101

コンフィギュレーションを行なうため、コンフィギュ

レーションバスにアクセスする

INTEST 000111 バウンダリスキャンの INTEST を有効にする

USERCODE 001000 ユーザーコードのシフトアウトを有効にする

IDCODE 001001 ID コードのシフトアウトを有効にする

HIGHZ 001010

BYPASS レジスタを有効にし、出力ピンをトライステー

トにする

JPROGRAM 001011 PROGTAM と同じで、同様の効果がある

JSTART 001100

スタートアップクロックソースが TCK の場合、スター

トアップシーケンスをクロック (StartupClk:JtagClk)

JSHUTDOWN 001101 シャットダウンシーケンスにクロックを与える



UG332 (v1.4) 2008 年 7 月 1 日


図 9-6 に、命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャ値を示します。

BYPASS レジスタ

TDI および TDO の間の 1 つのフリップフロップで構成される BYPASS レジスタは、すべての

JTAG IEEE 1149.1 準拠のデバイスで必要とされます。このレジスタはバイパス命令中に、TDI ピン

から TDO ピンにデータをシリアル転送します。また、TAP コントローラが CAPTURE-DR ステー

トになったとき、 BYPASS レジスタは 0 に初期化されます。

識別 (IDCODE) レジスタ

Spartan-3 ジェネレーション FPGA は、 IDCODE レジスタと呼ばれる 32 ビットの識別レジスタを

備えています。 IDCODE は、 IEEE 1149.1 規格に基づいたベンダー特有の固定値であり、デバイス

の製造者およびタイプを電子的に識別するものです。このレジスタにより、バウンダリスキャンを

使用してテストまたはプログラムされたデバイスの識別が容易になります。 IDCODE 命令を使用

すると、この識別コードの出力が可能です。

IDCODE の後のビットは、常に 1 です (JTAG IEEE 1149.1 に基づく )。 16 進数の後の 3 文字は

0x093 となります。

JTAG コンフィギュレーションモードおよびバウンダリスキャン

JTAG コンフィギュレーションレジスタは 32 ビットレジスタです。このレジスタにより、コン

フィギュレーションバスおよびリードバック操作にアクセスできます。

JTAG コンフィギュレーションレジスタは、レジスタを介して TDI データを TDO に渡しません。このレジスタは、 CFG_IN JTAG 命令がアクティブな場合は入力専用に、 CFG_OUT JTAG 命令がアクティブな場合は出力専用になります。

ISC_ENABLE 010000

ISC コンフィギュレーションの初にマーク。完全な

シャットダウンを実行

ISC_PROGRAM 010001 インシステムプログラミングを有効にする

ISC_NOOP 010100 動作なし

ISC_READ 010101 BBR をリードバックする

ISC_DISABLE 010110

ISC コンフィギュレーションを完了。スタートアップ

シーケンスが開始

ISC_DNA110001

Spartan-3A/3AN/3A DSP FPGA : Device DNA の読み

出し。詳細は 299 ページの「デバイス識別子への JTAGからのアクセス」を参照

BYPASS 111111 BYPASS を有効にする

RESERVED その他すべて

のコード

ザイリンクスの予約命令

TDI → IR[5] IR[4] IR[3] IR[2] IR[1:0] →TDO

DONE INIT(1) ISC_ENABLED ISC_DONE 0 1

表 9-5 : Spartan-3 ジェネレーションバウンダリスキャン命令 (続き)

バウンダリスキャンコマンド

命令説明




アプリケーションに JTAG を使用した標準の FPGA コンフィギュレーションを要する場合は XAPP058 : 『組み込み型マイクロコントローラを使用する XC9500 インシステムプログラミング機能』で、 JTAG を使用したカスタム FPGA コンフィギュレーションが必要な場合は XAPP452 :『Spartan-3 FPGA アドバンスコンフィギュレーションアーキテクチャ』でコンフィギュレーションバスの詳細を確認してください。 XAPP188 : 『バウンダリスキャンを使用した Spartan-II および Spartan-IIE FPGA のコンフィギュレーションおよびリードバック機能』に示すように、コンフィギュレーションバスコマンドは 32 ビットシフトバウンダリの FPGA TDI ピンに到達する必要があります。

USERCODE レジスタ

USERCODE 命令は Spartan-3 ジェネレーション FPGA でサポートされています。このレジスタに

より、特定のデザインに固有な識別コードのユーザー指定が可能となります。 USERCODE はデバ

イスの中にプログラムでき、後で検証のためにリードバックできます。この USERCODE はビット

ストリームの生成時にビットストリーム内に組み込まれ (BitGen -g UserID オプション)、コンフィ

ギュレーション後に有効になります。デバイスが空、または USERCODE がプログラムされていな

い場合の USERCODE レジスタ値は、 0xFFFFFFFF です。

USER1 および USER2 レジスタ

USER1 および USER2 レジスタは、コンフィギュレーション後にのみ有効になります。これら 2 つのレジスタは、アプリケーションで使用される場合、 FPGA ロジックを使用してインプリメントさ

れる必要があります。これらのレジスタの作成には、「バウンダリスキャン (BSCAN)」ライブラリ

プリミティブが必要です。このプリミティブは、内部スキャンチェーン (USER1 および USER2) を駆動する際にのみ必要となります。これらのレジスタへのアクセスは、 JTAG インターフェイスで

の定義後に可能となります。

1 つの一般的な入力 (TDI) ピンおよび複数の共有出力ピンが、 TAP コントローラのステート

(RESET、 SHIFT、および UPDATE) を示します。

Spartan-3 ジェネレーション FPGA でのバウンダリスキャンの使用

図 9-5 に、バウンダリスキャン動作のタイミング波形の例を示します。図 9-5 に示す関係のタイミング

仕様は、各 Spartan-3 ジェネレーション FPGA ファミリのデータシートに一覧表示されています。

図 9-5 : Spartan-3 ジェネレーションバウンダリスキャンのタイミング波形

UG332_c9_05_081506

Data to be captured

Data to be driven out

TDO

TCK

TDI

TMS

Data Valid

Data Valid

TTCKTDO

TTAPTCKTTCKTAP




http://japan.xilinx.com/support/documentation/spartan-ii.htm


UG332 (v1.4) 2008 年 7 月 1 日


ケーブルおよびヘッダのプログラム

ザイリンクスでは、プロジェクトのデザインおよび開発段階をサポートする多様なプログラミング

ケーブルを提供しています。

• プラットフォームケーブル USBhttp://japan.xilinx.com/products/devkits/HW-USB-G.htm

• パラレルケーブル IVhttp://japan.xilinx.com/products/devkits/HW-PC4.htm

• MultiPRO デスクトップツール


可能であれば、プログラムしやすくするためにターゲットインターフェイスコネクタを FPGAボードに配置してください。ザイリンクスでは、大のパフォーマンスと高のシグナルインテグ

リティのために、 218 ページの図 9-6 に図す高性能のリボンケーブルの使用を推奨します。

このようなコネクタには表 9-6 に示すように、スルーホール型と表面実装型の 2 つがあります。適切な

位置にケーブルが挿入されるよう、外側が覆われているか、あるいは鍵付きのどちらかのコネクタを使

用してください。指定したコネクタに必要なボードスペースは 0.162 平方インチのみです。

図 9-6 : ターゲットインターフェイスコネクタの寸法およびピンの割り当て

GND

GND

GND

GND

GND

GND

GND

0.299"

0.248"

0.472"0.0787"

JTAGSlave Serial

TYP.

0.

0.0787" (2 mm)

0.020" (0.5 mm) SQ. TYP.

2 x 7 (14 position) 2 mm connectorsurface-mount for ribbon cableMolex part no. 87832-1420Also available in through-hole mounting

UG332_c9_06 _1

13

119

7

5

3

1

N.C.

TDIDIN

TDODONE 8TCKCCLK 6TMSPROG_B 4VREFVREF 2

INIT_B

12

14N.C.N.C.

10

SPI

MOSI

MISO

SCK

SS_B

VREF

N.C.N.C.

表 9-6 : 2mm ピッチ、 14 導体のリボンケーブル対応コネクタ

メーカー (1)コネクタの形式およびベンダーの部品番号

ベンダーの

ウェブサイト表面実装、垂直型スルーホール、垂直型スルーホール、

ライトアングル型

Molex 87832-1420 87831-1420 87833-1420 www.molex.com

FCI 98424-G52-14 98414-G06-14 98464-G61-14 www.fciconnect.com

http://www.fciconnect.com

http://www.fciconnect.com






JTAG を使用した FPGA のプログラム

コネクタの 2 ピンは、 TDI、 TCK、および TMS ピンを駆動する出力バッファに参照電圧を示しま

す。これらのピンは Spartan-3 ジェネレーション FPGA では、VCCAUX で電源供給されているため、

VCCAUX 電源をコネクタの 2 ピンに接続してください。


JTAG インターフェイスは、開発およびデバッグ中に FPGA デザインをダウンロードするのに便利

な手法でもあります。

はじめに、41 ページの「ビットストリームオプションの設定、FPGA ビットストリームの生成」で述べるように FPGA ビットストリームを作成します。

次の手順では、 ISE Project Navigator の iMPACT を使用した PROM ファイルの作成方法を図示し

ます。この例では、 Spartan-3E スタータキットボードで XC3S500E FPGA をコンフィギュレー

ションする方法を示します。ボード上の JTAG チェーンは FPGA のほかにザイリンクス PlatformFlash PROM およびザイリンクス CPLD を含みます。

1. ISE Project Navigator の [Processes] ウィンドウから [Configure Device (iMPACT)] をクリッ

クします (図 9-7)。

2. [Configure devices using Boundary-Scan (JTAG)] を選択します (図 9-8)。

Comm Con Connectors 2475-14G2 2422-14G2 2401R-G2-14 www.commcon.com

メモ : 1. メーカーによっては、ピンの割り当てがザイリンクスと異なる場合があります。詳細は、メーカーのデータシートを参照してください。

2. 追加のリボンケーブルは、ザイリンクスオンラインストア (japan.xilinx.com/store) より別途購入できます。

表 9-6 : 2mm ピッチ、 14 導体のリボンケーブル対応コネクタ

メーカー (1)コネクタの形式およびベンダーの部品番号

ベンダーの

ウェブサイト表面実装、垂直型スルーホール、垂直型スルーホール、

ライトアングル型

図 9-7 : [Configure Device (iMPACT)] をダブルクリック

1

UG332_c9_14_112006

http://www.commcon.com

http://japan.xilinx.com/store




UG332 (v1.4) 2008 年 7 月 1 日


3. ボードが電源投入され、ザイリンクスプログラミングケーブルが正しく接続されている場合

は、 iMPACT は JTAG チェーンを自動的に初期化し、チェーン上のさまざまなデバイスを検出

します。

4. [Finish] をクリックします。

5. iMPACT はチェーン上のデバイスを自動的に検出します (図 9-9)。この例では、ザイリンクス

XC3S500E Spartan-3E FPGA がチェーン内で初のデバイスで、その後にザイリンクス

XCF04S Platform Flash PROM が続き、後にザイリンクス XC2C64A CPLD が位置します。

デバイスはプログラムされていない状態です。

6. iMPACT は自動的に FPGA のビットストリームを表示します (図 9-10)。 FPGA 用にダウン

ロードするビットストリームを選択します。


図 9-8 : [Configure Devices Using Boundary-Scan (JTAG)]

図 9-9 : iMPACT が JTAG チェーン上のデバイスを自動的に検知

2

4

3

UG332_c9_07_112006

5

UG332_c9_xx_112006




8. JTAG 以外のコンフィギュレーション手法で FPGA ビットストリームが生成されたことを

iMPACT は自動的に検出します (図 9-11)。 iMPACT は、JTAG コンフィギュレーションを正常に

実行するために、スタートアップクロック設定を自動的に調整します (StartupClk:JtagClk)。元のビットストリームファイルは影響を受けません。

9. ダウンロードおよび FPGA デバッグサイクルの短縮のために、実際に必要がない限り、 PlatformFlash PROM または CPLD のプログラムは不要です。Platform Flash PROM のプログラミングをス

キップする場合は、 [Bypass] をクリックします (図 9-12)。

図 9-10 : iMPACT が FPGA ビットストリームを表示

6 7

UG332_c9_09_112006

図 9-11 : JTAG コンフィギュレーション向けに iMPACT がスタートアップクロックを自動的に調整

8

UG332_c9_09_112006



UG332 (v1.4) 2008 年 7 月 1 日


10. 同様に、 [Bypass] をクリックして CPLD のプログラミングをスキップします (図 9-13)。

11. iMPACT は、JTAG チェーン内の各デバイスに割り当てられたファイルを示した GUI を更新し

ます (図 9-14)。この例では、XCF04S Platform Flash および XC2C64A CPLD はスキップされ、

プログラムされていません。 GUI で FPGA をクリックしてハイライト表示します。

図 9-12 : [Bypass] をクリックして Platform Flash のプログラミングをスキップ

図 9-13 : [Bypass] をクリックして CPLD のプログラミングをスキップ

9

UG332_c9_10_112006

10

UG332_c9_11_112006




12. FPGA がハイライト表示されると、関連する利用可能なオプションが [Available Perations are] に表示されます。 [Program] をダブルクリックします。

13. [Programming Properties] をクリックします (図 9-15)。

14. iMPACT の検証 ([Verify]) 機能は、FPGA のプログラミングにも使用できます。通常、FPGA をデバッグ用にダウンロードする場合は、検証機能は使用しません。

15. [OK] をクリックし、プログラミングプロセスを開始します。

16. iMPACT はプログラムが完了したことを示します (図 9-14)。 iMPACT はボード上で FPGA を強制的にリコンフィギュレーションします。 FPGA は指定された FPGA ビットストリームでダ

ウンロードされます。

図 9-14 : プログラムをダブルクリックして JTAG を介して FPGA をコンフィギュレーションする

11

1216

UG332_c9_12_112006

図 9-15 : FPGA プログラミングオプション

UG332_c9_13_112006

13

14

15



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Spartan-3AN FPGA を iMPACT を用いた JTAG でプログラムする場合のモードピン

iMPACT 9.1i が Spartan-3AN FPGA をコンフィギュレーションする場合、初に内部 SPI フラッ

シュ PROM がプログラムされます。このコンフィギュレーション完了後、再起動が実行され、内部

SPI PROM から FPGA がコンフィギュレーションされます。再起動が実行された場合、モードピン

M[2:0] がサンプルされます。コンフィギュレーションを正常に完了するには、FPGA モードセレク

トピンを M[2:0] = <0:1:1> (内部マスタ SPI モード ) に設定する必要があります。

iMPACT からコンフィギュレーションする際にモードピンが M[2:0] = <1:0:1> JTAG モードに設

定されていると、 FPGA のコンフィギュレーションは完了しません。 FPGA のコンフィギュレー

ションを完了させるには、モードピンを内部マスタ SPI モードに変更し、PROG ピンをパルスして

コンフィギュレーションを実行するか、 iMPACT を介してリコンフィギュレーションします。

iMPACT 9.2i およびそれ以降では、JTAG モードを介して直接 FPGA をコンフィギュレーションす

るか、内部 SPI PROM をプログラムした後で内部マスタ SPI モードを介してコンフィギュレーショ

ンするオプションがあります。

エンベデッドコントローラを用いた JTAG でのコンフィギュレーションエンベデッドコントローラを使用して Spartan-3 ジェネレーション FPGA をボード上の RAM または EPROM からプログラムして、フィールドでもデザインを更新、変更およびテスト可能です。XAPP058 で示すデザインは、リモートのダウンロードアプリケーション向けに容易に変更でき、このアプリケーションノートに含まれる C コードはいかなるマイクロプロセッサにもコンパイル可能です。

• XAPP058 : 『エンベデッドマイクロコントローラを使用する XC9500 インシステムプログラミング機能』http://japan.xilinx.com/support/documentation/application_notes/xapp058.pdf




第 10 章

内部マスタ SPI モード

内部マスタ SPI フラッシュモードは、Spartan-3AN® FPGA ファミリでのみ使用できます。 Spartan-3AN FPGA ファミリには、主に FPGA コンフィギュレーション向けの ISF (インシステムフラッ

シュ ) メモリが統合されています。 ISF メモリには、2 つの FPGA コンフィギュレーションビットス

トリーム (マルチブート ) および FPGA アプリケーション用の追加不揮発性データストレージの保

存に十分な容量があります。

また、Spartan-3AN FPGA は、48 ページの表 2-1 に示すほかの Spartan-3A/3AN/3A DSP FPGA のコンフィギュレーションモードもすべてサポートしています。

注意 : このコンフィギュレーションモードは、 Spartan-3AN FPGA ファミリでのみサポート

されています。 VCCAUX 電源は必ず 3.3V にしてください。

図 10-1 に、コンフィギュレーション中のロジックレベルおよび使用される信号を示します。

図 10-1 : 内部マスタ SPI フラッシュモードを使用した Spartan-3AN FPGAUG332_c10_01_112906

TDI TDO

TMSTCK

VCCINT

VCCAUX

VCCO_2

INIT_B

PROG_B DONE

GND

+1.2V

PUDC_B VCCO_0 VCCO_0

Spartan-3AN

M2M1

‘0’‘1’

M0

Internal SPI Mode

‘1’

VS2VS1

‘?’

VS0

Variant Select

‘?’‘?’

+3.3V

PVCCO_2

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

3.3V (VCCAUX)

1

14

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

PROGRAM



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内部フラッシュメモリ

ISF メモリのサイズは、表 10-1 に示す Spartan-3AN FPGA のロジック集積度によって異なります。

フラッシュメモリのサイズは、 FPGA のコンフィギュレーションに必要なサイズよりも大型です。

マルチブートをサポートするように非圧縮ビットストリームを 2 つ以上保存するためか、FPGA アプリケーション用の追加不揮発データの保存に十分な追加メモリがあります。

モードセレクトピン AM[2:0]Spartan-3AN FPGA ファミリは、通常、Spartan-3A/3A DSP FPGA ファミリとピンおよび機能の互換

性を持つように設計されており、すべて同じコンフィギュレーションモードをサポートします。さら

に内部インシステムフラッシュメモリからコンフィギュレーションする機能も保有しています。

内部マスタ SPI フラッシュモードからコンフィギュレーションするには、 FPGA モードセレクト

ピンを M[2:0] = <0:1:1> に設定する必要があります。また、 VCCAUX 電源を必ず 3.3V にしてくだ

さい。

モードセレクトピン VS[2:0]下位互換のために Spartan-3AN FPGA は変数セレクトピン VS[2:0] を監視して SPI フラッシュ

PROM に送信する読み出しコマンドを決定します。 Spartan-3AN FPGA および統合された SPI シリアルフラッシュは、表 10-2 に記載する変数セレクトコードをサポートします。変数セレクト

コードはコンフィギュレーションの性能に潜在的に影響を与えます。 Spartan-3AN FPGA の読み出

しコマンドの詳細は、 UG333 : 『Spartan-3AN インシステムフラッシュユーザーガイド』を参照


さらに、 VS[2:0] ピンには専用のプルアップ抵抗があります。これは、 PUDC_B ピンに関わらず、

M[2:0] モードセレクトピンが内部マスタ SPI モードに設定された場合にアクティブになります。

表 10-1 : Spartan-3AN FPGA および内部 SPI フラッシュメモリをプログラムするためのビット数

FPGA コンフィギュレーションビットの総数

(圧縮なし ) インシステムフラッシュメモリ

XC3S50AN 437,312 1Mb

XC3S200AN 1,196,128 4Mb

XC3S400AN 1,886,560 4Mb

XC3S700AN 2,732,640 8Mb

XC3S1400AN 4,755,296 16Mb


http://japan.xilinx.com/support/documentation/spartan-3an.htm




コンフィギュレーション後の内部 SPI フラッシュ PROM へのアクセス

電源電圧要件

Spartan-3AN FPGA ファミリでは FPGA の電源電圧に若干の制限があります。

VCCAUXVCCAUX 電源入力は 3.3V にする必要があります。 VCCAUX レールは、インシステムフラッシュ

メモリに電力を供給します。

VCCO_2VCCO_2 電源レールは、ほかのコンフィギュレーションモードではコンフィギュレーションメモ

リと同じ電圧にする必要がありますが、 Spartan-3AN FPGA ではこのような制限はありません。

シーケンス

統合された SPI シリアルフラッシュメモリの要件により、 FPGA の 1.2V VCCINT 電源が小

POR (パワーオンリセット ) 電圧レベルに達する前に、3.3V VCCAUX 電源は小電源レールに到

達する必要があります。

コンフィギュレーション後の内部 SPI フラッシュ PROM へのアクセス

コンフィギュレーション後に、図 10-2 に示す SPI_ACCESS デザインプリミティブを用い、FPGAアプリケーションはインシステムフラッシュメモリに完全にアクセスできます。

表 10-2 : Spartan-3AN FPGA がサポートする変数セレクト (VS[2:0]) オプション

変数セレクトピン

VS[2:0]

SPI フラッシュ読み出し

コマンド

(コマンドコード )

Spartan-3AN FPGA ファミリのサポート

大 CLK 周波数

<1:1:1> FAST_READ(0x0B) あり 66MHz

<1:0:1> READ(0x03) あり 33MHz

その他 -- なし --

図 10-2 : Spartan-3AN SPI_ACCESS デザインプリミティブ

UG332_C13_06_081506

MOSI

SPI_ACCESS

CSB

CLK

MISO



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コンフィギュレーション後の FPGA アプリケーション内部からインシステムフラッシュメモリへの

アクセス方法は、UG333 : 『Spartan-3AN インシステムフラッシュユーザーガイド』を参照してくだ

さい。

• UG333 : 『Spartan-3AN インシステムフラッシュユーザーガイド』

japan.xilinx.com/support/documentation/user_guides/ug333.pdf

内部マスタ SPI モードではコンフィギュレーションデイジーチェーンをサポートしない

内部マスタ SPI モードからコンフィギュレーションする場合、Spartan-3AN FPGA は複数 FPGA のデイジーチェーンをサポートしません。 FPGA は、このモードでコンフィギュレーション中、シリ

アルデイジーチェーンで必要な DOUT または CCLK 出力を提供しません。

しかし、ほかのモードを用いてコンフィギュレーションする場合やスレーブコンフィギュレーショ

ンモードでコンフィギュレーションする際には、 Spartan-3AN FPGA はデイジーチェーンをサ

ポートします。

マスタ SPI コンフィギュレーション向けのビットストリームの作成

内部マスタ SPI コンフィギュレーション向けに FPGA ビットストリームを作成するには、 41 ペー

ジの「ビットストリームオプションの設定、 FPGA ビットストリームの生成」に示す手順に従って

ください。内部マスタ SPI モードでコンフィギュレーションされた FPGA には、次の BitGen オプ

ションを設定します。


ConfigRate オプションを 33MHz に設定します。 ISE® ソフトウェア Project Navigator を使用して

コンフィギュレーションレート周波数を 43 ページの図 1-7 の手順 7 で設定します。

-g ConfigRate:33


CCLK です。 44 ページの図 1-8 の手順13 で示すように、BitGen の StartupClk オプションを保持し

ます。

-g StartupClk:Cclk

DriveDone : DONE ピンを駆動



44 ページの図 1-8 の手順 16 に示すように、 ISE Project Navigator で [Drive Done Pin High] オプ

ションをオンにします。

-g DriveDone:Yes




JTAG を使用した Spartan-3AN FPGA のプログラム

JTAG を使用した Spartan-3AN FPGA のプログラム

Spartan-3AN FPGA は、第 9 章の「JTAG を使用した FPGA のプログラム」に記載するほかの

FPGA ファミリと同様の手法で JTAG および iMPACT を使用してプログラムされます。 iMPACTは FPGA に関連するビットストリームのみを必要とし、インシステムフラッシュ用の PROM ファ

イルを自動生成して Spartan-3AN FPGA 内部のフラッシュをプログラムします。その後、インシス

テムフラッシュから Spartan-3AN FPGA をコンフィギュレーションします。詳細は、第 9 章の「Spartan-3AN FPGA を iMPACT を用いた JTAG でプログラムする場合のモードピン」を参照し

てください。

インシステムフラッシュプログラミングファイルの準備

このセクションでは、Spartan-3AN ISF (インシステムフラッシュ ) メモリ用にプログラミングファ

イルを作成するガイドラインについて説明します。これから述べる手順は、 iMPACT を使用して単

体のビットストリームを ISF にプログラムする場合は不要です。

注意 : ISE 9.1i SP3 以降が必要です。

ザイリンクスソフトウェアツール iMPACT または PROMGen は、1 つまたは複数の Spartan3-ANFPGA ビットストリームからファイルを生成します。 Spartan-3AN ISF メモリはシリアルで SPIベースのメモリであり、データバイトは MBS ( 上位ビット ) から保存されます。 PROMGen 使用

時には、適切にフォーマットするために -spi オプションが必要です。

iMPACT次の手順では、ISE Project Navigator の iMPACT を用いて PROM ファイルを SPI フォーマットで

作成する方法を図示します。 SPI フラッシュメモリ用の Spartan-3AN マルチブートビットスト

リームを作成するには、 278 ページの「iMPACT を使用した Spartan-3E マルチブート PROM ビッ

トストリームの生成」を参照してください。

1. ISE Project Navigator の [Processes] ウィンドウから、[Generate PROM, ACE, or JTAG File]をダブルクリックします (図 10-3)。



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2

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4. 1 つまたは複数の FPGA ビットストリームを複数のデザインバージョンをサポートする

PROM 向けにフォーマットするために [PROM Supporting Multiple Design Versions] を選

択します (図 10-5)。

5. ドロップダウンリストから [Spartan3AN] を選択します。


7. [PROM File Name] にファイル名を入力します。


図 10-5 : Spartan-3AN インシステムフラッシュ PROM のオプション設定

8

4

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7

5

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9. [Select Device] ドロップダウンリストでデバイスを選択します。

10. 特定の Spartan-3AN FPGA デバイスを選択します。関連する FPGA のインシステムフラッ

シュメモリのビットサイズも表示されます。


図 10-6 : Spartan-3AN FPGA の選択

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11

10

9




12. デフォルトの Spartan-3AN コンフィギュレーションビットストリーム ([Bitstream 0]) は、通

常、アドレス 0 に位置します。ビットストリーム 0 は、電源投入時、または PROG_B ピンが

Low にパルスされた場合は常に FPGA によって自動的に読み込まれるビットストリームです。

13. チェックボックスをオンにして 2 つ目のマルチブートビットストリームを含めます

([Bitstream 1])。ビットストリーム 1 は、ビットストリーム 0 の後続 ISF メモリセクタバウン

ダリに常にアラインされます。iMPACT は、表 10-3 に示す現在のアドレス指定モードに基づい

てセクタアドレスを 10 進数で表示します。このアドレスは、2 つ目のビットストリームを読み

込むためにマルチブート動作で使用されます。

14. デフォルトでは、このチェックボックスをオンにしないでください。 Spartan-3AN のターゲッ

トが以前、オプションの 2 のべき乗によるアドレス指定モードをサポートするよう、特にプロ

グラムされていた場合にのみ、このチェックボックスをオンにします。 UG333 : 『Spartan-3ANインシステムフラッシュユーザーガイド』を参照してください。


図 10-7 : FPGA コンフィギュレーションビットストリームの指定

表 10-3 : デフォルトビットストリームおよび 2 つ目のマルチブートビットストリームの位置

ビットスト

リーム

Spartan-3AN FPGA

ISF メモリページ

ビットストリーム開始アドレス (16 進数)

16 進数

バイトアドレス (10 進数)

16 進数

バイトアドレス (10 進数)

ビットス

トリーム 0 すべて 0 0x00_0000 0 0x00_0000 0

ビットス

トリーム 1

XC3S50AN 256 0x02_0000 67584 0x01_0000 65536

XC3S200AN 768 0x06_0000 202752 0x03_0000 196608

XC3S400AN 1,024 0x08_0000 270336 0x04_0000 262144

XC3S700AN 1,536 0x0C_0000 405504 0x06_0000 393216

XC3S1400AN 1,280 0x14_0000 675840 0x0A_0000 655360

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16. Spartan-3AN インシステムフラッシュをフォーマットするために正しく設定されているか確

認します (図 10-8)。 [Finish] をクリックして設定を確定するか、[Back] をクリックして設定を

変更します。

17. [OK] をクリックしてインシステムフラッシュデータへの FPGA コンフィギュレーション

ビットストリームの追加を開始します (図 10-9)。

18. 使用する Spartan-3AN FPGA ビットストリームを検索し、選択します。

図 10-8 : Spartan-3AN インシステムメモリのフォーマット設定の確認


16

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20

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20. 手順 12 で [Bitstream 1] オプションボックスをオンにした場合は、 iMPACT は 2 つ目のビッ

トストリームの選択に進みます。後の FPGA ビットストリームの選択後、 [OK] をクリック

します。

21. iMPACT では、 Spartan-3AN FPGA および関連する FPGA ビットストリームを表示します (図 10-10)。

22. 初および 2 つ目のビットストリームの場所もハイライト表示されます。

23. [Generate File] をクリックします (図 10-11)。

24. iMPACT は、 PROM ファイルが正常に作成されたことを示します。

図 10-10 : iMPACT に表示された Spartan-3AN インシステムフラッシュメモリ

21

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図 10-11 : Spartan-3AN インシステムフラッシュファイルの生成

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PROMGenPROMGen はコマンドラインツールで、 Spartan-3AN プログラミングファイルを作成するもう 1 つの手法です。 PROMGen はコマンドウィンドウまたはスクリプトファイルから起動できます。

表 10-4 に、 Spartan-3AN プログラミングファイルをフォーマットするための適切なオプションを

示します。

次に例示する PROMGen コマンドでは、次の特性を持つ PROM ファイルをXC3S700AN FPGA 向けに生成します。

• -spi オプションを指定して SPI ベースのインシステムメモリ向けにフォーマット。

• -p mcs オプションを指定して Intel MCS 形式でフォーマット。出力ファイル名は、

-o <promdata>.mcs オプションで設定。 <promdata> はユーザー指定のファイル名。

• XC3S700AN インシステムフラッシュメモリは、8 メガビットまたは 1,024 バイトよりもわず

かに大きい。しかし、デフォルトのアドレス設定手法では追加のアドレスラインを使用するた

め、サイズオプションを 2 倍または -s 2048 に設定。ほかの特別なプログラミングが必要な

表 10-4 : PROM ジェネレータコマンドオプション

PROMGen オプション説明

-spi 必要。 SPI ベースのインシステムフラッシュメモリからコンフィギュ

レーションするために必要な正しいビット順序を定義

-p <format> PROM 出力ファイル形式。 SPI プログラミングソフトウェアで必要な

ファイル形式を指定。詳細は、サードパーティプログラマの資料参照

-s <size>

PROM サイズをキロバイトで指定。 PROM のサイズは 2 のべき乗でな

ければならず、デフォルト設定は 64 キロバイト

デフォルトでは、Spartan-3AN インシステムフラッシュメモリは、追加

のアドレスビットを用いた非バイナリのアドレス指定手法を使用。表10-5 に示すサイズ設定を使用

-u <address>

BIT ファイルを指定した開始アドレスから上位方向に読み込む。このオ

プションは入力ビットストリームファイルの直前に設定する必要があ

る。 Spartan-3AN FPGA のデバイスタイプ別の開始アドレスは、 233ページの表 10-3 を参照

表 10-5 : Spartan-3AN PROMGen サイズ設定

Spartan-3AN FPGA インシステムフラッ

シュのサイズ (ビット )

アドレスモード別 -s <size> 設定

デフォルト2 のべき乗数

(オプション)

XC3S50AN 1M 256 128

XC3S200AN 4M 1,024 512

XC3S400AN 4M 1,024 512

XC3S700AN 8M 2,048 1,024

XC3S1400AN 16M 4,096 2,048



iMPACT を用いた Spartan-3AN FPGA のプログラム

2 のべき乗アドレス設定モード (オプション) を使用する場合は、サイズオプションを -s1024 に設定。

• 初の FPGA ビットストリームは (bitstream0)、 -u 0 オプションを設定することで、アド

レス 0 から上位方向に読み込まれる。 2 つ目のマルチブートビットストリーム (bitstream1)は、 233 ページの表 10-3 に示す後続のセクタバウンダリに読み込まれる (XC3S700AN の場

合、 0x0C_0000)。

• インシステムフラッシュメモリに追加される FPGA ビットストリームは後のオプション

<bitstream0>.bit および <bitstream1>.bit で指定。<inputfile> は FPGA ビットス

トリームの生成で用いるユーザー定義のファイル名。

promgen -spi -p mcs -o <promdata>.mcs -s 2048 -u 0 <bitstream0>.bit -u c0000 <bitstream1>.bit

iMPACT を用いた Spartan-3AN FPGA のプログラム

iMPACT は ISE 9.1i SP3 から、プロトタイプおよび初期のハードウェア開発向けのプログラミング

をサポートしています。製品プログラミングサポートについては、 237 ページの「サードパーティ

プログラマサポート」を参照してください。

218 ページの「ケーブルおよびヘッダのプログラム」に述べるザイリンクスプログラミングケーブ

ルを使用し、225 ページの図 10-1 に示す接続を用いて iMPACT は Spartan-3AN FPGA をプログラ

ムします。

サードパーティプログラマサポート

iMPACT は ISE 9.1i SP3 から、プロトタイプおよび初期開発向けのインシステムプログラミングをサポート予定です。しかし、 iMPACT は量産製品プログラミングには効果的ではありません。ベン

ダーによる Spartan-3AN 製品プログラミングソリューションを次に記載します。

BPM MicrosystemsBPM Microsystems 社は、エンジニアリングおよび製品デバイスプログラマの世界的なサプライヤ

であり、半導体および電子機器業界に自動化したプログラミングシステムを提供する主要なサプラ

イヤです。

• BPM Microsystems のウェブサイト

www.bpmicrosystems.com

製品ハードウェアプログラミングソリューション

表 10-6 に、 Spartan-3AN FPGA 向けの BPM Microsystems のソリューションを示します。新規イ

ンストールおよび既存のプログラマの両方をサポートしています。ソケットアダプタが必要です。

http://www.bpmicrosystems.com



UG332 (v1.4) 2008 年 7 月 1 日


表 10-6 : Spartan-3AN FPGA をサポートする BPM Microsystems プログラマ

ステータスプログラマモデル番号プログラマタイプ

新規インストール向けに

推奨、購入可

3610

自動生産4610

4710

3710MK2

BP-2610複数箇所同時処理

BP-2710

BP-1410単一箇所の

エンジニアリングBP-1610

BP-1710

レガシモデル。多くのプロ

グラミングセンタにイン

ストール済みの可能性あり

4700

自動生産

3700MK2

BP-3500

BP-3510

BP-3600

BP-4500

BP-4510

BP-4600

BP-2500

複数箇所同時処理BP-2510

BP-2600

BP-2700

BP-1600 単一箇所の

エンジニアリングBP-1700



サードパーティプログラマサポート

プログラミングソケットモジュールおよびソフトウェア

表 10-7 に、表 10-6 に示すプログラミングソリューションで Spartan-3AN FPGA をプログラムす

るために必要なソケットアダプタおよびソフトウェアを記載します。新情報は、ウェブサイトで

確認してください。

表 10-7 : Spartan-3AN FPGA 向けの BPM Microsystems ソケットモジュールおよびソフト

ウェア

Spartan-3AN FPGABPM Microsystemsソケットモジュール

モデル番号

プログラミングソフトウェア

XC3S50AN

XC3S200ANASM256BGTSM256BGT BPWin V4.66.0 およびそれ以降

XC3S400AN

XC3S700ANASM484BGDSM484BGD BPWin V4.66.0 およびそれ以降

XC3S1400AN ASM676BGSM676BG BPWin V4.66.0 およびそれ以降



UG332 (v1.4) 2008 年 7 月 1 日




第 11 章

コンフィギュレーション BitGen (Bitstream Generator) 設定

Spartan®-3 ジェネレーション FPGA のさまざまな機能はコンフィギュレーションビットストリー

ム内の個々の設定で制御されます。これらの値は、BitGen (Bitstream Generator) でビットストリー

ムを作成する際に定義されます。

242 ページの表 11-2 に、 Spartan-3 ジェネレーション FPGA で一般的に使われる BitGen オプショ

ンを記載します。これらの各オプションは、次の形式のコマンドラインで定義できます。

bitgen -g <option>:<value> infile

オプション名と値はスペースなしのコロンで区切られます。

全オプションの詳細と一覧は、次の資料の「BitGen」の章を参照してください。

• 『ISE® ソフトウェア 9.1i 開発システムリファレンスガイド』


特定の FPGA ファミリで使用可能なオプションの簡単な概要を表示するには、表 11-1 に示すコマ

ンドを DOS ボックスまたはコマンドウィンドウに入力してください。

42 ページの「ISE ソフトウェア Project Navigator」に述べるように、 BitGen オプションの一部は

ISE Project Navigator で制御できます。 GUI に表示されていないオプションは、 42 ページの図 1-6の手順 5 出示すように追加できます。

表 11-1 : 各ファミリの BitGen オプションを表示するためのコマンドライン

FPGA ファミリコマンドライン

Spartan-3 bitgen -help spartan3

Spartan-3E bitgen -help spartan3

Spartan-3A bitgen -help spartan3a

Spartan-3AN bitgen -help spartan3an

Spartan-3A DSP bitgen -help spartan3adsp




UG332 (v1.4) 2008 年 7 月 1 日


表 11-2 : Spartan-3 ジェネレーション BitGen (Bitstream Generator) オプション

オプション名影響のあるピン /機能値 (デフォルト ) 説明

ConfigRate CCLK、コンフィ

ギュレーション、マ

スタモードのみ

Spartan-3ASpartan-3ANSpartan-3A DSPFPGA :1、3、6、7、8、10、12、13、17、22、25、27、33、44、50、100

マスタコンフィギュレーションで使用される内部オシレー

タの周波数の概算を MHz で設定。 FPGA の CCLK ピンに出

力。内部オシレータは小周波数で電力投入され、コンフィ

ギュレーションビットストリームの一部として新規設定が

読み込まれる。詳細は、 54 ページの「コンフィギュレーショ

ンクロック : CCLK」を参照

S p a r t a n - 3 EFPGA :1、 3、 6、12、 25、 50

Spartan-3 FPGA :3、 6、 12、 25、 50

StartupClk コンフィギュレー

ション、

スタートアップ

Cclk デフォルト。 CCLK 信号 (内部または外部で生成された) は、

コンフィギュレーションモードから FPGA に読み込まれた

アプリケーションへの FPGA の遷移時にスタートアップ

シーケンスを制御。詳細は、 262 ページの「スタートアップ

クロックソース」を参照

UserClk FPGA アプリケーション内部からのクロック信号は、コン

フィギュレーションモードから FPGA に読み込まれたアプ

リケーションへの FPGA の遷移時にスタートアップシーケ

ンスを制御。詳細は、 262 ページの「スタートアップクロッ

クソース」を参照。 FPGA アプリケーションは、 STARTUPプリミティブで CLK ピンにユーザークロックを送信。詳細

は、 267 ページの「スタートアップ (STARTUP)」を参照

JtagClk JTAG TCK 入力は、コンフィギュレーションモードからユー

ザーモードへの FPGA の遷移時にスタートアップシーケン

スを制御。詳細は、 260 ページの「スタートアップ」を参照

ProgPin PROG_B ピン Pullup デフォルト。プルアップ抵抗を内部接続するか、PROG_B ピンおよび VCCAUX 間をプルアップ抵抗で内部接続。詳細は、

54 ページの「FPGA のプログラムまたはリセット :PROG_B」を参照

Pullnone PROG_B ピンに内部プルアップ抵抗なし。 VCCAUX への外

部 4.7kΩ プルアップ抵抗が必要



UnusedPin 未使用 I/O ピン Pulldown デフォルト。すべての未使用 I/O ピンおよび入力のみのピン

には GND へのプルダウン抵抗がある

Pullup すべての未使用 I/O ピンおよび入力のみのピンには関連する

I/O バンクの VCCO_# 電源へのプルアップ抵抗がある

Pullnone すべての未使用 I/O ピンおよび入力のみのピンはフローティ

ング状態 (Hi-Z、ハイインピーダンス、トライステート )。外

部プルアップまたはプルダウン抵抗、あるいは有効な信号レ

ベルに適用するロジックを使用

Persist SelectMAP イン

ターフェイスピン、

スレーブモード、コ

ンフィギュレー

ション

No デフォルト。コンフィギュレーション後、すべてのスレーブ

モードコンフィギュレーションピンはユーザー I/O として

使用可能

Yes SelectMAP インターフェイスを使用したリードバックに必

要。コンフィギュレーション後、SelectMAP インターフェイス

ピン (191 ページの「 SelectMAP データ読み込み」参照) は予約

され、ユーザー I/O として使用不可

Security J T A G 、

SelectMAP、リードバック

No デフォルト。 Persist:Yes の場合、リードバックおよび限定さ

れたパーシャルリコンフィギュレーションは、 JTAG ポート

または SelectMAP インターフェイスを介して使用可能

Level1 詳細は、 291 ページの「基本的な FPGA ハードウェアレベル

のセキュリティオプション」を参照Level2

Level3

Compress FPGA ビットスト

リームのサイズ

No デフォルト。ビットストリームは圧縮されておらず、表 1-4に示すサイズである

Yes 冗長なコンフィギュレーションフレームを検出し、コンフィ

ギュレーション中は複数のフレーム書き込みコマンドを使

用して FPGA ビットストリームを圧縮可能。圧縮サイズは

保証されない。空白の多いデザインまたは、ブロック RAMを使用しないデザインでも効果的。詳細は、 38 ページの

「ビットストリームの形式」を参照

Spartan-3 FPGA ファミリコンフィギュレーションピン制御

詳細は、 61 ページの表 2-9 および 62 ページの表 2-11 を参照。

HswapenPin Spartan-3 FPGAのみ :

HSWAP_EN ピン

Pullup デフォルト。プルアップ抵抗を Spartan-3 HSWAP_EN ピン

および VCCAUX 間に内部接続

Pulldown プルダウン抵抗を Spartan-3 HSWAP_EN ピンおよび GND間に内部接続

Pullnone Spartan-3 HSWAP_EN ピンに内部プルアップ抵抗なし

表 11-2 : Spartan-3 ジェネレーション BitGen (Bitstream Generator) オプション (続き)




UG332 (v1.4) 2008 年 7 月 1 日


CclkPin Spartan-3 FPGAのみ :

CCLK ピン

Pullup デフォルト。プルアップ抵抗を内部接続するか、 CCLK ピン

および VCCAUX 間をプルアップ抵抗で内部接続

Pullnone CCLK ピンはハイインピーダンス (フローティング)。CCLK ロジックレベルを外部で定義

M2Pin Spartan-3 FPGAのみ :

M2 ピン

Pullup デフォルト。プルアップ抵抗を内部接続するか、 M2 モードセレクトピンおよび VCCAUX 間をプルアップ抵抗で内部接続

Pulldown プルダウン抵抗を内部接続するか、M2 モードセレクトピン

および GND 間をプルアップ抵抗で内部接続

Pullnone M2 ピンはハイインピーダンス (フローティング)。 M2 ロジックレベルを外部で定義


M1 ピン


Pulldown プルダウン抵抗を内部接続するか、M1 モードセレクトピン

および GND 間をプルアップ抵抗で内部接続



M0 ピン


Pulldown プルダウン抵抗内部接続するか、M0 モードセレクトピンお

よび GND 間をプルアップ抵抗で内部接続


DONE ピンのオプション

詳細は、 50 ページの「DONE ピン」を参照。

DonePin DONE ピン Pullup デフォルト。 DONE ピンおよび VCCAUX 間にプルアップ抵

抗を内部接続。 VCCAUX への外部 330kΩ プルアップ抵抗を

推奨。詳細は、 58 ページの「ConfigRate : CCLK の BitGenオプション」の DONE ピン参照

Pullnone DONE ピンに内部プルアップ抵抗なし。 VCCAUX への外部

330kΩ プルアップ抵抗が必要

DriveDone DONE ピン No デフォルト。コンフィギュレーション完了時、DONE ピンは

Low 駆動を停止し、 VCCAUX への外部 330Ω プルアップ抵

抗により有効なロジック High にする。詳細は、 58 ページの

「ConfigRate : CCLK の BitGen オプション」の DONE ピン

参照

Yes コンフィギュレーション完了時、DONE ピンはアクティブに

High に駆動。このオプションを使用する場合は、外部プル

アップ抵抗は不要。 FPGA デイジーチェーン内では 1 つのデ

バイスにのみこの設定を使用





DonePipe DONE ピン No デフォルト。 DONE ピン入力からスタートアップシーケン

スへ戻る入力パスはパイプライン化されていない。詳細は、

58 ページの「ConfigRate : CCLK の BitGen オプション」のDONE ピン参照

Yes DONE ピン入力およびスタートアップシーケンス間にパイ

プラインレジスタ段を追加。 1 CCLK サイクル内で DONEピンが立ち上がることができない高速のデイジーチェーン

コンフィギュレーションで使用。 DONE ピンが High になっ

た後で、StartupClk の初の立ち上がりエッジで GWE およ

び GTS 信号をリリース

スタートアップシーケンスのオプション

詳細は、 260 ページの「スタートアップ」を参照。

DONE_cycle DONE ピン、コン

フィギュレーショ

ンスタートアップ

1、 2、 3、 4、 5、 6 FPGA の DONE ピンを起動するコンフィギュレーションスタートアップフェーズを選択。詳細は、 260 ページの「スター

トアップ」を参照

GWE_cycle すべてのフリップ

フロップ、 LUTRAM、および

SRL16 シフトレジ

スタ、ブロック

RAM、コンフィ

ギュレーションス

タートアップ

1、 2、 3、 4、 5、 6 デフォルト。すべてのフリップフロップ、 LUT RAM および

シフトレジスタ (SRL16) への内部ライトイネーブル信号を

アサートするコンフィギュレーションスタートアップ

フェーズを選択。また、ブロック RAM の読み出しおよび書

き込み動作を有効にする。詳細は、 260 ページの「スタート

アップ」を参照

Done すべてのフリップフロップ、LUT RAM およびシフトレジス

タ (SRL16) への内部ライトイネーブル信号のアサート前

に、 DONE ピン入力が High になるまで待機。このとき、ブ

ロック RAM の読み出しおよび書き込み動作が有効になる

GTS_cycle すべての I/O ピン、


ション

1、 2、 3、 4、 5、 6 デフォルト。内部トライステート制御をリリースするコン

フィギュレーションスタートアップフェーズを選択し、す

べての I/O バッファをハイインピーダンス (Hi-Z) に保持。

出力バッファがアクティブに駆動するように設定されてい

る場合は、この後でアクティブに駆動。詳細は、 260 ページの

「スタートアップ」を参照

Done 内部トライステート制御のリリース前に、DONE ピン入力が

High になるのを待機し、すべての I/O バッファをハイイン

ピーダンス (Hi-Z) に保持。出力バッファがアクティブに駆

動するように設定されている場合は、この後でアクティブに

駆動

Keep パーシャルリコンフィギュレーションアプリケーションに

現在の GTS_cycle 設定を保持





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LCK_cycle DCM、コンフィ

ギュレーションスタートアップ

NoWait デフォルト。 FPGA は、コンフィギュレーション完了前は選

択した DCM がロックするのを待機しない

0、1、2、3、4、5、6 デザインで 1 つ以上の DCM に STARTUP_WAIT=TRUE 属性がある場合、 FPGA は、これらの DCM にそれぞれの入力

クロックが供給され、各 LOCKED 出力をアサートするまで

待機。この設定で DCMのロックまで FPGA が待機するコン

フィギュレーションスタートアップフェーズを選択。詳細

は、 262 ページの「DCM がロック状態になるまで、 DCI が一致するまで待機」を参照

Match_cycle Spartan-3 FPGAのみ :DCI

Auto BitGen が FPGA デザインに DCI を使用する I/O 規格がある

かどうか検証。検出された場合、 BitGen は自動的に

Match_cycle:2 を設定。結果的に、スタートアップシーケン

スがステート 2で停止し、DCI 回路はターゲットインピーダ

ンスに整合。それ以外の場合は、 Match_cycle:NoWait

NoWait FPGA は、DCI 回路がインピーダンスに整合するまで待機し

ない

0、1、2、3、4、5、6 外部抵抗によって指定されたテーゲットインピーダンス値

に DCI 回路が達するまで FPGA が待機するスタートアップ

サイクルを決定

DCIUpdateMode Spartan-3 FPGAのみ :DCI

AsRequired デフォルト。トラッキングを維持する必要がある場合のみ

DCI インピーダンス調整を実行

Continuous DCI インピーダンス調整を継続的に実行

Quiet インピーダンスが初に一致した後でインピーダンスは調

整されない

JTAG 関連の動作

詳細は、第 9 章「JTAG コンフィギュレーションモードおよびバウンダリスキャン」を参照。

TckPin JTAG TCK ピン Pullup デフォルト。 JTAG TCK ピンおよび VCCAUX 間にプルアッ

プ抵抗を内部接続

Pulldown プルダウン抵抗を JTAG TCK ピンおよび GND 間に内部接続

Pullnone JTAG TCK ピンに内部プルアップ抵抗なし

TdiPin JTAG TDI ピン Pullup デフォルト。 JTAG TDI ピンおよび VCCAUX 間にプルアップ

抵抗を内部接続

Pulldown プルダウン抵抗を JTAG TDI ピンおよび GND 間に内部接続

Pullnone JTAG TDI ピンに内部プルアップ抵抗なし

TdoPin JTAG TDO ピン Pullup デフォルト。 JTAG TDO ピンおよび VCCAUX 間にプルアッ


Pulldown プルダウン抵抗を JTAG TDO ピンおよび GND 間に内部接続

Pullnone JTAG TDO ピンに内部プルアップ抵抗なし





TmsPin JTAG TMS ピン Pullup デフォルト。 JTAG TMS ピンおよび VCCAUX 間にプルアッ


Pulldown プルダウン抵抗を JTAG TMS ピンおよび GND 間に内部接続

Pullnone JTAG TMS ピンに内部プルアップ抵抗なし

UserID JTAG ユーザー IDレジスタ

0xFFFFFFFF コンフィギュレーション中に 32 ビットの JTAG ユーザー IDレジスタ値が読み込まれる。デフォルト値はすべて 1(0xFFFFFFFF 16 進数)。ほかの値の指定には、8 文字の 16 進数の値を入力

Spartan-3A/3AN/3A DSP 省電力のサスペンド機能

XAPP480 : 『Spartan-3 ジェネレーション FPGA でのサスペンドモードの使用』を参照。

en_suspend Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

サスペンドモード

No デフォルト。サスペンドモード不使用。 SUSPEND ピンを

GND に接続

Yes 省電力のサスペンド機能を有効にする (SUSPEND ピンで

制御)

drive_awake Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

サスペンドモー

ド、 AWAKE ピン

No デフォルト。サスペンドモードが有効になると、オープンドレイン出力を使用して現在の AWAKE のステータスを示す。

SUSPEND モードの終了には、外部プルアップ抵抗または

High 信号が必要

Yes サスペンドモードが有効になると、AWAKE 出力をアクティ

ブに駆動して現在のステータスを示す

suspend_filter Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

サスペンドモード、

SUSPEND ピン

Yes デフォルト。 SUSPEND ピンのグリッチフィルタを有効に

する

No SUSPEND ピンのグリッチフィルタを無効にする

en_sw_gsr Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :


ド、ウェークアップ

タイミング

No デフォルト。サスペンドモード中に FPGA 内でクロックさ

れたすべてのエレメントのステートは保存される

Yes サスペンドモードからのウェークアップ中に、 FPGA はグ

ローバルセット / リセット (GSR) 信号をパルスし、FPGA アプリケーションで初に指定したように、すべてのクロック

エレメントを設定または再設定。すべてのステート情報は、

サスペンドモードの解除の入力前の状態



http://japan.xilinx.com/support/documentation/spartan-3a.htm



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sw_clk Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



タイミング

StartupClk デフォルト。 StartupClk ビットストリーム設定によって指

定されたクロックを使用してサスペンドウェークアップタイミングを制御

InternalClk 内部で生成された「50 MHz」のオシレータを使用してサスペ

ンドウェークアップタイミングを制御。 FPGA データシー

トに記載されているように、クロック周波数は

ConfigRate:50 の場合と同じ

sw_gwe_cycle Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



タイミング

1,..,5,...,1024 AWAKE ピンが High になった後で、書き込み可能でクロック

が供給されたエレメント (フリップフロップ、ブロック RAMなど) にグローバルライトプロテクトロックがリリースされ

る際、sw_clk 設定で指定されたクロックサイクル数を示す。デフォルト値は、AWAKE ピンが High になった 5 サイクル後。通常、この値は sw_gts_cycle 設定と同等かそれ以上

sw_gts_cycle Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



タイミング

1,..,4,...,1024 AWAKE ピンが High になった後で、 I/O ピンが SUSPEND制約設定から通常の機能に切り替わる際、sw_clk 設定で指定

したクロックサイクル数を示す。デフォルト値は、 AWAKEピンが High になった 4 サイクル後。通常、この値は

sw_gwe_cycle 設定と同等かそれ以下

Spartan-3A/3AN/3A DSP マルチブート制御のオプション

詳細は、 285 ページの「Spartan-3A/3AN/3A DSP のマルチブート」を参照。

ICAP_Enable Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

ICAP、マルチブート

Auto デフォルト。 BitGen が FPGA デザインを検証。 ICAP プリミ

ティブがデザインでインスタンシエートされると、BitGen は自動的に ICAP_Enable:Yes を設定し、 ICAP ポートを有効

にする。それ以外の場合は、 ICAP_Enable:No

No ICAP ポートは無効

Yes ICAP ポートは有効

next_config_addr Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

マルチブート

0x0000000 次のマルチブート開始アドレスを 7 文字の 16 進数値で指定。

指定された値は、コンフィギュレーション中に GENERAL1 および GENERAL2 レジスタに読み込まれる。使用方法の詳細

は、 285 ページの「Spartan-3A/3AN/3A DSP のマルチブート」

を参照

コンフィギュレーション CRC のオプション

詳細は、第 16 章「コンフィギュレーション CRC」を参照。

CRC コンフィギュレー

ション

Enable デフォルト。 FPGA ビットストリームに対して CRC を有効

にする。エラーが検出された場合、FPGA は INIT_B を Lowにアサートし、 DONE ピンは Low のままになる

Disable CRC をオフにする





Reset_on_err Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :

マルチブート、

CRC、ウォッチ

ドッグタイマ

No デフォルト。コンフィギュレーション CRC エラーが検出さ

れると FPGA が停止

Yes コンフィギュレーション CRC エラーが発生した場合、 FPGAは自動的に再初期化し、コンフィギュレーションプロセスを再

実行。終的に停止するまでに 3 回実行

post_crc_en Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :


ション後の CRCチェック

No デフォルト。コンフィギュレーション後の CRC を無効にする

Yes コンフィギュレーション後の CRC を有効にする

post_crc_freq Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



1、3、6、7、8、10、12、13、17、22、25、27、33、44、50、100

コンフィギュレーション後の CRC に使用されるクロック周

波数を設定。使用可能なオプションは、BitGen のConfigRateオプションと同じ

post_crc_keep Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



No デフォルト。エラーが検出されるとチェックを停止。 CRC シグネチャのリードバックを許可

Yes エラー検出後、 CRC エラーのチェックを継続

glutmask Spartan-3ASpartan-3ANSpartan-3A DSPFPGA のみ :



Yes デフォルト。 SLICEM ロジックスライスから LUT (Look-Up Table) ビットをマスク。 SLICEM は、分散 RAM および

SRL16 シフトレジスタなどの書き込み可能な機能をサポー

ト。ビットの位置が変更されると CRC エラーが発生

No SLICEM ロジックスライスから LUT ビットを含める。アプ

リケーションが分散 RAM または SRL16 シフトレジスタを

含めない場合のみ、このオプションを使用





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概要

第 12 章

イベントのシーケンス

概要

この章では、複数のステージで構成される Spartan®-3 ジェネレーション FPGA のコンフィギュ

レーションプロセスについて概要を述べます。

使用するインターフェイスは各 FPGA コンフィギュレーションモードで若干異なりますが、基本的

な手順はすべてのモードで同一です。図 12-1 に、通常の Spartan-3 ジェネレーション FPGA コン

フィギュレーションプロセスを示します。また、ビットストリームの詳細には、フォーマッティン

グと命令ビットが含まれます。次に各手順を詳細に説明します (該当手順は図中で灰色で示されて

います)。

コンフィギュレーションの設定 (手順 1 - 3)設定プロセスは、すべてのコンフィギュレーションモードで同じです。 Spartan-3 ジェネレーション

FPGA は、初にリセットから起動し、内部コンフィギュレーションメモリを初期化た後、モード

ピンをサンプリングして使用するコンフィギュレーションモードを決定します。

リセットからの起動

Spartan-3 ジェネレーション FPGA はリセットから起動しますが、それには複数の方法があります。

図 12-1 : Spartan-3 ジェネレーション FPGA コンフィギュレーションプロセス

Steps1 2 3 4 5 6 7 8

Clear LoadSample Control Array ID StartupSynchronization CRC CheckConfiguration Configuration

Wake fromPins Check Sequence

Memory Data

BitstreamSetup LoadingStart FinishUG332_c12_01_110406

Reset(power-on or

PROG_B)(M[2:0], VS[2:0])

図 12-2 : FPGA のリセットからの起動

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])



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1. FPGA が電源投入され、必要な電源電圧が適切なレベルに達するまで FPGA の内部 POR (パワーオンリセット ) 回路が FPGA をリセットに保持します。

2. システムは、 PROG_B ピンを Low にパルスし、 FPGA をリセットします。

3. 専用 JTAG インターフェイスを介し、 JPROGRAM 命令を使用して FPGA はリセットされます。

4. 可能な Spartan-3A/3AN/3A DSP REBOOT コマンドで SelectMAP、 JTAG、または ICAP イン

ターフェイスを使用して FPGA はリセットされます。

5. Spartan-3A/3AN/3A DSP FPGA では、コンフィギュレーション中に CWDT (コンフィギュ

レーションウォッチドッグタイマ) の設定時間を超過し、コンフィギュレーションが 3 回以下

再実行された場合に FPGA はリセットされます。

POR (パワーオンリセット )図 12-3 に示すように、Spartan-3 ジェネレーション FPGA は、コンフィギュレーションに必要なす

べての電源供給レールがそれぞれのしきい値に達するまで FPGA をリセットに維持する POR (パワーオンリセット ) 機能を保持しています。必要とされる 3 つの電源は次のとおりです。

1. VCCINT は、内部の FPGA コアロジックに電源供給します。

2. VCCAUX は、専用コンフィギュレーションピンに電源供給します。

3. Spartan-3A/3AN/3A DSP および Spartan-3E FPGA の VCCO_2、または Spartan-3 FPGA のVCCO_4 (一部のパッケージでは VCCO_4 および VCCO_5 が接続する VCCO_BOTTOM)は、外部コンフィギュレーションデータソース (PROM あるいはプロセッサ) に接続したイン

ターフェイスピンに電源供給します。

図 12-3 : Spartan-3A/3AN/3A DSP および Spartan-3E リセット回路 (Spartan-3 でも類似)

VCCO_2

VCCO2T

VCCINT

VCCINTT

VCCAUX

VCCAUXT

PROG_B

POWER_GOOD

Power On Reset (POR)

Glitch Filter

FPGA_RESET

Pow

er

rails

invo

lved

in

Co

nfig

ura

tion

JTAG

TDI

TMS

TCK

TCK

JPROGRAMinstruction

UG332_c12_11_113006



コンフィギュレーションの設定 (手順 1 - 3)

FPGA は、 3 つの電源をすべてモニタします。関連する FPGA のデータシートから作成した 253ページの表 12-1 に要約するように、3 つの電源がすべて指定した電圧しきい値に達すると、POR 回路は内部リセットをリリースし、PROG_B ピンが Low にならない限り、FPGA はコンフィギュレー

ションプロセスを継続できます。

VCCINT は、指定された立ち上がり時間内で、単調に増加させる必要があります。このように電源投

入できない場合は、システムの電源が必要な POR 値に到達するまで、INIT_B ピンまたは PROG_Bピンを Low に維持し (255 ページの「コンフィギュレーションの遅延」を参照) 、コンフィギュレー

ションの開始を遅延させてください。

コンフィギュレーション完了後、POR 回路は、VCCINT および VCCAUX 電源入力のモニタを継続し

ます。どちらかの電源が関連する電圧しきい値を下回る場合、POR 回路は FPGA を再リセットしま

す。 VCCO_2 は、コンフィギュレーション後にはモニタされないため、低い電圧規格での必要に応

じてユーザーが電圧を低減できます。

PROG_B ピン

FPGA の現在のステートに関わらず、 PROG_B は FPGA をリセットします。詳細は、 55 ページの

「FPGA のプログラムまたはリセット : PROG_B」を参照してください。

電源投入のタイミング

図 12-4 に、入力電源電圧、 INIT_B ピン、および PROG_B ピンの関係を示す、一般的な電源投入

のタイミングを示します。

表 12-1 : POR (パワーオンリセット ) 電圧しきい値

電源POR しきい値の

仕様


FPGASpartan-3E FPGA Spartan-3 FPGA

単位

小大小大小大

VCCINT VCCINTT 0.4 1.0 0.4 1.0 0.4 1.0 V

VCCAUX VCCAUXT 1.0 2.0 0.8 2.0 0.8 2.0 V

VCCO_2 VCCO2T 1.0 2.0 0.4 1.0 V

VCCO_4 (または VCCO_BOTTOM)

VCCO4T 0.4 1.0 V



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図 12-4 に示す電源投入タイミングの仕様を表 12-2 に記載します。記載のない値は、この FPGA のデータシートを参照してください。。

図 12-4 : FPGA の電源投入タイミングの波形 (マスタモード )

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

UG332_c12_13_111506

1.2V

2.5V

TICCK

TPROGTPL

TPOR

1.0V

(See Table)

2.0V

TMINIT TINITM

(Input)VS[2:0]M[2:0]

Pins Sampled

表 12-2 : FPGA の電源投入タイミングの仕様

シンボル説明ファミリ値単位

TPOR 3 つの電源すべてが要求される電圧しきい値に到達してから、 FPGA がコンフィギュレーションメモリの初期化を完了し、INIT_B が High になるまでの POR 遅延

Spartan-3 5 ～ 7

msSpartan-3E 5 ～ 7

Spartan-3A 18

TPL PROG_B が High にリリースされてから、 FPGA がコンフィギュレーションメモリの初期化を完了し、 INIT_B が High になるまでの遅延

Spartan-3 2 ～ 3

msSpartan-3E 0.5 ～ 2

Spartan-3A 0.5 ～ 2

TPROG FPGA のリセットに必要な小 PROG_B パルス幅

Spartan-3 300nsSpartan-3E

Spartan-3A 500

TICCK マスタコンフィギュレーションモードで、INIT_B の立ち上がりエッジから CCLK 出力のトグル開始までの時間 .

すべて 0.5 ～ 4 ms

TMINIT M[2:0] モードセレクトピンのセットアップタイム。マスタ SPI モードでは、 INIT_B の立ち上がりエッジ前における VS[2:0] 変数セレクトピンのセットアップタイム

すべて 50 ns

メモ : 1. Spartan-3A は、 Spartan-3A、 Spartan-3AN、および Spartan-3A DSP FPGA ファミリを指定します。



コンフィギュレーションの設定 (手順 1 - 3)

コンフィギュレーションメモリの初期化

FPGA がリセットイベントから起動後、コンフィギュレーションメモリは自動的に初期化されま

す。この間、コンフィギュレーション専用ピンおよび JTAG ピン以外の I/O は、ハイインピーダン

ス (Hi-Z) 状態です。初期化中、 INIT_B ピンはアクティブに Low に駆動し、その後、電源投入イベ

ント中の TPOR の後で (またはその他の場合は TPL の後で)、リリースされます。詳細は、図 12-4 を参照してください。 INIT_B が外部から Low に維持されると、FPGA はピンがリリースされるまで

初期化プロセスのその時点の状態で待機します。

PROG_B の短 Low パルス時間は、TPROG タイミングパラメータによって決定します。 PROG_Bピンは、必要な限りアクティブ (Low) に維持できます。

制御ピンのサンプル

初期化後、INIT_B ピンが High に戻ると、FPGA は M[2:0] モードセレクトピンおよび VS[2:0] 変数セレクトピンをサンプルします。その直後、M[2:0] モードセレクトピンによりマスタコンフィ

ギュレーションモードの 1 つが選択された場合は、FPGA は CCLK の駆動を開始します。 VS[2:0]の値は、マスタ SPI コンフィギュレーションモードでのみ使用されます。 FPGA はこの時点で、コ

ンフィギュレーションクロックの立ち上がりエッジでコンフィギュレーションデータ入力ピンの

サンプリングを開始します。

コンフィギュレーションの遅延

Spartan-3 ジェネレーション FPGA では、次の 3 つの方法でコンフィギュレーションを遅延させる

ことができます。

1. PROG_B ピンを Low に維持して FPGA をリセット (251 ページの図 12-2 の手順 1) に維持し

ます。

2. 初期化中に INIT_B ピンを Low に維持して 255 ページの図 12-5 の手順 2 に示すコンフィギュ

レーションプロセスで停止します。しかし、 FPGA が INIT_B を High にリリース後は、結果

的にアプリケーションは INIT_B を Low にパルスしてコンフィギュレーションを遅延できま

せん。

図 12-5 : コンフィギュレーションメモリの初期化

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])

図 12-6 : 制御ピンのサンプル (モードセレクト、変数セレクト )

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])



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3. DONE ピンを Low に維持して FPGA による 260 ページの図 12-11 の手順 8 に示すスタート

アップシーケンスの完了を防ぎます。

ビットストリームの読み込み (手順 4 - 7)ビットストリームの読み込みプロセスは、すべてのコンフィギュレーションモードで類似していま

す。主な違いは、FPGA およびコンフィギュレーションデータのソース間のインターフェイスです。

ビットストリームの読み込みで重要な手順は次のとおりです。

• 同期化

• アレイ ID チェック

• コンフィギュレーションデータの読み込み

• CRC

各手順は、コンフィギュレーションビットストリームの異なる部分に関連しています。

同期化

FPGA コンフィギュレーションビットストリームの初に組み込まれているのは、特別な同期ワー

ドです。同期ワードは、 FPGA に次のコンフィギュレーションデータについて知らせ、内部のコン

フィギュレーションロジックにコンフィギュレーションデータを同期します。同期ワードより前

にコンフィギュレーション入力ピンに入力されるデータはすべて無視されます。同期ワードはザイ

リンクス BitGen ソフトウェアによって自動的に付加されるため、ほとんどのアプリケーションで

この手順は見えません。

同期ワードの長さと内容は、表 12-3 で示すように、 Spartan-3A/3AN/3A DSP FPGA ファミリと

Spartan-3 および Spartan-3E FPGA ファミリでは異なります。

図 12-7 : 同期化

表 12-3 : Spartan-3 ジェネレーション FPGA の同期ワード

FPGA ファミリ長さ (ビット ) 同期ワード (16 進数)

Spartan-3A/3ANSpartan-3A DSP 16 0xAA99

Spartan-3Spartan-3E

32 0xAA995566

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])



ビットストリームの読み込み (手順 4 - 7)

アレイ ID のチェック

FPGA が同期化された後で、 FPGA は、ビットストリームに組みこまれているアレイ ID が FPGA内部のアレイ ID に一致するかを確認します。これにより、 FPGA が誤って異なる FPGA アレイ用

のコンフィギュレーションデータを読み込むことを防ぎます。たとえば、アレイ ID チェックは、

XC3S200 用のビットストリームで XC3S1000 がコンフィギュレーションされるようなことを防ぎ

ます。

Spartan-3AN FPGA ファミリはデバイスサイズが同等な場合、このファミリと互換性のある

Spartan-3A FPGA のビットストリームでコンフィギュレーションできます。

アレイ ID チェックはビットストリームの中に組み込まれているため、ほとんどの設計者にはこの

手順は見えません。表 12-4 に、 Spartan-3 ジェネレーションアレイ ID コードを示します。アレイ

ID コードは JTAG IDCODE レジスタ値と同一ですが、アレイ ID チェックは JTAG IDCODE レジ

スタを介してではなく、コンフィギュレーションロジックへのビットストリーム内にあるコマンド

によって実行されます。

アレイ識別子の値は 32 ビットです。 32 ビットのうち、 28 ビットは特定の FPGA アレイサイズに

固有のものであり、残り 4 ビットは 0x0 から 0xF まで変動するマスクリビジョンコードです。

28 ビットのベンダー /アレイ識別子の値には、 3 つのコンポーネントがあります。

• 下位の 12 ビット (0x093) は、ザイリンクスのベンダーコード (0x49) を示します。常に「1」の下位ビットが付加されるため、値は 0x093 となります。これらの 12 ビットはすべての

Spartan-3 ジェネレーション FPGA で同一です。

• 上位の 8 ビットは、 FPGA ファミリのコードを示します。

♦ 0x22 : Spartan-3A ファミリ

♦ 0x26 : Spartan-3AN ファミリ

♦ 0x38 : Spartan-3A DSP ファミリ

♦ 0x1C : Spartan-3E ファミリ

♦ 0x14 : Spartan-3 ファミリ

• 中間の 8 ビットはアレイのコードを示します。

図 12-8 : アレイ ID のチェック

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])



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表 12-5 に示すように、STAT (ステータス) レジスタのビット 1 (ID_Err) を設定してアレイの値が適

合しない場合、 FPGA は信号を送信します。ステータスレジスタを読み出すには、ザイリンクス

iMPACT ソフトウェアを使用して JTAG を介する手法、または SelectMAP インターフェイスを使

用する手法を含むさまざまな手法があります。

表 12-4 : Spartan-3 ジェネレーション FPGA アレイ ID コード

FPGA ファミリ FPGA アレイ

32 ビットのアレイ識別子

4 ビットのリビ

ジョンコード

28 ビットのベンダー /アレイ識別子

(16 進数)

Spartan-3A FPGA

XC3S50A 0xX 0x22 10 093

XC3S200A 0xX 0x22 18 093

XC3S400A 0xX 0x22 20 093

XC3S700A 0xX 0x22 28 093

XC3S1400A 0xX 0x22 30 093

Spartan-3AN FPGA

XC3S50AN 0xX 0x26 10 093

XC3S200AN 0xX 0x26 18 093

XC3S400AN 0xX 0x26 20 093

XC3S700AN 0xX 0x26 28 093

XC3S1400AN 0xX 0x26 30 093

Spartan-3A DSP FPGA

XC3SD1800A 0xX 0x38 40 093

XC3SD3400A 0xX 0x38 4E 093

Spartan-3E FPGA

XC3S100E 0xX 0x1C 10 093

XC3S250E 0xX 0x1C 1A 093

XC3S500E 0xX 0x1C 22 093

XC3S1200E 0xX 0x1C 2E 093

XC3S1600E 0xX 0x1C 3A 093

Spartan-3 FPGA

XC3S50 0xX 0x14 0C 093

XC3S200 0xX 0x14 14 093

XC3S400 0xX 0x14 1C 093

XC3S1000 0xX 0x14 28 093

XC3S1500 0xX 0x14 34 093

XC3S2000 0xX 0x14 40 093

XC3S4000 0xX 0x14 48 093

XC3S5000 0xX 0x14 50 093



ビットストリームの読み込み (手順 4 - 7)

コンフィギュレーションデータフレームの読み込み

同期ワードが読み込まれてアレイ ID が確認されると、コンフィギュレーションデータフレームが

読み込まれます。

CRC (巡回冗長検査)

コンフィギュレーションデータフレームの読み込み時に、 FPGA はコンフィギュレーションデー

タパケットから CRC 値を算出します。データフレームの読み込み後、コンフィギュレーション

ビットストリームはデフォルト (CRC:Enable) で FPGA に対して CRC を確認する命令を与え、続

いて、予測 CRC 値を送信します。 FPGA によって算出された CRC 値がビットストリーム内の予測

CRC 値と不一致のときは、FPGA は INIT_B を Low にし、コンフィギュレーションを中断します。

詳細は、 311 ページの「コンフィギュレーション中の CRC チェック」を参照してください。

表 12-5 : STAT レジスタ

名前ビット説明

ID_Err 10 : アレイ ID の値が予測値と一致

1 : ビットストリームにエンベデッドされたアレイ ID の値が FPGA から読み出された値と一致しない

図 12-9 : コンフィギュレーションデータフレームの読み込み

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])

図 12-10 : CRC (巡回冗長検査)

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])



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コンフィギュレーションフレームの読み込み完了後、スタートアップシーケンスの開始命令がビット

ストリームから FPGA に与えられます。スタートアップシーケンスは、8 フェーズ (フェーズ 0 ～ 7) のシーケンシャルステートマシンで制御されます。このスタートアップシーケンスでは、表 12-6 に示す

タスクが実行されます。

EOS (End of Startup) を除くスタートアップイベントの順序は、さまざまな BitGen オプションを用

いてユーザープログラム可能です。表 12-7 および 261 ページの図 12-12 に、イベントの一般的な

順序を示しますが、これらの順序はユーザーがプログラムできます。 EOS は常に後のフェーズで

す。表 12-7 に、デフォルト設定でのスタートアップイベントを示します。

図 12-11 : スタートアップシーケンス

表 12-6 : スタートアップイベントにおいてユーザーが選択可能なサイクル

スタートアップイベントフェーズ BitGen 制御

DCM がロック状態になるまで待機する (オプション) 1 ～ 6 LCK_cycle

Spartan-3 FPGA ファミリのみ : DCI が一致するまで待機する (オプション) 1 ～ 6 Match_cycle

GWE (グローバルライトイネーブル) をアサートし、 RAM および

フリップフロップを変更可能にする1 ～ 6 GWE_cycle

GTS (グローバルトライステート ) をリリースし、 I/O を有効にする 1 ～ 6 GTS_cycle

DONE ピンをリリースする 1 ～ 6 DONE_cycle

End of Startup (EOS)。 7 なし

表 12-7 : スタートアップイベントのデフォルト BitGen シーケンス

BitGen 制御

デフォルト

設定 (フェーズ)

イベント

DONE_cycle 4 DONE ピンをリリースし、FPGA のコンフィギュレーションが完了

したことを示す

GTS_cycle 5 GTS (グローバルトライステート ) をリリースし、 I/O を有効にする

GWE_cycle 6 GWE (グローバルライトイネーブル) をアサートし、RAM および

フリップフロップを変更可能にする

なし 7 EOS をアサートする

Steps1 2 3 4 5 6 7 8



Memory Data


Reset(power-on or

PROG_B)(M[2:0], VS[2:0])




スタートアップシーケンス開始時に、FPGA は自動的にグローバルセット / リセット (GSR) 信号を

送信し、すべてのフリップフロップおよびラッチを強制的に既知のステートにします。 FPGA が切

り替わるシーケンスおよびタイミングは、クロックソースがシーケンスを制御するようにプログラ

ム可能です。

図 12-12 に示すデフォルトのスタートアップシーケンスでは、DONE が High になった 1 クロック

サイクル後に GTS (グローバルトライステート信号) がリリースされます。 FPGA 内のユーザーアプリケーションが出力信号を駆動する前に、このシーケンスでは、DONE 信号によりコンフィギュ

レーション中に使用される外部ロジックを有効または無効にできます。 1 クロックサイクル後、

GWE 信号がリリースされます。フリップフロップやブロック ROM などのクロックが供給された

記憶エレメントが有効になる前に、信号が FPGA 内に伝播するようになります。

M[2:0]、 VS[2:0]、 HSWAP、 PUDC_B、および A[25:0]、などの多目的 I/O ピンの機能も、 GTS 信号のリリース時に変更されます。多目的コンフィギュレーションピンは、ユーザー I/O になります。

Spartan-3E および Spartan-3A/3AN/3A DSP FPGA の例外は CCLK ピンで、これは EOS (End ofSartup) でユーザー I/O になります。

図 12-12 : デフォルトスタートアップシーケンス

Start-Up Clock

Default Cycles

Sync-to-DONE

0 1 2 3 4 5 6 7

0 1

DONE High

2 3 4 5 6 7

Phase

Start-Up Clock

Phase

DONE

GTS

GWE

DONE

GTS

GWE

UG332_c12_10_110406



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スタートアップクロックソース

スタートアップシーケンスでは 3 つのクロックソースが考えられ、これらは BitGen の StartupClkオプションで制御されます。

1. デフォルトでは、スタートアップシーケンスは CCLK に同期されています。 Cclk オプション

または UserClk オプションは、マスタモードまたはスレーブモードコンフィギュレーション

に必要です。

2. スタートアップシーケンスは、 267 ページの「スタートアップ (STARTUP)」ライブラリプリ

ミティブを使用し、 BitGen の StartupClk:UserClk オプションを設定して、 FPGA アプリケー

ション内のユーザー指定のクロックに同期できます。

3. JTAG コンフィギュレーションを使用する場合は、 TCK クロック入力 (StartupClk:JtagClk) にスタートアップシーケンスを同期する必要があります。

DCM がロック状態になるまで、 DCI が一致するまで待機

適切な BitGen オプションを使用すると、スタートアップシーケンスで DCM がロックするまで、ま

たは DCI が一致するまで待機させることができます。通常、これらのオプションは、 DCM のロッ

クあるいは DCI の一致のいずれか、またはその両方が完了する前に、 DONE、 GTS、および GWEがアサートされないように設定されます。

DONE 信号は、ビットストリーム内で指定されたサイクルのスタートアップシーケンス (BitGen のDONE_cycle オプションで設定) によってリリースされますが、スタートアップシーケンスは、実際

に DONE ピンでロジック High が確認されるまで指定されたスタートアップサイクル以降を実行

しません。デフォルトでは、DONE ピンはオープンドレインの双方向信号です。つまり、DONE ピンをリリースすると、Low 駆動が停止してピンがハイインピーダンスになるのみです。この場合に、

DONE ピンでロジック High を駆動するには、内部または外部のプルアップ抵抗が必要です。

表 12-8 にスタートアップシーケンスに関連する信号を示し、図 1-12 には波形を示します。




図 12-13 は、コンフィギュレーションの汎用ブロック図であり、異なるデバイス入力および BitGenオプションの関係を示します。

表 12-8 : スタートアップシーケンスに関連する信号

信号名タイプアクセス説明

DONE 双方向

DONE ピンま

たはステータスレジスタ

コンフィギュレーションが完了したこ

とを示す。外部で Low を維持し、スター

トアップをほかの FPGA と同期させる

ことができる

Release_DONE

ステータスステータスレジスタ

FPGA で DONE ピンの Low 駆動が停

止したかを示す。ピンを外部で Low に維持する場合、 Release_DONE と実際

の DONE ピン上の値が異なる可能性が

ある

GWE

グローバルライトイネーブル (GWE)。ディアサートされると、FPGA の CLB、

IOB フリップフロップ、およびその他の

同期エレメントが無効になる

GTS

グローバルトライステート (GTS)。アサートされると、コンフィギュレーショ

ンピン用を除く、すべての I/O ドライバ

が無効になる

EOS End of Startup (EOS)。コンフィギュ

レーションおよびスタートアッププロ

セス完全な終了を示す

DCI_MATCH

Spartan-3 FPGA ファミリのみ : すべての DCI (デジタル制御インピーダ

ンス) コントローラの内部抵抗が、外部

の参照抵抗と一致していることを示す

DCM_LOCK

すべての DCM (デジタルクロックマネージャ ) がロックしたことを示す。デフォルトでは、アサートされている。

ビットストリームの生成時に DCM でLOCK_WAIT オプションが使用され、

LCK_cycle オプションも使用されると

アクティブになる



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図 12-13 : Spartan-3A/3AN/3A DSP、 Spartan-3E FPGA コンフィギュレーションロジックの汎用ブロック図

DS312-2_57_102605

VC

CO

_2

VC

CO

2T

VC

CIN

T

VC

CIN

TT

VC

CA

UX

VC

CA

UX

T

PR

OG

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CC

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1

M2

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figR

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RE

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GW

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GT

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DC

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LOC

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0

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バウンダリスキャン (BSCAN)

第 13 章

コンフィギュレーションに関連するプリミティブ

本章で説明するコンフィギュレーションプリミティブにより、コンフィギュレーション中またはコ

ンギュレーション後に FPGA コンフィギュレーションリソースにアクセスできます。

バウンダリスキャン (BSCAN)図 13-1 に示す BSCAN コンポーネントは、内部 FPGA ロジックからの JTAG バウンダリスキャン

ロジックコントローラへのアクセス、またはこのコントローラからのアクセスを提供し、内部

FPGA アプリケーションと FPGA の専用 JTAG ピン間のコミュニケーションを可能にします。

BSCAN プリミティブは通常の JTAG 動作では不要です。 FPGA ロジック内で JTAG のプライベー

トスキャンチェーンをインプリメントする際にのみ必要になります。 BSCAN プリミティブは、す

べての Spartan®-3 ジェネレーション FPGA で機能的に同一ですが、266 ページの表 13-1 に示すよ

うに、プリミティブの名前はファミリによって異なります。

図 13-1 : Spartan-3A/3AN/3A DSP FPGA の BSCAN プリミティブ

UG332_C13_01_040107

TDO1 CAPTURE

BSCAN_SPARTAN3

DRCK1

DRCK2

RESET

SEL1

SEL2

SHIFT

TDI

UPDATETDO2

TDO1

CAPTURE

BSCAN_SPARTAN3A

DRCK1

DRCK2

RESET

SEL1

SEL2

SHIFT

TDI

UPDATETDO2

TMS

TCK (Use for Spartan-3 and Spartan-3E)

(Use for Spartan-3A/3AN/3A DSP)



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T

Spartan-3 ジェネレーション FPGA の BSCAN プリミティブでは、USER1 および USER2 と呼ばれ

る大 2 つの内部プリミティブバウンダリスキャンチェーンが使用できます。

USER1 命令が実行されると、 TDO1 入力の信号が外部 TDO 出力に渡されます。また、 USER1 命令がアクティブになると SEL1 出力は High になります。 DRCK1 出力は、データレジスタクロッ

ク (TAP コントローラが生成) が USER1 にアクセスするために使用されます。 USER2 命令におけ

る TDO2 ピンと SEL2 ピンの機能は同様で、DRCK2 出力は、データレジスタクロック (TAP コン

トローラが生成) が USER 2 にアクセスするために使用されます。 RESET、 UPDATE、 SHIFT、お

よび CAPTURE ピンは、バウンダリスキャンの内部ステートマシンに対応するステートのデコー

ドを表します。 TDI ピンは、 JTAG ポートの TDI 信号へのアクセスを提供し、内部スキャンチェー

ンにデータをシフトします。

使用方法

BSCAN コンポーネントは、通常、ChipScope™ Analyzer ツールなどで用いる IP で使用され、FPGAの JTAG ピンを介した内部デバイスロジックとのアクセスに使用されます。通常、このコンポーネ

ントは、IP で使用されると IP の一部としてインスタンシエートされます。BSCAN コンポーネント

は任意の FPGA デザインにインスタンシエートできますが、 1 つのデザインに使用可能な BSCANコンポーネントは 1 つのみです。

ポートの説明

表 13-1 : 各 FPGA ファミリの BSCAN プリミティブ

FPGA ファミリプリミティブ

Spartan-3A/3AN FPGA

Spartan-3A DSP FPGABSCAN_SPARTAN3A

Spartan-3E FPGABSCAN_SPARTAN3

Spartan-3 FPGA

表 13-2 : BSCAN プリミティブの接続

ポート名方向機能

TDI 出力 FPGA への TDI 入力ピンの値

TCK 出力 FPGA への TCK 入力ピンの値

TMS 出力 FPGA への TMS 入力ピンの値

DRCK1、DRK2 出力

JTAG USER 命令が読み込まれ、JTAG TAP コントローラが

SHIFT-DR ステートの場合における FPGA への TCK 入力

ピンの値。DRCK1 は USER1 ロジックに適用され、DRCK2は USER2 ロジックに適用される

RESET 出力

USER 命令読み込み時にアクティブ。JTAG TAP コントロー

ラが TEST-LOGICRESET ステートの場合、 High にアサート



スタートアップ (STARTUP)

スタートアップ (STARTUP)STARTUP プリミティブは、デバイスピンおよびロジックの両方、あるいは一方をグローバル非同

期セット / リセット (GSR) 信号へインターフェイスするか、グローバルトライステート (GTS) 専用

配線に使用されます。このプリミティブは、デバイスのコンフィギュレーションの後で、デバイス

のスタートアップシーケンスに異なるクロックを指定するためにも使用可能です。

図 13-2 に示すように、Spartan-3 ジェネレーション FPGA ファミリ間では、STARTUP プリミティ

ブは類似していますが、Spartan-3E の STARTUP プリミティブには、マルチブート機能をサポート

するために追加の入力ピンが 1 つあります。また、STARTUP プリミティブの名前は、表 13-3 に示

すように、ファミリによって異なります。

SEL1、 SEL2 出力

USER1 または USER2 命令が JTAG 命令レジスタに読み込

まれたタイミングを示す。 SEL1 または SEL2 は UPDATE-IR ステートでアクティブになり、新しい命令が読み込まれ

るまでアクティブ

SHIFT 出力USER 命令読み込み時にアクティブ。JTAG TAP コントロー

ラが SHIFT-DR ステートの場合、 High にアサート

CAPTURE 出力USER 命令読み込み時にアクティブ。JTAG TAP コントロー

ラが CAPTURE-DR ステートの場合、 High にアサート

UPDATE 出力USER 命令読み込み時にアクティブ。JTAG TAP コントロー

ラが UPDATE-DR ステートの場合、 High にアサート

TDO1、 TDO2 入力

USER1 または USER2 命令読み込み時にアクティブ。外部

JTAG TDO ピンは、コンポーネントの TDO1 (USER1) また

は TDO2 (USER2) ピンにデータ入力を反映

表 13-2 : BSCAN プリミティブの接続 (続き)


図 13-2 : Spartan-3A/3AN/3A DSP および Spartan-3E FPGA の STARTUP プリミティブ

表 13-3 : 各 FPGA ファミリの STARTUP プリミティブ


Spartan-3A/3AN FPGA

Spartan-3A DSP FPGASTARTUP_SPARTAN3A

UG332_C13_02_120106

GSR

STARTUP_SPARTAN3A

GTS

CLK

GSR

STARTUP_SPARTAN3E

GTS

MBT

CLK

STARTUP_SPARTAN3



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使用方法

STARTUP プリミティブはデザインにインスタンシエートされる必要があります。専用 GSR 回路

を使用するには、ソースピンまたはロジックを GRS ピンに接続します。しかし、初に次の予防策

を講じない場合は、このコンポーネントの GRS 回路の使用は避けてください。 GSR ネットのス

キューは保証されていないため、配線遅延およびスキューをデザインのタイミング解析の一部で計

算できる一般的な配線をセット / リセット信号に使用するか、 GSR リリース中に発生の可能性があ

るスキューが、適切な回路の動作を妨げないようにしてください。

同様に、専用のグローバルトライステートが使用されている場合は、適切なソースピンまたはロ

ジックをプリミティブの GTS 入力ピンに接続してください。コンフィギュレーションのスタート

アップシーケンスにユーザークロックを指定するには、クロックをデザインから STARTUP コン

ポーネントの CLK ピンへ接続してください。

ポートの説明

リードバックキャプチャ (CAPTURE)図 13-3 に示す CAPTURE プリミティブは、FPGA にリードバック用のレジスタ (フリップフロップおよびラッチ) 情報をキャプチャするタイミングの制御を提供します。 Spartan-3 ジェネレーション

FPGA は、専用コンフィギュレーションポート命令でリードバック機能を実行します。

Spartan-3E FPGA STARTUP_SPARTAN3E

Spartan-3 FPGA STARTUP_SPARTAN3

表 13-3 : 各 FPGA ファミリの STARTUP プリミティブ (続き)


表 13-4 : STARTUP プリミティブの接続


GSR 入力アクティブ High のグローバルセット / リセット (GSR) 信号

GTS 入力アクティブ High のグローバルトライステート (GSR) 信号

MBT 入力Spartan-3E ファミリのみ。アクティブ Low、非同期マルチ

ブートトリガ入力

CLK 入力

コンフィギュレーションスタートアップシーケンスに対す

るオプションのクロック入力。 BitGen の

StartupClk:UserClk オプションを使用して選択される



リードバックキャプチャ (CAPTURE)

注意 : Spartan-3E FPGA では、 -4 スピードグレードでコマーシャル温度範囲の XC3S1200E および XC3S1600E を除くすべてのデバイスでリードバック機能が使用できます。 -5 スピードグレードまたはインダストリアル温度範囲のすべての Spartan-3E FPGA では、リードバック

機能がサポートされています。

使用方法

デザイン内では、CAPTURE プリミティブはオプションです。これを使用しなくてもリードバックは実

行されますが、レジスタのステートに対して提供される非同期のキャプチャ機能は使用できません。

Spartan-3 ジェネレーション FPGA では、レジスタ (フリップフロップおよびラッチ) のステートの

みをキャプチャします。 LUT RAM、SRL、およびブロック RAM ビットの値はリードバックされま

すが、キャプチャはされません。レジスタのステートをキャプチャするには、 CAP 信号を High にアサートします。このステートは、 CLK の次の立ち上がりエッジでキャプチャされます。

デフォルトでは、各トリガ (CAP のアサート時における CLK の遷移) の後でデータがキャプチャさ

れます。キャプチャされた各データへのリードバック動作を制限するには、 CAPTURE デバイスに

ONESHOT 属性を追加します。

CAPTURE プリミティブ機能はすべての Spartan-3 ジェネレーション FPGA ファミリで同様です

が、表 13-5 に示すように、必要とされるデザインプリミティブはファミリによって異なります。

リードバックおよび CAPTURE プリミティブの詳細は、 XAPP452 : 『Spartan-3 アドバンスコン

フィギュレーションアーキテクチャ』を参照してください。

図 13-3 : Spartan-3A/3AN/3A DSP FPGA の CAPTURE プリミティブ (ほかのファミリも類似)

UG332_C13_03_081406

CAP

CAPTURE_SPARTAN3A

CLK

表 13-5 : 各 FPGA ファミリの CAPTURE プリミティブ


Spartan-3A/3AN FPGA

Spartan-3A DSP FPGACAPTURE_SPARTAN3A

Spartan-3E FPGACAPTURE_SPARTAN3

Spartan-3 FPGA




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ポートの説明

属性

表 13-7 に、 CAPTURE プリミティブで使用できる ONESHOT 属性を記載します。

ICAP (内部コンフィギュレーションアクセスポート )図 13-4 に示す ICAP (内部コンフィギュレーションアクセスポート ) は、Spartan-3A/3AN/3A DSPFPGA ファミリでのみ使用できます。

使用方法

ICAP_SPARTAN3A プリミティブの動作は、内部配線接続を使用する FPGA アプリケーションで使

用可能であることを除き、スレーブパラレル (SelectMAP) と類似しています。また、スレーブパラ

レル (SelectMAP) インターフェイスには双方向のバスがあるのに対して、 ICAP プリミティブには

別々の読み出しおよび書き込みデータポートがあります。 ICAP により、 FPGA アプリケーション

は、コンフィギュレーションレジスタへのアクセス、コンフィギュレーションデータのリードバッ

ク、またはコンフィギュレーション完了後のマルチブートイベントのトリガが実行できます。

スレーブパラレル (SelectMAP) インターフェイスの詳細は、第 7 章「スレーブパラレル

(SelectMAP) モード」を参照してください。

Spartan-3A/3AN/3A DSP マルチブートの詳細は、第 14 章「リコンフィギュレーションおよびマル

チブート」を参照してください。

表 13-6 : CAPTURE プリミティブの接続

ポート名方向説明

CLK 入力 CAP 入力のサンプリング用クロック

CAP 入力アクティブ High のキャプチャイネーブル信号。 CAP 入力

は、 CLK の立ち上がりエッジでサンプルされる

表 13-7 : CAPTURE 属性

属性タイプ指定できる値デフォルト説明

ONESHOT ブール

代数

TRUE、FALSE FALSE CAP トリガごとの 1 リードバック動作を

実行する手順を指定



Device DNA アクセスポート (DNA_PORT)

ポートの説明

注意 : ザイリンクスでは、 I0 および O0 を MSB ( 上位ビット )、 I7 および O7 を LSB ( 下位

ビット ) としており、これは、ほかの規則とは異なります。ビットの反転に留意してください。

Device DNA アクセスポート (DNA_PORT)図 13-5 に示す DNA_PORT プリミティブは、Spartan-3A/3AN/3A DSP FPGA ファミリでのみ使用

できます。

図 13-4 : ICAP プリミティブ (Spartan-3A/3AN/3A DSP FPGA のみで使用可能)

UG332_C13_04_111906

I[0:7] O[0:7]

WRITE

CE

CLK

BUSY

ICAP_SPARTAN3A

表 13-8 : ICAP_SPARTAN3A プリミティブの接続

信号名対応する

SelectMAP ピン名方向説明

CLK CCLK 入力 ICAP インターフェイスクロック

CE CS_B または CSI_B 入力

アクティブ Low セレクト

WRITE RDWR_B 入力

読み出し /書き込み制御入力

0 = WRITE

1 = READ

I[0:7] D[0:7] 入力バイト幅の ICAP 書き込みデータバス

O[0:7] D[0:7] 出力バイト幅の ICAP 読み込みデータバス

BUSY DOUT 出力アクティブ High の BUSY ステータス信号。読み出し

処理にのみ使用され、書き込み中は Low を維持



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DNA_PORT は、 Spartan-3A/3AN/3A DSP デバイスの Device DNA データビット (固有の ID) を読み込み可能な専用シフトレジスタへのアクセスを提供します。このコンポーネントは、 DNAデータビットのシフト出力に加え、追加のユーザーデータ用の補助データビットを含めることを

可能にし、 DNA データのロールオーバー ( 初のデータのシフト出力後に、 DNA データを繰り返

す) を実現します。このコンポーネントは主に、FPGA ビットストリームのクローン作成による盗難

防止のために、ほかの回路と共に使用されます。詳細は、第 15 章「FPGA デザインの保護」を参照


使用方法

DNA_PORT コンポーネントをデザインで使用するには、インスタンシエートする必要があり

ます。これには、ISE® Project Navigator HDL テンプレート内のインスタンシエーションテン

プレートを使用し、このインスタンスの宣言をコード内に記述します。適切な動作を実現する

には、すべての入力および出力をデザインに接続します。

Device DNA データにアクセスするには、アクティブ High の READ 信号をクロックの 1 サイ

クル間設定して、初にシフトレジスタを読み込みます。シフトレジスタの読み込み後、アク

ティブ High の SHIFT 入力を有効にし、 DOUT 出力ポートのデータ出力をキャプチャして、

データが同期でシフトされます。必要であれば、 DIN ポートに適切なロジックを接続して 57ビットのシフトレジスタの後に追加データを付加できます。 DNA データのロールオーバー

が必要であれば、 DOUT ポートを直接 DIN ポートに接続し、 57 ビットのシフト動作完了後、

同じデータをシフト出力できます。追加データが不要な場合は、DIN ポートはロジック 0 に接

続します。 SIM_DNA_VALUE 属性をオプションで設定すると、DNA データシーケンスのシ

ミュレーションが実行できます。デフォルトでは、シミュレーションモデルでの Device DNAデータビットはすべて 0 です。

詳細は、 296 ページの「動作」を参照してください。

ポートの説明

図 13-5 : DNA_PORT プリミティブ (Spartan-3A/3AN/3A DSP FPGA のみで使用可能)

UG332_C13_05_081406

DIN DOUT

DNA_PORT

READ

SHIFT

CLK

表 13-9 : DNA_PORT プリミティブの接続


DOUT 出力シリアルシフト出力データ

DIN 入力シフトレジスタへのユーザーデータ入力



Device DNA アクセスポート (DNA_PORT)

属性

READ 入力Device DNA データをシフトレジスタで同期読み込み。 READ 動作は

SHIFT 動作より優先される

SHIFT 入力アクティブ High のシフトイネーブル入力

CLK 入力クロック入力

表 13-9 : DNA_PORT プリミティブの接続 (続き)


表 13-10 : DNA_PORT の属性

属性タイプ指定できる値デフォルト説明

SIM_DNA_VALUE 57 ビットベクタ

すべての 57 ビットベクタ

すべて 0 シミュレーション用の DNA 値を指定 (実際の値

は、使用するデバイスに特有)



UG332 (v1.4) 2008 年 7 月 1 日




概要

第 14 章

リコンフィギュレーションおよびマルチブート

概要

Spartan®-3 ジェネレーション FPGA はシステム内で再プログラムできるため、一部のアプリケー

ションでは、通常動作中に 1 つまたは複数のビットストリームで FPGA を再読み込みします。この

方法により、複数回再プログラム可能な 1 つの小型 FPGA が、より大型で高価な ASIC または 1 度しかプログラムできない FPGA の代替となります。

通常動作中の FPGA の再プログラムには、さまざまな方法があります。ダウンロードによるコン

フィギュレーションモード (18 ページの図 1-2 参照) では、その性質から、この機能が提供されます。

プロセッサ、マイクロコントローラ、コンピュータまたはテスタなどの外部「インテリジェントデバイス」を介して、 FPGA は何度でも再プログラムできます。ダウンロードモードはすべての

Spartan-3 ジェネレーション FPGA ファミリで使用可能です。

Spartan-3E および Spartan-3A/3AN/3A DSP FPGA ファミリでは、FPGA が付属の外部メモリから

ビットストリームを選択して再プログラムおよび再読み込みするマルチブートという新機能を導入

しています。

マルチブート機能では、 FPGA の制御下において、 FPGA アプリケーションは 2 つ以上の FPGAビットストリームを読み込むことができます。 FPGA アプリケーションは、マルチブート動作をト

リガし、FPGA を異なるコンフィギュレーションビットストリームからリコンフィギュレーション

します。表 14-1 に示すように、Spartan-3E のマルチブート機能と、Spartan-3A/3AN/3A DSP FPGAのマルチブート機能には違いがあります。

マルチブート動作が一旦トリガされると、FPGA は通常通りコンフィギュレーションプロセスを再

実行します。 FPGA がコンフィギュレーションメモリを初期化している間に INIT_B ピンは Lowをパルスし、 DONE 出力はマルチブート動作が完了するまで Low に維持されます。

Spartan-3E FPGA アプリケーションの詳細は、 265 ページの「Spartan-3E のマルチブート」を、

Spartan-3A/3AN/3A DSP FPGA アプリケーションの詳細は、 273 ページの「Spartan-3A/3AN/3ADSP のマルチブート」を参照してください。

Spartan-3 ジェネレーション FPGA ファミリ間のマルチブートのオプション比較

表 14-1 に、Spartan-3 ジェネレーション FPGA ファミリ間におけるマルチブートの主要な相違点をまと

めます。マルチブート機能は、 Spartan-3E および Spartan-3A FPGA ファミリでのみ使用できます。



UG332 (v1.4) 2008 年 7 月 1 日


表 14-1 : Spartan-3 ジェネレーション FPGA ファミリにおけるマルチブートのオプション

Spartan-3 Spartan-3E Spartan-3A/3ANSpartan-3A DSP

アプリケーションの複雑性

マルチブートモードは

Spartan-3 FPGA ファミリでは

使用不可

シンプル

さらに複雑な一方で、よ

り高性能かつ柔軟性が

高い

パラレル NOR フラッシュを使用した BPI モー

ドでのマルチブートありあり

SPI シリアルフラッシュを使用した SPI モー

ドでのマルチブートなしあり

インシステムフラッシュメモリからのマルチ

ブートなし Spartan-3AN のみ(1)

異なるコンフィギュレーションモード間での

マルチブートなしあり

マルチブートが複数 FPGA コンフィギュレー

ションデイジーチェーンをサポート

なし。単体の FPGA のみ

あり

FPGA アプリケーションによるマルチブート

のトリガ方法

STARTUP プリミティ

ブでの MBT 入力

ICAP プリミティブ、

JTAG インターフェイス、

スレーブシリアル、

スレーブパラレル (SelectMAP) インターフェ

イスへのコマンドシーケ

ンスを介してトリガ

マルチブートコンフィギュレーションビット

ストリームの大数

2 (パラレルフラッ

シュの上位および

下位)

コンフィギュレーションメモリの容量でのみ制限

される

ビットストリームの開始位置およびアドレス

指定の方向

アドレス 0 からアドレ

スをインクリメント、

PROM の上位アド

レスからアドレスをデ

クリメント

いかなるバイト位置でも

可能。常にアドレスを

インクリメント

初のマルチブートビットストリームの位置 M0 モードピンで制御

0 = アドレス 0

1 = PROM の上位

アドレス

常にアドレス 0

FPGA アプリケーションによるマルチブート

の開始アドレスの指定

なし (常にパラレルフラッシュの上位およ

び下位)あり

マルチブート動作にエラーが発生した場合、コ

ンフィギュレーションウォッチドッグタイマ

がアドレス 0 から FPGA を自動的にリコン


なしあり

メモ : 1. インシステムフラッシュからのコンフィギュレーション後にマルチブートを使用する場合の制限の詳細は、 Spartan-3AN エラッタを参

照してください。

http://japan.xilinx.com/support/documentation/spartan-3an.htm#19543



Spartan-3E のマルチブート


FPGA は、パラレルフラッシュ PROM の一方の終端から BPI モードでコンフィギュレーションし

た後でマルチブートイベントをトリガでき、パラレルフラッシュ PROM のもう一方の終端からリ

コンフィギュレーションします。マルチブートは、 BPI モード使用時に、単一の Spartan-3E FPGAを用いるアプリケーションでのみ使用できます。マルチブートは複数 FPGA コンフィギュレーショ

ンデイジーチェーンをサポートしていません。

デフォルトでは、マルチブート機能は無効です。アプリケーションでマルチブート機能を使用する

場合は、初に 255 ページの「スタートアップ (STARTUP)」で述べる STARTUP_SPARTAN3E デザ

インプリミティブを FPGA デザインに含める必要があります。マルチブートイベントをトリガす

る場合は、プリミティブへの MBT (MultiBoot Trigger) 入力に短 300ns の Low パルスをアサー

トします。 MBT 信号が Low パルスから High に戻ったとき、 FPGA は自動的にパラレルフラッ

シュメモリの反対側の終端からリコンフィギュレーションします。

図 14-1 に、単純なマルチブートのデザイン例を図示します。電源投入時、 FPGA は付属のパラレル

フラッシュ PROM から読み込みを実行します。この例では、M0 モードピンは Low であり、FPGAはフラッシュのアドレス 0 からコンフィギュレーションを開始し、 PROM メモリの上位までイ

ンクリメントします。この例示する FPGA アプリケーションでは、 FPGA のコンフィギュレーショ

ン完了後、FPGA ロジックを用いたボードレベルのテストまたはシステムテストを実行します。テストが問題なく完了した場合に FPGA は、マルチブートイベントをトリガし、フラッシュ PROMメモリの反対側の終端からリコンフィギュレーションします。この場合はアドレス 0xFFFF から開

始します。 FPGA は実際にアドレス 0xF_FFFF から開始しますが、この例では上位の 4 アドレス

ビット A[23:20] は PROM に接続していません。 FPGA は 2 つ目のコンフィギュレーションビット

ストリームのアドレスを指定します。この例では、ビットストリームに通常動作向けの FPGA アプ

リケーションが含まれています。

同様に、 2 つ目の FPGA アプリケーションは、ほかのマルチブートイベントを随時トリガでき、ア

ドレス 0 からの診断デザインの再読み込みを実行します。

FPGA ビットストリームに読み込まれた初のデザインに、後に外部と通信して新しい FPGA コン

フィギュレーションビットストリームを検証する「基準値」または「フェイルセーフ」コンフィギュ

レーションビットストリームが含まれるアプリケーションも考えられます。コンフィギュレーション

図 14-1 : 1メガバイトのパラレルフラッシュ PROM を使用した Spartan-3Eマルチブートアプリケーションの例

GSR

GTS

MBT

CLK

STARTUP_SPARTAN3E

0

0xFFFFF

GeneralFPGA

Application

DiagnosticsFPGA

Application

1Mbyte Parallel PROM

> 300 ns

User Area

0

0xFFFFF

GeneralFPGA

Application

DiagnosticsFPGA

Application

User Area

First Configuration Second Configuration

Reconfigure

DS332_c14_01_082006

1Mbyte Parallel PROM

MultiBootTrigger

pulse fromapplication



UG332 (v1.4) 2008 年 7 月 1 日


の新規改訂があり、新しいビットストリームの検証結果に問題がない場合は、「基準値」のコンフィギュ

レーションがマルチブートイベントをトリガし、新しいビットストリームを読み込みます。

マルチブートイベントがトリガされた場合、第 5 章「マスタ BPI モード」に記載するように、FPGAはコンフィギュレーションピンを再駆動しますが、 PROG_B ピンはアサートしません。システム

デザインは、リコンフィギュレーションプロセス中にほかのデバイスがこれらと同じピンで駆動し

ないことを確実にする必要があります。 FPGA の DONE、 LDC[2:0]、または HDC ピンは、リコン

フィギュレーション中に競合するドライバを一時的に無効にするために使用できます。

マルチブート機能よりも PROG_B ピンを Low にアサートすることが優先され、これにより、141 ペー

ジの表 5-2 に示すモードピンによって指定されたメモリの終端から強制的に FPGA のリコンフィギュ

レーションを開始します。

iMPACT を使用した Spartan-3E マルチブート PROM ビットストリームの生成

iMPACT は GUI を使用し、手順を追ってマルチブート PROM ファイルを作成します。同様の機能

が、図 14-10 に示す PROMGen ツールを使用し、コマンドラインまたはスクリプトを介して使用で

きます。 iMPACT を使用し、次に示す手順に従ってマルチブート PROM ファイルを作成します。この手順では、図 14-1 に示すようなアプリケーションを例に想定しています。

1. iMPACT を起動します。



4. [PROM Supporting Multiple Design Revisions] を選択します (図 14-3)。

図 14-2 : PROM ビットストリームの準備

2

3

UG332_c14_04_112906




5. [Spartan3E Multiboot] を選択します。

6. [PROM File Format] でファイル形式を選択します。 MCS 形式はさまざまなプログラマでサ

ポートされていますが、ほかのオプションも使用可能です。



9. [Initial Boot Direction] を選択します。これは、初のコンフィギュレーションビットストリーム

が読み込まれる位置です。初の位置は BPI モードピンの設定によって異なります (図 14-4)。

図 14-3 : Spartan-3E FPGA のマルチブートをサポートする PROM を選択

UG332_c14_03_112906

4 5

7

8

6



UG332 (v1.4) 2008 年 7 月 1 日



11. パラレル PROM の集積度を [Select the Parallel PROM Density (Bytes)] にバイトで選択します

(図 14-5)。

12. [Add] をクリックして、手順 11 で指定した PROM の集積度を使用します。Spartan-3E マルチブー

トモードでは、PROM は 1 つのみ使用可能です。また、PROM 集積度は、PROM アドレスの上

位を決定します。


14. iMPACT は、現在の設定の概要を示します。 [Finish] をクリックします (図 14-6)。

図 14-4 : 初のマルチブートビットストリームにおけるコンフィギュレーションの方向選択

図 14-5 : PROM のサイズの選択およびデザインへの追加

UG332_c14_05_112906

9

10

UG332_c14_06_112906

1112

13




15. 電源投入時または PROG_B 入力が Low にパルスされた場合に初に読み込まれるデザインの

FPGA コンフィギュレーションビットストリームの選択を開始します (図 14-7)。

16. OS のファイル選択機能を用いて初のビットストリームを選択します。このビットストリー

ムは、手順 9 で指定した初の PROM 位置に読み込まれます。


図 14-6 : PROM の設定を確定

UG332_c14_07_112906

14

図 14-7 : 初に読み込まれるマルチブートコンフィギュレーションビットストリーム

UG332_c14_08_081906

15

16

17



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18. iMPACT は 2 つ目のマルチブートコンフィギュレーションビットストリームを選択するダイ

アログを表示します (図 14-8)。

19. BIT ファイルを 2 つ目のビットストリームに選択します。


21. iMPACT は、必要なファイルがすべて選択されたことを示します。

22. iMPACT は FPGA コンフィギュレーションビットストリームファイルが PROM に占める割

合を示します。 [Generate File] をダブルクリックします (図 14-9)。

図 14-8 : 2 つ目に読み込まれるマルチブートコンフィギュレーションビットストリームの選択

UG332_c14_09_082006

18

19

20

21




23. iMPACT は、手順 6 で指定したファイル形式および拡張子で、手順 7 で指定した名前を用いて

PROM ファイルの生成を完了します。ファイルは、現在のフォルダに作成されます。また、

「PROMGen レポートファイル」も作成されます。

PROMGen レポートファイル

iMPACT は、 PROMGen コマンドラインプログラムを使用して PROM ファイルを作成します。

PROMGen は、図 14-10 に示すように拡張子が *.prm のレポートファイルを作成します。

図 14-9 : 設定されたパラメータで PROM ファイルを生成

UG332_c14_10_082006

2322



UG332 (v1.4) 2008 年 7 月 1 日



1. PROMGen はコマンドラインプログラムであり、指定されたファイル形式を用いて PROM プログ

ラミングファイルを生成します。

2. さまざまなファイル形式があります。 Intel MCS 形式は頻繁に使用されるオプションの 1 つです。

3. ベースとなる出力ファイルの名前です。選択したファイル形式によって拡張子が異なります。

4. 上記の例では、初のマルチブートファイルは BPI Up モードで読み込まれています。したがっ

て、このファイルはアドレス 0 から開始します。

5. 2 つ目のマルチブートファイルはメモリの反対側の終端から読み込まれているので、この場合

は PROM の上位アドレスから開始し、下位方向に読み込まれていきます。

6. PROM の容量はキロバイト (K) で指定します。例では、 PROM は 1 メガバイト (1024 キロバ

イト ) です。

7. 初のマルチブートビットストリームの読み込みは、 PROM のアドレス 0 から開始し、 16 進数のアドレス 0x4547F で終了します。

8. 2 つ目のマルチブートビットストリームの読み込みは、PROM の上位アドレスから開始しま

す。1 メガバイトの PROM では、このアドレスは 16 進数で示すと 0xFFFFF となります。ビッ

トストリームは下位方向に読み込まれ (アドレスのデクリメント )、 16 進数のアドレス

0xBAB80 で終了します。

ザイリンクス Platform Flash PROM を使用した Spartan-3E マルチブート

Spartan-3E マルチブート機能は主に汎用パラレル NOR フラッシュ PROM を利用するために設計

されましたが、ザイリンクスのパラレル Platform Flash PROM (XCFxxP PROM ファミリ ) も使用

できます。製品名の後の「P」はパラレルのバージョンを示します。詳細は、 XAPP483 を参照し

てください。

• XAPP482 : 『Platform Flash PROM でマルチブート』


図 14-10 : PROMGen レポートファイル (*.prm)

UG332_c14_11_082006

PROMGEN: Xilinx Prom Generator I .32Copyright (c) 1995-2006 Xilinx, Inc. All rights reserved .

promgen -w -p mcs -c FF -o MyMultiBootPROM -u 0 first_multiboot_image.bit-d fffff second _multiboot_image.bit -s 1024

PROM MyMultiBootPROM .prm

Calculating PROM checksum with fill value ff

Format Mcs 86 (32-bit)Size 1024KPROM start 0000:0000PROM end 000f:ffffPROM checksum 07515767

Addr1 Addr2 Date File(s)0000:0000 0004:547f Aug 18 22:38:14 2006 first_multiboot_image.bit000f:ffff 000b:ab80 Aug 18 22:37:07 2006 second_multiboot_image.bit

1 2 3 4

56

7

8




Spartan-3A/3AN/3A DSP のマルチブート


マルチブートは Spartan-3A FPGA 以降で拡張および機能強化され、高い柔軟性と機能性を提供し

ています。

• Spartan-3E FPGA では 2 つのビットストリームのみがサポートされているのに対し、

Spartan-3A/3AN/3A DSP のマルチブートでは、複数の FPGA ビットストリームをサポートしてい

ます。

• サポートされる FPGA ビットストリームの大数は、コンフィギュレーション PROM の容量

またはアドレスビットの総数によって制限されます。

♦ BPI モードでは、大 26 アドレスビットをサポートし、この場合、大アドレスは 64 メガバイト (512Mb) となります。

♦ SPI モードでは、大 24 アドレスビットをサポートし、この場合、大アドレスは 16 メガバイト (128Mb) となります。

♦ Spartan-3A/3AN/3A DSP ビットストリームは、FPGA ごとに約 0.5M から 11.5Mb の範囲

内にあります (デバイスのロジック集積度に依存)。

• Spartan-3A/3AN/3A DSP FPGA では、異なるコンフィギュレーションモード間でのマルチブート

が可能です。たとえば、 FPGA は初に BPI モードを用いてパラレルフラッシュからコンフィ

ギュレーションでき、その後、マスタ SPI モードを用いて SPI シリアルフラッシュに格納された

コンフィギュレーションビットストリームをマルチブートできます。 Spartan-3AN FPGA のエン

ジニアリングサンプルで、内部 SPI フラッシュからコンフィギュレーション後にマルチブート機

能を使用する場合の制限の詳細は、 Spartan-3AN エラッタを参照してください。

• 初のコンフィギュレーションビットストリームは、コンフィギュレーションモードに関わら

ず常にアドレス 0 に位置します。

• 後続のマルチブートビットストリームはメモリ内の任意の位置に置くことができますが、バイ

ト位置に整合させます。これにはいくつかの制限があります。

♦ FPGA がコンフィギュレーション前に DCM (デジタルクロックマネージャ ) のロックを

待機する場合は、この待機時間のために、ビットストリーム間に適切なパディングが必要

となります。パディングされた領域にはデータを含めることができますが、有効なコン

フィギュレーション同期ワードは含めることができません。

♦ 各ビットストリームは、付属フラッシュメモリデバイスのセクタまたはページのバウンダ

リに整合されることがあります。

• 内蔵されたコンフィギュレーションウォッチドッグタイマが、無効なコンフィギュレーショ

ンビットストリームでのマルチブート動作の停止を防止します。

♦ ウォッチドッグタイムアウト時間までに同期ワードが検出されない場合、 FPGA は自動

的にデフォルトの初のコンフィギュレーションビットストリームに戻り、読み込みを再

実行します。

後続のマルチブートコンフィギュレーションアドレスの指定

初の FPGA コンフィギュレーションビットストリームは、モードに関わらず、常に付属のコン

フィギュレーション PROM のアドレス 0 から読み込まれます。マルチブート動作では、FPGA アプ

リケーションが、後続のマルチブートコンフィギュレーションビットストリームのアドレスを読み込む方法が 2 つあります。

1. 固定された、既知のアドレス：デザイン時に後続のアドレスが指定済みかつ既知の場合は、後

続のマルチブートアドレスは、 BitGen の next_config_addr オプションを用いて現在の

http://japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1212827



UG332 (v1.4) 2008 年 7 月 1 日


FPGA ビットストリーム内部にあらかじめ読み込み可能です。パラレル NOR フラッシュアド

レスまたは SPI シリアルフラッシュアドレスは 7 文字の 16 進数で指定できます。

next_config_addr = 0x0000000

2. 可変または算出されたアドレス : FPGA の ICAP_SPARTAN3A デザインプリミティブにコマ

ンドシーケンスを書き込むことで、FPGA アプリケーションは、後続のマルチブートビットス

トリームのアドレスを提供できます。

マルチブートビットストリーム間に必要なデータスペーシング

Spartan-3A/3AN/3A DSP マルチブートのアドレス指定は柔軟であり、ビットストリームは、任意の

バイトバウンダリから開始できます。しかし、アプリケーション要件に基づく、実質的な制限がい

くつかあります。

フラッシュセクタ、ブロック、またはページバウンダリ

Spartan-3A/3AN/3A DSP FPGA は、外部フラッシュ PROM からマルチブートコンフィギュレー

ションビットストリームを読み込みます。すべてのフラッシュ PROM には、メモリをセクタ、ブ

ロック、またはページに分ける内部メモリアーキテクチャがあります。ほぼすべての PROM に複数

のセクタがあります。一部のアーキテクチャでは、セクタをより小型のブロックや、さらに小型の

ページに分割する、より細かいメモリの細分化を提供しています。

理想的には、Spartan-3A/3AN/3A DSP のマルチブートコンフィギュレーションビットストリーム

はセクタ、ブロック、またはページバウンダリにそろえる必要があります。この要件は、フラッシュ

PROM のアーキテクチャによって異なります。フラッシュ PROM で小の消去可能なエレメント

がセクタである場合、FPGA をセクタバウンダリにそろえます。この手法により、PROM 内のほか

のビットストリームに影響を与えることなく、1 つの FPGA ビットストリームの更新が可能となり

ます。

DCM_WAIT に必要な追加のメモリスペース

Spartan-3A/3AN/3A DSP アプリケーションには 1 つまたは複数の DCM (デジタルクロックマネージャ ) が含まれることがあります。各 DCM は、 FPGA がコンフィギュレーションプロセスを

終了する前に、コンフィギュレーション中に DCM が入力クロック周波数を取得してそれにロック

するまで FPGA が待機するオプション設定を提供します。 Spartan-3A/3AN/3A DSP データシート

で指定されているロック時間は、 DCM モードおよび入力クロック周波数によって異なります。

コンフィギュレーション完了前に FPGA が 1 つまたは複数の DCM のロックを待機している場合

でも、 FPGA のコンフィギュレーションコントローラは後続の同期ワードの検索を継続します。 2つの隣接するマルチブートビットストリームが連続して配置された場合、初の FPGA ビットスト

リームが DCM_WAIT オプションが設定された DCM を含んでいると、コンフィギュレーションに

問題が発生することがあります。現在のコンフィギュレーション完了前にコントローラが 2 つ目の

FPGA ビットストリームにある同期ワードを検出すると、コントローラは 2 つ目のビットストリー

ムからデータの読み出しを開始します。しかし、FPGA のコンフィギュレーションロジックは、2 つ目のビットストリームのデータを読み出したとしても、現在のコンフィギュレーションを完了する

ことがあります。

注意 : DCM に DCM_WAIT オプションを使用する FPGA アプリケーションでは、 Spartan-3A/3AN/3A DSP マルチブートコンフィギュレーションビットストリーム間に適切なスペー

スを確保する必要があります。

メモリ内でマルチブートビットストリーム間に適切なスペースを置くと、FPGA では 2 つ目の同期

ワードが検出されません。次に考慮すべき点を述べます。




• FPGA アプリケーションで DCM_WAIT オプションが使用されているかどうか確認してくだ

さい。この問題は、 DCM_WAIT=TRUE の場合のみ発生します。

• 使用されている DCM 出力を確認してください。データシートにはロック時間の仕様が 2 つあ

ります。 LOCK_DLL は DCM (CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、 CLK2X180、CLKDV) からの DLL 出力のロック時間を指定し、 LOCK_DFS は DFS 出力 (CLKFX、

CLKFX180) のロック時間を指定します。

• 指定されたロック時間は、入力周波数によっても異なります。 DLL および DFS の両仕様を考

慮してください。入力周波数が 15MHz 以下の場合、長ロック時間は 5ms です。

• ビットストリーム間のスペースはビットストリーム内の BitGen の ConfigRate オプション設定

およびその ConfigRate 設定で決定する CCLK の大周波数によって異なります。

• 必要なスペーシングビット数はコンフィギュレーションモードによって異なります。 SPI フラッシュモードでは 1 クロックサイクルで 1 ビット受信し、 BPI モードでは 1 クロックサイ

クルで 8 ビット (1 バイト ) 受信します。

例

Spartan-3A マルチブートアプリケーションは、 DCM_WAIT オプションが TRUE に設定され

た DCM が少なくとも 1 つある FPGA ビットストリームを含みます。 FPGA アプリケーション

は DCM からの DLL 出力を使用します。 DCM への入力クロック周波数は 33MHz です。デー

タシートに記載されている 15MHz よりも高速な DCM クロックのロック時間仕様

(LOCK_DLL) は、 600ms です。 FPGA ビットストリームの ConfigRate オプションは 25 に設

定されています。DS529 : 『Spartan-3A FPGA ファミリデータシート』によると、ConfigRate:25に設定すると、 CCLK 周期は 45ns 以下にはなりません。マルチブートアプリケーションは、

SPI シリアルフラッシュからコンフィギュレーションします。

600ms のロック時間を 45ns の CCLK 周期で分割すると、 13,334 クロックサイクルになりま

す。 SPI モードの FPGA は、各クロックサイクルで 1 ビット受信します。したがって、これら

の条件下では、2 つのマルチブートコンフィギュレーションビットストリームは、メモリ内で

13,334 ビット以上離れて配置される必要があります。

パラレルフラッシュから FPGA がコンフィギュレーションされた場合、 FPGA は 1 クロック

サイクルで 8 ビット受信します。したがって、アプリケーションは 2 つのコンフィギュレーショ

ンビットストリーム間を 13,334 バイト (106,672 ビット ) 以上離す必要があります。

2 つのコンフィギュレーションビットストリーム間のメモリのスペーシングは、 244 ページの表 12-3に示す有効な Spartan-3A コンフィギュレーションワード以外であれば、任意のデータを含むことがで

きます。または、 2 つのビットストリーム間に 0xFF でプログラムされたスペースを空け、プログラム

されていないフラッシュの位置と同じ状態にします。

マルチブートコマンドシーケンス (ICAP の例)次の手順は、ICAP デザインプリミティブを用いて FPGA アプリケーション内からマルチブートコンフィギュレーションイベントを初期化するのに必要です。また、マルチブートイベントは JTAG、

スレーブシリアル、またはスレーブパラレル (SelectMAP) インターフェイスを介した場合も発行

できます。次に示すビットシーケンスは ICAP インターフェイス用ですが、同様の一般的なアプ

ローチはほかのインターフェイスにも適用されます。

注意 : ザイリンクスでは、 D0 を MSB ( 上位ビット ) としています。しかし、ほかの規則で

は、データビット D7 が MSB である場合があります。アプリケーションでは、インターフェ

イスに書き込まれたデータを調整するか、インターフェイスへのワイヤの接続を反転して ICAP インターフェイスに正しい値が書き込まれていることを確認してください。




UG332 (v1.4) 2008 年 7 月 1 日


デザインの仕様

• BitGen の ICAP_Enable:Auto または ICAP_Enable:Yes オプション設定を用い、マルチブートの

機能に必要な FPGA コンフィギュレーションビットストリームで ICAP インターフェイスを

有効にします。

注意 : ICAP インターフェイスは、初のコンフィギュレーションが EOS (End of Startup) サイクルを含むスタートアップを完了するまで使用できません。コンフィギュレーション完了

後、 ICAP マルチブートシーケンス開始前に数クロックサイクル間待機してください。詳細

は、第 12 章の「スタートアップ」を参照してください。

• デザイン時に後続のアドレスが固定されていて既知の場合は、 BitGen の next_config_addr オプ

ションを設定して GENERAL1 および GENERAL2 レジスタをデフォルト値であらかじめ読み込

みます。

FPGA アプリケーションの動作時

• 同期開始ワードを ICAP インターフェイスに発行します。

• FPGA アプリケーションが後続のマルチブートコンフィギュレーション開始アドレスを算出

する場合、ICAP を介して後続マルチブートコンフィギュレーションビットストリームの開始

アドレスで GENERAL1 および GENERAL2 レジスタを読み込みます。

• オプション : 異なるコンフィギュレーションソースから再起動するには、MODE_REG レジス

タに適切な値を書き込みます。詳細は、289 ページの「マルチブートコンフィギュレーションメモリの種類の切り替え」を参照してください。

• CMD レジスタに REBOOT コマンドを発行します。

• ICAP インターフェイスに No Op コマンドを発行します。

コンフィギュレーション中にあらかじめ読み込まれたアドレスからのマルチブート

表 14-2 に、マルチブートイベントを初期化するコマンドシーケンスを示します。ここでは、次の点

を想定しています。

• GENERAL1 および GENERAL2 レジスタは、コンフィギュレーション中に BitGen の

next_config_addr オプションを介してあらかじめ読み込まれます。

• 後続のマルチブートアドレスは、FPGA のコンフィギュレーションで使用されたのと同一のメ

モリ内か、後のマルチブート動作中に使用されたのと同じメモリ内にあります。

各 16 ビットコマンドは、 ICAP インターフェイスに 2 バイト (高位バイトを初に、下位バイトを

次に表示) で書き込まれます。 D0 は、ICAP インターフェイスでは MSB ( 上位バイト ) であり、ほ

とんどのプロセッサとは順序が反転しています。

表 14-2 : あらかじめロードされたアドレスからマルチブートをインスタンシエートするコマンドシーケンス

CLK サイクル

コマンド

高位バイト

または

下位バイト

D0 D1 D2 D3 D4 D5 D6 D7 16 進数

1SYNC WORD

高位 1 0 1 0 1 0 1 0 0xAA

2 下位 1 0 0 1 1 0 0 1 0x99

3 タイプ 1、 CMD に書き込み

(1 ワード )高位 0 0 1 1 0 0 0 0 0x30

4 下位 1 0 1 0 0 0 0 1 0xA1




FPGA アプリケーションで指定されたアドレスへのマルチブート

表 14-3 に、 FPGA アプリケーションが、後続のマルチブートビットストリームのアドレスを指定

する例を示します。この例は SPI シリアルフラッシュ向けです。 GENERAL2 レジスタ (CLK サイ

クルの 9 および 10) に書き込まれるビットの定義が少し異なりますが、パラレル NOR フラッシュ

はこの例に類似しています。

各 16 ビットコマンドは、 ICAP インターフェイスに 2 バイト (高位バイトを初に、下位バイトを

次に表示) で書き込まれます。 D0 は、ICAP インターフェイスでは MSB ( 上位バイト ) であり、ほ

とんどのプロセッサとは順序が反転しています。

表 14-3 に示すシーケンスでは 20 の手順を用いており、結果として CLK サイクルおよびメモリ位置

が 20 ずつあります。次の簡単な変更を加えるとシーケンスを CLK の 12 サイクルに短縮できます。

• 後続のマルチブートアドレスを 16 ビット (64K) バウンダリにそろえ、 BitGen のnext_config_addr:00000000 オプションを設定して GENERAL1 レジスタのコンテンツを

0x0000 にあらかじめ割り当てます。後続のマルチブートアドレスは、その後 GENERAL2 レジ

スタに書き込むことで単一で選択可能になります。これにより、 CLK サイクル 3 ～ 6 の 4 ステップが省略されます。

• 後続のマルチブートアドレスを同じ PROM に保存します。たとえば、 SPI シリアルフラッ

シュからブートする場合、FPGA は後で同じ SPI フラッシュ内の後続のマルチブートにジャン

プします。これにより、 CLK サイクル 11 ～ 14 の 4 ステップが省略されます。

5REBOOT コマンド

高位 0 0 0 0 0 0 0 0 0x00

6 下位 0 0 0 0 1 1 1 0 0x0E

7No Op

高位 0 0 1 0 0 0 0 0 0x20

8 下位 0 0 0 0 0 0 0 0 0x00

表 14-2 : あらかじめロードされたアドレスからマルチブートをインスタンシエートするコマンドシーケンス (続き)

CLK サイクル

コマンド

高位バイト

または

下位バイト

D0 D1 D2 D3 D4 D5 D6 D7 16 進数

表 14-3 : 指定されたアドレスからマルチブートをインスタンシエートするコマンドシーケンス

CLK サイクル

コマンド

高位バイト

または

下位バイト

D0 D1 D2 D3 D4 D5 D6 D7 16 進数

1SYNC WORD

高位 1 0 1 0 1 0 1 0 0xAA

2 下位 1 0 0 1 1 0 0 1 0x99

3 タイプ 1、 GENERAL1 に書き込み

(1 ワード )

高位 0 0 1 1 0 0 1 0 0x32

4 下位 0 1 1 0 0 0 0 1 0x61

5 マルチブートアドレスの

下位 16 ビット

高位 A15 A14 A13 A12 A11 A10 A9 A8

6 下位 A7 A6 A5 A4 A3 A2 A1 A0



UG332 (v1.4) 2008 年 7 月 1 日


SelectMAP を使用したマルチブートICAP は、 SelectMAP インターフェイスの内部複製です。つまり、 SelectMAP インターフェイスを使用したマルチブートのコマンドシーケンスは、 ICAP インターフェイスと同じです。SelectMAP インターフェイスへのいかなる書き込みに対しても、 CS_B/CSI_B および RDWR_B を制御する必要があります。 ABORT を避けることが重要です。 ABORT は CS_B/CSI_B がアサートされているときに RDWR_B がトグルされる場合にトリガされます。

スレーブシリアルを使用したマルチブートシーケンスが LSB から開始することを除き、スレーブシリアルインターフェイスを用いたマルチブートのコマンドシーケンスは、 ICAP コマンドシーケンスと同じです。

JTAG を用いたマルチブートJTAG インターフェイスを用いたマルチブートでも簡単な手法は、 SVF ファイル (XAPP503 : 『ザイリンクスデバイス用 SVF および XSVF ファイルフォーマット』参照 ) を用いた手法です。コマンドシーケンスは ICAP のコマンドシーケンスと同じで、 CFG_IN 命令を使用してコンフィギュレーションメモリにロードできます。次に CFG_IN 命令の記述例を示します。

// MultiBoot command sequence//FFFF => ffff Dummy word shifted in first//AA99 => 1010 1010 1001 1001 => 1001 1001 0101 0101 => 9955 SYNC//30A1 => 0011 0000 1010 0001 => 1000 0101 0000 1100 => 850a Type 1 Write to CMD//000E => 0000 0000 0000 1110 => 0111 0000 0000 0000 => 7000 REBOOT command//2000 => 0010 0000 0000 0000 => 0000 0000 0000 0100 => 0004 NOOP

7 タイプ 1、 GENERAL2 に書き込み

(1 ワード )

高位 0 0 1 1 0 0 1 0 0x32

8 下位 1 0 0 0 0 0 0 1 0x81

9 マルチブートアドレスの上

位ビット (SPI モードの例)高位 C7 C6 C5 C4 C3 C2 C1 C0

10 下位 A23 A22 A21 A20 A19 A18 A17 A16

11 タイプ 1、 MODE_REG に書き込み

(1 ワード )

高位 0 0 1 1 0 0 1 0 0x32

12 下位 1 0 1 0 0 0 0 1 0xA1

13 予約済み高位 0 0 0 0 0 0 0 0 0x00

14 MODE_REGレジスタ下位 0 NEW_MODE BOOTMODE 予約済み

15 タイプ 1、 CMD に書き込み

(1 ワード )高位 0 0 1 1 0 0 0 0 0x30

16 下位 1 0 1 0 0 0 0 1 0xA1

17REBOOT コマンド

高位 0 0 0 0 0 0 0 0 0x00

18 下位 0 0 0 0 1 1 1 0 0x0E

19No Op

高位 0 0 1 0 0 0 0 0 0x20

20 下位 0 0 0 0 0 0 0 0 0x00

表 14-3 : 指定されたアドレスからマルチブートをインスタンシエートするコマンドシーケンス (続き)

CLK サイクル

コマンド

高位バイト

または

下位バイト

D0 D1 D2 D3 D4 D5 D6 D7 16 進数





//2000 => 0010 0000 0000 0000 => 0000 0000 0000 0100 => 0004 NOOP// Append the commands and put them into an SDR for CFG_IN// This will load the command sequence to config memory in the same way that the ICAP would// For SDR command, 24 hex characters: 24 x 4 = 96 bit shift// Loading device with a `cfg_in` instructionSIR 6 TDI (05);// Loads the instruction to the IR//SDR 96 TDI (0004 0004 7000 850a 9955 ffff) SMASK (ffff ffff ffff ffff ffff ffff ffff)SDR 96 TDI (000400047000850a9955ffff) SMASK (ffffffffffffffffffffffffffff);

マルチブートのレジスタ

通常、マルチブートアプリケーションには 3 つの ICAP レジスタがあります。後続のマルチブート

ビットストリームのアドレスは、レジスタ GENERAL1 および GENERAL2 に格納されます。これ

らは BitGen の next_config_addr オプションであらかじめ読み込み可能です。マルチブートイベン

トをトリガするには、FPGA アプリケーションは CMD レジスタを用いて、REBOOT コマンドを発

行する必要があります。

後続のマルチブート開始アドレス (GENERAL1、 GENERAL2)後続のマルチブートコンフィギュレーションビットストリームの開始アドレスは、GENERAL1 および GENERAL2 と呼ばれる 2 つの 16 ビットのレジスタに保存されます。これらのレジスタは、

BitGen の next_config_addr オプションを使用した場合でもあらかじめ読み込み可能です。

GENERAL1 および GENERAL2 レジスタは、マルチブートイベント中に初期化または変更されま

せん。

GENERAL1 レジスタは、表 14-4 に示すように後続のマルチブートアドレスの下位 16 ビットを保

持します。

GENERAL2 レジスタのコンテキストは、後続のマルチブートアドレスが外部パラレル NOR フラッ

シュ (BPI モード ) にあるか、外部 SPI シリアルフラッシュ (SPI モード ) にあるかで異なります。

表 14-5 に示すように、 BPI モードでの GENERAL2 レジスタは、 26 ビットの BPI アドレスの上位

10 ビットを含みます。レジスタの上位 6 ビットは予約されています。

表 14-6 に示すように、 SPI モードでの GENERAL2 レジスタは、 24 ビットの SPI アドレスの上位

8 ビットを含みます。レジスタの上位 8 ビットは、付属の外部 SPI シリアルフラッシュデバイス向

けのバイト幅の読み出しコマンドを含みます。

表 14-4 : GENERAL1 レジスタの定義

GENERAL1アドレス 01_0011 (0x13)

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

表 14-5 : BPI モード動作用の GENERAL2 レジスタの定義

GENERAL2アドレス 01_0100 (0x14)

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

— — — — — — A25 A24 A23 A22 A21 A20 A19 A18 A17 A16



UG332 (v1.4) 2008 年 7 月 1 日


コマンドレジスタ (CMD)コンフィギュレーションコマンドは、コンフィギュレーションステートマシンの動作を制御しま

す。表 14-7 に示すように、各コマンドは 5 ビットで構成されています。

マルチブート動作では 1 つのコマンドのみが必要とされます。これは、 REBOOT コマンドで、バ

イナリでは 01110 です。

コンフィギュレーションモードレジスタ (MODE_REG)コンフィギュレーションモードレジスタ MODE_REG は、 FPGA が後続のマルチブートトリガイベ

ントに用いるコンフィギュレーションモードを決定します。 NEW_MODE ビットは、FPGA の M[2:0]ピンで定義された M[2:0] モード設定を FPGA が使用するかどうか、または BOOTMODE ビットおよ

び GENERAL2 の読み出しコマンドビットで指定された設定を使用するかどうかを決定します。

NEW_MODE = 1 を設定すると、異なる種類の付属メモリに FPGA がマルチブート機能を使用できる

ようになります。

表 14-8 に、 MODE_REG レジスタで使用できるビットオプションを記載します。

表 14-6 : SPI モード動作用の GENERAL2 レジスタの定義

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

SPI フラッシュ読み出しコマンド 24 ビットの SPI 読み出しアドレスの上位バイト

C7 C6 C5 C4 C3 C2 C1 C0 A23 A22 A21 A20 A19 A18 A17 A16

表 14-7 : CMD レジスタの定義

CMDアドレス 00_0101 (0x05)

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

予約済み

REBOOT

コマンド

0 1 1 1 0

表 14-8 : MODE_REG ビットオプション

MODE_REGアドレス 01_0101 (0x15)

名前ビット説明デフォル

ト

予約済み [15:7] 予約済み 0

NEW_MODE 6

0 : サンプル M[2:0] ピンおよび SPI モードでは VS[2:0] ピンでマルチブートコンフィギュレーションモードを決定

1 : BOOTMODE 値でマルチブートコンフィギュレーショ

ンモードを決定。BOOTMODE が SPI モードに設定された

場合にどの SPI コマンドを発行するかをGENERAL2 で決

定

0




iMPACT を使用した Spartan-3A/3AN/3A DSP マルチブート PROM ビットストリームの生成

メモ : Spartan-3AN については、217 ページの「インシステムフラッシュプログラミングファイルの

準備」も参照してください。

iMPACT は、 GUI を使用し、手順を追ってマルチブート PROM ファイルを作成します。同様の機

能が、図 14-10 に示す PROMGen ツールを使用し、コマンドラインまたはスクリプトを介して使用

できます。 iMPACT を使用し、次に示す手順に従ってマルチブート PROM ファイルを作成します。

次の手順に従い、 iMPACT を使用して Spartan-3A/3AN/3A DSP マルチブート PROM ファイルを

作成します。282 ページの図 14-11 に、次の例で使用される Spartan-3A/3AN/3A DSP マルチブート

デザインを図示します。

1. iMPACT を起動します。


BOOTMODE 5:3

後続マルチブートイベントの M[2:0] コンフィギュレー

ションモードセレクト設定を定義。 NEW_MODE = 1 が必

要。使用可能なオプションは 38 ページの表 2-1 に示す

FPGA モードピン M[2:0] と同一

001(SPI)

予約済み 2:0 予約済み 111

表 14-8 : MODE_REG ビットオプション

MODE_REGアドレス 01_0101 (0x15)

名前ビット説明デフォル

ト

図 14-11 : XC3S700A および SPI フラッシュを使用した Spartan-3A マルチブートの例

Spartan-3AFPGA

0123456789

101112131415

Initial Bitstream(Default)

Always at 0

16MbitSPI Flash

MultiBoot Bitstream 1

MultiBoot Bitstream 2

0x0

0x60000

0xC0000

Up

Up

Up

Bitstream Spacing• Flash sector boundary

alignment• Minimum spacing

requirements if DCM_WAIT=TRUE

(XC3S700A)

UG332_c14_19_082106



UG332 (v1.4) 2008 年 7 月 1 日



4. [PROM Supporting Multiple Design Revisions] を選択します (図 14-13)。

図 14-12 : マルチブート PROM ビットストリームの準備

2

3

UG332_c14_04_112906




5. [Spartan3A MultiBoot] を選択します。

6. [PROM File Format] でファイル形式を選択します。 MCS 形式はさまざまなプログラマでサ

ポートされていますが、ほかのオプションも選択可能です。



図 14-13 : Spartan-3A/3AN/3A DSP FPGA のマルチブートをサポートする PROM を選択

UG332_c14_12_082006

45

7

8

6



UG332 (v1.4) 2008 年 7 月 1 日


9. SPI シリアルフラッシュまたは BPI モードを用いたパラレル NOR フラッシュどちらに対して

Spartan-3A/3AN/3A DSP マルチブートビットストリームを作成するかを選択します (図14-14)。この例では、 SPI PROM を使用します。


11. [Select SPI PROM Density] は常にビットで指定します (図 14-15)。この例では、 16Mb のPROM を使用します。

12. 初期のマルチブートビットストリームは常にアドレス 0 に位置します。

13. 追加のビットストリームを加えるには、 [Enable Data Stream] をオンにします。

14. 各マルチブートビットストリームの開始アドレスを 16 進数で指定します。

図 14-14 : SPI またはパラレルフラッシュ PROM をサポート

図 14-15 : PROM 集積度の入力およびマルチブートビットストリームの開始位置を指定

UG332_c14_13_082006

9

10

UG332_c14_14_082006

15

11

12

1413




♦ FPGA コンフィギュレーションビットストリームのサイズを確認します。また、ビットス

トリームは単一の FPGA 向けか複数 FPGA のデイジーチェーン向けかを確認してくださ

い。 Spartan-3A/3AN/3A DSP FPGA はマルチブート使用時にデイジーチェーンをサポー

トします。

♦ フラッシュデバイスのページまたはセクタバウンダリは何か確認してください。理想的に

は、 FPGA ビットストリームはフラッシュのセクタバウンダリで開始する必要があります。

♦ FPGA アプリケーションの DCM (デジタルクロックマネージャ ) で DCM_WAIT オプ

ションを使用している場合は、ビットストリーム間に追加のロック時間に十分に対応でき

る追加のスペースがあるか確認します。

非圧縮の Spartan-3A XC3S700A FPGA コンフィギュレーションビットストリームには 2,732,640ビット必要です。この数字を 8 で分割するとバイト数 341,580 バイトが算出されます。この数字を

1,024 で分割すると、キロバイト数 333.57 キロバイトが算出されます。 Atmel 社の AT45DB161Dシリアルフラッシュは 128 キロバイトのセクタを使用しています。したがって、単一の

XC3S700A コンフィギュレーションビットストリームは大 2.6 セクタまでを使用します。初

のビットストリームは常にアドレス 0 から開始します。後続の Spartan-3A/3AN/3A DSP マルチ

ブートビットストリームは、後続のフラッシュセクタバウンダリに配置される必要があります。

初のコンフィギュレーションビットストリームの後で、使用可能な後続のバウンダリは 16 進数

アドレス 0x60000 から開始します。 2 つ目のビットストリームをこのアドレスまたは後続する任

意のセクタバウンダリに配置します。ビットストリームが 0x60000 にある場合、 3 つ目のビット

ストリームは 0xC0000 から開始します。


16. iMPACT は、現在の設定の概要を示します (図 14-16)。 [Finish] をクリックします。

図 14-16 : PROM の設定を確定

UG332_c14_15_082006

16



UG332 (v1.4) 2008 年 7 月 1 日


17. 初の FPGA ビットストリームを追加します (図 14-17)。これは、 FPGA の電源起動時、また

は PROG_B ピンが Low にパルスされた場合に常に読み込まれるデザインです。これは、マル

チブート動作中に CWDT (コンフィギュレーションウォッチドッグタイマ) が期限切れに

なった場合に自動的に読み込まれるデフォルトのビットストリームです。

図 14-17 : 初 (デフォルト ) のコンフィギュレーションビットストリームの選択

UG332_c14_16_082106

1718

1920




18. 初の FPGA コンフィギュレーションビットストリームを選択します。


20. [No] をクリックします。

21. 2 つ目の FPGA コンフィギュレーションビットストリームに対して手順 17 から 20 を実行し

ます。

22. 3 つ目の FPGA コンフィギュレーションビットストリームを追加します (図 14-18)。

図 14-18 : 3 つ目に読み込まれるマルチブートコンフィギュレーションビットストリームの選択

UG332_c14_17_082106

2223

24

25

26



UG332 (v1.4) 2008 年 7 月 1 日


23. 3 つ目の FPGA コンフィギュレーションビットストリームを選択します。


25. [No] をクリックします。

26. ファイルの選択が完了しました。 [OK] をクリックします。

27. iMPACT は FPGA コンフィギュレーションビットストリームファイルが PROM に占める割

合を示します (図 14-19)。 [Generate File] をダブルクリックします。GG

28. iMPACT は、手順 6 で指定したファイル形式および拡張子で、手順 7 で指定した名前を用いて

PROM ファイルの生成を完了します。ファイルは、現在のフォルダに作成されます。また、

「PROMGen レポートファイル」も作成されます。

コンフィギュレーションのフォールバックSpartan-3A、 Spartan-3AN、および Spartan-3A DSP ファミリには、コンフィギュレーションがエラーになると自動的に「フォールバック」し、コンフィギュレーションを再開するロジックが含まれています。これらの機能は、「ライブ」でフラッシュを更新する機能を FPGA に含める場合 ( 特にフィールドで更新されるアプリケーションなどのマルチブートアプリケーションでの更新エラー回避 ) に有益です。次の 2 つのイベントがデバイスフォールバックの原因となる可能性があります。

1. コンフィギュレーション同期ワード AA99 の出現前のタイムアウト ( フォールバックは常に有効 )

2. CRC エラー ( フォールバックはオプションで有効にできる )

図 14-19 : 設定されたパラメータで PROM ファイルを生成

UG332_c14_18_082106

2728



コンフィギュレーションのフォールバック

CWDT (コンフィギュレーションウォッチドッグタイマ) およびフォールバッグ

Spartan-3A/3AN/3A DSP FPGA には、CWDT (コンフィギュレーションウォッチドッグタイマ) が含まれています。 CWDT は、次のような誤ったコンフィギュレーション動作を防止します。

• 無効な開始位置へのコンフィギュレーションまたはマルチブート動作

• 有効な開始位置へのコンフィギュレーションまたはマルチブート動作で、無効なビットスト

リームを読み込んだ場合

CWDT は 16 ビットのカウンタで、CCLK コンフィギュレーションクロック信号によってクロック

されます。どのような FPGA コンフィギュレーション動作においても (電源投入、PROG_B パルス、

またはマルチブートイベントからの場合でも )、 CCLK クロックはも低い ConfigRate 設定 (約1MHz) から動作を開始します。 CWDT は、コンフィギュレーション開始後、64 キロバイトのクロッ

クサイクル (約 65ms) で時間切れになります。

マルチブート動作中に、 CWDT が時間切れになる前に FPGA が有効な同期ワードを検出できない場合、 FPGA は自動的にアドレス 0 に位置するデフォルトのビットストリームにフォールバックします。 FPGA はデフォルトのビットストリームから自動的にリコンフィギュレーションし、 SPI コンフィギュレーションモードを使用している場合は、適切な SPI フラッシュ読み出しコマンドを再送します。

CRC エラーおよびフォールバック

同様に、 Spartan-3A/3AN/3A DSP FPGA は、マルチブート動作から正しい同期ワードを保有する

ビットストリームに回復できますが、この場合、後で CRC エラーが発生します。この様な例として、

後続のマルチブートビットストリームの一部のみがフラッシュに書き込まれた場合が挙げられま

す。BitGen の Reset_on_err:Yes オプションを設定すると、 FPGA は自動的に初期化を再実行し、

初のコンフィギュレーションをアドレス 0 で再実行しますが、 CRC エラーが発生します。

Reset_on_err:Yes ビットストリームオプションは、後続のビットストリームの先頭に含まれることに留意してください。同期ワードのパターンが検出されたにも関わらず、データが破損しているために Reset_on_err:Yes ビットストリームオプションが確認できない場合は、デバイスはフォールバックしませんが、 INIT_B がコンフィギュレーションエラーを示し、リコンフィギュレーションを待機します。

フォールバックは 3 回まで可能

BPI および SPI モードでは、リコンフィギュレーションがエラーとなってフォールバックが 3 回実行

されると、FPGA は 4 回目のエラーで停止し、 INIT_B ピンが Low に駆動されます。 PROG_B ピンを

パルスするか電源を再投入するとコンフィギュレーションプロセスが初から再実行されます。

エラーとなったコンフィギュレーションをトラッキングしていたカウンタは、PROG_B がパルスさ

れたときか、電源が再投入されたときにのみリセットします。コンフィギュレーションの完了後は

リセットされません。 FPGA は、初のデザインが良い場合はコンフィギュレーションを停止しま

すが、マルチブートビットストリームが悪い場合は、マルチブートを４回実行してからコンフィ

ギュレーションを停止します。 SPI または BPI モードを介してコンフィギュレーションをしている

場合で、BitGen の Reset_on_err:Yes オプション使用時には、成功したコンフィギュレーションとエ

ラーになったコンフィギュレーションのいかなる組み合わせでも、その期間に関わらず、コンフィ

ギュレーションが 4 回エラーとなった後で停止します。リコンフィギュレーションには PROG_Bのアサートまたは電源の再投入が必要です。必要であれば、PROG_B をアサートしてコンフィギュ

レーションをリセットできるようにしておくと便利です。



UG332 (v1.4) 2008 年 7 月 1 日


高度な機能

マルチブートコンフィギュレーションメモリの種類の切り替え

Spartan-3A/3AN/3A DSP マルチブート機能は、コンフィギュレーションモード間 (異なる種類の外

部メモリ ) にジャンプする高度な機能も提供しています。たとえば、 Spartan-3A/3AN/3A DSPFPGA アプリケーションは、初は SPI シリアル PROM からコンフィギュレーションでき、その

後パラレル NOR フラッシュの指定された位置からマルチブートを実行できます。

図 14-20 に示すように、マルチブートイベント中には、 Spartan-3A/3AN/3A DSP の内部コンフィ

ギュレーションコントローラがどの FPGA コンフィギュレーションモードを実行するかが決定し

ます。 FPGA は、M[2:0] モードセレクトピンに物理的に定義されたモードセレクト値をデフォル

トで使用します。同様に、FPGA のモードピンがマスタ SPI フラッシュモードに指定されている場

合は、コントローラは関連する FPGA ピンによって定義された変数セレクト値 VS[2:0] に作用する

読み出しコマンドを使用します。

しかし、 MODE_REG レジスタで制御ビットに NEW_MODE = 1 を設定すると、内部コンフィギュ

レーションコントローラは BOOTMODE ビットで指定されたコンフィギュレーションモードを

使用します。マスタ SPI フラッシュモードを指定するのに BOOTMODE = 001 である場合、コント

ローラは、 GENERAL2 レジスタの上位バイト [15:8] で指定された読み出しコマンドを使用し、

GENERAL2 の残りの下位バイトレジスタは、24 ビットのマルチブートアドレスの上位 8 ビットを

供給します。BPI フラッシュモードを指定するのにBOOTMODE = 010 である場合、GENERAL2 レジスタの下位 10 ビットが、26 ビット BPI マルチブートアドレスの上位 10 ビットとなります。い

ずれの場合も、 GENERAL1 レジスタがマルチブートアドレスの下位 16 ビットを供給します (273ページの「後続のマルチブートコンフィギュレーションアドレスの指定」参照)。



コンフィギュレーションのフォールバック

図 14-20 : Spartan-3A/3AN/3A DSP マルチブートコンフィギュレーションモードの制御

M2 M1 M0 131415

M2

M1

M0

VS2

VS1

VS0

0

1

0

1

BOOTMODE GENERAL2

[7:0]

M[2:0]

SPI Read Command

FPGA Mode Select

Internal Configuration Controller

NEW_MODE

FPGA

Va

rian

t S

ele

ct P

ins

Mo

de

Se

lect

Pin

s

UG332_c14_02_110507

0 = From Pins1 = From Mode Register

8

ReadCmdLookup



UG332 (v1.4) 2008 年 7 月 1 日




基本的な FPGA ハードウェアレベルのセキュリティオプション

第 15 章

FPGA デザインの保護

プロセッサと同様に、 Spartan®-3 ジェネレーション FPGA は、コンフィギュレーション情報 (すな

わちアプリケーションプログラム) を外部メモリソースから受信します。外部インターフェイスが

露出しているため、プロセッサコードおよび FPGA ビットストリームはコピーおよび複製に対して

脆弱です。

プロセッサとは異なり、FPGA アプリケーションには、単純な「リバースアセンブラ」がありませ

ん。プロセッサには、定義済みの固定された命令セットおよび命令長があり、プロセッサ向けのリ

バースアセンブラをわかりやすいタスクにしています。しかし、FPGA デザイン全体をリバースエンジニアリングし、人が理解できる形に変換するのは大変困難です。 FPGA コンフィギュレーショ

ンビットストリームには、何百万もの相互関係を持つビットが含まれています。さらに、ザイリン

クスのビットストリーム形式は専用かつ機密です。

FPGA ビットストリームのリバースエンジニアリングは困難ですが、内在する機能を理解せずに、

FPGA ビットストリームを直接コピーすることは、比較的単純です。本章では、デザインを複製から

守り、さらに FPGA にインプリメントされた IP (知的財産) コアを保護するために使用可能で低コ

ストなソリューションについて説明します。

本章には、次のデザインセキュリティに関するトピックが含まれています。

• 305 ページの「基本的な FPGA ハードウェアレベルのセキュリティオプション」

• 308 ページの「デザインセキュリティの手法」

• 310 ページの「Spartan-3A/3AN/3A DSP 固有のデバイス識別子 (Device DNA)」

• 313 ページの「認証デザイン例」

• 322 ページの「FPGA コンフィギュレーションビットストリームプログラムの米国における法

的保護」


Spartan-3 ジェネレーション FPGA は、リードバックと呼ばれる機能により、高度なデバッグ機能を

提供しています。同様に、通常、FPGA ではすべてのコンフィギュレーション動作にアクセスできま

す。しかし、セキュリティが重要視されるアプリケーションでは、特に JTAG を介したリードバッ

ク機能およびコンフィギュレーション動作が、攻撃されるポイントになる恐れがあります。

しかし、 FPGA ビットストリームには、コンフィギュレーションおよびリードバック動作に対する

アクセスを制限するオプションがあります。デフォルトでは制限はなく、 JTAG ポートは常にアク

ティブで、コンフィギュレーションおよびリードバックにアクセス可能な状態となっています。

SelectMAP コンフィギュレーションインターフェイスもリードバックの実行に使用できます。こ

のインターフェイスは、デフォルトでは無効であり、BitGen の Persist:Yes オプションを設定しない

限り有効にはなりません。



UG332 (v1.4) 2008 年 7 月 1 日


コンフィギュレーション済みの FPGA のセキュリティ設定を解除する方法は、 PROG_B をアサー

トするか、電源を再投入して FPGA プログラムを初期化することです。

Spartan-3 および Spartan-3E のセキュリティレベル

表 15-1 に Spartan-3 および Spartan-3E FPGA で使用可能なセキュリティレベルを示します。

Spartan-3A/3AN/3A DSP FPGA では、表 15-2 に示すようにセキュリティレベルが 1 つ追加されて

います。

t

Spartan-3A/3AN/3A DSP のセキュリティレベル

Spartan-3A/3AN/3A DSP FPGA では、表 15-2 に示すようにセキュリティレベルが 1 つ追加されて

います。リードバック機能は、オプションで完全に無効にするか、ICAP (内部コンフィギュレーショ

ンアクセスポート ) を介した FPGA アプリケーションからの内部アクセス以外の機能を無効にで

きます。

ビットストリーム内でのセキュリティレベルの設定

ビットストリーム内でのセキュリティレベルの設定方法は 2 つあり、 ISE® ソフトウェア ProjectNavigator、または BitGen コマンドラインツールから設定します。

ISE ソフトウェア Project NavigatorFPGA ビットストリームにセキュリティレベルを設定します (図 15-1)。

表 15-1 : Spartan-3 および Spartan-3E のセキュリティレベル

セキュリティレベル

説明

なしデフォルト。コンフィギュレーションおよびリードバックの全機能へのアク

セスに制限なし

Level1 SelectMAP または JTAG ポートの一方から、リードバックの全機能を無効に

する

Level2 すべてのコンフィギュレーションおよび JTAG ポートから、コンフィギュ

レーションおよびリードバックの全機能を無効にする

表 15-2 : Spartan-3A/3AN/3A DSP BitGen のセキュリティレベル

セキュリティレベル

説明

なしデフォルト。コンフィギュレーションおよびリードバックの全機能へのアク

セスに制限なし

Level1SelectMAP または JTAG ポートの両方から、リードバックの全機能を無効に

する。 ICAP (内部コンフィギュレーションアクセスポート ) を介したリード

バックのみ許可

Level2 すべてのポートでリードバックの全機能を無効にする

Level3 すべてのコンフィギュレーションおよび JTAG ポートから、コンフィギュ

レーションとリードバックの全機能を無効にする




1. [Generate Programming File] を右クリックします。

2. [Properties] をクリックします。

[Process Properties] ダイアログボックスで、次のオプションを設定します (図 15-2)。

3. [Readback Options] カテゴリを選択します。

4. [Security] でアプリケーションの要件に適なセキュリティレベルの値を選択します。

図 15-1 : ISE Project Navigator からの BitGen オプションの設定

2

1

UG332_c1_04_120306

図 15-2 : BitGen のセキュリティオプション

4

3

5

UG332_c16_07_0918



UG332 (v1.4) 2008 年 7 月 1 日


BitGen コマンドラインツール

セキュリティオプションは、次に示す BitGen コマンドラインを用いた場合でも使用できます。

表 15-1 または表 15-2 に使用可能なセキュリティオプションを Spartan-3 ジェネレーション FPGAファミリごとに記載します。表 15-3 には、ISE Project Navigator を使用して入力したオプションと

BitGen コマンドラインオプションの関連性を示します。リードバックを無効にするコマンドライ

ンの例を次に示します。

bitgen -g Security:Level1 [remaining options]

デザインセキュリティの手法

表 15-4 に概要を示すように、ザイリンクスプログラマブルロジックデバイスには、さまざまなデ

ザインセキュリティの手法が組み込まれています。ザイリンクスは、それぞれの製品ファミリでこ

れらの各セキュリティオプションを導入しています。

Spartan-3 ジェネレーション FPGA では、認証と呼ばれる新しいオプションを導入し、これについて

は本章全体を通して説明します。

表 15-3 : ISE Project Navigator および BitGen オプションの関連性

値Spartan-3/

Spartan-3E FPGA

Spartan-3A/3ANSpartan 3A DSP

FPGA

リードバックおよびリコンフィギュレーションを

有効にする (デフォルト )なしなし

リードバックを無効にする Level1 Level1

リードバックおよびリコンフィギュレーションを

無効にする

Level2 Level3

表 15-4 : プログラマブルロジックセキュリティオプションの比較

セキュリティビット暗号化デザイン認証

セキュリティオプションを使用するザイ

リンクス製品ファミリザイリンクス CPLD

Virtex®-II、 Virtex-II Pro、 Virtex-4、 Virtex-5

FPGA


(Spartan-3/3E FPGA に類似モードあり )

保護された後で、ビットストリームまたは

プログラミングファイルは表示されるかいいえ

いいえ。暗号化された

形になる

はい。認証されたシステ

ム以外で使用不可

セキュリティの手法はビットストリーム (デザイン) にセキュリティを提供するか

はいはいはい

認証されていないか、暗号化されていない

ビットストリームが FPGA に読み込まれた

場合の対応不適用


ンしない

動作は FPGA アプリ

ケーションで指定

( 「認証エラーを扱う方

法」参照)

セキュリティの手法にアプリケーション

データを保護するオプションがあるかいいえいいえはい



デザインセキュリティの手法

セキュリティビット

シンプルなマイクロコントローラと同様に、複雑な PLD (CPLD) デザインは、チップ上の不揮発性

メモリにプログラムされます。 CPLD およびマイクロコントローラは通常、セキュリティビットま

たは内部メモリアレイをロックするビットを提供し、アレイの読み出しを防止します。アレイを

ロックすることで、デザインが簡単にコピーされてしまうことを防ぎます。

暗号化

一部の FPGA では、ビットストリームの暗号化を導入しています。基本的に暗号化は外部ビットス

トリームにスクランブルをかけ、ビットストリームを復号化する正しい「キー」を含む FPGA に読

み込まれなければ、それを使用できないようにします。暗号化に使用される回路は、通常、FPGA では専用の内蔵ファンクションで、貴重なシリコンスペースを使用してします。これは、暗号化機能

を使用しないアプリケーションにおいても同様です。

ザイリンクスの Virtex、Virtex-II Pro、Virtex-4、および Virtex-5 FPGA ファミリにはバッテリのバッ

クアップがあるので、暗号化は大変安全であると考えられています。

内蔵された暗号回路は FPGA ビットストリームのみを保護し、通常、コンフィギュレーション後に、

アプリケーションデータは保護しません。

暗号化の主なデメリットはキーの管理およびキーの分配です。

認証

デザイン認証はもう 1 つのセキュリティ手法であり、さまざまなアプリケーションで幅広く使用さ

れています。認証は、セキュリティビットおよび暗号化を使用する手法とはまったく異なります。

次に、認証機能を使用する日常的なアプリケーションの例を示します。

• ATM を使用する場合、銀行のカードを挿入し、暗証番号により ID を認証します。銀行用のカー

ドが盗難された場合でも、暗証番号がなければ使用できません。

• コンピュータネットワークにログオンする場合、ログイン名およびパスワードを入力します。

パスワードにより、 ID 認証がなされます。第三者が利用者のアカウントでネットワークにアク

セスするには、ログイン名とパスワードを知っている必要があります。

• ザイリンクス ISE 開発ソフトウェアを含む多くのソフトウェアプログラムでは、コンピュータ

上で動作する前に承認番号の入力が要求されます。 DVD のコピーは自由ですが、承認番号を入

力してロックを解除した場合のみ使用できます。

認証が理想的に効果を発揮するには、次の 2 つの基本的な性質を持つ ID または認証コードが必要

です。

1. 固有のものであること

2. 複製、コピーが困難であること

セキュリティの手法は、「デジタル著作権

管理」を提供するオプションを提供するかいいえいいえはい

技術的な制限チップ上に大容量の不揮

発性メモリが必要キーの管理

FPGA アプリケーショ

ンにデザイン認証のた

めのロジックが必要

表 15-4 : プログラマブルロジックセキュリティオプションの比較 (続き)

セキュリティビット暗号化デザイン認証



UG332 (v1.4) 2008 年 7 月 1 日


これらの要素のうち 1 つにでも弱点があると、セキュリティは危険にさらされます。たとえば、 ATMカードおよび暗証番号が第三者に盗まれた場合、お金は盗まれたも同然です。暗証番号は一旦知られる

と、簡単に覚えられ、悪用されてしまいます。これが、生体認証への移行の理由の 1 つです。単純な暗

証番号を盗むのは簡単ですが、目の虹彩や指紋の複製は、現在の技術では大変困難です。

Spartan-3A/3AN/3A DSP 固有のデバイス識別子 (Device DNA)各 Spartan-3A、 Spartan-3AN、および Spartan-3A DSP FPGA には、内蔵された固有のデバイス識

別子が含まれています。識別子は不揮発性で、FPGA 内に恒久的にプログラムされており、変更不可

能なため、改ざんされにくくなっています。

この識別子は Device DNA と呼ばれます。 FPGA アプリケーションは、図 15-3 に示す「Device DNAアクセスポート (DNA_PORT)」デザインプリミティブを使用して、識別子にアクセスします。

識別子の値

図 15-4 に示すように、Device DNA の値の長さは 57 ビットです。2 つの MSB ( 上位ビット ) は、

常に「1」および「0」です。残りの 55 ビットは、Spartan-3A/3AN/3A DSP FPGA に固有の値です。

動作

図 15-4 に、DNA_PORT デザインプリミティブの一般的な機能を示します。はじめに、FPGA アプ

リケーションは、図 15-3 に示す DNA_PORT プリミティブをデザイン内でインスタンシエートす

る必要があります。

Device DNA を読み出すには、FPGA アプリケーションは初に識別子の値を DNA_PORT 出力シ

フトレジスタに転送する必要があります。表 15-5 に示すように、 CLK の立ち上がりエッジで

READ 入力をアサートします。この動作により、57 ビットの識別子すべてを、出力シフトレジスタ

にパラレルに読み込みます。識別子の56 番目のビットは常に「1」であるため、 DOUT 出力も「1」になります。 READ 動作は SHIFT 動作に優先します。

識別子の値の読み出しを継続するには、表 15-5 に示すように CLK の立ち上がりエッジ前に SHIFTをアサートします。この動作により、出力シフトレジスタが内容を DOUT 出力にシフトします。

DIN 入力の値はシフトレジスタにシフトされます。

注意 : CLK が High の場合、不正な内部クロックエッジが発生するため、 SHIFT での Low から High への遷移を避けてください。理想的には、 CLK が Low の場合か、 CLK の立ち下が

りエッジでのみ SHIFT をアサートしてください。

図 15-3 : Spartan-3A/3AN/3A DSP DNA_PORT デザインプリミティブ

UG332_C13_05_081406

DIN DOUT

DNA_PORT

READ

SHIFT

CLK



Spartan-3A/3AN/3A DSP 固有のデバイス識別子 (Device DNA)

READ および SHIFT が Low の場合、出力シフトレジスタはその値を保持し、 DOUT は変更され

ません。

Spartan-3A スタータキットボードには、 Device DNA の値を読み出す方法を示すデザイン例があ

ります。

• Spartan-3A/3AN/3A DSP Device DNA リーダのデザイン例

japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#dna_reader

インターフェイスタイミング

表 15-6 に、DNA_PORT デザインプリミティブのインターフェイスタイミングを示します。 FPGAのスピードグレードに関わらず、タイミングは同一です。公式のタイミング値については、通常通

り関連するデータシートを参照してください。

図 15-4 : DNA_PORT の動作

5655540

0 155-bit unique device identifier (Device DNA)

Factory programmed, unchangeable

560DIN DOUT57-bit bit loadable shift register

READ=1

SHIFT=1

UG332_c15_01_110206

CLK

READ=0

表 15-5 : DNA_PORT の動作

動作 DIN READ SHIFT CLK シフトレジスタ DOUT

HOLD X 0 0 X 前回の値を保持前回の値を保持

READ X 1 X ↑↑ 57 ビットの ID をパラレルに読み込み

識別子の 56 番目

のビットは常に

「1」

SHIFT DIN 0 1 ↑ DIN をビット 0 にシフトし、シフトレジス

タの内容を DOUT にシフト

シフトレジスタ

の 56 番目の

ビット

メモ : X = don’t care↑= クロックの立ち上がりエッジ

表 15-6 : DNA_PORT インターフェイスタイミング

シンボル説明小大単位

tDNASSUCLK 立ち上がりエッジ前の SHIFT のセットアップ

タイム1.0 – ns

tDNASH CLK 立ち上がりエッジ後の SHIFT のホールドタイム 0.5 – ns

tDNADSUCLK 立ち上がりエッジ前の DIN のセットアップタイム

1.0 – ns


http://japan.xilinx.com/products/boards/s3astarter/reference_designs.htm#dna_reader



UG332 (v1.4) 2008 年 7 月 1 日


識別子のメモリ仕様

図 15-4 に、DNA 識別子メモリの一般的な特性を示します。固有の FPGA 識別子の値は、ワースト

ケースの推奨動作条件下での連続使用において、短で 10 年間保持されます。識別子は、表 15-5 に定義された READ 動作で読み出しできます。読み出しは小 3000 万サイクル実行され、これは

Spartan-3A/3AN/3A DSP FPGA の動作寿命にあてはめると、1 回の読み出し動作が約 11 秒ごとに

実行される計算になります。

拡張子の長さの延長

DNA_PORT プリミティブを使用するほとんどのアプリケーションでは、図 15-5a に示すように、

DIN データ入力をスタティック値に固定します。しかし、ほかのオプションもあります。

図 15-5b に示すように、 DOUT シリアル出力ポートを DIN シリアル入力ポートに接続して識別子

の長さを延長できます。この方法で、識別子は任意の長さまで延長できます。しかし、固有のビット

は 55 のみで、それを含む 57 ビットのパターンが反復されます。

FPGA ロジックリソースを使用して識別子に追加ビットを付加できます。図 15-5c に示すように、

FPGA は、DNA_PORT DIN シリアル入力を介して、追加ビットを挿入できます。ロジックリソー

スから提供される追加ビットは、追加の固定値、または Device DNA で算出された変数の形をとり

ます。

tDNADH CLK 立ち上がりエッジ後の DIN のホールドタイム 0.5 – ns

tDNARSUCLK 立ち上がりエッジ前の READ のセットアップ

タイム5.0 10,000 ns

tDNARH CLK 立ち上がりエッジ後の READ のホールドタイム 0 – ns

tDNADCKOCLK 立ち上がりエッジ後の DOUT の Clock-to-Output遅延

0.5 1.5 ns

tDNACLKF CLK 周波数 0 100 MHz

tDNACLKL CLK High 時間 1.0 • ns

tDNACLKH CLK Low 時間 1.0 • ns

表 15-6 : DNA_PORT インターフェイスタイミング (続き)

シンボル説明小大単位

表 15-7 : 識別子のメモリ特性

シンボル説明小単位

DNA_RETENTION データ保持、継続使用 10 年数

DNA_CYCLES 図 15-3 または JTAG ISC_DNA 読み出し

動作で定義された READ 動作の回数。

HOLD または SHIFT の影響を受けない

30,000,000 読み出し

サイクル



認証デザイン例

デバイス識別子への JTAG からのアクセス

FPGA の内部デバイス識別子および DIN 入力にシフトされたいかなる値も、ISC_DNA プリミティ

ブコマンドを使用し、 JTAG ポートを介して読み出すことができます。これは 1532 であるため、

ISC_DNA 命令が発酵される前に ISC_ENABLE がロードされている必要があります。

図 15-4 に示す識別子の 56 番目のビットは、デバイスが Shift-DR ステートに入ったとき、

ISC_DNA コマンドの直後に TDO JTAG 出力に送信されます。 JTAG コントローラが Shift-DR スステートのままの状態で、残りの Device DNA ビットおよびレジスタへの入力データは順番にシフ

ト出力されます。

デバイス識別子への iMPACT からのアクセスISE 10.1 以降の iMPACT ソフトウェアでも、 Device DNA の値を確認できます。バッチコマンド「readDna -p <position>」を使用して、 FPGA から Device DNA を読み出し可能です。


認証は、次に述べるようにアプリケーションの中でさまざまな形をとります。これらの例の一部は

付属 PROM からコンフィギュレーションされ、ほかは FPGA にダウンロードされます。

• 314 ページの「Spartan-3A/3AN/3A DSP FPGA : Device DNA によるコンフィギュレーション

PROM のインプリンティングまたはウォーターマーキング」

• 315 ページの「Spartan-3E FPGA : 汎用フラッシュ PROM のセキュリティ機能を利用」

• 317 ページの「Spartan-3A/3AN/3A DSP FPGA : ダウンロードされたデザインの認証」

• 318 ページの「外部の保護された PROM を用いる FPGA デザインの認証」

図 15-5 : DIN 入力のオプション

DIN DOUT

DNA_PORT

READSHIFTCLK

DIN DOUT

DNA_PORT

READSHIFTCLK

a) Shift in constant b) Circular shift

c) Bitstream specific code UG332_c15_02_120106

DIN DOUT

DNA_PORT

READSHIFTCLK

Application Code

DIN DOUTREADSHIFTCLK

READSHIFT

CLK



UG332 (v1.4) 2008 年 7 月 1 日


Spartan-3A/3AN/3A DSP FPGA : Device DNA によるコンフィギュレーション PROM のインプリンティングまたはウォーターマーキング

図 15-6 に示す Spartan-3A/3AN/3A DSP FPGA は、マスタコンフィギュレーションモードの 1 つを用い、関連するコンフィギュレーション PROM からコンフィギュレーションします。 PROM には、FPGA コンフィギュレーションビットストリームおよびあらかじめ作成された認証チェック値

の両方が含まれます。 PROM には特別な機能は不要で、FPGA ビットストリームおよび認証チェッ

ク値を含むのに十分な容量のメモリのみが必要です。 Spartan-3A/3AN/3A DSP FPGA には、内部に

固有の Device DNA 値があります。

電源投入時、または PROG_B が Low にパルスされると、FPGA は通常通りコンフィギュレーショ

ンを実行します。

図 15-7 に示すように、 FPGA アプリケーションの一部には、 PROM にプログラムされたビットス

トリームが、関連する Spartan-3A/3AN/3A DSP FPGA 上で動作する権限を与えられているか認証

する回路があります。実際には、 Device DNA および認証チェック値は両方とも複数ビットバイナ

リ値です。しかし、わかりやすくするために、この例では値にシンボルを用いています。この例では、

FPGA の Device DNA は「Blue」であり、コンフィギュレーション PROM はチェック値「Blueberry」でプログラムされています。

コンフィギュレーション終了後、 FPGA は PROM に含まれる値が FPGA アプリケーションの予測

値と一致するかチェックします。この例では、 FPGA は「Blueberry」が確実に「Blue」であること

を認証します。PROM から読み込まれたビットストリームは認証され、FPGA アプリケーションで

は全動作が有効になります。

悪用を試みる第三者が認証された PROM のコンテンツ (図 15-7 参照) をコピーし、同様なサイズの

異なる Spartan-3A/3AN/3A DSP FPGA で使用した場合どうなるでしょうか。 PROM 内のチェック

図 15-6 : Spartan-3A/3AN/3A DSP FPGA が通常通りコンフィギュレーションを実行

図 15-7 : Spartan-3A/3AN/3A DSP FPGA による PROM データの Device DNA を用いた認証

Spartan-3A/3AN/3A DSP FPGA Configuration PROM

Device DNA

FPGA BitstreamFPGA Fabric

Authentication Check Value

UG332_c16_03_040107

UG332_c16_04_040107


FPGA BitstreamFPGA ApplicationValid

PROM?

BlueberryBlue

OK




値が FPGA アプリケーションの予測値と一致しない場合、FPGA アプリケーションがこの認証され

ない PROM データの扱い方を決定します。 319 ページの「認証エラーを扱う方法」に示すとおり、考

えられる筋書きは数多くあります。この例では、 FPGA アプリケーションが「Bulueberry」は

「Yellow」ではないと判断したため、 PROM データはエラーとなります。

Spartan-3E FPGA : 汎用フラッシュ PROM のセキュリティ機能を利用

Spartan-3A/3AN/3A DSP FPGA のみが、内部の固有識別子機能をサポートします。この機能は

Spartan-3 または Spartan-3E FPGA では使用できません。しかし、 Spartan-3E および Spartan-3FPGA は、それぞれのデバイス ID の値を持つ汎用のフラッシュ PROM を用いた同様の認証手法を

サポートしています。表 15-8 にデバイスの例を示します。ほかにもこのようなデバイスが存在する

可能性があります。識別子は、特定のフラッシュ PROM ファミリ内で、通常は大型集積度のデバイ

スでのみ使用可能です。識別子のサイズはベンダーおよび製品ファミリによって 64 ビットから

256 バイトまでと大きく異なります。同様に、一部のデバイスには、固有の ID のサイズを拡張する

ために使用可能なユーザー定義のフィールドがあります。

図 15-8 : 不正なコピーを使用した場合の認証のエラー

UG332_c16_06_040107


FPGA BitstreamFPGA ApplicationValid

PROM?

BlueberryYellow

FAIL!

表 15-8 : 固有の識別子が内蔵されたフラッシュ PROM の例

ベンダーファミリデータ形式容量固有の ID フィールド

ユーザーフィールド

STMicro (Numonyx) M29W パラレル 16Mb 以上 64 ビット –

Spansion S29A パラレル 32Mb 以上256 バイト

(ESN) –

Atmel AT45DBxxxD シリアルすべて 64 バイト 64 バイト

Atmel AT45BV パラレル 8Mb 以上 64 ビット 64 ビット

Intel (Numonyx)

Embedded Flash

(J3 v. D)パラレルすべて 64 ビット 64 ビット

Intel (Numonyx) S33 シリアルすべて 64 ビット

64 ビット + 3,920 ビット

Macronix MX29 パラレル 32Mb 以上

128 ワードまた

は 64 キロバイ

ト

–

http://www.st.com/stonline/products/families/memories/fl_nor_emb/fl_m29.htm

http://www.spansion.com/flash_memory_products/floating_gate.html


http://www.atmel.com/dyn/products/devices.asp?family_id=624#702



http://www.intel.com/design/flcomp/prodbref/s33.htm

http://www.macronix.com/QuickPlace/hq/PageLibrary48256F55002C90A5.nsf/h_Toc/75d338438656550a48256f5500408bf7/?OpenDocument



UG332 (v1.4) 2008 年 7 月 1 日


図 15-9 に、Spartan-3E FPGA およびデバイス識別子が内蔵された汎用フラッシュ PROM の認証例

を示します。この例では、コンフィギュレーション PROM は、固有の識別子を含む必要があります。

また、 PROM には、このインプリメンテーションで使用される、 FPGA コンフィギュレーション

ビットストリームおよび認証チェック値も含まれます。

電源投入時、または PROG_B が Low にパルスされると、FPGA は通常通りコンフィギュレーショ

ンを実行します。

図 15-10 に示すように、FPGA アプリケーションの一部には、PROM にプログラムされたビットス

トリームに読み込み権限があるか認証する回路があります。 PROM の Device ID および認証チェッ

ク値は両方とも複数ビットバイナリ値です。しかし、わかりやすくするために、この例では値にシ

ンボルを用いています。 PROM のデバイス ID は「Blue」であり、コンフィギュレーション PROMはチェック値「Blueberry」でプログラムされています。フラッシュ ID およチェック値は、実用に

耐えうる大の大きさにする必要があります。ビット数が多いと、干渉に用いるデバイス、または

FPGA 外の識別子およびチェック値へのアクセスを阻止するデバイスを使用した第三者による攻

撃を妨ぐことができます。干渉に用いるデバイスは、認証された PROM からの信号をまねます。この手法には、追加コンポーネントと新しい PCBが必要で、適切な防御手段としての更なる開発、お

よびコンポーネントに関わるコストが必要となります。

FPGA の認証済みのアプリケーションが大きなデータフィールドまたはチェック値にアクセスす

る場合、介入に用いるデバイスにはより高い性能が求められ、結果としてより高価になります。この

弱点は、FPGA 内部から安全にアクセスされる Spartan-3A/3AN/3A DSP の Device DNA のメリッ

トを際立たせます。

コンフィギュレーション終了後、 FPGA は PROM に含まれる値が FPGA アプリケーションの予測

値と一致するかチェックします。この例では、 FPGA は「Blueberry」が確実に「Blue」であること

図 15-9 : 識別子を保有する汎用フラッシュ PROM を用いた Spartan-3E FPGA 認証例

図 15-10 : Spartan-3E FPGA が PROM のデバイス ID を用いて PROM データを認証

Spartan-3E FPGA Configuration PROM with Device ID

FPGA Bitstream

FPGA Fabric


Device ID

UG332_c16_08_100406

UG332_c16_09_100406

Spartan-3E FPGA

FPGAApplication

ValidPROM?

Configuration PROM with Device ID

FPGA Bitstream

Blueberry

Blue

OK




を認証します。PROM から読み込まれたビットストリームは認証され、FPGA アプリケーションで

は全動作が有効になります。

Spartan-3E スタータキットボードには、この手法を示すデザイン例があります。同じ手法が

Spartan-3A、 Spartan-3AN、 Spartan-3A DSP FPGA にも適用されます。

• Spartan-3E FPGA の低コストなデザイン認証

japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#authentication

Spartan-3A/3AN/3A DSP FPGA : ダウンロードされたデザインの認証

認証は FPGA デザインのダウンロード時にも機能します。図 15-11 では、マイクロプロセッサ、マ

イクロコントローラ、または JTAG テスタなどのインテリジェントホストが Spartan-3A/3AN/3ADSP FPGA にビットストリームをダウンロードしています。ビットストリームはシステム内の任意

の場所 (ローカルメモリまたはディスクドライブのいずれか) に保存されるか、あるいはネット

ワーク接続を介して入手されます。ダウンロードされた FPGA アプリケーションには、まだ完全に

認証されていませんが、認証プロセスにより部分的にサポートされています。

図 15-12 では、インテリジェントホストが、FPGA ファブリックまたは FPGA JTAG ポートを介し

て FPGA の Device DNA 識別子を読み出します。ホストは Device DNA の値を用いて、認識チェッ

ク値をローカルで算出するか、チェック値を生成あるいは認証済みデバイスの一覧から値を検索す

る外部ホストにアクセスします。

図 15-13 では、インテリジェントホストは FPGA に認証チェック値の結果を送り返しています。その後、FPGA はこの値および Device DNA の値を使用してビットストリームを認証します。認証さ

れると、 FPGA アプリケーションの全動作が有効になります。

図 15-11 : インテリジェントホストが Spartan-3A ビットストリームをダウンロード

図 15-12 : ホストが Device DNA を読み出し、認証値を生成


Device DNA

FPGA Fabric

Intelligent Host

FPGA Bitstream

UG332_c16_11_040107

UG332_c16_12_040107



FPGA Fabric

Intelligent Host

FPGA Bitstream

Device DNA

http://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm#authentication



UG332 (v1.4) 2008 年 7 月 1 日


外部の保護された PROM を用いる FPGA デザインの認証

認証の手法は、外部の保護された PROM を用いるすべての FPGA で使用できます。ザイリンクス

では、図 15-14 に示す Dallas Semiconductor/Maxim 社の DS2432 SHA-1 Secure EEPROM を用い

た例を提供しています。この手法はブロック RAM を持つすべてのザイリンクス FPGA ファミリで

使用できます。

通常、 FPGA は、コンフィギュレーション PROM からコンフィギュレーションします。または、

FPGA ビットストリームはスレーブコンフィギュレーションモードの 1 つを用いてダウンロード

できます。

FPGA アプリケーションは、外部 DS2432 secure EEPROM に通信する認証コアを含みます。攻撃妨

害のためにランダムな数字および SHA-1 を使用して FPGA および EEPROM 間を認証します。認

証がエラーになった場合、 FPGA アプリケーションは無効になります。同様に、 FPGA アプリケー

ションは、通常動作中に随時デザインを再認証できます。

このアプリケーションの詳細は、ザイリンクスアプリケーションノート : XAPP780 を参照してく

ださい。 Spartan-3E スタータキットボードには、必要なコンポーネントがすべて含まれています。

• XAPP780 : 『Dallas Semiconductor/Maxim DS2432 セキュア EEPROM を使用した FPGA IFFコピープロテクション』


• 『DS2432 1Kb Protected 1-Wire EEPROM with SHA-1 Engine』http://www.maxim-ic.com/quick_view2.cfm/qv_pk/2914

図 15-13 : ホストが認証値を書き込み、 FPGA アプリケーションを有効にする

UG332_c16_13_040107


FPGA Fabric

Intelligent Host

FPGA Bitstream Valid

PROM?

OK

Device DNA


図 15-14 : SHA-1 Secure EEPROM を使用した FPGA 認証

OISOIS

Authentication Core1 Block RAM~100 Slices

FOE DESIGNDISABLE

CHECKREQUESTIFF

FPGAApplication

Bitstream

UG332_c16_10_120406

FPGA

SecureEEPROM

DS2432

680 Ω

+3.3V

ConfigurationPROM





http://www.maxim-ic.com/quick_view2.cfm/qv_pk/2914


認証エラーを扱う方法

• Spartan-3E スタータキット


アプリケーションノートまたはデザイン例でサポートされていませんが、類似するセキュリティ機

能を持つ外部コンポーネントを用いた、次のような同様のソリューションがあります。

• STMicroelectronics KryptoTM Secure Parallel Flash Memorieshttp://www.st.com/stonline/products/families/memories/fl_nor_emb/fl_m28w_fs.htm

• Atmel Crypto and Secure Memorieshttp://www.atmel.com/products/SecureMem/

認証エラーを扱う方法

Spartan-3 の認証手法の長所の 1 つは、設計者およびアプリケーションが認証エラーに対応する適

な方法を選択できることです。次を含む機能の制限が可能です。

• 機能停止

• 限られた機能のみ使用可能

• タイムアウトを設けて全機能を一定時間使用

• 不正に対する防御

機能停止

アプリケーションによる、認証されなかったコピーに対するも単純な対応方法は機能の停止です。

これは、次に述べるような FPGA に既存の機能を使用して容易に達成できます。

• STARTUP デザインプリミティブにグローバルセット / リセット (GSR) 信号をアサートし、す

べてのフリップフロップリセットをホールドします。詳細は 267 ページの「スタートアップ

(STARTUP)」を参照してください。 GSR を駆動する信号は、ロジックベースのラッチか、

SRL16 シフトレジスタからでなければならず、これらはいずれも GSR 信号からの影響を受け

ません。

• STARTUP デザインプリミティブにグローバルトライステート制御をアサートし、すべての出

力ピンをハイインピーダンス (Hi-Z) にします。

• BUFGCE グローバルクロックプリミティブを使用してグローバルクロック信号を無効にし

ます。 BUFGCE グローバルクロックプリミティブは、イネーブル入力を保有し、デザイン内

でクロック信号が分配されるのを防ぎます。

• DCM (デジタルクロックマネージャ ) にリセット入力をアサートします。

• セットまたはリセット入力を CLB (コンフィギャブルロジックブロック ) の主要ロジックに

駆動します。

• ゲート信号を使用して CLB の主要ロジックを無効にします。

• クロックイネーブル入力を使用し、 CLB フリップフロップを選択して無効にします。

• 上記すべてまたはいずれかを使用します。

この手法のデメリットは、攻撃者に侵入が成功したかどうかをすぐに報告してしまうことです。

限られた機能のみ使用可能

限られた機能のみ使用可能にすると、部分的あるいは基本的な機能が使用できます。この手法によ

り、サードパーティーのテスト機関や委託製造業者が認証されなかったシステムを構築し、テスト



http://www.st.com/stonline/products/families/memories/fl_nor_emb/fl_m28w_fs.htm

http://www.atmel.com/products/SecureMem/



UG332 (v1.4) 2008 年 7 月 1 日


できるようになります。この手法では、委託製造業者はコンフィギュレーション PROM を製造でき

ますが、認証機能は与えられないため、過剰構築を防ぎます。

「機能停止」に示す手法の 1 つまたはそれ以上を用いて、主要な機能または特定の IP を無効にしま

す。オプションで、主要な機能の内容を低下させます。たとえば、通信データレートを下げること、

または画面の解像度を下げることなどが考えられます。

タイムアウトを設けて全機能が使用可能

この手法では、認証されなかったデザインの全機能が一定時間使用できます。この手法は、サード

パーティのテスト機関または委託製造業者がシステムのテストを完了するのに全機能が必要な場合

にも有益です。しかし、製造委託業者に認証されたシステムのコピー作成権限がないため、過剰構

築を防止できます。

また、タイムアウト機能はシステムに対する攻撃を大幅に困難にします。停止する前にシステムが

機能する時間がわずかである場合、システムの攻撃に必要な時間が大幅増加します。同様に、ランダ

ムなタイムアウト値を使用すると、攻撃者にとってシステム内に侵入したのか、またはシステム内

に問題があるのかどうかの判断が困難になります。

アクティブディフェンス

不正なコピーに対する保護の終レベルは、アクティブディフェンスです。アクティブディフェン

スには、アプリケーション要件によってさまざまなものがあります。たとえば、アプリケーションは

認証がエラーとなった回数をトラックできます。エラーの回数があらかじめ設定したしきい値に到

達すると、アプリケーションはコンフィギュレーション PROM の消去または PROM 内のセクタの

恒久的なロックダウンなどの、より徹底的な保護手法を用いるようになります。

認証アルゴリズム

そもそも認証アルゴリズムとは機密事項です。認証プロセスでは、認証アルゴリズムまたは認証値

のどちらかが機密事項である必要があります。 Spartan-3A/3AN/3A DSP の Device DNA またはデバイス ID を持つフラッシュ PROM を使用した例では、認証アルゴリズムが機密事項でなければな

りません。

なぜならば、認証アルゴリズムは FPGA ロジックを使用してインプリメントされ、このアルゴリズ

ムは柔軟で変更できるためです。アルゴリズムは保護されるアプリケーションの要件のみに従い、

より単純、または複雑にします。アルゴリズムはデザインリリース間またはバージョン間で変更可

能です。同様に、複数の異なる認証チェックが同じアプリケーションに共存できます。この手法で

は、アプリケーションの要件に従ってセキュリティのコストおよび複雑性を調整できます。

製造ロジスティックス

認証は、特に委託製造業者により製造される量産アプリケーションで、製造ロジスティクスを単純

化します。

• FPGA 内にプログラムが必要な特別なキーはありません。 FPGA の Device DNA、PROM の固

有 ID、または両方に PROM が密接に結び付くまたは認証されるプログラミング手順がありま

す。しかし、この動作は FPGA ビットストリームに影響を与えません。

• FPGA ビットストリームはすべてのユニットで共通です。ビットストリームを特定の FPGAまたは一連の FPGA に一致させる必要はありません。認証手順は、ビットストリームのプログ

ラミングと完全に分離できます。



認証およびデバイス ID のその他の使用方法

• コンフィギュレーション PROM は量産可能です。量産中に、PROM を特定の FPGA または一

連の FPGA に一致させる必要はありません。認証は保護された設備、またはエンドカスタマの

サイトでの終的なシステムテストなどで随時実行できます。

• 先に述べた 320 ページの「限られた機能のみ使用可能」または 320 ページの「タイムアウトを

設けて全機能が使用可能」の手法を使用し、委託製造業者は過剰構築または不正コピーのリス

クなしで製品を構築およびテストできます。

認証およびデバイス ID のその他の使用方法

本章で述べた認証手法は、主に FPGA アプリケーションを保護します。しかし、これらの手法は、ア

プリケーション内でその他の目的で使用できます。

IP (知的財産) の保護

FPGA は IP コアを展開する共通の容器です。認証機能は不正なコピーから IP コアを守り、 IP ベン

ダーの大の懸念事項を解消します。上述の手法を使用してベンダーは主要な IP を保護できる一

方で潜在顧客は購入前に IP コアを試用できます。

また、 Spartan-3A/3AN/3A DSP FPGA の Device DNA は、完全なトレーサビリティーを提供して

いるため、IP ベンダーは、カスタマの購買量をトラックし、IP コアの特許権使用料を特定できます。

コードおよびデータのセキュリティ

Spartan-3A/3AN/3A DSP FPGA の Device DNA 識別子は、エンベデッドアプリケーション向けに

更なるセキュリティレベルを追加します。 Device DNA はエンベデッドプロセッサアプリケー

ションを保護するためにコードとデータの両方を暗号化および復号化するキーとなります。

図 15-15 に、MicroBlaze® プロセッサアプリケーションの例を示します。 Spartan-3A/3AN/3A DSPDevice DNA 識別子がコードとデータを暗号化および復号化するキーとなります。

FPGA コンフィギュレーションビットストリームプログラムの米国における法的保護

FPGA コンフィギュレーションビットストリームプログラムは、 United States Code (合衆国法典)の第 17 編、第 101 条の「computer program」 (コンピュータプログラム) に該当する可能性があり、

図 15-15 : Spartan-3A/3AN/3A DSP Device DNA のエンベデッド処理アプリケーションに

おけるキーとしての使用

MicroBlaze32-bit RISC

CPUCod

e D

ecry

pter

Dat

a E

ncry

pter

/D

ecry

pter

Device DNA

“Key”

Inst

ruct

ion

Mem

ory

Dat

a M

emor

y

UG332_c16_14_092806



UG332 (v1.4) 2008 年 7 月 1 日


この場合、著作権法保護の対象になります。また、このように規定された場合は、企業秘密としても

保護されます。

ザイリンクスでは、FPGA コンフィギュレーションビットストリームにおいて、著作権および企業

秘密保護の両方、あるいは一方の申請を希望する企業は、次の手順を考慮することを推奨します。

適切な著作権表示を FPGA 上に添付するか、 PCB 上で FPGA に隣接する位置に添付しサードパー

ティーに著作権があることを告知します。たとえば、スペースが限られているため、FPGA デバイス

上のこの表示は「2006 XYZ Company」とし、または PCB 上では「Bitstream © 2006 XYZ Company」とします。

ビットストリームプログラムの著作権申請を登録するために、 U.S. Copyright Office (米国著作権局)に申請書を提出します。

PCB のサイズを考慮し、必要であれば、ユーザーがビットストリームプログラムを会社の企業秘密

として申請していることを示す注意書きを添付します。 PCB に添付する陳述の例として次が挙げ

られます。「Bitstream proprietary to XYZ Company. Copying or other use of the bitstream programexcept as expressly authorized by XYZ Company is prohibited.」 ( 「ビットストリームの所有権は

XYZ 社に帰属します。XYZ 社から明確に授権された場合を除き、ビットストリームプログラムの

コピーまたは使用を禁じます。」 )

FPGA ベースのデザインに添付する資料、データブック、またはその他の文献には、適切な文書を

添付し、ユーザーによるビットストリームプログラムの著作権および企業秘密の申請をサードパー

ティーに知らせます。

たとえば、次のように表記します。「Bitstream ©2006 XYZ Company. All rights reserved. Thebitstream program is proprietary to XYZ Company and copying or other use of the bit- streamprogram except as expressly authorized by XYZ Company is expressly prohibited.」 ( 「Bitstream©2006 XYZ Company. All rights reserved. ビットストリームの所有権は XYZ 社に帰属します。

XYZ 社から明確に授権された場合を除き、ビットストリームプログラムのコピーまたは使用を禁

じます。」 )

サードパーティによる不正なコピーを証明するために、追加の非機能的なコードをビットストリー

ムプログラムの後に含める必要があります。したがって、サードパーティが適切な認証を受けず

にビットストリームをコピーし、コピーにこの非機能的なコードが表示されている場合、サードパー

ティはビットストリームを独自に開発したと主張できません。

これらは単なる提案であり、法的措置または上述の提案の結果に対してザイリンクスは陳述または

保証を一切いたしません。各エンドユーザー企業は、ビットストリームの法的保護方法および特定

の状況における上述の提案の適用について、弁護士に相談されることを推奨します。

追加情報追加情報は、次のザイリンクスウェブサイトを参照してください。

• ザイリンクスデザインセキュリティソリューションhttp://japan.xilinx.com/products/design_resources/security/index.htm

• ザイリンクス Spartan-3 ジェネレーション Device DNA セキュリティhttp://japan.xilinx.com/products/design_resources/security/devicedna.htm

• WP266 : 『Spartan-3 Generation FPGA を使用したセキュリティソリューション』http://japan.xilinx.com/support/documentation/white_papers/wp266.pdf

• WP267 : 『Spartan-3A/3AN/3A DSP FPGA のアドバンスセキュリティスキーマ』http://japan.xilinx.com/support/documentation/white_papers/wp267.pdf


http://japan.xilinx.com/products/design_resources/security/index.htm

http://japan.xilinx.com/products/design_resources/security/devicedna.htm




コンフィギュレーション中の CRC チェック

第 16 章

コンフィギュレーション CRCすべての Spartan®-3 ジェネレーション FPGA には、コンフィギュレーションビットストリームの

読み込み中にエラーがあった場合にフラグを出すように設計されており、32 ビットの CRC (巡回冗

長検査) 回路が内蔵されています。コンフィギュレーション CRC 回路は、コンフィギュレーション

ビットストリームで特に無効にされない限り、コンフィギュレーション中は常に有効です。 Spartan-3A/3AN/3A DSP FPGA では、コンフィギュレーション後もオプションで CRC 回路の動作を継続

できます。

コンフィギュレーション中の CRC チェック

コンフィギュレーションデータフレームの読み込み時に、 FPGA はコンフィギュレーションデー

タパケットから CRC 値を算出します。すべてのデータフレームの読み込み完了後、コンフィギュ

レーションビットストリームは FPGA に対して CRC のチェック命令を与え、続いて、 CRC の予

測値を送信します。 CRC チェックの値が一致すると、FPGA はスタートアップフェーズを実行して

コンフィギュレーションプロセスを継続します。 CRC 値が不一致の場合は、次に示すように

Spartan-3 ジェネレーションファミリによって動作が若干異なります。

Spartan-3 および Spartan-3E のコンフィギュレーション CRC エラー

FPGA によって算出された CRC 値が、ビットストリーム内の CRC の予測値と不一致の場合は、

FPGA は INIT_B ピンを Low に駆動してコンフィギュレーションを中断します。 CRC エラーが発

生した場合は、 HSWAP または HSWAP_EN ピンが Low になり、 CCLK 出力が High にプルアッ

プされない限り、 CCLK 出力はハイインピーダンス (Hi-Z) 状態になります。

コンフィギュレーション CRC はデフォルトで有効

CRC チェックはデフォルトでコンフィギュレーションビットストリームに含まれています

(CRC:Enable)。チェックは無効にできますが、細心の注意を払って実行する必要があります。 CRCチェックを無効にすると、誤ったコンフィギュレーションデータフレームを読み込み、デザインで

の不適切な動作あるいは FPGA の損傷を引き起こす可能性があります。

CRC の漏れ

コンフィギュレーションビットストリームの送信エラーが CRC チェックで検知されないことがあ

ります。ダブルクロッキングのようなクロックエラーにより、ビットストリームパケットとコン

フィギュレーションロジック間の同期が失われる場合があります。同期に失敗すると、CRC チェッ

クのコマンドを含む、それに続くすべてのコマンドが認識されません。この場合、 CRC が無視され

るため、コンフィギュレーションは FPGA の DONE ピンが Low で、かつ INIT_B ピンが High の状態でエラーになります。 Spartan-3A/3AN/3A DSP の BPI モードでは、アドレスカウンタでは結

果的にオーバーフローまたはアンダーフローが発生してラップアラウンドが起こり、 BitGen の



UG332 (v1.4) 2008 年 7 月 1 日

第 16 章 : コンフィギュレーション CRC

Reset_on_err:Yes オプションが設定されている場合は、終的にリコンフィギュレーションがトリ

ガされます。

Spartan-3A/3AN/3A DSP のコンフィギュレーション CRC エラーおよびコンフィギュレーションウォッチドッグタイマ

Spartan-3A/3AN/3A DSP FPGA には、CWDT (コンフィギュレーションウォッチドッグタイマ) 機能が含まれます。 FPGA がマスタモードの 1 つでコンフィギュレーションされ、 BitGen の

Reset_on_err:Yes オプションが設定されている場合は、 Spartan-3A/3AN/3A DSP FPGA は初期化

を自動的に再実行し、コンフィギュレーション中に CRC エラーが発生したときには、リコンフィ

ギュレーションを試行します。 BPI および SPI モードでは、リコンフィギュレーションが 3 回エ

ラーになると FPGA は停止し、INIT_B ピンを Low に駆動します。 HSWAP または HSWAP_EN ピンが Low になり、 CCLK 出力が High にプルアップされない限り、 CCLK 出力はハイインピーダ

ンス (Hi-Z) 状態になります。 PROG_B ピンをパルスするか、電源を再投入するとコンフィギュレー

ションプロセスが初から再実行されます。 JTAG インターフェイスは応答可能で、デバイスも有

効ですが、 BPI/SPI インターフェイスは動作できない状態にあります。

エラーとなった 3 回のコンフィギュレーションをトラッキングしていたカウンタは、PROG_B がパ

ルスされた場合か、電源が再投入されたときにのみリセットされます。正常なコンフィギュレーショ

ン完了後にはリセットされません。 SPI または BPI モードでコンフィギュレーションをしている場

合で、BitGen の Reset_on_err:Yes オプションを使用時には、成功したコンフィギュレーションとエ

ラーになったコンフィギュレーションのいかなる組み合わせでも、その期間に関わらず、コンフィ

ギュレーションが 3 回エラーとなった後で停止します。リコンフィギュレーションには PROG_Bのアサートまたは電源の再投入が必要です。必要であれば、PROG_B をアサートしてコンフィギュ

レーションをリセットできるように設計しておくと便利です。

堅牢な CCL (CMOS コンフィギュレーションラッチ)FPGA コンフィギュレーションビットストリームは堅牢な CCL (CMOS コンフィギュレーション

ラッチ) に保存されます。 CCL はスタティック RAM (SRAM) と同様に読み出しおよび書き込みで

きますが、安定性を主としてデザインされ、電圧および温度に対する安定性が向上しています。 CCLは、従来の SRAM メモリよりも SEU (SEU) 現象に対して 10 倍から 100 倍の耐性があります。

ザイリンクスは、FPGA に対する SEU の影響の測定および緩和を実行する第一人者です。広範囲に

及ぶ陽子ビームおよび大気データをご要望に応じて送付します。

コンフィギュレーション後の CRC (Spartan-3A/3AN/3A DSP のみ)FPGA コンフィギュレーションビットストリームを保持する CCL の安定性は堅牢ですが、高い信

頼性が求められる高需要のアプリケーションでは、すべてのコンフィギュレーションメモリ位置を

継続的に確認する必要があります。Spartan-3A/3AN/3A DSP FPGA はこの機能を備えています。コンフィギュレーション CRC チェックをコンフィギュレーション後も有効にすると、 FPGA ビット

ストリームの監視を継続できます。



コンフィギュレーション後の CRC (Spartan-3A/3AN/3A DSP のみ)

概要

327 ページの図 16-1 に、コンフィギュレーション後の CRC チェック回路の概念図を示します。

POST_CRC=ENABLE コンフィギュレーション制約が設定された場合、 CRC チェック回路は

FPGA ビットストリームのスキャンを継続し、CRC の結果値を算出した後、この値をあらかじめ算

出した CRC の予測値と比較します。 2 つの CRC チェック値に相違がある場合、 FPGA の INIT_Bピンを Low に駆動して CRC チェッカはエラーをフラグします。

マスクが解除されたビットの位置が任意の位置に変わると、 CRC の算出値が変わります。通常動作時

にも、FPGA アプリケーションは一部のビット位置を変更します。したがって、フリップフロップ、ラッ

チ、およびブロック RAM などの書き込み可能なビットはすべて CRC の算出から除外されます。除外

されない場合は、これらの位置に書き込み動作を実行すると、結果的に CRC の算出値が異なるので、

CRC エラーが生じます。同様に、各 CLB (コンフィギャブルロジックブロック) の SLICEM ロジック

スライスに内在する LUT (ルックアップテーブル) にも、分散 RAM や SRL16 シフトレジスタなどの

書き込み可能なファンクションが含まれることがあります。

図 16-1 : コンフィギュレーション後の CRC の概念図

LUTLUTRAMSRL16

LUT

LUTLUT

LUTRAMSRL16

SLICEM SLICEL SLICEM SLICEL

LogicLUT

SLICEM SLICELLUT

LUTRAMSRL16

LUT

LUT

SLICEM SLICEL

LogicLUT

LogicLUT

LogicLUT

SLICEM LUTs18K

Block RAM

18KBlock RAM

18KBlock RAM

18KBlock RAM

CMOS Configuration Latches (CCLs)Block RAM

InternalOscillator

POST_CRC

glutmask:Yes

ENABLECyclic Redundancy

Checker (CRC)

POST_CRC_FREQ

Calculated CRC

Expected CRCINIT_B

VCCO_2

Block RAM bits are not checked by CRC checker

FPGA Configuration

All FPGA configuration bits are always checked when the CRC checker is enabled

All flip-flop and latch bits are automatically ignored. All other writable bits, such as distributed RAM (LUTRAM) and SRL16 shift registers, found in SLICEM slices are also ignored. If used only as logic, these LUTs can be optionally included in the CRC calculation.

If the calculated CRC value does not match the expected CRC, the FPGA drives the INIT_B pin Low.

Internal pull-up resistor to VCCO_2.

Open-drain output

Logic LUT LUTRAM

SRL16

Logic LUT LUTRAM

SRL16

Logic LUT LUTRAM

SRL16

Logic LUT LUTRAM

SRL16

Logic LUT LUTRAM

SRL16

UG332_c17_01_092006

The internal oscillator is the mostcommon clock source. However,see “Clock Source” for additionalinformation.



UG332 (v1.4) 2008 年 7 月 1 日


したがって、デフォルトでは、SLICEM ロジックスライス内のすべての LUT が、CRC の算出値か

ら除外されています。しかし、FPGA アプリケーション内のすべての LUT がロジックにのみ使用さ

れる場合は、分散 RAM または SRL16 シフトレジスタがデザイン内に存在しないので、BitGen のglutmask:No オプションを設定して SLICEM LUT を CRC の算出に含めることができます。 ISE®

ソフトウェアプロジェクトサマリレポートで、デザインで分散 RAM または SRL16 シフトレジ

スタが使用されているか確認してください。

ブロック RAM が CRC の算出から除外されるのは、RAM の内容が変更されると、後続の CRC の結果も変わるからです。バイトレベル、ハーフワードレベル、あるいはワードレベルの変更は、ブ

ロック RAM 機能の一部として提供されたパリティビットを使用して容易に検出できます。詳細

は、 332 ページの「分散およびブロック RAM の内容のチェック手法」を参照してください。

コンフィギュレーションまでの CRC チェックの継続 (JTAG またはサスペンドイベント )

CRC チェックは、次のイベントのうち 1 つが発生するまで継続します。これらのイベントのうち 1 つが発生すると、 CRC チェックは動作を停止します。

• コンフィギュレーションコントローラが有効な同期ワードを受信した場合 (FPGA がマルチ

ブート動作からリコンフィギュレーションされる場合に発生)。

• JTAG ポートを介したアクティブなコンフィギュレーション操作がある場合。

• FPGA が省電力のサスペンドモードに入った場合。

ビットストリームで有効にされた場合は、コンフィギュレーションイベントの後または FPGA のサスペンドモードからの起動時に、 CRC チェックはリセットおよび再実行します。

クロックソース

有効な場合は、コンフィギュレーション後の CRC チェッカは、3 つのクロックソースのいずれかで

クロックされます。使用されるソースは FPGA アプリケーションによって異なりますが、可能性が

低いものから順番に示します。

• BitGen の Persist:Yes オプションが選択され、FPGA がスレーブコンフィギュレーションモー

ドの 1 つを使用してコンフィギュレーションされた場合、コンフィギュレーション後の CRCチェックは FPGA の CCLK 入力ピンを使用してクロックされます。

• ICAP (Internal Configuration Access Port) 機能が有効な場合、コンフィギュレーション後の

CRC チェックは ICAP デザインプリミティブの CLK 入力でクロックされます。

• 上記以外の場合は、コンフィギュレーション後の CRC チェッカは FPGA の内部オシレータで

クロックされます。内部オシレータの周波数を POST_CRC_FREQ コンフィギュレーション

制約を用いて設定します。このオプションについては、表 16-1 を参照してください。

CRC チェックタイム

CRC の各算出に要する時間は、シリアルコンフィギュレーションに要する時間と同様に、集積度お

よびクロックレートによって異なります。デバイスの内部レジスタと同様、 CRC は 1 ビット幅の

シフトレジスタで駆動されます。したがって、各クロック周期で 1 ビットが CRC にシフトされま

す。 1 回の CRC チェックを実行するために要する時間の合計は、コンフィギュレーションビットの

総数にクロック周期を掛けると算出できます。たとえば、 XC3S50A には 437,312 ビットあり、

12MHz で駆動するので、 CRC チェックには 0.0364 秒を要します。 XC3S1400A には 4,755,296ビットあり、 12MHz で駆動するので、 CRC チェックには 0.39627 秒を要します。




CRC エラーが発生した場合の動作

前述のように、 FPGA は、オープンドレインの INIT_B ピンを Low に駆動してコンフィギュレー

ション後の CRC エラーをフラグします。INIT_B ピンは、デバイスがリコンフィギュレーションさ

れるまで Low のままです。これは、コンフィギュレーション中の CRC エラーに FPGA がフラグを

出すのと同じ方法です。コンフィギュレーション後の CRC 機能が有効な場合、 INIT_B ピンは

VCCO_2 電源入力への内部専用プルアップ抵抗が付いたオープンドレインの出力として予約され

ます。 CRC 機能が有効な場合、 INIT_B ピンはユーザー I/O として使用できません。

POST_CRC_ACTION コンフィギュレーション制約は、コンフィギュレーション後の CRC チェック

がエラーを検出するかどうかを指定します。 POST_CRC_ACTION=HALT の場合、エラーが発生す

ると、CRC 回路は新規 CRC 値の算出を停止します。これにより、外部デバイスがリードバックを使

用して CRC の結果をチェックできます。 POST_CRC_ACTION=CONTINUE の場合、 CRC 回路は

エラー検出後も、コンフィギュレーション後の CRC エラーのチェックを継続します。初のエラー

発生後、追加の CRC の変更がほかのエラーを検出する間、 INIT_B ピンは Low のままです。

FPGA ベースのシステムは、CRC エラーが発生した場合の対応を別々に決定します。ほとんどのア

プリケーションでは、単純に FPGA をリコンフィギュレーションします。

CRC エラー動作の検証

コンフィギュレーション後の CRC チェック機能を検証するには、 SRL16 ロジックを使用して強制

的に CRC 機能を変更できます。少なくとも SRL16 を 1 つインスタンシエートし、 BitGen のglutmask:No オプションを設定します。 SRL16 のステートを変更してコンフィギュレーション後の

CRC 機能で CRC エラーをフラグするようにします。

コンフィギュレーション後の CRC 機能を使用するためのアプリケーションの準備

• コンフィギュレーション後の CRC ロジックを POST_CRC=ENABLE コンフィギュレーショ

ン制約を使用して有効にします。

• コンフィギュレーション後の CRC チェックは、「クロックソース」に示す 3 つのクロックソース

の 1 つでクロックされます。アプリケーションまたはシステムが必要なクロック入力を提供して

いるか確認してください。ほとんどのアプリケーションでは、 CRC チェッカは FPGA の内部オシ

レータをクロックソースとして使用します。オシレータの周波数を POST_CRC_FREQ コンフィ

ギュレーション制約を使用して設定します。デフォルトでは、オシレータは 1 に設定されていま

す。これは、およそ 1MHz クロックに相当します。このオプションについては、表 16-2 を参照し

てください。

• POST_CRC_ACTION コンフィギュレーション制約を使用し、 CRC チェックがさらに CRCエラーの検出を継続するか、チェックを停止するか指定します。

• FPGA 内の LUT が分散 RAM または SRL16 シフトレジスタとして使用されている場合は、

BitGen の glutmask オプションをデフォルト値のままにします。



UG332 (v1.4) 2008 年 7 月 1 日


UCF (ユーザー制約ファイル) の例

図 16-2 に、コンフィギュレーション後の CRC チェックを有効にする UCF の例を示します。

CONFIG 制約

表 16-1 に、コンフィギュレーション後の CRC 機能を制御する CONFIG 制約を示します。

図 16-2 : コンフィギュレーション後の CRC に対する UCF 制約

# Enable the post-configuration CRC checkerCONFIG POST_CRC = ENABLE ;

# Set clock frequency for CRC checker circuitryCONFIG POST_CRC_FREQ = 1 ;

# Define if the CRC checker continues or halts after detecting an errorCONFIG POST_CRC_ACTION = CONTINUE ;

表 16-1 : コンフィギュレーション後の CRC CONFIG 制約

CONFIG 制約設定説明

POST_CRC DISABLE デフォルト。コンフィギュレーション後の CRCチェックを無効にする。 INIT_B はユーザー I/O として使用可能

ENABLE コンフィギュレーション後の CRC チェックを有効

にする。 INIT_B ピンは、CRC エラーをフラグする

ために予約され、ユーザー I/O ピンとして使用不可

POST_CRC_FREQ 1、 3、 6、 7、 8、10、 12、 13、17、 22、 25、27、 33、 44、

50、 100

デフォルト値は 1。コンフィギュレーション後の

CRC チェックに使用されるクロック周波数を設定

POST_CRC_ACTION CONTINUE デフォルト。 CRC の不一致が検出された場合、ビッ

トストリームのリードバックを継続し、比較に用い

る CRC を算出してあらかじめ算出された CRC と比較

HALT CRC の不一致が検出されると、CRC チェックを停止




BitGen オプション

表 16-2 に、コンフィギュレーション後の CRC 機能に関連する BitGen オプションを記載します。

329 ページの「コンフィギュレーション後の CRC 機能を使用するためのアプリケーションの準備」

に示すように、 CONFIG 制約が適な制御手法であるため、表内に灰色で色付けしています。

glutmask オプションには、関連する CONFIG 制約がありません。


すべてのフリップフロップおよびラッチの値は自動的に無視されますが、フリップフロップおよび

ラッチの各初期値は CRC の算出に含まれます。したがって、コンフィギュレーション後の CRC 機能が有効な場合は、リードバック CAPTURE 動作を実行しないでください。 CAPTURE 動作は現在

のフリップフロップおよびラッチの値をキャプチャし、初に初期値を含んでいたメモリセルにこ

れらの値を書き込みます。

表 16-2 : コンフィギュレーション後の CRC BitGen オプション

BitGen オプション

設定

(デフォルト ) 説明

post_crc_enいいえ

デフォルト。コンフィギュレーション後の CRC チェッ

クを無効にする

はいコンフィギュレーション後の CRC チェックを有効にする

post_crc_freq 1、3、6、7、8、10、12、 13、 17、 22、25、 27、 33、 44、50、 100

コンフィギュレーション後の CRC チェックに使用され

る。クロック周波数を設定。使用可能なオプションは、

BitGen の ConfigRate オプションと同じ

post_crc_keepいいえ

デフォルト。エラーが検出されるとチェックを停止。

CRC 値のリードバックを実行可能にする

はいエラー検出後、 CRC エラーのチェックを継続

glutmask

はい

デフォルト。 SLICEM ロジックスライスから LUT ビッ

トをマスク。 SLICEM は、分散 RAM および SRL16 シフトレジスタなどの書き込み可能な機能をサポートし、

これらの機能は、ビットの位置が変更されると CRC エラーを発生させる

いいえ

SLICEM ロジックスライスからの LUT ビットを含む。

アプリケーションが分散 RAM または SRL16 シフトレジスタを含まない場合のみ、このオプションを使用



UG332 (v1.4) 2008 年 7 月 1 日


分散およびブロック RAM の内容のチェック手法

前述のように、ブロック RAM、 LUT RAM、および SRL16 シフトレジスタは CRC の算出の一部

として含まれません。いかなる場合でも、RAM のエラー発生時に INIT_B ピンにはエラーがフラグ

されません。しかし、図 16-3 に示すように、動作中に単純なパリティを使用して RAM の内容を

チェックできます。

各ブロック RAM には、パリティ値を保存するための追加のビット位置があります。パリティジェ

ネレータは、 FPGA ロジックを使用してインプリメントされた単純な XOR ゲートです。パリティ

はブロック RAM に書き込まれるすべてのデータに対して生成できます。パリティチェッカも単純

な XOR で、入力を 1 つ追加すると有効になります。パリティはブロック RAM から読み出されるす

べてのデータ値に対して生成できます。生成されたパリティ値は、RAM から読み出されたパリティ

ビットと比較されます。値が異なる場合、値が書き込まれた時間と値が読み出されてチェックされ

た時間の間で、 RAM 内で偶数ビットが変更されます。

図 16-3 にはブロック RAM の例を示していますが、分散 RAM にも同じ手法が使用できます。

同様に、ブロック RAM および分散 RAM の両方がデュアルポート読み出し動作をサポートしてい

ます。パリティチェッカの機能は、2 つ目の読み出しポートに移動でき、通常動作に影響を及ぼさず

に、RAM の内容の監視を継続できます。また、ブロック RAM の内容がスタティックであり、たと

えば PicoBlaze™ プロセッサコードの保存に使用されている場合、 FPGA ロジックは 2 つ目のブ

ロック RAM ポートを使用でき、ブロック RAM の内容に対する CRC 値の算出を継続可能です。後続のチェック動作間で値が変更した場合、回路はエラーをフラグします。これは、FPGA のメモリセルのチェックを継続する方法と類似しています。

図 16-3 : 単純なパリティでブロック RAM の内容をチェック

DI[7:0] DO[7:0]

DIP DOP

RAMB16_S9

Parity Generator Parity Checker

ERROR

8 8

UG332_c17_02_092006


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