Diseño de un Convertidor Analógico Digital y Digital Analógico

GRUPO # 2

D/A Se utilizó el método rampa de rampa continua

El circuito conformado por 2 transistores PNP SS8550 y un

NE555generan una señal diente de sierra

de frecuenciaf=0,7/RC

El op-amp seguidor de voltaje con el divisor de voltaje, es para

ajustar el off set de la señal de modo que quede sobre el eje y sin

distorsión de la rampa.

Rampa

Pulso de sincronismo

U3

OP1P

R72k

R8220k

RAMPA PUNTA DE PRUEBAU3(OP)

Se detecta el inicio de la rampacada vez que el voltaje de la rampa sea inferior a 0,1 voltios se genera un pulso para sincronizar el reloj y

reiniciar el contador

Por divisor de tensión: V = 12v (2/224) = 0,1v

Pulso de Sincronismo y Rampa

Comparador de entrada

U4

OP1P

R6100k

RAMPARV1

1k

Voltaje de EntradaU6

AND

Reloj

Al Contador

Siempre que el voltaje de entrada sea menor que el voltaje de la rampa la salida del operacional será de uno lógico permitiendo al reloj reflejarse en la salida de la compuerta AND cuando la rampa supere la entrada la salida será cero y se detiene el contador, en un valor que es proporcional al voltaje de entrada.

Salida del comparador y Rampa

reloj

R4

DC 7

Q 3

GN

D1

VC

C8

TR2 TH 6

CV5

U5

NE555

R2

2k

C30.33uF

U7

OP1P

U8

AND

U9

OP1P

R5100k

RAMPARV2

1k

Voltaje de Entrada

Reloj

Al Contador

Pulso sincronismo

La frecuencia de oscilación es f= 1/(RC) y 16 veces la frecuencia de la rampa para tener 16 pulsos de reloj porque se quiere una resolución de 4 bits 2^4 = 16

Reloj y Rampa

Se puede ver el reinicio del reloj al principio de la rampa luego de salir del reset

Contador

CLK1

E2

MR7

Q0 3

Q1 4

Q2 5

Q3 6

4520

D04

D17

D213

D314

CLK5

POL6

Q0 2

Q0 3

Q1 10

Q1 9

Q2 11

Q2 12

Q3 1

Q3 15

4042

A7 QA 13

B1 QB 12

C2 QC 11

D6 QD 10

BI/RBO4 QE 9

RBI5 QF 15

LT3 QG 14

7447

U14

AND

Reloj

comparador

Pulso deSincronismo

EL pulso de sincronismo reinicia a cero el contador con cada pulso de reloj se incrementa en uno la cuenta del HEF4520BP. El Latch 4042 oculta la secuencia de conteo al circuito 7447, una vez que el convertidor converge, la señal del comparador detiene el reloj a la entrada del contador, le da la orden al latch para pasar el ultimo valor del contador al 7447 y este muestra valor hexadecimal el el dispay 7 segmento, durante el conteo el display se encuentra apagado,

Rampa y reloj detenido en el 7mo flanco de subida

Convertidor Digital AnalógicoCorrientes Ponderadas

R480k

R540k

R620k

R710k

Vref

R8

5k

V_REFCLK1

E2

MR7

Q0 3

Q1 4

Q2 5

Q3 6

U1:A

4520

R110k

La señal digital se genera con un contador binario. Cada vez que se pulsa el botón se produce un flanco de subida que hace avanzar el contador. La salida digital, abre o cierra el switch analógico sumando corrientes a través del arreglo de resistencias en la entrada del Op-Amp. La salida del operacional será un valor analógico proporcional a la suma se las corrientes de entrada.

V 0=−V ref

2 B3B2 . 12B1 . 1

4B0 . 1

8

V 0=−−12

2 112

14

18 =11.25

El menor incremento seriacuando B0=1 y los demasbits en00001

V 0=−−12

2 00018=0.75V