Overview of-dram

OVERVIEW DRAM

GVHD: ThS. Cao Trần Bảo Thương

Sinh viên thực hiện : Nguyễn Nhật Quang 1020169Mã Thanh Tuyền 1020261

Nội Dung

• Cấu tạo và hoạt động Dram cơ bản

• Sự phát triển của kiến trúc Dram

• Các tiêu chuẩn trong DRAM ngày nay

• FB-DIMM

• Nói ngắn gọn về các vấn đề của hệ thống DRAM

Cấu tạo và hoạt động Dram cơ bản

Một bộ nhớ truy cập ngẫu nhiên (RAM) mà sử dụng mộttransitor và một tụ duy nhất cho mỗi bit được gọi là bộ nhớ truy cập ngẫu nhiên động hoặc DRAM

Tổ chức cơ bản của DRAM internals.

Memory Controller truyxuất từng Cell riêng biệtbằng cách xác định giaocủa dòng và cột

Những Memory Array trong Memory chip làm việc theo nhiềucách• Đồng thời• Độc lập• Nơi này và nơi khác

Khi memory array được thiết kế hoạt động theo cách union ,nó hoạt động như là một đơn vị. Số bit dữ liệu truyền và nhậnbằng số dãy của DRAM mỗi lần Memory Controller truy suấtvào nó.

Ví dụ

4 array mỗi dãy đọc 1 bit data mỗi lần. Mỗi lần khi memory controller yêu cầu, 4 bit dữ liệuđược gửi ra và nó được đọc ở mỗi cột

bank

Nhiều bank hoạt động độc lập => DRAM

Đan xen nhiều bank đạt đươc tốc độ dữ liệu cao hơn

Ví dụ: Nếu một DRAM bank có thể sản xuất một đoạn mới của dữ liệu mỗi 10 ns, nó có thể chuyển đổi qua lại giữa hai bank để sản xuất một đoạn mới mỗi 5 ns, hoặc luân chuyển giữa bốn bank để sản xuất một đoạn mới mỗi 2.5 ns, do đó tốc độ dữliệu tăng gấp đôi hoặc gấp bốn lần có thể đạt được bởi bất kỳ bank nào.

Một hệ thống cũng có nhiều DIMM , nó cũng được coi như lànhững bank hoạt động độc lập. Người ta dung “rank” để phân biệtDIMM hoạt động độc lập vs các bank nội hoạt động độc lập

Các cấp tổ chức của một hệ thống Dram

Tổ chức bus bộ nhớ

JEDEC-style organization• Data: truyền dữ liệu đi và

đến từ Dram• Address: Mang địa chỉ

dòng và cột đến Dram• Control: Cho phép ngõ

ra của hàng và cột• Chip-select: cho phép

đợi yêu cầu của bộ nhớ

Tổ chức hệ thống và các bước hoạt động đọcDram

Sự phát triển của kiến trúc Dram

Sự thay đổi cấu trúc vì mục tiêu thông lượng

Clocked DRAM- Là những Dram đầu tiên được điều khiển bởi tín hiệu

clock nội

The conventional Asynchoronous DRAM- Yêu cầu mỗi truy suất phải đi qua tất cả các bước được mô

tả trước đó- Với mỗi lần truy suất : Bitline được sạc sẵn, kích hoạt row,

đọc column sau khi kích hoạt row- Khi Column được đọc xong, row bị vô hiệu hoá hoặc đóng

và bitline được nạp lại.- Theo quy ước và thiết kế mạch RAS và CAS phải tang

đồng loạt

Ví dụ:



Fast Page Mode DRAM (FPM DRAM)- Địa chỉ hàng được tổ chức

liên tục nên bộ cảm biến cóthể đọc dữ liệu từ nhiều cột

- Tạo ra bộ nhớ cache của cácdata đầu ra hoạt động trongcảm biến => Tạo thành một“open page” có thể truy cậpnhanh chóng

- => Tăng tốc độ truy cập liêntiếp đến cùng một hàng


Extended Data-Out DRAM (EDO DRAM)- EDO DRAM (hyper-page mode

DRAM) là FPM DRAM thêmmột vài transistor vào output đểtạo ra một chốt giữa cảm biến vàoutput của DRAM

- Chốt này giữ các trạng thái tạioutput pin, cho phép CAS deassert nhanh chóng, memory array sạc sớm hơn

=> EDO DRAM hoạt độngnhanh hơn FPM DRAM


Burst-Mode EDO DRAM (BEDO DRAM)- BEDO được xây dựng trên EDO bằng

cách thêm các khái niệm về “bursting" các khối dữ liệu liền kề nhau từ một hàng đã kích hoạt mỗi khi một địa chỉ cột mới được gửi đến các chip DRAM

- Thêm vào một bộ đếm nội, đầu tiên là nhận địa chỉ tới và sau đó tự động tăng giá trị địa chỉ cột mỗi lần chuyển đổiCAS, và DRAM gửi tuần tự dữ liệu cộttiếp theo vào bus.

- Nhanh hơn EDO vì địa chỉ cột đượcđiều khiển bằng tín hiệu nội


Synchronous DRAM (SDRAM)- Bằng cách kết hợp tất cả các dữ

liệu và điều khiển truyền nhận với một tín hiệu clock, thời gian diển ra các sự kiện dễ dự đoán và chương trình ít nghiêng tức là hệ thống có khả năng đạtđược vòng quay nhanh hơn trêncác yêu cầu, do đó hiệu suất thông lượng cao hơn.


Synchronous DRAM (SDRAM)- Giống như BEDO DRAM, SDRAM hỗ trợ khái niệm về burst mode. SDRAM có programmable register chứa một burst length. Nhờ đó DRAM xác định có baonhiêu cột đưa ra output trên cácchu kỳ liên tiếp => loại bỏ các tínhiệu timing như là chuyển đổi qua lại của CAS , làm giảm băng thôngsử dụng lệnh

Sự thay đổi giao diện vì mục tiêu thông lượng

Rambus DRAM (RDRAM , Concurrent RDRAM, Direct RDRAM)RDRAM:- Sử dụng đường bus hẹp đáng kể so với bus truyền thống. - Các tín hiệu bus Address, control, data và chip select đi trên

cùng một dây nhưng ở không đồng thời.- Bus RDRAM rộng 1 byte, tần số 250Mhz, truyền dữ liệu trên

cả hai cạnh xung clock để đạt được băng thông lý tưởng là 500 MB/s

- Các giao dịch trên bus sử dụng một giao thức phân chia yêucầu / đáp ứng


RDRAM:Vd:- Đầu tiên gói address/control được đưa vào gồm toàn bộ địa

chỉ hàng và địa chỉ cột, và sau đó dữ liệu được đưa vào.

- Các giao dịch khác nhau có thể yêu cầu số chu kỳ giao dịchkhác nhau, tùy thuộc vào: loại giao dịch, vị trí của dữ liệutrong thiết bị, số các thiết bị trên một kênh


Concurrent RDRAM:- Bus được chia thành các phân đoạn riêng biệt: address,command và data giống như tổ chức Dram JEDEC style- Data segment rộng 1byte được thêm một 1bit address

segment và 1bit control segment.Như thế bus có 3 phânđoạn riêng biệt có thể hành động đồng thời và riêng biệt .

=> Đơn giản hoá giao dịch, tăng hiệu quả làm việc của RDRAM


Direct RDRAM:- Tăng độ rộng data segment đến 2 byte, address segment 5

bit, và control segment 3 bit => Tăng thông lượng dữ liệutrên kênh

- Tốc độ hoạt động Rdram gấp đôi so với tốc độ ban đầu , đạt500Mhz trong những năm gần đây.

- Thêm bộ đệm nửa hàng giữa các bank lân cận => giảm chiphí


DDR SDRAM - Double Data Rate DRAM- DDR tăng gấp đôi băng thông dữ

liệu của SDRAM bằng cách truyềndữ liệu ở cả hai cạnh của clock

- DDR SDRAM tương tự với SDRAM: cùng công nghệ truyền tín hiệu, giao diện đặc tính kĩ thuật, các chân ngõ ra trên DIMM

- DDR SDRAM truyền nhận bêntrong từ cácd dãy SDRAM tương , đọc và ghi 2 lần số bit như SDRAM

Sự thay đổi cấu trúc về mục tiêu độ trễ

Virtual Channel Memory (VCDRAM)- Thêm vào bộ nhớ cache SRAM đáng kể để đệm khối dữ

liệu lớn. Bộ nhớ cache này được quản lý bởi memory controller .

- Một hàng kích hoạt du chuyển cả 1 trang dữ liệu vàocảm biến . Hoạt động “Prefetch” and “restore” di chuyểndữ liệu giữa cảm biến và các phân đoạn cache SDAM cùng thời điểm.Hoạt động cột đọc hoặc ghi di chuyểncột dữ liệu giữa phân đoạn cache và bộ đệm đầu ra


Enhanced SDRAM (ESDRAM)- Như EDO DRAM, ESDRAM thêm một chốt SRAM vào

trong lõi DRAM, trong khi EDO thêm các chốt sau cộtMUX , ESDRAM thêm nó trước khi cột MUX . Do đó, các chốt rộng như một trang DRAM.

- Điều này cho phép chồng chéo trong hoạt động- Cơ chế ghi xung quanh trong đó có thể bắt đầu ghi mà

không cần đóng hàng đang hoạt động


MoSys 1T-SRAM- Được tạo thành bằng việc bọc xung quanh một lõi

DRAM tốc độ cao bởi một SRAM interface- Lõi DRAM gồm một số lượng rất lớn các bank, giảm

kích thước của một bank làm cho thời gian truy cập nhanh hơn nhưng tăng số lượng bank, mạch điều khiển phức tạp và tốn chi phí và giảm hiệu quả

- DRAM có độ trễ thấp nhất , thích hợp với các hệ thống nhúng tốc độ cao và các hệ thống game.


Reduced Latency DRAM (RLDRAM)- Lõi DRAM nhanh mà không có đặc điểm kỹ thuật của

DIMM , sử dụng trong môi trường điều khiển bộ nhớtrực tiếp.

- Giao diện trực iếp đến chip làm giảm clock skew, do đótăng một phần tốc độ của interface

Sự thay đổi sự thay đổi cấu trúc về mục tiêu độ trễ

Fast Cycle DRAM (FCRAM)- FCRAM đạt độ trễ thấp truy cập dữ liệu bằng cách phân

chia các mảng dữ liệu thành các mảng con giống như việc kích thước của mảng

- Mảng dữ liệu con được quy định bằng cách thêm bitvào địa chỉ hàng, do đó cơ chế chủ yếu là đưa một phần của địa chỉ cột vào hàng được kích hoạt.

- Chỉ một trong số các mảng con được điều khiển trong khi một hàng được kích hoạt.

- Có băng thông cao nhất của DIMM .

JEDEC’s SDRAM Technology

JEDEC: Joint Electron Device Engineer-ing Council JEDEC SDRAMs use the traditional DRAM- system

Organization Có 4 loại đường bus, sử dụng riêng biệt cho từng chức

năng. Bao gồm: (1) data, (2) address, (3) control, và (4) chip-select busses. Các đường bus này còn được gọi là“memory bus”. Data bus là bus tương đối rộng. Độ rộng càng lớn thì

hiệu suất của hệ thống càng cao. Address bus có độ rộng phụ thuộc vào số bit lưu trữ

trong Ram. Độ rộng tiêu biểu của loại bus này là 15 bits.

Control bus: bao gồm tín hiệu row, columm, output enable, và các tín hiệu có tính chất tương tự

Chip select bus: là tín hiệu suy nhất điều khiển dãyRam trong hệ thống. Với mục đích cho phép dãy Ram đọc lệnh và thực hiện chúng.

Một điểm mới có trên SDRAM mà công nghệ DRAM cũkhông có là sự tích hợp system clock.

Single Data Rate SDRAM

Sử dụng single-edged clock để đồng bộ tất cả các tín hiệu.SDRAM có mốt số tính năng mà các thế hệ DRAM trước đó chưa

có là: Programmable burst length và Programmable CAS lantency

Programmable burst length: Giá trị Burst length được thiết lậptừ tước và lưu trữ vào một thanh ghi. SDRAM mỗi khi nhận đượcrow address hay column address thì sẽ thực hiện quá trìnhđọc/ghi burst với giá trị burst đã được lưu từ trước. Nhờ vậy màquá trình đọc/ghi có thể cải thiện tốc độ thêm một bước nữa.

Programmable CAS latency: Tương tự như Burst length, giá trịcủa CAS latency cũng có thể lập trình và được lưu vào một thanhghi trên SDRAM.

Double Data Rate SDRAM

DDR SDRAM có mốt số tính năng mà SDR DRAM không có là: Dual-Edged Clocking và Onchip Delay-locked loop

Dual-Edged Clocking: Trong DDR SDRAM quá trình trao đổidata sử dụng dual-edged clock.

Single-edged clock & Dual-Edged Clock

On-Chip Delay-Locked Loop: Mạch DLL đảm bảo cho data truyền đi được đồng bộ với tín hiệu clock của memory controller. Vì thế data có thể đến memory controller đúng lúc. Memory controller điển hình có 2 nguồn clock : một được đồng bộ vớixung clock chính, và một được delay 90𝑜 dùng để lấy mãu data đến từ Ram.

PLL (Phase locked loop) sử dụng mạch điều chế để tạo ra tínhiệu xung mới có thể đồng bộ với các tín hiệu khác.

DDR SDRAM without a DLL

DDR SDRAM with a DLL

Rambus in Particular

• Trong hệ thống Rambus thì tất cả các data, address, command, tín hiệu chip-select được truyền trên cùngmột đường Bus. Vào từng thời điểm khác nhau trênđường Bus thì thông tin truyền trên đó là không giốngnhau. Đây là lý do tại sao hệ thống chứa Rambus cònđược gọi là “Multiplexed”

• Mặt khác, một hệ thống Rambus sử dụng đường bus vậtlý khá khiêm tốn, nó có thể nhỏ hơn rất nhiều so vớiđường bus trên hệ thống thông thường khác.Do đó, phiên truyền tín hiệu trên hệ thống Rambus lúc

nào cũng cần nhiều chu kỳ bus hơn so với hệ thốngJEDEC truyền thống.

Để thực hiện được điều trên thì một hệ thống Rambus cầnphải có:• Bộ memory controller (bus master) có khả năng đóng gói

các thông tin để truyền đi• Các khối DRAM có khả năng giải mã gói tin và nhận biết

xem gói tin đó có được gửi đến cho mình không.

Mặc dù tất cả các hoạt động của DRAM vẫn dựa trên sự điềukhiển của memory controller, nhưng với khả năng tự nhậnbiết các gói tin nên các DRAM trên hệ thống Rambus vẫnđược gọi là các thiết bị bán thông minh.

Low-Skew Clock Using Variable Delay Circuits Có 2 tín hiệu clock được đưa vào mỗi DRAM device, và độ dài

đường đi của mỗi tín hiệu clock là tương thích, Skew Clock của hệthống được hạn chế bằng cách lấy giá trị trung bình của 2 tín hiệuclock input để được giá trị điểm giữa hoặc điểm đảo chiều clock.

Variable Request Lantency

Là 1 cơ chế cho phép Memory controller xác định khoảng thời gianDRAM phải đợi trước khi handling request. Đặc tính của cơ chế nàyđược mô tả bởi 2 giai đoạn. Thanh ghi Access-time lưu giá trị delay . DRAM dựa vào giá trị này

để biết phải đợi trong bao nhiêu chu kỳ trước khi thực hiện trao đổidữ liệu.

DRAM xác định khoảng delay cho quá trình responding request

Tầm quan trọng của variable request latencies trong hệ thống Rambus

Variable Block size Là cơ chế cho phép memory controller có thể xác định lượng data

sẽ được truyền. Giá trị này được memory controller gửi đi trong 1 request packet và được gọi là BlockSize field. Giá trị này có thể giaođộng từ 0 byte tới 1024 bytes.

Cơ chế này cho phép có thể sử dụng Rambus trong nhiều mụcđích thiết lập khác nhau, và đảm bảo hệ thống Rambus hoạt độnghết hiệu năng của nó.

Running the Clock at the Data rate

Vấn đề về phân bổ clock trong hệ thống được khắc phục bằng cách sửdụng 1 xung clock riêng cho đường bus. Và xung này có giá trị tần sốbằng 1 nửa so với tần số của bus cycle.

SO SÁNH CÔNG NGHỆ JEDEC VÀ RAMBUSProgrammable CAS Latency

JEDEC: Cho phép các hãng sản xuất thay đổi thông số này để tối ưuhóa hiệu năng của hệ thống. Thông số này được lập trình vào lúc khởiđộng hệ thống, và theo như những người thiết kế thì sẽ không đượcthay đổi trong suốt quá trình hệ thống đang hoạt động.

Rambus: Latency được thiết lập ở mỗi lần bộ xử lý gửi một request tớicho DRAM, nhưng cách này cho phép mỗi thanh ghi được truy vấn cóthể lưu 2 hay nhiều hơn loại dữ liệu mà dùng các phương thức truyềnkhác nhau. Hệ thống sử dụng Rambus có thể thay đổi Latency theotừng request một. Và thông số này cho phép lập trình nhiều giá trị độtrễ khác nhau. Điều này có thể không cần thiết với hệ thống JEDEC nhưng là bắt buộc đối với hệ thống Rambus.

Programmable Burst Length

JEDEC: Cho phép các hãng sản xuất thay đổi thông số này để tối ưuhóa hiệu năng của hệ thống. Thông số này được thiết lập lúc khởiđộng hệ thống, và sẽ không được thay đổi trong suốt quá trình hệthống đang hoạt động.

Rambus: Block size được lập trình lại mỗi lần bộ xử lý gửi một request cho DRAM. Một hệ thống JEDEC có thể hoạt động hiệu quả nếu mỗicột dữ liệu read / write được đính kèm với một tín hiệu CAS. Nhưnghệ thống Rambus không làm được điều này, vì với một lệnh thì sẽ tiêutốn thêm một nửa chu kì bus.

Dual-Edged Clocking

JEDEC: Tín hiệu định thời là một xung clock trong được sinh ra bởixung clock của hệ thống và DQS data strobe. Dữ liệu được chốt nhờcác cạnh của xung clock hệ thống

Rambus: Tín hiệu định thời được tổng hợp từ nguồn clock nội màkhông đồng bộ với bất kì tín hiệu nguồn nào trong hệ thống. Tín hiệunày được sinh ra từ 2 pha khác nhau của xung clock global (U-shaped). Ngược lại với cơ chế clock DDR, cơ chế clock của Rambuskhông trùng với pha nào của xung clock hệ thống, cả theo cạnh hayđiểm giữa của xung clock. Hơn nữa là có độ trễ giữa tín hiệu data outvà xung clock global trong khi công nghệ DDR SDRAM thì hướng đếnsự đồng pha.

On-Chip PLL/DLL

JEDEC: Sử dụng on-chip DDL để đảm bảo dữ liệu đang được ghi vàodata bus đồng pha với clock global. Bộ DDL làm điều này bằng cáchdelay tín hiệu phản hồi của DRAM đối với request đọc đủ lâu để dữliệu được ghi vào ngay lúc DRAM thấy được cạnh của xung clock tiếptheo.

Rambus: Sử dụng một mạch on-chip Variable Delay để đảm bảo rằngmỗi DRAM trong hệ thống và memory controller có sự đồng bộ vềclock. Mạch delay làm điều này bằng cách tìm điểm giữa của 2 phatrên cùng một tín hiệu và để tạo ra một xung clock tổng hợp, khôngđồng bộ với bất kì xung clock nào khác trong hệ thống. Quá trình nàyphức tạp hơn DLL thông thường nên mạch Variable Delay củaRambus cũng phức tạp hơn mạch DLL thông thường.

CÁC CÔNG NGHỆ KHÁCProgrammable CAS Latency

Sự có mặt của Programmable CAS Latency trong DRAM giúp chothành phần chạy nhanh có thể mô phỏng được tiến trình của phầnchậm, nhờ đó người ta có thể kết hợp nhiều thành phần thuộc nhiềuthế hệ khác nhau ( với tốc độ khác nhau ) trong cùng một hệ thống, hoặc các thành phần cùng thế hệ nhưng khác hãng sản xuất ( hiệunăng có thể khác biệt đôi chút do công nghệ sản xuất ) trong cùng mộtthanh RAM.

Use fixed CAS latency parts Explicitly identify the CAS latency in the read or write command Program CAS latency by using fuses on the DRAM Scale CAS latency with clock frequency


Khả năng cho phép tinh chỉnh thông số Burst length của DRAM giúp chongười thiết kế có thể tìm ra được cách tổ hợp tốt hơn cho hệ thồng củahọ. Trong hầu hết các hệ thống, giá trị Burst length được cài đặt khi khởitạo và được giữ cố định sau đó.

- Use a short, fixed burst length. - Explicitly identify the burst length in the read or write command. - Program the burst length by blowing fuses on the DRAM. - Use a long, fixed burst length coupled with the burst-terminate command - Use a BEDO-style protocol where each CAS pulse toggles out a single column of data.


Use Burst-Terminate Command (Burst Stop): Sử dụng lệnh Burst-terminate để dừng tín hiệu data out hoặc thông báo đã hoàn thành ghidata lên DRAM. Đơn giản hóa quá trình ghi data, chỉ cần terminate burst cuối cùng

trong một request pipeline Không thể dùng chung lệnh bus để điều khiển nhiều bank

Toggle Data-Out Using CAS: Thay đổi data out bằng cách dùng CAS, tức là đọc lần lượt từng cột dữ liệu bằng cách thay đổi các CAS pins, hoặc giữ các pin đó ở mức thấp cho tới khi số cột dữ liệu mong muốnđược đọc ra hết. Cách này đòi hỏi phải có sự thay đổi trong thiết kếDRAM

Thay đổi bộ tập lệnh để có 2 tập lệnh CAS, một để đọc địa chỉ mới, một để thông báo quá trình đọc dữ liệu theo thứ tự, dựa trên địachỉ của cột vừa mới đọc.


Thêm một pin vào command bus, để thông báo chức năng mà CAS đang làm việc.

Lợi thế của cách thứ 2 so với thứ 1 là cho phép memory controller điềukhiển bank khác của DRAM khi bank này đang trong quá trình truyềndữ liệu.

Dual Edge Clocking

Các công nghệ khác với JEDEC : Use two or more interleaved memory banks on-chip and assign a

different clock signal to each bank. Keep each DRAM single data rate, and interleave banks on the

module (DIMM). Increase the number of pins per DRAM. Increase the number of pins per module. Double the clock frequency. Use simultaneous bidirectional I/O drivers.

Dual Edge Clocking

Interleave On-Chip Banks : Dùng các bank xen kẽ với nhau và sử dụngxung clock khác nhau cho mỗi bank. Cách này giúp tăng băng thôngcủa SDRAM lên 2, 3 hoặc 4 lần mà không dùng cả 2 cạnh của xungclock để đọc/ghi data, bằng cách là chỉ định 2, 3, 4 bank mỗi DRAM vàdùng clock riêng biệt cho từng bank. Memory Controller sẽ gửi mộtRequest đến cho mỗi bank mà đồng bộ với clock dùng cho bank đó. Do đó, mỗi bank sẽ nhận được request sớm hơn hoặc muộn hơn so với các bank khác.

Có 2 cách để tạo ra tín hiệu clock khác nhau cho mỗi bank: Được gửi đến bởi Memory Controller. DRAM nhận được xung clock và delay clock đó để tạo ra các xung

clock khác cho mỗi bank.

Dual Edge Clocking

Interleave Banks on the Module: Thay vì tăng băng thông của DRAM, người ta có thể tạo ra một tham số sao cho nó chỉ ảnh hưởng lên ở mức độ của DIMM. Do đó, có thể lấy một phần SDRAM để tạo rathông số DDR DIMM, mà mạch trên thanh RAM nhận một tín hiệuxung clock và xen kẽ giữa 2 hay nhiều bank trên DRAM.

Increase DRAM Data Width: Tăng bandwidth của DRAM, để tăng lưulượng truyền, cùng với việc tăng tốc độ DRAM, người ta còn tăng sốpin data-out lên gấp đôi nhờ đó data rate tăng lên gấp đôi.

Increase Module Data Width: Tăng độ rộng dữ liệu của Module có thểthực hiện bằng một cách đơn giản là tăng số chân tiếp xúc vớiMemory Controller mà không cần phải tăng tốc độ clock cho từngDRAM. Nhược điểm là tốn nhiều chi phí.

Dual Edge Clocking

Double the Clock Frequency : Thay vì dùng Dual-Edge Clock thìngười ta chỉ dùng Single-Edge Clock và tăng gấp đôi tần số. Ưu điểmlà có thêm cạnh clock để ghi data lên bus hoặc lấy mẫu data từ bus. Vàxung clock không cần phải có sự cân đối giữa cạnh lên và cạnh xuống, nhờ vậy có thể đạt tốc độ cao dễ dàng hơn Dual-Edge Clock . Nhươcđiểm là tốn phải thiết kế lại hệ thống để phù hợp với tần số cao.

Use Simultaneous Bidirectional I/O : Dùng ngõ vào/ ra 2 hướng đồngthời. nhờ vậy mà có thể đọc và ghi DRAM một cách đồng thời , dữliệu đọc và ghi đồng thời nằm trên bus, từ đó tăng hiệu quả băngthông lên gấp đôi. Cơ chế này đòi hỏi phải có sự thay đổi cấu trúc trênDRAM sao cho việc đọc và ghi diễn ra cùng lúc, giống như thiết kế củaESDRAM.

Dual Edge Clocking

On-Chip PLL/DLLDDR SDRAM sử dụng một mach DDL on-chip để đảm bảo rằng quá

trình DRAM truyền dữ liệu và tín hiệu DQS đến Memory Controller gầnnhất có thể với cạnh kế của xung clock hệ thống. Các công nghệ khácnhư: Achieve high bandwidth using more DRAM pins or module pins, not

clock frequency Use a Vernier method to measure and account for dynamic changes

in skew Put the DLL on the memory controller Use off-chip (on-module) DLLs. Use asynchronous DRAM, for

example, toggle mode or BEDO

Công nghệ DRAM càng phát triển, tốc độ trên 1 kênh ngày càng đượccải thiện nhưng dung lượng của kênh lại vì đó mà giảm đi.

- SDR SDRAM - 8 DIMM 1 kênh.- DDR SDRAM - 4 DIMM 1 kênh.- DDR2 SDRAM - 2 DIMM 1 kênh.- DDR3 SDRAM - 1 DIMM 1 kênh.

Vấn đề đặt ra là phải cân bằng được giữa tốc độ và dung lượng kênh đểphù hợp với từng yêu cầu.

Fully Buffered DIMM

Công nghệ Fully Buffered DIMM là một sản phẩm phát triển của Intel. Nói đơn giản thì nó giống như sự kết hợp giữa wide-bus của JEDEC vànarrow-bus của Rambus.

Issues in DRAM Systems, Briefly

Architecture and ScalingSự cải tiến về băng thông đi kèm với sự giới hạn về dung lượng kênh,

và sự truy xuất chi tiết. Qua mỗi thế hệ thì số lượng bit mà DRAM có thểđọc/ ghi tăng lên gấp đôi. Do đó processor cần phải tăng gấp đôi lượngdữ liệu đọc và ghi trong một phiên trao đổi dữ liệu, khả năng tăng lên đócủa processor liên quan đến khả năng đáp ứng của SRAM trong cache block CPU.

Topology and TimingSự thay đổi về cấu trúc liên kết ( để tăng dung lượng kênh và tốc độ

truyền dữ liệu ) cũng gây ảnh hưởng đến timing. Timing quy ước từtrước đó sẽ phải thay đổi để phù hợp với cấu trúc mới.

Pin and Protocol EfficiencyGiá của transistor hay tụ trên Die giảm khá nhanh nhưng chi phí để

đóng gói một chip thì lại không giảm kịp mức đó. Vì thế việc thiết kếDRAM trong tương lại, người ta sẽ quan tâm về số pin nhiều hơn là sốlượng transistor. Điều này đòi hỏi thiết kế tốt hơn , và phải làm sao đểgiảm số pin trên 1 đơn vị xuống mà kg làm thay đổi data bandwidth trênnó.

Power and Heat DissipationDRAM thông thường vốn không cần phải quan tâm đến công suất và

nhiệt độ. DRAM và DIMM thông thường không đi kèm tản nhiệt. Nhưngkhi tốc độ của tín hiệu đạt trên 1Gbps/pin như các FBDIMM thì sẽ phátsinh vấn đề. Công suất của FBDIMM hơn DIMM cũ khoảng 10 lần , vàviệc gắn khoảng 25 FBDIMM trong một hệ thống sẽ sinh nhiệt lượng lớn, lúc đó cần phải gắn các bộ tản nhiệt vào hệ thống Ram này.

Future Directions

Hướng đi về thiết kế DRAM trong tương lai chủ yếu tập trung vàoviệc tăng bandwidth thông qua việc tăng pin rates.

Nhìn chung khả năng tối ưu hóa của hệ thống phụ thuộc vàonhiều yếu tố trong đó phải xét đến góc nhìn của mỗi người thiết kế. Và còn phụ thuộc vào 1 yếu tố quan trọng là khả năng tài chính khiquyết định thay đổi thiết kế của một bộ phận nào đó.

Cảm ơn thầy và các bạn đã lắng nghe !

Science

Overview of-dram