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Memorie a Memorie a SemiconduttoreSemiconduttore

Circuiti Integrati Circuiti Integrati DigitaliDigitaliL’ottica del progettistaL’ottica del progettistaJan M. RabaeyAnantha ChandrakasanBorivoje Nikolic

Classificazione delle memorieClassificazione delle memorie

Memoria a lettura e scritturaMemorie

NonVolatili

Memorie a sola lettura

E2PROM

AccessoCasuale

AccessoNon Casuale

ROM programmate a livello di maschera

ROM Programmabili(PROM)

Registri a scorrimento

Celle di memoria a sola letturaCelle di memoria a sola lettura

ROM a diodo ROM a MOS (1) ROM a MOS (2)

ROM a MOS con struttura ORROM a MOS con struttura OR

dispositivi di Pull-down

BL[2] BL[3]

ROM a MOS con struttura NORROM a MOS con struttura NOR

BL [0]

WL [1]

WL [2]

WL [3]

BL [1]

Dispositivi di Pull-up

BL [2] BL [3]

Layout di una ROM-NORLayout di una ROM-NOR

Programmazione mediantela regione attiva

Polisilicio

Metal1

Diffusione

Metal1 sopra una diffusione

Cella (9.5 x 7)

Layout di una ROM-NORLayout di una ROM-NORCella (11 x 7)

Programmazione mediante la maschera dei contatti

Polisilicio

Metal1

Diffusione

Metal1 sopra una diffusione

ROM a MOS con struttura NANDROM a MOS con struttura NAND

Tutte le wordline sono alte ad eccezione della riga selezionata

WL [0]

WL [1]

WL [2]

WL [3]

Dispositivi di Pull-up

BL[3]BL [2]BL [1]BL [0]

Layout di una ROM-NANDLayout di una ROM-NAND

Non è necessario alcun contatto verso massa o VDD Dimensione della cella drasticamente ridottaPerdita in prestazioni

Polisilicio

Diffusione

Metal1 sopra Diffusione

Cella (8 x 7)

Programmazione medianteMetal1

Layout di una ROM-NANDLayout di una ROM-NANDCella (5 x 6)

Polisilicio

MOS con soglia modificata

Metal1 su Diffusione

Programmazione mediante la tensione di soglia

Modello dinamico per una cella di ROM-NORModello dinamico per una cella di ROM-NOR

Parametri della Wordline Capacità della pista + capacità di gate Resistenza della pista (polysilicio)

Parametri della Bitline Resistenza (spesso trascurabile) della pista di metallo Capacità di drain e gate-drain

Cbitrword

Modello dinamico per una cella di ROM-NANDModello dinamico per una cella di ROM-NAND

Parametri della Wordline Simile alla struttura NOR

Parametri della Bitline Resistenza della serie di transistor (dominate) Capacità di drain/source

Memorie Non VolatiliMemorie Non VolatiliIl Transistor a gate flottante (FAMOS)Il Transistor a gate flottante (FAMOS)

Gate Flottante

Source

Substrato

Gate di controllo

n+ n+p

Sezione trasversale Simbolo

MOS a Gate Flottante: programmazioneMOS a Gate Flottante: programmazione

-5 V 0 V

Rimuovendo la tensione diprogrammazione, il FG rimane carico

-2.5 V 5 V

Il MOS programmato hauna tensione di soglia maggiore di quella nominale

10 V 5 V 20 V

Iniezione di portatori caldi

Caretteristiche del MOSFET a gate Caretteristiche del MOSFET a gate flottanteflottante

“0”-state “1”-state

VWL VGS

“ON”

“OFF”

Cella EEPROM: transistor Cella EEPROM: transistor FLOTOX FLOTOX

Gate Flottante

Source

Substratop

Gate di Controllo

Transistor FLOTOXCorrente di tunnelFowler-Nordheim

20–30 nm

Cella EEPROMCella EEPROM

Il controllo esatto della tensione di soglia è difficile da ottenereI transistor non programmati potrebbero essere a svuotamento 2 transistor per cella

Cella Flash EEPROMCella Flash EEPROM

Gate di controllo

cancellazione

Substrato p

Gate flottante

Ossido di tunnel

n+source n+drainprogrammazione

Sezione trasversale di una cella di Sezione trasversale di una cella di memoria non volatilememoria non volatile

EPROMFlashGentile concessione di Intel

Memoria Flash con struttura NOR: Memoria Flash con struttura NOR: cancellazionecancellazione

cell arrayBL0 BL1

open open

Memoria Flash con struttura NOR: Memoria Flash con struttura NOR: programmazioneprogrammazione

BL0 BL1

6 V 0 V

Memoria Flash con struttura NOR: letturaMemoria Flash con struttura NOR: lettura

BL0 BL1

1 V 0 V

Memoria Flash con struttura NANDMemoria Flash con struttura NAND

Cella elementare

Word line(polisilicio)

Source line(diffusione)

Gentile concessione di Toshibac

FGGateOxide

Memoria Flash con struttura NANDMemoria Flash con struttura NAND

WordlineTransistor di selezione

Contatto di Bitline Contatto di Sourceline

Area Attiva

Gentile concessione di Toshiba

Memorie a scrittura e lettura (RAM)Memorie a scrittura e lettura (RAM) STATICHE (SRAM)

DINAMICHE (DRAM)

L’informazione è mantenuta finchè la cella è alimentataGrande (6 transistor/cella)VeloceUscita differenziale

Refresh periodicoPiccola (1-3 transistor/cella)LentaUscita singola

Cella SRAM CMOS a 6-transistorCella SRAM CMOS a 6-transistor

Cella SRAM: scritturaCella SRAM: scritturaWL

M1VDDVDD VDD

Q = 1Q = 0

Cbit Cbit

Cella SRAM: scritturaCella SRAM: scrittura

BL = 1 BL = 0

Layout di una cella SRAM a 6TLayout di una cella SRAM a 6T

Cella SRAM a 4 transistorCella SRAM a 4 transistor

Consumo statico RL grande

Precaricare le BL a VDD per ridurre tp

Cella DRAM a 3 TransistorCella DRAM a 3 Transistor

Nessun vincolo sulle dimensioni dei dispositiviLettura non distruttivaPotenziale del nodo X quando è memorizzato “1” = VWL – Vtn

VVDD-VTBL 2

Layout della cella DRAM 3TLayout della cella DRAM 3T

BL2 BL1 GND

Cella DRAM a 1 TransistorCella DRAM a 1 Transistor

Scrittura: CS è caricata o scaricata abilitando la WL e ponendo la BL al valore desiderato

Lettura: La BL viene precaricata ad una tensione intermedia, la WL è abilitata. In seguito alla ridistribuzione di carica tra CS e la BL si legge una variazione della tensione della BL

L’escursione sulla BL è piccola, tipicamente ~250 mV.

VDD2 VT

sensing

Write 1 Read 1

VDD /2 V

V BL VPRE– VBIT VPRE–CS

CS CBL+------------= =V

Osservazioni sulle memorie DRAM-1TOsservazioni sulle memorie DRAM-1T Le DRAM-1T richiedono un Sense Amplifier per ciascuna BL, a causa della ridistribuzione di carica durante la lettura. Le celle DRAM sono ad uscita singola al contrario delle SRAM che hanno uscita differenziale.La lettura della cella DRAM è distruttiva; è necessaria l’operazione di refresh dopo per il corretto funzionamento. Contrariamente alla cella a 3T, quella a 1T richiede la presenza di una capacità addizionale. Scrivendo un “1” in una cella DRAM, si perde una tensione di soglia a causa dell’effetto body. La caduta di tensione può essere compensata con un circuito di “bootstrap” che abiliti la WL con una tensione maggiore di VDD

Ruolo del Sense AmplifierRuolo del Sense Amplifier

Attivazione del SAAttivazione della WL

Cella DRAM 1TCella DRAM 1T

Uses Polysilicon-Diffusion Capacitance

Expensive in Area

WordlineMetal 1

Bitlinediffusa

Polisilicio(gate)

Polisilicio(elettrodo)

Condensatore

Sezione trasversale Layout

Wordline (Metal)

Ossido di campon+ n+

Strato di inversione

Immagine SEM di una cella DRAM 1TImmagine SEM di una cella DRAM 1T

Moderna cella DRAM a 1TModerna cella DRAM a 1T

Elettrodo di Si

Dielettrico

Elettrodo in Poly-Si

2° ossido di campo

Poly di riempimento

Substrato

Cella a trincea Capacità a stack

Capacitor dielectric layerCell plateWord line

Insulating Layer

IsolationTransfer gate

Storage electrode

Circuiti PerifericiCircuiti Periferici

Decodificatori Sense Amplifier Buffer di I/O Circuiti di controllo e temporizzazione

Memory Architecture: DecodersMemory Architecture: Decoders

Word 0

Word 1

Word 2

WordN- 2

WordN- 1

M bit M bit N

K = log2N

Word 0

Word 1

Word 2

WordN- 2

WordN- 1

I/O(M bit)

Struttura intuitiva di una memoria N x M Troppi segnali di selezione

N parole N segnali di selezione K = log2NIl decodificatore riduce il numero di segnali

I/O(M bit)

Memoria con struttura a matriceMemoria con struttura a matrice

Amplifica l’escursione logicatra 0 e VDD

Seleziona la parola appropriata

Struttura gerarchica di una memoriaStruttura gerarchica di una memoria

Vantaggi:Vantaggi:1. Interconnessioni più corte all’interno di un blocco1. Interconnessioni più corte all’interno di un blocco2. L’indirizzo di blocco attiva un solo blocco alla volta 2. L’indirizzo di blocco attiva un solo blocco alla volta risparmio energetico risparmio energetico

Globalamplifier/driver

Controlcircuitry

Global data bus

Block selector

Block 0

Rowaddress

Columnaddress

Blockaddress

Blocki BlockP 2 1

Decoders

Decodificatore di rigaDecodificatore di rigaComposto da 2M porte logiche organizzate e disposte in modo regolare e compatto

Decodificatore a (N)AND

Decodificatore a NOR

Decodificatore con struttura Decodificatore con struttura gerarchicagerarchica

• • •

A2A3A2A3A2A3

A3 A3A0A0

A0A1A0A1A0A1A0A1

Implementare il decodificatore in più stadi migliora le prestazioni

Decodificatore a NANDDecodificatore a NANDcon uno stadio di con uno stadio di predecodifica a 2 ingressipredecodifica a 2 ingressi

Decodificatore di colonna a 4 ingressi Decodificatore di colonna a 4 ingressi realizzato con pass-transistorrrealizzato con pass-transistorr

Vantaggi: velocità (il tempo di propagazione del decodificatore non si somma al tempo complessivo di accesso alla memoria C’è un solo transistor lungo il percorso del segnaleSvantaggi: Molti transistor

2-input NOR decoder

BL 0 BL 1 BL 2 BL 3

Decodificatore di colonna ad alberoDecodificatore di colonna ad albero

Il numero di transistor è notevolmente ridottoIl ritardo aumenta con il quadrato della del numero di ingressi: proibitivo per decoder di grandi dimensioni

Usare bufferDimensionamento progressivoStruttura combinata albero - pass-transistor

Soluzioni:

BL 0 BL 1 BL 2 BL 3

Sense AmplifiersSense Amplifiers

Iav----------------=

Rendere V più piccolo possibile

piccologrande

Idea: Usare un sense amplifier

uscitaingresso

S.A.piccolaescursione

Sense Amplifier differenzialeSense Amplifier differenziale

Applicabile direttamente alle SRAM

bitbit

S.A. Differenziale in una SRAMS.A. Differenziale in una SRAMVDD

SenseAmp.Diff.

(a) Lettura di una SRAM (b) Sense amplifier differenziale a due stadi

Cella SRAM i

Uscita

x2x 2x

Uso di un latch come sense amplifierUso di un latch come sense amplifier

Precaricato nel punto di lavoro instabile tramite il segnale EQQuando il segnale di ingresso è abbastanza ampio, il s.a. viene abilitato da SELa retroazione positiva porta il s.a. in uno dei due punti stabili.

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