View
112
Download
0
Category
Tags:
Preview:
Citation preview
1
3.4 CPU-Chips und Busse3.4.1 CPU-Chips
© Béat Hirsbrunner, University of Fribourg, Switzerland 7. November 2007
2
3.4.2 Computer-Busse (1/2)
3
3.4.2 Computer-Busse (2/2)
4
3.4.3 Busbreite
5
3.4.4 Bustaktung - Synchrone Busse (1/2)
Annahmen
Tx = 25 ns
Zeit der Aenderung eines Signals = 1 ns
Lesen vom Speicher ab dem Zeitpunkt, an dem die Adresse stabil ist ≤ 40 ns
Bedingungen (zum Lesen)
(T1 - TAD) + T2 + (0.5*T3 - TDS) = 46.5 ns ≥ 40 ns
(0.5*T1 - TM) + T2 + (0.5*T3 - TDS ) = 37 muss hinreichen um die Daten auf den Bus zu bekommen nach der Assertion von MREQ und RD
6
3.4.4 Bustaktung - Synchrone Busse (2/2)
7
3.4.4 Bustaktung - Asynchrone Busse
8
3.4.5 Busarbitration (1/2)
9
3.4.5 Busarbitration (2/2)
… gar nicht trivial … / … pas du tout trivial
10
3.4.6 Busoperationen (1/2)
11
3.4.5 Busoperationen (2/2)
12
3.6 Busbeispiele
Recommended