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Arquiteturas Diferentes
TRIPSRAW
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Plano da Apresentação
• Introdução e Motivação– Por que buscar novas arquiteturas?
• Arquiteturas Escolhidas– Arquiteturas Reconfiguráveis
• PipeRench (Carnegie Mellon)• RAW (MIT)
– Arquitetura EDGE• TRIPS (University of Texas at Austin)
• Comparativo• Conclusão• Questões
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Introdução e Motivação
• Por que buscas novas arquiteturas?– Avanços do silício no limite– Complexidade e custos crescentes– Manutenção da Lei de Moore– Novas idéias para complementar/substituir
• Exemplo: RISC
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Arquiteturas Escolhidas
• Arquiteturas Reconfiguráveis– Programando o hardware– FPGAs x Processadores
• Arquitetura EDGE– Grafos
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PipeRench
• Pipeline + Wrench• FPGAs
– Prós:• Maior densidade lógica• Flexibilidade
– Contras:• Compilação complicada• Falta de compatibilidade futura
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PipeRench
• Hardware Virtual– Capacidade física “infinita”– Abstração compilador/máquina
• Análoga à memória virtual– Implementação:
• Pipelines• Faixas• Multiplexação do tempo
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PipeRench
Estágio 1
Estágio 2
Estágio 3
Estágio 4
FPGA
3 estágios físicos
Faixa 1
Faixa 2
Faixa 3
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PipeRench
Estágio 1
Estágio 2
Estágio 3
Estágio 4
Faixa 1
Faixa 2
Faixa 3
FPGA
3 estágios físicos
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PipeRench
Estágio 1
Estágio 2
Estágio 3
Estágio 4
Faixa 1
Faixa 2
Faixa 3
FPGA
3 estágios físicos
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PipeRench
Estágio 1
Estágio 2
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Faixa 1
Faixa 2
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FPGA
3 estágios físicos
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PipeRench
Estágio 1
Estágio 2
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Estágio 4
Faixa 1
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FPGA
3 estágios físicos
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PipeRench
Estágio 1
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Estágio 3
Estágio 4
Faixa 1
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FPGA
3 estágios físicos
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PipeRench
Estágio 1
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Estágio 3
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Faixa 1
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Faixa 3
FPGA
3 estágios físicos
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PipeRench
Estágio 1
Estágio 2
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Faixa 1
Faixa 2
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FPGA
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PipeRench
Estágio 1
Estágio 2
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Estágio 4
Faixa 1
Faixa 2
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3 estágios físicos
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PipeRench
Estágio 1
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Faixa 1
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3 estágios físicos
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PipeRench
Estágio 1
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Estágio 4
Faixa 1
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FPGA
3 estágios físicos
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PipeRench
Estágio 1
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3 estágios físicos
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PipeRench
Estágio 1
Estágio 2
Estágio 3
Estágio 4
Faixa 1
Faixa 2
Faixa 3
FPGA
3 estágios físicos
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PipeRench
• Aplicações– Multimídia– Processamento de sinais– Criptografia– Otimização de instruções (co-
processamento)• Uso restrito
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RAW
• Reconfigurable Architecture Workstation• Arquitetura simplista
– Hardware escalável– Controle do software
• Idéia: matriz de nós minimalistas– Paralelismo– Escalonamento– Comunicação
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RAW
• Estrutura do nó– Processador RISC:
PC, IRAM, DRAM, ALU, registradores, lógica configurável, switch programável• Multicore?
– Paralelismo em nível de instrução
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RAW
• Compilador– 10 fases– Otimizações– Paralelismo, paralelismo, paralelismo– Roteamento
• Hardware simples x software complexo
• Implementação e Testes– 2004: 2x a 100x vs Pentium III
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TRIPS
• Tera-op, Reliable, Intelligently adaptive Processing System
• Primeiro protótipo para a ISA EDGE (Explicit Data Graph Execution)
• Características do EDGE:– Comunicaçao direta de instrução (modelo
produtor-consumidor)– Execução com alto nivel de paralelismo– Execução segundo fluxograma gerado pelo
compilador• Comportamento do TRIPS:
– Opera por blocos de 128 instruções montadas pelo compilador
– Semântica seqüencial em nível de bloco, paralela dentro do bloco
25TRIPS Design do chip dual-core
26TRIPSModelo de compilação e execução de um bloco
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Comparativo
• Diferenças– PipeRench: especializada– RAW e TRIPS: genéricas
– PipeRench: Delegação de tarefas ao hardware
– RAW e TRIPS: Responsabilidades ao compilador
– PipeRench e RAW: Arquiteturas reconfiguráveis
– TRIPS: Arquitetura EDGE
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Comparativo
• Semelhanças– Desenvolvimento de compilador em
conjunto
– Preocupação com paralelismo
– Simplicidade
– Pesquisa em universidades, grandes equipes, teses, testes
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Conclusão
• Arquitetura do futuro:– Co-processadores reconfiguráveis
– Paralelismo estático, dinâmico, de todas as formas
– Compiladores complexos
– Mais camadas de abstração
• Um futuro distante?– Inércia do mercado (medo da mudança)
– Código legado
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Questões
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