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sistemas digitales
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UNIVERSIDAD AUTONOMA DE NUEVO LEON FACULTAD DE INGENIERIA MECANICA Y ELECTRICA
Laboratorio de Sistemas Digitales
Practica 6
Diseño Combinacional
Maestro: Ing. Ofelia Garza
Deisy Melissa Villegas Mireles Matricula: 1218085
Salón: 3101 Hora: M2
Cd. Universitaria a Noviembre del 2014 de los Garza Nuevo León
Practica 6.- Diseño Combinacional
Fundamento TeóricoUn sistema combinacional es aquel donde los valoresde salida dependen únicamente de las combinacionesde entrada. En este sistema el número de entradaspuede ser mayor, menor o igual al número de salidas.
Por medio del Lenguaje de Descripción de Hardware (HDL) es posible fabricar un circuito integrado a la medida (ASIC), utilizando código para proporcionar las ecuaciones o la tabla de verdad o la descripción del problema en el lenguaje ABEL- HDL (Advanced Boolean Expression Language) que fue desarrollado por Data I/O Corporation para la implementación de funciones booleanas en dispositivos lógicos programables (PLD).
ABEL-HDL necesita un procesador de lenguaje llamado compilador (ISP), cuyo trabajo consiste en traducir el archivo de texto de ABEL a un mapa de fusibles (JEDEC) del dispositivo físico seleccionado, pasando por un proceso de validación de las instrucciones, así como de minimización de las funciones para ajustar, si es posible , la capacidad del dispositivo elegido.
Operadores Logicos en ABEL-HDL
Descripción Símbolo Operador Operador en Abel
Not A’ ! !AAnd AB & A&BOr A+B # A#B
Exor AB $ A$BNand (AB)’ !& !(A&B)Nor (A+B)’ !# !(A#B)
Exnor (AB)’ !$ !(A$B)
Metodología del diseño combinacional
Trabajo SolicitadoObtenga la tabla de verdad del problema que le asigne su instructor, elabore el archivo en formato ABEL-HDL correspondiente al ejemplo por ecuaciones y/o tabla de verdad. Incluya vectores de prueba para su simulación e impleméntelo en un PLD.
Problema 11. Diseñe un sistema combinacional donde sea posible comparar dos
números binarios de dos bits cada número.
2. Entradas y Salidas F1
A B F2
C D F3
3. Tabla de Verdad
m A B C D F1 F2 F3
0 0 0 0 0 0 1 01 0 0 0 1 1 0 02 0 0 1 0 1 0 03 0 0 1 1 1 0 04 0 1 0 0 0 0 15 0 1 0 1 0 1 06 0 1 1 0 1 0 07 0 1 1 1 1 0 08 1 0 0 0 0 0 19 1 0 0 1 0 0 110 1 0 1 0 0 1 011 1 0 1 1 1 0 012 1 1 0 0 0 0 113 1 1 0 1 0 0 114 1 1 1 0 0 0 115 1 1 1 1 0 1 0
3. Minimizar
a>b
a=b
a<b
Las variables A y B, forman el número binario que se almacena en a.
Las variables C y D, forman el número binario que se almacena en b.
F1=∑(1,2,3,6,7,11)
F2=∑(0,5,10,15)
F3=∑(4,8,9,12,13,14)
4. Diagrama Esquematico
F1 = A'B'D + A'C + B'C D .
F2 = A'B'C'D' + A'B C'D + A B'C D' + A B C D .
F3 = B C'D' + A C' + A B D' .
F2 = A'B'C'D' + A'B C'D + A B'C D' + A B C D .
F1 = A'B'D + A'C + B'C D .
5. pantallas
F3 = B C'D' + A C' + A B D' .
Chip report
Diagrama de tiempos
CONCLUSIÓN.
En esta práctica aplicamos la metodología del diseño combinacional. Asimismo se obtuvimos la implementación del circuito a partir del
problema planteado que era comparar 2 números binarios de 2 bits cada uno, empleando la simplificación de las variables mediante los mapas de karnaugh, tablas de verdad y el software ISPLever.
BIBLIOGRAFIA:
Me guie en la página del ingeniero ya que es muy indispensable para armar todo y comprenderlo adecuadamente siempre y cuando tengas dudas.jagarza.fime.uanl.mx/
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