Simulación TestBench en HDL - UNSLamairabe/presentaciones/TestBench.pdf32 bits x 32 bits / 32 VHDL...

Ing. Andrés Miguel Airabella.Ing. Facundo Aguilera.

Simulación Simulación avanzada con avanzada con

TestBench en HDLTestBench en HDL

A. M. Airabella - F. AguileraA. M. Airabella - F. Aguilera 22

Simulación avanzada con Simulación avanzada con TestBench en HDL TestBench en HDL

Desc. del Problema

Descripción HDL

Synthesis

Place and Route / Fit

AgendaAgenda- Generalidades- Generalidades- Generación de Estímulos- Generación de Estímulos - Asignaciones Manuales- Asignaciones Manuales - Bucle- Bucle - Bucle con vectores de prueba- Bucle con vectores de prueba - Módulo de prueba- Módulo de prueba

- Escritura/Lectura de Archivos- Escritura/Lectura de Archivos- Relojes- Relojes- Conclusiones- Conclusiones

Every time you Every time you breath, you verify. breath, you verify.

Nizar Abdallah, Actel Corp. Nizar Abdallah, Actel Corp.

Estímulos HDL

Desc. del Problema I/O Esperadas

Simulación

Descripción HDL

Synthesis

¿Qué es un ¿Qué es un TestBench?TestBench?

010010011101 101101100010

VHDL AMS

TestBenchTestBench

UUT (o DUT)

Full Adder

00000000 a_i 01101001 s_o

VHDLSecuencia

de 1 y 0

00110011 b_i01010101 c_i

00010111 c_o

TestBenchTestBench

Multiplicador

32 bits x 32 bits

VHDLSecuencia

de 1 y 0

TestBenchTestBench

Multiplicador

32 bits x 32 bits

VHDLSecuencia

de 1 y 0

Posibles Combinaciones para las entradasPosibles Combinaciones para las entradas223232 * 2 * 23232 = 18.446.744.073.709.551.616 = 18.446.744.073.709.551.616

221414 * 2 * 21414 = 268.435.456 = 268.435.456

TestBenchTestBench

Multiplicador

32 bits x 32 bits

VHDLSecuencia

de 1 y 0

¿Por qué simular todos los valores?¿Por qué simular todos los valores?Mult <= A * B;Mult <= A * B;Sum <= A + B;Sum <= A + B;

TestBenchTestBench

Multiplicador

14 bits x 14 bits

VHDLSecuencia

de 1 y 0

Chequearesultados

¿Qué hay dentro de ¿Qué hay dentro de un TestBench?un TestBench?

Entidad del TestBenchEntidad del TestBench

library IEEE;use IEEE.STD_LOGIC_1164.ALL;

entity fa_tb isend entity;

Ejemplo: Ejemplo: FullAdderFullAdder

Arquitectura del TestBench (I)Arquitectura del TestBench (I)architecture fa_arch_tb of fa_tb is

Defino el componentecomponent fa is port ( A_i : in std_logic; B_i : in std_logic; C_i : in std_logic; S_o : out std_logic; C_o : out std_logic );end component;...

Arquitectura del TestBench (II)Arquitectura del TestBench (II)... Defino Señales de Interconexion.signal A_i : std_logic;signal B_i : std_logic;signal C_i : std_logic;signal S_o : std_logic;signal C_o : std_logic;

Otras Declaraciones...

Arquitectura del TestBench (III)Arquitectura del TestBench (III)...begin Instanciar el componente fafa1: fa port map ( A_i => A_i, B_i => B_i, C_i => C_i, S_o => S_o, C_o => C_o);

Aplicamos los vectores de prueba, asignaciones manuales, archivo de test...end architecture fa_arch_tb;

Generación de Estímulos - Asignaciones ManualesGeneración de Estímulos - Asignaciones Manuales

- Manualmente escribo los valores (y su duración en el tiempo) de las entradas (opc. de las salidas).

- Ejecuto el TestBench para un tiempo específico.

- Veo los resultados en la forma de onda o por consola.

Andrés Miguel AirabellaFacundo Aguilera

Generación de Estímulos - Asignaciones ManualesGeneración de Estímulos - Asignaciones ManualesUncloked: process begin

D_i <= '0'; RESET_i <= '1'; wait for 230 ns; Reset

RESET_i <= '0'; wait for 170 ns; No Reset D_i <= '1'; wait for 160 ns; D_i <= '0'; wait for 260 ns; ...

señal1(i)señal2(i)señal3(i)

ClockRetardo

señal1(i)señal2(i)señal3(i)

a = ib = j

i++j++Sumador

7 bitsba

Esperados

\7 S_o

C_iC_iC_o

library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.numeric_std.all;use std.textio.all;

entity rca_tb isend entity;

architecture rca_arch_tb of rca_tb is Defino el componentecomponent rca is generic (size : integer :=2); port ( A_i : in std_logic_vector(size 1 downto 0); B_i : in std_logic_vector(size 1 downto 0); C_i : in std_logic; S_o : out std_logic_vector(size 1 downto 0); C_o : out std_logic);end component;

library IEEE;use IEEE.STD_LOGIC_1164.ALL;

entity fa_tb isend entity;

Defino Seniales de Interconexion.signal A_i : std_logic_vector(6 downto 0);signal B_i : std_logic_vector(6 downto 0);signal C_i : std_logic;signal S_o : std_logic_vector(6 downto 0);signal C_o : std_logic;

Instanciar el componente rcarca1: rca generic map (7)port map( A_i => A_i, B_i => B_i, C_i => C_i, S_o => S_o, C_o => C_o);

testeo:processvariable suma_integer : integer := 0;variable suma_unsigned : unsigned (7 downto 0);variable s : line;variable errors : boolean := false;begin for i in 0 to 2**7 1 loop for j in 0 to 2**7 1 loop for k in 0 to 1 loop A_i <= std_logic_vector(to_unsigned(i,7)); B_i <= std_logic_vector(to_unsigned(j,7)); if k = 1 then C_i <= '1'; else C_i <= '0'; end if;

wait for 50 ns;

suma_unsigned := to_unsigned(i + j + k, 8);suma_integer := i + j + k;write(s, string'("Sumando ")); write(s, i); write(s, string'(" + ")); write(s, j); write(s, string'(" con Carry ")); write(s, k); writeline(output,s);

Chequeo Carryif C_o = std_logic(suma_unsigned(7)) then write(s, string'("Carry Ok")); writeline(output,s);else write(s, string'("Error de Carry. Se esperaba ")); write(s, k); writeline(output,s);

errors := true;end if;

Chequeo Sumaif std_logic_vector(suma_unsigned(6 downto 0)) = S_o then write(s, string'("Suma Ok")); writeline(output,s);else write(s, string'("Error de Suma. Se esperaba ")); write(s, suma_integer); writeline(output,s); errors := true;end if;

if errors then exit; end if;end loop;

if errors then exit; end if;end loop;wait;

Archivos rca*.*

a = ib = j

i++j++DUT

Esperados

a = ib = j

i++j++DUT

Esperados

SynthesisSynthesis

Descripción HDL

Descripción HDL1

Test 2

Test 1

Multiplicador

n bits

A(i,j) = 10101010<<iB(i,j) = 10101010<<ji++j++

A(i,j)=test2(i,j)i++j++ B(i,j)=test2(i,j)

Bucles con vectores de pruebaBucles con vectores de prueba

- Genero un ARREGLO de VECTORES con valores para las entradas (op. para las salidas también).

Declaro Tipo Vector de Testtype test_vector is record A_i : std_logic; B_i : std_logic; C_i : std_logic; S_o : std_logic; C_o : std_logic;end record;

B_i C_i S_o C_o

Declaración de Tipotest_vector

0 0 0 0 0

Declaro Tipo Arreglo de Vectores de Testtype test_vector_array is array(natural range<>) of test_vector;

A_i B_i C_i S_o C_o

0 0 1 1 0

Posición n

Posición n + 1

Declaro y lleno un arreglo constante de valores.constant t_v : test_vector_array := ( Formo todas las combinaciones posibles para las E/S (A_i => '0', B_i => '0', C_i => '0', S_o => '0', C_O => '0'), (A_i => '0', B_i => '0', C_i => '1', S_o => '1', C_O => '0'), . . .

- En un for in loop recorro todos los valores del ARREGLO y se los voy asignando al UUT (o DUT).

for i in t_v'range loop Leer el valor del vector i vector := t_v(i);

Asigno a las seniales correspondientes A_i <= vector.A_i; B_i <= vector.B_i; C_i <= vector.C_i;...

- Veo los resultados en la forma de onda o chequeo directamente en el TestBench.

- En un for in loop recorro todos los valores del ARREGLO y se los voy asignando al UUT (o DUT).

- Veo los resultados en la forma de onda o chequeo directamente en el TestBench.

Escenario realEscenario real

PLDSeñales

eléctricas Comunicación

dispositivoPLD

Componente

Escenario realEscenario real

Señales

eléctricas PLDComunicación

PLDPLD o

Componente

TestBenchTestBench

Componente

virtual

(VHDL)

Estímulos DUTComunicación

CasoCaso

Estímulos

Procedimientos

Asignaciones

EJEMPLOEJEMPLO

TestBenchTestBench

DUTLectura

Archivos

Escritura

Archivos

ReporteReporte

SalidaSalida

.txt, .dat.txt, .dat

......

EstimulosEstimulos

.txt, .dat.txt, .dat

......

use std.textio.all;...

file vector_file : text is in "estimulos.txt";...

read(L: line, Valor: character, Valid: boolean);

Lectura

Archivos

EstimulosEstimulos

.txt.txt

use std.textio.all;...

file vector_file : text is out "salida.txt";...

Write (L: line, Valor: character, Valid: boolean);

Escritura

Archivos

SalidaSalida

.txt.txt

RelojesRelojes- Manual- Manual

- Sentencia Concurrente- Sentencia Concurrente

- Módulo de Clock- Módulo de Clock

ManualManual wait for 50 ns; CLK_i <= '1';

wait for 25 ns; RESET_i <= '1';

wait for 25 ns; CLK_i <= '0'; wait for 50 ns; CLK_i <= '1'; wait for 50 ns; CLK_i <= '0'; wait for 50 ns; CLK_i <= '1';

wait for 25 ns; RESET_i <= '0';

wait for 25 ns; CLK_i <= '0';

wait for 25 ns;

ConcurrenteConcurrente CLK_i <= not (CLK_i) after 50 ns;

Módulo de ClockMódulo de Clockentity tb_simple_clock is port ( CLK_PERIOD: in time; -- := 20 ns; CLK_DUTY: in real; -- := 50.0; active: in boolean; clk_o: out std_logic );end entity tb_simple_clock ; architecture beh of tb_simple_clock isbegin P_main: process begin wait until active; while (active = true) loop clk_o <= '0'; wait for CLK_PERIOD * (100.0 - clk_Duty)/100.0; clk_o <= '1'; wait for CLK_PERIOD * clk_Duty/100.0; end loop; clk_o <= '0'; wait; end process;end architecture beh;

cvbcbcvbcb

Esperados

- Cálculo

- Tabla

- Módulo

Estímulos

Módulo

Vectores,

Manual

ClockReporteReporte

OndaOndaComparación

Archivos Archivos www.andresairabella.com.arwww.andresairabella.com.ar

¡Gracias! ¡Gracias!

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