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SynaptiCAD Product Overview. SynaptiCAD の提供する HDL 設計フロー. DUT の用意 TestBencher Pro で TB 設計 VeriLogger Extream /ModelSim 等 でシミュレーション Transaction Tracker へ シミュレーション波形をエクスポートして PSL 評価 タイミングチャートの作成、編集、管理. TestBencher. 信号の複雑な「ヤリトリ」を持つ DUT に対するテストベンチを自動生成 BFM ( Bus Functional Model) として. BFM. - PowerPoint PPT Presentation
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SynaptiCAD Product Overview
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SynaptiCAD の提供するHDL 設計フロー
1. DUT の用意2. TestBencher Pro で TB 設計3. VeriLogger Extream/ModelSim 等
でシミュレーション4. Transaction Tracker へ
シミュレーション波形をエクスポートしてPSL 評価
5. タイミングチャートの作成、編集、管理
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TestBencher
信号の複雑な「ヤリトリ」を持つDUT
に対するテストベンチを自動生成BFM ( Bus Functional Model) として
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BFM
DUT と TB の「ヤリトリ」をバス・トランザクション要素とその駆動シーケンスに「分解」
BFM = トランザクション+駆動シーケンス
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トランザクション 各トランザクションは
波形タイミングモデルとして記述=> *.btim ファイル
TestBencher Pro WaveFormer Pro DataSheet Proで編集
addr 、 data のパラメタライズ
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再利用可能な波形によるバス・トランザクションを作成
• パラメータ化したステート
• 変数を使用したタイミング値
• ドライブ信号と期待値信号とをカラー表示で区別
• サンプル値に対する if~ then ~ else の検証
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駆動シーケンス
定義した「パラメタライズド」トランザクションを駆動するシーケンスプログラムを「擬似コード」で記述=>テストベンチ・スクリプト *.bch
観測、照合の記述も含む
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トップレベル・モジュールにおいて、トランザクションのシーケンスを定義
• トランザクションのコール– Apply_tbread(…) など
• トップレベルにおけるさまざまなプロセルの定義– for loop など
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テストベンチ生成( HDL )
MUT ( HDL ~ *.vhd/*.v )+トランザクション (*.tim)+テストベンチ・スクリプト( *.bch )
=>テストベンチ( HDL ~ *.vhd/*.v )
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必要なら
生成された HDL テストベンチに 観測の追加を必要に応じて行う
Verilog なら $dumpvars 、 $display など
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TestBencher Pro の利点 複雑なトランザクションを視覚的に
編集し維持管理できる~ HDL での管理に比べて優位
「擬似コード」で自由なシーケンスを 容易に生成できる~ 少量のコードでの色々なテストが可能
結果照合や分岐シーケンスが組めて テストの自動化が可能
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Verilogger Extream でシミュレーション
High-performance compiled-code Verilog 2001 simulator
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Transaction Tracker の使用
1. シミュレーション波形をインポート
2. アサーション / プロパティを 信号に付加
3. アサーション / プロパティを 自動評価
4. True/False 波形として評価を表示
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Transaction Tracker
True 緑 /False 赤として評価を表示
PSL/Sugar 言語で式を入力
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タイミングチャートの作成、編集、管理
非常に直感的な操作による波形作成 インタラクティブ・シミュレーション機能 種々の波形フォーマットの
インポート( VCD 、 Agilent 社、 Tektronix 社のツール… )
エクスポート( VHDL 、 Verilog 、 Agilent 社、 Tektronix 社のツール…)
TestBencher Pro WaveFormer Pro DataSheet Pro ,etc
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Delay,Setup,Hold パラメータによるタイミング解析
時間式による波形の生成
インタラクティブシミュレーション
多くの波形生成、編集方法
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