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CONTROL DE VELCICIDAD POR VARIACION DE FRECUENCIA
ROT,'INSFN CARNONA üRDONEZ
tAIILSCIN FUENTES I"IAHECHA
Trabajo de grado presentadacomo requrisito parcial parar:ptar el tltr-r1o de IngenieroElectricigta.
Director:CARLOS RAFAEL FINEDCII.E, U.V.
CAL ICüRFORACION UNIVERSITARiA AI"JTONOI",IA DE OCCIDENTE
DIVISION DE INGENIERIASPRüGRAMA DE INGENIERIA ELECTRICA
1991
r8f ruuüi.friillü=ufiÍur
u rrl
Aprobado For
de trabajo de
cLrrnpl imiento
requrisi tos
por' I a
el comité
qrado Gln
de log
e>rigidos
Corporación
UniverEitaria Autónoma de
Occidente pera optar eI
tf tr-r 1o de Ingeniero
E I éctri cista.
V
Jurado.
Ca I i , JLrn io de 1991 .
1t
DEDICATORIA
A rni esposa CIlma Lucla y mi hi_ja $andra l"lilena¡ For sLr
paciencia y comprensión dlrrante el desarral lo del
proyecto.
WILSON.
A rni Fspüsa Rurby y a rni hijcr Roqer por EiLr incondicional
apoyn Én egta etapa de nLrestras vidag.
ROEINSON.
t.tJ-
(21 l'3 t3
C )¿vcI ,1
AERADECIT'IIENTOS
Agradecemos de rnánera especial al Ingeniero Carlog Rafael
Finedo por Eu invaluable aparte desde sur origen haEta Ia
curlminacÍón del presente trabajo.
A todas aquel I as perec:nas qLre en Ltna Lr otra f orrna
colabnraron eln Ia realiración del presente trabajo.
IV
TABLA DE CONTENIDO
T'ARJETA I,IICROFROCESADORA
CONCEPTOS GENERALES
Frincipios Básicos
Selección deI l'licroprncesador
EL PROCESADOR 8I)85 ( trFU )
Arquitectura deL microprocesador
$teq i etros
Banderas
Aputntador cJe fila
Unidad AreitmátÍcs"-Lóoica
Registro de Intrurcción y Decodif i cador
Gienerador de reloj interno
In terrurncioneg
Entradas y Salidas en Serie
Con j urnto de Instrurccíoneg
Pá9.
I NTRODUüC I NN
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Resurrnen de I con.j Ltn to de I nstrltccienes flara el micrtrprocesador8(155
PERIFERICO5 LOTALES DH LA CFU
Mernorias
l'lernorias de Iectutra/escri*r,t*(RAM}
l'lemorias de sóLo lectura(ROl'l)
Mernoriag de Eó1o lectltra Proqramable (FROM y EPROPI)
Temporiaadore6
Rel.oj de tiempo real
FroceEadorcrÉ aritméticoE alt¡liI iares
Amplificadores de Elug
Transceotoreg
Reg istros
Elementos Fasivos
EUSHS NORf{ALIZADOS PARA INTERCC]NEXION DE TARJETA$ EN SISTEMAS BASADOSA EN T4TCROFROCESADOñ
INTRODUCC I ON
ARGIUITHCTURA DE TRE$ BUSES
EI Burs de Direccionee;
EI Br-rs de Datcrg
El Bure de Control
BUSES NORI,IALI ZADOS
Bus Norrnali¡ado Eurornicro
31
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47
43
44
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46
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3. S.3. ó.4.
?.3. ?. á. 5.
?.3. ?. á.6.
?.3.2.7 .
Descripcián Lóqica de las sePlales
Lfneag de Datos y Direcciones
LLnees de tnntrol
Llneas de Alimentacián
Especlf i cacianes l'lecán i cag
Br-rs Normal irado 5*1O{)
SeFtalee del Buts
Butg dp Datos
Etr-ts de Direcciones
Bus de üontrol
Burs de SaIida de Controleg
Etus de Entrada de Controles
Burs de Control de Dl"lA
Butg de Interrutocioneg Vectoriu adas
Burs de Servicio
Burs de Alimentación deL Siste,na
ftelojes
Funciones de Reinicialisación
VaLidación de escritutra en rnemcrria,
Esclav6É fantasmas
Candiciones especia les
Especif icaciones e1Éctricasbásicas para lag tarjetasslr)ü.
57
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59
67
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3,4.
Especif icacioneg rnecánicaspare Icrs sisternas de Ínterfars1fl{},
Burs standard proloe.
SePla I es de bLrs .
Asj.qnación de pines bursstandard prolog.
Especif icaciones e 1éctricas.
Tolerancias de 1os voltajeede las alimentaciones.
Caracterlsticas de 1as gePlaleslógicas.
Especi f i caciones rnecán i cas .
Norrnas de interconexión serle,
Descripción frtncional de Lassefla l es ,
SeFtales de datss.
SeFtaleg de csntrol.
SePtales de tempori¡ación.
SePfales de fl¡¿{sa,
SELECCION DE BUS
FUENTE DE ALIMENTACION REGULADA
GENERALIDADES
FILTRO DE ENTRANA
EL TRANSFORMADOR
RECTII'ICACION
AFLITACION ESFETIFICA DELSIs]-EI"IA DE DESARROLLO
viii
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5. S.5.
5.4.
5.4, I .
5.4,3,
I"IAG¡UINA A T]ONTRNLAR
Caracterfstica del sietemade control.
CLASIFICACICIN DE LOs CüNTROLESPARA I'IOTORES DE INDUCCION.
Invers¡,oreg con vt:ltaje de entrada a j urgtab 1e .
Inversor con modutLacion parancho de pulso - FhrM.
Modurlación por ancho de pltlsosimpl e '
Hodurlación de relación variable.
CRITERIOS DE CALüULO PARA PWH
l"lodurlación de la sePfal con elmi croprocesadc:r' .
PROGRAT,IACION DEL T,IICROFROCESADOR
INTRODUCtrION
LA PRCIGRAI"IAC I ON
HI* LENGI.JAJE ASET'IBI-ER
La rclna etiqueta.
La u mna mrremÉniccls.
L-a sone operando.
La trone comentario.
Directivas y psertdoinstrucciones.
HL ENSAI"IBLADCIR
l"lodoe de engamb I aj e .
El ensambLe.
115
115
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Anál igig lexicoqráf ico
AnáL iEis eir*¡t*cti.ccr.
Aná I ieis gernán ti co .
EJEI'IPLCI DE FROERAI{ACION
INTERFACE
INTERFAZ DE ENTRADA/SALIDA
Específ icaciones genc¡raleg.
Comunicación Fn eI sentido Ltsuar io-equt i po .
Comrtn i cación equipo-t-tsuario.
Especi f icacionee particutlares.
INTERFACE DE TONTROL..
Interface de perifáricosprog rarnab I es .
Diagrama de conexionado del PPI
l"lodos de funcionamiento del FPI
taracterlstica de futncionamientodel PFI en mc:do t).
taracterlsticas de futncionamientoen el rnc:ds I
Caracterfsticas de futncionamientodel PPI en el rnodo ?'
Ejercicio básico de Prueba Parael FFI.
Conversor anáIaqo/digital .
Furndarnentog de 1a conversiónA/D,
tsü
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186
186
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6.3.3.4.4.
á .7..3.4 . 5.
7.
Parámetros y tórrninos qrre caracterizan a It:s csnvertidoreg ADC.
Reeoluciún.
Nc: linealidad,
No linealidad diferencial.
Msnt¡tonicidad.
Tiempo de conversión
Error de cuantificaciún
Precisión
Conversión ADC con tÉcnicas deno integración.
De apro:.rimación sLtcegiva
De rarnpa I inea I
De rarnpa escálonada
Conversión ADC con tÉcnica dein tegración
De tensión Ern f recutencia
De interpolación integración
Integro - potenci6metrica
De dr:ble rampa
Ejercicio bási.co de pruebapara el ADC ü8ü9
TONCLUSIONES
BI BL i O6RAF I A
?()5
2rl5
206
30ó
2f)é
2Q&
2t)7
2lr7
7$7
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311
tls
?13
?15
214
318
?19
T3T
??3
315
¡ri
LISTA DE FIEURAS
FIGURA 1. Integrado 8f-¡85
FIGTJRA ::. Argutitectutra simplificada deIa CFU,
FIGURA 3. Diagrarna f utncional de bloqutesde la CPU 8ü85.
FIGIJRA 4. Handerag en el registro deeetado del 8$85,
FIGURA 5. l"lodelo de proqrarneciÓn delgo85,
FIBURA 6, Ésquema general de ltn blts,
FIGURA 7. Caracterlsticas flsicas delgistema l"lUBL,S.
Páe.
22
3ó
58
e
15
?3
xtr
64
FI$URA g, Circuitos de terminación delas ll.neas deI buts 5-10tl.
FIGURA 9. Parámetrae mecánicos dep l acag S-1Ü(J .
FI{3URA 1(}. l'ledidas de 1as tarjetas prologen putLgadas.
F I6URA 1t , Tar j eta l'li croprclcesadora . 105
FIGURA 13. Fuente de alimentación reguLada. II4
f:I6tJRA 13. Cutrva trara rnotor inducción. LL7
FIGURA 14. Eurva de torque Y potencia enf urnción de la f rs*ct".t*ncia ' LL7
FIGURA 1.5. Etapas de potencia ÍnversorAVI. 131
FIüURA 1ó. Etapas de patencia inversorPWIÍ , rt3
F IGURA L7. l"lmdltlador de PWPI eimple enllnea 19. 137
FIGIJRA 18, Resul tante de vol ta j e I lnea allnea, inverssr de geis pasog. L?7
E1
81
?1
!ítt I
FIGURA 19.
FIGURA ÍT¡.
FIGURA 31.
FI6URA :3.
F'I6I.JRA 35 .
FI6URA ?4,
FIGURA ?5"
FIGURA 26.
FIBURA 77,
FI6URA ?8,
Arouri tecturación de pines
interna y configurrade1 8355.
Envolvente de mndulación fija,
I'lodurlación de doble borde.
ConfigurraciÉn getnerál deltrro;rs61o '
1?8
130
131
19ü
Lq4
194
1?5
198
?il1
Diagrama de f Lr-rjo simpl if icadode1 prograna principal paracontrolar motores trifáEicosde indurcciÉn aplicando IatÉcnica de moduclación porancho de trutlgog Ftall"l. 157
Falabra de control con D7=1..
Palabra de control con D7=t).
üonfiquración Fort A y PortF como entradas,
Bit reoistro de contrnl Port C.
6nnf igurraci6n rnodo ?.
Curva de traneferencia pára LrnADtr ideal de 3 bits.
FI6URA ?9.
¡r iv
?fl3
FIGURA 3ü. Diaqrarna de bloques de nn SAR. It19
FIGURA Sl, Esquema de principio de unaetapa de muteetreo y retención. Iü9
FI6URA 53. Díagrema deI árbo1 deapronrmación. 109
F IfiURA :r.5 . Convertidor de rarnpa I lneal 213
FIGURA 34. Futncionamiento de puerta. ?13
FIGURA 3$. Diagrama de blaqutes del Éonvertidar de rampa escalonada. ?14
FI6|JRA 36. Canvertidor tensiÓn/f recuencie. 21ó
FIGURA 37. Convertidor de doble rarnpa' ??ü
FIGURA :58. Futncionar¡iento de ltn üclnvertidor de doble ramtra, ??rl
LISTA DE TABLAS
TAELA 1. Nombres y f urnciones de lasnatae del Bü93.
TAHI*É\ ?, CicLo de rnáqutina del 8085.
TAELA 3. Interrutpciones de Hardwareen ta CPIJ 8ü8F.
TABLA 4 . Fines de sal idas ccln f lurj oede seFfal ref erenciado a laCFU.
TAFLA 5. Distribución de pines de1conector RS-?33-C nemoni.coy flur.jo de ge'Ffa1.
TABLA ó, Ooeración b&slca 8?55.
Pá9.
3ó
e7
9.5
L94
I
15
xvr
L IE¡TA DE ANEXCIS
Pá9.
ANEXO 1 " 74t{Ér)4 He>r inverter. 2?8-33?-23ü
ANEX0 ?. 74HC13H - S ts I line decoder. ?31-?.5?-'?33
ANEX0 5. 74HC244 '- Octal tri*gtate butffer. ?34*135-236
ANEX0 4. 74.HCt45 - Octal tri-etateTransceiver. 257*338*33?
?40
D-type341-34?-343344-345
ANEXO S. 74HCT37S '- tri*state sctalflip f1op.
ANEXO 6. Hl'ló?á4P - RAl"l 8l:: >t 8.
ANEXÜ 7. FnX{14{) - Crigtal de cLtarucl4f)r){) l'lHa.
ANEX0 8. ADCtlE{)? - Conversor A/D I bite.
2.46*?47-74474?
SSrl-151-15?
253*?54-?55?s6-t57-.3S8359
>rvi i
ANEXfl 9. Tl"l5?7Có4 - Erasable programableread - onlY mr*rt¡üry, ?6()-?ó1-?6?
?63
llv:- t l
En el presente ProYecto
electrónico cje velocidad
irrdutcción.
La etapa de interface
integrado PFI 82554 con
A/D, decodificacJores.
optoacoplarJores ) r esta
RESUI'IEN
se desarrol lo Ltn variador
Dara rnotores trif ásicog de
s€r realiró cnn bage al circuito
su respectivo soporte ( conversor
reLoj, imputlEoreis de corriente Y
tiene Ia misión de controlar la
El microprocegador 8ü85 con todo er¡ respectivo soporte
elestrónico. tales ccf,mo memorias RAI'I y EPROI*| t
clecodif icadores. irnpulsores de corrients Y elementgs
paeivos (resistenciae,, capacitores, interruptores. diodos'
ratc) canfcrman la tarjeta procesadora y es Ia encargada de
controlar todo eL sietema (etape de interface y potencial.
FttH
etafia de p$tenciar dé acLterrjü a }a seFfal entregada por Ia
tarjeta prücÉEadorá.
1...a etapa cornputesta por el purente rectificad6r de onda
corntrLeta trif ásico y eI inversor n e1 cual esta conf igltrado
pc¡r seis transistores de' potencia de aL ta f recutencia
cc¡nf orrna 1a salida de potencia del variador electrónics de
velocidacl siendo esta la ÉtI tima etapa para eI manejo del
motor de inducción trifásico.
INTRCIDUCCION
EI rnc?tór de indurcciún aslncrono es Ltsado enla rnayoria de
los prnceÉioÉ indurstriales¡ egtas Eon máqutinas robLtstas
confiab1es" relativarnente baratas ( con respecto a Icrg
motores de corriente ccntlnua) " poca demanda en el
mantenimiento y fácil consecutción en el rnercads nacional.
Far-a contr-oIar la velocidad de estos motores E e han
desarrol lacjcr rnÉtodc:s mecánictrs y e1éctricos, Los mediog
mecánicos de control no proporci.onan Ltna variacÍón de
velocidad contlnuta en dicha máqltinar For Io tanto Ee
recurre a1 control eléctrico qute proporciona Ltn manejo más
adecltado de la veLocidad.
Ln variación de Ia velocidaddd de los motores de indutcción
pr".rede hacerse únicame¡nte v.rriando 1a frecltencia de 1a
f ur*nte de al imentacián en Ltn rango pree*stablecido
I
(vari.aciún de velocidad cnntlnuta). De ahJ. la neceEidad de
degarrol lar Lrn cantrol de velocidad pera dichas máqutinas
ya gLre en Ia rnayorfa de las indutstrias son requteridns
equipoe de velocidad variable en numerüsas aplicacicnes"
e.i emplo:
Indurstri,a de pepel
I ndLrstria rneta I rnecán ica
Industria te¡r ti I
Industria siderúrrqi- ca
Inrjurstri.a de al irnentos
Mágur j.rras " Herramien tas " etc .
Este proyecto nfls perrnitió a nogotrne comc: estudianteg
trahajar €ln diferentes áreas del prograrna de IngenÍerla
E1Éctrica, rorno Erfn i Fláqurinas Eléctricasr Electrónicas y
mi croprocesecjores3 ,
1. TARJETA HICRCIPROCEE¡ADORA
L.a tar.jeta rnicrocamputtadora qLle se ha digeFlado Fara este
propósito, €ts capa¡ de soportar todo tipo de perifÉrico'
pese a sLt sen ci I 1e¡ '/ economia . Esta tar j eta
microcomtrutadora cgnsta inicialrnente de nueve circuitos
i.ntec¡redns. ademág de resistencias. condensacJores, cristal
dm üLrarr$ l/ 6¡1emen'tos att>tiliares. La allmentación de
todos los cicuitog intecradog eE de +5 voltiosr Fotr 1o que
solo requriere utna futente de alimentación a egte nivel.
Los pri.cipales cornponentes del. diseFfo Eon!
-cPU.- l"licraproceEador 8t]854 de INTEL.
-RAM.- l'lemorias de lecturra/escriturra 67,64 de B kbytes.
-EPROM.- Plemorias de sola lectutra 2764 de B l,;byteg.
B?53 cle E,/S Para interfaz
4
de periférico-FPI . - "thi.p"
en Faralelo"
-DEHULTIPLEXÚR. -demltl tiple¡lacJo de
üi rcuri to in tegrado
datr:s,/direccioneg.
74LSI73 para eI
-DECODIFItrADOR.- Integrados 74LS138 para habilitar
todos log integrados y periféricc¡s á la cFU que deban ser
habi I i tados en Lln rnomento dado, de acuterdo a l aE
instrutcciones qute se estén ejecuttando'
A cr¡nt j.nr-taci.ór¡ se describirán de utna forma ltn poco rnás
profurnda. láÉ etapas más irnportantes para eI desarrollo y
furncianarniento de la tarjeta microprocesadora. At final
Ee agregarán hojas de datog de los circuitog integrados
ctLrg no requieren Ltn anáI isis prof utndo de 5Lt
f unci.onarniento "
1.1. CCINCEPTOS GENERALES.
E1 primer rnicroporcegador f urá introducido por INTEL
Corporation en L97L. En ese aPfo INTEL introdr-t.jo el 4{){)4
de 4 bite y el 8{)ü8 de E] bits, En L974 introdutjo el
micr-oporcesador E'{)Bf) qlte maneja palabras de B bits y tiene
Lrna Lfnea de dirección de 1á bits y un apuntador de fila
f
tje 16 bi ts. E l 8úEl{} viene a ser Ltno de los
mi crnprocegador de Ltso qenera I con más Ltto Én I a
indutgtria. EI microprocegador INTEL 8085 es una mejora de
Ia unidad E}08t). Integra eI reloj " sistema de control Y I'a
prioridad de Ias interrutpciones dentro del cÍrcuito
integrado del microprocegadorr PoF lo tanto reducer el
n{rmero de circuitos integrados gue Ée utili¡an en Ia
mayorla de lt:s sistemas. El 8tl8S opetra con Ltna st:la
fuente de poder de +SV. La CFU gü85 uttili¡a las misrna
ínetrutcciones de Ia 8t)Bt) i pctr Io tanto r hace compatible
6LlS FrC¡gramfrs. EL microprocesador 8OBS añade dos
instrurcciones para tomar ventaja de algunas capacidades
adicinnal.eg de hardware.
I .1.1. Principios Básicos. Hx isten dos rfianeras de
abordar el estr-tdic: de Iog micFotrroceadores. La pri"mera
consiste €'n detal lar La organiración generaL de Ltn
cornputador y a partir de alll, vgl- cuáIee son lag partes
qLre Lrn micrc:procegador reemplara. Esta apFcr:{irnación se
justifica dado qure e1 microproceeador es Ltn eietema 1ógica
programabLe" qLre ejecuta una Eerie de ingtrucciones en
mernoria y qLre r en cünsstcul€tncia ! real. iaa tt:dag las
f urn cioneg de Lrn ca I cur l ador ¡ esta manera de abordar e I
egtlrdios eE par-ticurlarmente adecuada a quieneg se
interesan en 1a prograrnación.
L¿c segundar RS desde eI punto de vista de La electrÉnica
6
familiarizada con }as nociones básicas de LÓqica digital y
rnoÉtFar qLte €1 microproces,ador €5 Ltna forma cornpletamente
integrada de diferentes funciones ya cmnocidas Y
r-rtiIieacJas. Esta fnrma de presentación egi importante dada
que et análisig de t-ratamiento de la información con la
aylrda de diferentee circuitos lúgicos condutcen a Ltna
aproximación más cercena a 1a arquitectura de Ltn
microprocesedclr. Eet-e estutdia tiene cofno objetivo brindar
Lrná formación de base tanto teórica cofno prácticñ de loe
microproce¡¡adores en generaL.
El egturdis ge inicia en la tógica tradicional " lutego g'e
pasá e la lógica prograrnada " Y por ütl timo ge def ine el
concepto de microproc6rsador visto desde Ios dos aspectost
1a escritura flsica y 1a prografnación. Noe concentraremos
Én e1 estutcJio del rnicroprocesadon $ügC) r LtFlo de los
microprocs¡sadores de rnayc:r Éxito en el mundo.
1.1.?. Selección del Microprocesedor. La selecciÓn deI
microprocesador 8{¡85 de INTHL pará la realiuación de es'te
trroyecto se debe a 1as grandes ventajas que egte
microprocesador de B bits ofrece' Los microprocegadoresI
de El bits ofrecen Ltn jureqo de instrucciones amplio ( ? =1á
35á posibiLidades) y 16 bits de direcciÓn (3 = 6553,5
poe iciones de rnernoria) r las cualeg son maÉ qLt€l sLtf icientes
7
para la1É aspiraciones de éste proYecto. AÉtn hoy en dla con
los procesadores de 16 bits. los de €} bits siguen giendo
log más r-rtil izados debido a Ia grán e¡liEtencia de
periféri?os de I bits y sof tware degarrolladoe a 1o I'argo
de lms rhl timss aflos. EI micrüprocesador 8t185 da esta
ventai a, ya qLte putede utti 1i¡ar Llna Qran variedad de
periféricos que existen en eI mercada.
Dentro de las caracterlsticas qt.le podemos
rnicroprocesador 8C,BS tenemos:
NerceEiita una sc¡la fuente dÉ +5V.
necegita relcrj e¡tterno.
Lrn cristal " internamente
reñaltar deI
puede ser operadc pclr Ltna red
tiene generador de reloj.-No
RCo
Tiene Lrna entrada '/ Ltne gelida serier €s decir pltede
rnanejar infsrmación serie sin mayt:r desarrol lo en
Hardware.
Tiene cinco niveles de interutpción Hardware. fiientras
qLre La mayorfa solo dispone de utna entrada.
T'rabaja cün Lrne f recurencia máxima de eeis (ó)l'lHa.
--- j- -.- +^=-: - +; -- ---- i-_-----_-_ _-i_-_!L
=.:--=.=. LL--: -=rr_:_=; ¡=. L::_S.= l:ÉLÉ: i :j€¿
-.-'i ; ---..-i^--- --i-- --:_-.+*-'EU:-r: L.-- -.-L:!¿:----L:L:!!E= U- LLr¡:L: Lt¿
r----F; -1.+*-; .-----,-i- --.+---i - -j-- -. -i ; ; --Lr-¡ i : -:
itL:= IE -!
! L: 818_j =-=.:
!U!-.-.
: = -.-' EL FF-'üCESADAR Br-'gS t f,FU !
Y'_:
-!-,---? :-::t
:ilr: L¡ELr
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ir-rljt-Lr-
-L:J
-Lrü-.--- tl=
ti*¡ i l
_j¿:
i'¡ ¡ tt'Lr f | ¡i i I i
-!-
I
TABLA 1, NSI'IBRES Y FUNCIBNES DE PATAS DEL BOB5
lNomhre de la pata i Descripcion i Tipo-------+ -+------ ----i
!Fus de dir./datos iBidirecional tries!iFurs de dir !Salidartriestado !
iHabilitacion dir i5alida* iiDontrol de lect. iSalidartriestado i!trontrol de escr. iSalidartriestado !
¡ElS ó ind de mem. l5alidartriestado ii Ind.de Eus estadoiSalida iiReq.de espera iEntrada iiEnt. datos serie iEntrada i
i5a1. datos gerie l5alida ilReq. de detencionlEntrada iiReq. de detencionlSalida I
iReq. de' interrup. lEntrada ¡
! f nterruF. nonrnesk - ! Entrada iiRequerimiento de ¡
!interrup de hard iEntradai por vectores !
lRec, de interrup !Salida! Restauración i EntradaiFestaur. perife. iSalida!Conex cristal iEntradaiSeñal de reloj iSalidal+SvccrEnd i
i---! ADti-AD7i AB-415i ALEiRDit^lRi lo/l"li 5n,s1i READYi SID! 50D! HOLDi HLDAi INTRi TRAP¡ RsT 5.5! RST 6.5I RsT 7.5¡ INTA! RESET INI RESET OUTi xlrx2i CLH! VccrVss
¡[ Esta salida es triestado en el BCIBS pero no en el BüBEA
Uirf,Gidrd rutrnono dc (laiarh
0¡rr¡ lil¡rxa
1-Í-)
Este microprncegador urtilira 16 pines pera las llneaE de
direciún v El pineg para la conexión del bus de datos con
Ia adición de las f utnciones de la 8(:t95, É1 chip de 4Q
pínes no tiene surficientes pinee para todas las entradas y
salidas. For eEta ra¡ón el fabricante utili¡a los pineg
de t? al 1? corno lfnea de buts de doble propósito de
direccién/datos (ADCI - AD7). Se dice qLte lrnidad tiene
bits, Lasun bus de direcciún/datas multiplexado de
ochos I f neag de dirección fnenos sigrrif icativag cornparten
cün las ochos 1ín*as de butses de datos. l'lLtltiplexar
riignifica seleccionar inicialmente Llncl y deepuÉe otro¡ por
1o tanto r fllLtl tipLe¡rar el bus de direcciones/datoE
signif ica primero urti L i¡ar el bue para enviar Ltná
dirección y despuás enviar o recibir datog a través del
mierno buts, La 8OE5 tiene una EeFfaI especial pare inforrnar
a los periféricos cltandc el buts de dirección/datog está
enviando Lrna dirección ,r cuando f ltnciona ccrrncl buts de
datog. Hsto se conoce como sePlal de control de
habiLitación del sslqLtFo de dirección (ALE¡ addreEE latch
enable).
la
I
Loe pines
pureden ser
control.
del
de
bus de dirección/datos gon bidireccionales o
tres egtados. La sePlal ALE eg; Ltna salida de
11
El trl$S. tiene utn totaL de 1ú I lneas de dirección. Lae
ocho llneas de direcci$n más significativas Ée conectan a
las patas AE haEta la A1*5¡ eEtog conectan directamente eI
blrs de direcciones, estas patas son salidas o pueden 6er
de tres estados.
El microprmcesador gü854
interconetrul-da entre Ias
conectadáE a un cristal.
tiene circutiterÍa de rel,oj
patas Xl y X2 cornunrnante
L.a f recuren cia
frecurencia deI
interna de la trPU será
cristal.
la mlted de Ia
Las salidaa de control de lectura (RD) v de escrj.tutra (t^tR)
sirven para inforrnar a la memoria o los disposítivoE de
entrada,/salida que es tiempo de enviar o recibir datos á
travÉs deI bLts de datos ( en real idad eE el buts de
direccinnee/datog en esta unidad ) ' La entrada de
reEtaurración (RESET IN) restaura eI contador de prograrna a
la pogición CIOOCIH. L.ns butses de datos Y de direcciones y
las 1f neas de cc:ntrol son tri-estados dutrante Ltna
restaurración. Los contenidog de log registrc:e internos
tambi&n pueden Eer alterados dutrante una restautraci6n. Et
prn de RHSET OUT está asociada con 1a operación de
regtaurración. Cuando está restaurada Ia CFUr el pin
1?
RESET OUT envia Lrna seftal a los perifáricos ql.te les
informa qLte el sigterna eetá siendo reEtaltrado'
La salida del reloj (CLll) es ltna sefifal de reloj que 5e usa
cürnorelojdelsistema'LafrecutenciadesalidadelCLl::
Fs menclr qLte la red de reloj interna. La entrade de
reqLrerimienta de interrltpción ( INTR ) de Ia 8t)85 es Ltna
interrupción de propósito general que puede sier habiliteda
o inhabilitada mediante instrutccinnee de s¡oftwár-€. Además
del requerimie¡to rÉgLtIar de interrupciones (INTR) !' 1a CPU
8üBSA tiene ütras cllatrtr entradas de interrutpciÓn qLle
están Fresentadas por 1as pátás de entrada TRAF" RST7.5.
RsTá. 5. RSTs. 5, La interrupción TRAP es 1* de rnás al ta
prioridad. Éeguida por Ia RST7,5' RST&'5' RSTS.5. '/ ¡
f j.nalrnente, la interrupciÓn de menor prioriclad. la INTR.
La TRAF o cltalqutiera de las tres restattraciones tRST7.5"
RS'fá.5. RST5.5. ) ocasiona quel 1a CPU brinque a una
gutbrnti.na en unü diresción especlf ica de l lamado. [-as
interrupcioneg de reg,tauración puteden Eer habilitadas e
inhabi I itad*e por gof tt,¡are, lo cutaL no ocLtrre con 1a
interrupción TRAF. La interrupción INTR birnca á Ltna
dírección directa por Ltna instpucción especial gLte se
recibe de urn dispoE,itivo periférico cutando ee actÍvado eI
reconocimiento de La interrutpciÓn de Ia satida por la CFU
(iNTA).
13
Ht microproctÉador 8üE}5 tiene Ltna entrada y una salida en
serie primitivas. Hstas sun Ias patas sID (entrada de
datos en serie) y $OD (salida de datos en serie) rnostrados
€¡n la F igura 1 . El sc:lct bit de datos de la pata de
entrada SID es cargado en Ia posiciÓn MSB (bit 7) en el
acLrmLrlador de la ingtrutcción RIM de la 8t185. La pata de
sal ida SOD €E colscada c: restaltrada según las
especificacionee de 1a ingtrucción 5Il't de 1a €lt)8*ñ4.
La entrada READY de utn digpositivo periférico informa que
un procesador está listo para enviar o recibir datos. Si
1a entrada READY del dispositiva periférico es bajo
durrante un ciclo de lectura a escritutra laE, trFU interpreta
estü como Ltna reeuisición de entrar al estado de espera.
La CFU tendrá entonces qLte esFerar hasta qute la g'effal del
perif érico i.ndiqure quer está I ieto para tranemitir cr
recibir dcrtos. Aqutel la deberá procerder con sLt cicl'o de
lectutra n escritlrra. La entrada Í{EADY E!6 rnanl.rál cuando ge
Lrsan rnemoria cr periféricos demasiado Ientos para 1a
velocidad de proceso del rnicroprocesador.
LIna entrada HOLD notifica a la GFU qute otro dispositivo
desea utiliaar los butses de dirección Y de datos. Esto
purede ocurrrir dutrante operaciones de acceso de mernoria
directa. Al recihir ltna entrada HCILDr la CFU cornpletará
14
lag trangferencias de datog actuales eln los butses.
Entunceeo lae patas de direccián " datos, RD, [rlRre ICI/Mn de
1s SoBS. g,on de tre¡s estadog, de fnan€?ra que no interfieran
cctn las transferencias de datoE en los bt-tses. Una salida
HLDA ( reconocimiento de álfiacenamiento ) indica aI
reri f Éri co qt-te Ée ha reci bido Ltná requigi cián de
aLmacenamiento Y quÉ eI microprocesador debe ceder eI
centrol de los buses en el siguriente ciclo de reLo-j. LaE
salidag Ifl/M, B{) y 51 5on seflales de control que natifican
a los periféricos qLre tipa de ciclo de máqutina está
re*a1 i¡ando la CFU. Los tipos de ciclo de máqr-tina 5e
listan Én
apropiada
se detal Ia
colt-tmna derecha de Ia Tab1a ?. La csrnbinación
sePlales de salida en los piness IO./l"l¡ St) y É1
La parte irquierda.
[*a$ principaleri futncisnes de Ia tFU EÉn :
1. Seleccionar r decodificar
pro€rama en el trrden adecuado,
y ejecutar instrucciones de
1a
de
efl
t. Transferir datos
des3de Iag secciones de
hacia y degde la memoriat
entrada/gaI ida.
o hacia y
5, Responder a las instruccionee externas.
1gi
Tabla 2. Ciclos de máqutina del 8085
L:slatlo dc cicloc dc trr{rquittit
Escritrtrn dc lttcltloriit
l.qclurit rlc nlclltnria
F,scritrrra <Jc filSl.cctur¡r tle lilSCl¡rtirciirrt dcl cótligo tle o¡t"rilcltlllItccoltocitttic¡tto tlc ittlcrttt¡r'c ii: ttAltt¡
SorIcltcr
Itcstnttr¡tr
t (trrrrlrtól¡ tlt ltt\ ú\l¡trl,\\
¡ , ltrr t.t,r. if i":rrh'
fhs tlcrl i rcccitl ¡rer
l.inc:rr tlcc(,il1 | ()l
Arquritectnra Sfmpl!ficada de la CPUTomado del Furndamento de Microprocesadt:res
Sctlalcc ¡lc coltlrtll tlcl B0ll5
Ulrirl¡rtlarit rlt'tico-lóUicir
(Ar-u)
ll c¡ir tr olcillporirl
Acurtttt larltrr
oc:t
ff¡
llcgistro rle lninstrrrcción
Dccodif ic:ttlordc irtstrr¡cciorrr:r
J=
J@
uv',
,!
ag¡
Figura
16
4. Froporcioner las seftalee de control
necegarias para Ia totalidad del' gistema'
de tiernpo
L.a mayorfa de las CPU tienen al m€tnog3 los elementos
bágicns de la Figurra ?. Las seleccioneg principales
inclLlyen los diferentes registros. 1a unidad aritmética y
Iógicar €1 decodif icador de inEtrutcciones, 1a gección de
controL y tÍempo r jutnto con las entradae y galidas-
L..ur unidad aritmático 1ógica de 1a CPU real ira
operaciones taleg como suma i corrimiento circutlar n
cornparación , incremen tar , decrernentar , negar . AND r OR t
XIJR" cornpLemento" Iimpj"ar y preestablecer.
La urnidad aritmÉtico lógica contiene un sutmador y un
controlador de corrimiento. cc:n los re€tLtltados qlte Ecrn
al irnentadoE de regreso al acumLllador á traváe del buts de
datoe internos. Es de gran importancia para el prograrna
el registro de estadr: gue se localira en 1a unidad
aritmético - lóEica. El registro de estado puede también
denorninarse registro de códiqo de condición o banderas y
eE realmente Lin grupo de MVF ( rnurl tivibradores )
individurales qlre pueden Eer establecidos o restaurados con
base en Ias condicioneg creadae pc:r Ia úrLtima operación
de Ia urnidad aritmético Iúqica.
t7
Los l'lVB individual.eÉ.
f.) n rÉsul tado negativo.
banderas sirven para
r-rti I iran instrutcciones
regietros temporales
consideran parte de la
o banderas, inclutyen indicadores de
acarreadn de las Fl$B. Etc. Las
la torna de deciEioneg cuando se
surbsecurentes de bifurrcación. Los
y de acurrnurl.ador a menudo se
urnidad aritmático 1ógica.
EI acLrrnLrlador
operacÍc:nee
trenerf eren cia
gurele ernplearse
real i¡adas por
de datos.
en La mayoria de las
Ia CPU r teleg corno
La sección de control y de tiempog de la Figura ?es
probablemente la mág compleja de Ia CPU. Afecta y de
s€rcurencia e todos los eventog de la CFU v la tarjeta
microprocesadora en general. tada instrucción de Ltn
prograrna trurede dividirse en laE etapas de seleccionarr
decodificar y ejecuttar. A ELt vet cada utna de egtae etapar
purede ger subdividida en peqltePfos pasos conocídos como
m i" crop rog rarna . EI microprograma de cada instrltcción
reeide en 1a sección de decodificación de instrutcciones Y
es ejecurtado por Ia gección de control y de tiempo de Ia
cFu.
Un regirtro de 1ó bits l lamade cc¡ntador de progrerna se
muregtra en la CPU cJe la Figura ?. EI contador de
1A
programa contiene 1a direccién de 1a siguiente instrucción
qLre será seleccíonada de 1a rnernoria. Dedo qLte lag
in"-itruccianeg deI proqrarna casi siempre cutenta haCia
arribat á menos que sÉ Ie fndiqure Io contrario. La
ej ecurc.ión s€rcLtencial de las inEtrltcciones deI prograrna
pureden Éer alteradag por órdenes especiales de
biflrrcación" llamado o retorno, o por interrupciones que
hscsn qure el contador de proqrama brinqure a Ltn número qLte
nc: És e I síqutien te .
La secuencia de instrltcclones captación - decodificación
e.jecltción ers futndamental en la operación de Ia tarjeta
microprocesadora. La prirnera instrltcción seleccionada de
la mernoria se Et.t¡rone qLte es el cÉdigo de aperación de
la prirnera instrutcción ,/ es colocada en el registro de
instrnccián por la Eección de cc¡ntrol de la CPU. El
código de operaciones es entonces interpretado por el.
decodif icador de instrlrcciones. Lutego r ÉEte dirige Ia
seccián de control y de tiempo qLte eI mÍcroprograme va a
aagurir para ej eclrtar 1a instrutcción especlf ica.
1.?,1. Arquitectura del Hicroprocesador. La clrganieacién
interna o arquti.tecturra del microprocegador Intel. B{t85 g;e
presenta Én la Figura 5. EI gO85 tiene utn contador de
prclqr,*ma de 1ó bits como ye re vió anteriormente y Ltn
1?
seqt-rro de diercción qLte aI imenta el hLts de di.recciones
dedicads (415 - AA) y el Lrt-ts de doble propósito de
direcciones/datos (AD7 - ADrl) . Los datos entran en
parelelo y sal.en de la CFU
de direcciones datos
a través de1 buts multiplexado
(AD7 ADO). EI br-ts de
direcciones/datoe transmite una dirección cuando 1e lfnea
de control ALE es ALTCI y Log datog cuando La llnea ALE es
BAJO,
EL trurs de datos interno de El bits ecarrea los datog de
entrada o salida a trávÉs de la ltnidad. Loe datos pueden
ftuir del bus internt: de datns al acltmulador de ocho bits
o a registros ternporalea, banderasr treQietros de
instrurcción " r-rnidad de control de interrupcionegr LtnÍdad
de control de entrarja sal Íde serie I cLtalquiera de los
registros de propósita generaL (B.CnDrE"H.L) r apLtntador de
fila de 16 bitsr contador de programa de 16 bitsr o butffer
de datog/dirrección de 16 bits. Las entradas y salidas en
serie (SID y SOD) se mltestran €tn La parte sltperÍor derecha
de la Figurra S. Lag entradas de interrupción ( INTR' RgT
5.5., RSTá.5. RST7.5. y TRAP) aFarecen en 1a parte
slrperior irgutierda, también indicando la salida INTA
( reconocimiento de i.nterrupción ) , La utnidad aritmÉtic¡1
lCrgica (ALU) es alirnentada por dos registros de ocho bÍts
(acurnrrlador y registro temporal ). Les l*lVB de bandera
tíenen cinct: indicadores de estado.Unhusidrd lutunomo ,fr
0cpro. lnti*eto0rtid¡¡lr
l(r
EI regíetro de ingtrltcción alimenta e1 decodificador de
instrurcción. Este {rl timo interpreta la instrucción actltal
'/ determina el rni.croprograrna qt-te debe segutirse c: 1a
codificación del ciclo de máqurina. El decodificador de
instrr-rcciones seffala a Ia sección de tiempo y control Ia
securencia de los eventos. La sección de tiempo y control
coordina las acciones tanto del procesador cofno de los
peri fÉri cos.
Las lfneas de control interno no se mueEtran en la Figura
3r pero sl ápereicen las salidas de control y las salidag
de estado. Las entradae RESET, HOLD y READY ee muegtran
tambiÉn entrando a Ia gección de tiempo y control del
rni craprocesador €l(¡85'
1.2.1.1. Registroe. La CFU r-ttiliza tarrto registros de É
bite corno de 16. La 8C¡8S tiene €} reqistroe direccionableg
de ochos bi ts . Seis de estos puteden emp L eaFs€l cofn
registros de ocho bits o pares de registros de 16 bits.
Además, Ia 8tl€}$ contiene dos registros más de 16 bits.
Los registros de Ia 8O85 son!
á. El acutrnutlador ( registro AO es el f oco de todaE las
operaciones de acumurlación que incLuyen lag instrucciones
aritmÉticesr lógícas de carqa y almacenamiento y las de
entrada/salida. Eg un req.ietro de ocho bits.
?1
b. Log registros de propósito general FC' DE y HL plteden
Lrsarse cofno seis registrog de ocho bite o tres de 16 bite.
segútn sea Ia instrltcciún que se estÉ ejecuttando. EI par
de registros Ht. ( conocido comc: apltntador de datos por
Intel ) puede servir para aputntar direcciones. Unag
curantas ingtrutcciones r-ttilizan log pare* de registrog BC '/
DE cofno apLrntadores de direcciónr pEFo noFfnalmente s'e usan
como registros de datos de propósito general.
c, El contador de programa (FC) apunta siempre a la
posición de mernoria de la eiguriente instrutcción qLte s,erá
ejecuttada. Siempre contiene utna dirección de 1ó bits,
d. El áFLtntador de f ila (5P) esi Ltn apuntador de dirección
de propósito especial (o aputntador de datos) qute siempre
apunta a la parte mág al.ta de la fila en RAM. egte es Ltn
registro de 16 bite.
e. EI registro de bandera contiene cinco banderas de Ltn
bit que incluryen la información del estado de la CPU.
Estas banderas eon utiliradas tror instruccionee de brinco
condicional, llamado y regretc: de ttna subrutina.
1.?.1.?. Banderas. La6 cinco banderas qut se encuentran
en la CPU de la 8(¡8S se representan 6n la Fiqutra 4. La
bandera de acarreo (CY) 6e colpca o se reEtautra mediante
?2
t¡?ta l¡¡f
.4!
F igt-rra I;,
ill&ü
cco{ t.noft c¿to
0t ,rú¡l
¡0 fl tt¡ t. trro.i¡
Diagrama de bloques de IaTomado der Fundamentns de
lic?oto olrll ¡ilpr
CPU de la 8t-,85Microprocesadores
B¡DlTJ¿R5DtD5DtIJt
s z ncl I n cl'o"'o"!ol,uili,,Í:
#'* ,,r,ii:7' " ;;;r'de o<h¡¡eo
4.
6rlút ¡l rdt t¡ui:f{t I
t¡3rt r,?{r¡rc4?ltrt vtrt¡ñc?t ttcurc ll G'.tcc{r.
tlcco¡ D¡ nt¡re r co¡IE( i .
cl r lttr'lt¡i acrrti!t o.tcc9ttt
a6 ta O¡iü ÑlrF:O d a a,rt
F i.gurra Elanderas €rn el registro de eetado del GlüElS
?s
operaciclnec aritrnetica6. Sut egtado ts probado por medio
de instrucciones de prograrna. La sobresatutración de Ltna
sLtma de ocho bits hará que la bandera de acerreo seá
cr:locada en 1. En la resta la bandera cje acarreo actúa
corf¡o una bandera de "Fre€tamo"' La col.ocación de Ia
bendera indica que eI minuenda Ers m€rnor qlte eI sugtraendo.
La bendera de cero {Z} Ée coloca si el F€lsLlltado de
cierta:s instrltcci.ones es O. La bandera de cero se
blanqurea sii el resLtltado nc et cero.
La bandera de siqno (S) se coloca en condición de bit maá
significativo deL acutrnurlador que sigue a Ia ejecucioÉ de
laE instrucciones aritmÉticag o 1ógicas. Egtae
ínstrncc j.onee urti l izan el bit más signif icativo. de datos
para representar el signo del nútrnero contenido en eI
acutrnulador. Una bandera de signo colocado (uno) representa
Lrn núrrnero negativo. mientres qLte Ltna bandera regtautrada
( cero ) signif ica utn n{rrnero positivo.
La bandera aurxil.iar de acaFret¡ (AC) indica Ltná
sobreeaturación o eI acarreo de1 bit S del acltmLtlador. de
la misrna rnanc?ra üLie Lrna bandera de acarreo indica Ltna
sobresatlrración desde el bit 7, Esta bandera eg
ccrnútnrnsnte urtilirada en la aritmética HCD (decimal
codificado en binario).
74
La bandera de paridad (P) prneba el nürrnero de bits 1 en
acutmnlador. Si el acLrmt-rlador alrnacene un ndrrnero oar
LlnclÉ¡ ts€ dice qLre existe paridad par y la bandera
paridad Ee coloca en 1.
Sin embargo, si sl eclrrnLrlador elmacena un número no par de
Lrnos (llamado paridad no par)r Ia bandera de paridad de Ia
CFU t{¡HF se restaurra a cercl.
I . ?. t .3. Aputntador De Fi la EI apLrntador de f i la tiene Ia
dirección del último byte introdutcido Fn la fila. EI
apurntador de f i la purede ser inicial izeda para Lrsar
cualqurier porción de Ia mernoria RAM corno Lrna fila. El
apllntadnr de f i La decrece cada ve¡ qLl€r los datoE son
introdurccidos en aquel La e incrernenta cada ves que los
datos son e¡.{traldos,
1.2.1.4. Unidad Aritmético-Lógica. La ALU está
egtrechamente asociada con el acurmutladarr €1 registro de
banderas y a I gurnos reg ie t ros tempora I es qLie 6on
inaccesibles al progreriledor. Las operaciones aritméticasr
Ióqicas y de rotación Eon reaLi¿adas en ALU.
Generalmente" los
acLrmLr I adt:r .
el
de
de
FesL(ltados se desositan en el
1,2.1.5. Regiatro De InEtrucción
Durante L(na captación de inetrucción.
Lrna instrurcción. eI códigcr de operación,
reqistro de inEtruccián de ocho bits.
?s
y Decodlficador.
el prirner byte de
eE transferido aI
Los contenidos del
registro de instrucción É{f,n r a sLl ver " dispanibles al
decodificador de instrurcción. La ealida del
decodificador, maneja a travÉs de cnrnpuertas por lag
seFfales de tiempo, controlan los reqistros. La ALU y los
butf f err de* datas v direccione,s. Las salidag del
rJecodificador de instrurcción V deI generador deI rela.j
interno producen las sePfales de estado y de tiempo de
cÍcLo de rnáqurina.
1.?.1.6. Generador de reloj interno. La CPU 8ü85
incmrprura €*n sLr chip lrn gernerador de reloi cornpleta. 5ó1o
reqnÍer-e 1a adiciún de Lrn cristal de cLrárrcr trará
establecer el tiempo cle sur operación. La SOAFA puede
r-rtilÍEar Lrn cristal de hasta 6.?5 rnegaherta(MHz). La
versión BOBSA-3 de la Bt)85 otrerará con Lrn crietal de hagta
ltl l,lHz. La pata de ealida del reloj po6ee Lln burf fer qlte
tiene Ia mitad de la frecuencia del crigtal.
1.?.L,7. Interrupcioneg.
inte*rrutrci"ón de] hardware ge
collrmnn i:qr-rierda rJe la Tabla
Las cinco entradag
ligtan por priaridad en
5. La interrupción de
de
la
76
TABLA 3- INTERUPCIONES DE HARDh¡ARE EN LA CPU SOAS
NOI'IBRE PRIORIDAD DIRECtrION T 1) TIPO DEBIFURCADA trUANDO DISPAROOCURRE INTERUPCION
TRAP
RsT 7.5 2
RST 6.5 3
RST 5.5 4
INTR
24H
s4H
2CH
(2)
Filo de subidaAltlD alto nivelhasta que seamuestreadaFilo de subida( seguro )Alto nivel hastaque sea rnuestrea_doAlto nivel hastaque sea ¡nuestrea_doAlto nivel hasta
que sea muestre*do
NOTAS:il) En el traso de'TRAP y RST 5.5 -7.5 el contenido del proqrárna
es introdr-rcido a la fila antes de qure ocurra la bifurrcación(?) Depende de la instrución qLre sp dÉ al BOBSA la B?59 n stracircuiteria cltando se da reconocimiento de 1a interrupción.
Falabra de estadode pograrna (banderal Acumulador primario
IPSWTB}iA(B):lE(B)ic(8)!iD(B}¡E(B)iH(B}iL(B)| -------
( ló)( lé)
AcurnuladEres se_¡- cundarios/conta_
dores de datss,
Apnntador de filaContador de pro_
SPPC
FIGURA 5. HODELO DE PROGRAI"IACION DEL BOBS
grama
27
priüricJad más alta €ll Ia entrada TRAF'. DesplréE de haberee
colocadc en ALTO por Lrn tiernpo" dicha entrada ocasionará
qLre La 8{)El5 alarnacene los contenidog del contador de
proqrárnÁ €rn la f i la y brinqure a la posición de mernoria
(]{)?4H. La entrada TRAF no pnede ser inhabilitada y. por
Lo tantc:r s€r cor¡c:ce interrurpción no enrnascarable.
Las sigr-rierntes tres interrurpcioneg de hardware se conocÉn
corno reinicic:g ( reiniciar eL prograrna en Lrne nueva
poeición de mernoria). La interrupción RST7.3 hace qure Ia
Bü8S alrnacene los contenidos del contador de progreme en
I,a f ila y brinque a la pogición de memoria ütl3CH. La
interltpción de l'a *iguiente prioridad más alta eE La
RSTá,5. la clral hace que la 8O85 almacene los contenidas
de*l contador de prograrna en la f i la y brinqure a la
pasición de mernoria OOS4H. La interrupción de rnenor
prioridad es la RSTS,5 y ocasiona qure Ia EOBS almacene los
contenidos del contador de prográrna en la f ila y brinqure a
la posición de rnemoria Otl?CH,
La interrupcián de Hardware de menor prioridad es 1a
el procesador capte Lrna
e>:terna. Lae úItimas
s€rF habi I i tadas e
entrada INTRn 1a cural hace que
instrucción de urna fuente especial
ct-ratro interrurpci.ones pureden
inhabilitadas pclr software.
¡8
1.2.1,8. Entrada y salida en serie. Lag patas de entrada
y salida en serie de la 8085 aylrdan a minimiraF el conteo
de clripx en los pequreFlos eisternas r proporcionando Ltn
pnerto de interfaz en serie. La ingtrucción eepecial RIPI
de la 8t185 transfiere los datoE de la pata de entrada en
s3erie sID al bit 7 del aclrmulador.
Un solo bit en serie puede aparecer a travÉs de la pata de
gal, ida en serie SOD t-rti I irando la instrucción eEtrecial SIll
de La 8085, La fuente de los datos es eI bit 7 del
acLlrnLrlador. Ef bit 6 debe ser colocadt¡ en I para qt-re
ccLrrra la salida Én serie. La entrada En serie SID
tambiÉn puede ltti 1i¡argn cclmo Lrna Glntrada de propósito
generaL TEST. mientras que la pata de salida en serie SOD
putede servir como salida cJe control de Lrn bit. EI
nernénico RII'l realmente signif ica mascari l Ia de
i.rrterrnpción de lectltre { read interrurpt mash ) . mientras
qt.rÉ el nernúnico SIFl significe colncar la
interrnpción (set interrlrpt mask).
mesceri I le de
Loe registros proqrarnebles del rnicroprocegador 8t185 se
enurnerar¡ abreviadarnente en Ia Figr-rra 5 y scln de primordial
interÉs para el pr$grarnador. EEte tipo de diagrama slrele
denominarse modelo de prÉqrarnación para la üPU 9085.
El acLrrnulador principal de ocho bits ee etiqueta corno A en
t?
Él rncldelü de prtrqrárnáción de la Figura 5, Log otros
r*gistrn* cie propósito general de mcho bits (etiquetadoe
FrCrDrE.H y L) Ee conocen comnnrnente tambiÉn como
contadores secundariog de acLrrnt-rledor./datos. Este nombre
*utgiere ser doble usoi ya seá como acLtmLrladores auxiliares
c] contadores de datas (o aputntadores de dirección).
1.2.?. Conjunto de InEtrucciones. El microproceEador 8t185
sirve para conf ormar cornpLrntgrdoras de progrernas
alrnacenados. Lag instrutccÍones del programa se almacenan
en Lrytes de ocho bits en áreas de aLmacenamientos
conncidas corno rnernorias de prograrna. E1 microprocesador
Intel B{t85" emplea instrnccionee de 1r? y 3 bytes. EI
prirner byte de la instrncción es siempre eI códiga de
aperación. el cltal ee pecif ica cuál de las más de 2{lü
instrurcciones deI microtrrocesadclr debe real izarse. La CFU
cclnclcs s*gtos cÉdigos de operación cuando Ee codifican en
f arrna binaria de ocho bits. EI cnnjr-rnto de instrurccioneg
a las gue La CFU 8()E}5 corresponderá es fijado
prrmanÍ?ntemente en el disePtc: de log chips.
EI conjurnto de ínstruccioneE de La 81185 contiene das
instrlrcciones extras " ademáE de las Lrti I izadsa por ta CFU
güt{,.
Üffild luhnomo ü 0d¡ffhrtr Itili¡t*c
Intel torporation
f lrncionamiento I as
ágrLrpa en I as
inetrurcciones
3r)
sigurientes categorlas de
deI microprocesador 8r:,851
1. De transferencia de datos,J. Aritmético
3. Lógico
4. De bif lrrcación
$. De f i.Ia, E/8 '¡ control de máqurina
El ert.rpcl de transferencia de datos mlrgrvgr datoE entre
regis'hros o entre posiciones de mernoria y registros, 5e
inclLryen log movimi.entcls. cárgarr álrnacenamientos e
intercambios.
E I g rLrpo de instruccioneg ari tmÉti cas rea I i aa st-rrnas i
rest-as, incrementos o decrernentog en los datos que se
e*nclrerntran Én registros o en memoria. El grutpo lógico de
instrucciones realisa loE AND" OR, XORr cornparaciones.
rotaciones o cornplernentos en los datog de los registros t:
entre la rnernoria y Lrn registro.
El grLrpo de instrurcciones de bifurrceción inicia los
brinco:i condicionales c: incondicionales. I lamadag.
reqrÉsos y reinicios. El grurpo de filan entrada/salida y
5t
cüntrt:l de máquina incllrye instrlrccionee de mantenimiento
de la f i 1;r " lectlrra de los ptrertos de entrada. sscritura
sobre Iss prrertos de salida, eEtablecimiento y lectura de
las máscarag de Ínterrurpción y establecimiento y borrado
de las banderas.
MAs adelante se presenta un reisLrmein det conjurnto de
inEtrurcciones del microproceEador 8ü85, Eeta És Lrna lista
alfabética en orden de nernónicog. Los rnnemónicos
reqistrados pür Inte1 se uttiliran junto con log códioos de
operación úrnicog de la CFU 8083. Los códigos de operación
Éion repr€Fentados en notación hexadecirnal en dicho
resLrmen. Se proporciona también Lrna breve descrÍpción para
cada urna de Ias I.39 instrucciones deI microproceeador. En
esta I ista Fe identif ican las instrurcciones RIl"l y SIM
clLre son de uso exclusivo de la CPU 8(rg5.
1.2.?.1. Reslrmen del conjunto de instrucciones para elmicroprocesador E|085s
ADD A:
ADD F;
ADD C:
ADD D¡
ADD É:
ADD H¡
Cod. A7
8{¡
81
82
83
a4
SurmaAaA(dc:bleA)
Surna F a A
Surma C a A
Surna D a A
Surma E a A
Surma H a A
x3
ADD L: 85 = Sltma L a A
ADD t'l¡ 86 = Sutma las poeicione¡E de memoria (HyL a A)
ADi v: C6 = Suma inmediata de datos v a A
ADC C.\r 8F = St¡ma A a H con acarreo(doble A conacarrec )
ADC I3l 88 = St¡ma E a A con acarretr
ADC C: 89 = Sutma t a A ccrn acarreo
ADC D: 8A = Sutma D a A corl acarreo
ADC E: SB = Sutrna E a A con ecarreo
ADC H¡ 8C = Sutrna H a A con aüarrÉo
ADC L: 8D = Sutma L a A con acarreo
AüC tl: 8E = Sutma las pc¡siciones de memoria (H y L) eA con acarreo
AtrI vE CH = Sutma inmediata de datos v a A cc:naca|.recl
ANA A¡ A7 = Frlteba A y blanqltee el acarreo
ANA A¡ AO = Unión AND B con A
ANA C¡ Al = UniÉn AND C con A
ANA D¡ AZ = Unión AND D con A
ANA E: A' = Unión AND E con A
AND Hr A4 = Unión AND H con A
ANA L¡ AF = Unlón AND L c0r1 A
ANA l'l: A6 = Unión AND de lag posiciones de mernorie(HyL¡conA
ANI v: E6 = Unián AND de datog inmediata v con A
trALL aa: CD = Llama a la subruttina en La dirección áa
CZ aa¡ CC = Si es O, llama a Ia dirección ae
CNZ aa
CF aa:
Cll aa:
CC aal
CNC aa:
CFE aa¡
CPCI aar
Cl"lA ¡
CMC ¡
EPIF A:
tt'lF Et¡
tllP t ¡
cllF D:
CMF EI
CMF H:
EffP |.... r
CMF f"l ¡
CFI v!
DAA ¡
DAD E:
DAD D:
DAD H:
DAD SFr
DCR A:
c4
F4
FC
DD
D4
EC
E4=
33
5i no es {-}¡ llama a La direccíún aa
5i es rnás, I lama a Ia direccj.ón áa
€ii es rnenos. llama a Ia dirección aá
Si es ecal.reo, Ilama a la dirección aa
Si no egi acarFeo" llama a la dirección aa
Si es paridad FáFr llama a la direcciónea
5i es paridad non I I lama a la direcciÉnaa
Complemento de A
Complemento de acarreo
Eolocar bandera ()
Cornparar A con B
Comparar A con C
Comnarar A con D
Comparar A con E
Comparar A con H
Comparar A cc:n L
Cornparar A con les posiciones de rnernoria(H y L)
tomparar A con datos inmediatoE v
A-it-tste decimal A
SurrnaEyCáHyL
$umaDyEaHyL
Surna H y L a H y L (dob1e H y L)
SumaDyEaHyL
Decrementa A
?F
3F
BF
B8
B9
EA
EF
BC
FD
EE
FE
27
(]9
L9
?.e
.39
5D
Í,4
NCR F;
DCR tr:
DÉR DI
DCR E:
DCR H¡
DtR Lr
DtR f"l:
DEX BI
DCX D¡
DCX H¡
DCX SF;
DI ¡
EI r
I-ILT:
IN vr
INR A¡
INR Sr
INR C:
INR D:
INR E:
INR H¡
INR L:
INR M¡
INX Et r
rl5
(lD
15
ID
?5
3D
55
0Er
lÉr
3F
SB
F3
FB
7á
DB
¡E
04
()c
14
tc
?4
3C
54
Decrernenta B
Decrernente t
Decrernenta D
Decrementa E
Decrementa H
Decrementa L
Decrementa las(H y L)
Decrernenta E y
Decrementa D y
Decrernenta H y
Decrementa SP
posiciones de memorÍa
Inhabil ita interrupcioneE
Habi I ita interrutpcienes
Alto hasta gue exieta interrupción
Entrada del dispositivo v,
Incrernenta A
Incrernenta B
Incrernenta C
Incrementa D
Incrementa E
Incrernen ta H
Incrernenta L
Incrementa Las pc:giciones de rnemoria(H y L)
Incrementa F y C
c
E
L
t-lI *
35
INX D: 13 = Incrernenta D y E
iNX H: ?3 = Incrementa H y L
INX SP¡ Íf, = Incrementa 5F
Jl'lF aá! C3 = Hrince á la dirección aa
JZ aar CA = 5i es tJ brinca a la dfrección áa
JNZ aa: C? = Si no eÉ cero brinca a la dirección aa
JF aa: F2 = Si es rnás brinca a la nosición áa
Jl'l aar FA = 5i es menos brinca a Ia dirección aa
Jt aar DA = Si hay acarreo brinca a la direccÍón aa
JNC aa! DA = Si no hey ácarr€cl brinca a Ia direcciúnaa
JFH aa¡ EA * Si es paridad par brinca a la direcciónaa
JFO aar E? = 5i es paridad ncln brinca a la direcciónaa
LDA aa: 3A = Carga A de La dirección aa
LDAX B¡ {-}A s Carga A de las posiciones de memoria(B y c)
LDAX D¡ 1A = Carga A de las posicj-ones de memoria(D y E)
LHLD aa¡ ?A = Carga H y L de Ia dírección aa
LXI B.vv! {:}1 = Carga F y C con datos inmediatos vv
L.XID vv: 11 = Carga D y E con datog inmediatos vv
LXIH vv¡ el = Carga H y L cc:n datos inmediatos vv
LXI SF.vv¡ 31 - Carga $F con datog inmediatos vv
PIOV A. B: 78 = Mureve B a A
PIEV A"C¡ 79 = Mueve C a A
l"lOV A"D¡ 7A = Mueve D a A
f,lov A. H I
l"lOV A, H l
lfOV A. L r
l"lCIV A"Ml
f"lov B, A:
l"lCIV H, c:
l'l0v B, D:
l"lüV B, E:
MOV B.H¡
MOV BrL;
l"l0V F.l*lr
l"luV E, A:
l"lCIV C. E ¡
PICIV C. D:
l"l0v c. E:
MOV ü.H¡
.MOV C " L:
MUV C " l"l:
M0v DrA:
PIOV D " B:
l'lOV D. C l
MBV D.El
l,lüv D. H:
I,IOV D, L:
l"l0v D,l'll
3ó
78=lflteveEaA
7C=l'lureveHaA
7D=l"lueveLaA
7E = Mueve pneiciones de mernoria( H y L) a A
47=lvlueveAaF
41 =l"lureveCaEl
43=MueveDaB
43=l"lueveEaB
44=MuteveHaB
45=l"lueveLaB
46 = Mlreve posiciones de rnernoria {H y L) a B
4F=l'lueveAaC
48=|"lt-reveBaC
4A=l"llreveDaC
4F=l"lureveEaC
4t=PluteveHaC
4D=MueveLaC
4E = Flureve poriciane$ cje ¡¡emoria (H y L) a ü
.17=MueveAaD
St-l=PluteveFeD
51 =l'lureveCaD
55=HureveEaD
54=l'lueveHaE
55=lfne¡veLall
56 = Plt-reve posicioneg de mernoria (H y L) a D
f,IüV H " A:
l"l{fV E"Br
l'lüV E. C ¡
I'IOV EnDl
M0V EnH:
MOV É,Lr
f'lOV E. M ¡
MOV H"Ar
l"lCIV H, B ¡
l'lov H " c:
l"lOV H, D l
l'lUV H"E¡
PIOV H. L:
¡,lOV H,l'l
l"l0V L. A ¡
MOV L"B¡
f,10V L"Cl
MT]V L " D:
l"lOV L"El
l'lClV L. H r
l"loV L.I'l:
l"l0V f"l "All"lOV M. B r
FIOV l"l, C ¡
l*lCIV H. D l
37
5F=MueveAaE
58 = l"lureve Et a E
39=l'lurevetraE
5A = Mureve Il a E
SC=l'lueveHaE
5D=l"lureveLaE
5E = Mureve posicj.oneE de memoria (H y L) a E
c,7=MureveAaH
6tll=MlreveBaH
ó1 =MureveCaH
6?=MueveDaH
65=f"lueveEaH
65=l"lureveLaH
66 = Mureve posiciones de rnemoria (H V L) a H
6F=l'il-reveAaL
68=MlreveEaL
á9=MueveCaL
áA=MrreveDaL
óF*f'lueveEaL
óC=MutevsrHaL
6E = l"llreve posiciones de mernari.a (H y L) a L
77 = l'lureve A a las posiciones de memoria
7ü = Mureve E a las posicioneE de rnemoria
7I = Mr-reve C a lae posiciones de memoria
72 = Mlteve D a las posiciones de mernoria
f"lüV l"l, E l
Plüv l"l " H:
l"lCIV H, L ¡
I',IVI A.V¡
i,IVI B"V!
PIVI C"V!
l"M D"v!
l'M E.v:
l',lvI H.v:
l"lVI L " v:
l'M 1"1.v!
NOF ¡
CIRA Ar
ORA B¡
CIRA t¡
CIRA D r
C}RA E:
üRA Hr
üRA Lr
ORA M:
ORI v!
OUT v;
PCHL ¡
POF B¡
73
74
73
3E
r1á
rlE
lá
1E
?6
2E
3á
0{)
e7
B(¡
B1
B?
Er3
F4
F5
Bó
Fá=
D3=
E9=
ü1. =
3A
Mureve E a las pngiciones
l"lueve H a lal¡ pmsiciones
f'lureve L a las posicicnes
Hueve datos inmerdiatos v
Mueve datag inmediatgs v
l'llreve datos inmediatcls v
l"llreve datos inrnediatos v
I'lureve datos inmediatos v
f"lureve datss inmediatos v
l"lureve datos inmediatos v
l"lueve datos inmediatos vpasicionee de mernoria (H
No oneración
de rnernoria
de memoria
de rnemoria
aA
aF
atraD
aE
aH
aL
a lasv L)
Prlteba A y blanqltea eI acarreo
Unión tJR de B ccJn A
Unión OR de C con A
Unión OR de D cÉn A
Unión 0R de E cc:n A
Unión 0R de H con A
Unión CIR de L rün A
Uni6n üR de las nosiciones de rnemoria(HyL)trtrnA
Unión OR de datos inmediatos de v cc:n A
Salida A al dispoEitivo v
Brinco d las posieinneg de rnemariacontenida en (H v L)
Extracción de B y C de Ia fila
J?
F0l3 Dl Dl = Extraccitln de D y E de la f iIa
FOF, Hr El = E>rtracciún de H y l- de Ia f ila
FOP FSbJ¡ Fl = E¡:tracción de A y banderas de la fila
pUSt-{ B¡ C5 = Introducj.r B '/ C a Ia f ila
FU.$H D; D5 = Introduci.r D'/ E a la fila
FUSH H¡ EF = Introdurcir H y L a la fila
FUSH FSW¡: F5 = Introducir A y banderas hacia la fila
RAL: L7 * Rotar CY más A hacia la iequierda
RAR: lF = Rotar CY más A hacia la derecha
RLCI 1:'t7 = Rotar A hacia Ia ilqutierda y acarrear
RRUI OF = Rotar A hacia la derecha y scarreár
Rll"ll 2Ü = Leer la mascarilla de interrltpción
RET¡ C9 = Reqregar de Ia subrutina
RZ: C€l = Si es ü reqreear de La sutbrutina
RNZI Co = 51 no es t) regre'ear de la sutbrLttÍna
RF¡ Ft-l = 5i es rnás regresar de la sutbruttina
RI'l: FB = Si eE menoÉ regresar de la sltbrlttina
RC: DB = Si hay acaFreo regresar de la sutbruttina
RN{l: fXr = Si no h*lt acarreo regresar de last.tbrutina
RPE¡ EB = Si eE paridad par regres;aF de lasutbrurtina
F.|PO: EO = Si es paridad nc¡n regresar de laslrbrtttina
FST D¡ C7 = Reiniciar gutbruttina en la direcciÓn (:){:)H
RST l; CF = Reiniciar subruti.na en la direcci6n tlSH
RST 2: D7 = Reiniciar subruttina en Ie direcciÓn lOH
Urirrs¡¡¿ tulonomo dü fttia.ih04m tñlittcto
4tl
ftS'f Ir DF = Reiniciar enbrlttína en Ia dirección l8H
RST 4¡ E7 = Reiniciar Eutbruttina en la dirección 2üH
RST 5t EF = Reiniciar surbrlrtina en la dirección 38H
RST 6r F7 = Reiniciar subrLttina en Ia direcciÓn 3OH
RST 7 = FF = Reiniciar gubrutina en Ia dirección 38H
SIM¡ 3O = Colocar mascarilla de interrupción
SFHLr Fg = Carga 5F de H y L
SHLD aal ?? = Almacena H y L en la posición de memsriaaa
S'l- aa: 3? = Alrnacena A en la posición de mernoria aa
STAX H¡ 03 = Almacena A en Ia poEición de memoria(F y c)
STAX D: l3 = Alrnacena A en las posicioneg de mernoria(D y E)
STC: .17 = Eoloca bandera de ecarreo
SUB A= 97 = Flangutea a A
SUB Et I ?t:r = Reeta H de A
SUB É¡ ?1 = Resta C de A
SLJB Dr ?? = Resta D de A
SUB Er 93 = Resta E de A
SUB Hr 94 = Resta H de A
SUB Lr ?5 = Resta L de A
SUF l"l r ?6 = Resta los contenidos de las posiciones¡de' mernoria (H v L) de A
SUI v: D6 * Festa datos inmediatog v de A
SBB Ar 9F = Coloca A a acarreo neEativo
SBB Br ?8 = Resta Et de A con Fréstamo
t1
SFB C! 99 = Resta C ds? A ficrn PrÉstamo
SFE Dr 9A = Reeta D de A ccln Préstamo
SBF El 9Et = Resta E de A con PrÉstamo
SFB Hr 9C = Resta H de A con PrÉstamo
$HF L: 9D = Resta L de A con Prástamo
SBB l'1: 9E = Reeta trosiciones de memoria (H y L) de Acc¡n préstarno
5Bl v: DE = Resta datos inmediattrs; v de A cf]npréstamo
XCHBI EB = Intercambia D Y E cc:n H Y L
XTHL¡ E5 = Intercambia Ia parte más alta de la filaconH,/L
XRA ñ: AF = Blanqutea A
XRA Fr AB * Unión OR e¡:clt-tsivo de F con A
XRA C; A9 = Unión OR e¡lclt-tgivo de C ccn A
XRA Dr AA * Unión OR exclLtsivo de D con A
XRA Er AB = Uniún OR exclutsivo de E con A
XRA H: AC * Unión OR e¡tclt-tgivo de H con A
XFIA L: AD = Uniún OR exclt-tsivo de L con A
XRA l-'l l AE * Uniórr OÉ de las posiciones de memoria(H y L) cc¡n A
XRI v! EE = Unión OR exclutsi.vo con datos inmediatosF ccln A
4?
1.3, PERIFERICOS LOCALES DE LA 6PU.
EI concepto de periféricos locales 5e aplica á }os
trerri.féricos situados por ELt propia natutraleza en gran
prox j.rnidad con la utnidad central de Froceso. Entre estos
perif*ricos sie puteden considerar €]lernentos tales como
circlritos integrados especlficos Pera determinadag
f urnciones. tales corno scln ! ampl iación de memoria del
acceso cJirecto. fir€moriag de só1o lectura i rnernoriae
programablee, tempori¡adores. circutitog de reloj para
interrupciún "
prc:cesadorsE aritméticos att>lÍlieree.
interrltptores y pilotos de preselección y visLtalizacián de
estados. y vigual. i¡adores de caractereg de tipoe rnLty
variadogr pBFo qLte qeneralmente er:presán el estadt: de
determinados regÍstros internos deI equipo.
1.S.1. I"lemorias. Natr-tralme'nte se trata de Ia parte más
importanter de curalqurier sj.gterna de complrtadc:re' Tanta las
instrucciones de trroqrarnación cc:rncr los datog deben ser
almacenados en sI tiempo adecurado de tal forma qLte la
computadora pueda ree I i rar sLl f unción . Aúrn cltando los
microprocegadores tienen Ltna cantidad de registros de
almacenamiento de I bits, éstog pueden ser utiliaados
solamente en Ia manipurlaci.Én temporal de datas y ncl puteden
alrnacenar ingtrrtccioneg de proqrarnas. Las instrLtcciones
4S
elementoÉ derle prügrarnación
rnelrncri.a exterior.
deben 6er a l rnacenadas
L¿¡ mernc:ria externa putt;de egtar dividida enr
l"lemorias lectura/escritura (RAf'l) .
l*lemorias de solo lectura (ROf{).
Memories de solo lectura prograrnablee (FROPI y EFROM).
1.3.1.1. l'lemoriae de lectura /escritura (RAM] . En l¿r
cone:<itl¡n de mernorias RAM debe distingurirse en primer lugar
si se trata de rnernorias estáticas o dinánirncag, En
clralqlriera de ambcrs cascls e>listen urna serie de sePfales
comunes tales ccrrncl bits de direccic¡namiento dependientee
de la capacidad i.ndividurel de cada circlrito, ct-ryos valores
ds pesos más altos deben ser decodificados para dar lugar
a la ereFfal de selección de circuj.to especlfico. Ftrr t:tro
I adn ex isten Lrnas eePta I es especl f i cas qLre deben sÉr
gener*dae "in ÉitLr", tales ccrmc: la seFlal R,/W
("READ./bIRITE") que establece 1a selección de función en
base a si se desea efectuar lrna lectura o bien Lrná
escritura, Asirnigmo existe Lrna seFlal, cLrya denorninación
es distinta segúrn los fabricantesr qLre en caso de lectura
ct bien de escritura permite la seleccién de los circlritoe
de salida. permitiendo de este modo La actividad de Ins
pasicls de I egtados en Lectura.
i4
En eI casc: de mernorias dinámic*¡i deben asirnismo preverse
los circuritog apropiadoe para 1a rsgeneración periódica
de 1a información . teniendo presente que debe efectutaree
Lrna explaración completa de todas las poeicioneE cada I a
? nrilisergundos. dependiendo del circutito empleado, Este
circurito de refresco o reqeneráción debe estar constitr-tido
por un contador de direccionFsr rnutltiple¡lado con Ias
direccioneg procedenteg de la urnidad central y gLre en los
cÍclos murertos gana acceso a mernoria permitiendo Ios
citadog ciclog de refresco. J"lodernamente" y fundamente en
memorias de alta capacidad. (de 4 k. 1ó ll'. y sutperiores)
se acosturmbran a murl tiplexar las direccioneg de acceso Elor
medio de dos seFlales de selección RAS v CAS ( "Row Address
Strobe/CoIr-tmn Address Strobe'r = vaLidaciún de dirección de
f i 1a/val idación de direcciún de colurnna ) ¡ estas dos
señales perrniten un f áci I rnutl tiplexado de Ia dirección
redurciendo eI núrmero de bits precisos a Ia mitad i por
tantn son cornpartides dichag vlas entre 1a selección der
filag y rolurmnas mediante los registros internos a los
circlritos. Evidentemente los circuitos perifÉricos para
control de RAI'I deben 6eir diseFladoE especlficarnente
basados en eI tipo de circuitas empLeados.
I .3. 1. ?.
memc¡ri.as
l"lemorias de sólo lectura (ROl"{). Respecto a lae
ROH son de general aplicaciún lag
4S
cün$ideracioneE antsriormente enunciadas respÉcto a las
rnernorias RAt'l . Le diferencia'furndamenteL eEtriba en eI
hecho de qute las rnemorias ROI{ eolamente son de Lectura ¡ ,/
pclr 'tanto no eis preciso preveF ningúrn tipo de circutitos
pÁr'a la escriturra, Asimismo no e¡liste la diversídad de
ci.rcuritos en cLranto a versiones dinámicas v estáticáEr
puesto que eetas mernorias siernpre actüran bajo 1a modalidad
estática.
1 .3. I .3. l"lemoriae de sólo lectura progrernables ( PROÍI y
EPRCIM). Lag mernorias PROPI y EPRCIPI actútan eln cLranto a gLl
lectlrra de modn simi"lar a Iag memorias R0l"l. Se distinsLren
de las anteriores en qLre permiten ser programadas por
parte del rrsurario, y en particular las EPROM aceptan Ia
pcrsibilidad ser borredas para reFrograrnación. Existen dos
tipcrs fundamentales ! rnernorias en tecnoloqla bipolar
consistentes en utna matr͡ de en laces f usibles. las cutales
Lrna ver grabades *on abgolurtarnente inmutnes contra agentes
er:ternnst '/ Ia rnodalidad forrnada bajo eI concepto de
tecnolagla t{OS cuya caracterlstica fnndarnental es qlre Eon
borrables mediante radiaciones Lrltravinletas y por tanto
deben ser protegidas contra 1a incidencia accidental de
este tÍpo de radiaciones rnediante Llnos sel los opac$s
qenÉralrnente surninistrados por eI fabricante.
+á
Tan{:.o las rnernsrias ROFI cofnc lag, FROM y las EPROI4 deben
disÉr:ner Fn cltanto a sLlti ciruutitns periféricos de Ltn
registro de direcciones seleccionadasr cáFgado desde I'a
ltnidad central. En ciertas ocasiones eF conveniente
aPladir un registro de datos de lectutra gue perrnita Ltna
I ectutra aslncrona .
1.3.?. Temporieadoreg. Lc:s circuritc:s tempori¡adareE
prografnables congigten futndamentalmente en Ltno o vari.os
contadores cuyo módulo es prograrnable degde 1a unidad
centra L v qLte son excitadog sea por el reloj qeneral del
*istema o bien por relojes egpecificos. EEtos circuitos
r€ÉLlelven Ltno de los problemas más cornuneg en cutalquier
siEterna con rnicroprocesadoresl 1a generación de retardos
precisos bajo control de prografna. En lugar de establecer
hr-rc lesi de proqrafnas,, el programador sirnplemente conf igutra
eete cÍrcutito para cLtbrir sLts sol icitutdes. 1o inicial ira
cün la cantidad deseada. y seguidamente el circuito cutenta
haEta cutbrir e1 retardo previsto. Fosteriorrnente genera
Lrna interrrrpciún hacia la utnidad central indicando qlte ha
f inal iaado sut tarea. Fáci lmente se pltede clbservár qLt€r 1a
eobrecarga de instruccinneE en el proqrama eE mlnirna '/
qLre fácilmente se puteden obtener diEtintcrs tempori:adoree
simplemente ptrr divergc:s mandatos. Estos ci rcuti tos
e¡rieten en mrirl tiplee variantes dependiendo de los
47
distintos fabricantee y sLt interfa¡ acostutmbra a eier rnuy
*i.m¡rle por cLlánto están di$ePfados Fara microprocesadores
especÍfictrsn incorporando las seFfeleg de sincroni¡ación"
registros de datoa y aceptación del bus de direcciones.
1.S.3. Reloj de tiernpo real. Se denomina rel.o-i de tiempo
reel a Lrn circurito, controlado generalmente por cLteruór
qt-re interrumpe periódicarnentea Ia urnidad central
indicándoIe la hnra presente. Eeta interrltpción puede ser
fija o bien prc:grernables' definiendo el intervalo que
rnedia entre cada una de ellag. La versión más simple e;e
I imita a ef ectlrar Ltna interrutpción '/ un contador de
prcrgrama I leva eI cómputo de Ia hora real. Otras
versiones más elaboradag permiten efectuar interrupcioneE
á distintos niveles según e1 inervalo qute se considere.
emitiendo sirnltltáneamente 1a hora presenter el tiempo de
e.i ecurción depsde Ltn determinadn momento Lt otrag
indieaciones horariag qLre sean precisas. Los comentarios
apticables a los temporizadoree en e1 apartado anterior
son también á considerar en eete caEo sn curante a los
diseFlos espercíficc:g pclr parte de los fabricanteg para
simplificar sur interfe=,
1.3.4. Proceeador€rs aritmÉticoe auxiliareg. Eurando E€t
precisan funciones aritméticag de alto nivel que consurnen
4B
Lrn qran tiempo y Longitr-td cle programar É5 conveniente
acurrjir a 1a uttili:aciÓn cje circuitos periférictrs
cel cutladores auxi I iares.
un ejemplo €15 el Am ?511 produrcido por Advanced l*licro
Devices, Este circuito' además de lae 4 funciones báeicas
aritméticas (sumar restar frultiplicación y divisiÓn) t
pu€de realizar cálculoe trigonomÉtricos. relces cuadradas,t
logaritmoE y exponenciaciÓn ,/ pLtedtn asimismo almacenar
congtantes tales corno n y e. 5u rnado de operación putede
ser tanto como cofna fija de simple o doble precisión (1ó o
St bits) o con corna f lotante" con precisión ü¡nica de 33
bits.
$in circutitos procesadc¡r€!5 aritmÉticog e>ltern$s r algutnas
6peraciones ( incluso de caracterfsticas muty simpLes taleg
cofnü 1a rnul tipl icación ) pr¡eden consumir Ltna gFan cantidad
rje tiempo pára ]a mayor parte de los microprocesadores
qt.ra reali¡an esta oFeración p6r un giEtema de suma y
deca laj e.
1.3.5. Amplificadores de Bus. $on circutito6 qLle pertniten
expandir Ie carqa admigible ( "f an - outt" ) de los bLtsÉs.
respetando 1a polárided de las geFlales a invirt-iéndo1a.
Lae salidas generalmente son de 3 estadoer €5 decir qLte
49
Lrna determinada sefial de cnntrol cuando eg activa permite
qLre las galidas adopten lo:; valüres binarios rr$rr o rrlrr con
baja irnpedancie" dependiendo de los estados de Ias
entradag i pero cutando Ia citada eerPlal de control se
degactiva. Iag ealidas páÉan a Ltn tercer eetado equivalente
a la degconexióni presentanda Ltna elevada impedancia en
serie" aI rnargsn de los egtados lóqicoe de las entradas.
Ej emplos tlpicoe pueden ser log 74L534cJ " 241 '/ 344.
amplificedores de bus de B bits de 3 estados qute requieren
Lrná corriente de entrada má¡lima de 0.? mA presentando
caracteristicaE de histÉresis para mejorar la
susceptibilidad a rnidas t ,/ que á Eu salida pueden
estregar hasta 24 mA (aptc:s para mandar hasta 15 entradae
TTL C] 6{:} TTL LS). La distinción entre eetc]s 5 circnitos
está en eI carácter inversor o no de slte entradae. de tal
rnárnerá qLre el 24t) invierte el bns y activa las salidas
cltendc¡ 1as entradas de control son rrürr ' el ?41 ncr invierte
el burs y activa las salidas cün seftal de control rrlrr ' '/ el
?44 no invierte eL burs v activa las salidas con gePlal de
control "ü".
1.S.6. Transceptores. Los circutitos transceptores tienen
Lrna cierta similiturd con los arnplificadores de bus. de los
qLre 6e distinguen por el hecho de poder amplificar las
üriyr¡itd Ar,tooono a. 0Gd|rhft0ttt llbl¡rfxo
5i]
sef1á1es bidíreccic:nalrnenten 1a qute simplifica 1a conexión
entÍ'e }a rnayor'la de microprocesadr¡r-es cLtyo bus de datog es
bid i reicciona I
diáIogo,
y periféricos con caracterfsticag de
E¡3tc.¡g circutitog' pregentan generalmente las sal idag c¡:n
caracterlsticas de 3 estadoe ,/ disponen de gefJa}es de
control que perrniten habi l itar Ia ampl if icación en Ltno Lt
otro Eentido, bien gea por seFlales de control de salÍda,
independientes para cada sentido, o bien por Ltna geFlal que
determina eI sentido y otra qure autorila les salidas.
Éjemplos ttpicos s(]n 74LS?43 y ?43 transceptoreg de 4 bits
ccf,n aurtorisación de g,alida en Ltn gentido por Ia ssFlal 6BA
en rrltt y en el otrcl por GFA en t¡('tr'. Se distinguen ambog
For eL hecho de qr-te e} ?4? invierte eI burs" rnientras que
el. t45 respeta polaridad.
Otro ejemplr] c1ágics son lC]s circutj"tos A?1ó y 8226.
asimismn transceptoreg de br-rg de 4 bits gLie permiten
conexión directa a circuitos 1"105 For presentar ltn nivel de
tenEión a sLt salida ern estado rtlrr cofno minirno de 3.65 V.
Presientan 1a particutlarided de tener diferenciadas, entrada
v sa!.ida por Lrn Éxtrefn(], de tal modo que con conexiÓn
eliteFna actútan como transceptores t '/ g'in ConexiÓn Entre
51
amLlas se convierten
se I ecciclnab 1e .
Eorns mtregtra de transceptor de butg de B
tomar eI 74LS345 en eL que e] control
ol¡tiene por la combinación de ltna gePlal de
etra de deterrninacid:n de 1a dirección de
br-ts.
dab 1e arnp I i f i cador de buts
bits se putede
de salidas Ee
alrtori zación '/
la seFfal en el
1.3.7. Registros. Un elemerrto de circuito rnuty t-ttilieado
trrarñ gincronieacián Y memclriraciÓn de datos de
entrad,a/salida son lt:g registres de €} bits forrnadog por El
biestables tÍpo R - 5 o tipo D. con ltna entrada comútn de
precarga y otra tambiÉn comútn de auttori¿ación de 1as
salidas de 5 estadoE.
ExiEte Lrna gran cantidad de mc¡delc:s distintss en el
rnercado. indicando ccrmcl referencia Ios siguientes: 74271,r
7436$. 74364. 7437T., 74374 y 74377.
1.3.4. Elementos pasivog. 5e consideran como elementos
pasivos todoE los elementos diferentes a los círcltitas
i rr ten rados ta I es comcl !
- Resistencias
5t
* {lapaci toreE
Dir:dt¡s
I n t-erruptores
Estos cumplen diferenteg funciones tales cclmo!
DesaccrsLo de EePlaleg
- Fijación de nivel positivo (FULL - UP)
- Fijación de nivel cere (PULL DOh,N)
Retardtrs de tiempo.
2. BUSES NORMALIZADOS PARA INTERtrTINEXION DE TARJETA8D
SISTE]'IAS BASADOS EN MICROPROCESADTIR
2,, L. INTRODUCCION
Se define Lrn buts corno Ia línea o conjunto de llneas de
sePtal utti I iaadas pára 1a transf erencia de inf ormación
digital entre diferentes diapositivos dentro de Lln
sisterna.
simurltáneamente, en Ltn bus sóLo putede haber Ltn único
elemento qLrsr gumistre inf ormación ¡ pero putede haber
diversos elernentoE qt.te la reciban.
?.?. AROUITECTURA DE TRES BUSES
La arquritectlrra rnág general para describÍr Lln sigtema
microprocesador es Ia " erquritecturra de treg bLtses". Egte
grLtpÉ de llneas (bus) tiene determinadas caracterfsticas
en el sietema, For ejemplo. un grLtpo partict-tl.ar de llneas
puede urf-iliaarse para el transporte de las sePfales de
54
di.rección de una memoría, Este grupo se denornina eI BUS
DE DIItEfitIúNES. Log tres butges dsr utn eistema son útnicos
Fn sLr futnción eléctrica Y son :
bLrs de direccinnes
burg; de datog
blrs de control
2.2.1. El Bug de Direccion€ts. EI buts de direcciones eg
UNIDIRECüIONAL Y DE SALIDA el cltal s'e origina en los pines
det rnicroporcesador. El trabaj o de eEte bug eE de
l¡abilitar o seleccignar eL CAP|IN0 para la comutnicaciÓn
etÉctrica del micrclprocegador en eI gisterna. Una de la5'
posibles comurnicacionee en el eisterna se da €ntre el
microprocegador y [a utnidad seleccionada por medio del
br-rg de direccione$ i donde 1a utnidad egi c¡-talqutier
dispnsitivo electrrSnico gue acepta o envla datog a un
factor irnpartante qure concierne al blts de direcciones es'
sr-r TAMAñ|CI, El tamaFfo del buts lndica el número de llneas
f f sica6 qLre forrnan el buts.
En los microprocesadores Z8{). 8tlB0 y 8(195, eI bus de
direcciones esta formedo por 16 líneasr o también podemos
decir que estos rnicroprocesadoreE tienen un bus de
direcciones de 16 bits. Io cutal indica qLle cLtalqutier
dirección €n e1 gistema está definida por L{na combinación
de 1á bits.
E1
É1
E1
La capacidad de direccionanmienta
BEi el tamaPlo de1 buts. En este cágio
ó ó41.1 posicioneE (l-t' = 1ü34).
esta dada por1ó
2 = ó555ó
55
N7 donde N
posiciones
?.3.?. El Bug de Datoe. El br-rs de datos es Ltn buts
"bidireccional". El térmj"no bidireccional lndica que log
datt:g puteden f I uri r €rn Llna cuta l qutiera de I as dog
direcciones. UnaE vec€!5 Loe datos 6on generados por eI
microproceeadclr y van de él haeta la r-rnidad destinof qute
e5 }a utnidad qLte ha sido seleccienada por medio del blts
de direcciones.
Otrag vecers. los datos son generados por alguna otra
fuente y enviados aI microprocesador vla al bLts de datos.
Egtog, datos son generados por Ltna utnidad en particutlarr la
cual ha sido geleccionada por el blts de direcciones.
tuando loe datos preEentes en el bure de datos eon de este
mc¡dor sB dice qLte son DATOS DE ENTRADA.
A(tn cuando loe datoE puteden rnoveFse en una cualquiera de
lag dos dirscciones!' nt-tnca en ambas direcciones al mismo
tiempo, Esto significa que en Ltn instante dado' ÉI
microprocegador envfa o recibe datoE. Además" todos los
bite del. burs de datos rnLteven i.nforrnac.ión en eI miemo
eentido en el mismo instante, Esto significa que todos
los bita del
en Lrn instante
burg de detc¡s3 gon
clta I qutiera .
de entrada o gon de
5ó
sa I ida
de log
Debido á
y eE pÉr
de B bits
burg
El nÉtmero de bits que forman el butg de datos
rnicroproceeadoreg 2E}0" 80El{tn y 8OB-1 ee ocho'
eator ÉE dice qLte es un blts de datos de El bits
el lo qLle a estos microprocergadcres s€r les I larna
y pueden procesar €l bits en paralelo.
2.2.3. EI Bug
r..rnidirerccj.onal y
de
en
Control. EI burs de control eE Ltn
el modo salida,
En Ltn sistema microprocegador lae llneas del b¡.ts de
control pureden ser ACTIVAS en nivel I o nivel ü. El
término ACTIVA significa qute cuando el evento I lamado por
medio del blts de control es aceptado por el sistema' dicha
l lnea de c(]ntrol es activá en nivel l.ógico I o nivel
Lóaico lll"
Es f unción rle l as I lneag
iniciar 1a ccrmLtnicación
datog. Este determinar
activa.
del bus de contrcl deterrninar É
qLre tiene lutgar en el bLts de
€r iniciar coincide con la llnea
Et tamaflo de br-tg de control depende del butE, NORI{ALIZAD0.
Curatro de las, llneae de control qt.te apárecen en la mayorla
57
de las hutges NCIRI"IALIZADOS 5ün !
- t..e,ctura en l'lemoria (M,El4Fp)
- Escritutra en Mernoria (IlE$.lB)
- l*ecture en Peri'ferico (.I."gBp")
- Escritutra en Feriferico (¡.gUB.)
En Ia Figura á se mutestre eI esquterna general de un buts.
2. 3. EUSES NORI"'IALIZADCIS
2.3.1, Eus Norrnalizado Euromicro ¡ l"lubue. La normá ha Eido
adoptada por f abricantes Sutiros. I tal ianos y Espaffoles r y
FJÉr varias Universidades PoIitÉnícasr corno lae de Turin y
BarceLona (E.T.S.I. Telecomutnicación ) f ue propue*te en 1a
revista de 1a asociación Europea de usutarioE de
mi cra0rocesadores .
?.3,1.1. Descripción Lógica de lag Sefleles. Las lineas
del blts se clagif ican en tres qrLtpos :
16 lineas de dírecciÉn de dirección y 16 de datos.
activas en nivel alto. (afirmadag)
5A
=U,-;o.F
= '.3P r¡-:ng d fo: iftIT IPi:j ,dB..9 l¡ ;6: :2ú; o t¡,H; riorn z--6- 9. gHff ts U
fl=, H*
N:;:..o>*sB*tt 6fl !ig F ta.'.- oozq r Eolo o'-lÍ; :;FÚ)'ñ- És3g sÉ
. WAtrl,^ c¡ <;fr sze3 rD r
¿|!t,J@oonl¡¡zE-|Dlro(o
tf)
- ''lJ
Esguema Gieneral de un Bue'l-omado der Catalogo Frolog.
É.P}5o' tt ..
6h\ LTG
\
<t
-g<:F l¡lvln z6E -<tr, -z,l- <;? eñt;FrrCl
t:
Figurra 6,
5?
* *ü lineas de control. activas en nivel bajo (negadas)
1() I ineas de al irnentación v masa.
?.3.1.2. LineaE de Datog y Direcciones. Egtas LineaE st:n
tri-estado. activas altas (afirmadas) en eI burs v
norrnalmente ampl if icadas (Buffered ) .
Dirección ( Address ) : 16 l ineas emitidas por Lrn ernc:
(pracesador o urnidad de acceeo directo a memoria (Dl'lA),
St-r valnr (dirección) se vaLida en eI bug mediante una de
Ias seftalesi cJe control ADPIEN! ADFER' t^lRITEr NCIDA e INTAli.
Los tiempos de acceso de amo y esc I avr: ( P. e j rnernoria )
deben ser acordee.
? . 3, t .3, Lf neas de Control, .
Todag las serPfales de control. escepto las dos encadenadas
Eon activas bar.ias (Lógica negada) en eI burg. Ee controlcrn
mediante purertas colector abierto o triestado, saLvo
a I gunas .
Las geFtales de control €cln descritaE futncionalmente Én
forrna afirmada y asi sn representan rn log cronograrnag
(diagramae de tiempos) o Ia inversíón ffgica de Ia seFtal
sobre el blrs se indica con su f i_io - t-g.w.,-
lfrlrü.d ¡ttbnono df (laiarillc¡tr ltülhtrco
6{)
$-e.|]E]l ltqbll r Dirección de rne,moria vá 1 ida .
AP_A.F-B ftg!|l- ¡ Dirección de periferico válida.
fiPf-EE. (!gW) ¡ Dirección de re¡fresco de rnemoria dinámica
vá1ida.
N-QTffEAjpY .(tgWl- ¡ Petición de sutspencj.ón de cicla del
procesadcr. La sePlal recibe tarnbién los nornbres de hIOLRDY.
n-g*tj¿et e. Sfpf;." Esta sePfal debe ser válida muestreada pür
eI pr-ecesador. Slt dltración puede estar limitada (4 F5
trara ó8ü(l). La relación entre Ia dutración NCITREAQY y el
incremento en eL ciclo de acceso a memoria ,-, "t"a-gador
depende de égte.
Wfi-IJ.F- l!g!¡|l_ : Def ine gi se reali¿a utn ciclo de lectutra.
(t¡Jrite = ü) o escritutra(write = 1).
!¡!f!p_A ftgW.I ¡ EL dato en eI bug nc: es vál.ido.
ÉES.E_T (Lgll{)-: Inicialira eL procesador y.los perifáricos
dehe ser Lrn pr-rlst: de durración limitada en log sigternas que
inclLryen rnernoriag dinámicas refrescadas por el procesador
( ZBtl ) t 5ü Lts a I{:}t:) ¡tS ) .
J"$Iff$fl .GJit4i. r Lee el vector de interrupción del
digpositive con meycrr prioridad. qLt€! heya galicitado la
6L
interrnpción mientras lj1|.f.áfi.ti És activa no ser admiten
in terrurpciones .
J.N-II-I-'¡ ¡ Entrada de I a cadena de prioridad de
interrurocián.
IIYIzuI : Sal ida de la cadena de prioridad de
interrurpción.
NJLl l!"Q-W.]. : Fetición de interrnpción no
enmáscaratrle, normalrnente reservada por caldae de
tensiún.
Flgt[EEg (l-OW ] r Fet.ic j.ún del bus por Lrn vice árno
(procesador securndaric: a dispositivo DMA).
HfJ.!.pAfi.H. .ru-q[¿ r Cesión de1 bt-ts pcrr el amor el. cual sóIa
sigute control ando esta I lnea .
H-AtPlN I Entrada dsr La cadena de prioridad de petición
de I burs .
H.P"tp._OU_T*: Salida de la carJena de prioridad de peticiÉn del
br-rs.
62
fft$"e"Sg-q,l l
6f,
+5V Alimentación Princitral.
+ 12 V ¡ Segutnda Al irnentación Frincipal. Para
al.gurnos circuitog M05 Y convertidores CC-CC.
5 V J' : Al imentaciones adicionales lteadas por
1? V ] algutnos circuÍtos M0S'
6ND (A) ¡ l'lasa separada Para circuitos
optoainlados A/D.
+ 15 V l' r Alimentaciones para convertidoreg A/D
15V ] so L arnen te .
6ND (X) : Masa separada pera cÍrcuitos
optc:aislados externos.
+ S V 1x) : Alimentación para circuitos
optoaislados externos.
?.3.1.5. Especificacionee Mecánicag. La Fig. 7 mltestra la
distribr-tción recomendada de las l lneag. EEi cc¡rno Ias
dirnensioneg de laE placast qLte coÍnciden ccrn Ia norma
Eurropea.
(J4
bll
col¡Eclon DrnEclo
Lorlo GstDoñrnlat A fl
rl9VlAl O I OOtl0lAl O-'<ONOlxl O.-..O.l¡V Or:¡'{-l¡V O-.¡¡'4¡
90llr rlllr O OCórli¡¡o o o
AO0 0 0. ADt O O
^ot o t0 0. ^ol' o o
MUUT'S
lorlo toltrduro
- r5v lAl
.9VfxlCórli¡¡u
^00Atr 9Af, t0
^t) tl
l^,' I .,,
Conrclol
^NP t6J0Jg C
c0NÍE c I nAL6al-t(.Y-001
' ^oaAO5A(l nr
AOtREFnE SrtOW
lt¡rlt0wlNlnEOtow
lt0t0nE0 [olvnESE il.Owwnl lEtorY
lr0lYE lror"oAt0^l
. t)4,t)^ l0^¿oAsuA60A?
tNtorfilol,tr(r,l
-9V
.3V
0Ho
o o ^ulto o ^frl¡o o ^l)l¿o rt o ^0r5O O l5YSlt:rl CIOCKI
o o llrocnEotowo o llllAcl(l.owo o ilour^cr(LowO ¡0 O ll0lt^towo o Aor¡trrtc vo o At)nF.nlowo 0 lo^0lo o l0^9lo ¡l o In^nlo o ll,Arllo o l0^l¡lo o lD^lllo o (l,Alt'lo l0 o ft^l5lo o llilllro o l()tDlrlOE€-¡_'1f.il!r
''1t;t.r:4r('5Ú\)
Priof rrrql dt(r.tr.ñta
frlq¡urrlr 7 , Carnct,erltitic.rE 'f lsicas de.l sis'L,ellna l'luljt.Jl:i. ,r )
"¡"ur¡-¡e'l-a norrnútl.irada Europa"a"l'tlrn¡ato simple. tJ) "l'¿rr'.jeL:¿,t
normaLin¿rd¿'r Euro¡:ear 1'orm¿1to dt¡ble. c) DiEhr"il-¡t-tc.i.ún (:Jr:1
ri€lt'taLeEi, l-€lcornEtr]dada p(fr l'lIctloscoFE.Tomado de: Interconexión a Péri{ericc¡s.':.f
á5
?.s.?. Burs Normalizado s-100. se trata de una norma de
br-te para 1e 1o . tltti I para I a {:omun i cación en tre ¡nodut l oe en
aL ta velocidad . Es de apl icación a elernentoE de interf az
pára cc¡fnponente de sisternag computadoret interconectados e
travé: de Lrn conjunto de lc)(t llneas en peralelor qLte
comprenden lÍneas para Ia transfersncia simutltánea de
infsrmaciones de tres tipos : direccionErg,r datog y
controlee. Eada sutbconjunto FarticLtLar de hilos flgicos
br-rs parti cu I ari¡ado traneportará información
correspcrndiente al ciclo especffico de operación que egté
en cLtrso de ejecución.
Históricamente este trutg fute ltgado en log computadores
Altair por Ia firma MITS INC. con dieeffos basados 6obre
eI 808t). Acturalmente ge utili¡a este bLts para sisternas con
otroE mi croprocesadoreg ( Z8O r 68{:x).65()3. . . ) y E}E el más
ampl io soporte comercial en el área de las
m i croprocesadores .
2. S.2. I . SePtales del Bue. Se ve e presentar aquti Ltne
especif icación que def ine lae sefilales de egte bute según la
norma IEEE 6?á.1"/DZ qLre es Ltna extengión del. butg original
de AI tair.
L.ag l0(¡ posi b I es seFf a l es de este bus normali=an
&á
nLrfnelracJas segúin las patillaE de} 1 aI !f-t('. pero hay q1.te
identif icar qlte sóI¡: 5e ha especif icado Ia futnsión para 93
seftales, qLredando por !a tanto 7 ein Lts¡ar en este fncmentÉ
(norrna propuesta en I.!-791. Todag las seFlaleg excepto la
de alimentación" están limitadaE á niveleE positivos entre
0 y + 5 V y nf] puteden tener tiempoe de gubida o bajada
(en carga) inferior a 5 ns,
5i distribrrlrnss funcionalmente tedo eI ctlnjunto de las
seFtalers del g-1{}0 obtendremos 1a siqutiente clasificación
pre I irninar i
a) BLrs de datoE¡ cÉñ 1ó llneag (Nos. 35t $6n 38¡ a 4.3 y 88
a 95 ).
b)
7S
15
Br-rs, cJe direccion€tÉr con
a 87 ) rnas otras El l lneag
á 17, 39 y ó1 a ó4 ).
1ó llneas (Nos. ?9 a 34, 37 Y
(totat 34) de ampliación (Nos'
c ) Furs de control . con Ltn total de ?7 I f neas ¡
C.1. Estador con 81lneaE (Nos.44 a 4Bt 58t ?6 y 97)
C.2, Salida de controles, con 5 lÍneas (Noc. ?5n 361 7 76
a 78). '
67
C.5. Hntrad* de controles, cfin ó I f.neag ( Nos. $. 12 t 6(:l y
7? a 74)"
C.4. Control de DHA. con 8Iln*as (Nos, 14, lBn 1?, 3?,
?S y 55 a 57).
d) Buts de interrurpciones vectoriradaEr con €l lfneas (Nos.
4 a 1r).
e) Blrs dep servicio con Lrn total de 18 lfneas.
e,l" ) Alimenteción con I lfneag (Nos. lr ?r ?On 5tf a 53..
7{:} a tü01 .
e.3, ) Reloj r trc:n 3 llneas (Nos. 74 '/ 49} .
e.3. ) Reposición o "reset" con 3 llneaE (Nos. 54, 75 y
9?).
e.4. ) Validación de escritnra en memoria, troñ I llnea
(No. ó8).
e.5.) "esclavo fastasma" con I lfnea (No. e,71.
e.ó. ) Condicionesg especiales. ccrn ? llneae (Nos, 1I y
?8).
áB
Gluredan I*e llneag Nos. 77, 380 69'/ 7L reserva para uso
pasterior y lag llneas 31n 65 y 6á qr-tedan sln def inir Y
puerden setr r-rti I i ¡adas opciona I men te por cada f abri can te
individural con tal de qute 5e suministren con cables
pLrenteadores pera evitar conf IÍctos y que las sePfales en
etlás g;e limiten a niveles lóqicos de 5 V.
2.3.2.2.. Bug de Datos. {}onsta de 1ó LlneaE qLte Ée
egrLrpan en forrna de 2 buges utnidireccionales de E} bits
parÁ poder üpelrar con octetcs. y en forma de buE únÍco
bidireccinnal para poder operar con palabras de 16 bits.
La entrada o salida de datos se E¡specifica siempre cc:n
relación al amr¡ del buts en ese rnomentoi curando es el amo
del burs eI qr-re transmite hacia utn escLavo del bLt6, Ee dice
qLre hay datoe de salida , rnientra qlte en caÉo invergo ge
habla de datos de entrada,
En el furncionamiento con octetos las transferenciae de
i.nf ormación ( datos ) se, hacen mediante dos buseg
r-tnidireccionales" cada urns de €l bits¡ la salj.da aparec{t en
hilos D07 a D0ü.. en este orden de mayor a rnenoa en eI
Fe?scr de los bitsi la entrada pc:r st.r parter sÉ hace por
hilos DI7 a DIO con eI mismo criterio de peÉos.
69
Hn eL futncj-c¡namiento con palabrae de 16 bits se crea un
bns ürnico tlidireccional c¡3n 1ó l lneas DI Y DOr pára el 1o
6[..? r-rtilizan ? seFfales de control r SXTRQ para petición y
SIXTIN para aceptaciÓn (acknowledge).
5e consigLte tener un buts dBede DATA 15 a DATA 0 formadc¡
por los hiLos DL7...Dl(lr D{:}9... D{)O cuando ambae geffales
de control estan en nivel bajo (su estado lógico
verdadero).
?.3,2.S. Bus de Direcciofteti. consta de ló o ?4 llneas en
paralelo que girven páre qLte las geflales que por el lag
viajen, 6electrionen Ltna posición concreta de }a msrnsria. o
tambien Ltn dispositívo de E/S. Se putede preceder entonces
a efectutar Ltna ct:fnLlnicación durante el cclrrespondiente
ciclo de bLts.
Al m€?nc:Ei 16 bits de dirección son los que deben mantener
todos los amos dei bus ( Itr¡eas 415-Aü) ¡ Fero pLleden
altrantarg,e 24 bits de dirección E'i se desea utili¡ándose
parñ el lo !a f aci l idad de arnpl iación c6¡n otrag [| l lneas
(A?3-Aró). (EEta r]Itirna posibilidad no €)iiEtla con la
norrna primitiva) .
ürirrlhd iufonomo ft &tidütrf}coro 84¡irrr<¡
Dea acuterdo con Io anterior" tenemos que eI bLts estándar de
7C:t
{ireccionamiento en rnemoria consta de 1ó llneas que
p€rmiten especif icar 641c. posicioneE diferentes en rnemoria.
For sLl Darte tenemos el bus Externdido qr-re conEta de ?4
l lneas ¡ Éñ cLtyo caso EÉ pueden direccionar 1ó l'lbyte
posicioneg diferentes en memoria A ?3 es el bit óas
signif icativo y Atl eL mentrE signif icativo) '
En cLranto al direccionamiento de rJiEpositivos de E/S 5e
t.iene eI rnodo estánder qLtsr emplea el bus A7 - ACI
permitiendo la eepecificación de hasta ?5ó dispositivoso y
el rnodo extendidc, qLte emplea lae lf neae AIS - Aü con lo
qLre pueden direccit:nárse hasta 65556 dispositivos de E/S.
Con esta disposición de las llneag de direcciones 5e
simplifica la ampliación en eI nútmero de diepogitivos de
E/S" qLra rclsLtItarf a fnetnos recomendable si se eigltiese e1
dirarccionamiento tradicional qure reserva las llneas 415
AB para asignar direcciones a tales dispositivos'
?.5.2.4. Bue de Control . Consta de El l lneas qLte
individr-raliea Ia natltrale¡a del ciclo de bus en cLtrso Y
qLrer califican el tipo de dato lttilieador sus nombres
simból icos comienzan con 5 minútecutla ¡
7L
44......6M1 (OP-CODE FETCH).- E¡rtracción deI códiEo de
operación.
45......gOUT (tlUT PUT).- Salida.
4ó......sINP (i.oE$!)'- Entrada'
47 . .. . . .sMEl"lR (f"lEt'!oRY REAq) .- Lectura en mefnor¡.a.
4g......EHLTA (HaIt Acknowledge) ¡ Reconocimiento de
narada.
58......sxTRGl (16 bit DATA TRAIIFER REQUEST).- Fetición
de trangferencia de datog de 1ó bits.
9,6. .. ., .sINTA ( INTERRUPT ACKNO-WLEDGE) .- Reconocimiento
de interruPción.
97.,.,..sNO (h,RITE CYCLF).- ciclo de escritutra'
Existe Lrna sePlal de estado importante que no está
directarnente disponible sobre eEte butg, y que Ét6 Ia de
escritr-tra en memoria ($tatutg f"lemory htrite). Fara crearla
podemos combinar doe de }as anterioresn y la def inimog
mediante le síguiente ecuación 1ógica :
7?,
Hst¿tdcr escritutra en rnemoria gOUT . sWCI.
?.5.2.4.2. Bus de galida de trontroles. son 5 llneas qLte
determinan el gecutenciamiento y el rnovimiento de Ios detog
rjr-rrante cutalqutier cicLo deI bt-ts. Se uttilizan para seFfalee
de este bus nombre simholic(]s qute siempre comienzan For
utna P i
Lfnea ?5....psTVAL (STATUS VALID STROBE).- Validación
de estado en combinación con pSYNC indica que puteden
muegtrears{r la dirección '/ el egtado, estab}e ya sebre el
huts en ese ciclcl en curso'
Llnea?,6....pHLDA(H0LDACK|¡BWLEDqE).-Reconocimientode
bloqureo.seffal.a aI afno temporal con la prieridad más alta
en eÉie momento que É1 arno perfnanente está cediendo eI
cnntrgl del bus.
Llnea76. . . .p5YNC (SYNC) .- Sincronismn. indica el comienrc]
de un nLt€lvo ciclo de buts.
Lfnea77....p[¡JR (t{RITE).- Escritutrar tE Ltna seftal der
vnlidación de escriturra en general. para poder escribir
datns desde el bt-tg hacia urn esclavo direccionado. Et afno
delbLt6trutedeactivaregtageFfaltrascGfnpletarsela
dutración de la seFfal p SYNC. Loe datos puteden validarse
73
ct3n Ltncl
s(]tlre
ciÉrt(]
pt¡lR.
cLtalquieradelogflancogdept^lR.Lainformación
eL estado y Ia dirección debe rnantenerse durante
periododetiempoapartirdelflancgdebajada
Llnea7g....pDEIN(DATAB!,sIN).-Entradaalbugdedatog"
es una seFlal de lectura generaliradai para poder pagar
datos al bure desde Lln egclavo direccionado. El afncl del
burs la activa tras utn tiempo mlnirno especif icado desde Ia
activación de pSTVAL. $e desactiva devolviendo asi eI buts
dea datos aI estads de alta impedancia" püco antes de qt-te
puedan carnbiar los br-rses de direcciones y estado.
?.3.?.4.3, Bus de Entrada de controles. son 6llneas qute
permiten a los, egclavos del bus sincronÍzarr de acuerda
con sLrs, prgpias condiciones internas. las operaciones de
ln5, durefios del buts. 'f ambien leg permiten la petición de
operacignes a realirar Por g¡I amg del bus (por ejemplclt
Lrna interrltpción ) '
L!.nea 3....x RDY {$eFlal EspecÍal de Freparado ).
Llnee 1?. . . . NFII ( InterrupciÉn no Enmascerable) '
Ll.nea 60. . . . 5I XTN ( Aceptación de Datog de 1ó Bits ) .
74
Lfnea 73.... RDY ( SeFta 1 genera I de rretrarado).
Llnea 7$.... INT ( Feti ción de Interrltpción ) .
Llnea 74,... HIILD (Fetición de bloquteo) .
2.5. 2.4.4. Bure de control de Dl"lA. se compone de ocho
lf neas qLte se r-rtililen en combinación con las señales HULD
y pHLDA anteriormente descritas permiten efectutar Ltna
transferencia ordenada del control del bug mediante e1
arbitrajp de peticiones simutltáneas procedentes de Ios
amcl6 ternporales del blrg, asÍ cclmo la inhabi I itaci$n de las
excitadores de seFfa! del amo permanente. las seFfaleE 5on:
tlratro se|faleg para 1a inhabilitaciÓn de Ios excitadores
de tfnea del afno perfnanente del bLrs dt-trante utna operaciÓn
cJe Dt"lA.
Llnea 18....$DSB (ST$TUS DISABLE).- Inhabilitar egtado.
LLnea 1?....CDSB (ECINTROL DISAELE).- Inhabilitar galida
de controles.
Llnea 22....
direccioneEi.
( ApRESq DISABLE}.- Inhabilitar
75
lnea ?S....
de datos.
DosE (DAra our plsagkE).- Inhabilitar salida
Otrag curatro seFfales DMAI)" Dl'|Al, Df'lA? Y DI{AS pará efectuar
la furnción de arhitraje del contrc¡l del hutsr ya q¡.le en
ceda mornenttx codi f ican el nútrnero correÉpondiente al
so I i ci tan te con rnás a I ta prioridad .
2,S.?,5. Bus de Interrupcionee Vectorizadas. Consta de €¡
l lneas v sutg, gefilales se utti I iran en combinación con la
ss|fal INT para consegutir arbitrar entre ocho niveles de
psrticién de interrutpción. EI f ltncionamiento tlpico eg,
qLle estas se|fales sirvan de entrada a un esclavo del buts
qLte enrne¡Écera y dá prioridadeE a las peticioneg" activa Ia
snl iciturd de interrltpción qtnerel izada para el amo del bus
y curando sier entra en el, ciclo de aceptación de la
interrutrci6n responde ccln los datos apropiados.
Las sePlales se denominan VI0-7 con
descendenteg desde Ia VIt-¡ a Ia VI7 (llneas No,
puregto qLre deben mantenerEe activas hasta que
operación solicitadar s€ implantan ctrmcr seffaLeg
?..3.2.6. Bus de EiervÍcio.
diversas utti I idades.
prioridades
4 a If)
recibe 1a
de nivel,
lfneas paráEE el cc¡n j unto de
7b
?.3,2.ó.1. Bug de AlimentacioneE del Sigtema. En la
norfna s-1(:){) 1a al imentaciÓn 5e distriburye a los
clisp63citivc¡s en f orrna de tensiones n¡1 regLtladag,. 5e
eigrre r pLtgs la idea de regLt I aciÓn L oca I i sada en cada
módurlo. con Io que se simpLifica la distribución per6r €ñ
carnbio ge precisan diepoEitivos adicionales'
Hay Lrn total de I I lneag de al imentación:
a) Do$ para + g voltiag (Lfneas Nos. L '/ 5f )
b) [Jna para + 1á voltios (Llnea No. 3)
c) Una párá - ló valtios (Linea No. 5?)
d) Cinco trara rná$e (Llnea Nos' ?(l)r SOn 5Sr 7Q¡ Y tOü)
Debido a qLle están conti.gutas las llneas de €l V cÉn L6 V '/
cr]n Ia -1ó Vr Lrr-lá caursa de posibles problernag son los
cortocircuitos entre el lag aI ponclr y quitar repetidas
veces las tar-jetas de*1 sÍgtemai por esta razún Ee
recomienda Ltsar resistoree de descarga rápida para lag
tres l lneas de tensif:n .
Fuede apreciarse qLte lag llneag de maea están distributidas
(segrhn sLrs nÉtfnÉro6, qlte corresponden con la posición en eI
77
cclngctg]r) cje fnanera qt-te la5, masae de baja irnpedancia E.e
encLrent¡en disponibles Én ambos extr5¡mos Y en las doe
carás de Ia tarjeta.
?.3.2.6.2. Relojes. La Eefial r-l (de la llnea ?4) es el
relüj del silstema y eg qe¡erada por eI arno pÉtrfnenente del
truts ¡ nLrn ca 5e tran f iere duran te Ltne operación de
intercarnbio por el bus. De esta seFfal de reloj eE dande
deben tornarse todas las ternpori¡aciones de control para
los ciclos del bLts " eea qutien sea el dispositivo qlte en
cada ¡nnrnenta tenga eI contrnl.
La seFfal CLBCFI (Re1oj, gobre 1a llnea 4?) viene
especificada en esta norme como Ltna 5eñlel de frecuencia I
l'lHZ con (-1.57. de tolerancia y sin relación algutna cün
cutalqlríer otra seFlal del bus. Putede usaFse pare circutitcrs
cc:ntadc:res" contadorers, generadores de velocidad de
trangmisián. etc.
2.3.2.6.3. Funciones de Reinicialilzación. Hay treE
sePfales especlficas para reinícialisar el sistema:
RESET (Llnea No.
de I buts .
75 ) qLrÉ reinicial i¡a á tcrdos log amos
7A
SLAVE tLft (Linea No, 54.) Fara todos los eEclavos del buts.
É'O* {Llnea No. ?9} "Fclwclr On Clear" I putesta a cero al
canectsr la al.imentaciún al sistema qLte et cutando esta
seFfal ge activa. Hs netre.seria pará hacer valer e las dsg
anteriores.
2.3.2.6.4. Validación de Escritura en Hemoria.- l"lediante
}a gePlal }{WRT (Llnea N6. ág) qlte debe generarÉe en Ltn solo
purnto del sistema y 5er válida Para todog los afnos del
br-rs "
La ecutación l6gica á seguir es:
MhfRT = trWR. sOUT
Hs Lrn6r sePfal qute sola ge activa para los ciclos
escritnra trrecigamente en mernoria. La gePlal pWR"
cambior E€ activa para clralqutier cicLo de eEcritura.
2.3.2.6.5. "EscIavos FantaEmes" E¡liste la seflal PHANTüf'1
(Lfnea No. 67 1 pára asignar esclavos al butg a utna posiciÓn
ccrnúrn de la memoria.
de
en
A l act ivarge se habi l i tan l os esc l. avos f an tagrnas
inhabilitan Ios esclavos normales'
5e
79
e.3,?.ó.6. CondicioneE Especialee. La llnea ?B de s-lürl
eg; Lrna llnea gen€lral de error ql-te 5e ectiva cutando $CLlrre
Lrn €lrror de cutalquier tipo ( por ej ernplo de paridad n cle
eg'criturra en memoria protegida. etc, ) durante el cilo de
burs en cLtr5o. Toda 1a información de importancia
relatriva del origen del erroe debe guardarse dltrante eI
f lanco descendente de esta seffal.
La llnea lf, soporta Ia sePlal f:!{$Eflltr QLt€r lndica falLo
inminente en !a alirnentaclón. Fermanece En nÍvel bajo
(activada) hasta qlte Ee regtaLtra Ia atención Y La seFfal
FOC se vLrelve a activar. Está especif icado qLtel vuelve a
activarse €sta llnea al rnenos 5(:) ms antes de qLtel los
regLlladoreg locales de al imentación 6e salgan de ÉLts
valores llmites establecidos.
2.3. ?.7. Eepecificaciones ElÉctricas Eáeicas para las
Tarjetae 51OCt. La carga capacitiva total sobre cualquier
entrada al bus nc debe sLip€rer lcrs ?5 pF.
lJna tar.jeta no putede entreEar más de 0.5 mA
tomar más de 8ü mA a 3.4 V. r Pará ninguna
excepto las DMAO-S. FHANTCIPf y PI¡JRFAIL en las
(:¡.4 mA a 6. 5 V.
a
de
qLte
0.5 V ni
las llneas
se limita
Unhsid¡d óu,fnnnmn ft {krirrnt
Todas lag lfneas del br-ts S-l(:x:) (excepto las de rnase
0ef* 1l14,.zqq
At1
a. l irnentaciones ) deben terminarse. para reducir eI rutf do t
con Lrn circurlto equivalente aI de la F-igutra 8.
?.$.?.8. Especificacioneg mecánicas parr Ios sietemaE de
interfaz s-loO. Et conector pÁra las terjetas será de
lrl0 terminaLes (dnble 5f:) má6 5ü). La diEtancia entre los
centros de cada pareja congecuttiva de contactos será de
l/8 de pulgada.
Están ndlrrnali:adas cornc: caracteristitraE a cumplir por
pa.ti. l las terminales. los valores sigutientes;
- Hlnima resistencia de aislamientcr ltl()0 mO,
las
- Pláxima registencia psr
operacioneE de inserrián de
nomina I 5{) mn .
La Figurra I rnltegtra las
oar'árnetros mecánicog.
cada contacto. trag L()ü
1a tar.jeta. y Ia corriente
dimenEiones de Ia tarjeta y demáE
- Corrienter a soportar por cada contacto. ?.5 A.
* TensiÉn má>rima entre peti I lag. ?tl¡t-)V de contÍnua.
É1
lrsr--l{-l
tí¡ro rltl hurm cola3lot obrrrlo
FIGURA B.
+.,+ tE
rlli"'i.- o,.oM,r
Circr-ritns de terminaciánTornado de; Interconexión
de lag lineas del S-li)rjde pÉriferics=.
a
It¡tt ¡16 ¿r i'!{tI 0rtr ¡1.Irrül¡ml rc@¡to! riütio¡
¡r-un'*l l.- r'r"*o.
Notova^ t.r¡aqE¡t¡ttt or¡trlq{tt ott a rltl¡^l(ó
!J! *l+ ¡ñr trrr¡ ?{ ¡u¡t¡.f,n f y{¡'O Éú Dtr¡Sar^l ti tn^(.A|t (lrrto ¡,ttR¡¿tn
placas 5:1t-t(l:de perifÉricos.
!rltr!E(t
Farámetros mecánicos deTomado de: Interconexión
lI0
Ttl.¡r:? 0t ? illr^t
t^oo (ofr0¡f¡t It
FIEURA ?.
8?
2.3.3.BugStandardProl'og.EEunbusquecutbrelag
cofnLrnicacroneg internas entre el procesador '/ los
cliferentes elementos deI sisterna, Soporta sigtemas de B
bits.
En Lrn principio sale cofnÍl buts del Bt)8Cl de Intel r pero 5e
purede ácuplar a 1a mayorla de microprocesadoree de €| bits.
asirni landr: el cofnportamiento de sLrE Feffaleg' a lae del Elü8ü
rnediante pLtertas.
Lns seFlales gon activas en egtado bajo'
Está cornpuresto por s6 llneas qute conf iguran log¡
a) Fus de Alimentación ( Fatillas I - ó y 53 - 56)'
b)Butgdedatos(patillag7-14).-BugdeSbits
bidireccional, de treg estados. La direcciÓn del dato 1a
controla eI procesador. rnediante el butg de controlt con
lag seFfales de lectlrra (RD) ' egcritutra (h'lR) Y
reconocimiento de interrutpciÓn ( INTACh:). Activo en estado
alton €l procesador lo cede cuando recibe una llamada de
br-ts (BUS R0) ' Si Ltne no lo urtiliea' debe tener las
salidas el br-tg de datos en estado de alta impedancia.
c) Bus de Dirección (PatiLlaE 15 - 50) ¡- Bus de 16 bitg'
83
de tres estados v activo en estado alto, Generalmente Ia
dirección la genera el procersador excepto cuando los cede
c$rno respuresta a Llna petición de Etuts para Froctsos; de Dl9A.
Las seFtales de petición de memoria (MEMRCI) y petición de
E/S (IORA) distinquen si se direcciona Ia memoria o Ltn
perifÉrico. El microprocesador utilizado eE el qLte
deterrnina qLrÉ lLneag ge urtiliran v cómo ge utiliran.
d) Bue de Control (Patillas 31-52).- Les llneas de este
Br-rrii se pneden ágrLrpár' en cinco conjutntos separadoel
1. ) Control de Memoria y de E/S Llneas que
trangrniten las seFfales para las operacioneg de memoria ,/
de E/S fundamentales tales cornc: escritlrra (WR) " Iectura
( RD ) | y e>rpansión de E/5 ( IOR0 ) r peticiÉn de rnernoria
(f"tEHRE¡) y expansión de E/S {IOEXP) gute se utli¡a cuando el
sj.sterra trabaja con memoria expandida pará corregir las
direcciones de ElS ,l e>rpansión de rnemori.a (l"lEl"lEX).
?. ) Siincronieación de Perif érico6. - Su urti l iración
depende del microprocesador del eistema y de Ia rnanera
como este controla eI furncionamiento de log periféricc:Ei
sr¡n las lLneag de refreEco (REFRESH) para gisternaE con
mernoria dinámica. sincronigrno de ciclo de memoria (|,ICSVNC)
qLre es Lrná gePfal qure se hace activa al comienzo de cada
ciclo del microprncesador y STATUS t) y STATUS 1 que dan
84
c:tres sefiales de reloj a los perifáricog.
3. ) Control de InterruFción y del BuE.- son Las llneas
qLre permiten Ia implementación de prtrcesoE' tales cofno
acceso d i recto a memclria , sigtemas con rnu I ti procego n 1á
r-tti I i¡ación de memorias Lentas y loE dif erente5' rnodos de
interrurpción, Tambien exigte La posibi t idad de
implementar sigternas de prioridad serie o FaraIelo. Estas
Ilneas son ¡
La de Reconocimiento (BUSAI{).- olte indica qute el' Bt-ts se
encuentra clispc:nible para qLtt Lo coj a utn controlador de
burs deterrninadoi eÉ utna eePlal de re*pltesta a Ltna peticiún
de Eute.
La Petición de Bus (BUS.RCI).-
La de Reconocimiento de Interrupción ( INTAI{ ) . - Qute
indica aI dispositivo qLte hace Ltna peticiÓn de
interrurpción. qute eI procesador está l isto pare servirla.
La Petición de Interrupción ( INTBO).- For parte de uno
los periféricos'
La Fetición de Eepera (bfAITRe).- Indica Ltne petición de'
estadag de espera para sincronruar proceÉos.
de
85
La de Interrupción No Enmascarable (Nl"lINT).- Realisa
1a petición de má¡'rima prioridad.
4) Llneae de Reposición del Sigtema (SY5RESET).-
Pulsador de Reposición Es utna orden externa pará
iniciali¡ar eI gisterna,
Reloj . - Es el que transrnite el reloj de
sincroni¡aciún de1 gistema.
CTROL.- Es Lrn reloj auxiliar murltiple del reloj del
gistema.
5) LLnea de Prioridad Eierie.- Se ntilizan para Ia
determinación de prioridades sn Iag peticiones de
in terrurpción .
PCO (Cadena de Prioridad de Sa1ida).- Se envia á la
entrada de prioridad del dÍspositivo ccn prioridad más
lraj a.
Un dispositivo qLle solicite prioridad debe poner FCO en
estado bejo.
Bó
FCI (cadena de prioridad de entrada) ! 5e conecta e Ia
galida FCü de ta tarjeta ccln prioridad rnAs alta'
?.3.3.2. Asignación de pines bus standart proleg'
2.3.3.S. EapecificacioneE Eléctricas.
Rango máxj.mo abEoluto I Los rná¡limog rangos para eI butg
gtandart no son recomendadog pará condiciones de operación
norrnal.
PARAHETROS LII"IITE REFERENCIADO
Voltaje positivo aPlicado a
entrada togica o eaLida tri
egtads deshabilitada.
Voltaje negativo aPlicado a
entrada logica cl galida tri
eEtado deshabilitada.
+s,5 v
*c!.4 v
6ND pines 3.4
2.3.3.3.1. Tolerancias de los voltajes de las
alimentaciones. El buts standart normáLrnente regutiere +5V
8?
TABLA 4. Fines de salida ccrn f ir-rjo de señaI referenciadoa la CPU.
6
at
ñ
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l.¡a
.qF.pUúU
2ot<i\dtt'¿¡¡Ja
I
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oocoEEEEt¿ ot b,,: !r:
6qna6núaJaa=t35ttst af¡ ta t rc E¡ E¡ tflq666664¡úrá666úquuuuuuugLL!LLLLL
= Ít'J 1t TrJ ='5.rt 1t !'it'it:t E'cLLL!LLLLuauuvu99!LLL!LLLo'oooooooM bD 6'; b¡: b¡: 5¡: üD ¡r)
üci a ó'
(J-: ,, ?:,X Ei F,h;';ü á¿i si.95" 2:.ú--E!-€éc -;J¿9j;'áEiúE: g*Í e'ÉiiÉ ii':; E9íá'É: ¡.r E E¡>T 5 E*x'6¿,;;-üü;sfÉiE
ü^oE>;6¡;¿it>
=ñ9yazY'1,)D¡ETTTI:!E
i=zoYñtt)
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N?@roo6l?r¡'tfto6¡ftññng?qq?ftút ?too rl)
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fit il nt.ñtl!éitñtQQOOUÜUUrJ.iJ']J'oooooocooJJJJ
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6.q q 6 q q 6 6n6¡h66ú6UUUUUI,ÜI,LL!LÉLLL'o Tt lt 1J'rt E !'o
! L L L L L'L LUUUOII,UU'o 1, "E 'o'it 'i, it !tÉLEEELLLoooooooo¡¡!3¡¡¡'o o o.o o o o oJJJJJJJJ
9ui.| t H-úl
-V t !t ú-!'*. ro $É go
i? ¡,',¡i ¡ s?É
ii$;¡! i¿;iE533iüi¡Iáü;
'J !'É, .a6';üfxx.
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)>zoO:-Jatl
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aaa))aaaoooooooo--?----t JO t ) t a É, t a aoo>ocoo-ooo
Izo¿.',rJ
z¿-
xo*iz'¡'fo9
ñN-9 FrooYñ61 -o *sEf;ÉÉÉ5frs'2¡ox5?
zo.
FC!-F¡ rOl.-Or-órñF9l---c\¡ArNNñl
-f|¡nrol-o¡ñrt'¡-tlr)34ÉtÉtf??rftrn -t InrO út
gñH És
t4t4
=2HÉo
JoÉ ttlF;)zAoU
úgÍP--¿3);oÉ54.
para üperación 169ica. Otros
necesitarse de acuterdo a loE
La'babta siguriente especifica
pines de la tarjetar fio
motherboard.
88
voltajes de operación pureden
tipos de dispositivos a usar.
log voltajes respecto a los
respecto a las rutag de la
PIN VOLTAJE DE SUMINISTRO TOLERANCIA REFERENCIADCI A
1n?
Ei
6
55
2.3.5.3.2.bus standart
TTL.
vcc (+$ v)
VBB h 1(-5 V)
VFB h 3(-5 V)
AUX + V(+1? V)
t 0.35 v
t {:}.25 V
* o.25 V
r CI.s v
GND pine* 5.4
GND pinee 5r4
END pines 3.4
AUX 6ND pines
55!54
V AUX 6ND pines
5Sr54
56 AUX + V(-1? V) t 0.5
las eeñlaleg lógicae. EI
compatibitidad con lógica
CaracteriÉticas de
esta diseFlado pera
PARAMETRSS DE LASTARJETAS BUS $TD
VOH (VoLtaje desalida estadoalto).
VüL (Voltaje desalida estadobajo).
VIH (Voltaje deentrada estadoalto).
VIL (Volta.ie deentrada estadc¡bajo).
tR" tF (Tiemposurhida
" tÍernpo
de calc{a).
CONDICIT]NE8 DK.
PRUEBA
VCC=MIN I0H=-15m4 ?.4
VCC=HIN ICIL=?4 mA
2.{]
B9
FIIN. I'IAX. UNIDAD
o.5
o.8
4 100 N5
V
V
V
V
?rl
? .3.3.4. Especif icacioneg l"lecánicag. La Figr-tra 1(-1
muestran la5' medidas ffs,icae, qLter debe curnplir las terjetae
standart prolog r cofncl tambien eI espaciamiento Y
nurmeracion del conector de borde de la tarsjeta en sus dos
caras {lado de c(]mF(]nentes y lado de eoldadltraE).
2.3.4. NORT.IAS DE INTERCONEXION SERIE ¡ RS - 23.2 - C.
Las ntrrfnas RS-?S? fueron definidas por Ia EIA (Electrical
Indurstry Asgociation) en cooperación con la Eel1 Systemn
log fabricanteE de ordenadores y Ios fabricantee de rnc¡demg
(modurlacjopee - dernoduladores) privadoe con eI objete de
normali¡ar Ios circutitos de interconexión. I Lamados
circuitos de enlace del interfarr E!ñtre eI equipo terminal
de datos (ETD) v el equtipo de terminación del circuito de
datoe (ETCD).
En La actlralidad Ia nclrma R5-33?-C eg' Ia máe utsada en la
cÉmr.rnicación gerie entre Ios ordenadores y ÉuE perifÉricos
taleg cofnc: impresoras. terrninales de video, trasqdoreE
gráficos. mocJemsi... Sin embargo, tiene lae limitacioneg
de separaciún entre eI ETD y ETCD (aproximadamente 15
metroec! y velocidadee de transferencia de La información
( hasta ?t) k i lobits,/segutndo ) .
?1
COMPONENTSIDE
¡.500 t,025IilCllES
TOP EDGE
II
F Itl.^..,ÍOLERAXCGS: .XI = !'ol .IXX = t'010 INCHES
' Sh¡dld ¡t.¡ mu.l br lrpl l'.r ol compon'nl¡''
l"ledidas de las tarjetas FrologTomado de catalogo Frolog.
oP IloilAL
rT-I
sro ous I
coNNECTOR r.cloCARD EOGE
pl-rmoomoozzmo{o,
COMPONENT SIOE
USENINTENFACE
EDGE
( En putlgadas )
9?
l-as nürmac R5-332 curbren los tres aspectos siguientes de
la conrLrnicaciná entre el ETD y el ETCD ! caracterlsticas
eléctricag de 1a se'FfaIes. caracterlsticas mecánicas de
lms conectoreg y degcripción furncional de Ias sa'FfaIeE
utgiadas para real i:ar la comutnicación. La letra C en HS-
?33-C indica la tercera y rhltima revigión,
A lo larqo de este apartado darernos solarnente una
degcripcién futncit:nel de lag sefifaleg. remitiendo al lector
irrterersads en las otras caractertsticas de Ia norma a le
puhrl icaciún original. EIAl,
2.S.4.L. Descrpción flrncional de lae geñfalee. Dentro del
conjurnto de las seFfales podemos distinguir cnatro grandes
g rLlp$s : de cJatog . de con tro I , de tempc:ri aación r/ l as
rnasas, En la Table 5 Fetrresentamos eI ndtmero de Ia seFlal
dentrcr deI ccnector. El nernónico. eI sentido de conexión
entre eI ETD v el ETCD v una breve descripción de sLrs
significados.
torno ncrrmr generáI diremos qLr€t lag seFfales de datos se
conEideran como maFca ( Iógica f ) curando en el Las hay una
tensión neqativa y como espaci.o (lóqica ü) curando hay Lrna
tensiún positiva, En cLránto a Las gePlales de control v
tempori:ación sÉ cc¡nsideran en estado abierto ctrando están
a tensión negattiva.
93
TABLA 5. Distribr-reíón de pi-nes del conector E5?33ünernonico y f lujo de =eñal.
Núm.r/o ' r¡c. Nundnico
tialOitocciótt Arcvc iletci¡tcidn
I,2
,J4
c''t tt7
U
AA0¡\llD
,cAcfJccAN' ct:
scF
scu
sl¡¡\
0u
.. suu
Df)
scA
,. cD.CG
cl:: GltlCl
DA
l{acio ETC0H¡rci¡ tTO ,
l{¡cil'ETCDl'llcro El'l)Hncio ETO
. l krr:r¡ lil U '
:t'o''-
Hnuin EID
lloci¡ EID'
llocio tfCD
llucin !Tl)
ll¡ci,r ETD
Hoci¡.ET.D
ll;¡r:¡a E'l CD
l{ircin I TC l)H¡ciir [.TOD
lllt:rn Lll)Anrl¡¿¡s
I lnci¡ ETCO
Scrial de lior¡Tran¡misión do dato¡flrrcrrpcirin tlc tl¡llosPclrcrólr rlo lrnlrsr¡rlirPrr:D¡l¡tlo p¡rr,1 lr¡rn!¡ilrilil
. A|¡írr¡rlo (la il¡lloi llcl¡nlntloM¡ls¡ conr¡ilr tln l¡s snli¡rh*Dc¡aütor tlo snirnlcs rlo lflr¡lo tocrbidus
,lxlr el cnnnl rJo tlnlo¡llesnrv¡tlo l¡nrn lu conrplobución dck¡s rJolosRcsirvirtli'poro la conr¡rob¡rción .do.lus dillrr3$in asignnclónDclcclof dc :¡eir¡lcs do llnc¡ rccil¡idos¡ror cl crn,rl (10 rctrurvn (fo d0lolItrc¡:¡ratlo al conol tfo rcscrvo poro
lr¡¡snrilirTrnnsnrigión do d¡to¡ ¡.¡or ol c¡nol dcll!sl!fvfIcrrrpoririicidn l,il0 los clcrnonlos d0sr:ir¡l cn lo lrolrsrnisiónflcceDciór.r dc dolos por. cl conal dorcsc¡üo
Tcnrllr¡riración ¡larí l9g slg¡¡gnlos dctscri¡ll cn llr rcce¡rciórrSrtr ¡rsr(tnnciórtf'llliciótt U¡rr¡r lr¡lnsnllir l¡t¡t cl c¡n;¡l rfcI cscrvilTcrr¡rilt¡l rlc rl¡los ¡rrr,,¡rntarloDctuclo¡ rf ri lo c¡htl¡d dc Ins ¡er'r¡lcl de.r l;rl r lsllrrlrt:;ttl¡lr tln llnnr¡lrl¡St:lut:lr¡r tlc vcloci<l¡lrl trrr¡r¡.1 ¡,trt or'-gcn ETI) (ll) u origerr ETCD (CllTerrtr¡lril¡cirirr parrr lós elcnrcr¡t¡¡s descri;rl un l¡ lr¡rrsnrrslónSrtt ;lsrUnociún
9j¡
t0
Itt2
tll¡l
t!¡'
t0
l7a
IBlc
?il.21 .
2'¿,',2:l
z4
?t\
94
V*rnns a pasar ahora
grupü5.
3.3.4.1.1. Señalee de datos.
a 1a descrinciÉn de las sePfales por
- BA, TransmiEión
transmisión de los
restriccit:nes c¡Lle
sicr-tientes I
de datos. Es
datos entre eI
debe clrmpl ir
1a sePlal
ETD y el
esta geFf a I
ursada pé\ra
ETCD. Lag
son las
a) El HTD deberá pÉner esta seFlal al nivel de la rnarca
entre La tranemigión de caracterÉs o palabras y también
cutando ncr se trangrnitan datos.
b) Fara qLre el ETD transmita datos Ee deberán cumplir qt.te
l;tE sePrales CF, trCr CD y CA estén en el estado abierto.
Nnrrnalmenter ۖ los conectores comerciales se reconoce
esta sePlal como TXD (datoE a transrnitir).
- BB. Recepción de datos. Es la sePfal usada para le
transmisión de los datos entre eI ETCD y el ETD. EEta
sePfal deberá estar en la condición de marca mientras la
serPfal CF está en el estado de cerrado. En Lrn sistema
half -durplex deberA estar en 1a condición de marca cutandr:
I a geFfal CA estÉ eln eI estado de abi.erto. En los
95
conectÉre6 cofnerciales
(datoe a recibir).
sG! recsnoce esta seFfal RXD
- SBA. Transmisión de datos para el canal de reserve- Es
equivalente a BA perc: para el canal de reserva. Dichcr
canal trabaja a velocidades inferiores.
- SBB. Recepción de datos para el canal de reserva'
equrivalente a FEt percr para el cánal de reterva.
Eg
?.3.4.1,?. SePiales de control.
- CA. PeticioÉr de tranemitir. Esta seFfal eg enviada degde
el ETD hacia el ETCD para indicarle" cuando Ia pc:nct Én
eetado de abierto. que quiere realiear una trangmisioá.
En Lrn sisterna de half-duplex. eI estado de abierto inhibe
la recepción. Clrando se realira sobre eeta sePfal eI
cambio de cerrado á abierto, el ETCD responde cambiando la
seelal CB a eetado abierto. Las datos a tranemitir puteden
ser enviadas solarnente desputés de que et ETD detecte este
cambio a estado abierta de CB. Si la seFfa1 CA es cambiada
a estado de cerrado no podrá ser cambiada de nt.tslvo a
estado de abierto hasta qLre eI ETCD restronda cambiando Ia
geFfal CEt e estado de cerredo, La geFlat CA es conocida
normalmente corno RTS.
96
- CF. Preparado Pare trensmitir. EE enviada desde
ETCD hacia el ETD. EI estado de esta seFlal indica ei
ETCD eetá o no preparado Fara transmitir datoa p(rr
canal de datos.
El egtado cerrado indica qr-te ef ETCD está en condiciones
de transrnitir datos tr6r eI canal de datos Y eL estado
abierto indica lo contrario. Normalmente se conocct a esta
sePlal como CTS.
- cc. Aparato de datoe preparade. Esta seFlel eg enviada
por el EI"CD está o no preparada para fltncionar. El estado
es abierto sólo si el ÉTCD ha intentado eetablecer Ltná
comr:nicaciot'r por el canal cJespurés de haber cLlmplido ccln
todag las temporieaciones necegarieÉ y generado Iog tonog
de rerpuesta. El eetado de abierto no indica qute exista
Lrn cánál. de cornLtnicaciones entre eI ETtrD y otro ETCD
rernoto. E,ino EóIo el estado del ETCD local. Normalrnente
se conoce como DSR.
- cD. Terminal de datoe Freperado. Este seFfal es enviada
desde el ETD hacia el ETCD el egtado abierto en esta sePfal
e5, necesarío pare rnantener la comutnicación entre eI ETtrD
Iocal y eI ETCD remots. $ut putesta a estado cerrado indica
al ETüD qure deberA sltspender la comLlnicaciÓn con el ETCD
e1
el
eI
q7
rgmot63 al final de la trans¡nisiÓn qLtei 5e está ejecutando
en esie fnomento. Abreviadamente se le conoce como DTR.
- EE. Indicador de Llarnada. Esta seFlal es enviada desde
el ETCD haca el ETD. EI estado de esta seFlal indica gi eI
ETCD está o ncr recibiendo una lIamada. El estado de
abierto indicag gute el ETCD está recibÍendo utna lIamada.
La seflfal ee pone a estado cerrado en eI intervalo entre
l Lamadas. Fara qt.te esta sePlal se ponga a estado de
abiar¡to.. }a se|fal CD (DTR) deberá eetar en estado de
abierto. Abreviadamente se 1e denomina RI.
- CF. Detector de seFlalee de llnea recLbidae por el canel
de datos. Es enviada deEde eI ETCD hacia el ETD. El eetado
de eelta sePfal indica s,i las' seFlales de ]lnea recibidas por
el canal de datog están o no dentro de los llmites
eapecificados Bn 1a recornendación pertj.nente para el
ETCD. El estado abierto indíce que la Eefla1 recibida
cumple Ias especificecioneE requeridas. Norrnalmente se
denomina a esta seFfal con DCD (detección de portadora de
datoe).
- C6. Detector de la calidad en Ia seflal de datoE. Esta
gePfal va desde el ETCD hacia el ETD. El egtado de esta
9El
FEPtal indica si existe o nü cierta probabilided de ert.or
en los datos recibidos por el canat de datos. La calidad
de serfal indicada se ajutsta a Ia recor¡endación pertinente
sshre eI ETCD. El estado cerrado Índica que n(] hay
motivoE para creer qLre se ha produrcido Lln error. EI
estado abierto indica que existe cierta probabiLidad de
error.
- CH. Selector de velocidad binaria. Esta seFfal va desde
e!, ÉTD hacia el ETCD, El estado de eeta seFlal girve para
seleccionar- una de lae doE velocidadeE binarias de un ETCD
glncrono o utna de las, dos gañas de velocidades binarias en
Lrn ETüD asLncrÉno.
El estado cerrado caLtsa la selección de Ia velocidad
trinaria a de Ia qafna de velocidades binarias más elevada.
Ei egtado ahierto selecciona la más baja.
- CI. Selector de velocidad binaria. Esta geFlal va deEde
el ETCD hacia el ETD. El estado de esta seFlal sirve para
la gelecciún de Ia velocidad binaria o de la qafna de
velocidades binarias Én eI ETD en futnción de la velocidad
binaria uttiti¡ada en Ltn ÉTCD slncrono con dos veLocidades
binariae o de Ia garna de velocidades binarias uttilieadas
en Lrn ETCD asl-ncronn con dos qarnas de velocidades
99
binarias. El estado cerrado caLtsá la selección de Ia
velacidad binaria tr gafna de velocidades binarias más alta.
El egtado abierto selecciona La más baia.
En Lrna conexíón dada. 6ó1o existirá una de las das sefJales
anterioreg.
- gCA. Petición pera trensmitir por el canel de reserva.
Esta sePlal va desde ETD hacia ETCD. Sut f ltnción es
equrivalente a la de la seFfal CA ( petición de transmitir )
p*ro para sl canal de reserve.
- SCB. Preparado el canal de reserva pere tranemítir.
Esta Eeftal va desde el ET{:D hacia el ETD. $ut función €s
equrivalente a Ia de la seFlal CB pero para el canal de
rElsÉrva.
- SCF. Detector de seFlalee de llnea recibidas por el
canÉt de rserva de datos. Esta seFfa1 va desde el ETCD
hacia el ET'D. Sut función es la misma cLte la señal CF p€rcl
trara eI canal de reserva,
?.3.4.1.3. SeFfales de temporización.
DA. Temporieaciónt
tranEmieión. Eg Ltna
paFe loe elementos de sefifal r tsn
seFfal qure va descle el ETD hacia
la
eI
ffiotno* tui¡rhOen lrt¡¡it|ao
ETCD. E1 cambio
sePfal 1e indica
t ransrni ti r .
DB. Temporizeciónr para los elementos de
tranemigión. Es utna geflfal qlte va degde el
ETD. Et ETD deberá cambiar el estado de
(datns a transmitir) cutando se prc:dutece Ltna
estado cerrado a abierto en esta seFfaL DE.
I (r(:)
abierto a cerrado en esta
centro de cada bit a
eeFlalr en la
ETüD hacia el
1a 1Ínea BA
transición de
de
eI
de
al
estada
ETCD
DD. Temporiracfón para los elementos de señal en la
recepcxón. Esta sePtal va desde eI ETCD hacia el ETD. La
transición del egtado abierto a cerrado en esta llnea
indica al ETD el centro det bit en la lfnea BB (datos
recibidos). Esta Eeñal será usada en eI ETD para
rnnestrear lcrs datog recibÍdoe.
?.3.4.1.4. Seftales de masa.
- AA. SeFlal de tierra. Pclr eeta seFlal se conectan las
masas Eenerales del ETD Y ETCD.
- AB. l'lasa con(rn de lae eeñlalee. Eg la seffal de tierra o
retcrna común de f orrna que provee eI potencial de
referencia para todas las gePlales R5-?52-C (encepto para
Ia AA).
1fl1
Lc¡s térrninns castel lanos ernpLeadc:s en Ia descripción de
las geFlales anteriores. áEí corno algutnas frases' han sida
eecadns en las recomendaciones V-?4. Dicha recomendación
es def CCITT y coincide en mltchos aspectos cc:n Ia RS-25?-
C, El lector interesado pr-teded consultar el tomo VI I I ' I
sobre trangmisión. Estas norrnas se denorninan RS-449r RS-
4?2-A '/ RS-423-4.
La norma RS-449 especifica las caracterl-sticae mecánicas
de las conectoree y Ias descripciones funcionalee de las
seFfaLe*. En curanto a las variaciones con La RS-?S3-C
dj.remos qLle permite Lrne velocidad má>lima de 2
Hbits/segundo. inclutye lQ nutevas seFfales anutlando tres de
Ia RS-?.3?-C ,/ vutelve a redefínir algunas seFfaleg. EI
I ector in teresado prtede consLr I tar 1as pub I i cac j.ones
sePfaladas cnmo EIA?.
Las norrnes RS-422-A y RS-4?3-A sEr ref iere a lag
caracterlstices eIéctricas de las seefales. La idear como
vernos, ha sido separar en dif erentes normaei las
caracterfEticas etléctricas de Ias sePlales y su significado
(ambag. junto con las caracterteticas mecánicas. estaban
dentro de Ia RS-?.52-C) de forma que Llne norrna funcional.
tal corno RS-449" pueda Lrsar diferentes norrnag elÉctricesr
tales como RS-42?-A y RS-423-4. dependiendo de parámetros
1{]2
tales corno longitr-td de canal " velocidad de trangmisiÉn ,/
rurido en eL canal i y que diferentes normas funcionaleE
F¡lredan Lrsar urna rnisma norma de caracteristicae e1Éctricas.
La norrna RS-422-A usa sefiales balanceadas y la R$-433-A
Lrsia eePlales no balanceadas Fn Los círcuitos del interfar,
Ét lectar interesado puede consLrltar arnbag norrnas en lag
purblicaciones EIAS y EIA4 i recpectivarnente.
?.4. SELECCITTN DEL BUS.
Lae necesidades de comunicación en Lln sigtema
microcornputador apaFecen a tres niveles distintos ¡
1, Comlrnicación entre log elernentos constituyentes de utn
ci reuri to integrado. Egte gistema de cornnnicación
ctrnstitr-ryen los buseE internos, de egtructura más o rnenos
distinta para cada CFU conEiderada.
?. Cornlrnicación entre log distintos surbsigtemas del
mj.crelcomputtador ! Ltnidad central de proceson memorla ,/
entrada/salida. El conjunto de vlaE pera eEte tipo de
cornunicacÍón forrnan los buses e:<ternogr €rr general de
caracter slncrono.
1().3
S, Cc¡murnicación con treriféricos ¡ egta comunicaciún es a
nivel de entrada/salida con perifÉrico6r en general de
carácter aslncrono.
La información desde a hacia la CPU y otros sr-rbgistemas
putede ser de tres ti pos ¡ di reccictnes . datos y con tro I I
pcrr 1o que ftrncionelmente se encontraran treE tipos de
buseg en el rnicrocomplrtadorr aLlnqLre no estén fÍsicamente
siempre separados. ya qt-re pueden estar murltiplexadcrs en el
tiempo sobre lineag cornt.rnes. La intercone¡lión de la ÉFU
con el sistema de merneria y entrada/salida sÉ reali¡a
medi-ante egtos br-rgeg¡
Fus de clirecciones
Bus de datos
Eure de control
Teniendo €?n curenta los anteriores criterios pera el
presente trabajo ya gue se Lrtilisa el procesador ElO85
(cuyas caracterlsticas se pureden ver ein la sección 1.1) Ée
escogió el EUS $TANDART PROL06 porqLr€l !
1. Es Lrn bus pérra procesadores de ocho bitsr FoF lo
tanto disponemos de 1ó llneas de dirección (pines 15 al
3tl) y g Lineas de datos (pines 7 al 14) corno se puede
observar Hn el disePto de Ia tarjeta procesadora hernos
I Cl4
demurltiplexado loE pines qLre cornparten Ia parte baja del
br-rsi cJe direcciones y los datos en eI microprocegador 8ü45
( pines 1? al 19 ) r veas€r plano esqurernático tarj eta
pr-acesadora en La Fiqutra 11.
t. Es lrn blrs que dispone de pines para las alimentaciones
aurxiIiareg +1? V D.C, -13 V D,C, en nuegtro trabaje
nÉctÉitarnc:s de estas tensiones pera alimentar los
circuitoe ANALOGICCIS tales corno !
CIIRCL.JITO DE RAMFA ( Integrades LPl741 ) r este nos
proporciona Lrna función Lineal para efectos de aceleracióny desaceleración de Ia máquina a controlar.
CIRCUITO CCINVERSOR ANALCIGO,/DIGITAL (A/D) ( Integrado
ADC{18ü9 } t este nog convierte Ia seFtal analóqica
prüveniente del circlrito de rempa en una eeffal digitalpara entregarla a 1a tarjeta prccesadora.
- CIRCUIT0 START,/STOF ( Integrado LM741). este nos permite
realizar 1a marcha/parada de 1a rnáqurina.
- CIRCUITO DE ACOPLE +5V a +1?V : sirve Fara tornar
seffal de I{ODULACICIN FOR ANüH0 DE PULSO (PWl't) de
prt:veiniente del perif érico prograrnable (g?CF5 )
1a
+5V
v
1S5
2(-{
Hgllñt,i 11
r$i¡ liáÉr
1AoF(¡A
tIvJ
A
a'co
i4líp lilüE
51o
ffi!;tl+
AE
o¡orcrJ'nt?oaráoa,t Q .Í 7,..t 'J
¿!.11-t -l
T9o,1E
fr,-if ,h
(n
H! 8f¡ú\
79,rr
4+
1C¡á
Lrna gt¡Plal de +l?V para eI manejo de 1atranE f t:rrnar 1a a
etapa de potencia.
S. Es lrn burs
DC todos los
surministrn de
qlre dispone de lineas de
circuitos digitales {TTL)
tengiúnr estos circuritos
alimentación a +5V
neceEitan de este
Eon ¡
Unidad central de trrücesro
l"ternorie EFR0H
l'lemoria RAM
liecodificador
Eurf f sr
DemuI tipIe¡ror/Bnf f er
Burffer de datos bidireccional
Buffer de direcciones
Conversor anál ogo/digital
Interfase de perifÉricos proeramable
8r')85
?732
é3ó4
74LS13A
74LSCr4
74L5373
74L524S
74L.5,244
ADC(18S9
4255
5. FUENTE DE ALII'IENTACION REBULADA
3.I. GENERALIDADES.
Disponer de una fltente de alimentación adecuada €sr ein
duda, 1a primera condicién para el correcto funcionamientcr
de curalquier circlrito electrónico. Se expondrá en Ltna
forma b¡rstante simple los principios en qLte sc! basa el
desarrol lc: de la f uente de al imentación ¡ sin por eL l.o
renunciar a los detaLles importantes. No hay una fuente
univergal porqlre en cada caÉo hay condiciones particulareg
gLle cumplir, las qute exfgen un correcto dimensionamiento
del circuito de alirnentaci.ón.
Cada urna de las treE alimentacioneg de corriente continua
neceeariae pará la construtcción de todo el gistema estaran
constituldog tror los tres modutlog básicos de una fuente
convencional ! Lrna sección de trangf ormación pará redutcir
la tengión de Ia red a las tensionee urtilizadas tror eI
gisternai Ltne etapa de rectificación y filtrado pára
convertir corriente alterna en corriente continura con un
trl8
baj o rizado y ltna etapa reguladora para estabi I irar las
di.ferentes gatidas e sLt respectivos niveleg de tensión.
De los tres nivelee de tensión gLte Eei deben dieponer para
toda el sisteme¡ €I nivel de +5 voltios recibirA la mayor
atención dada st-t importancia para el correcto
furncionamiento del sigterna microprocesador¡ veate Figutra
12.
3.2. FILTRCI DE ENTRADA.
El r&qLrledar de tensión regutiere un cierto nivel de
voltaje de corriente contlnua rnlnimo para mantener Ltna
tensi6n de salida conetante. 5i la tensión aplicada cat
por debajo de este ni"vel. la estabilidad de salida quedará
gravemente afectada. For consígutiente un condensador de
salj.da se utilira para suravi¡ar lag "protltberancias" en la
snda sinlrsoidal rectif icada. Cutando Iog diodog están
conduciendcJ, eI condensador alrnacena guficiente carga para
mantener la tensión mlnima qure EÉ requriere hagta el
siglriente ciclo de carga. La entrada del transformador es
de 60 Hr, percr debido e 1a rectificación de onda
cornpleta, los cicLos de carga se producen a 12{:, Hr. EI
ccnrlensador Es carqa durante ltn ciclo ds 8"3 ms y, co¡no el
regt-rLadc¡r demanda potencia deI mismo pera satisfacer las
demandas de carga, debe continl¡ar Fare proporcionerr el
1ü?
mi?ncls" la máE alta tensión rJe entrada mf nima requterida por
el regulador hasta eI siguiente ciclo de cerger
trans*currridos B.S rns. Este fenómeno periódÍco de carga
descarga genere flutctuaciones de tensión entre Ios dos
picos del ciclo eI curaL se conoce como rizado. La rnáyor
m;rgniturd de la f orma de onda. incluyendo el ri=ador EÉ
designa corno tenEión de pico.
El rÉqLrlador de tensión debe ser al imentado con Lrna
tensíón mÍnima qLre qarantice Eur furnción regurledorar y Llna
tengión máxirna pera evitar Lrna alta disipación de potencia
Rn el qLle plrede I legar a degtruirlo. Para el cago de Ia
fuente de +5 V DC cualqniera que sea Ia magniturd de Vpico
y Vrizador el nivel Vc final no debe hacerse inferior a
8 r 5 vol tios r para el correcto funcionamiento del
regLrlador. Fera efecto de los cálcr-rlos a realizar se
aeurrnirá Vc = t0 voltíos.
Desplrés de asurrnir a Vc, seleccionaremos log otros
parárnetros qlre ayurdarán a def inir el f i l tro ! para la
furente de +5V se asignar-á urna corriente de carga máxirna de
5 Amperiosi el voltaje pico se asurmirá Vp = 17 vsltios. Io
cltal junto al voltaje de carge Vc noE determina el fector
ds ri¡ado del condengader. el factor de rizado debe
conservarse Io más bajc: posible.
ILü
Vri¡ado = Vtrico - Vc = 7 valtios.
Ahsra se procederá a realiuar el cálcutlo del condensador"
rnediante Ltn cálct-tIo emptrico. eI cltal de ninguna forma
resta conf iabi l idad aL cál cutlo, pero si perrnite un ahorro
de trabajo en este temar QUF n61 eE eI terna centret del
proyecto.
C=dtxl/dv
dcrrrde;
f, = Valor del condenEador en faradios
I = Corriente mA>lima del regLtlador
dt = Tiempo de carga del condensador (8t.1 me)
dv = Tensión de ri¡ado
Suretituryendo Log valores en la ecutación tenetemogl
-3f, = (5) (8r3 X lc) )/7
f,=59?B=ótJ{)ü
La tensión inversa de pico {FVI ) es Ia tensión már:ima que
pltede aperecer a travÉs deI diods antes de qLte Ee
111
sLrtüdgstrlrr/a. Los dic:dfisi a dif erencia de ltrs
condsnE;adores se destrLryÉn scln los transitorios, Debido a
los transitoriog qLre se presentan Ern la red de
alimentación AC.,. lt:s cneleg pneden ser de 3OO7,, 1a
tsrnsiún norninal calcnlada para el rectificador se puede
elevar brnscarnente. por 1o cural el rectificador debe selr
seleccionado cc:n un PVI rnlnirno adecuador para darle
seguridad a Ia fuente.
EI regulador que se ha elegirJo Fara esta fuente tiene una
capacidad de 5 Amperios, eI cutal cortocircuitado purede
lleqar- a incrernenter el const-lmcr en Lrn 507.. esto dedurcido
de 1a oráctica. El rectificador eleqido tiene una
capacidad de e5 Arnperios y 1{:}(:) vol tioe FVI . Esta
selección se reali:ó adaptandonos aI mercado e;<istente
actutalrnente t, '/ e la v€lz dandale urna "sc:breprotección" a
lc:s diarJos rectificadores. en caso de que el condensador
se Ilegara a cmrtocircuritar accidentalmente.
3.3. EL TRANSFCIRMADCIR.
Fara deterrninar el trangformador s€r han
todas lae cafdas de tensión e traves
elernentos qLre ccrrnponen el circurito.
r-rti l izan pera cal curlar la tengión
tenido en curen ta
de los diversos
Los valoree sa
reqlterida en el
tlt
sr?fiLtndarit: del transformador" y EE realira de Ia siguiente
ñünera !
Vgec(rrns) = Vc + Vriaado + Vrect / 3.
Donde Vrect e¡i la calda de tensiún a travéE de cada diodo
Fará cubrir la capacidad necesaria. de acuerdo a1 cálctrlo
reali¡ador EÉ instalaron capacitores de ??{Xr ¡lF, Como
vmlteje de trabajo Ee tclmó ?5 voltiog para los!
condensadore:i, siendc egte lrn valor satisfactorio dado e1
vc:lta.je pico asumids para efecto de log cálculoE-
3.4. RECTIFICAtrION.
Hay tres aspectos qure ge deben tener en cuenta al reali¡ar
la selección de un purente rectificadorl sobrecerga de
cnrrientsr, cc¡rriente contlnura v magnitud de 1a corriente
inversa (PIV).
cutando se ctrnecta a la red la f urente de al imentación. el
condensador estará cornpletamente descargado. De hecho.
aparecerá instantánearnente corncl Lrna irnpedancia de c€rro 1t))
ohrnios¡ prra la f urente de teneión. El único aspecto qr-re
limita Ia corriente en egte inetante es la resistencia de
loe devanados secundarios del trangformador y el cableado
de conexián, Sie'ndo Isob esta corriente tenemos¡
113
Isob = Vpico ,r' Rs
Dande ¡
Rs: Resistencia en los devanadcls gecutndarioa.
For regla general. La sobrecarga de corriente ínicial no
prodr.rcirá ningún daFto aI diodo si Isob es inferior a la
corriente de sobrecarga deI diodo rectificadorn y si
r = 8.3 ms! asLirniendo el valor de Rs = Orl fl tenemos;
Igob * L7 V / Cl,L Q u 17{} A.
T=REi>lC
*5T = (0r1) (ór6 ¡l 10 ¡ = {-}'ó6 ms.
L14't
"'l
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¡'¿rgt.l I ádar fr ::l r,f .
+N
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v+ Írl6)
N:<L
oo 7J
D
.It¡,o{rnol)o2rtlv,
Ito-|r¡oñózmo
AL-
APLICACION ESPECIFICA DEL SISTEMA DE DESARROLLO
4-1. I,IAOUINA A CCINTROLAR.
El Ltso de rnotores de indutcción en máqlrinae indurstrialee"
ventiladnres, bombas. sistemas de transporte.etc, ha sido
pc:pr-rlar por muchs tiemp.o debido al inherente bajo de
cclsto, rotrustea Lr conf iabil idad. 5in embargc: parecerla
qLre eI motor de indurcci.ón pierde ventajas gi sie requiere
Lrna variaciún de velocidad a Lrn torque cc¡nstante.
Diferente al motor de corriente directa (D.C. ) el motor de
indutcción ncr purede ser controlado gatiefactoriamente por
var j.ac j.ón del vol taj e de e¡lcitación I Lrn gistema de
controlde f recurencia variable debe ser urti 1i¡ado. Eon
este mátodg el valcrr del torque de salida €!s constante
mientras la potencia es variable en los llmites desde
aproliirnadamente cero (0 ) hasta la f recuencia nominal ( f o )
del motor.
4.1. t. Caracterleticas del sietema de control . Lag
survás torque - velocidad pára Lrn control de un mc:tcrr de
4.
116
indurcción a diferentes freclrenci.as eE mostrada en 1a
Figurra 1:. Note qute erl vnl taj e de e¡lcitación " V A. C, eis
redurcida casf corno Ia f recuencia para mantener Ia relación
vmltios frecutencia constante. Esta relación da aI motor
Lrn f 1r-rj o y una corriente magnetizante en eI estator
cc:nstante.
Sin ernbarqc¡" esta técnica vlf no putede selr utiLj.rada
indiscriminndarnente para frecltenciag sutperiores á la
f recuencia norninal (fo) r ya qLte en cago de ser necesario
ELrperar Ia frecutencia nominal debe tenerse en curenta lc:E
rangos de voltaje de e>rcÍtacj.én,/ que la potencia de
galida no sea excedida. Esto putede ser logrado dejando el
voltaje de excitación congtant.e a f recutencias ertperiores a
la nominal y cargando eI motor rnenor o igual qute sut valor
de potencie en esta región.
Lag cc¡ndicioneg de operación son rnogtr-adas en la Figltra 13
donde desde aprcr¡{imadamente cero 1t)) hasta la frecutencj.a
norninal (fo) r es uttilizada la reLación voltioe/frecuencia
constante pará obtener el valor de torque congtante.
Arriba cle la fo. el voltaje de excitación es mantenido
conEtante y Ia potencia se mantendrá constante mientras eI
torqure degciende. El Ilmite sutperior de 1a frecuencia
de I rnotor está dado por su construtcción '/ es mt.ty
dependiente de LaE esflrerzos inerciales de1 rotor.
117
l - 112 lo112 Y ¡c
r,tr- 2nlolo - rrted drlvc
lrcquencyV¡c - rrtcd c¡clt¡llon
vol t!tc
V¡cr: to
R¡todI orqua
114 w, 1l2.tJ.,'- " ¡r¡
Morot Spccd, t^r- p lrhef t rpced x polc p¡l¡¡l
FIGURA lf,. Curva de torqlre para motores de inducciÉn.To¡nado de: catalogo Siemens.
F¡tedTorquc
Ret edE xclr¡tionvolt.gc
lo |rrtcd lrdquencyl
Drlvc Frcqucncy
Curva de torque y pt:tencia Vs frecuencia.To¡nado de: catelogo Siernens-
F¡2t''o
rF
¡oG
6
1',co
-o.6oJooF
C on3t r nl
--Torque ortcpowor
To¡qu o
Sllp a_i--'I
FIEURA 14.
114
En generá1 i las tablas técnic*s deI fabricente deben ser
cc:nsrt.rLtadas pará Ia esct:gencia del sistema de control e
frecuencia surperioreÉ a 1a nominal (fo),
4.?. CLASIFICACItrN DE LOS CONTROLES PARA MOTORES DE
INDUCCION ( INVERSORES ) .
Los circuritos de potencia inversores qeneralmente usados
cc:mo sistema para variación de velocidad de motores de
indr-rcción han sido clasif icadoE en dcs crupgs.
Hrrtrada de voltaje ajLrstable (AVI )
- Modurlacíón por ancho de pulso (Ft^rH).
Ér:pl icaremos la teorl"a de control de los AVI pero nutestre
interÉs sF centrará en los controles por PWM por las
bancJades cture este of rece.
4.?,1. Invereoree con voltaje de entrada ajustable - AVI.
Et AVI gener-almente consigte de Lrn circuj.to de tres
nartss:
a. Rectificador de control de fase en pueste GRAETZ trára
control de voltaje.
b. Inversor para control de f reclrencia.
c, Etapa rJe filtrado (LC)o
sin mutcl-ls ri;lado
119
Fers obtener un voltaje de DC
El desplazamients del factor de potencia del AVI varfa
lins¡almente con el voltaje de salida pare un puente de
onda completa totalrnente controladef a bajog voltajes el
factor de potencia es bajcr. El rectificador controlado
en eI mclrnentc: en qLre no esta entregando energfa al barraje
de D,C., toda la corriente de cargá debe ger gurmLnistrada
pür e'l capacitor. por esta ra¡ón el capacitor qlre sÉt
requiere para el AVI rnlrcho rnáyc¡r qure eI requerido para eI
Ft¡lM e¡L cural tiene lrna condrtcción continua. Los f actores a
Eer considerado para la selección de egte capacitor son¡
- La corriente de caroa eln D.C.
- El tiempo para el clral el catracitor tiene clLrcl
surninistrar la carga sin que eI voltaje de D.C. varie.
La selección pará ambos tipos de control, el AVI y eI pt¡Jl"l
es complicado por el efecto de la corriente reactiva del
motor
La presencia del f i I tro LC en el AVI reELrI ta en Llna baj a
repuresta del contral de vottaje. El purente inverEor puede
entregar potencia o recibir y congiste de ó switches los
fiet¡n 9,ü1t ",t 11¡
12r)
cual*E se cierran elternativamente trara conectar Iog treg
purntoe del rnotclr al positivo o al rregativo del barraje de
D,C. cada sutiche estará cerrado por 180" Y conecta en
secnencia produtcen Lln voltaje de salida trifáslco el cutal
es conocido corno Ltna f orrna de onda de geis Fasos -
El periódo de la onda de salida eg controlado por el
inversor y la arnplitr-td del voltaje D.t. por el puente de
fase controlada" egas dos variables deben ser controladas
para rnantener 1a relación voltaje/frecltencia constante.
Urra variante* qLre putede tener eI AVI para el ajuste de
voltaje de D.C. es un circuito CHOFPER. Este circuito
tiene le ventaja de ltn buen factor de potencia en la
entrada de A.C. y una respuesta rápida del voltaje de D.C.
por tener urn f ittro LC de constante de tiernpo mediana en
la salida dt* al.ta f recnencia de1 CHOPPER.
Las desventajas qr.te pcrseen estos circuitos son 1a
necesidad de dos ct:ntroles de potencia en gerie
(Rectif icador controladcr e i.nvergor).
L-a Figurra 15 mure,gtra las tres etapas descritas para eI
csntrol AVI.
{o eoE 16l
1¿1
|':.i
ftl¡J Ol- vtzÍEl¡J uJ?>\z
I¡J Jc¡oGJt_<z' .rz o. l¡luo
UJJc¡ofr'r J l-
4Z'ñ8Q+_-
U
,Éoog
.gF.(J oIrJ (,É, i;lu l!zÉ,[¡J-F:lfL
uef e¡cta
fi3invergor AVI.Figr-rra 15 . Etapet--Gde
1?3
4.?.?. Inversor con modulación por ancho de pulso - PWM.
Et inversor truede Eer considerado corno una vergión
refinada deL AVI con CHOPPER de entrada,
El ct:ntrol de voltaje./ Ia frecltencia esta dada tror Ltn
solc: contrclador de potencia y Lrna 1ógica de control
especial. La forma de onda del voltaje de salida esta
dada pcrr Lrn tren de pulsos de ampliturd conetante cuya
polaridad se invierte periódicamente para proporcionaF Ia
freclrencia furndamental a1 rnotor. El. voltaje de salida es
v*riado e través del control del ancho del pulso.
Ef invereor FhJf'l opera directamente de urn potencial de D.C.
fijo y es un dispositivo inherentemente para cutatro
curadrantes n permite compartir Lrn miEmo Eutminietro de
trotencial D.C. a rnLrltiplee invergores.
Eon eI voltaje de salida
inversor of rece surperior
inversores tipo AVIm (Fiqurra
determinado pcrr e1
resplreata dináminca
16).
propio
sobre
4.2.2.1. Modr¡lación
L7 €ls Lrn diagrama
agurrniendo qLre I a
cul.ocada por
vo I ta j e,/ f recuen cia
por ancho de pulso
en bloquee de un
frecuencia de salida
rimple. La Figurra
inverst:r básico
deI inversor eg
eI potenciómetro, el conversor
( VTFtr ) torna eI nivel de D. C. en el
t23
t?+E.Ss
tdodJÉ.<F>ñ6i(/l L)
l^+,'ffitrllJ U28!JrJ lrJ
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d¡.
EooOi;-o¡= S?u (,/)uJ<trtrr"EztlJf,o_
É,aF
NIo(o
I
ONñ¡
134
Füt*rlciórnetro ,/ procluce Lrr'¡ñ f recuencia de gal ida de
amplitr"ld y periódos constantee cuya f recuencia es Ltna
integral fija mLrltiplo (Hl) de la frecutencia de salida del
inverrsor. La salida del contador en aniL lo el cual actúa
en respuresta a esta onda de entrada para distribuir eI
cgmando del suricheo de cada urna de las fases de galida del
inverEorr €sto prodltce el despla¡amiento de las tres
fases en 130" con esto ee proporciona el control de Ia
freclrencia. Et potenciómetro también afecta 1a generación
de las otres dog gePlaLee de1 regulador¡ lae Ilamadas
portadora y referencia de voltaje.
La gal ida de generador de portadora as Lrn triángurlo
isásceles de amplitud f ija cLlys f reclrencia es una integral
trilpe mLrltiplo de (Rc/f = 3r á. 9" 1?, etc, ) la freclrenia
de galida del inversor.
Et vtrltaje de referencia. presente en 1a salida deL
generador de V/Hz ee; un voltajde de D.C, cuyo niveL es una
medida del voltaje de salida sequido del inversor, Eomo
estan proporcÍonados los controles permiten aI invergor
Lrna caracteristica de genración de salida V/H= lineal con
provisián de urn reflrerzo de voltaje pere bajas frecuenciag
la salida triángurlar del generador de portadora es
cnmparada ccln la sePfal de referencia del voltaje D,C. ptrr
medio del comparador de portadora mogtrado en La Figura L7
1?5
e$ Lrna clnda cLradrada cLrya direccción ciclo relativo es Lrná
medida de1 voltaje requrerido a la. salida del inversor.
Égta geflal srs utsada para rnodular la galida del contador en
anillo comÉ) se v€r en la Figurra L7. La resLrltante de Ia
rnodurlaciún llnea a llnea a Ia salida del inversor eE
moetrada etn la Figurra 1?, En ester ejemplo una portadara
de relación de frecuencia de salida (Rc/f) de geie fué
ernp l eada .
Una sÉvera limitación e:riste en La aplicación de
moduladsr realción fija silpme (Rc/f fija) tal comcl
sido derscrito para aplicacioneg deI motor.
Dando una sola relacián fija de portadora a la frecuencia
de salida de1 invereor, Ia frecutencia portadora deberá ser
forzada trara decrecer disrectamente con la frecutencia de
sorl id,Ér del inversor requririendo el valor de a ( ancho de
no condurccíÉn ) trara incrernentar utn ordenpara mantener 1a
propia relación VlHz " debe notarre que con Lrna forma de
onda modutlada particr-rIar la proporción de armónicos de
orden bajo de volta-ie aI contenido del voltaje fundamental
depende de I a actuta I i ¡ación de c¡ .
Eurando la f recurencia es decrernentadad el contenido
armónicos de orden bajos de Ia onda incrementa con
gurbsecurente incrernento en la corriente deI moter
ca I en tarnien to "
Lln
ha
de
eI
v
1?ó
4,7,2.7. l'lodulación de relación variable. Lo trrimero qLre
Be debe tener en curenta es que Iog componentes de
potr*ncia lrsados imponen restriccioneg para generar formas
de onda mocJurlada en cuanto a ü. Egpecificanente Ia
rá¡ridea de suricheo de estog elementos de potencia limita
lmE valorss pcrr encima y por debajo de rJa Lrne frecuencia
dada y Lrna relaciÉn de portadora. El mlnir¡o B como
tambiÉn el minimo ancho de purlso (a) eetán llmitadog para
los tiernpos de relcupelración de los semicondnctores de
pntencia ureadoe. La dt-ral naturraleza de eEta limitación eg
tanto la Ton ,/ Toff debe ser tenida en cuenta pare el
sit-ri cheo.
Fásicamente esas
reELi I tados ¡
limitaciones producen lt:s sigr-rientes
Hl máximo vol taj e obtenible Fara Llna relación dada de
portadora a la frecurencia deI inversor varia inversamente
cc:n la freclrencia de operaclón del inversor.
- Un voltaje de salida rnlnirno debe ser rnantenido oara Lrna
seFfal particular Rc/f V Ltna f rsrcLrencia de otreraciÉn. Esto
a mlnirno requerimiento de voltaje incrementa con la
frecurencia de Ealida delinversior.
Las limitaciones a Ia portadora y ancho de no conducción
(B) r para Lrna relación de partadora dada puede ser
^N IOG
¡ntoutNcYnt ¡ t nulct
tNvtnt¡,tlnl00t
LZ,T
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oc o 177
1loc
l. . ]ilV¡nltn ilno^^tt"tA'our¡uf f n¡'ou¡llGY
|r-,-'lr '¡.¡.¡.¡¡,t'-.t l.
''i'
FIEURA
.:1'lr . l"lodurlador de Fhll'l simple.
Tomado de: Catalogo l'lotorola.
FUNDAME'ITAL PERIOO
'Éiff,'68 l'-
. ,:l-1. ": ..'.u, l.
12E}
. 0.t
o¡
OJ
OA'l'¡qll
19 . Envolventetornado de:
de modulacio¡ fija.Catalogo l"lotorole.
FIGURA
129
cc:frrbinacJa para generar Ltnñ 1a envalvente caracteristíca
clel ínverscrr. Figutra l"?. EI área traperoidal limitada pcrr
eI ancho de fJ r ancho putlso a y los limites de Ia
frecurencia portadora,/ cofno ordenada el voltaje relativo
encierra 1a región permisible de operación del inversor.
Es,to signífica que proporcionando al inversor una relación
V/Hr de aclterdo con esta envcrlvente no ocutrrirá mal
funcionamiento debido a estas tres limitaciones degcritas,
Vease la Figurra 21n donde se presenta el diagrama general
del proyecto.
4..3. CRITERIOS DE CALCULO PARA PWI"I.
4.S.1. Modulación
seFf aI se generó
relación variables
de la seFlal
a partir de
(o de dable
con el rnicroprocettsador.
1a técnica de rnodltlación
borde ver Figuras ?tf ) .
La
de
El ancho de cada purlso rnodutlado" está definido pc:rl
'f,l =l'.p+fio+f.il
Ec, L
a?=h:.p+6?+ffs
Et erspacio que separas cada par de sputLsoe estA expresado
por !
Mñ. Oa¡¡ilbf lüti¡nr
13S
i....'...'
ü
f,o
U
Y'15
flñxr{-rl
rrI
áC,
7+t
=l
F igr-rra 2ü . l"lotlr-r l ación cJe rlotr I er borde .
LrJ ,'-:É.4orts.{ <(¿. \J
CD
Én:Lr.t L¡J-) :l-na|_. rl -:t-:u
(/,<l'j(4
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O i-rn ).í-'on: r; C)tr-l '- -l- ) 1.1: r-)( ) (-) r1:<( l.rJ LL
nl¡ltr) lrlt.l lrll.l
NI:tro(o
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1n
LrJ-¿J
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(n-:)Lr:)
la-tLr.l-2.
=oIzo
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I
7=C)O(-)LrJ
|:L)blc)v):)(J.1
(y-
teR='N
<o.t '7FFL¡J q.'hJ
o
t¡J
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(ru-l ooc)ÉÉ 3l=f oqo- @tÉ>É8 ^rPÜ
s2
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Fl € l::p * fi1" 6?
Ec, ?
B3=lltr-65 E4
tt asi sucegivamente.
Los valores f¡ están def inidos por¡
6i = l:: x lip x Sen ai Ec.3
doncJe l
a = despla¡arniento angurlar. en grados del borde nü
modlrlador €E decir eI horde de Ia onda portadora.
l{ = Es Lrn factor menc:r de 0.5 para evitar que plrlsog
mc¡durlados consecutivog se Lrgan.
h.p= Es el ancho de cada pnleo no modurlado ( eI ancho de
cada espacio entre pulsos no modulados tarnabiÉn sls
igural a F.p) y ge mide en segundos o r-tnidades de' tiernpc.
La frecurencia de conrnutaci.ón deI inversor fg eE Lrn
múr1tiplo entero de la frecuencia de salida fo. agl¡
1f,S
fs=SNBsrnfo Ec. 4
donde Npsm es el nCrmero de purlsos por semiciclo,
Para obtener Lrna buena sePfal y disminurir las pérdidas
tra-j a f recuencia " se debe rnantener Llne f recurencia
conmutación dentro de rangos apropiados. Et rango
f recurencia de conmurtación depende del
a
de
de
- La frecutencia má¡rima de conrnlrtación
Éemicondurctores de potencia utsados.
de los
- La velocidad de ejecutción del mÍcroprocegador.
Fara generar la seFtal de salida deseadar eI
microprocegador trabajerá como temporizador. El tiempo
qt"re gastará el microprocesador en ejeclrtar dicho prograrna
de tempori¡ación gerá el produrcto del número de
iteracciones FÉr la Elrma de los tiempos de todos y cada
una de las instruccioneg.
Reemplazando la ecuación
tenernog:
en las ecutaciones
114
.rl = ltip + l:..l.Jp$enAo + ll. t::psenAl
al = líp + l.:.. l.lp5enA? + frl.lipSenASEc. 5
Bl = i,p - ll.l"p6enAl - ll,KpSenA?
ll3 = tip - Fi. llF$enAS - l.l, llp5enA4
Donde l
Ao=O
AlsAo* A
A2=41+A.etc.
Donde A eg el ancho del pttlgo sin modular, en grados.
h.p eE iglral a A perc] ccln La diferencia de que hlp se mide
en urnj.dades de tiempo (microeegr-rndos).
Una frecuencia de conrnurtación máxirna de 84tl ciclc¡s por
eegundo se toma corno la más apropiada para los
transiEttrres de potencia y los tiempos de e.jecurción del
rni crotrroceEadc:r .
Defini.endo el nútmero de pnlsos por serniciclos como Npsm
tenemos ¡
fs máxNpsm = Ec. 6
?fo
135
dnrrde r
fs¡ max = Frecurencia már:i.rna de conrnuttación.
f o = F recutencia de la eefial de sal ida.
El ancho del pulso l.:.p de la seFfal portadora será:
Ih.F = i en segurndos Ec.7
4. fo. Npsm
3á$a = ---- i en grados Ec.B
? Npsm
El factor li, quel corno se dijo anteE es Lrn factor menor de
ór5 para evitar que purlscs rnc:duladeg adyacenteg ge unant
se torna ignal a t-/3. Corno se purede obgervar es la ecutación
5 r:cln eete valsr de tl, curalqurier valor de E será mayor de
L/3 l:.o.
Reempla:ando k^ en Ia eclración 5 tenernog:
Bmin .¡ 1.tr ( I L/3 - f /.5 )
flmin )' 1/3 h::tr. Ec. I
Egte valor mlnimo de B eg el menor tiempo que se le da al
t,ransi.stor de potencia pera gLre Ée apagLre.
Fara determinar e I nÉr¡nere de pur I sos
empleámos la ecuación &1 por erjernplol si
salida es ó(:) Hr tenemos:
136
por gerniciclo
rrltegtre f o, de
fs max 84ONpem= =--É--r7 putlsos
2 fo 13ü
S9S.A, B F:seg.
595. rS8F.p = -€---- =119Q estados
O,5 l-rseg
EI núrmero de egtados equivalentes Fara cada lc.p cálcutlads
esta Én fnncj.ón de la frecutencia de trabajo deI
micrmprocesador, para este caso 1 estado = ürS ¡tsegutndos,
CáIcurlando eI valor de ar segdrn 1a ecutación E} y
reemplarando los valores en la ecuraciÉn 5. se obtienen los
valoreg de *r y B, para eI tren de 7 pulsos.
Si al realirar los cáIcr-rlos. log valores de r: y [J rro
presentan sÍmetria respecto al centror s€! debe realisar
carnbios en los valores ya calculadosr qLre congigte en
introdltcir pulsos de a y "huecos" c: espacios libres B,
Ilip *
4foNpsm-__:____
4x6O¡r7
1:7
Fara realirar a cabo este artificior e€! definen Ltnos
valcrras de correción para 6{ y Br log cuales son!
E'¡fca=Ec.IO
Ea + ,r min
EBfcB = Ec, 11
EB + Bmax
donde i
E,r: eE la surmatoria de todos los valores a cálct-tlados para
cada tren de trLrlsos.
EB ¡ els la Eurnatoria de todos los valores d 13 cátcutlados
para cada tres de putlsos.
Estos artificios se hacen" butscando la simetria de log
pr-rlscrs r Fára lograr iglralmente sirnetrÍa en 1a onda
generada.
Oorncr podemos observar. el mÉtodo utgado para cálcutlar los
valores de ü y B tiene cierto grado de aproximaciónr p€Fo
en llneag generales s.igue los principios básicos de Ia
rnodurlación por anchc¡ de pnlso de relación variable.
E I perf crdct de
eclración r
Ia onda rnodnlada esta
1f,8
e>rpresado por
T=?(Ea+l::lEB) Ec. 1?
Donde l:.1 eE Ltn factor qlte afecta la sumatoria de betas
( B ) r de este modo obtenemos perlodos variablee T '/ por
consiguriente se Iogra una frecuencia variables de salida.
6i hacernoe c|t.re h:l varie de I hasta I + 15/1ó (1..1 hasta
1"?Í75) r c6n incrementos de L/L6i pcldernos obtener 16
vaLnres diferentes de frecuencia, loe cual,es pera eI
ejemplo de 7 pulsos (corregidsE a €l purlsos por simetrfa)
Iogra variacioneg en frecuencia de aproximadamente 41 a át)
Hr.
A continuración sel presentan loe valores de a (alfa) y B
(beta) calcutladosr paFE Ltñ rango de f recuencia entre 4 Y
átll Hz distribr-rldos de acuerdo a los grutpos de pulsos asl ¡
€l pr-rlsos por semiciclo entre 6tl y 41 ciclo por segutndo
12 purlsoe por gerniciclü Entre 6t) y 41 ciclo por segutndo
L7 pulsos por serniciclo entre 15 y ?5 ciclos por segltndo
?? purlsos por semiciclo entre I Y 15 ciclog por segutndo
53 putlsoe por semiciclo entre 4.? y El ciclos por segundo
1a
En la Figurra IO Ee presenta
mndurIación por ancho der Pulr;o
pur l eos por serni ci c I o t 60 Hr .
159
onda generada mediante
relacián veriable con A
la
de
Las Tablas de datos con los corFe5pondientes valores de fJ.
y B pureden observarse en el capltt-tlo 5 en el progrerná
general de control para modltlaciún de relación variable-
5. PROGRAMACION DEL MICROPROCESADOR
5.1. INTRODUCCION.
Un mj.crocornpr-ttador es capaz de almacenar inforrnacionego de
efectuar cáIct-t1os. de tornar decisiones con base Eln los
¡-esr-rltados de dichos cálcutlos y de llegar rápidamente a Ia
EolLlción del problerna planteado. Sin embargor PoF potente
qLre see el rnicrocornputtador r ñÉ puede realizar 1as
diferentes tareas sin ser dirigido. El prograrnador debe
entregarle cada detalle al microprocesadorr trorarón deI
rnicrocornplttador. El rnicrocomputador no puede tratar
abso I r-rtamen te nada gin 1a serie de instrutcciones
denorninada eI proqrama y que Ée alrnacena en una nemoria.
La instrurcción def ine ltna etatra del trabaio csnf iado al
trrocesador.
S.2. LA PROG¡RAMACION.
El prograrnador debe peser por cltatro fages diferentee
pára 1 legar a Ia solt-tción del problema dado.
141
'* Debe, entre mutchos mÉtodns de eolutción¡ escoger aqueL
qLre le parerca el más adecuracJo para el problerna e tratar,
teniendr: en clrenta las posibi l idades del microprocesador
ernpleada. Estas se denomina Ia fage de EUSQUEDA DEL
AL.GORITI'10. Un alqoritmo es urne serie de raeonamienttrg o
instrucciones qLre permitan Ia solución eI problerna
propuesto.
Et programador despuÉs de haber analizado la eolurción
escogida, estltdj.a tedas las eventutalidades y construye Lrn
ORGANIGRAMA (Diagrama de Flujo) r con Ia ayuda de slmbolos
qrá'ficc:sr elr€ representan las etapas 1ógicas qr-te conducen
a Ia solr-rción deI problema. Además de los slmboloe,
existen Ias denominadas estrutcturaE de control que
facilitan 1a diagramaci6n de utn problema cualqlriera.
E¡rj.sten otras egtrutcturrasr y todas tienen en cornún variag
caracterfgticas sobre Ias cutales volveremog adelante,
Realrnenten Ia prograrnación de microprocesadores se hace
r-ttilizando los diagramae de flrrjor pBF6 egtas estrlrcturas
nos perrnitirán realirar prograrnas estructuradrrs.
La codificación qLrer representa la etapa sigutiente,
consiste en transcribir sobre el papel cada instrucción y
su equivalente asimiLable por eI computador.
14?
Terminada esta fase. s¡ólc¡ le farlta aI programador cargar
sLi prograrna en memoria. Sin embargo¡ €6 bastante rarcl
qLre Lrn prcrgrarna futncione correctarnente La primera veli eg
necesaria Lrne fase adicional. 1a verif icación deI prograrne
i.nstrucción pÉr instrucción.
Siendc¡ el microprocegador urn circutito lógico. la unidad
información e,s É1 bit. el cutal nc' pltede tomar sÍno utno
doE estadc:g (O ó 1).
Para obtener el nútmero rnayor de posibilidades se utti lira
Ie palabra binarian la cual putede egtar formada por 41 €}.
1ó, 52, 64, etc. bits. Si Ia palabra es de €l bits¡ EF
denomina BYTE.
de
de
Si el
cclfno
prcrqrarnedor debiera urti lirar la notación binaria
lengnaje directamente asimilable por eI
microprocegador" deberá entrar las informaciones bajo la
forma de urna serie de {tE y lE. Este trabajo fastidiogo e
ingrato implica murchos riesgos de error. Se desprende de
aquf . qlre el prograrnador urtl l iza un lenguaje evolutcionado
en oposición e los lenquajeg de máqutina (binario¡ octal. y
he¡radecirnal.
145
3.3. EL LENGUAJE ASEHBLER.
Este Lenguraje es rnuy próximo del lenguaje de máquina pero
tíene la ventaja de ger más claro Y mág fácilmente
asimilable. Es Ltn lenglra-ie simbólicor EE decir
constitr-rf do de un texto y no de Elmbolos binariss {} y 1.
Ee preciso pLtes r-rtilirarlo asociado a un editor de te¡lto
qLre permita escribir. insertar y sutprimir Ilneas antesi
del engarnblaj e. Cada rnicroprocesador tiene tLt propio
lenqutaje asemble, contrariamente'al Fortran o al EtaEic.
eLre Fcln utn iverga l es .
Un proqrarna escrito en lengr-raje asembler eE utna gerie de
lfneas furente ( Iineas eEcritas en lenguaje simbóIico"
genera Imente nernónicos). Los cornentariog pueden agregarse
para f aci l itar sLt relectltra y no se tomaran en
congideración en 1a e j ecución de I prctgrarna resLt I tan te .
Fureden efecturarse rupturas de frecuencia como resultado de
operación aritmética c: lÉgicae. Lae ingtrutcciones gLle
deban repertirse sÉ notarán por medio de Ltne etiquteta
simbél ica. Este con j rtnto constituye Ltn progrerna
simbólico. Con el objeto de que el ensamblador pueda
efectuar correctamente 1a tradutcciónt deben respetarse
ciertag convenciones al rnornento de 1a escritura en lo
relacionado con ortoqrafie y sintaxig.
Una ll.nea furente
compc:ne de cuatro
exigte el núrmero de
la* =orabaciones deI
144
(en este cagoi una instrurccián) se
uonas y eventlralmente une quinta si
llneas. Esta úrltima no Ee egreige a
fichero prografna furente,
No. Etisuteta Nernónico Operando Comentario
S.3. I . La Zona Etiqueta. La etiqneta eB Ltn con j unto de
Lrnü o seis caracteres alfanumériccrg. siendo el primer
alfebéticc¡. Una etiqureta debe ger única pera evitar Lrn
diagnúst5.co de rnurl tidef inición r Lrna etiqueta indica el
destincr de urn salto.
S.3,2. La Zona Nemónico. Contiene la representación de
Ios códigos de operación (OPCODE) graciae a los códigas en
nernóni co. AI I t se encLrentran los nemóni.cos de las
instrurcciones reconocidas por el microprocesador asf cclrno
las directivas de ensamblaje. Algunas de estas directivae
serán traducidas y otras son simples indicacioneg. Las
listas de directivas váIidas forman parte de1 asembler en
cueetión.
5.3.S. La Zona Operando. El campo operando egtá
reservado de la parte variable de Le instrucción ( Ia zoná
nemúnico rnás la rona operando f orrnan 1a ¿ona instrucción ) .
Al 11 se encuentra el rncldo de
dirección, Lrn valor nurrnérico. Lrn
Alqlrr¡as instrncciones no utti I i¡an
donde está impllcito eL operando.
145
direccionarniento. una
slmbolo o Lrna expresión.
eeta uona tal como Cl"lA,
5.3,4. La Zona Comentario. Esta Eone es facultativa'¡
traducible. Sur objeto es de facilitar Ia lectlrra
prograrnas I ietados.
En todo prograrna ftrente, el 5(¡7. deben ser cornentarios.
5. $. 5. Dlrectivae y Pgeudoinstrucciones. Lae
Peeudoinetrlrcciones dependen de la máquina Io misflio que
las instruccionesr FE!r-o dos de ellag Eon prActicamente
urniversaleg. De Llna parte se trata de la def inición de
orÍgen del Frograma ORG y de otra parte de la rnarca de fin
de prograrna END.
En 1a definición de orlgen del proerarna eI nernónicc:
r-ttilirado con f recutencia es OR6. Sr-r funciún e6 la de
imponer una direcclón nltmérica a La primera palabra
tradurcida de un seqmento de1 trl.oerama. En un rnismo
proqrerna sel pneden encontrar varias directivag de este
tino.
ncr
de
14á
En lo concerniente aI fin deI prograrna eI nernónico
generalmente urtilizado es END. Esta marca de fin de
proqrárna se encLrentra también en lengutaje evolutcionados
corntr eI Fortran y el Fasic. Sut ausencia gensralmente es
detectada. Esta directiva no se traduce y realmente no
hace parte del programa. Sut objeto único es el de
indicarle al engambladsr (interpretador) el fin de sLt
trabaj o.
Otras directiveas Foñ comandos de ensamblaje deI prograrna
f urer¡ te ta l es como !
EtlU. 1a cural permite asignar a Ltna variable/canstante
al f anutmÉrica un vaLor nutmérico.
DATA, asigna a 1a posición de mernnria correspondiente
eL ensamblaje eI valor correspondiente'
BLOCh:.r reserva Lrn bloqute de memoria pare utso pprterior del
prclgrarne. La dirección del bl.oqute s;e especif ica por medio
de ORG o de una etiqueta.
DHFINE. igutal a EQU.
Cada ingtrurcción ejecuttada se relaciona con el contenido
de una pctsición de memoria definida por una dirección qLle
L4'/
perfnite accederla. Un rnicroproceeador dispone de varÍos
rnodos de direccionarniento r-rti l irables con 5Lt jurego de
instrurccioneg. Ciertae instrutccioneE no son uti I i¡ablee
sinc! ccln Ltn modo de direccÍEnamientot '/ en egte caso }a
escogencia está implfcita. otras obligan a1 prografnadar a
preciear eI modo utilirado en Ia rona operando-
Los diferentes modc:s de direccionamiento gon ! el
dÍreccionarniento directo. €It eI cual Ia direcciÉn ef ectiva
Ée enclrentra en Ia uoná operandor GtI direccionarniento
indrsxado,r Éñ el cltal la dirección efectiva está dade por
la sLrrna de la Eona operando y eI contenido de1 regietro
lrrdice" el direccionamiento indirecto. el direccionamiento
inmediato y el direccionamiento relativo enlog cualeg la
dirección efectiva se calcutla en relación á 1a instrucciÓn
en cLrrgE,
5.4. EL ENSAMBLADOR.
Br-r papel €lg Erl de tradltcir, sE! dice "engarnbláF" ¡ Lln
progreme furente escrito en asernbler. es decir formado por
Lrna serie de instrncciones y pseutdoinstruccionÉs, Ss
crbtiene entonces eI progrema objeto si el original eE
correcton y Lrn listado de erroreg si estoe han sidc:
detectados. Segúrn sea Gll casor Er detendrá aI prirner erclr
qLre encuentre. ensamblaje total y luego utn I istado de
148
errnreÉi ( 1o cutal pltede engendr-ar errores inexistentes
debido al. hecho qLte Él ensamblador debe interpretar los
deseo:i del ensamblador). o también detenerge en cada error
faltag de ortoqrafla.
El ensamblador toma utna a una las l lneas del prclgrama
f uente cornen¡ando ptrr Ia primera y al mismo tiempo.
incrementa Lin contador interno qLte arránca siempre en (:)
salvo indÍcación contraria (directiva ORG). . Desputés de
cada tratamiento de una llnear FI centador se incrementa
acrtomáticamente. El engamblador debe. a Ia lectura de Ia
llneai anali¡ar tLl contenido pere determinar si le eE
cornprensible y en e'se caso decodif icar las inetrutcciones.
directivas, etiquetas y operandos. Esto scr faci I ita
empleando :ones especlficas. $i se detecta la presencia
de nna etiqr-reta o de urna definición de slmbolo. el Efmbolo
y eI valor nurnÉrico son almacenados en Ltn fichero temporal
denorninado TAELA DE SIPIBOLOS. La zona nemónico es
decodificada comparándola con Lrna tabla interna que es un
f ichero perrnanente denominada TAETLA DE COD1605.
5.4.1. Modoe de Ensamblaje. Et ensamblaje de programag
€ie purede hacer €rn modo absolt-rto o en rnodo rel.ocali¡ab1e.
Én las grandes máquinas sF dispone de las dos
pusi.bilidades y Ia escogencia Ee hace pÉr una directiva
colacada al principio deI prograrnai
rerlmcal izable v ABS trára absolurto.
5.4.3. El Eneamblaje.
fasesr rs decir que el
enamina mág de una ver.
tratamiento diferente.
149
REL para
En los
EI ensamblaje se efectúra en varias
cantenido del programá furente se
A cada fase le corresponde Lrn
Generalarnente hay dos fases más
rnicrocomplrtadores. el engamblaje generalmente se hace en
mndo absolr-tto dado qute los códigos de operación pueden
tradurcirge en 1. 3 o 3 bytes y le relocali¡ación de las
direcciones n$ es eirntrle. EI ensamblador uttili¡ado en
modo abgolr-rto ensambla el proqrarna en el sitio donde debe
ser ej ecutado en rnemoria. AI urtilirar el modo
relocal iaable, el tradltctor agreqa Lrán inf armación
surplernentaria e cada Íngtrucción para indicar qLte Ia
parted dirección eE a relocalizar. EI prograrne es
¡nnsamhlado para ser ejecurtado a la dirección O! y luego de
CARGADOT s;E le indica una constante de relocali¡ación La
cutal será apI icada a Iadirección .
DespurÉs de 1o anteriorr nos damoE cLtenta qlte eI prograrna
asambler hace una burcla sobre s.f. mismo. E} tratamiento
ef ectuado es del tipcr lect-urra-tratamiento-regrerso. La
sola rnanera de salir de este ciclo es detectado Llna
directiva de parada. Esta directiva eE END, la cutal. virnos
anteri.ormente.
cütonono th flrr:iCr¡rr
l)l¡m l ¡i'rt n
15ü
L(r1& tercera qLte eE eI lieta.rJa o La perf oración de unfr
cinta de papel. En las dos prirneras f ases, el ensamblador
anallra el contenido de 1a's llneas. Se distingr-te:
3.4.?,1. Análisia Lexicográfico. Esto concierne a los
caracteres r-rtilizadogg. Deben trertenecer Á Ltn con-iutnto
conocido y no salirge de aIIl.
Ienglraj e urti 1i ¡edo.
Este conjutnto depende del
5.4.2.2. Análigie Sintático. La sintaxis es el conjunto
de req lari qLre permiten construir I f neas qLt€t tengan
serrtido. De esta rnanera se detecta la ausencia de Ltna
etiqr-teta si Ésta es necesaria, sLt presencia si eg
prohibidar Lrn código de operación erróneo o la falta de utn
operando,
S.4.3.3, Análisis Semántico. Este análisig permite
deterrninar si Lrná I f nea sintaxicemente correcta tiene
sentido. Detecta" por ejemplo Llna no definición de
slmbolo Én la EBne operando, Este análisis se ef ct{ta a
medida qLre Ée efectúta eI ensamblaje y une no def inicón de
slmbola se detecta en eI segutndo trasaje-
Los mÉtodos de aná1 isis no ser detal laron aquÍ.
Eeneralrnente se prcrcede pcrr comparación con los códigos
t51
ASCI I de loe caracteres palr'a eI análiEig lexicográf ica.
Una vez reconocido' eI código de operación impone la
presencia o la alrgencia de Ltna etlqueta y /o de un
operando.
La prirnera faee consiste en la congtrucción de la tabla de
sfmbolos. Aqurf se purede inclutir e1 análisis lexicográfico
'./ sintá>rico. En esta faser 6F inicialisa eI contador
interno a {:} c: al valor dado por Ia directiva OR6. ,/ lutego
Eon exploradas las llneas. Cada slrnbolo y etiqueta qt-te
e'ncurentre scln claeificados en 1a tabla de Efrnbolos en
correstrondencia con el valor del contador.
Al tÉrmino de esta fage. todo glmbolo sel sLrElone definido.
EI control de mutltidef inición qenera Ltn mensaje de error.
La f inel iración del trabaj o se ef ectúta al mornento de
encclntrar la directiva END. En efecto" Éste es un caso
particurlar o dadc: qLre muchos ensambladores permiten
estructr-rras de surbproerarnas independientes de utn prograrna
principal, luego pueden e>:istir varios END y el principio
de ensamblaje eg mág cornplejo.
La segunda f ase es la de tradutcción. Está bagada en Lrna
tahla de equivalencias nernónico. Ienguaje de mágnina, El
prograrna fuente ee tornado a partir de Ia primera llnea '/
t5?
el desarrallo del contador interno es igual a la fase
anterior. La generación de lrna palabra binaria se efect(ta
asi l
-Str crea la dirección de implantación en memoria gracias
al contador interno.
-Se creá el código de operación con base en la tabla de
cód igos .
-Se crea la direccón efectiva de la operación cÉn bage
la xüna operando.
La evaluración de la operación puede conducir a la
detección de ciertos erroree si la rona operando no puede
ser evaluada por alrsencia de urn slmbolo en la tabla de
slrnbolos " En egte ceso. ciertog engambladores EF
cletendrán ,/ otros continurarán el ensamblaje dejando eEta
llnea como nutla.
La tercere fase cancierne aI listado o Ia perforacíón de
Lrna cinta de papel csn eI código objeto. En lc¡s pequeFfoa
sisternaE generalmente =;e pltede listar sobre una conEclla de
visurali¡ación o sobre ltna impresora. Algunas directivas
conciernen al lietado y no Ee consideran gi no en esta
fas!-', Son por ejemplo NLIST Ia cural impide eI
del pro-qrarna
153
I istado
Las consÉcLlencias de Ia detección de urn error denende
directamente del ensamblador urtilizado. Alounos errcrFeg
s$n de fácil detecciún V corrección pero es cierto qLre
ninqrln ensamhlador pcrr potente que 6ea, puede detectar
errores de lógica.
TÉrminos rel acionados :
Frngrarna f urerrter.
Programa objeto.
Programa en lenguaje de máquina.
Directivaa y pseudoinstrucciones.
l'lacro - eneamblador,
Cargador * enlaeador.
Crosg - ensarnbLador.
Disensamblador.
3 . 5 . EJEI',IPLO DE PROG'RAÍ'IAC I ON .
E I prog rarna para
cornp I icado gLre sea r
de Lrn buren diagrama
rsgolver cualquier problBmár tror
puede disePlarse fácilmente si partimos
de f I lr j o. Tarnbién puede obtenerse
t54
revisándn prograrnas euistent€rs o cornbinando algunas
rurtinae 'r'a egtabLecidas ( bibl j.steca ) , Para el caso de Iss
gisternas rnicroprocesadoreg. eI análisis y solución de
problernas requtiere rtn buten conocimiento de 1o siguiente:
Caracterlsticas; y requrerimientoE del problema
Condiciones qLte son conocidag
Formato de los datos de entrada
Formato de los datos de salida
Velocidad reqrterida de ejecución
Conjltntn de instrucciones de 1a CPU
üantidad de n¡ernoria
Métodos de solución de problemas
Caracterlgticas de1 sistema €ln el
imp I an tar .
cuta I ge VA
A cnntj.rrutaci6n se presentará el programa de prureba que se
realiró. para probar el estado de la tarjet¿¡
microprocesadorar Éñ el cual se verificó eI acceso a
memoria RAH. EPROl"l, CFU a travÉs de glt salida y entrada
serie SID y SOD.
Los resLrltados obtenidos en estas pruebae y en las pruebas
de los perifÉricos e>rternos fureron satisfactarias, después
de 1o cutal :;e procedió a crear el Frograma principal r páFá
la generación del FhJI"l . el ctral también sB Fresenta jutnto a
ÉLr diagrama de f Ilr.jo.
155
CORGUE DATOSIIE A/D EHREGISTRO HL
DI RECCI ONE}IEIIORIfi COHREGISTRO HL
156
sfic$ofiIr=ePUERTO fiDEL 8E55
SELECCIOI{EALFfi DETREH DE
PULSOS H
SACAR BIT=punfi$B n
DE 8a55
15?
FIGURfi 22 DIEGRAIIA DE FLUJO SII,IPLICADOPRIHCIPAL PARR EL COHTROL DEUARIACIO}I DE FRECUETICIS.
DEL PROGRAIIñ
UELOCIDfiD POR
158
¡ PRUEFA DE LA CFU gf]85lHgter prclgrarna estará destinado a la prueba de la CFU 8t185 deltproyecto del variadar de veltrcidad para motoreg trifásicos dei A{:. apl icando La tecnlca PhlM.
¡ 1,- Inicialrnernte se deterrninarán las posicioneg de memoria paFá elI STACII Pt3INTER. Utilirando las urltimag posiciones de memoria en RAM.
i I.'- Al pr-ender el sieterna se obtendrá en Ia sal ida SOD 1o siguriente ¡
I a) Salida a lOH= gi Ia entrada SID esta en bajo r'(-¡rr
i b) Salida a ltltlHa si Ia entrada SID egta en alto r'1rr
¡3,- Si se activa la interrupción RST 5r5. Se obtendrá unaI g&a1 a traves del puerto A de Ia FPI B?55 para el controli por Fl^rl'| . de lrna carqa monofasica.
¡4.- 5i se activa la interrupción RST á.5, Escribir en 10 posicionesI sLrcegivad de memoria RAI'I los codigosl 55H y AAH alternadamente en¡ las 10 poeiciones y lurego leerlaE deede Ia posición inicÍal. yi $acár cada BIT segd,rn la palabra leida por la salida SOD. ai intervalss de lms.
DEFSEG ZHROSEE ' START=t-)H
sEG ZEROSEG
ZERCI ¡ Jl"lF l"lAIN
DEFSEE SBnINTRSEG.START=?CHEiEG SODINTRSEG
$UDIN'TR:JFIF' RSS ¡ INTER. FARA FRUEBA DE 8?55. trON PhlM.
DEFSEG ADDLSE6.START=34H586 ADDLSEG
ADDL: JMF R65 ¡INTER. GIUE CAREA DATOS EN RAI,I Y SACA POR SOD
DEFSEG PFISEG.START=3CH586 FPI5E6
FFI: JMF R75 t INTER. FARA SACAR DATOS A LA g3F5
PEFSEG STSEG.START=3FFFl-lSEG 5T5EGDS f,OH
STACI¿. r
DEFSHC f'IAIN6EG r START=1{:x:tHsEG I"IAINSEF
MAIN: LXI SF"STAül;lDef iner inicio del stack en 2FFFH de RAI'IXRA A
RHT:
TEM rTIl"tErLOOF:
TEMI r
TIHEI r
LOilFl:
R5*, ¡
É-IRIT,IRLüJCJI'IPI"IV IMVIDCR.IN;IDCRJN¿I'IV I5IMXRAI-IV ISII"1JI'IF¡,IV II",IV IncRJNZDCR.]NZI-IV I5IMXRAf"IV IsIl'lJI,IF
I"IV I
oL,'r
FIV I
5TA
f,lv I
STAMVI
5TA¡-IV I
STAI'IV I
STAI"IV I
STAT,IV I
TEMTEt"4tA. CIFFHB, OFFHBLBOPATIHEA
" ?c)o
AA. 7e
ZHROA.IJAHB. CIFFHBL"O0P1ATIHETA. tt)u
AA r72
ZERO
4.8üH
4:3H
4.4óH
o3ürtH
4.34H
{:}5rl1HA"BCH
0¡ü?HA.sDH
c,303H4"65H
rlSrl4H4.7óH
(15{)5H4"fr4H
159
i Habi I i tar in terrltpciones;Leer entrada 5ID:Rotar ácLrmLrlador¡CondicÍón de carry.dependiente de 5IDisalta a TEl"ll si sID = Cr
¡Tiempo de retardor para obtener lOH¡ en SOD
;Dato en A trara obtener urn alta ¡tl" ein SODiEoloca Lrn alto rr1' en salide SOD
¡Dato en a para obtener Lrn hajo rr{-}rr en SOD¡Coloca urn bajo I'O'r en salida 50D
i Tiempo de retardo pára obtener l{.¡OHz en 5OD
¡Dato en A para ohtener urn alto rtlrr en SODiColoca un alto'ltr en salida SOD
iDato en A pera obtener un bajo rr(t.r en SOD¡Coloca ltn bajo rr{J1r en salida SOD
lCarga el ect-rmLrladorr con la palabra de controliqLte def ine 1a conf iguración en modo rr{')rl
idel 8?55r con Eu purerto 'rArr corno salida¡Codigo que indica á La E}255! qLre se le entre-tgará una palabra de controL.¡Dato que define ancho de intervalo "ALFA" yi " FETA " pare PWl"l .lPosicion de mernorie, pare almacenar dato ante-i rioriDato qure define ancho de intervalo "ALFA" vi " BETA " para Ft¡lf't .
iDate que define ancho de intervalo "ALFA" '/¡"BETA" pere PWI'I .
;Dato qrre define ancho de intervalo "ALFA" y¡"BETA" pára Phrl"l.
Uniwsidctt or.r\)oomn
0f u"t t)
¡1¡ ft: iiertr ¡tl
1ór)
STA üf,+áHFIVI A. A?H
sTA 03CI7Hf'IVI A. lFH
sTA Cr308H
LXI H"CI?FFH
SALT'I. : fvlvI tr.05H i Nr-rmerc de operacic:nes a reaL izar n dependienteidel numero de pulsoe por semiciclo positivo
gALTSr INX Hf"tVI 4,0üH iEarga eI acltmLlladorr con la palabra qute inicia
i Lrn intervalo TTALFA' r para serniciclo positivoCIUT 41H ¡$aca el contenido del acurmurlador For el purerto
¡ rrA' de Ia PFI 8255PtCIv D, HMVI A,ülH ¡A partir de este instrutccion. se crea la sub-
¡rurtina, qLre determina la duracion del inter*ivaIo "ALFA".
SAI-T3 ¡ PIOV B, DSALT4T DCR B
JNU SALT4DCR AJNZ 5ALT3DCR CJZ SALTI?MVI A"OSH ¡Carga eI acLrrnLrlador con la palabra que inÍcia
iLrn intervalo TTBETA'r pera semiciclo positivoOUT 41H ¡Saca el contenido del acLrmulador p€r el purerto
r 'rA, de la PPI 8255INX H iincremento del registro 'rHL' para variai dura-
icion deL intervalo "BETA"M0v D n l"lHVI ArülH ie partir de esta instruccion. se cree Ia slrh-
¡rurtina que determina Ia duracion deL intervalol "SETA"
SALTS: lf0V B, DSALTá; DCR EI
JNZ 5ALT6DCR AJNZ SALTSJMF SALT?
SAL-TI?: l"lVI C.04HSALTI.;i; DtX H
l"lvl A.rlsHOUT 41HMOV D. f",l
I"IVI A. OlHSALTI4¡ MOV B,DSALTl5¡ DCR B
JNZ SALTl5DCR AJNZ SALT14
1ó1
SAL'T16 rSALTl"T r
SALTT ¡
SALT'8 r
SALT? ¡
$ALTlt-r IsAt._Tr I ;
$ALT18:SALTl?:
sALT?rlr ¡sAL-T3r.:
SALT33 r
$ALT33 r
A "
r:l{JH
4T,HHDrl"lA r {:}lHBrDBÍiALT'17ASALTlócSALTl3H
c r ('5HHÉ\
" 00H
4lHD,, M
A"ülHB,DEl
sALT9ASALTEcSALT18A r{ltH41HHD. l"{
A. +IHBoDBsALTl T
AsALT'Lf)sALT7
C. t;t4¡¡A, (rCH41HDtMA. {:t1HBnDEr
SALTzlASALT?OA. OOH41HH
Drl"lA. ülHFrDB
I'lV IOUT'DCXt.lovI"IV ItfovD{:RJNZDCRJNZDCRJNZDCX
HVIINXI-IV IOUTl,lovl"tv IMOVDCRJNUDCRJNZDCRJZMVIOI.JTINXHOVI'IV IFlOVncRJNZDCRJNZJI',IP
MVIMVIouTMCIV
MVIl'l0vDCRJNZDCRJNZMVIOUTDCXl'lCIvT,IVIl''lGVDCR
Rá5 ¡
LüOFó:
TUR1 r
TIJR r
T I I"IE7 :LOOFT:
TURT:
RüT I
T I l"lE8 ¡LBüFB r
R75 IT IHE9 ¡
JNZDCRJNZDCRJNZDCXJI'IF
LXiI',IV IMOVINXMVII",IBV
INXFIV ICHPJNZ
L.XIf40vI'lV IRLCJCT,IVISIMMVI
I'IV IDCRJNZDCRJNZT,IV IDCRJNZINX
I"IV ICMF
JNZJI"IFIfVIsIt4MVII"IV IDCRJNZDCFJNZFIV IJMP
SALT33H
SALTI?f¡i
sALT19HsALTl
H, tciüoH4.85H.AHA n J-7(rMtAHA .I)AHtL-
LOOF6
H. ?r:x)ClHAnl"lC n t;tg
ROT4"88
D, {:)FFH
B, {:}FFHFLOOF7D
T II",IE7Arl70cTURH
A, lüL
TURlZERCI4.21ó
D. C,FFHB, OFFHBLOOFEDTIMES4"85TUR2
A"2gB r üB5H
16?
lCarga HL con poeicln SOCICIH¡Carga A con 55HiCarga 55H en posición de memoria ?rlrlüH¡ Incrementa registro HLiCarge A con AAH¡Carga AAH en posición de memoria ?tlOIH: Incremente registro t{L¡ Carqa A con {)AHiCorntrara contenido de A con registro L¡Se crÉa este "LOOF" hasta cerger dieuiposicioneE de rnemoria cosecutivas con FSH-AAHiCarga nnevamente regietro HL con ?O(IOHiCarga dato contenido en HL a registro A¡Carga C con {rB pera control de bits rotadosiRoter act-lrnuledar¡Saltc: condicional de carry¡Data en A para obtener alto rrltt por SOD¡Colaca urn alto rr1'r en SODiTiempo de retardo para obtener frecuencia del lHHr en rotación de bits de1 acLrmltlador
¡ Incrernenta registro HL para rotar contenidnide poeición de rnemoria siguiente
¡Cempara A con registro L. pará control de¡pcrsicioneg de memorie rotadag
I'IVIMVI
1á3
LUüFqr nCR BJNZ LOOF9DTR AJNZ T I I''IE9MVI 4"9() lCambio de configlrracion a modo L)" con
¡ pr-rerto A corno entradaOUT 4SH iCarga palabra de control 9OH en É?55IN 4:H ¡Dato colocado en eI bus de datoe por el
¡conversorr es llevado aI registro A" aitraves de la 8255.
END
1á4
SALLPUFLICIPRUEFA DE LA CPU AO85lEste prograrna estará destinado a la prureba de la CPU 8t-r85 del proyectoidel variadsr de velocidad para mstores trifásicos de AC. aplicando lai tecn i ca Fhllf .
¡1.- Inicialrnente se determinarán las pesicioneg de memoria para el.i STAü1,:: POINTER. Utiliaando lag ultimas posiciones de memoria en RAH,
DEFSEG F535E6"5TART=O651HsEG FS¡SEG
F53 r DB üCtH. ü0H
DEFSEG P39SE6.START=(-1688HSEG P?9S86
F?9I DB T)IJH. O('H
DEFSEG P17SE6,START=rJ6B9HsEG F'Í.7SEG
P L7 Z DB IJ(JH . OüH
DEFSEE F1?SEEi.SiTART*ü6C7HSE6 FI?SEG
P12¡ DB ?8H,, OBH! 57H. OEH,4CH. LóH. SAH" 21Hr 27H. ?CH. lBHDB 32H. l?H,.5?H. lgH. ?CH, ?7H.21H" SAHr lóH" 4CH, OEHDB 57H, OFH r ?EtH " ü(¡H
DEFSEG P8SEGrSTART=Ü6E6HSE6 FESEG
FB¡ DB ?{,Hi LlH" 4OH. lCHr ?EHr 36H" 18Hr 4BHi OEH.4FH! lgHDF 36H " ?EH. lCH. 4c}H. llH. zC¡H. OoH
DEFSEE ZEROSEG,START=I)HSEG ZEROSEG
ZER0I JMF MAIN
. DEFSEG STSE6.START=2FCEH5E6 STSEGD5 sOH
STACI. ¡
DEFSEG l'IAINSEG ¡ START={)ü8{:}HsEG MAINSEG
FIAIN; lfVI A.9C,HsTA 4003H
Ll: LXI SPrSTAtrllLDA 4üOOH lDato colocado en el bug de dattrs rlor
¡FL conversorr es llevado al registroiA, a traves del bus de datos
L13 r
Llü !
L11 r
L12 ¡
l'{ov
I"IV IHOVMVIt"l0vI"IV IDADMOVSUEtJCHCIVINRDCRJNZSHLD
LDA
CPIJNZMVIHOVMCIV
FtrHLl"lCIvDCRJl"'lP
D'A
H'I)HL.AA"O3HCtAF. O8HHArHcLl1HrALBL10?5$6H
?5{l7H
0üHL1?H
" I)DH
AnDL'A
ArDAL13
DEFSEG FISEG,START={,D{:}(¡HSEG F1SEGJPIP ETDEFSEG F?SEG,START=t1Dt}5HSE6 F?SEGJHP E2DEFSEG FSSEG,START=tlDCt6HSEG F3gE6JHF E3DEFSEE F4SE6.5¡6ftfstllD€¡9HSEG F4SE6JMP E4DEFSEG FFSEG r START=tllDt)CHSEG F5SE6JMP E5DEFSEG F6SE6.START=flD0FHSEG FóSE6JMP EóDEFSEC FTSEG,START=r)D1¡H586 FTSEGJI'IF E7DEFSEG F8SE6.START=OD15H
165
; Inicio de subrutina pera seleccionar pcrsi-i citrn de memorie murttiplo de (¡3H al lrbicar;las BQ poriciones de memoria
¡Almacenamiento de resultado de Ia anterior¡division por 03HlCarga residr-ro de la anterior divisionr FaFáiverificar si e1 dividendo es divisible Eor {:,3H
¡Salto a posici.on de memoria contenida ein H '/ L
F1¡
F?I
F,]:
F4;
F5:
F6¡
F7t
1óó
SEG F8SE6FS r Jl,lP Eg
DEFSEG F9SEG.START=t)DlaH586 F?sEC
F9: JHF E?DEFSEG F1('SE6.START=IJDlBHsE6 F10SE6
FlO I Jl"lP ElüDEFSEG F115E6.START=ODIEHsEG F11SE6
FII I JMF 811DEFSEG F1?SEG r START=IID?1HSEG FlzSEG
Fl? ¡ Jl"'lP El?DEFSEG FISSEGrSTART=OD?4HSEG FlsSEG
F13r JHP ElEDEFSEG Fl4SEG I START=I-¡D?7HSEG FI4SE6
Fl.4: Jl,lP Et4DEFSEG FISSEGrSTART=üDZAHSEG F1SSEE
F15: JMF ElSDEFSEB F1óSEB r EiTART=r)D?DHSE6 FlóSEG
F16 r Jt"tP 816DEFSEG F17sE6.5TART=IJDSoHSEG F17SE6
FLT t JHF ELzDEFSEG FIBSEGrSTART=üD3BHsE6 F1€¡SE6
F18 ¡ Jl"lF EIBDÉFSEG F1?SEG,START=CrDSóHSEG F19SE6
F19r JMP Et?DEFSEG F?OSEG T START=r)D3?HSE6 F?OSEG
F?tlr: JHP E?ODEFSEG F21SEGTSTART=CIDSCHsE6 F?lSEe¡
F?1: JMP EZIDEFSEG F?ZSEG,START=CrDgFHsE6 F?2SE6
F3?: JMF E3?DEFSEB FZSSEETSTART=OD4ZHSEG F?sSEG
F?3¡ JMP E?3DEFSEG F34SEG'.START=tlD45HsEG F?4586
F34: JHP E?4DEFSEG F?SSEGTSTART=OD48HSEGi F?5SE6
L67
F25: Jl"lP E?5DEFSEG f:3óSEEi r START=üD4EHSEB FI6SEG
F?6¡ JMF E?6DEFSEG F?7SE6.START=tfD4EHSEG F27SE6
F77l JMF E?7DEFSEG F?ESEG.BTART=OD51H586 F?8586
F?Br JHP E28DEFSEG F29SEG r Ef TART=tlD54HSEG F295E6
F29t JMP El9DEFSEG FS0SEB T START=r'rD57HSEB FSCISEG
F3O ¡ Jl"lP ES0DEFSEG F3lSEG,START=r)D5AHSE6 FslSEG
F-Sl¡ JMP E31DEFSEG F3?$E6,START=t¡DsDHsE6 ff5?sE6
F3?: JPIP 833DEFSEG FSSSEG.START¡"0D6üHSEG F53SE6
F53¡ JHP E33DEFSEG FS4SEG.START=OD63HSE6 Fs4SEG
F.34 ¡ Jl'lP E34DEFSEG FSSSEG T START=IJDó6H6EC F555E6
F35 ¡ Jt4F 835DEFSEG F3óSEG T START=r-rDágHSEG F36SEG
F36: JMF 836DEFSEG FSTSEETSTART=OD6CH586 F37SE6
F37¡ JMP E37DEFSEG F38SEG ¡ START=I)DóFH58Gi FS8SEG
F38: JHP E3gDEF$EG FS9SE6.START=OD7?HSEG F39SEG
F3? r Jl"lP E39DEFSEG F4OSEG.START=r)D75HSEG F4OSEG
F4O ¡ Jl'{F 840DEFSEG F4ISEGrSTART=OD7gHsE6 F41SE6
F41: JMF E41DEFSEG F4?SEG T START=t-rD7BHSE6 F4zSEG
F4?: Jt'lF E42
168
DEF5É6 F4SSEG,START=OD7EHSEE F4sSEG
F43; JFIP 843DEFSEG F44SE6,START=0D81HsEG F44SEG
F44= JHP E44DEFSEG F4SSEG r START=rJD84H5E6 F45SE6
F45: JHF 845DEFSEG F46SEGTSTART=OD87HgE6 F46SEG
F46z Jt"lF 846DEFSEG F475EG,5TART=rrDgAHSEG F47SE6
F47¿ JMP 847DEFgEG F4BSEG,START=t)DBDHSEG F48SEG
F4B¡ JMP 848DEFSEG F49SE6.START=OD9üHsE6 F49SE6
F49t JMP 849DEFSE6 FS{}SE6.5TART=rJD93HSE6 FSOSEG
F5t1: JMP E5{¡DEFSEG FSISEGrSTART=OD?éH5E6 F51SEG
F51r Jl'lP ESIDEFSEE FS?SEGTSTART=OD99HSEG Fs?SEG
F52: JI"IP E5?DEFSEG FSSSEGTSTART=OD9CHSEG F5$SE6
F53 ¡ Jl"lF 853DEFSEG F54SE6"START=OD9FHSE6 Fs4SEG
F54 ¡ Jl'lP E54DEFSEB F55SE6.€iTART=tfDA?HSEE F555E6
F55r JHF 855DEFSEÉ FS6SEG.BTART=IJDASHsE6 F56SE6
F5ó: Jf'lP E56DEFSEG F575EG,EiTART=t-¡DASHSE6 Fs7SEG
F57r JMF E57DEFSEG F58SEE,STARTaTJDAFHSE6 F5BSE6
F58l Jl,tP ESBDEFSEG F59SE6,START=ODAEHSEEi Fs9SEG
F59: Jl"lP E59DEFSEG F6OSEG"START=CIDB1H
SE6 Fá(¡SEGFót.¡ ¡ JMF 86CI
DEFSEG F6ISEGrSTART=ODB4HSEG Fó1S86
F61: Jl'lP 861DEFSE6 F6SSEG T START=t]D87HSEG Fá3SEG
F63; Jt.lP E6?DEFSEG Fá35E6.START=tJDEAHsEG F63SEE
F6.l r JllP Eó3DEFSEG F64SEG r START=r-¡DETDHSEG Fá4SEG
F64t JHP 864DEFSEG FáSSEG r START=tlDCOH586 F65SE6
F65: JHP É65DEFSEG F66SEG T START=IJDC;HSE6 Fá6SEG
F66 ¡ JPIF EáóDEF$EG Fó7SEG,6TART=0DCáH5E6 Fá7SEG
F67z JMP F.67DEFSEG F6BSEG.START=t)DCqHSEG F&8SEG
F68¡ JHP EógDEFSEG F6?SEG T START=tlDCCHSE6 FÉgSEG
F6?¡ JHP Eó9DEFSEG F7üSEG"START*üDEFHSE6 FTOSEG
F70 ! Jl'lF E7C¡DEFSEÉ FTISEG T START=tlrDD?HSE6 F71SEG
FTLt JHP E7LDEFSEB F7?SEG r START={¡DD5HSEG F73SEG
F7?¿ Jl'lP E7?DEF$EG FTSSEGTSTART=CIDDBHsEG F7sSEC
F7S¡ JHP E73DEFSEG FT4SE6 T START=t-rDDEIHsEG FTSSEG
F74t JMP 874DEFSEG FTSSEGTSTART=üDDEH586 FTSEiEG
F75: Jl'lF E75DEFSE6 F7óSE6.EiTART=t]}DElHsiE6 F7áSEG
F76z JHF 87c,DEFSE6 F775EE ¡ START={tDE4HSE6 F77SEG
Le.9
Uri¡aitcd Aulrnomo d! OttiürhOc¡n fúlrrr'ro
F'77 t
F78¿
F79;
FBO:
F81;
F8?:
F83 ¡
F84 r
FBF r
F86:
ÉL¡
E2¿
E3l
JI",IPDEFSEG686JFIPDEFSEÉsE6JI'IPDEFSEGsE6JMPDEFSE65EGJHPDEFSEGSEGJI'{PDEF5E6SEGJHPNHFSEG5EGJMFDEFSE€sE6JHPDEFSE6sE6JF,IF
DEF$EGSEGI,IV I
LXI
JFIP
DEFSE65EGHVILXIJMPDEFSE65E6I"IV ILXIJMFDEFSE6SEGMVI
LTtl
877FTBSEG T START=tlDETHF78sEG878F79SEB r START=ODEAHF795EE879F8üSEG I START={:}DEDHFgüSEGE€IOF8 tSE6 . START=t-lDFrlHF81SE6E8c,FB?5E6.9TART=ODFIHF8?SEGE80F83gEG r START=tfDF6HF83SE6EgrlF845HG, START=(rDF9HF84SEGE8(rFESSEG T START=IfDFCHF85SE6880F86SEG r START=ODFFHF86SEGEBO
EtSE6, $TARTSOBOOHElSEGA. O{)H I Indica factor de mnltiplicacion lF para
¡ 1a f recurencia IH.P5. ¡Direccion qure determina el inicio del
¡ tren de 53 pulsosMli ;Salto a la subrutina qure determina la
¡gubrutiná multiplicadora, de acuerdo al¡dato contenido en 'r4.,
E?5E6.START=OBO9HEzSEGA. OlHH.F53FIKESSEC T START=tlg13HE5SE6A. C,2HH, P53MHE45EG r START=O81DHE4SEGA. OsHE4¡
L7L
E5:
Eó¡
É.7 ¿
E8¡
E9¡
E1(-r r
Ell ¡
El?;
E1.5:
LXIJI'4PDEFSEG$86I"IV ILXIJI"IFDEFSE6586f",lv ILXIJMPDEFSEGSEGI'IV ILXIJMPDEFSE6SEGI"IV ILXIJMPDEFSEE586HVILXIJI'IFDEFSE6SEGMVTLXIJMPDEFSE6SEGFIVILXIJHPDEFSEGSEGHVILXIJFIF,DEF5E65E6I'{VILXIJMPDEFSEG6E6MVILXIJMP
HrF53T"IF:
85586 ¡, START=t)827HESSEGA"ü4HH. P53l"l l.í
EóSEG ¡ START=(¡B. 1HEóSEGA. {}5HH. P53t'lllE75EG
" START=O83BH
E7SE6A"OáHH"FS3l'l l.l
EBSEG T START=tfg45HEESEGA"O7HH. PS3l'l l ::
E9SEG T START=t)84FHE95EGArCIgHH. P53H[.El0SEEi r START=t)859HETOSEGA. OgHH"F53Ml';É11SEG r START=¡_¡E 63HEllSEGA r t:¡AHH rF53l",l l ::
E1?S86.. $TART=t)8óDHE1?SEGA. (:}BH
H. P53HliElSSEG r START=fA77HE13SE6A. C}CH
H. P53M¡:E I 4SEG r tiTART=r-r88 1 HE14SEGAroDHH. P53l',lF;
E14:
L72
815 ¡
Eló;
EL7 z
818:
E19 ¡
ESOr
E?l ¡
E?2 ¡
ET3:
DEFSEG5EGMVILXIJMPDEFSEGSEGPIVILXIJMPDEFSE6SEGMVILXIJMPDEFSEGsE6HVILXIJI"IFDEFSE6SEEHVILXIJI'{PDEFSE6sE6MVILXIJI'IFDEFSEESEGl,lv ILXIJMPDEFSE6SEGHVILXIJI'IFDEFSE6SEEMVILXIJl'lPDEF5E6sE6MVILXIJHPDEFSE6SEG
ElSSEG . START=tfgEBHE155EGA. üEHH. P53Hli:El6SEG.5TART={l895HE1áSEGA, {¡FHH. F53Ml::
8175E6 " START=IJB9FH
El7SEGA.0r:)HH. F?9t'lllEI8SEG ¡ START=OBA9HEt8SE6A. OlHH. P?9Ml,1
El9SEG r START={¡BBSHEl95EGA. L:)ZH
H, P39Mlr::
E?OSEG r START=O8BDHE2OSEGA r {r3HH. F?gFlliE?lSEG
" START=tl8C7H
E?TgEGA, qr4¡1
H"P39H¡iE?ZSEÉ r START={|8DlHE2?586A
" (:r5H
H.P2?HhiE?SSEG
" STAFT=t)BDBH
E23SEGA!O6HH,P?gf'414
E24SEC. START=I)AE5HE24SEGA.O7HH"P?9HKE?SSE6. STARTstJgEFHE?sSEE
E?4 ¡
L73
tr?ri.
E?ó;
E?7;
E28 ¡
E?? I
ES(r I
E31 r
E32 ¡
E33 ¡
ES4 ¡
MVILXIJMFDEFSE6SEGMVILXIJFIPDEF5E6sE6HVILXIJI",IPDEFSE65EEI',IV ILXIJFIFDEFSEGsEc¡,IV ILXIJI,IPDEFSE6SEGl'lvILXIJMFDEFSE6SEGFIV ILXIJI"IFDEFSEG5E6f'lvILXIJHPDEFSEG5E6T,IV ILXIJI"IPDEFSEBSEBl"tv ILXIJHFDEFSE6sE6MVILXI
A, (-¡8H
HrF?9l"lHE?ó5EG
' START=IJBF9H
E26SEGA. ü9HH, P??MI,;
E?7SÉE n START=09C)3HE?7SEGA. OAHH, P?gHliE2SSEC. g16ftf=r-)?oDHEzgSEEA r OE|HH. P?9l'l l';E29SEE. START=(tg17HE39SEGA ¡fllCHH, P39Hl:ESOSEG¡ r START=O931HE3C'SEGA.ODHH. P?9Ml:ESI6EE r FTART=r-¡93ElHE51SEGAroEHH. F39Ff l.:
E33SEG, START=tJ935HE33SE6Ar{:}FHH, P29Ml,iE.33SEG, STARTST-¡93FHE33SE6A"OOHH. P17f"ll:E34SE6 r START=OS49HE34SE6A. OlHH,PL7Hl;E355EG r START=t)953HE35SE6A. {J2HH, P17
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E37SEG ¡ START=tJ9á7HE37SE6A. Cr4HH"P17PlllE38SEG. START=If 97LHESgBEGArüSHH. Pl7HHE39SEG . START-t]¡S7BHES9SEG4"0óH. Pl7l"ll :E4#SE6 ¡ START*r)985HE40SE6A
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175
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H. PI?f.lKE57SEG.5TART=t"IAIFHE57SEGA. O8HH. P12Ml::
E58SE6. START=OA39HE585EGA,, OgHH. Pl?l'l l.i
E5?SE6. START=OA43HE59SEGA. OAHH, P12Mh:
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HrFl?t"l ¡íE64SEG, START=tfA75HE64SEGAroFHH, Pl?HT::
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Eé758G, START=tfA9-\HE675EG¡A. fJ?HH. FE}
l"f l.::
EóE}5E6.5TART=I ¡A9DHEóBSE6A. O3HH. P8l"t f.l
Eá9SEB ¡ START=tfAATHE69SE6A"O4HH. P€}l'4 l;E7('SE6. START=t)ABIHE7(:)5E6A. $5HH. P8Fl¡;E71SE6.5TART=tlABBHE7lgEGArü6HH. PBMlíE7?SE6. START=CIAC5HE7?SE6A, O7HH,F*!Ml.::
ETSSEG " START=f.IACFH
87.]SEFA. üBHH, PgHf'lE74SE6 r START=r_rADgHE74SEGA. OgHH. P8Ml:ETSSEG T START=IJAESHE75SEGArOAHH.PBHllE765EG r START=t)AEDHE7óSEGA. C¡BHHtFgMllE77SEG.START=OAF7HE77gEG
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I'IVILXIJHPDEFSEE5EGf"lv ILXIJPIFDEFSEGSEEHVILXIJI"IPDEFSE6SEGHVILXIJT,IPDEFSE6SEBPUSHtrPI
JZCPIJZCPIJZCPIJZCPIJ7CPIJZCPIJZCPIJ7.CPIJZCFIJ7CFIJZCFIJ7CFIJZCFIJZCPIJZ
A. OCHH"FBl"ll:E78SEG. START=tf BC)lHETASEGA,,oDHH"P8I'l l ';
E79SE6. START=rfBOBHE79SEGA. {}EHH. Pgl'l Fl
EBIISEG, BTART=OB15HE8OEE6A ! C,FHH'PBMlll"l l.;5E8, START=I)F0OHMFISEEH(:rc)H l Surbrurtina Fara
ide acuerdo all"lh:1 5f-l1Hl"tt:14(]2HMFil3rlSHf"lll1?(]4Hf"ll11 1ü5HMl:1{l(-.1áH
HHTI?07Ht'th:o8c)gHMKCI7o9HMh:üó{'AHI'll,:rl5OBHff li040cHl'll.l0.ODHl"lf,ÍO2OEHi'll{01
seleccionar elvalor contenido
178
multiplicadoren rrArl
l"lK15 ¡
L2r
L5:
DIV:
L4t
LFr
CFIJZJI',IPDEFSECSEGLXI
STAXPUSHHOV
F,IV II,IV ILXIHVIDADRALJNCDADDCRJNZSHLDJPIP
LXILHLD}4V If',lOVMVIDADHOV5UBJCHOVINRDCRJNZSHLDLDAADD5TALXIJf',IP
F{V I
STAHOVPIV ICMP
{¡FHl'll::{lrlL1f'l Íi t SSEE
" START=t)44f-rH
tv{K1SSE6Br?st)SH iFosicion
ide ttAtt,
¡ pures deBBErl'f lCarge el
i anterÍcrr¡eI cual
D n f-t¡'¡
A, {:}FH i Carga enH, üHB, O8HH
LXDBL??SO{)HDIV
H.?50OH i Inicio de?5{)0HA"lOHt'AB
" t18H
HA'HcL5HrALBL4?503HzsosHE?503HH.25c)3HOUTE
A"OOH
4{)01HD'MA. üHD
L79
de memoria donde 6e aLnacenara valorpara retorno a Ia subrutina l"lli. dee-una seclrencia BETA-ALFA
valor de BETA contenido en lapoaicion de rnemorj.a contenida en HL
€rs É1 murl tipl isando de 1a er.tbrutinarrArr el valor deI mr-tl tipl icador
eurbruttina divisora
Uri;sitrt ltttonom(r da {lrri4mrr
DtFta 8ü"r*n
l$ubrlrtina que coloca urn valor de BETA en el¡ puerto ,E'r de la PPI g?55
CIUTB:
Ló¡L7¿
J7. LII"IVI A
" üIH
MCIV BrDDCR BJNZ L7DCF AJNZ LáFOF E{
FOP HFUSH FINX HMVI A"üHCHP HJZ LlJMP OUTA
¡ Subrurtina parai del puerto rrEtl
sácar valor dede Ia PFI 8?55
180
ALFA a travesOUTA¡ MVI A. OFH
L8:L?¡
Hlll4:
L4f,:
sTA 4001HMOV D,Ml.lvl A.01HMCIV B,DDCR BJNZ L9DCR AJNZ L8INX HHVI ArOHcl"lP f"l
JZ LlPOP FLDAX BJMF l"ll.lDEFSEG l"ll.:L4SEG n START=r)178HSEGI H|;14SEGLXI Br25ü5HSTAX BFUSH BHov ErMI"IVI D. OHI".IVI A. OEHLXI Hrr-r¡1l'{vl B.ógHDAD HRALJNE L14DAD BDCR BJNZ L43SHLD ?5CX]HJHP DIVDEFSEG Hl.:135E6.START=(-¡1AOH
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Hl,i11 :
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SEGLXISTAXPUSFIl'{0vI-IV IMVILXIHVIDADRALJNCDADDCRJNZSHLDJI'IPDEFSE6SEGLXISTAXPUSHMOVHVIMVILXII'IVIDADRALJNCDADDCRJNZSHLDJMPDEFSEGsE6LXISTAXFUSHMOVMVIIV,IV ILXIMVIDADRALJNCDADDCRJN¡SHLD
lf l::lISEGs
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L18BBLt7?5üOHDIVMl:1 1SEG r üiTART=OIF{)HMk:11586Er
" 25{)5H
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DIVMl.: I QSEB I START=tl,? I 8HMl,;:lOSEGF. ?3rl5HBBErl"lD"OHA. OAHH. {JH
B. OBHH
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L?5?Sr-t(,HDIVl'l ¡lü7SEG ¡ START=t-t?gCtHf.lf,í07SEGB.2S05HEBEtMD. OHA, O7HH. üHB.O8HH
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nBL3135{]r)HDIVl"'l Ktl4SEG ¡ START=(I3üAHHl::fl4SEEE. ?5ü5HEr
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RALJNC L38DAN DDüR BJNZ L7,76HLD 25or)HJI"'IF D I VDEFSEG Hl::r)ISE6 T START=r)ggC,HSE6 Mt:.r11996LXI Fr25Q5HSTAX E
PUSH BHOV E,HMVI D. {IHMVI A, f)lHLXI HrCIHl'lvl BIQEHDAD HRALJNC L4(}DAD DDCR BJNZ L39SHLD ISOI]HJI'IP DIVDEFSEG PlllrlOSEGi.€iTART=tJ. ASHSEG l'lll(]{)SEBLXI B"?5O5HSTAX BPUSH BHOV ErMMVI D"üHHVI A!{)üHLX I H. {:}Hl'lvl B.r)8HDAD HRALJNC L42DAD DDCR BJNZ L41SHLD 25C}OHJI',IF DIV
END
ó.1. INTERFAZ DE
ó. INTERFACE
ENTRADA/SALIDA.
puesto a trLtnto el sistema de desarrol locural egta compuresto por!
Destrlrás de haber
de uso Beneral el
- Futente de alimentación (+5Vr +1?V y -l?V D.C. )
-Tarjeta madre (msther board)
*Tarjeta procesadora (CPU)
Descritos en los capiturlaaos 1, z '/ 3 pasemog a construirla interfae entre el microprocesador y sLr gistema asociadc:
v Ioe perifáricog exteriores Luego de haber definido el.
prcceÉo o máqurina gLre se quiere controlar €ln el capltr-rlo
4.
Et objetivo especffico del presente trabajo ha sido eldiseFfo tanto de hardware cc:mo de software de Lrn controlpara Lrn motor de inducción ugo de La tÉcnica de HCIDULAcIoN
FOR ANCHO DE FULSO (FhtH) de retación variable.
LA7
Evidentemente Lrn gigterna de este tipo es de gran urtilidadya qure el control de ve, locidad se lrtiliza en la mayoria de
los procegos inugtriales. ma:rime si se efectÉra con motoreE
de inducción trifásicos qure ofrecen lag caracterlsticas
antes descritas.
6.1.1. Eepecificaciones Generale¡. En una primera
aproximación al problernar ÉÉtudiamos el proceso de
comutnicación entre el usuario. el procesadar y el equripo e
controlar.
ó.1.1.1. Comunicación en el sentido ueuario - equipo. El
utsuario debe tener la posibilidad de seleccionar la
velocidad final deseada, Para conseguir esto fijarer¡os la
velocidad precisa rnediante lrn potenciómetro. desde eI
e¡rterior del equipo.
ó.1.1.2. Comunicación equipo - usuerio. El equtipo debe
presentar la sePfeli¡ación de rnarcha - paro y disparo por
fallas (sobretengión, baja tensión y sobrecorriente). Es
de notar que para el presente proyecto se implernenta lasePfaliración HARCHA - PARO" las otraE sePtali¡aciones g;trn
sencillas de implementar ya qLre se trabajó con conversor
análogo - digital y golamente ugamos un canal.
lAA
6.L.2. Especificacionee Particurlareg. TenÍendo definidas
las variables de entrada cclrno Las de ealida concluLmos que
debernos disponer dispositivos gue reciban la EeFlal
e¡rterior deI potenciómetro (velocidad deseada) ta cual eÉ
Lrrla maEnitud analógicar poF lo tanto para que elmicroproceEador puede interpretar eeta geFlal hacernos Lrscl
de un convelrsor anáIogo - diSitat {ADC).
También debernog disponer de urn dispositivo que estabLeeca
la cornuniceción entre el procesador y la etapa de
potencia! para este propósito hacemog uso de una interfa¡de periféricos pFogramebles (FPI ) .
segltidarnente explicamos detalladamente el ADC y el Fpr por
setr los cornpon€lnteE de mayor importancia en Ia etapa de
interface.
6.?. INTERFASE DE CONTROL.
5e entiende como interfase el circuito que! se encarga de
manejar Ia comuniceción entre eI microprocesador v eI
munds exterior. Para el microprocesador perifÉricos
exteriores Eon!
- SeFtal
Sefia I
de
de
entrada de velocidad seleccionada
entrada rnarcha - paro
18?
SeFla I
SePta I
de
de
salida para manejo de etapa de potencia
sal ida pare setFfal i¡aciÉn.
Log cornponentes electrónicos qLre hacen parte de este
interfase, asl- corno su furncienamiento particular y €rn sLt
conjuntor EE describe más adelante. sug cc¡mElonentes son¡
InterfaEe de periféricos
üonvergor análogo./digital
Decodif icador de ctratro a
AmpIif icadores de eeffales
programable (PPI El255)
( ADC O8(:r9C )
ocho llneas (74LS138)
( 74LSO4 ) .
6.2.L, Interface de periféricos prograrneblec (ppI BzEs).
El cc¡ntrolador prográrnableg para la adaptación de
perifáricoe que trabajn €rn paralel.o (ppI g?Sg) r eE un
circurito integrado" que Ee pregenta en Llna cápdula con 4e
patitag, ct-rya adecurada prograrnación resuelve Ia adaptación
del sistema de buses de log nicrc:pl-ocesadoreg de rNTEL¡ d
periféricos qLrs trabajan con inforrnación en paralelo, con
palabras de 8, L6 '/ 34 bitE. La Fiqurra ZI murestra laarquitectura interna del PPI asf como las sefteres de
entrada y saLida qLrct Éoporta.
üc:rno E€¡ eprecie en la citada
putertas de entrada/salida en
y C. Las ocho llneas de Ia
figurra, el PPI consta de tresparalelo gue Ee denominan ArE
puerta C se dividen en grupog
PIN CONFIGURATION
t tt^t (
lgg'
tAttA0
ñ¡GI
cfroAI
AC
tct
PIN NAMES
8255 BLOCK DIAGRAM
ro
r-q t-t i tr+ c turra i lr te.lr-n.n ',/ t:c:sn f i cJ r..t r-¡¡ c.i. ¿5n
¡ rA.
) r^r
J rrr| ,^,,;ñi it¡rlo.lorlorlorD.
D,
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,4,r!lr¡tt0lr!t
rca
rcttca
rc0
rcl,cttc¡r00
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15 i c-l ut r-¿r
Ir ori¡cfrotl^t o¡l¡ aut
t:1 ti:i
del .tl3E'15
l0 ,l,r ..,9255 ro
l' tt
Dr -or oArA 0us l¡t.otntctloN^Llnt s:, f ntstT tNrutcs clm stttcrñ0 ntAo tNtufwn rvntrt |NPUIAO, AI ¡onf AoontSSPAt.¡^0 Krnf A tottt¡0 r.¡00 ,!onf 0 fotil?ct.¡c0 POnt c tDttVcc .5 VOLISGND t vo[15
Tornado de: Reviste Española de Eléctronica.
l::! t. n liil !:
191
de cuatro que pueden trabajar combinadamente con las
puertas A y B. trada puerta tiene sLrs caracterlgticas
especfficas, 1o qt.re proporciona una gran flexlbilidad a
este dispositivo.
Internamenten el 8255 responde de cutatro reqistros' tres
de log cnales sÉ dedican a almacenar la inforrnación QLte
entra 6 sale por lae putertas y eI c:trn e realizar las
furnciones de control r FoF lo que recibe el nombre de
REGISTR0 DE CONTROL. La prograrnación desde la UCP de este
rhl timo reqistro. sirve pára conf igurar las purertas v eI
furncionamiento qeneral del FPI.
6.2.1.1. Diagrama de conexionado del PPI. A parte de
las ?4 patitas que eI g?55 destina a soportar las ll"neas
de entrada y salída de laE putertae A.E, y Er Ia misión
de lae reEtantes es Ia sior-riente¡
NR: Seffal qute incJica Lrn cicl.o de escritura eobre el PPI.
RD r Seftal qlre indica Lln ciclo de lectura sobre el PPI .
C5: LLnea destinada pare la gelección
necesariü qLre estÉ activa para qLr€r funcione
de
el
chip.
B?55.
Es
ICI/M¡ Indice si accede a Lrna posición del. rnápa de
entrada/Ealida o de 1a memoria principal
RESET: La activación de
del FPI y la pnesta a
rantrol.. configurando
I as putertas .
egta seFfal significa
cero de los bits del
como entradas a todas
1??
Ia iniciación
registro de
las lfneas de
ACt-At r Selecciona eln cuál
procede a leer oescribir.
(Puerta A), PB (Fuerta B) n
Control.
de los reqigtros del PFI 6Ét
Dichos registros son PA
Ptr (Purerta C) y Registro de
6.2.1.2. Modo¡s de Funcionamiento del PPI. El PPI admite
treE modos diferentes de fnncionamientor eLr€ se denominan
Hodo 0. l"loda L y Modo 3.
l'lüDB {),- Ee la f orrna mág sencil Ia y básica de
compartarniento de lag purertas de E./S. Las 3 putertas
pueden trabajar como entrada o salidar p€rc' sin
posibilidad de disponer de ltneag auxiliareg de control
Fara soportar e1 diálogo con log perífÉricos.
f"lODO 1.- En egte caso EE posible gue las puertas A y B
putedan diálogar con los perifÉricos, actuando lag llneas
de la puerta E como soporte de las sePfales de diálogo.
t93
f{ODCI ?.* Se permite tr"rbajar á la puterta A de fsrrna
bidireccional. o sea!
sal ida de inf orrnación.
plrerta C para establecer
En este modo, la puerta E
1.
qLle pltede acturar corno entrada y
r-rti 1 i ¡ando ciertas 1 lneas de L a
eI diálogo con los periféricos.
puede actuar en rnodo O o en modo
En la Tabla 6 s€l indica la transferencia de información
qLre se produrce entre eI burg de datos del Eigtema y los
regietrog del PFI. de acuerdo con el estado lógico de las
seFfales de csntrol Al, AO, RD, bJR y CS.
La palabra que :ie escribe en eI Reqigtro de Control del
FFI configutra su furncinnamiento y en la Figura ?4 se
presenta la sisión de cada urno de los bits que comFonen
egte registro. Curando el bits de más peso tiene urn 1. el
Registro de Control determina el modo de trabajo de Ias 3
puertas segrltn los restantes bits, En este cado de qure el
bit de más Fesct sea Lrn {llr lns reetantes bits del Registro
de Control se usan pare Eacar 1 o O por las Lfneag de lapuerta C (Figurra ?5).
6.2.1,3. Caracterlstica de funcionamiento del PPI en l.lodo
O. En el t"fodo (:! nc¡ hay sePf a}es de diáloqo cr
intercomunicación de egtados entre eI PPI v los
194
!rl ¡¡ q l. ta a, .rl.r
lIt I/ 'o"ng, \
Eal c r¡ñlala. outrut,
roit II t ltrrult. oulrut
tl nol llil3ilotI pmlll.mll
/ a^on^ \h ronr c rwltlI t ttlrf ia. outrúl
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t. wlrúl¡@l Itlttrü¡,60t4rr . root t
EOt I iltta
c*taot ña¡
.,¡ ..Modc dclinlllon conl.ol word. t , Itlt.¡ct/.c¡Gl control wo.d.
Figlrra 24,
Fi¡ura _]5.
Tomado de:
Falabra de control con D7 = 1.
F ¿r I abr-.r cle cc¡n trol con D'/ = (:) .
Revista Española de Eléctronica.
Al A¡ IÚ wI ct Inpul Oprrrllon llrrrlf0 0 0 I 0 Itorl A -r D¡l¡ 0u¡
0 I 0 o Ito?l 0 -+ Date 0u¡
I 0 0 o PorlC+Drl¡Dv¡
Oulpul Oprnllor (Wrll.,
0 o I 0 o D¡l¡ 0u¡ -t Porl A
0 I I 0 0 Del¡ Dur -t Port 0
I 0 I 0 0 D¡l¡ Du¡ -) Porl C
I I I o 0 D¡l¡ 0u¡ -r Cont¡ol
Di¡el¡l¡ Func,lon
x x x x 't Dotc Du¡ -' ].Sl¡le¡ 0 o lllcarl Condltfon
'l'ab 1¿r' ..A- - üpereiciár= bÁiíi r:l{ 8::-bli ,
Tal¡lo 3-2. 0orlc O¡r,r'.rio¡r of 025S lC
195
A y $o r L L'J c$,nc) (....rn {: r..-r (:J .¡ t,,i .
Eléctronica '
r'l
xoD¡ t |ro^l Al
Fic.¡r-;,r 1:6. Cr¡rrfi.r;urrnc;i.r5n port
Tomado de: Revista Española de
tii^
||tri*l iI r-'
L96
pÉ'riféricos qLre controla ,! c¡LrE se haLlan conectados en sus
purertas. Cada purerta se csnf igurra corno entrada o galida"
mediante la progrernaciÉn del Registro de Control, segútn Ia
Fiqura ?4.
6.2.1,4, Caracterfeticas de Funcion¡miento en el Hodo 1.
Este rnods de trabajo permite el establecimiento de diáIogc:
o comunicación de ltrs perifÉricog con laE puertas A y B.
sotrortando IaE l lneas de La purerta C las sePlales de
diálogo. PEI ernplea corno llneag auxilia,res PC0-Ptr? y FA
uga FC5-PC7. Las llneas de FC no utilisadas en el diáLoqo
pueden actuar como llneas convencionales de E/5. En la
Figura 36 Ee ofrece la canfiglrración de las patitas de1
PPI cutando Ia purerta A y la F actúan como entradae. Las
I f neas FCó y PC7 operan corflo l lneas de sal, ida
convencionalest como consecLrencis asirnismo de Ia adecueda
prograrnáción con Lrn O del bit qute lee corresponde.
En la Figurra ló Ia I lnea de diálogo STB' qLre genera el
periférico sirve pera caFqar en las básculas internas del
PPI el dato qure envla aqnÉI hacia lag purertas A o B. Al
trargarse Lrn dato en las putert-as del FFI r ɀt activa Ia
seFlal IBF qLrel indica quei el buffer de entrada de datoE
está lleno. La UCF explora periódicamente Las llneas IEIF
y cuando alguna está a nivel altor o sea activa. rclconoce
qt.re etn Ia puerta que controla hay Lrn dato disponible. AI
Lq.7
leerse Ia puerta con inf orrn"rc j"ón. se desactiva la l lnea
IBF y tarnbiÉn La STEr qLle estaba rnernorizada o "lacheada".
Fara dotar de mayor velocidad al sistema ge purede hacer
Lrso de las interrupciones, Asl purede generárse. una
petición de interrutpción en eI momento gue eI perifárico
carga Lrn dato en eI FFI. En este caso'' previamente hay
qLr€l poner a 1 la linea de la plrerta C qute actÉra comcl INTE
(PC? o FC4). Asl la puerta AND que provoca la tetición
de interrltpción ( INTR) a Ia UCF se activa cuando IBF está
Fn 1.
En la Figlrra, 27 se muestra la configr-rración de las llneas
del PFI cuando funcionan en l'lodo I y las puertas A '/ E
coroo salidas. También se aprecia la prográrneción de1
Reqistro de Control.. La seffal OBF se activa cuando guteda
l leno el burf fer de la pr-rerta de salidar €s; decir, clrando
UCP escribe urn dato en Ia plrerta que cclrreEponde.
La seFlaf ACF:! proc€ldente del perifÉrico. sirve para
EeFfalar el reconocimiento de la gal ida del dato clrando el
periférico lee la purertar oomeñto en el que siet desactiva
la EeFfal OBF. Finalmente, las llneas INTR Bon lag
petición de i.nterrurpción a la UCP cuando la puerta
dlspone de información ,/ esta ligta para s€lr lelda por el
perif Érico. En el. caso de qurerer avisar mediante
l-99
ort¡ Inu /ou,rut
m¡
||tA
(Al Olock diogrom lor port A.
E¡ol. ltr¡Uf0. OUltul
¡ont nt . lrr¡lrtl. OUf tU¡ .r
Gnout I ilool0. ¡lOO¡ 0l. ,||OD¡ |
. -' -.'¡ I i
control pr-rrt C.
de Eléctronica,
ITANDSITAKING
SIGNI\LS
)trnut
Fiq;tr-rr.r íl'7 .
TomÁdo de:
: . . .i
fiit regisl-rt: rJe
Revista EspaFíola
GOrftñot ütnD
L99
inte*rrurpciónr I la ucFn hay gLrR pmner previamente a 1 laseeFlaleg INTEr ellEr EiE ct:rrespclnden con Lln par de 1Lneas de
Ia purerta c. Ya sÉ ha explicado qLre els posibl.e sacar Lln tc] a (--i por las llneas de la puerta c. con la adecuada
programación del Registro de Control.
En el modo L es factible realirar diversag combinaciones
cclrnor For ejempLor que la puerta A trabaje como entrada y
la puerta B como salida y viceversa.
6.7.1.5. caracterfsticae de Funcionaniento del ppl en
Modo 2. En este ¡nodo sólo puede furncionar la puerta A
aLrnqLre sirnurltáneamente la plrerta B purede hacerlo E'n el
modo tJ o modo 1. En el modo 3la puerta A purede traba-iar
de forma bidireccional. corno entrada y sarida, usando como
llneas autxiliares a 5 de Ia ptrerta C. Las I llneasrestantes de la puerta E pueden futncionar comt: llneas de
E,/S convencionalesr o bien. ccrrno llneag auxiliares de Iapuerta B si trsbaja en rnodo 1.
At actuar la purerta A
indigtintarnente. Lrtili¡a Ia
cltando es salidar € IBF y
petición de interrurpción a
Ia lÍnea IFF o desde Ia OBF.
ccrmo entrada tr salida,g Eeflales de control AÉ1.:. '¡ CIEF
STB cuando es entrada. La
la UCF ourede producirge desde
ltsando lrna purerta OR.
lfrir¡¡¡d luhnonn ir ftr¡Jrrt¡
|lcÍo lirt*r-'
30{}
En Ia Figura 38 se muestra la configuración de las llneas
del FPI .jlrnto a Ia prograrnaciún de su Registro de Control"
cuando FA trebaja en Modo 3r PB en Modo O y las 3 llneaE
de PC l ibres r cc¡rno saL idas.
b.2.1.6. Ejefcicio Báeico de Pruebe pere PPI. Con fines
de pruteba de buen funcionamiento de PPI se configura el
puerto A corno entrada para recibir seflal. proveniente de un
THUI"'IF - SWITCH y por el reci.be sePtal BCD. el puerto C se
configura como salida y tiene conectadas sus salidas a
dicrdog lurminosos eue indicarán el estado de los diferentes
pines (PCú - PC7). Tanto el PA como FE trabajan en modo
ü, en eI proqrarna se emplea Ia tÉcnica del FOLLING que
congiEte en un programa de laso cerrado eI cual está
viendo quá Eefital de entrada existe en PA v la saca por PC.
Un detalle de interés se refiere a Ia salida del pr-rerto E
a los diodos lutrninosos. clrando por PC se saca un dato ser
"lachea" dicha inforrnación hasta qLre ncr se reciba otra
nueva r por 1o tanto €rn el ejercicio. los diodog
pennanecerán cc:n la mÍsrna información hasta que no se
cambien pt:r el THUMB - SWITCH. Segr-tidamente se
proporciona el prograrna con comentarios destinados a eeta
prureba.
¡T¡r
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.. ., c¡ilttiot i9tD!, 0t ot 0¡ 0, Dl or
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FÍgur,a 28. ton'l'igurr¿rción l'lorJo
rlrt A - ltr¡o,roourñr?l¡oif|-tttiotaorxrufl
1f
corttrotr tro¡0
Dr Or Or Or D¡ Ot 0t Oa
Tomado de: Revista Espafiola de ElÉctrcrnitra.
2ü2
6.2.2. Convergor Análogo/Digitat (ADC O8O?C). Et
convertidc:r AD. tambien denami"nado "ADcrr. constiturye elnúcleo central, de un sistema de adqurisición de datos. sr-r
fltnción es 1a transforrnar Lrna seFlal continuamente en eltiernpo en una sucesión univoca de unos y cel-otsr ts decir.en inf ormación binaria. usr-ralmente eerá necesarioacondicionar la seFfal de entrada a aplicar al ADc. bien
E€la atenurando (] bien sEla amplificando. En ocaEiones.
debido a 1a naturale¡a de Ies seflales a digital iu ar tdeberán utilizarge circuitos de mureetreo especiales deltipo "trác and hold,' y/e ,'sample and hold,',
6.2.2. I . Fundarnentos de la convereión A/D. podemos
estudÍar eI funcionamiento de un ADtr genári.co mediante un
ADc ideal de únicamente s bits. La precisión intrinsecadeI proceso de convergión depende precisamente del. nÉtmero
(n) de bit del convertidor. Para n=r es posible gelnerar
ocho comtrinaciones binarias r €s decir. los núrmerog
comprendidos entre ooo y 111. mientras que con n=4 bittendremog 1ó cornbinaciones binarias y asl sLrcesivamente.
Para el ADC que estamos congiderando (3 bit), Ia Figura Zg
muestra las variaciones de la serfal de entrada analógica(eje X)r mientras que en el eje y ee tabulan log varoreE
digitales produrcidos por la conversión. Vemos pLres! qLrgr
Lrn convertidor de eeta natutraleea no tiene otro objeto
'¿(J,íV'
e93
Figurra 29.
t¡i ts .
I ornado de:
Cutrv¿r
Revista
3r8 v2 5r8 ttlENTRAOA ANALOGICA
de'L,ranEferenci¿r Éc1 FA Lrn É\DC irJet;rl
Espafrola de Eléctronica.
rjt¡ *i
204
qu€ el de medir la sePfal der entrada de car¡cterlstica
frascionaria y base decimal y atribuirle un valor entero
de base binaria. Para efectuar esta operacÍÉn de
converEión de una función continlra en otra discontiñuá. es
neceg,aris establecer unoÉ intervalos de validez. giendo el
intervalo en qLre se sitúra en Lrn ingtante dado el valor de
La tensión de entrada. el glte determina en forma unlvoca
el número binario generado por el ADü. Se puede pLr€fs.
ahora. dedurcir por inducción. qLle exiete una evidente
relación entre el nrlmero de bit del convertidor v la
precisión de la lectlrra. En efecto. cuanto mayor eea el
n{rmero de bit de Lrn convertidor máe elevada será sLl
resolurciónr ya qLre rnayor será el nrlrnero de los pequeFfos
intervalos de la egcala de valores de entrada. En el
lLmite, es decirr para rtnrt tendiendo aI inf inito. Lrn ADC
tendrfa ltn error de convergión nurlo, ya qLre cada intervalo
serla de natltrale¡e inf initesimal.
La ampliturd de cada intervalo de conversián eg constante r/
está en su punto medio intereectada por la recta que
repr*senta la función de transferencia de utn ADc ideal de
infinitos bit de resolr-rción. De la comparación de lag
caracterlsticas ideal y real de la figura 29, sel dedutce
que Lrn convertidor real funciona de forma óptima cuando el
valor nominal cuantificado corresponde al punto medio del
interval.o de validea para el código de galida determinado"
?(:)3
de' moda qute Ia variación de la seFlal de entrada desde un
escalón a gLl antecedente o consecuente. produce una
diferencia de un bit en el valor de galide. Dicho de otro
modo, la amplitud ideal de cada intervalo debe ger de t,,á
LSF a izqr-rierda y derecha del valor curantif icado nominal.
Si un determinado intervalo s€t hace demasiado ancho o
demaeiado egtrecho. será casi segLrro qLre no ge obtendrá a
la salida el código corrector ya qLr€r la seftal de entrada
quredará atributlda al intervalo precedente o al siguriente"
eiendo la conversión en egte ceso alineal.
6.2.2.?.I. Regolución. Egte tÉrmino expresa la
variación (incrernento o decremento) de tensión necesari.a
perá modif icar el valor del bit de rnenar peso (LSB). para
un convertidor c(]n saLida codificada en binaria es válída
Ia relación siquientel
FEResolurción 4 ---€ É 1 LSB
?ñ
6.2.2.2. Parámetros
convertidoree ADC.
Siendo lrnrr eI número de bit
es eI valor fondo rscáIa del
TÉrmino¡ que car¡cterLzan a los
de1 convertidor
convertidor.
(1)
YFE
?()6
Fara Lln convertidor con salida BCD. Ia regolución Ei€!
obtiene sustituyendo e1 denominadgr de 1a expresión (1)
por l(-td r giendo rrdrr eI n'merortde d'cadal .
6.2.2.?.2. No linealidad. EE la degviación surf rida por
Ia caracterlstica de transferencia real respecto á la
ideal, Se expreg;a por la siquiente relación:
NL = VNu
Siendo ( VNu ) 1a desviaci ' n elo el. peor cago
(Ve,e) eI valor fondo eecala del convertidor.
á.2.2.2.3. No linealid¡d diferencial. Este término
especifica la diferencia entre el código real generado por
un determinado nivel. de entrada y eI que le corresponderfa
idealmente pára e} miEmo nivel. Si La no linealidad
diferenciar es inferior a 1 LsB. la curva de trangferencia
será monotónica.
6.2.2.2.4. Monetonicidad. Exigte monotonicidad cuando urn
aurmento en la tensión de entrada lleva asociado un aumento
del valor digital de la gal.ida.
6,2.2.2.3. Tiempo de converEión. Es aquel necegario pará
asociar un valor diqital estable a Ia salida del
2fl7
convertidor" con el va1or de la tensión analógica aplicada
á la entrada.
á.2.2.2.6. Error de cuantificecfón. Debido a eue Lrn
convertidor real posee Lrna resolución f lnita. se produce
Lrn cierto nargen de incertidr-rmbre en cualquier proceso de
diqital iaaci&n y gLre eE igr-tal a la semisuma del intervalo
de conversión (nivel analógico entre dos escaloneg de lagráfica de transferencia ideal ).
6 .2.2.2,7 . Precisl.ón .
transf erencia. el clral
de ganancia. "offset"
linealidad diferencial "
de funcionamiento,
Determina el error máximo de
viene dado como gume de los e'rrores
" linealidad de transferencia ./ no
dentro del rnargen de temperatlrra
6.2.2.5. convergión ADC con técnicas de no integración.
6'2.2.3.1. De aproximación suce¡¡iva. El convertidordigital analógico (DAC) r pilctado por un ogcilador a
crietal y baj o el ctrntrol de Lrn circuito lógico
secuencial, genera Lrn patrón de tengión comen¡ando por el.
dlgito máE significativo. Si egte digito. una ver
convertido en valor analógico. eg¡ superior a la tensíón de
en trada r e I cornparador genere una seff a I que perm i teretener dícho val.or. si la diferenciá er inferiorr EE
?(]8
decir, el patrón generado internarnente es sutrerior a Ia
tensión á medirr Fl camparadgr bascurla, generando Lrna
seFfal qLre impide la retención de dicho valar y fuer¡a el
circuj.to de control a generar Lrn nLlevo patrón de valor
infericr. De forrna Eucesivar se van reteniendo y
rechasando valores hasta qLle eI patrón interno ha
generado un valor de tenEión 1o sr-tficientemente próximo a1
valor a rnedir. para que Eu diferencia qutede comprendida en
Ltn intervalo de l lmitee def inidos r Fc:F el doble del valor
de la resolurción del DAC interno. dividida pc:r dos
( t',á L.sB ) .
En la Figura 3(¡ Ee esqLlematizan con más detal te los
diferentes bloques de un ADC integrado tfpico. EI DAC
interno debe Eer del mismo núrmero de bit qt.te los de1 dato
binaris que se desee obtener a la salida, EI DAC se
excita con Lln reqíetro de aproximaciones Elrcegivas (SAR) !
constituldo en Ia práctica por Lrn contador accionado r¡or
Lln reloj externo y cLlya salida es Lrn dato binario cuyo
valor está controlado por el estado del comparador (como
en la figurra). curando se acti.va la converEión, accionando
la adecuada geffal de control. el sAR produce una serie de
códigos binarios. los curaLeg gon transferidoe al DAC.
Vearnos con Lrn ejemplo le mecánica de
i lugtrada Én el diagrama en árbol de
gLl
la
funcionamiento,
Figura 31 y en
.sALroA A¡|AIOC|C
//DELO^C I
tHrcro oEcoNvEnSloN
sus 0E D ros
A LA CPU
DiaqFarna
'Esqlrema. dr¡ principio
Fiijutra 30 "
V?>VO+C.lvr < VO +Cr0
e99
:dei
cJe utna. e.Lapa. de.. rnr-.tEt.-:'Lr-r,..lr;,
¡\Il/
v-.
de bloques
;..
Figt-tra ¿f1..
;.r_qte¡¡c{,ctn .
f,.lq.r"tr;¡¡ '. ?-.
To¡nado de¡
Diargr'.amgr cJ.e! Érrtrr:rl
Revista Española de
u! pr aprc,)rim¿lción.
E1 éctronica.
¿10
donde se ha supuesto que eL SAR es de 4 bit. Definiremoe
Én primer lurgar la tengión de entrada como Ve y la
generada por el DAC como Vd y fijaremos lag sigurj.entes
condicionee de funcionamiento deI comparador:
1
()
Ve :. Vd
Ve *i Vd
D}}}}
DDD
f,a
Siendo C el estado de la galida del comparador.
Para un nivel de Ia sePtal de entrada Ve. ec¡uivalente al
valor binario 0111. obtendremos la gerie de corntraraciones
remarcadas E'n Ia citada Figura 5?. Et valor infcial del
DAc viene ajr-rstado por Et sAR a la mitad de la tensión
fonde escal.a del. convertidor digital
clecir. al núrmero binario 10r:,C!.
- analógico r €!S
El valc:r gernerado *l f inal izar Ia clrarta comparaci6n se
aproxima al valar real dentro de t ,á LSB' bloqueándose eI
SAR con el {rLtimo dato transferido at DAE. Esta queda tror
tanto disponible en el circuito ,'cerojo" y representa eI
código binario prodncido por Ia conversión.
El bloque indicado en la lrtea de trazoe en
detal la en la Figura 51 y consiste rn
la
Ltn
Figura 3O Ée
multiplexor
¿11
analúgico y una etapa de rnLrestreo y retención (Sample E¿
Hold). Esta úrltima tÍene una importancia futndamental sln
Lrn circurito de adouisición analósica: teniendo en cuenta
el funcionamiento de un ADC. la seFfal analóqica de entrada
debe ser rigurosarnente estable o por lo menos no debe
suf rir oscilacioneg surperiores a t 'á LSB dutrante todo el
tiempo de conversión. Si sucediera esto, Ia convereión no
f inal i¡arla nunca ya qLre el SAR ncr l legarla r'¡Lrnca r
excitanda al DAC" a generar Lrn patrón de tensión
eqltivalente aI valor de la tensión de entrada.
La tÉcnica trara eliminar eI citado inconveniente es
sirnple: basta memorizar el valor instantáneo de la tengión
de entrada a Ia entrada en un condenEador¡ Ia carc¡a de
égte (C) se prodnce cerrando eI interrutptor SW dutrante urn
cierto perlodo de tiernpo. Reabriendo SW eI valor de la
tensión en ü se monitorira por eI "buffer" B y purede ser
aplicade al ADC. De este rnodo el ADC puede efectltar le
converslón de ltn valor rnornentáneamente estable.
6.2.2.S.2. De rampá lineal. DoE rnagnitudes f áciles de
dieitalizar strn el tiempo y la frecuencia. La técnica de
rernpa L ineaI consigte esencialmente Ern uti l izar Lrn
conversor de tensión á tiempo, La Figura 33 iluetra Lrn
diagrama de bloques simplificado de Lrn circutito de
conversión utilirando dicho principio. El corazón del
'lt I 1:
213,
,.-.1
. ctocK
a)
I
frigurra- ..Jr5.
l.+.S.1t-o -.:+.
Tomado de:
- - lENsroit 0E E|¡tRAt¡a
. Co¡yert.id.c¡r'.. cle -.rnmBa.: 1l,nfi,a 1 .
- Fltrr.cicn,ñlqireo.Lo c{e .puter j:a .
Revista Espafiola de Eléctrcnica.
t1f,
EiÉitÉm,$ ln constitr-rye le rtsrnpá lineal en sf rnirnsma. lacutal varLa entre +v y -V volt. EEtaE tensioner son lasgLre limitan er marqen de medida del convertidor. La
saI ida del generador de rarnpa se conectan a sendog
camparadores, log curales cambian de estado Eu salida en
curento E€r produce une condición de iqualdad en ELrs
tárminales de entrada. Agl, el comparador denominado "de
entrada". en la Figura 33r cotrlpáFá la rampa de tensión con
eI nivel a medir. rnientras que el comparador de Faso por
cero. cambia de estado curando ta rampa alcanza eIpotencial de ma6a.
LaE salidas de log dog comparadores están conectadas a laspurertas de control del oscilador local. las cualeg a sLt
ver gobiernan a Lrne puerta interna de1 oaciladorr eLr€r
tiene por rnisión permitir o prohibir el paeo de la seftal
de1 oEcilador hacia el bloque contador. Durante eI
intervalo de tiernpo en qr-re dicha puerta perrnanece abierta.
el contador acumutLa cuentes aI ritmo de Ia frecuencia det
oscilador locaI. Véage Figurra .54.
6.2,?.3.3. De rernpe escalonada. El diagrama de bloqure
simplificado de esta técnica de conversión se muestra en
la Figura 35. El DAtr está piloteado por la salida digitat
de Lrn contador el cual e sLr v€rz eE incrementado por losimpuLsos de un oscilador, Al comien¡o de una secuencia de
I'
; Fiq.utra 35.
I {3PFa l:-.fqn .
Tomado de:
el.{j'l
.?i*Sram*e .de bloques ,d_grI conve.rtidor:
Revigta Espaf,íola de ElÉctronica.
AMPI.IFICADORESENTruN
rJei r'*lnlp;I
215
medida sl contador se ajaLrsta a cerü mediante el circuitode contral ióqico. De eEte modn eI DAC genera una tengión
de salida cero" qutedando la misrna aplicada al comparador.
EI siquiente Feso de gecuencÍa consisteen la apertura de
la puerta del contadorn de forma que Éste comience a
acurnutlar cnentas '/ el convertidor digital anarógicog€rnElre a 5u vet Ltna tensión de ealida equivalente alnúrnero binario alrnancenado en eI contador. La rarnFa
continlrará aLrrnentando" hasta gue el comparador de estado
al alcanrar la rampa de tenEión el mismo valor absolr-tto
qLre la tensión de entrada. como la salida del cornparador
gobierna la puerta del contador, éste detiene su contaje,quedando el valor digitalÍzado de la seftal de entrada
disponible en un registro " latch" r para Eu posterior
tratamiento bien see por Lrn circurito de viEualieación de
Lrn voltfmetro digital, bien pclr Ia cpu de un sistema de
adqlrisición de datos.
6.2,2.4. Convereión ADC con técni.cas de integración.
6 -2.2.4. L. De tensión en f recuencia. La tácnica de
convergión €rn frecurencia fue ltno de log primeros métodos
r-rtilizados para integrar una seftal de entrada. La Fior_rra
36 mLrestra un diagrama simptificado de la misma.
i :'elÉ
coilrnoL PERIOOOINIEGRACION
Fic¡urar 36. Corrvu.r"{:i.dor- ten$.i-úr'l/'l'rr¡ctterrcia.
Tomado de: Revista Españo}" A" Eléctronica-
?L7
La tensiún de entrada provc¡ce Lrna circlrlación de corrientea través de Rl ,l hecia el nudo gumador de un amprificadoroperacional. Esta corriente carga el condeneador cl v
provoca una degviación del. valor de salida del A.CI, sí La
tensión de entrada es positiva. la direcci.ón de estecambio en la galida ErE eln dirección neqativa.
5i eeta tensión perrnanetre constante. la tensién en lasalida crece linealmente haEta gLle se alcan¡a el valor -v.En egte pnnto el comparador cambía de estado disparando eI
generador de impulsos que inyecta una corriente eI A.o.,tendiente a regtablecer lag condiciones iniciales de
equilibrior rs decir una
terrninal cle salida del A.O.
tensión de O voltios en el
El procÉBo rJescrito continrla repitiéndoee y de eete modo
obtenfdremos eln la salida del ampl,if icador una seFfal en
forme de diente de sierra. si le eeFfal de entrada fuerade val.or doble. obtendrlámclÉ a la galida un núrmero de
diente de sierra doble qLre en e1 caso anterior.coincidente con cada Llno de Ios dientes de gierra
generadoe 6e produce un purleo en la puerta de control.Egtoa purlsos pueden entrar a Lrn contador reversible cuando
la puerta esta abierta. Eeta apertura marca el inicio de
un ciclo de medida durante el cural el contador totali¡a elndrmero de impulsos generadoe.
?18
La tÉcnica de conversión en frecurencia está limitada en st-r
exactiturd por Ia precisión con que E¡e elirnina la carga del
condengador cl y por la Linealidad det A.0. de entrada. elcnal a ru ver limita Ia frecuencia má>:ima de medÍda y como
conseclrencia 1e regolución pará uná verocidad de medida
determinada.
6.2.2.4.2. De interpolación integración. Una variante
de log métodos de conversión tensión frecuencia la
constituye e1 sisterna de interpolación -integración. Su
obj etivo Ers consegutir Lrn aumento en Ia velocidad de
conversión. Los bits máe significativos :i€¡ obtienen a
travég de lrna conversión corno la descrita en eI atrartads
anterior. Log rnenos signif icativoci se obtienen de la
carga residual remanente en Cl al final del perlodo de
integración.
6.?.?.4.3. Integro potenciomátrica. Este método
constiturye Lrna combinación de las tácnicas de no
integración ,/ de Las de integración. tonsigte en generer
LrnR iensión interna de valor preciso y compararla con Ia
sefÍal de entrada, de modo parecido a lag medidag de
tensión diferencialeg.
cada medición egtá cornpnesta por dos perf.odos de muestreo.
En la primera rnuegtra sÉ realiza una simple conversión de
?1?
tensión a frecuencia con tres diqitos de resolución más un
dlqito de sobrerango (caso de convertidores en BCD). Los
rest-rltados de esta primera muegtra scl trangfieren a
contÍnlración a Lrn DAC, generándose conselcLrentemente Lrna
tensión analógica eqr-tivalente qlre es comparada con latenEión de entrada. La entrada del convertidor de
frecuencia eE ahora ta diferencia entre la primera mrtestray 1a tensión de entrada. El ci-rcuito de controltransfiere esta segunda muestra a Los regietros de losdf gitos rnenos signÍf icativoE,
Este convertidor presenta diversag ventajas sobre losanterioreg. entre las cuales podemos destacar una mayor
precisión a iqural resolr-rci6n del converti dor v/F y Lrna
apreciable mejora en Ia velocidad (lecturag por s€rELrndo).
6.2-2-4 '4 - De doble rampa. La Figlrra 37 muestra un
diagrama de blaques sirnplificado de egta tÉcnice. En
ruqar de cgnvertir le tengión Ein frecuenc.ia como en ros
cest3s anteriores. aqlri s€r convierte en tiempo. La Figr_rra
38 purede darnos urna idea del proceso.
La tensión de entrada ge conecta a Lrn inteErador medi.ante
Lrn conmuttador Eil . dnrante el perlodo de integración. en eIcual cl s€! carga a Lrn ritmo que depende del valor de Rl y
|onüm & lhi¡rtfl[ li|tilrra
., r{
z,z,g
DEIECTOR DE
cEIroY l-06l(^DE CONIROL
INT€GRAOOÍI
'Figúra '57. Ct:¡ú-órIiuoi de
Tornado de¡ Revista EsPañoIa
dobler ráfltpe.
de Eléctronica.
Pentooo oElNf E6nAcloN
-.fiir.¡ura ¿i.s. Furncionemisrntc¡ de utn 9:onverti.clcrr'- det.. r:Jat:r1r¡
r¿rmpEl,
Tsrnado de: Revi=ta Españo1a de Eléctronica'
?"1
del valor de la tensión dep entrada. Al finali¡ar sln
perlodo de integración " el csndensador posee Llna carsaproporcional al valor de la tengión de entrada. En una
sequrnda fage del proceso, sl canecta una tensión de
referencla a Ia entrada det integrador. Esta referencraes siempre de polaridad opueeta e la tengión de entrada.
descargandoEe en consecuencia cl de forrna lineal. Al
inicio de la descarga se abre la plterta del oecilador.transfiriÉndose impurleos a un contador durante la
descarga de cl. AI finalizar la migma sel cierra laplrerta" deteniéndose 1a cl.renta de impuIEos. si la tenElón
de eintrada es dsb1e. cl s;e cargará doblemente rápido y
aI Eer Ia tensión de referencia del rnisrno valor¡ rI ritmo
de descarga también gerá conEtante. cctn lo qure el tiempo
de dlrración de la misma será doble.
3r2
f$ALLPUBLICI SCIFTIdARE DE F'RUEFA FARA EL FROYECTO DE GRADO. FRESENTADO¡POR! ROBINSON CARDONA O. Y WILSON FUENTES M.
IFRNGRAI'IA FARA PRUEBA DE ENTRADA/SALIDA EMPLEANDO ELICONVEftSOR A,/D ADCC}BIJ?
lEste Froqrama" esta destinado. para la adqr-risicion de datosianaloqos" a traves del convergor A/D, los cuales son lleva-idos a la PFI 8255 a traves del burs de datos y posteriorrnenteicolocadoe fuera de estar flEdiante el purerto C.
DEFSEG ZEROSEG " START*t)H
SEG ZEROSEGZERCI: Jl"lF IIAIN
DEFSEG I'IA IN5E6. START=IJlOOHSE6 I4AINSEG
f"lAIN: FIVI A.9()H ¡Definicion de la palabra de ccln*¡ trol que define La FPI 8?55
OUT 43HLl: l'lvl A"(:t7H lFalabra qr-te def ine el canal de
ientrada a sier procesadoOUT sOH l5alida que define el inicio de
ide 1a conversionl',lvl A, ?gH
TII",IHII MVI E.()FsHLOOFI r DCR B
JNZ LOOF1DCR AJNZ T I I"IEIIN 5üHOUT 4?H lPelabra que define la salida de
i fo" datos convertidos r á traves¡ del plrerto C
JHP LIEND
7. CONCLUSITINES
desde un principio,. nuegtrt: objetivo era
Lrn regulador de velocidad para motoreg
Csmo se planteó
el de congtrurir
trifásicos de
microprocessdor.
indncc.ión. controlado BoF un
Todes los objetivos planteados sé
lograron, la tarjeta microprocegadora. baEada en la CPU
8CI85 de INTEL, EE ajugtó correctamente a nueetras
necesidades de manejo de todo eI gistema. Esta tarjeta
junto a la furente y La de interface 6e cosntruyeron ct:n
baee en eI standar de fabricación eláctrico v rnecánico
PRCILCIG 56, Io cual permitiá darLe mucha funcionalidad a
todo eI sisterna.
La concepciórr de los círcuitos impresosr s€ realiaó
asistida pc:r computador al igual que eI desarrol lo del
soffware rnediante el simulador deI microporcesador gue sie
r-rtilieó,
Desde ltn principior sÉ desarrollarón strffwars de pruteba.
para la revisión una e suned de las etapas del proyecto"
con los cuales se fuerón reali:ando los ajutstes
pertinentes.
¡t4
Es de anotari qt-re sin la a./urda de herramientas tanto de
Eoffware cÉmcr de hardware con qLre r€r contaron pera eldesarroL lo de eEte proyecto r eiEtFÍá rnLry dif ici I Eu
ej ecutciÉn , Serla importante qLre aI estutdiante Eln
rnL crütrorcesadores . se I e dotara de todas egtesherrarnientag s '/ se norrnali=ará ei. desarrolLo de proyectos
en er área de electrónica. cc:n standars universalmente
r-ttilirados y asl- Iog proyectos tendrfan más oportutnidadeg
de sier aplicados ó compatibles con la tecnologfa qr_re ya
existe en Ia industria.
En cnanto a
concluir que
indicada para
qLre !
la
La
eI
etapa de potencia (inversor) podemos
tÉcnica de control por pWH es Ia más
control de los rnotores de inducción ya
1. El factor de notencia
unided r yá qlre nt: existe
corriente y 1a de voltaje.
del inversor es cercantr e
Lrn deefa.se entre Ia onda
la
de
2. Existe un solo modulo de potenica (inversor) a ca¡nbio
del control con ra tÉcnica AVI qlte debe u''aF dos (a)
rnodurlos de potencia (rectif icado e oinversor).
3. Los f iltrtrs (capacitores) son muchos más peqlreFfos en
loE controles por PWM. mientras en los controles por AVI
son bastentes rebustos y sLr cálcurlo complicado.
4. Se purede controlar motores de
mlrchag pérdidae por calentarniento
y máqlrinas,
2?5
pontencia grandes sin
eln loE Eemicondurctereg
2?6
B IBL IO6RAF IA
ANÉULO.. Usateguri José l'la. Revista Espaftola de EIectrónicaNo, 403. Barcelona. 1988. p. 15, 43 - 4ó.
CIARCIA, Steve. Constrlrya una microcornpLrtadora basada enel 28t1. Fyte Bc¡ol.;s,/Hc6raw - Hi I I . 1?84. USA. p. 1*?ü.
EDDSBRCIUBHT Paul F. Microcomputer Interfacing with the8?53 PFI Chip. Elacksourg. L979. USA. p. 40 - 75.
NATIONAL SEI'IICONDUCTIIR CORFORATICIN. Cmos Logic Databook.1998. USA. p.3.ó - 3.2?5,
PRADESrParcerisa JosÉ l"la. Revista EspaPloIa de ElectrónicaNo. 394. Edicioneg técnicas Rede S.A, Barcelona.1987. p. 5é - 61.
SCHLJLZ. Reinhard. Furentes de Alirnentaci'ón Regurladas.l"apelurs¡, t?71, p. 7 14, 19 - 21" 75 - 78.
TEXAS INSTRUMENS INCORPORATED. The TTL Datebook, First.USA. L573, p. 64 - 66, 1üó - lú7.
TOl'iHEIl'l. M, S.mi crEprclcesadores.74, 1ü{l - 1L13, 1üá
227
Fundamentos de 1osHilI. USA. 1?85. p.7?,- ?5?.
Roger L.lfc6raw -
1t)B r ?3{l
2,zfr
AüIEXO 1
7P)l{¿¡onallfr Semiconductor .. .1 ,..1
MM54HCU04/MM74HCU04 Hex Inverter ,: r
General DescrlptionThoso inv€rl€rs utilize advanced s¡l¡con-galo GMOS lech-nology lo 6chl6ve op€rating speeds similar to LS-TTL galerwith lho low power consumplion of slandard CMOS Inle-gr¡tod chc-trils.
Tho MMSaHCUO¿¿UUZ¡HCUO¿ ls an unbuffered Inverter¡It has high noise immunlty and the ability to ddve t5 LS.TTLloads. Th€ 54HCU/74HCU logic family ls lunctlonally aswoll as pin-out compat¡bte wlth lhe standard 5,|LS/71LS
loglc lamily. All Inpuls are protectod lrom damage duó toslalic dlscharge by hternál diode clamps lo V6g andgrolnd.
Features¡ Typlcsl propagallon dolay:7 nsr Frnoul ol 15 LS-TTL loadsr Qulosconl powor consumptlon: l0 pA marlmum at
toom tompefaluroI Low Input cursnl: I ¡rA maximum
Connection and Schematic Diagrams
Duehln-Llnr Packag.VI AI Y¡
ArYr.A¡tvlAtYtoroTop Vlcw
Order Numbcr MMSaHCU0a. or MMTaHCU0¿|.
'Pb¡!o bot hto Soctbn t, Appcftür D ld .v.thbttt ol y.rtoo¡ pmt|g. lt9.r.
¿. .l
ÍuFt5zt6-l
fUFtú1cÉ-2
.2,29
\bsolute Maximum Batingsp.rores r áz):Mllltary/Aero3pacc apeclltbd devlcer ara rcqulrcd,
ontacl lhc Natlonal Semlconduclor Sahs Offlca/lllrlbütor! lor avallablllty and apcclflcaüonr.upply Voliage (Vsc)
C Input Voltage (V¡¡)
C Output Voltage (VsU1)
lamp Diode Cunent (l¡¡, lg¡)C Output Cunen[ per pin (19U1)
C V66 or GND Gurrent, p€r pin (lCC¡
iorago Tompofature Range (TS1C) -65.0 to + lsCC)wer Dissipalion (PD)(Nole 9)S.O. Package onlynd Temp. (Ij (Soldering 10 oeconds)
; /.' Operating Conditionst¡iln
Supply Voltage (V66) 2
DC Inpul or OuFut Voltsge 0MH,vow)
Operating Tomp. Fange (T¡)
-0.5 io +7.0V. -1.5 to V66+ l.SV
-0.5 lo V6s+0.5V¡ t20mA
i25 mA
f50mA
600mW,5OOmW..26(rC
MMTlHCUMMslHCU
-,10-55
Mar Unlh6V
v66 v
+85 .C
+125 .C
tC Electrical Characterlst¡cs (Noro 1)
a 13 Ablolulr Maxlmüt Rrtlngs üc tho3c yrhF! bq/ord wt{ch damrga b tha at¡dca ma, ocqr.a 2: Unlor¡ olhoillra sp€cllLd rf vollrgot Ía tolormcd to grqÍtd.r $ Pilc?Dl3lb¡llrn lonrpor¡lúo do6lin0-plarllc'W'prc¡egc -12 nW¡C foor C5.C lo C5.C;ilrmtc,.f,p¡clúga -,lA mw/.C kffi lOo.C to t?5,C¡ 'l: Ftr r powor supplt ol 5V i l0!g lho wdst crtr dlplrt voltege! (voH, rnd Vod occ|r ld ltc rl ¡1.5v, thus thr a.Sv vrhrs 3hürd bo wod whon dosl¡.rrlhl! supply.w-ortl ctso VH rnd v|t. occur tt V66- 5.5y .t¡ a.tv rcspocttvely. (lhc V¡ v¡l¡. ¡l CSv b !.eiv.l tha rürt c¡r. lüklec ctrront (|fi, bo Íúoccü lor CMOS rl th. h¡ghü voilrgo .nd 90 th. 6.OV y¡hr.r rhorH b. útad,
nbol Parsmeter Condltlon¡ vccTr-25'C . 7{HCU
Tr= -10lo t5'C51HCU
TA- -55 to 125'C Unll
Tvp Guaranlc¡d Llmlt¡Minimum Higlt LevelInpul Voltagó
2.OV
4.5V6.0v
1.7
3.64.0
1.7
3.6¡f.8
1.7
3.64.8
vV
vMaximum Low Lovollnpul Vollago
2.OV¡1,5V
6.0v
0.30.01.1
0.30.8t.1
0.30.8l.l
vvV
Minimum High LevelOulput Voltage
vr¡l=Vrtlleurl<20,rA 2.OV
1.5V6.0v
2.O,{.5
6.0
1.8
4.05.5
1.8
4.05.5
1.0
4.05.5
vV
v
vtH=GNDItsurl<4.omA,Iteurl<5.2 mA
¿f,5V
6.0v1.25.7
3.985.,f0
3.845.34
9.75.2
vv
Maximum LorY L€v€lOulput Voltag€
vr¡l-vtxllourl<zo pn 2.0v
4.5V
6.0v
000
0.20.5
0.5
0.20.50.5
o.20.5
0,5
vvv
Vr¡r=vcc
Iteurl<o.o mA
Itsurl<7.0 mA1,5V
6.0vo.20.2
0.26o.26
0.330.33
0.1
0.4vv
Maximum InpulCurrsnl
V¡¡-V66orGND 6.0v r0.l t t.0 t 1.0 yA
Maximum QuiescenlSupply Current
V¡¡-V6g or GNOl6w=0pA
6.0v 2,O 20 ¡10 pA
?34
\C Ef ectrical Characteristlcs v66arr¡, r¡=25.c, c¡- 15 pp, r,-rr-0 nr -:' - t'iSymb.o¡ P!ramGler Condltlon. Tvp
Gu¡¡antscdLlmlt
Unlt¡
lp¡¡, lpLH Maxlmum PropagalionDelay
7 13 n8
'h ¡: CpO dolorminat th€ no lord dymmlc powcr conümpüoG PO - CpO VCCI I + bC VOO and Úr. no lord d'r||nÍc G|rr.nl cmr¡ñ|Piloq tS - C¡O VCC t + bO
yplcal Appllcations
rt >> llcrccr
FIGURE l. Gryrtal Orclllator
tC EleCtfiCal ChafaCtgfiStiCS vcc-2.0Vro6.0V,Cs-50pF,r,-tt-6ns(unressorherwtsospec¡ried)
,mbol Pa¡amelef Condlllonr vccTr-25'C 7lHCU
T¡- -{0 lo t5.CsaHCU
T¡ - - 55 lo 125'C UnltrTvp GuarrnlcGd Llmltt
lput Maxlmum PropagalionDelay
2.0v,1.5V
6.0v
499.9
8.4
82t611
103
21
18
120
21
20
nsns
n3
lrxt Maximum Oulpul Ris€and FallTlme
2.0v4.5V6.0v
30I7
7515
13
95t9t6
fr02219
nsnsns
Power DissipationCapacitance (Note 5)
(pet gale) 00 pF
Maxlmum InpulCaoacilance
I t5 15 t5 pF
FICUFE 3. Schmllt Tr¡gg.r
e31AHEXO 2
TPANational'dÚ4semiconductorMMS4HC1 3B/MM74HCl 38 .'3-to-B Line Decoder .
Generat DescriptionThis decoder ulilizes advanced silicon'gate CMOS lechnol'ogy, and ls well suitod to memory address docoding or dalarouting applicalions. The chcuit fealures high nolse lmmunl'ly and low po$rer 'consumptlon usually sssocialed wilhCMOS ckcuitry, yol h6i spoods comparablo to low power
Schotlky TTL loglc.
The MM54HC138/MM74HC138 has 3 binary select Inpuls(A, B, and C), lf lhe devlce is enabled these lnpuls deter'mino wh¡ch ons of lho elght normally high outputs wiil go
low. Two aclive low and one aclive high enables (G1, GliAand 6áE) are provided lo €aso lho cascading of decoders.
li.),:)
The dec!d€r'! outpuls can drlve 10 low power Schollky TTL
equlvalent loads, and are luncllonally and pln sguivalont lo
the 54LSl38/74LS13s. All Inputs ero protocted lrom dam'
. age due to ltalic dlscharge by diodes lo V6g and ground'
'..Features¡ Typlcsl propagallon delaY:20 ns
r Wde power cupplY range: 2V-6Vr Low qulascent curont 80 pA maximum (74HO Sedes)
r Low lnput cur€n[ I pA maxlmum
r Fanoul of '10 LS-TTL loads
Connection and Logic Diagrams
'DuaFln-Llne PackagoDtrAOUI'UII
¡¡l¡3I lrr¡utot iltf
TL/F/5t20-l
Order Number MM54HC138'or MM74HC138'
'Ploaso loot Into Soclion 8, Appondlx D lorrvlilrbll¡ly ol vüloü! p!ct!90 tyPot.
Truth Table
'Ci¡-GzA+GzB|l-ftgh lcvd, l-[m lcv.l. X-don'l c¡r.
Input3 OulputrEnab¡e Select
ct GZ' c8A YO YI Y2 Y3 Y4 Y5 Y6 Y7
XHLXHLHLHLHLHLHLHLHL
xxxxxxLLLLLHLHLLHHHLLHLHHHLHHH
HHHHHHHHHHHHHHHHLHHHHHHHHLHHHHHHI{HLHHHHHHHHLHHHHHHHHLHHHHHHHHLHHHHHI{HHLHHHHHHHHL
?,3z,
iolute Maximum Ratings (Nores | &2)lltary/Aerospace rpecllled devlce¡ are requlred,.rct ths l,¡allonal Semlconduclor Sahr Offlce/'bulor! lor avallablllly ¡nd lpeclflcallon!. . :
Operatlng Conditions'3 .fdÜ'Mln Mar'
..SuppfyVollage(Vcd. . t2 6..' DGlnputorOulpulvollage 0 ' VCC -
(vu'vour)
.OperollngTcmp,Faqe(fj'.' i',MM74HCMM54HC
Unlt¡..Vr. v:
.'c,'c
nsnsns
ty Voltage (V66)
pul Vollago (VlH)
utput Voltage (Veu¡)
r Oiode Cunenl {l¡6, 19¡)
ulput Currenl, per pin (19U1)
;6 or GND Current, pe¡ pln (lCC)
r Dissipat¡on (Po) . ..,ro 3)l. Packago only
Temp. (T¡) (Soldering 10 seconds)
-0.51o +7.0V
-,|.6 loV66+ 1,5V
-0.5 toV6s*0.5V'120 mA
*25 mA
t5()mA
600 mW500 mW
260.C
-10 +85' -55 ,. +125
ge Temperalure Range (f976) -65'C lo + ÍSOC
Inpul Rlso or Fall Tlm€s '(h t) Vcc-2.ov ¡ ' 1000 ¡ '
.. Vcc-1.sv ir 5ooVCC-6.0V.: .: ... ¡{00
:,.,
Electrical Characteristics (Noro 4t
Paramelsr Condlllon¡ vccTr-25'c .. 7¿lHC :
Trl -40 to 85'c5{HC
TA = - 55 to 125'c Unltl
Tvp Gurnntsld Llmlt!
Minimum High LevelInpul Vollago
2.0v1.5V6.0v
1.5
3,15,4.2
1.5
3.154.2
f.53.151.2
VVV
Maximum Low Levellnpul Vollage"
2.0v4.5V
6,0v
0.51.35
1.8
0.51.35
l.g
0.51.35
1.8
VV
V
Mlnimum Hígh Level
Oulput Voltage
V¡¡-V¡¡orV¡¡;Iteu¡lszo ¡¡l 2.0v
4.5V6.0v
2.O'¿f.5
6.0
l.s1.15.9
1.9
4,15.0
1.9
4.4
5.9
vvV
V¡¡-V¡¡¡ of V¡¡
Itsurl<a.o mA
llo,,tl<5.2 mA4.5V6.0v
: 4,25.7
3.985.48
3.045.34
3.7' 5.2
V
V
Maximum Low LevelOutput Voltage
V¡¡-V¡¡ or V¡¡.,
Iteurlr20,rA 2.0v4.5V
6.0v
0t0'0
0.1
0.1
0..|
0.1
0..¡
0.1
0.1
0.1
0.1
VvV
V¡¡ - V¡¡1 or V¡¡
Iteurl<4.0 mA
Iteurl<5.2 mA1.5V6.0v
o.2o.2.'
0.260.26
0.330.33
0.40.4
Vv
Maximum InpulCunenl
V¡¡ -V66 or GNO 6.0v t0.f t1.0 *1.0 . ¡rA
Maximum OuiescenlSupply Currenl
V¡¡- Vsc or GNDlsur=oPA
6.0v 8.0 80 160 ¡rA
Abtotulo M¡rlmum Rltin$ ara lho3o vrhrt b€yord wt¡ch drmego lo tha d¡dc. Ír¡t occü.Unlor3 othá$i3o spe¡l¡od ¡l vollrgo3 Íc rofercmad lo grorrnd
. Pows Or3brllon l.nper|tw! dorstlno - plsrüc "N" pack.gc: -12 mW/"C lroír 65'é |o Cs'q csln{c'!" p|ct!gr: -12 nW/"C lrom IO(rC lo l25.o.
Fd ¡ powcr luppv ot 5V t 10tg lho w3t crtc oulFrl voftlg€s IVOH, and VOL, ocat lor HC ¡l a.sv. Th$ lhr a.w ydwl lhould b. used whon úo3¡gnineI rupply, Worst cn!ó VH lnd V|r occw rl Vcc- 5.5V ¡rú,1.5V rolpoc$yoly. (Tha Vnr vrlr .l 5.w lr l,05v.l Th. worll crr. L.k.gc cürrnt (tN. ho rrid:u lor CMOS at lho hlghü wltrgo ¡nd ro lh. 0.0V vrtuor rhodd bc u!od.
ñil3 ro ¿wf¡nlly tostod rt 2ota ol Vcc. Thc ¡bov. VlL .pcclficrtlon {l0!. ol VCCI nlt b. ¡nplfiú{od ño l¡tü lhan Ol. CY'tl.
¿33
AC Electrical Characteristics vs6-5v,¡^-2rc, c¡- 15 p¡, t-tr-o n¡'i 14. I
Symbo¡ Prramollf Condltlon¡ TvpGu¡ranllad
LlmllUnlt¡
lpu Maximum PropagalionDelay, Binary Select loany Oulput
t8 25 o3
lpxL Maximum PropagalionDelay, ginary Selecl lo any or¡lptlt
26 35 n!
IPHL' IPLH Maximum PropagallonDelay, Gf to any Oulpul
18 26 nt
tpxt Maximum PropagationDelaydiAor6áE toOutpul
23 30 n3
lpt¡ Maxlmum Propagation
DolaydlAor62E loOulput
10, 25 n3
AC Electrical Characteristlcs
ol¡ 63 Cpo dotoñ{mr th. m lord dynsmlcpoÍcrcomuñ?l¡on, Po-C?ovcC t+bcV6o¡ud lh mlod qn¡rdcgr¡t.ntcorr!|nryl¡on,ls'qovcclf tD
CIf l Cal Unaf aGtg f l St¡ CS C¡ = !Q pp, Ir r ¡t - 6 nl (unless olhorwiso
iymbol Paramotor Condlllonr vccTr-25'C
TaHCTr- -10 lo 05'C
51HCTr- -55 lo 125'C Unlt
Tvp Gulranlccd Llmllr
LH Maximum PropagalionDelay Binary Selecl toany Outpul Low lo High
2.0v4.5V6.0v
7515
t3
'150
3026
t093832
224,15
38
nt
n¡
nl
HL Maximum Propagation
Delay Binary Select to any
Output High to Low
2.0v¡0,5V
6.0v
1fi)2017
20040
34
2525043
298
6051
nl
nt
nt
'¡¡, tpLH Maximum Propagalion
Delay Gl to anyOutput
2.0v4.5V6.0v
t515
13
1503026
't89
38
,s2
2244538
N
n¡
nl
{L Maximum PropagalionDelaydfAorG26toOutput
2.0v¡f.5V
6.0v
822822
1759530
2211137
2615244
nl
nt
nl
.H Maximum PropagationDelay 6lA or GZE to
Oulpul
2.0v¡f.5V
6.0v
7515
13
15030
26
1893832
22445
30
n!
¡lnl
.H, llxt Output Riso andFall Time
2.OV
4.5V6.0v
30I7
7515
f3
0519
t6
tf02219
¡t0l
nt
t Maximum InpulCapacilance
0 10 10 t0 ú
o Powor DissipaüonCapacilance
(Nole 5) 75 ü
e34ANEXO 3
YFANational'úsemiconductorM M 5 4 H C 24 4 | MM7 4HC244 z'Octal TRI-STATE@ Buffer
¡
General DescriptionThese TFI-STATE bullers ulilize advanced silicon'gel€CMOS technology and are general purpose high sPeed non'Inverting bullers. Thpy possess hlgh ddve curent oulputswhlch enable high sp€od operatlon even whon ddvlng largebus capacilances, These circuils achieve speeds compsra-.ble to low power Schotlky devlces, vrhile r€tain¡ng lho ad' ,vanlago of CMOS circuilry, Le., high noise immunity, andlow power consumption. All lhr€o devices have a lanoul ol15 LS-TTL €quival€nl inpuls.
The MM54HC244|MM74HC214 ls a non-lnverling bulferand has lwo active low enables (1G and 2G). Each snabl€independenlly controls 4 buflers. This device does not heveSchmiü lrigg€r ¡nputs.
All lnputs are proi€cted from damage duo to llal¡c dis-charge by diodes to Vcc and ground.
ur
, Featuresr Typlcal propagalion delaY: 14 ns
r TRI€TATE oulpul! for connec¡lon lo system busor
¡ Wlde power lupply rango: 2-6Vr Low qulescent ¡upply cwont: 00 pA (71 Sedes)
r Outpul currenl: 6 mA
Connection Diagram
vss 26
Truth Table
Dual-ln-L¡nG Packagr
tYl 2Al lYz 2A3 tYt 2A2 IY¿I 2AT
tG tAl 2Y4 lA2 zYJ lA3 212 tA4 2Yl GHO
Top Ylcw
Ordcr Numbe¡ MMstlHC2a4' or Mll74HC2¡f{''Ploilo loot hlo Socüon c, Applr|dr O lq ¡v¡ilrbflty ol vrdoui p.ck|gr tt?ü.
fl./Fr5it2r-r
'HC211
rG IA 1Y 26 2A 2Y
L
L
H
H
L
H
LH
L
H
zz
L
L
H
H
L
H
LH
L
H
zz
H - hlgh hv.l. L - lor hrvcl. Z - lrCft k|ped¡nc.
e35
lbsolute Maximum Ratings (Nores I & 2)Hllltary/Aerospace specllled dsylco! ¡rc requlred,
Dnlacl lhe Natlonal Somlcondüclor Saler Ofllcc/lslrlbuloru lor ¡vallablllty rnd rpoclllc¡ilont.
Operating Condition":, .r,'-.i
supptyvotrage (vccl 1" uát
DC lnpul orOulp{ltvdtago 0 VcC(Vn, Vour)
Operallng Temp. Fange (f¡)
UnllrvV
'c'c
rypfyVoltage (V66)
C Input Vollago (V¡¡f
0Output Vollage (VsUl)
amp Diod€ Curont (l¡¡, lg¡flOulput Current, per pin (lgiJ¡)) V66 or GNO CrJlrent, per pin (166)
-0.5 to +7.0V
- 1.5 to V66 * 1.5V
-0.5 loV¡6+0.5Vt20 mA
*35 mA
t70 mA
600 mW500 mW
260C
MM71HCMM51HC
Input Rlre or Fatl Timer :
(L, lil Vcc-2.oVVcc-1'5Vv@-6'ov
-40 +85-55 +125
l0ü,500100
n3nsnsorage Temperature Range (Tg¡s) -65.C to + ISOC
ilor Diss¡palíon (Po) .
(Nole 3lS.O, Package onlyad Temperalure (T¡)
lSoldering 10 seconds)
C Electrical Characteristics (Noro,r)
rbol Parameter Condltlonr vccTr-2fc 7¡lHC
Tr * - 10 to 85'C5{HC
Tr= -55 lo 125'C UnlltTvp Guaranleed Llmlt!
Minimum High LevelInput Voltage
2.0v,1,5V
6.0v
1.5
3.154.2
f.53,f 51.2
f.53.151.2
vVv
Maximum Low LevelInpul Voltage"
2.OV4.5V6.0v
0.51.35
i.s
0.5r.35f.8
0.51.35 !
1.8
Vv
Minimum High LevelOutpul Voltage
V¡¡= V¡¡ or V¡¡
Iteurl<20 pA 2.OV
4.5V8.0v
2.O
4.56.0
1.9
4.15.S
1.9
4.15,9
1.9
4.4
5.9
vVV
V¡¡-V¡¡ orV¡¡It6url<6.0 mA
Itsurl<7.s mA
¡f.5V
6.0v1.2
5.73.905.48
3.845.34
3.7
5.2
VVV
Max¡mum Low LevelOulpul Voltags
V¡¡ - V¡¡ or V¡¡
Iteurl< 20 ¡¡A 2.0v,1.5V
6.0v
0.0
0
0.,|
0.1
0.f
0.1
0.1
0.1
0.1
0.1
0.1
vVv
V¡¡ = V¡¡ or V¡¡
Itsu¡lso.o mA
Itourl<7.0 mA1.sv6.0v
o.2o.2
0.26o.26
0.330.33
0.¿l
0.4Vv
Maximum InputCurront
V¡¡-V66 or GND 6.0v r0.l * 1.0 t 1.0 ¡rA
Maximum TRI-STATEOulpul LsakagsCurronl
V¡¡ - V¡¡1, or V¡¡VqtJT-VCCoTGNDG=Vu
6.0V r0.5 t5 tt0 ¡tA
Maximum QuiesconlSupply Current
V¡H*Vcc or GNDlqu¡-0 pA
6.0v 8.O 80 160 - ¡rA
l: Abroluto Marknum Ratingr Ío thoso yahrar bolord wh¡ch d¡rug. to lha d.vlca m¡y oocrr,t Unlo33 olhorül3o rfrociliod dl volt0gor ¡ro roldoncod lo erourxl.¡: Pouq Oiss¡palim lsmporllwo ds¡thtg - phsllc "N" prcl.g.: - 12 nwt fori 05'C to C5!: ct!ñtc ,,J, prct.gc: - tA mw/.C lrom l0OC to |AS.C.¡: Fd I powor supply of 5V t lO% lho wdtt ca3a dlpul Ettrgor (VOH, and VOC, ffi ld ¡lC ¡t a.SV. tlxr! thc ¡1.3V yafuot shouh bo usod whrn do3lgn¡ngN3 supply. wotst caso V¡¡ and V¡1 @cw !t vcc - 5.5V ¡nd a.!V rupccltwly. (lñr V¡ v¡hr rt 5.5V lr 3.85v., Tlú wrl c!r. tortrge cwcnt ltx¡, l6i rndEM lc CMOS sl lho hlghd voll¡ge and so rh. LO/ yrlu.¡ shdrd b. urd.. ¡trilt rt cüBntly lotlld ¡t zot¡ of Vcc, Tho ¡bov. V[ ¡prdÍcrlbn (3O* of V6t lti br krptm.nt.d no htr thrn Ol. CY'SS. i
2,36
tC Ef ectrical Characteristics uus¡xc¿sruMt4*cz4q ',i. ,,,.., ,''!cc-5V, T¡-25.C, tr-ll=6 ns
Symbol Parameler ' Condlllon¡ fvp Gu¡¡anleedLlmll
Unll¡
lpxt' lpu .Maximum PropagalionOelay
Cl - ,f5 PF l¡0 20 ns
lpzx' lpzt MaximumEnable Delayto Acl¡vs Output
fu-lkoCr- - ,15 PF
17 2g n3
lp¡¿' IPLZ Maxinium bisable Delayhom Activo Outpul
Rl-1knQ - sPF
t5 25 ns
\C EleCtfical Chafactef¡st¡cs vcc-2.0v-6.0v, e_-s0 pF, tr* l¡-6 ¡, qun'"ss othoru¡so spocitiodl
¡mbol P¡rameter Condltlon¡ vccTr-25'c 7¡lHC
Ta- -40 to 05'C54HC
Tr= -55 to t25'C Unfu
Tvp Guaranteed Llmlts
¡¡, llLH Cl=50 PFCl= 150 pF
2.OV
2.0v58
83Ir5r65
145208
171
246n¡
nl
Cl-50 PF
Q= 150 PF
¡f.5V
4.5Vt417
29:gg
.2942
g4
49nt
nt
cl:50 pF
Cr= l50 pF6.0v6,0v
10
l12028
2535
2942
n¡
nl
:H' tpzL Maximum Oulpul EnableTime
Ru:1 kn
2.OV
2.OV
75t(x)
150
200189
252224298
nl
nt
Cu-50 PFCr-- 150 pF
C¡=50 pF
Cl=15opF4.5V
4.5V
15
30
30
4038
50
45
60
nl
ff
Cl-5oPFQ= 150 pF
6.0v6.0v
l317
26
34
3243
38
5l0t
ltt
¡¿, lpLz Maximum Outpul DisableTime
Rl= 1 knQ--50 PF
2.0v4.5V
6.0v
75
15
13
150
30
26
109
38
32
22445
38
0t
nl
nt
.H' ITHL Maximum Oulput
Fise and FallTime2.0v4.5V6.0v
60
12
t0
75
15
13
90
t8t5
nl
fit
¡t
o Power OissipationCapacilance (Nole 5)
(per buffer)G=VrxG=Vt
12
50
.¡
It
rl Maximum lnpulCapac¡lanco
5 t0 t0 10 .a
ruT Maximum OutpulCapacilanco
t0 20 20 20 ú
ota 6: CpO deterrdna¡ tho no losd dymnic pows comumplion. PO - CbO VCC¿ I + bC VCO and tha nO bld dtrañrlc qrrront consumptlon. lS - CpO VCC I r b
e3?AHE'IO 4
Ti9lNational'/ldsemiconductorMM54HC 245A|MM74HC245A ='-?;- (',
Octal TRI-STATE@ Transceiver
General DescriptlonThls TBI-STATE bidhectlonal buffer ulil¡z€s advanced sllh
con-gato CMOS lochnology, and ls Intended lor lwo'wayasynchronous communlcalion belween data bu3e!. ll hsrhigh drive curronl oulpuls whlch enable hlgh spood opora'llon even when drivlng large bus capacilancss. This clrcultpossossos ths low Power consumPtlon and hlgh nolse 14'munily usually assoclatsd with CMOS chcuitry' yel has
¡peeds comparablo to low power Schotlky TTL ckrults'
This devlce has an acthe low enable Input G and a diroctlonconlrol inpul, DtR, When DIR ls high, data flows kom lhe Ainputs to tho B outputs, When DIR is low, data llows from
lhe B lnputs lo lhe A oulpuls. The MM5'|HC2¡|5A/MM74HC245A lransfets lrue data from ono bus lo tho olh'9r,
Thls device can drlve up to 15 LS'TTL Loads, and doos nol
havo Schmltt trlgger lnpuls' Alt Inputs aro protocled lrom
damago due lo ¡latlc dlscharge by dlodes to V6g and
ground.
'Features¡ Typlcal propagatlon delaY: 13 nrr WUe power supply ¡ange: 2-6Vr Low qulescenl clront 80 pA maxlmum (74 HG)
r TBI-STATE outputs lor connection lo bus or¡enlod
syrt€m!r High oulput drlve: 0 mA (minlmum)
r Samo as tho'645
Connection D¡agram
Truth Table
ToP Ylcw
' Order Number MM54HC245A' or MM7|HC245A'
'Plársr bok Inlo Srctbn f. ApFndr O tú rvafrrb5lt of vrrbu¡ pacttea Itptl'
ControlInputr Operrtlon
DIRG
LLLHHX
B dala lo A bus
A data to I buslsolat¡on
H - tfghbnl.t - lot|.v¡[X - ]r.l.y¡nl
il.rF15rct-l
e38
Absolute Maxlmum Ratlngs (NoteeI &2)
ll t¡lllttry/Asro!pacr rpoclflcd d.vlc'r lrc rcqulrcd'
*nrr.t i¡. Nailonal bomlconduclor Salo¡ Olllcc/U¡lflbutor! for ¡Y¡¡ltb¡llty rnd !p!clllclllont'$npty Voltage (Vcc) ' -0'5 to # 7'0V
DC tnput Voltage DIR and G plns (V¡¡) . - 1'5 to V66* 1'5V
DG Input/Output Voltago (V¡¡, Vqu) -0'5 to V66+ 0'5V
Operatlng Condltlon 8''-'-"'''" / :
Mln Mrr Unll¡gupplyVoltage(V6fl 2 6 V
DC Input o OutPut Voltago
(Vn, Vow) 0 V6s V
Ormp Diode Cunenl (l6P)
DCOulput Current, Por Pln (lo'ur)
OCVsc or GND Currenl, Per Pln (lccl
Slofrgo Tomperaturc Range (T519)
Porver DissiPalion (P9)
lNote 3)
S.O. Package onlY
lordTemp. (Tj (Soldodng 10 soconds)
DC Electrlcal Characterlstlcs
*20 mA
t35 mA
t70 mA
-65'Cto +15üC
6o()mW500 mW
26(rc
:
(Nole ¡{)
Operallng TemP. Rsnge (tA)
MM71HC
MM51HC
Input Flbe/FallTlmos(h t) Vcc-2.ov
vcc-4'5vvcc-6'0v
-40 + 85 'c-55, ... +125 'c
1000 ns
500 ns¿f00 ng
ffi wilc1r drnt' lo lh. d.vlc. nry ocat'
¡otr ¡: Ur{ott olhortltc rprclflod rll volhgot rr' r'lortncod lo gtound'
not. t: powof orttprtton tcmporrturc dcr¡ing - pr¡¡tlc "t{" p.cl¡gt: - t¿ mwfc ttoltr 65'c lo S5.ci c'r¡m¡c'!" prct'gri - t 2 mw'c ftoú ioüc lo | 2
Io|| |: Fo| r powor !t,pp|y o| 5v i ro'. ho mr¡l crlo otj|put vo|1rgc| (vofi..r'|d voL} occl' 'or
Hc rt ¡|.5v. Tltl.ttho |.5v vr|Uot thot,d bo utod whon do!|g
r|t¡|Nttuppty'wof'tc¡¡oVnr¡n¿vrr.oclrriivcc-s.sú.,,¿r.iv'.'p*w"ry'üi.v"'.t,,'.r¡.rv¡o'r3v.|Th.wofrlc|t.|ortrg.c|'fon|f|N.|cc.üri*i" íi'ó[¡os tt tlr ¡üirer voltig¡ and ¡o th' 6'ov v'h'rr thot'ld b'.u!'tt'
,.vf, tmtt¡ lro cürcnlty terroo rt eor lt v66. Th. rbor. v[ rp.dtlc¡tio.r l3ot6) ol vcc, wil b. fnplom.ntcd no lrtlr lh'n ol' cY'oe' o - v|L' '
lJmbol Prrlmglof condltlonr vccTr-2s'c TfHC
Tr- -10 lo C5'C
51HC
T¡- -55 to 125'C Ul
Tvp Ouar!nl.ed L¡mlt!
Y¡1 Minimum High Level InPul
Voltago
2.0v4.5V8.0v
1.5
3,151.2
1.5
3.151.2
't.5
3.1s4.2
Y¡ Maximum Low Levol lnPul
Voltage"
2.0v¡1.5V
6,0v
0.51.35
1.8
0.51.351.8
0.5r.351.0
Ygr Minimum High Lovel OutPul
Voltage
V¡¡=V¡¡ orV¡¡
Itourl<zo ¡¡l 2,0v4,5V6,0v
2.0¿0.5
6.0
1.9
1,45.9
1.9
1.45.9
1.9 '
4.1
5.9
V¡¡-V¡¡ orV¡¡
Itourl<o.o m¡llornl<7.8 mA
1.5V6.0v
1,2
5,7
3.985.,18
3.845,3,f
3.7
5.2
Y6 Maximum Low Level OulPut
Voltago
V¡¡-V¡¡ orV¡¡
Iteurl<20 pA 2.0v¡1.5V
6.0v
000
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
V¡¡=V¡¡ orV¡¡It6urlro.o mA
Itourl<z.a mA
,{.5V
6.0v0.2o.2
0.200.26
0.s30.33
0.¡l0.4
l¡ Input LoakageCunont (6 and DIR)
Vrn-Vcc to GND 0.0v t0.1 r 1.0 :t 1,0
b¡ Maxlmum TRI'STATE OutPul
Loakage Curront
vour- vcc or GND
Enable G - V¡¡0,ov *05 t 5.0 *to
tc Maxlmum Qulesconl SUPPIY VtH-Vcc or GND
lour - 0 ,¡A
6,0v 8.0 80 t60
e39
\C Electrical Characteristics v66= g!, r¡-25.c, r,= r,=5 n, 1!. -. :/ ;''iiSymbol ParamGlor Condltlon¡ Tvp
GuarsnlGadLlmlt
Unlt!
Maximum Propagation Delay Gl - ,15 pF 12 17 nt
lpzn' lpzl Maxlmum Output.Enablo Time Rl-tmCl-15pF
21 35 nt
lPHz' lPLz Maximum Oulpul Disable Time Rt -'1 knCl = 5PF
10 25 nt
\C Electrical Character¡st¡cs = 2.0V lo 6.0V, G¡= 50 pF, lr- t - 6 ns (unlsss olhorwiso specil¡odl
fmbol Pa¡amGler Condlt¡on! Y,""T¡-25'C TaHC
Tr= -l0lo 85'C5¡lHC
Tr: -55 to 125'G Unl[
Tvp Guaranlecd Llmll!
H
Maximum Propagation Dolay cl - 50PFCu = 15oPF
2.0v2.0v
3l11
0095
1t3116
135
128¡!n!
cl=5oPFCl = 15oPF
4.5V¡f.5V
13
17
t822
232A
2733
nl
nl
Ct - SoPFCr- - 150 PF
6.0v6.0v
1l11
15
19
19
22328
nt
nt
H' Maximum Oulput EnableTime
Rr =fkfl2.0v2.0v
71
8l190
210240900
285360
filn!
Q = soPFCr- - l50pF
Cl=5oPFGl = 150 PF
¡1.5V
¡1.5V2631
38¡18
4860
5772
fit
nt
Cl - SoPF
Cr = f50oF6,0v6.0v
21
25924l
'41
5l48
61
lllnl
z, Maximum Oulpul DisabloTlme
RL-fknC¡ - 60pF
2.0v1.5V6.0v
3920t8
f352723
169g1
29
20s41
34
nl
nt
n!
{' ITHL Output Rise and FallTime Cr-=50 PF 2.0v4.5V6.0v
2065
6012
10
75
t5f3
9018
t5
0l
nt
nl
Pow€r Diss¡palionCapacitance (Note 5)
G=VrG=Vln
505
fpf
Maximum Inpul Capacitanco 5 t0 t0 f0 tr
'OUTMaximum Inpul/OutputCapacilance, A or B
15 20 20 20 ú
lr 5¡ C?o dol€rdno! lh. no lord dtnrmlc poryor co¡suílPtioG Po-Cpo VcC t+lcc Vcc..r|d lha no lod.tÍ|.íic cür.nl conrrflrptlor, ts-Cmvccl+la
lrrü$ff tubn¡no ü ffirlhF lt¡nrr
zl|g
Logic Diagram ':, -l
Af
A7
At
A5
Al
At
AI
fuFlEtG/l-z
?4LfiHEXO 5
Tp}NatiOnali ir''4'{Ásemiconducbr
M M 54 H CT 37 3 | MM 74H CT373TRI-STATE@ Octal D-Type LatchM M 5 4 H CT 37 4 | MM74HCT374TRI-STATE Octal D-Type Flip-Flop
General DescriptionThe MM54HCT373/MM74HCT373 octal O-lype lalchss andMM54HCT374/MM74HCT37,| Octal D-lype lllp llops ad-vanced silicon-gale CMOS technology, which proüdes lheInherent benefits of low power consumption and wlde power
supply rango. but are LS-TTL input and output characlorisllcü pin-oul compatible. The TRI-STATE oulpuls are capableof driving 15 LS-TTL loads, All Inpuls aro Proloctod fromdamage due to slatic dlscharge by lnternal dlodes lo V66and ground.
When the MM54HCT373/MM74HCT373 LATCH ENABLEInput is high, lho O outputs will follow lhe D lnputs. Whenthe LATCH. ENABLE goes low, dala at tho D lnpuls will barelained at th6 outpuls until LATCH ENABLE relurns hlghagain. When a high logic level ls applied to lhe OUTPUTCONTROL input, all oulputs go to I high lmpodanc€ slate,regardless ol what signals ars present at tho olher lnputs8nd tho stat€ ol tho storage €lemenls.
The MM54HCT371|MM74HCT374 aro posltivo odgo lrlg'gered llip-flops. Oata at lho D Inputs, mooting lho sotup andhold lime roquiromenls, are lranslor¡sd lo the O outpuls on
positlve golng lransltlon! ol the CLOCK (CK) Inpul. Whon a
hlgh loglc level ls applied to th€ OUTPUT CONTROL (OC)
lnput, all outputs go to a hlgh lmpedance slalo, rogardl€ssof what slgnals are presenl at lhe olhor Inputs and lhe slalsol lho slorage slemenls.
MMSIHCT/MM74HCT deüces are Intendod lo Inlorlaco bo'lween TTL and NMOS componenls and standard GMOS
devhes. These partt aro also plug ln replacemenls lor LS'TTL dgücos and can be u¡ed lo reduce power consumplionIn exlrllng deslgnr.
Featuresr TTL Input cha¡acterlslic compalible
r Typlcel propagation delay:20 ns
r Low Input cunonl: I pA maximumr Low quioscenl currenl: 80 pA malimumr Compeliblo wilh bus-or¡€nt€d systems
r Output drlvo capabil¡iy: 15 LS-TTL loads
Connection DlagramDual-ln-Llnc P¡ck¡gs
ToP Vlew
'HC373Order Number MM5¡|HCT373' or MM74HCT!?3'
Top V¡ew
'HC374Order Number MM54HCT37I' or MM7¡|HCT37¡['
'Plcrt. look lnto S.cf¡m S, App.rdn( D fd rv|[¡blIty ol vüloü¡ P.ckrg. iw.t.
fLtFt33/,r-1
242
Operating Conditions 4Absolute Maximum Ratings (Nor6s I & 2)
lf Mllltary/Aerolpace ¡peclfled devlce¡ sre rcqulred,contact tho NatlonaS Semlconduclor Sala¡ Offlcc/Dlrlrlbutor! for avallablllty rnd lpcclflcrt¡onr.
Mln¡[.5
0
- I rltiMax5.5
vccSupply Vollage (V6¿)
DC Input Vollage (V¡¡)
OC Outpul Vollago (Vourl
Clamp Diode Curent (l¡¡, 19¡)
DG Oulput Currenl, per pin (lour)
DC Vs6 or GND Curronl, per pin (lCCl
-0.5 lo + 7.0V ,
-l.5toV6s+1.5V.-0.5 to Vsc+ O.SV
t20mAt3imA*70m4
600 mW5OO mW
260c "
Supply Voltage (V69)'DC
Inpul or Oulput Voll¡96(vn' vour)
Operating Temp. Hange (f¡)MMT4HCTMMS4HCT
lnput Bise or FallTlme3(hlr)
-¿10 + 05
-55 +125
500
Storage Temperature Range ([9¡6) -65'C to + f seO
Power Dissipalion (Pp)(Nole 3)S.O. Package only
Lead Temp. (Trj (Soldeilng 10 s€conds)
DC Electrical Characteristics vcc-5v t 1o% (unless olhorwls€ spocirlsd)
Symbol Parameter CondltlontT¡-25'c 7lHCT
Ta - -¡10 to 05'C54HCT
Ta= -55 to 125'C
Tvp Guaranlced Llmltr
vrx Minimum High LevelInput Vollags
2.0 2.O 2.0
vru Maximum Low LeY€l
Inpul Voltage
0.0' '0.0 0.8
VoH Minimum High LevelOulput Vollage
V¡¡ - V¡¡ or V¡¡
llerr¡l=20 pA
lburl=6.0 mA, Vcc=¿.svlbrnl-7.2 mA, V66=5.5V
v6s4.2
5,7
V66-0.13.98¡1,98
V6s-0.13,84
4.84
V66-0.f3.7
4.7
vol Maximum Low Level
Voltage
V¡¡-V¡¡ orV¡¡lbull-20 pA
lbull = 6.0 mA, Vcc - 4.5V
lburl=z.z mA, Vcc=5.5V
0
0.2
0.2
0..|
0.260.26
0.1
0.33
0.33
0..l
0.4
0,1
IrN Maximum lnputCurr€nt
V¡¡=V6gorGND,Vrp or Vrr
*0..| t 1.0 * 1.0
loz Maximum TFI-STATEOulput LeakagsCurront
V6g1'V66 or GNDEnable - Vrx or VIL
*0.5 t5.0 nt0
lgc Maximum Ouiesc€nlSupply Curront
VtH-Vcc or GNDlour= 0 pA
8.0 80 r60
Vrru - 2.4V or 0.5V (Nole ¡f) 1.0 t.3 1.5
Nolc l: AbsoMo Motknm RotkEr ato ¡hore vsluot botond ttilch dtmga lo lha dúica mry occ[.l¡olr 2: Untosr otho$lio rpoclllod olt Yoltooot rro toldorcod lo or@trd.
l¡ot.¡: pilüOlsrlprtlontomporrtweddrtlno-plrttlc"N"p¡ct.oo: -12mW/"Clrom65'Cloo5.C:cdar||c'.J"p¡c¡ogo: -12mw/'Cliom IOOCI(
Not! a: Moaswod pot pln. A¡ othorr tiod lo V66 or groutd.
243
ACElectrical Characteristics MMs¡Hcrszs/MM74Hcrg7o't "'aa'rt-l .'
Vcc-S.ov, tr=t-0 ns TA=25'C (unless othenrise specitleQ
Symbol Prramctof condltlonr Tvp GuaranlcadLlmlt Unltt
tpxt' lpu Maxlmum Propagation DelayData lo Oulput
Q-a5 PF 18 25 n3
tpxt' lptH Maximum Propagation DelayLatch Enable to Oulput
Q-a5 PF 21 30 ns
lpzn' lpzt Maximum Enable Propagatlon DoleyControl lo Outpul
CL-,15 PFRr- .| kO
20 28 nt
lpxz' lpu Maximum Disable P¡opagalion DelayControl lo Oulpul
ct- 5 PFHr -l kO
t8 25 n3
l9¡ Minimum Clock Pulse Wldlh 16 ns
lg Minimum Salup Time Data lo Clock 5 ns
l¡ Minimum Hold Time Clock to Data 10 ns
%, tr= ¡,= 6 ns (unless olhemiso speciliedl
Iot. t: Cao dotrmkro¡ tho m to¡d dymn{c powd conlur{|tbn PO - C?o VCC¿ t + lcc VOC. rnd lh. m bad dyilmlc cüront cmlumpllon. ls - C
V¡g | + 19¿,
Truth Table'313
Outpulconlrol
LE Data373
Oulput
L
LLH
H
HLX
H
LxX
H
L
Osz
't71OutpulGontrol
Clock DataOutpul(374)
LL
L
H
ttLX
H
L
xx
H-L
Osz
H - h¡ghlsvot.L - lowldol H - Hlghlrvcl.L - Lo!flLovcl
Oo - lovol ol dlf[rl boldo rloady-tt¡ta hpul condtlom X - Don't Crtcw8! ollebllthod. t - ffrnrltlm lrom low,lo.l{eh
Z - high kDpodanca Z - H¡gh knp.dlncc lteltq - fho levol ot lho outPüt betor. slordy rl¡lo InÉrl condit
wara.thbllthrd.
AC Electrical character¡st¡cs MM5,rHcr373/MM7¡tHcr373
=5.0V 110%, tr=tr=6 ns
Symbol Parameler Condltlon¡Tl-25'c 74HCT
T¡ : - ¿10 lo 85'C54HCT
Tr- -sS to 125.C u
Tvp Güar8nteed Llmlls
hr'lnH Maximum PropagationDelay Dala to Output
G¡- s0 pFCr- 1 50 PF
2230
3040
3750
4560
hr' lplx Maximum Propagation D€layLatch Enable to output
Cl= 5o PFCl- l5o PF
25s2
3545
4456
5368
lp¡n lpzt Maximum Enable PropagalionDelay Control lo Oulput
Gl- 5o PFQ-'150 PFRr-1 kO
2130
30'40 3750
4560
h¿'hu Maximum Disable PropagalionDelay Control to Outpul
Cl= 50 PFBr- 1 ko
21 30 s7 45
ll¡t' lrtx Maximum Output Riseand Fall Time
Q.-50pF I 12 15 18
l¡ Minimum Clock Pulse Width 16 20 24
Minimum Setup Time Dala lo Clock 5 6 I
t{ Minimum Hold Timo Clock lo Dala f0 13 20
crH Maximum Inpui Capacitanco 10 10 10
cwr Maximum Oulput Capacitancs 20 20 20
C?0 Power Dissipation Capacitanco (Note 5) OC-VccOC=GND
552
844
AC Ef ectrical Characteristics MMs4Hcra7¡r/MMrncr37,f 4-- \ l')Vcc- 5,0V, trr tr
= 6 ns TA r 25'C (unless olherwls€ spocil¡od)
AC Electrical Characteristics MMslHcrsT4/MMz¡tHcrs74
No¡. 5: CpO dolerndnor lha rc lord pflar coflarírpllon PD-CPO VCC l+ bC VCO and tha m load drn¡mlc q¡r.ñl conlmplim, 13 - Cpg Vgo l+ kc.
Symbol P!r!mctor Condlllon¡ TvpGuaranlged
LlmltUnltt
lurx Maxlmum Clock Froquoncy 50 30 MH¿
lpHL' lpLH Maxlmum Propagollon Ooltyto Oulpul
Ct-,16 PF 20 x2 nt
lpzx' tpzu Maxlmum Enable Propagalion Delay
Conlrol lo Oulput
Cl-,05 PFRr- | kO
t9 28 n3
tpxz, lpu Maximum Dlsable Propagalion Del¡yControl to Oulput
cu- 5 PFFr -f kO
17 25 n8
lw Mlnlmum Clock Pulso Width 20 ns
tg Minimum Setup Time Dala lo Glock 5 ns
l¡1 Minimum Hold Time Clock lo Dala 16 ns
Vcc=5.0V tf0oÁ, lr=q=5 ns (unlessothem¡so
Symbol Parameter CondltlonrTr-25'c 7'HCT
Tr = - ¡10 lo 85'C51HCT
Tr= -55 to f 25'C Unlt¡
TyP Guaranleed Llmlts
Maximum Clock Frequency .30 21 20 MHr
tpnu, lptx Maximum Propagation Delaylo Oulput
Q-50 PFCr- 150 pF
2230
3646
4557
4B
69
ng
ns
lPzH, tpzt Maximum Enable Propagation
Delay Control to Outpul
Cl- 50 PFCl- 150 PF
Rl= I kn
21
303040
s750
4560
ntnt
lpnz' tplz Maximum Dlsable PropagalionDelay Control lo Output
Cu- 5o PFRr-= I kO
21 30 s7 45 n3
trxu' ttlx Maximum Output Biso
and Fall Time
Cl - SoPF I 12 15 18 n3
lvy Minimum Glock Pulse Width 16 20 24 ns
Minimum S€tup Tim€ Oata lo Clock 20 25 30 ns
l¡1 Minimum Hold Time Clock lo Dala 5 5 5 ns
GrH Maximum Input Gapaciiance t0 t0 t0 pF
cour Maximum Oulput Capacilance 20 20 20 pF
cpo Power Dissipation Capacitanco (Note 5) OC-VccOC=GND
5
58
pF
pF
a{5
Logic Diagrams4 - t{'l
rffi 5f HcT373/llM71HCTS?3ao 50,
TATCHENAOLEILEI
OUTPUTCONfROL(ocf
tafvFtSSE -5
rq,?o
e4É.
AHEITO É
t
lüln¡/l 20n¡/150n¡ (mtx.f.. St¡ndbv: 0.lmW (typ.l
Opcrrting; 200rnlt, ltyp.l
Il
NC
A,¡
Ar
A.
A,
ycc
WE
cst
4,.
A.
Ar
4,,
OE
CSt
l/ot
l/o,
¡/o.
¡/ot
uo.
HHM626,4P-158192-word r A¡¡t Xle¡ Sp..d St¡tlc CMOS RAMr FEATUBES. F¡st ¡ccr¡¡ Tim¡. Low Powtr Stendby
Low Powcr Opc¡¡¡iono Singlc +6V Supply. Compl.r.ly Strtic Mcmory. . . . . No clock or Timlng Strobo RcquhcdI Equ¡l Accc¡¡ ¡nd Cyclc Timc. Common O¡t¡ Input.nd Outp¡¡t, Thr¡e Stet¡ Outputo Difrcrly TTL Comp¡tiblc: All Input ¡nd Output. St.ndrrd 28pin Packrgc Configuntion. Pin Out Comp¡tibl¡ with 64K EPROM HN482764
I ELOCK DIAGFAM
. Wlth rcrpet to GND. .. h¡b uidrh SOrr: -¡.0vI TRi'TH TASLE
oP.28)
¡ PIN AFRA¡¡GEMENT
Oop Vlcr)
I ABSOLUTE MAXIMUM RATINGS
e4?
HM020¡1P.10. HM0204P.12, ltil0l0¿lP-16
I RECOMMENDED DC OPERATING CONDTTIONS (I¡'' O to +?OoC)
t h¡b. Wldth 50n¡: -3.0VI DC AND OPEFATINO CHARACTERISTICS (/66'. SYflülo,GND.0V, Ic = 0 to +70"C)
Synbollmh I lYp
Itcm I synuot TGrt Condltlon I min ivn' lmu Unlt
lnput krlr¡e Cumnt ; Vttl lztr'GND to /cc : 2lrA
Oütsüs l¡¡l¡$ O¡¡rtn¡ I uro, or CS2. /¡¿ o¡ Yuo'GND I
to fccOpcntint Powc¡ Supply C¡¡ttÉnt | /cc mA
Arcn¡c Opentin¡ Ctrmnt tt lcct mA
Stúdbt Pomr Supgly Cunatr0.0t | 2 mA
Ortput Volu¡o
' Typic¡l ll¡nlt¡ r¡G ¡i fcc-S.OV. I¡'2J'C ¡nd ¡Pccificd loedh¡.. fr! mh.-O.3V
r GAPAC¡TANCE (f = | MHz, [ = 250C)
Not¡) Thl¡ 9¡¡¡motet u rernplcd l'|d nor l0ol l.¡tctl.
r AC CHARACTERISTTCS lVqs ' 5y1ra"lo.Te' 0 to +7OoCl
¡ AC fESf CONolflOtlSInpr¡r Pú||. L.Y.h3 0.8 to 2'¿lV
Inpr¡t Rlr.rffl F.ll Tim6: lOnrInpr¡¡ ¡nd Oulpul T¡mlng Rd¡r¡ncr Lrv.l! l.5VOutput Lo¡d: t TTL Grr rnd C¿ ' IOOpF llnclud¡ng ropr rnd iigl
. READ CYCLT
NOTES: I t ¡¡2 nd tq¡¡2 Úc dcllnod r rba t!|t¡ ¡¡ rñlch th. outPur¡ rchlctl rho opcn ciroria cond¡üon rrd r¡c no¡ rcfe¡rcdto or¡tput Yoltrlc l3v3h.
2 At uy tivcn tcmFnn¡ñ ¡¡d rol93r condldon. t4z mrtx l¡ ler¡ th¡¡r t¡¿ nh boü fo¡ r ¡hen d*icc ud from
¡A
mA
CSl. fr¡¿. CS2. lrrr, luo-emA
Mfn.cyct!,duty.lfinlC|;l'ft¿. CSZ'ytH | -
cti2lTcc-o.2vo¡cs250,2v1 - i0.02 | 2
tol.2.tñA l- l- 10.1
VoH | /or-l.onA
¡&m SynbotH¡r16261P-10 HM626{P.t 2 HM626{P.r5
Unltmfi mtr min ml¡ mu m¡r
Rr¡d Cyclo Tlmo tnc t00 t20 t50 nl
Addr¡r¡ Accc¡¡ Ti¡nc IAA t00 t20 t50 nt
Orlp Solccüon ¡o Outpu!CTI ¡cot t00 t20 t50 nl
cs2 ICO' t00 t20 t50 n¡
()trgut Enrblc to O¡tput V¡lld ,oa 50 60 70 nl
Qrlp Sclectlon toOt¡tput In L¡w Z
cst ¡L2t t0 ¡0 l5 nt
tLzz I t0 t0 l5 nt
o|¡Fur En¡blc to Outpu¡ ¡n Low Z toLZ 5 5 J nt
Qrp Dcrclccüon toOuput in Hi¡h Z
csr ¡HZ' 0 l5 0 ¡10 0 JO nt
cs2 trrz, | 0 35 0 a0 0 50 nt
O¡Fur Dlebl¿ to Output in H¡th Z tonz | 0 l5 0 t0 0 50 nt
Ougut Hold from Addrcr¡ Ch¡nlc toE t0 t0 t5 nt
2{A
10. HM6264P"12. HM6264P.1s
. BEAO CYCLE
cs2
o-E
NOTE: l) WE ir high for Rcad Cyclc
WRITE CYCLE
I
AA_I
Itcm SymbolHM6t64P.¡0 lrM6 264P.1 2 llM6264P.r 5
Unalmm mt¡ mn fnü min I ma¡
Wrlr Cyclc Timc a t00 t20 l50l-in¡Orlp Sclection ro End of Wrirc ,CW 80 85 r00 | - nl
Addrctr Sch¡p T¡mG t¡s 0 0 0l n3
Add¡c¡¡ Vdid to End of Wsitc tlw 80 E5 t00l- nlW¡lta h¡l* lVidth ¡wp 60 70 90t- nl
W¡lt¡ Rccovcry Timccst. wE twnt 5 5 l0f - nl
cs2 lwnl t5 t5 15 | I n¡
Wrlt! to O¡tput in Hith Z
D.t¡ to Writc Time Ovc¡l¡o
tw¡lz 0 35 0 40 0ls0 nl
tow 40 50 60 1- nl
D¡u Hold fiom Wdtc Timc loH 0 0 0l ns
OE to Oütput i¡ Hith Z tonz 0 t5 0 {0 0150 nl
O¡Fut Acüvc fiom End of Writc tov ( ( t0 l- nl
3,49
HM6264p-1 0. HM6264P-l 2, HM6264P-1 s
. wRlfE CYCLE tf t tóE clcrl
¡E
¡ WRITE CYCLE t2l lóE Low Fixl
NOTES:
{!i!i'l--:----r-.'l
ú'¡rffil
6--::E#I ) ,tlvrirc occun durin3 thc ovcrl¡p of ¡ low CTT. r higtr C52 rnd r low
WE-. A w¡¡¡s bcginr et thc l¡tc¡t ls¿n¡¡t¡or¡ unonS CSI ¡oin3low. CS2
gohg high and WE toint low. A rrr¡rc .nd3¡Jthecr¡licrltrü¡tlooni¡noñ¡ óSt goin¡ high, cS2 toint low rnd W-E ¡ciin¡ hith. .,w¡ i¡mr¡r¡rcd f¡om thc bcdnninn; of w¡ite to the cnd of wrirc.
2l t61r ir mc¡n¡¡cd f¡orñ ¡hc htor of e5i 3oin¡ low or CS2 goh¡ hiSh torhc cnd of write,
!) t^s it mcrrutcd f¡om thc ¡ddrcat vd¡d to thc bqinnin3 of writc-{) r¡y¡ b mcuurcd f¡om ¡hc cnd of wri¡c ¡o thc eddrcr chur¡c.-
r¡y¡r ¡ppl¡c¡ in c¡lc r wr¡tc cnd¡ ¡t CTi or WE 3oh3 hi¡h.f ¡y¡2 epplicr in c¡sc I wtiic Gndt rt CS2 toi¡rt low'
5) Du¡ing ¡h¡ pcriod. l/O phr rrc in lhc oupur rrel3. thctcl'or3 lhc inPut¡irn¡lr of opÉ¡itc phrt to the ouQurt nu¡t not bc rpplied.
6) rEi go"i io* rdtdttncor¡r¡y wiih ÍE 3oin¡ low oreftcr -WE 3oin¡low, rhc outputr ¡cúr¿in in hith lmPcdrnca Jt lc'
?) Dout it in ¡hc remc ph¡t3 of writtcn d¡t¡ of thi¡ cyclc.E) Dout a¡ ¡he se¡d d¡tr of lhc ncw ¡dd¡c¡¡.9) lf CSI ir tow e¡rd CS2 ir high dürin¡ thi¡ pcriod. l/O pins ¡re in ¡hc
outpul rt¡lc. Thcrcfore, thc inPu¡ ri3nrb o[ oPPo3i¡c Phr$ to ¡hG
outputt must not oc rppücri iu ihÉ¡¡|.
U¡i[Githd lüünomo ó 0rti{rnn
0r¡n. ilbtrrtto
BULLETIN #405,1 A
ffr¡¡l¡
Aulomollc InserlionFox ofbrs fhe broodesl line of crystol producfs ln theIndustry: from sfondqrd producfs lo voluÍie oulomoficInserlion lo miniqfure cryslols.
We cqrry o lorge stock of sfondord ond sp€ciol frequenciesond feoture fol delivery for lorge or smoll quontily orden.Our Dsfibutors in your oreo olso corry slock.
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WIH FOX, YOU GETTHE EEST IN OUAilZ.
Stondord Microprocessof
..The FX-{ series line of lovtr cost crysfols feofure o moldedplolic pockoge with duol in{ine pin spocing for oulomolicinserfion, Ihe FX-'l utilizes o speciol cryslol technology incrystrol pockoging while moinloining fhe FOX quolity.
Ihe stondord ploslic fube houses 25 crysfols reodyfor lnserlion.
Frequencv roncte r 3.5 MHz lo 15 MHz
Tope ond Reel
L-n¡
,r.0000,t.0mt¡,8432
t,u322.m2.mo2.W7t522.W7t522.45762.457ó3,0m3.@q)3.27683.27&3.5795¿53.5795453.ó8ó44,00m4.0m04.03204.19¿BO44.Á3%194.915204.9$25.0m5.0ó885.r050ó.(xm6.1440ó.4ffi)ó.553ó7.3728E.mq)10.m040.738ó35,r1.m00r2.0@0.,|3.5,tó8,r4.3,t8t8{5.0m0,tó.mrE.m0'18.¡1320.t9.óóo820.m22.,ii8Á[email protected]ó.m48.@r(X).Gp
r{c.3i}rc-t8rc{3|lc-r8rcil}r{c-18l.rc-3i¡r.{c-t8rc-3i!rc..r8l.rc.33rc-{8r|c-33t{c-,t8HC-t8l{c-,t8HC-{8HC.,r8r{c-,|8r|c-.t8rc-r8rc.{8rc-r8l{c-r8rc-r8t|c-r8rc-{8t{c-tEr-|c-t8rc-{8frGrSrc-r8r.rc-r8t{c-t8rc-r8r.tc-t8f|c.t8rc-18rc-r8rc.r8HC-t8rc-r8rc-r8t'rGt8rc{8rc-t8t{G,t8rc-r6xorSHG{8
FOXo,t(FFOXor0FOXo,|8FOXo,|85FOX020FOXO2GFOXú2iFOX02,rSFOX@4FOX@4SFOX030FOX096FOX032FOX(B25roxo3óFOXo3óSFOx03ó8SFOXO40AFOXO¿'OFOX0432FOXO4IFOXOr4lFOXO49FOX0495FOXOSAFOXOsoFOX05,lFOXOóoFOX05rFOXOó4FOX0ó5FOX073FOX080FOXtmFOX,t07FOXi r,lFOXr20FOX,t35FOXI¿|3FOXt50FOXtóOFOX,r80FOXt84FOX,r9óFOX2Ct)FO)1221ta)Q&Íc,x270FOX320FOX36FOX¿80FOXt(m
s€fbs'l3pF'l3pFl3pFM20pF2WM32pF32pF32ü32pFl6pF'l8pF'l8pF'l8pFs€riesseri€s2WF22ú12ú2OpFsenesselrgs2Wson€3Ms€fi€i3opFM2OpFserbss€rbsseri€'ssenesssn€cs€ftnrsefb8s€|le3s€|r93s€ri€ts€rl€ssefi€3seile!serbis€nc}3seri€cs€fte¡s€ri6ssertg!sorbstefÉg
Ihe Fox Tope oncr Reel crystols ore lha industry's First line ofoutornoticolly Ins€rloble l-|C{6 crystols for lorge volumeopdicotions.
Avoiloblo in stondord 12 inch reels wilh .200" pin spocingo¡E up to {5OO crysfqls per reel of freguencies fiom lMHi to'l75MHz.
Mlnlolures
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--
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-
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Ihe bosic building block for oll custom built Fox filters is lhe twopole monolithic nfierq/oiloble in sfondord pockoge ossho,vn.
Two-pole monolithic filters ore coscoded to produce four, sixond eightormofe polefilter responseswith oddition of coupl-ing copocilors between lwo-pole sections.
Stondord Fox filters o¡e oroiloble with center feor.¡ercies ol 10.7MHz,,f ó.9 MHz ond 21.4 MH2, Bondwidths from t Z KHz to t,l0KHz ond from lwo to eight poles.
For custom mode filters pleose specify the follo,ving:
-
Fille¡ Poromelerc
Stop SondDirrlnirElbñ
lO.7 MHz
CmldFr€q¡ncy
Two Pole ChoroclerisficsAtlenuotion/Spurious Response/lmpedonce/Operoling Tem.peroture Ronge
Two Pole Pockoges
-{, -lt -20 -10 0 .10 +2O r3O +4t
-¡Ul -gl -2ül-l@ +lür.2(It+3(It+d(Dl|o.t r¡ü¡l 0lal
Mulfi-Pole Chorocteilslics
16l
I tft
I
II
d0 H:
l i(h4 t5a'-l
/+\-
tI tt I¡tt I
;;;l
'*flJ I
3.75-EP="rc.o(ru
Mulli-Pole Pockoges
-¡O -¡, -2O -10 0 +lO +2O .L +{t(to.t lr{rl mrl
Mulli-Pole Pockoge Dlmensions (mm)
\ /
\ \
t0
af¡ yf,I
il:q
l\
g,
21,
I?
CoseType L W H AB í5 'i2 ,15 Ic ,r8.5 12 {5 13.9D 23 ¡i2 ,t5 ti7.8
BN 't2 ,ti 12 7.5tl6 titi 12 ,1,1.5
2¡¡ ¡i¡i 12 ló.5DN
C-
Ceromlc ResonololFox Ceromic Resonotors ore frequency stobledevices lhol offer o low cosf option for use in oscillqtorcircuils. The Fox resonolor stobility lies befween quorlzcrysfol ond LC or f€ oscillolors. The Fox linejndudeso low frequency group ond high frequency groupwhich includes stondord resonotors ond resonoforswith built in looding copocilors, o first in the induslry.
Slondord Producls *bjmir¿?[ti$low Ftequency ---'w¡troutnor¡ie.
. Fockoge PortFrequency Type . Number Mox ESR ohms
400 KHz 'l FSM00 20d55 KHz ,| ¡5M55 20480 KHz 'l FSM80 20500 KHz 4 FSB500 20ó00 KHz 'l FSBó00 20800 KHz 4 FSB800 20Typicol Q volue {500
High Frequency
3,58 MHz 2 FSA3.58 404.@ MHz 2 FSM.00 404.49MHz 2 FSM,19 405.@ MHz 2 FSA5.00 40ó.00 MHz 2 FSAó.00 408.00 MHz 2 FSA8.00 40'f 0.00 MHz 2 FSA40.00 4041.00 MHz 2 FSA4 4.00 40
High Frequencywilh Buill-ln Copociiors
I Low Cosf lllmino funclionsf Compoct & Lightweightl Micro-processor ClockslSloble oscillolor ISquore ond sine woveI Built-in copocifors oscillotors
lCommunicotions & TV
r33H'iiH!R1#n"'Specificotions
Frequency Ronge 3,58 lo 'll MHz 400 lo 800 KHz 4.0 to ,t0 MH¿Frequency Toleronce t0.5% t0.5% t0.57oTemp€rofure Slobility
[-20oC to +80"C) a0.3% t0.37o t0.3%Im€ Sfobilify ('10yeo6l r0.5% t0.5% t0.5%Eguivobnt nesisfoncé 40 ohms mox. 20 ohms mox. ¿0 ohms rtox.
Pockoge Type
ITL ckcck circuitlC :'1167ÁLWX2Vcc : 5V (Supply volloge)X : ResonolorC, C; Loocling copocito.s
CMOS clock circuitlC :'llóCD.¿10ó98EX2Voo : 'l2V [Supply \rolloge)X : l€sonotor
8fu:il'nn rh*'F*lstqndordl ll+lñl fet ie**¿ r
4.00 MHz 3 FSC4,00 40ó.00 MHz 3 FSCó.00 408.00 MHz 3 FSC8.00 40'f 0.00 MHz 3 FSC10.00 40
u53
AHEXü g
84Hiff$ft'"'""''
ADC0808, ADC0809 B-B¡t pP Gompatible A/D Converters
with 8-Channel MultiPlexerFeatures n
r Easy lnt€rlaca to all m¡croProcsssors
I Op€rates rat¡omotrically or'w¡th:s Vgrg or'analog span
adiusted voltage refor€nco
r No zero or lull-scale adiust roquked
I 8:chann€l multiplexer with address logic
r oV to 5V input range with single 5V power supply
r Outpuis ms€t TTL voltago lovol sPecilicationg
¡ Standard hermslic or nplded 26-pin DIP package
,.r 2&pin molded chiP cankr Package
General DescriPtionThe ADC0808, ADCoEog data acquisiüon component is a
monofitfric CUOS device with an 8'bit snalog-to'd¡gital con'
"ári"r, i:.n""""¡ multiplexer and microproqessor comfati'
ble control logic. The 8'bit A/D convod€r usos succ€sslv€
aooroximatioñas lhe conversion t€chniquo' Tho convsrter
ieátures a h¡gn impedance chopper stabiliz€d comParator' a
zSOn vonagé divider with analog swilch tfoe and ? tuo,"-t-
-ive approx-imaüon regist€r. Th€ 8'channel mult¡plexor can
directly'access any of 8-singto-onded analog signals'
The device eliminates th€ need for €xtsmal zero and full'
scale ad¡ustments. Easy ¡ntorlac¡ng to microProcessors ls
oi*iu"¿'uv the latched and decoded mult¡plexer address.
inputs and latched TTL TRI'STATEo outputs'
The design of the ADG0808, ADC0SO9 has been optimized
üv ¡""áótii"g ih€ most dosirable aspscts of several A'/D
"ánversion tecñniques. The ADG0808, AOC0809 oll€rs high
;eJ, Ñsh accuiacy, min¡mal temp€ratur€.dependence'
eicollEnt long-t€rm accuracy and repeatability:. 3nd.c91sumes minimál power. Th€se leaturEs mak€ this deuc€
i¿á"rri trir"¿ to apptications lrom process .?"d 91"-h:Tcontról to consumbr and automotive applical¡ons' l-or ro-
"ñ"nnU trff¡prcxer with common output (samplo/hold port)
""á ¡ocoeló data sheet (See AN'247 for more inlorma-
Key Specifications' -
r R€solut¡on
r Total Unadiusted Enor
r Single SuPPIY
I LorY Powerr Convers¡on Tim€
r I Bils-t
Y2 LSB and i I LSB
5 Voc
: 15mW' 100 Ps
tion.)
Block Diagram
4008¿sltrTc$:ft^¡tl
::1I' ¡i00t c0tvllll0l
mr¡iiutü
I ltaloo lll?üI¡
l.¡l¡ 0ülturl
"rrt-or,o{
II
I
I
ilVrC 3r!
I
See OrdcrlngInformrllon
ruriAatt'l
óL_tl¡lil
e54
Sbragg Tsmpérature Bango
Prckage DissiPation at T¡ - 25'C' LoadTemp. (Soldering; 10 seconds)
ü¡al-ln-Line Packago (Plastic)
Duat-tn-Line Package (coramic)
Moldsd ChiP Carrier PackagsVam¡ Phase (60 seconds)Inftared (15 seconds)
ESO SuscePtibilitY (Nolo 11)
slalod.
-65'Cto +15eC875 mW
26(rc300'c
2f5'c22VC
400v
Electrical Characteristicsconverter speclflcatlons: vcc=s voc=vRer+, VaEr(-)=GND, TiilN<TAs.-u¡x an¿ fcux=640 kHz unless othe¡wise
Absotute Maximum Ratings (Notesi &2)
ü llltltaly/Aerospace specllled devlce3 are requlred'
rontrct ilre Nailonal Semlconductor Sales Ofllce/Dl¡trlbutors for ava¡lablllty and speclllcatlons'
SupplyVoltage (Vcc) flote 3) 6'5V
Vottage at Any Pin -0.3V to (Vcc+ 0'3V)
' úcspt C,ontrol lnputs
Vottage at Control InPuts -0.3Vto +15V
(START, OE, CLOCK. ALE, ADD A' ADD B' ADD C)
Operating Conditions Q¡otes 1 & 2)
Temperature Range (Note 1) Tv¡¡lT¡lTv¡¡ADCOSOSG, -55'C<T¡< +125'C
ADcqsosccJ, ADCoSo8CCN' I
AD@8O9CCN -40eG<T¡< +85'C
ADOOEOsCCV,AOCOSO9CCV -4eC <T¡ < +85'C
Bsngs of Vcc (Noto 1) 4'5 V¡g lo 6'o Vpg
I
unless otherwise noted
-40'C<T¡< +85'C un-
Electrical CharacteristicsO¡gñ"1
-i.""r" and DC SpeaircaUons: ADOO8O8GJ 4'5V<V6s<5'5V'---55'C-<T¡<+125'G
ADC08O8CG,. ADCOSOSCCN. ¡ócoeogccv, ADCosOgccN and ADCOEO9CCV' 4.75sVsc<5.25v'
loss othErwis€ notedUntt"
ANALOG MULTIPLEXER
lo¡r(+) OFF Channel L€akag€ Curent Vcc= 5V, VtN= 5V'
T¡=25'CTulH to Tuex
10 2001.0
nA
loFF(-) OFF Channel Leakage Curront Vcc- 5V' VIH-o'TA= 25'cTrr¡¡ lo TM¡¡
-200- 1.0
-10 nA
¡rA
Svmbol Parametef Conditlons llin Tvp Max Unlts
ADC0808Total Unadiusted Error(Not€ 5)
25'CTuw to Tu¡r
xt/zt.A
LSB
LSB
ADC0809Total Unad¡usted Error(Not€ 5) I
0'C to 7CCTy¡¡ to Ty¡¡
f1t.1tA
LSB
LSB
Input Resistance From Rel( + ) to Rel(-) t.0 2.5 ko
Analog tnput Voltag€ Range (Note a) V(+) or V(-) GND-0.10 V66+0.10 vp6
Vnsrt Voltage, ToP ol Ladder Measured at Rel(+) V6s V66+0.1 v
VnEr(+)*VnEr(-)Voltage, Centor ol Ladder Vsc/2.0.1 Yccl2 V66/2 + 0.1 V
Voltag€, Bottom of Ladder Measured at Ref(-) -0.1 0 V
ln Comparator InPut Current lc:640 kHz, (Not€ 6) -2 t0.5 2 pA
¿55
Electrical Characteristics (conrinued)Dlg¡tsl Lcvelr and DC Speclflcatlons: ADCO808C., 4.5V<Vsc<5.5V, -55'C<f¡<+125"GADCO808CG.,, ADC0808@N, ADC0808CCV, ADC0809CCN and ADCO809G€V, 4.75{Vsc<5.25V,less oth€rwiso noted
unlsss otherwise not€d
-4OC<T¡S +85'C un-
Symbol Parameter Condltlon3 Mln Tvp ilax Unll¡
COT{TROL INPUTS
Vt¡¿(t) Logical "1" Input Vollage V66- 1.5 v
Logical "0" Input Vollago 1.5 v
I ltN(1) Loghal "1 " Input Cunent(fhe Control Inputs)
Vlt= l5V 1.0 ¡rA
i hHpl Logical "0" Input Curronl(The Conlrol Inputs)
vrH:o - 1.0 ¡A
Suoolv Current fnr r-6¿10 kHz 0.3 3.0 mA
DATA OUTPUTS AND EOg (INTERRUPTI
Symbol Parameter Condlt¡onr i,lln Tvp ila¡ UnltJ
Minimum Start Puls€ W¡dth (Figure 5) 100 200 ns
Minimum ALE Pulse Width (nsurc 5) 100 200 ns
Minimum Add¡ess Set-Uo Time (Fisure 5) 25 50 ns
Minimum Address Hold Time (Figure 5) 25 50 ns
t9 Analog MUX DelayTimeFrom ALE
Rs:on (Figure 5) 1 2.5 ¡rs
' lHo OE Conlrol to Q Log¡c Stat€ CL = 5o pF, Rt= 1Ok (Figure 8) t25 250 ns
OE Control lo Hi-Z Cr 1"C pF, Bt: 1Ok (Figure 8) 125 250 ns
ConvorÉion Timo lc:640 kHz, (Figue 5) lNolaTl 90 100 t'16 ¡S
Clock Frequoncy 10 640 1 280 kHz
troc EOC Delay Time (Figure 5) 0 8+2 pS Clock
Per¡ods
GIH Inpul Capac¡tanco At Conlrol Inputs 10 15 pF
Gour TRLSTATE OulpulCapacitanc€
At TRI-STATE Outputsl (Nolo 12) 10 l5 pF
Electrical CharacteristicsTlmlng speclflcatlons vcc=VBEF{+l=5v, v¡6p1-¡=GND, L:t=20 ns 8nd TA-25'c urltess othorwise noted.
Notr l: Absolulo Max¡mm Ralin$ iridimto lim¡ts bq/ond wh¡ctr dmage to the dovico mry ocq¡r. OC and AC alrclricrl spocificatbns do not apply whon opd¡lrnlho d€üco boymd it3 lp@iliod opsaline condlüonr
llola 2 Atl vottag€s sro moasBd wilh ro3poct to GND. unlo$ olhow¡so spcili€d.Nota 3: A rsnd d¡odo 6¡ls|!, ¡ntornelly, trm Vcc to GNO rnd h8s a typical brealdfln volttgs ol 7 Voc,
llot. + Two 6ahip diod6 er€ lled to each malog ¡npul wñich will foNild cond/ct ld lnrlog ¡npt,| yollsg$ dE dlode drop below g¡ound d om diodo *09gráator lhan the VCcn sr4plt, Ths spc allm t00 mV loilard tias ol oithor diod6. Thi! mo¡n3 lhal ás long as lho ¡n8loE VtN do€s nol grcsod lho supplt wfiág|by moro than l0O mV, tho outpul codo will bo ffi6t. To .chiovo an ebsluto ovoc lo 5VDC hpul wllrga rünoo wi[ lls.lqa r.qir a m¡n¡mum 3upplt rclbgtol4.gOO Voc ovsr tmpcalwo vfirtlong. init¡al lolránco ard loading.
llota 5: lotrl un|d¡uslod o.rd lrcludos offsrl, lun-sels, linoortty, ¡nd mulliplsxü ords. Soo F4ru, 3. Nmo ol lhese A/Ds roqdrss s zo.o ü full-scalo ed¡rtHilovsr, lf !n rll zoro codo h dosirod lü an ¡ndog iñpul othtr lhrn 0.0V, d It r n¡ril tull-lcdo lprn .i3t3 (lú orrmpl!: O.5V lo a.sv lull.s¡lo) tho rolümwitrgrr cln ba ad¡ullod lo lctfde thi¡. See Firre t3,
Nola Cl Complratd input cmonl ir r Urs cmonl l¡lo d out ol thc choppor rtrbfllr€d €oñpürtc. Tha Uat curonl vd6s dhocily w¡lh clock lraquoncy üd nxf ttlr fcmps¡fm dops óffia (F$uo 6). s,re pürgrrph a.O.
l{ol. 7: Th. oulput3 ol thc dstr rogbtd ¡rc updrted on. dfik cyclo beldc lhc rising rdgc of EOC.
llol. t¡ ltun¡n body íFdol, lm pF o'¡c¡!.g€d lhfough ¡ 1.5 tn t tisld.
e5É
f;,ior ot rtre adOress latch enabte signal.
l .!. . - TABLE I¡-1.. I sELEcrEo I roorSELECTEO
AI{ALOG CHANNEL
ADDRESS LINE
c I A
tN0
tNlrN2
lN3
tN4
tN5
tN6
lN7
LL
LL
H
H
H
H
L
LH
H
LL
H
H
LH
L
H
L
H
H
;i'i Functional Descriptionj lfttllpb¡rr. The dwice contains an 8-chann€l singlg-end-: t¡ ¡ruloS signal multiplexsr. A particular input channel is, rhaed by using lho address decoder. Table I shows the
i ig,l ¡lrlos lor lh€ address lines to select any channel. The
f; rüc$ h tatched into lhe decod€r on the low-to-high kan-
.9
to giv€ fasl. accurate, and repeatablo conversions over awide range of iempsratures. The conv€rter is partition€dinto 3 major sections: tho 256R ladder network, lh€ succes-sive approximation reg¡sler, and the comparator, The coniverter's digital oulputs.are positive true.
The 256R fadder network approach (Fbure l) was chosenovsr lhe conventional R/zR laddsr because ol ¡ls inh€rontmonotonicity, which guüanteos no missing d¡gilal codss.Monotonicity is particularly important ln closed loop feed-back control systems. A non-monotonic relat¡onsh¡p cancauso oscillalions that w¡ll bo catastrophic for the system.Additionally, lh€.256R network does nol cause load varia.lions on lho relorence voltage,
The botlom res¡stor and tho top ros¡stor of lhe ladder nehwotkiri Figure t ar€ not lhe Samo valu€ as lhs remainder oflhe network. Th€ dille¡enc€ in theso resislors causes thooutpul characleristic to bo symmetrical with the zero andfull.scals poinls ol lhs lransfer'curvs. The first output tran-sit¡on occurs when lho analog signal has reached + % LSBand succeeding oulpul lransitíons occur every 1 LSB laterup to lull-scale.
I
The r',ccess¡ve approximation register (SAF) p€rforms I ¡t-erat¡oils to approximate th€ inputyoltage. For any SAR typ6converter, n-¡leralions are roquired for an n-bit convsrler.Figure 2 shotts a typical example of a 3-bil convertor. In lh€ADC0B08, 4DC0809, tho approximation technique is ex-lended lo I bits using tho 256R network.
fuHt5672-2
CONYEBTEB CHARACTER¡STICS
lho Converler
Tho hearl ol lhis single chip data acquisition system is its 8-M snalog-to-digilal conv€rter. The convsrter is designed
c0f{ÍR0t s FRoil s_A.n.
li/t¡
I
R
2568
B
B
*n
a
FIGUBE l. Resistor Ladder and Swltch Tree
E5?
Functional Descriptiofl (continu€d)
The A/D convorter's successive approximation register(SAB) ls resot on ths pos¡tive odgo ol th€ start convorsion(SC) pulse. The convsrsion is begun on lh€ falling odgo ofth€ start conversion pulss. A conversion in process will beinterrupted by recoipt ol a nsw start conversion pulse. Con-tinuous conversion may be accomplished by tying tho ond-of-conversion (EOC) output to the SC input. lf used iñ thismodo, an external start conversion pulse should be appliedafter powor up, End-of-conversion will go low belwesn 0and I clock pulsos altsr tho rising €dgo of slarl conv€rsion.
The most imporlant soclion of tho A/D converter is lhecomparator. lt is this ssction which is responsible lor lhsull¡mat€ accuracy of ths snl¡re convorl€r. lt ¡s also ths
FIGURE 2.3-Blt A/D Transfer Curve
comparalor drift which has the greatest inlluonce on lho
ropoatability ot the devics. A chopg€r-stabiliz€d comparatorprovides lho most oll€ctivo m€lhod of salisfying all th€ con.
v€rtor requirsm€nts.
The chopper-stabil¡zed compafatof convorls tho DC input
signal inlo an AC signal. This signal is lhen fed lhrought a
high gain AC ampl¡fier and has tho DC level restored. Th¡s
techniqus lim¡ts th6 dr¡ft component of th€ amplifier sinco
the drilt ¡s a DC component wh¡ch is not passed by lhe AC
amplilier. Th¡s makes th€ snlire A/D convert€r oxlromoly
insonsitive to t€mporaturo, long term dr¡ll and input olls€t€frofs,
Figurc 4 shows a typical error curve for the ADC0808 as
measured using lho procedures outl¡ned ¡n AN-179.
tilHMIt ntsotul|0rlrTR'TGI GOI{VT[I¿Rill
il!t!lr00
0tl
0t0
001
!00
rl/2 tS¡roTAt ,
uuorusre o-tERR08 |
r0tAt lilT c0fivCRtt¡ocoFt
toé
6oF-F=a6
-t tstAISOI.UTEACCUBACY
-rll tst0uAilftzATt0fit8R08
0n ur 2ll ln .fi 5n u,'tavlr AS fn^Cfl0tl 0f tUtL.SCAIE
FIGURE 3.3-alt A/D Absolute Accuracy Curve
,aAEÍEAlltt'ELINE,'^-¡iffi{llllilllllllllllllfifiil1U+Util+ll]+l"lfffffnffiHf+ffrfffilllllliilllllllliig¡llliilllllllllllllllh¡11,
vot ÍAGE scAtE
FIGURE 4. Typlcal Erro¡ Curve
vl 2lt Ur ut 6n tn ulYtx AS rRAGll0[ 0f fUtt-scAtE
¿58
Dush¡n-L¡no P¡ckago
.':!:-. -lr i'i :r! : ¡ \.-'..1.
,:'llolded Chlp Car.lcr Package
ti¡lilr ; r,r,
Éit'" ;. "'Jli¡r ' ,rl ,lt{1
<EOO O O U-.d toooJltl
Am 8._
ADo C ..
2-r¡-ttsgv¡¡¡(-)¡c2-7' '',
':Gll0
vnu(r)
flt¡so +
o' lLtRt5c72-12
Ordcr llumbcr ADC0808CCV or ADC0809CCVSoo t{S Packago V28A
JI
l'snnri ", ¡oc
| .a'5+
! F Hr
H H f
FIGURE 5
e59
tr.rzui¡ny'
/ff.uor*,
,,.u0)yfn) /,/
't.l¡ ,21. v¡¡ lvl
FIGURE 6. Comparator ltil vs VtN(V6s:V¡¡p-5V)
TRI-STATE Test Circuits and T¡m¡ng D¡agrams
t¡¡' l¡¡
vcc
t1¡, C¡- l0 pF
0 t,2¡ 2.t .tr¡ ¡v¡¡ (vl
fvHtfit2-l
FIGUFE 7. Multlplerer Fox vs Vtil(V66-V¡¡¡-5V)
l¡¡, C¡= 50 pF
t,
a
t¡9, C¡=50 pF
ffi tut¡n¡no ar (lct¡.rril
Dfi liU,rtcto
a.05to
vcc0üTPUf¡tAtr:
cflD
dt ro,0ufPur
Gil0
hx' txo
Ycc
vcc0urruTEfiASt E
0f'|0
Ycc0u¡PUf
vo!
I
ts¡, C¡= 10 PF
6 \
%.,I
,rT
hl*90x
50tl
FIGURE 8
irTtet
r 200 ns (2764-2) Maxlmum AccessTlme . . . HMOS'-E Technology
r Compatlble to Hlgh Speed SmHz8086-2 MPU . . ,Ze¡o WAIT State
r Two Llne Gontrol
eÉE
AHE}TO 9
276/.(8K x 8) UV ERASABLE PROM
I Pf n Compatlble to 2732A EPROM
r Industry Standard Plnout... JEDECApproved
r Low Active Gurrent...l00mA Max.
r t't(P/o V6s Tolerance AvailableThe Intelo 2764 is a 5V only, 65,53&b¡t ultraviolet erasable and electrically programmáble read-onty memory (EPROM). Thestandard 2764 access time is 250ns with speed selection available at 200ns. The access time is compatible to highperformance microprocessors, such as Intel's SmHz 808&2. ln these systems, the 2764 allows the microprocessor to operatewithout the add¡tion of WAIT states.
An important 27El feature is the separate output control, Output Enable 1Oe¡ trom the Chip Enable control 1Ce¡. fne Oecontrol eliminates bus contention in multiple bus microprocessor systems. Intel's Application Note AP-72 describes themicroproce'ssor system implementation of theEE andTE controls on Intel's EPROMs. AP-72 is available from Intet'sLiterature Department.
The 2764 has a standby mode which reduces the power dissipation without increasing acc€ss time. The active currsnt is100mA' while the standby current is only 40mA. The standby mode is achieved by applying a TTL-high signal to ttre dEinput.
t 10o/o Vgg tolerance is available as an alternative to the standard r 57. Vgg tolerance for the 2764. This can allow the systemdesigngr more legway in terms of his power supply requirements anO ótt¡er system parameters.
a :t :
The 2764 is fabricated with HMOS'-E technology, lntel's high-speed N-channel MOS Siticon Gate Technology.
BLOCK OIAGRAM 2732APIN CONFIGURATION
2764PIN CONFIGURATION
Ycc o._GÑoo-VPp r<
o/¡TA ourPuTsoo-ot
Af
A
As
A4
A¡
AlAt
A0
vcc
F6Ít{.C.lrl
A!A9
Arr
ó€riodE
Ot
O6
Os
óEF6[i
CE
A-^', IAÍDRESS I
'n*olOl
O2
GND
Oa
Or
fllFor upgradabitiry to JEDEC approvodl28K EPROMS, provkta !n .ddre$ linelo p¡n 26. For cornprtib¡l¡ty with thcAS2Arnd 32K FOM3, piorrid€ ! l¡sc.lrom VCC lo pin 26.
r x crn bc rithrr Vr or Vi
'HMOS iB a patent€d process of lntel Corporsilon.
OI,TPUT ENABLECHIP ETIABLE
ANOPROG LOGIC
OUTPUT !UFFENS
oEcooce v.GAflNC
xDECOOER 65.536.8tT
CELL MAÍRIX
2'223322art3206t9tttI tt916t0 t5
tt tat2 t3
I
2
3
a
5
6
f
t9
!0
Itl2
r3
1a
MODE SELECTION
P||itsMODE
dEf20t
OEtz2r
FG¡-en
vn(tl
Y"c
lú'tOuFr¡t
(fi.f3, r$re)R€Ed V, V" Vcc V.. UorStandby v. I x v". V.. Hioh ZProgrem V. x V. vn V.. Or¡Progr]n Vartty Vr V, vD c DortProgrrm lnhib¡t V. x x vF c High Z
PIN NAMESa-^ ADORESSESCE CHIP ENABLEOE OUTPUT EÑA6LEo"-o, OUTPUTSPGM PFOGRAMN.C. NO CONNECT
|n|o|cofporrtionAr.umcaNoR'rponlioittylolttrJUi--ñffi'",¡r'yorr..'ir'.INTEL CORPORATION, 1960
JUNE fgOIOBOER NUMBER: 21O271{fJ1
inbr ¿G127ü
ABSOLUTE MAXIMUM RATINGS'Temperature Under Bias . ..-l()"C to +B(fC$,torage Temperature . . . ..-65"C to +125.CAfl Input or Output Voltages with
I Respect to Ground +6.5V to -0.68V"" Supply Voltage with Respect to Ground
During Programming .... .+22V to -0.6V
.COMMENT
Slresses above lhose listed under "Absolute Marimum Ratings" may causepef manenl ctemage to lhe dev¡ce. This is a stfess fating only and lunclronaloperalion ol lhe device tt lhese or any other condtlions above thoseindicaled in lhe operational seclrons ol this specitication as not ¡mplied.Exposure to absolute ma¡imum rating conditions tor ettended Oeriodsmey attecl device reliabitity.
D.C. AND A.C. OPERATING CONDITIONS DURING READ
2764-2 2f64 276+3 276&4Operating Tempsrature
Rangetrc-7trc ec-7cc cc-7fc vc-7ec
I
V66 Power Supplyl'2 5V * 5olo 5V*5% 5V + 5olo 5V i 5olo
Vpp Voltagez vpp = Vcc Vpp = Vcc Vpp = Vcc Vpp - Vcc
READ OPERATION
D.C. AND OPERATING CHARACTERISTICS
1 ' vcc must be applisd simultaneously or belore vf? and romoved simultaneousty or after vr¡.
3 Y;:,Tjt"l""l"1 1,."-:::::':",:.ry":t_u-": "1"1?j ldns prosrammins. rhe suppry current woutd rhen be rhe sum or rcc and t,pr.3. Typicat values are lor t^ = 25"C and nominal supply voltages.4.,füirgarameler is only semplod and not tOO% tostod.
2764-25 2764-30 2764-45
cc-7üc cc-7trc trc-7trc
5V x 1@/o 5V * 1ú/o 5V * 1f/"vpp = Vcc Vpp = vcc vpp = Vcc
Symbol Parameter
Llmlts
Unit Condllion*Mln Typ' ñlax1., ', lnput Load Current 10 pA Vu - 5'5Vl.o Output Leakage Current 10 p.A Vou¡ = 5.5Vl rqr, %p Current Read 5 mA Vpp= 5.5V
1.",' V"" Current Standby 40 mA CE=V"| ,tr., V,c Curronl Activo 70 r00 nrA CI OE V,
V,- Input Low Voltage -.1 +.8 V
V" Input High Voltage 2.0 Vcc+1 V
Vo. Output Low Voltage .45 V lor = 2.1 mAVo" Output High Vottage 2.4 V lor = -400 ¡¡A
A.C. CHARACTERISTICS
Symbol Prfrmslef276¡0-2 Llmlt¡
27W25 &2764 Llmlt¡
276,1-30 &2764-3 Llmttr
2764-45 &276¡l{ Llmlts
UnltTesl
Cond¡lion3Mln Ma¡ Mln lla¡ llln ll¡r illn f,lart lcc Address to Output Delay 200 250 300 450 ns eE=óE=vrrtc¡ CE to Outpur Detay n0 250 300 450 ns OE=Vltoe OE to Output Detay 75 r00 r20 150 ns CE=Vt
¡DF 6E Xigh to Ourput Ftoat 0 60 0 85 0 105 0 130 ns CE= Vll
tox Output Hold lrom Addresses,dE or 6E wh¡chever OccurredFirst
0 0 0 0 ns G=ffi=Vrr_
NOTES:
intet2764 ¿68
PROGRAMMINGD.C. PROGRAMMING CHARACTERISTICS: Te = 25 *SoC, Vcc = 5V -¡5olo, Vpp = 21V *0.5V (see Note 1)
A.C. PROGRAMMING CHARACTERISTICS: Tr = 25 t5oQ, V.. = SV *5%, Vp" = 21V *O.SV (see Note 1)
.4.C. CONDITIONS OF TESTInput Rise and FatlTimes (10% to 90%). . . .20nsInput Pulse Levels . . .0.45V to 2.4VInput Timing Relerence Level . .lV and 2VOutput Timing Reference Level . . . O.gV and 2.0V
I{OTE:1 ' Vcc must be apptled simultanoously or belore vpp and removod simullanooualy or afler Vpp,
Symbol P¡rametcrUmlt¡
Tort Condltlon¡llln. Tvp. llrr. Unlll,-t Input Current (All Inputs) t0 pA V¡¡ = V,. or V,*
Vo,. Output Low Voltage During Verily 0.45 v lor = 2.1 mA
Vo" Output High Voltage During Verify 2.4 v lor=-400p4l"ce V". Supply Currsnt (Active) ..100 mA
Vrr- Input Low Level (All Inputs) -0.1 0.8 V
V,* , Input High Level 2.0 Vcc+ 1 v1", Vrr Supply Current 30 mA CE=V¡r.=PGM
Symbol Parameter
Llmltr
Tort Condltlon¡'llln. Tvp. iler. Unlttrs Address Setup Time 2 t¿s
brs I OE Setup Time 2 ,rsto" Data Setup Time 2 t¿s
tr" Address Hold Time 0 t¿s
to* Data Hold Time 2 t¿s
to. Chip Enable to Output Float Delay 0 130 nstvs V* Setup Time 2 ,¿s
t"*, PGM Pulse Width During Programming 45 50 55 'mstces CE Setup Time 2 ,¿s
toe Data Valid from G 150 ns
aFl¡irt¡71
iffiere632764
CAPACITANCE rA=25"G, r= 1MHz
A.G TESTTNG TNPUT OUTPUT WAVEFORMII¡PUT/OUTPUT
l"lsb:fJ'ü"¡$H[ii,:,"#ffi i+li#t%ti?"J8il;#ti#r"re¡
t'o¡r..r-,*r.{'o
o.t o.r
llO?ES: 1. Typ¡cal yalucs are lor T^ - 25.6 ¡n.l nomin¡l suppty voltag€3,2. This peramoro, ii onty srnpt.d "nJ
i" iái'iOoo r".rr¿.
i: ff,liii"T',11il|s'&.':,8E.*;'j::jn::'1l,?cttse or oE wnhou, impacr on rrcc.
A.C. TESTING LOAD CIRCUIT
Cr = 100pFcr rNcLuoEs Jtc CAPACTT NCE
A.C. WAyEFORMS
