Teorema De Morgan

Laporan Praktikum IV

Praktik Teknik Digital

APLIKASI TEOREMA DE MORGAN

DAN MEMBENTUK RANGKAIAN EX-OR

Disusun Oleh :Nama : Ahmadi Fadillah

Kelas : P.T.Informatika E1

NIM : 14520241020

Dosen : Bekti Wulandari, M.Pd

PENDIDIKAN TEKNIK INFORMATIKA / TEKNIK ELEKTRONIKA

FAKULTAS TEKNIK

UNIVERSITAS NEGERI YOGYAKARTA

2014

APLIKASI TEOREMA DE MORGAN

DAN MEMBENTUK RANGKAIAN EX-OR

I. TUJUAN PERCOBAAN

Setelah selesai Praktikum mahasiswa dapat:

1.Membuktikan Teorema De Morgan I.

2.Membuktikan Teorema De Morgan II.

3.Mempelajari sifat-sifat dan cara kerja dari satu

rangkaian Exclusive-OR Gate yang dibentuk dari AND,

OR, dan NOT Gate.


rangkaian Exclusive-OR Gate yang dibentuk dari NOR

dan NOT Gate.


rangkaian Exclusive-OR Gate yang dibentuk dari NAND

dan NOT Gate.

II. DASAR TEORI

Gerbang Logika adalah rangkaian dengan satu atau lebih

dari satu sinyal masukan tetapi hanya menghasilkan satu

sinyal berupa tegangan (Logika) tinggi [1] (LED menyala)

atau tegangan (Logika) rendah [0] (LED mati). Dikarenakan

analisis gerbang logika dilakukan dengan Aljabar Boolean

maka gerbang logika sering juga disebut Rangkaian logika.

Berikut Merupakan Jenis-jenis IC beserta muatan

Gerbang Logika di dalamnya:

Sumber:

file:///H:/%C2%A0/Bahan2%20Teknik%20Digital/gates1.jpg

Diakses pada 18 September 2014 Pukul 23.00 WIB

Pada percobaan ini diterapkan pemakaian dari teori De Morgan yang menyatakan bahwa:1. Suatu rangkaian NAND Gate adalah ekuivalen dengan rangkaian OR Gate yang menggunakan NOT Gate pada setiap input-inputnya.(A . B)` = A` + B`

2. Suatu rangkaian NOR Gate adalah ekuivalen dengan rangkaian AND Gate menggunakan NOT Gate pada setiap input-inputnya.(A + B)` = A` . B`Sifat dari rangkaian Exclusive-OR adalah berfungsi

untuk mendeteksi keadaan-keadaam logika yang berbeda, makaoutput Exclusive-OR akan bernilai 1, tetapi jika kedua inputnya berada pada keadaan logika yang sama maka output Exclusive-OR akan bernilai 0. Exclusive-OR Gate terutama digunakan pada rangkaian aritmatic logic seperti misalnya rangkaian penjumlahan (adder) dan pengurangan (subtractor). Pada percobaan ini dibuat suatu rangkaian Exclusive-OR Gate dari gabungan gate dasar.

III. ALAT DAN BAHAN PERCOBAAN

1. Power Supply

2. Digital Trainer (EWB512)

3. IC TTL tipe : SN 7408 (AND Gate)

4. IC TTL tipe : SN 7432 (OR Gate)

5. IC TTL tipe : SN 7404 (NOT Gate)

6. IC TTL tipe : SN 7400 (NAND Gate)

7. IC TTL tipe : SN 7402 (NOR Gate)

IV. LANGKAH PERCOBAAN

A. PERCOBAAN A

1. Buat rangkaian logika seperti pada gambar 1a dan 1b

Gambar : Rangkaian

1a.

Gambar : Rangkaian

1b.

Gambar : Rangkaian

2a.

Gambar : Rangkaian

2b.

2. Kemudian berikanlah keadaan logika pada terminal-

terminal input A, B, dan D dengan menggunakan sakar

seperti pada Tabel 1 berikut. Catatlah keadaan

outputnya.

3. Lakukan langkah 1 dan 2 untuk gambar 2a dan 2b.

B. PERCOBAAN B

1. Buatlah rangkaian logika seperti pada Gambar 3.

Gambar : Rangkaian 3

2. Kemudian berikanlah keadaan logika pada terminal-

terminal input A dan B dengan menggunakan sakar

seperti pada tabel 2 berikut. Catatlah keadaan

outputnya.

3. Lakukan langkah 1 dan 2 untuk Gambar 4 dan 5.



4. Ulangi langkah 1 dengan menggunakan IC 7404, 7408,

7432, berilah masukan dengan menggunakan World

generator dan amati timing diagramnya dengan Logic

Analizer.

Percobaan Logic Analizer IC 7404:



5. Lakukan juga untuk gambar 4 dan 5 dengan menggunakan

IC.

V. LAPORAN HASIL PENGAMATAN

Tabel 1 : Percobaan A

INPUT OUTPUTA B C D Y1 Y2 Y3 Y40 0 0 0 0 0 0 00 0 0 1 1 1 0 00 0 1 0 1 1 0 00 0 1 1 1 1 1 10 1 0 0 1 1 0 00 1 0 1 1 1 0 00 1 1 0 1 1 0 00 1 1 1 1 1 1 11 0 0 0 1 1 0 01 0 0 1 1 1 0 01 0 1 0 1 1 0 01 0 1 1 1 1 1 11 1 0 0 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 1 1 1 1

Tabel 2 : Percobaan B

INPUT OUPUT

A B Y1 Y2 Y3

0 0 0 0 00 1 1 1 11 0 1 1 11 1 0 0 0

VI. ANALISIS

Dari hasil percobaan yang telah kami lakukan, kami

mendapatkan beberapa data:

Percobaan A :

INPUT OUTPUTA B C D Y1 Y2 Y3 Y4

0 0 0 0 0 0 0 00 0 0 1 1 1 0 00 0 1 0 1 1 0 00 0 1 1 1 1 1 10 1 0 0 1 1 0 00 1 0 1 1 1 0 00 1 1 0 1 1 0 00 1 1 1 1 1 1 11 0 0 0 1 1 0 01 0 0 1 1 1 0 01 0 1 0 1 1 0 01 0 1 1 1 1 1 11 1 0 0 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 1 1 1 1

Berdasarkan teori konsep kerja gerbang dasar OR Gate dan

AND Gate:

OR Gate : Output akan menyala (berlogika 1) ketika

(minimal) salah satu dari kedua input berlogika 1.

AND Gate : Output akan menyala (berlogika 1) ketika

kedua (semua) input berlogika 1.

Pada rangkaian Y1 = (A`.B`.C`.D`)`: dengan adanya salah

satu input ABC yang bernilai 1, maka Ouput akhir akan

bernilai 1.

Pada rangkaian Y2 = A + B + C + D : dengan adanya salah

satu input ABC yang bernilai 1, maka Ouput akhir akan

bernilai 1.

Pada rangkaian Y3 = (A`+B`)` + (C`+D`)`: dengan adanya

salah satu gerbang AND yang benilai 1 (syarat: kedua

inputnya harus benar), maka Output akhir akan bernilai

1.

Pada rangkaian Y4 = (A.B) + (C.D) : dengan adanya salah

satu gerbang AND yang benilai 1 (syarat: kedua inputnya

harus benar), maka Output akhir akan bernilai 1.

Percobaan B :

INPUT OUPUT

A B Y1 Y2 Y3

0 0 0 0 00 1 1 1 11 0 1 1 11 1 0 0 0 Pada rangkaian Y1, Y2, dan Y3 : memiliki sifat yang

sama dengan gerbang EX-OR, di mana Output hanya akan

bernilai 1 apabila kedua Input berbeda nilai.

Dari hasil percobaan yang telah saya lakukan, saya

mendapatkan beberapa data:

Percobaan Logic

Analizer IC 7404

:

Input Output

A Y0 11 0

Hasil: Data

Sesuai dengan

Teori.

Percobaan Logic

Analizer IC 7408

:

Input Output

A B Y

0 0 00 1 01 0 01 1 1

Hasil: Data

Sesuai dengan

Teori.

Percobaan Logic

Analizer IC 7432

:

Input Output

A B Y0 0 00 1 11 0 11 1 1

Hasil: Data

Sesuai dengan

Teori.

VII. JAWAB PERTANYAAN

Percobaan A

1. Lihat Bab: Laporan Hasil Pengamatan

2. Lihat Bab: Analisis

Percobaan B

1. Pada rangkaian Y1, Y2, dan Y3 kesemuanya memiliki

sifat yang sama dengan gerbang EX-OR, di mana Output

hanya akan bernilai 1 apabila kedua Input berbeda

nilai.

Dari data percobaaan yang kami lakukan, ternyata

dengan berbedanya rangkaian gerbang logika, apabila

kesemuanya memiliki nilai Output yang sama pada tabel

kebenaran, maka kesemua rangkaian tersebut dipastikan

memiliki rumus persamaan dasar yang sama.

2. Persamaan Output dari Percobaan B:

Y1 = (A . B`) + (A` . B)

Y2 = [(A + B`)` + (A` + B)`]``

Y2 = [(A + B`)` + (A` + B)`]

Y2 = [(A` . B) + (A . B`)]

Y2 = (A` . B) + (A . B`) ........ {Hukum De Morgan}

(x + y)` = (x` . y`)

Y2 = (A . B`) + (A` . B) ........ {Sifat

Komutatif / Perpindahan }

Y3 = [(A . B`)`.(A` . B)`]`

Y3 = (A` . B) + (A . B`) ........ {Hukum De Morgan}

(x + y)` = (x` . y`)

Y3 = (A . B`) + (A` . B) ........ {Sifat

Komutatif / Perpindahan }

3. Menyederhanakan & Membuktikan Persamaan menggunakan

Teorema De Morgan:

Y = [(A + B)` + (A + B)`]` = (A + B).(A + B)

Y = [(A + B)` + (A + B)`]`

Y = [(A + B)``.(A + B)``]

Y = (A + B).(A + B) ......... {Terbukti}

VIII. SIMPULAN

Untuk setiap persamaan dari rangkaian-rangkaian yang

memiliki hasil Output yang sama pada tabel kebenarannya,

maka dapat dipastikan bahwa rangkaian-rangkaian tersebut

memiliki rumus persamaan dasar yang sama apabila

disederhanakan.

LAMPIRAN

Gambar Laporan

sementara Percobaan A

(Tabel 1).

Gambar Laporan

sementara Percobaan B

(Tabel II) dan

Persamaannya.

* * *

Documents

Teorema De Morgan