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第五章 总线 及其形成. 教师： 王晓甜 Email ： [email protected]. 综述 — 本门课学习的内容. 外设 1. 内存. CPU. CPU. 外设 2. 外存 1. 外设 3. 外存 2. 系统软件 应用软件. 总线. I/O 接口电路. CPU ：结构，工作原理，寄存器组织. 必备知识. 总线 ：概念，分类， CPU 如何实现总线管理. 存储器 ：结构， CPU 对存储器的管理，存储器的扩展设计. 数字电路 算法语言. I/O 接口电路 ：典型 I/O 接口电路的工作方式和设计方法. - PowerPoint PPT Presentation
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综述—本门课学习的内容
www.themegallery.com
CPU内存
外设1
外存 1
外存 2
外设2外设3
总线I/O 接口电路
系统软件应用软件
CPU
CPU ：结构，工作原理，寄存器组织总线：概念，分类， CPU 如何实现总线管理
存储器：结构， CPU 对存储器的管理，存储器的扩展设计I/O 接口电路：典型 I/O 接口电路的工作方式和设计方法
软件编程：汇编语言源程序编写
必备知识
数字电路算法语言
回顾
CPU 对 I/O 的输入输出指令
IN AL ， DXIN AX ， DX
OUT DX ， ALOUT DX ， AX
EG1. CPU 读取地址为 PORT 的端口内的一个字节数据
EG2. CPU 向地址为 PORT 的端口输出一个字数据 NUM
按功能层次的总线分类片内总线 （封装在芯片内部，不可见） 片内总线是指连接集成电路芯片内部各功能单元的信息通路。元件级总线（可见，如显卡上各个芯片间的连线） 元件级总线是反映连接同一个插板内各个元件的总线。
系统总线（主板插槽） 系统总线是指连接微处理器、主存储器和 I/O接口等系统部件的
信息通路，也是连接各个插件板的通路。
通信总线（如数码相机的 USB 数据线，打印机连线）
通信总线又称为 I/O总线或外总线，是指连接微型计算机主机与I/O设备、仪器仪表，甚至其他微型计算机的总线。
总线的定义
系统总线形成与控制逻辑
定时器
微处理器(C
PU
)
微处理器级总线
存储器RAM/ROM
DB
AB
CB
系统（级）总线
I/O
设备
（1
）I/O 接口
电路（ 1 ）
DB
AB
CB
I/O 接口 电路（ 2 ）
I/O
设备
（2
）
DB
AB
CB
微处理器级总线： 微处理器外部结构中的数量有限的输入输出引脚
系统级总线： 微处理器级总线和其他逻辑电路连接组成的主机板系统
I/O 设备和存储器通过接口电路连接在系统总线上
5.2 在系统总线形成中，经常要使用芯片：
三态门 双向三态门 带有三态门输出的锁存器
总线控制逻辑 ：微处理器级总线和系统及总线之间的接口逻辑电路。
控制逻辑所涉及的主要芯片很多，这里主要介绍74LS244、 74LS245 、 74LS373 。其它同类功能芯片的工作原理与此相同或相似。
5.2 几种常用的芯片
1. 三态门 典型芯片74LS244 三态门的输出 Y由 G 控制
o
A1 Y1
GG=0时
Y1=A1 o
A1 Y1
GG=1时
Y1=Z
5.2 几种常用的芯片 - 三态门
1A11A21A31A4
2
2A22A32A4
1G2G
1Y11Y21Y31Y4
2Y12Y22Y32Y4
468
2A111131517
119
18161412
9
357
74LS244 逻辑及引脚
74LS244 功能
在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。
三 态
G A Y
0
0
00
1
1
1
X 高 阻
2011
2
3
4
5
6
7
8
9
10
1 19
18
17
16
15
14
13
12
11
1G
2G
GND
VCC
单向三态门 74LS244
5.2 几种常用的芯片 - 双向三态门
2. 双向三态门 典型芯片 74LS245
o
A0 B0
DI R
oo
G
G=0DI R=1
1
0
o
A0 B0
DI R
oo
G
G=0DI R=0
0
1
G＝ 1 时， A 组和 B 组均为三态G＝ 0 时， DIR 控制数据方向
5.2 几种常用的芯片 - 双向三态门
A0
A1
A2
A3
A4
A5
A6
A7
EDI R
B0
B1
B2
B3
B4
B5
B6
B7
23456789
191
18171615
1413
1211
方 向DI RE
0 0
0 1
1 X
A B
A、B 边均为高阻
A B
74LS245 逻辑及引脚
74LS245 功能
在实际应用中可作为数据总线双向驱动器、地址总线或控制总线单向驱动以及输入端口的接口芯片。
A0B0
A1
A2
A3
A4
A5
A6
A7
≥1T
≥1OE
B1
B2
B3
B4
B5
B6
B7
单向三态门 74LS245
5.2 几种常用的芯片 - 带有三态门输出的锁存器
3. 带有三态门输出的锁存器 典型芯片 74LS373
时序关系：D 触 发 器
D Q
OE G
o o
1D 1Q
GOE
1D
G
1Q
OE=0
G=1 跟随G=0 保持
5.2 几种常用的芯片 - 带有三态门输出的锁存器
D0
D1
D2
D3
D4
D5
D6
D7
OEG
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
3478
13141718
111
2569
1512
1619
~
GOE
0 1
0 1
1 X 为高阻
Di Qi
0 0
1 1
X
0 0 X 保持
( i =0 7)
74LS373 逻辑及引脚
74LS373 功能
在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片。
QDI0 DO0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
1
STB
1
OE
DO1
DO2
DO3
DO4
DO5
DO6
DO7
D
CLK
锁存器 74LS373
5.3 8086 的引脚功能与时序
8086引脚说明
(RQ/GTO)(RQ/GT1)(LOCK)(S2) (S1)(S0)(QS0)(QS1)
最大方式
最小方式
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
引脚的功能：微处理器通过这些引脚与外部的逻辑部件连接，
完成信息的交换。1. 与存储器之间交换信息 ( 指令及数据 ) ；2. 与 I/O 设备之间交换信息；3. 能输入和输出必要的信号。
CPU 引脚CPU 引脚
微处理级总线微处理级总线
5.3 8086 的引脚功能与时序
1. 数据总线Data Bus （ 16 ）传送指令或数据信息
2. 地址总线Address Bus （ 20 ）指示欲传信息的来源或目的地址
3. 控制总线Control Bus （ 16 ）管理总线上数据或信息的活动方式
. 控制总线：
控制总线管理总线上的活动 用来传送自 CPU发出的控制信息或外设送到 CPU的状态信息 大部分是单向的，有有一些是双向的
. 数据总线：
用于 CPU和存储器或 I/O接口之间传送数据，是双向的。 微处理器数据总线的条数决定 CPU和存储器或 I/O设备一次能交换数据的位数，是区分微处理器是多少位的依据。
8086 CPU 的数据总线是 16 条 ( 引脚： AD0-AD15) ，我们就说 8086 CPU是 16位微处理器。
CPU 通过地址总线输出地址码来选择某一存储单元或某一称为 I/O端口的寄存器，是单向的。 地址码的位数决定了地址空间的大小。n 位地址总线可有 个地址（ 0∽ -1）。
Eg.16位地址总线 65536（ 64KB）20位地址总线 1MB32位地址总线 4GB
. 地址总线：
n2 n2
8086/8088CPU有 20 根地址线（引脚： AD0-A19/S6 ）存储器地址总线 20位 寻址空间 1MBI/O地址总线 16位（低 16位） 寻址空间 64KB
.8086微处理器级总线的特点1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
8086引脚说明 最小方式
40 根外部引脚1 根电源线2 根接地线1 根时钟线
16 根数据总线20 根地址总线21 根控制总线
分时复用的总线利用方式
5.3 8086 的引脚功能与时序
8086引脚说明
(RQ/GTO)(RQ/GT1)(LOCK)(S2) (S1)(S0)(QS0)(QS1)
最大方式
最小方式
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
5.3 8086 的引脚功能与时序 最小方式： 适合用于由单处理器组成的小系统。在这种方式中， 8088/8086CPU引脚直接产生存贮器或 I/O读写的读写命令等控制信号。
最大方式： 适合用于实现多处理器系统，在这种方式中， 8088/8086CPU不直接提供用于存贮器或 I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三个状态位（ S2,S1,S0）输出，由外部的总线控制器 8288 对状态信号进行译码产生相应信号。
两种方式下部分控制引脚的功能是不同的。本节主要介绍 8086 ，而对 8088 ，则说明它与 8086 的不同之处。 下面先介绍 8086 的最小方式系统。
5.3 8086 的引脚功能与时序
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
CLK（输入）
8086/8088的 CLK信号由 8284A 时钟发生器产生。
时钟信号占空比为 33% 时是最佳状态。
最高频率对 8086 和 8088 为5MHz，
对 8086-2 为 8MHz，对 8086-1 为10MHz。
时序：三种总线上出现的信息不但有严格的顺序，而且有准确的时间，成为时序
时钟：时钟脉冲发生器产生具有一定频率和占空比的脉冲信号，称之为及其的主脉冲或时钟
主频：时钟的频率，是衡量 CPU 性能的一个重要指标
时钟周期：主频的倒数，是 CPU 的基本时间计量单位。也叫一个 T 周期或一个 T 状态。或一个节拍
5.3 8086 的引脚功能与时序
时钟周期 微处理器是在统一的时钟信号 CLK控制下，按节拍进行工作的。 8086/8088的时钟频率为 5MHz。时钟周期为200ns，它是 CPU工作的最小节拍。
总线周期 8086/8088 CPU对存储器或 I/O进行一次访问，需要至少 4 个时钟周期，即称为基本总线周期
用于等待存储器或 I/O接口响应的等待状态
TWT1 T2 T3 TW T4
T1 T4T2 T3T1T1
总线周期间的等待状态（空闲状态）
CLK
基本总线周期
T1 T2 T3 T4
5.3 8086 的引脚功能与时序
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
RESET（输入）
系统复位信号系统复位 :
至少保持 4 个时钟周期的高电平；RESET 信号有效时， CPU 清 除IP、 DS、 ES、 SS、 PSW、指令队列；置 CS为 0FFFFH。
5.3 8086 的引脚功能与时序
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
AD15～ AD0：
三态，地址 /数据复用线。 ALE 有效时为地址信号输出 ; 否则，为双向数据线。
A19/S6～ A16/S3：
三态，输出，地址 /状态信号复用线。在总线周期的 T1 状态，输出高 4位地址；其他状态输出 CPU 的状态信号。执行 I/O操作时不用，全为低电平。
T4 状态， CPU （或外设）从总线上读取数据
5.3 8086 的引脚功能与时序
T1 T2 T3 T4
AD15~AD0
CLK
BHE/ S7
A19/ S6~ A16 / S3
S7BHE
T1
A15~A0 D15~D0
A19~A16 S6~S3
分时复用的总线时序
Tw 状态，外设速度不能及时配合 CPU 的时候，在 T3 和 T4 之间插入TW T3 状态，总线的高 4 位 提供状态信息 S3-S6 ，低 16 位上出现数据 T2 内， CPU从总线上撤销地址，并使总线的低 16 位浮置位高阻状态，为传送数据作准备T1 内，发送地址信息，作地址线用，输出所要寻址的存储单元或外设端口地址
5.3 8086 的引脚功能与时序
BHE低电平有效 表示使用 高8位数据线 : AD15---AD8；
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
5.3 8086 的引脚功能与时序
操 作 BHE A0 使用的数据引脚
读或写偶地址的一个字 0 0 AD15 ~AD0
读或写偶地址的一个字节 1 0 AD7 ~ AD0
读或写奇地址的一个字节 0 1 AD15 ~ AD8
读或写奇地址的一个字 0 1
1 0
AD15 ~ AD8
（第一个总线周期放低位数据字节）
AD7 ~ AD0
（第二个总线周期放高位数据字节）
A19/S6， A18/S5， A17/S4 ，和A16/S3 为分时复用地址 /状态信号线
A19/S6 –A16/S3 （输出，三态）
S4、 S3 的功能
S4 S3 段寄存器0 0 ES
0 1 SS
1 0 CS （或 I/O ，中断响应）
1 1 DS
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
7.ALE（输出）
地址锁存允许信号
高电平表示地址线的地址信息有效。利用它的下降沿把地址信号和BHE信号锁存在地址锁存器
数据或状态信息
T1 T2 T3 T4
地址信号
CLK
AD15~AD0A19/ S6~ A16 / S3
BHE / S7
ALE
5.3 8086 的引脚功能与时序
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
数据总线是双向的； DT/R （数据收 / 发信号） 控制数据传输方向； 控制 74LS245 的传送方向
DEN （数据允许） 控制数据有效时间。 控制 74LS245 的输出允许
D15~D8
DT/R
D7~D0
8086
MN/MX+5V
DEN
AD15~ AD8
AD7 ~ AD0
系
统
数据
总
线74LS245
74LS245
微处理器级总线
A0 B0
A7 B7
EDIR
… …
A0 B0
A7 B7
EDIR
… …●
●
数据总线形成
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
RD（输出，三态）
读信号T2～ T4 状态有效。
WR（输出，三态）
写信号T2～ T4状态有效
5.3 8086 的引脚功能与时序
5.3 8086 的引脚功能与时序
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
M/IO（输出，三 态）
存储器与 I/O端口区分信号
在 Intel 8088 中，该引脚定义为 IO/M ，极性与 8086 的 M/IO
反相。
5.3 8086 的引脚功能与时序
输出数据或状态信息
T1 T2 T3 T4
地址信号
CLK
AD15~AD0A19/ S6~ A16 / S3
BHE / S7
ALE
DEN
DT/ R
WR
I/O低为 端口写，高为存储器写M/ I O
写总线周期
输入数据
T1 T2 T3 T4
地址信号
CLK
AD15~AD0A19/ S6~ A16 / S3
BHE / S7
ALE
DEN
DT/ R
RD
I/O低为 端口读，高为存储器读M/ I O
读总线周期
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
其它控制信号
READY（输入） 准备好信号T1 T2 T3 Tw
CLKTw T4
READY
CPU在 T3 状态检测 READY信号，如果READY为低电平，则插入等待状态 Tw，同时再次检测 READY信号，直到 READY为高电平，则进入 T4状态，完成本次总线周期。
高电平： CPU继续处于等待状态；低电平： CPU执行下一条指令。
TEST（输入） 测试信号
当 CPU 执行 WAIT 指令的操作时，每隔 5 个时钟周期对 TEST输入端进行一次测试：
条件： NMI出现上升沿动作： CPU 在执行完现行指令后，立即进入中断服务子程序。注意： CPU中断响应不受标志寄存器中断允许标志位 IF状态的影响。
15.NMI（输入）
非可屏蔽中断请求输入信号
可屏蔽中断请求输入信号
INTR（输入）
条件： INTR高电平 IF＝ 1
动作： CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。
注意： CPU对可屏蔽中断的响应受中断允许标志位 IF状态的影响。
在相邻的两个总线周期中输出两个负脉冲
17.INTA（输出） 中断响应信号
AD7~AD0
T1 T2 T3 T4 T1 T1 T1 T1 T2 T3 T4
空闲状态
ALEINTA
中断类型号
通知外设，其中断请求被接收
由外设向 CPU提供中断类型号
CPU总线使用权可以由外设控制总线申请信号： HOLD总线授予信号： HLDA
总线请求响应过程：1.外部设备向 CPU 发出总线使用请求（ HOLD 高电平）；2.CPU让出总线控制权，给出 HLDA信号；3.外部设备撤消 HLOD信号， CPU恢复对总线的控制权。
系统总线
MN/ MX CLKREADY RESET
TESTHOLDHLDA
M/ IOWRRD
ALE BHE
NMIINTRINTA
+5V
时钟8284 A
READY
8086 CPUG
74 LS 373
OE
锁存器BHEA19 ~ A16
AD15 ~ AD0
DT/RDEN
DIROE
74 LS 245收发器
数据总线 D15 ~ D0
地址总线 A19 ~ A0
控制总线
8086 最小方式系统总线结构
8086CPU最小方式系统总线
D15-D8D7-D0
A19-A16
A15-A0
BHE
M/IO
WR
RD
NMI
INTR
INTA
8088CPU最小方式系统总线
D7-D0
A19-A16
A15-A0
IO/M
WR
RD
NMI
INTR
INTA
最小工作模式由 8086 单一微处理器构成的 小系统。 在这种方式下，由 8086CPU直接产生小系统所需要的全部控制信号。
最小的含义是：系统中的存储器容量较小， 外设端口也较少， 所需的系统总线控制逻辑的规模较小，总线的驱动能力不高。最小组态工作模式适用于小规模应用场合
最大工作模式多处理器系统，其中， 8086CPU 为主处理器，
其他处理器 被称为协处理器。在这种方式下， 8086CPU 不直接提供用于存储
器或 I/O 读写的读写命令等控制信号，而是 将当前要执行的传送操作类型编码为 3 个状态位输出，由总线控制器 8288 对状态信号进行译码产生相应控制信号。
最大模式系统的特点 总线控制逻辑 由总线控制器 8288 产生和控制， 即
8288将主处理器的状态和信号 转换成系统总线命令和控制信号
协处理器 只是协助主处理器完成 某些辅助工作，即被动的接受并执行来自主处理器的命令。 和 8086 配套使用的协处理器有两个：一个是专用于数
值计算的协处理器 8087 ，另一个是专用于输入输出操作的协处理器 8089。 8087 通过硬件实现高精度整数浮点数运算。 8089 有其自身的一套专门用于输入输出操作的命令系统，还可带局部存储器，可以直接为输入输出设备服务。增加协处理器， 使得浮点运算和输入输出操作不再占用 8086 时间，从而大大提高了系统的运行效率。
最大工作模式特点
8086CPU 处于最大组态工作模式时，系统中可包含两个或两个以上 CPU ，
8086 称为主处理器，其他的称为协处理器 8087 数学协处理器， 8089 输入输出协处理器
CPU 的控制总线信号由引脚 24 ～ 31经 8288 总线控制器转换后接出。
最大的含义是：构成的计算机系统规模较大，
存储器容量较大，外设端口也较多， 总线的控制和驱 动能力较强，
构成多处理器系统，显著提高系统的工作效率
(RQ/GTO)(RQ/GT1)(LOCK)(S2) (S1)(S0)(QS0)(QS1)
最大方式
1234567891011121314151617181920 21
22232425262728293031323334353637383940GND
AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND
INTEL
8086
CPU
VccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7
MN/MXRD
HOLDHLDAWRM /IODT/RDENALEINTA
TESTREADYRESET
QS1~QS0 ，输出指令队列的状态输出线。当 8086 在执行当前指
令的同时，总线接口单元 BIU从存储器中预取后面的指令，并将其存放在指令预取队列中。
QS1~QS0 用来提供指令队列的状态信息，以便外部逻辑，比如 协处理器， 跟踪内部指令序列。
QS1 QS0 指令队列状态0 0 无操作，队列中指令未被取出
0 1 从队列中取出当前指令的第一个字节
1 0 队列空
1 1 从队列中取出指令的后续字节
• 双向， RQ ：入， GT ：出。低电平有效。用于总线请求信号的输入和总线授权信号的输出，特点是请求和授权功能由一根线来实现。（其它处理器请求总线、 CPU 授权）。
• 总线的请求 / 允许在时序上分为三个阶段：请求、允许、释放。• 两条控制线可同时接两个协处理器， RQ/GT0 优先级高。
RQ/GT1和 RQ/GT0 ，输入 / 输出
LOCK ，输出，三态 总线锁定信号，低电平有效。该信号用来封锁外部处理器
的总线请求。不允许总线上的主控设备占用总线。
有效方式：指令前缀 LOCK ：维持到该条指令执行结束
INTR 引脚上的中断请求信号
S2~S0 ，输出，三态 CPU 状态输出线，其编码表示 CPU当前总线周期的操作
类型。总线控制器 8288 接收这个状态信息，并产生访问存储器或 I/O 端口和对 74LS373、 74LS245 的控制信号。S2 S1 S0 操作状态 8288产生的信号
0 0 0 中断响应 INTA 0 0 1 读 I/O端口 IORC 0 1 0 写 I/O端口 IOWC、 AIOWC 0 1 1 暂停 无 1 0 0 取指令 MRDC 1 0 1 读存储器（数据） MRDC 1 1 0 写存储器（数据） MWTC、 AMWC 1 1 1 保留 无
取指令和读存储器都是对存储器进行操作，一个是对 ROM操作，
一个是对 RAM操作
8288对 CPU输出的 S2， S1， S0 三
个状态信号译码产生的控制信号如下图所示。
8086/8088
MN/MX
S2
S1
S0
S2
S1
S0
MRDCMWTCIORCIOWCALEDT/RDENINTA
8288
用于总线控制的命令信号 INTA： CPU 向中断控制器或设备发出的中 断响应信号。 IORC： I/O 读命令，命令 I/O 接口把数据放在数据总线
上。 IOWC： I/O 写命令，命令 I/O 接口接收数据总线上的
数据。 MRDC ：存储器读命令。 MWTC ：存储器写命令。 AIOWC、 AMWC ：先行 I/O 写命令、先行存储器写命
令，对于慢速接口增加一个时钟周期准备数据。（ P173 ， 图 5.13 ）
输入：CLKS0-S2AENIOBCEN
S0
S1 S2
IOB
CENAEN
CLK
MRDC
MWTC
AMWC IORC
IOWC
AIOWC
INTA
DT/R
DENMCE/PDEN
ALE
1
2
345
6
789
10
20
19
181716
15
141312
11GND
VCC（+5V）8288
Intel 8288引脚
输出：MRDCAMWCMWTCIORCIOWCAIOWCINTA
DENDT/RALEMCE/PDEN
通过译码生成的总线
命令信号
由控制信号发生器生成的控制信号
状态译码器
控制电路
命令信号发生器
控制信号发生器
S2
S1
S0
状态信号( 来自 CPU)
MRDCMWTCAMWCIORCAIOWCINTA
DT/RDENMCE/PDENALE
总线命令信号
总线控制信号
CLKAENCENIOB
控制输入
Intel 8288结构框图
系统总线
MN / MX CLKREADY RESET
TEST
ALE
BHE
NMIINTR
时钟8284 A
READY
8086 CPU
G
74 LS 373
OE
锁存器BHEA19 ~ A16
AD 15 ~ AD0
DT/R
DIR
OE
74 LS 245收发器
数据总线 D15 ~ D0
地址总线 A19 ~ A0
控制总线
RQ/ GT0
CLKS0
S1
S2
DEN
INTA
MRDCMWTC
IORCIOWC
8288S0
S1
S2
8086 最大方式系统总线结构
与最小方式系统的主要不同1 、用于 74LS373 锁存器及 74LS245 收发器的控制信号、读写控制信号和 INTA 信号在最大方式系统中均由 8288 总线控制器根据 CPU 输出的 3 个状态位 S2、 S1和 S0 的状态
产生M/IO
RD
WR
MRDC
IORC
MWTC
AMWTC
IOWC
AIOWC
2 、 3、 8288 输出的数据允许信号 DEN 的极性与最小方式下CPU 产生的 DEN
相反
MEMW
MEMR
IOW
IOR
T1 T2 T3 T4
一个总线周期
CLK
S2 ~ S0有效
地址/状态和BHE/S7
地址/数据(AD15 ~ AD0)
ALE
MRDC或IORC
DT/R
DEN
8288输出
BHE ,A19 ~ A16 S7~S2
浮空A15~A0
输入数据D15~D0
S2~S0
最大工作方式读总线周期
最大工作方式写总线周期
T1 T2 T3 T4
一个总线周期
CLK
地址/状态和BHE/S7
地址/数据(AD15 ~ AD0)
ALE
AMWC或AIOWC
MWTC或IOWC
DEN
8288输出
S2~S0
浮空A15~A0
输出数据D15~D0
S2~S0
BHE ,A19 ~ A16
S2 ~ S0有效
最大方式系统总线基本框图
8086CPU最大方式系统总线
D15-D8
D7-D0
A19-A16
A15-A0
BHE
MEMW
MEMR
IOW
IOR
8088CPU最大方式系统总线
D7-D0
A19-A16
A15-A0
MEMW
MEMR
IOW
IOR
(2)CPU外部
差异 8086 8088
数据总线 16条 D0-D15
8 条 D0-D7
AD15-AD8 分时复用 单一地址线极性相反 M/IO IO/M
其它 BHE/S7 SS0
PC/XT 总线
PC/XT 总线是 IBM 公司推出的微机所 配备的系统总线，采用 8 位的总线标准。
PC/XT 总线共有 62 个信号，时钟频率为4.77MHz 。
PC/XT 机采用的 CPU 为 8088最大方式
后元件面
B4
RESET DRVA1
A2
A3
A4A5
A6A7
A8
A9
GND B1
B2
焊接面
前
B3
B6
B5
B7
B8B9
B10
B11
B12
B13
B14B15
B16B17
B18
B19
B20B21B22
B23
B24
B25
B26
B27B28
B29
B30B31
+5V+IRQ2
-5V+DRQ2
-12V
GNDMEMWMEMRIOWIOR
RESERVED+12V
DACK3DRQ3
DACK1DRQ1
DACK0
CLOCKIRQ7
IRQ6
IRQ5
IRQ4IRQ3
DACK2
T/ CALE+5VOSCGND
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
A24
A25
A26
A27
A28
A29
A30
A31
I/ O CHCKD7
D6
D5D4
D3
D2
D1
D0
I/ O CHRDYAENA19
A18
A17
A16
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
IBM PC/XT
总线信号排列图
A12~A19
A8~A11
A0~A7
D0~D7
A12~A15
A16/S3 ~ A19/S6
AEN
74LS373
LEOE
74LS244
74LS245
A8~A11
E1
74LS373
OELE
DRE
AD0~AD7
8288S0
S1
S2
S0
S1
S2
AENBRD AENCEN
DEN
ALE
IOWIORMEMWMEMRMWTCINTA
系统总线
DT/R
IBM PC/XT
系统总线形成电路
系统总线分类：
1 、地址总线： A0-A19 输出
2 、数据总线： D0-D7 双向3 、控制总线
(1)扩充板上存储器操作需要的控制信号线
MEMR：输出 存储器读控制信号 低电平有效
MEMW：输出 存储器写控制信号 低电平有效
(2)I/O读写操作需要的控制信号线IOR：输出 I/O端口读操作控制信号 低电平有效
IOW：输出 I/O端口写操作控制信号 低电平有效
AEN：输出 控制信号， DMA操作时为高，执行 IN和 OUT时为低，所以在 I/O设计时，必须有这个信号 =0参加地址译码
I/OCHCK： 低电平有效，向 CPU提供外设是否准备好的信号
(3)存储器读写和 I/O读写都需要的控制信号线
ALE：输出 地址锁存控制信号
I/O CHRDY：外部输入信号引端 向 CPU提供准备好信号
(4)中断请求信号线
IRQ2-IRQ7： 2-7级的中断请求信号输入端
(5)DMA操作请求和响应信号线DRQ1—DRQ3 ：输入 DMA传送请求信号端
DACK0—DACK3 ：输出 CPU对 DMA请求的应答信号
T/C：输出 当某个通道计数到终值时，输出高电平
4 、其他信号线
OSC：输出 14.318MHz的方波
CLK：输出 4.77MHz基本时钟脉冲
RESETDRV：输出 对接口或外设初始化
电源： +5V两端 -5V一端
+12V一端 -12V一端
GND三端
1. 总线的概念及分类 2. 微处理器级总线与系统总线的 关系 3. 总线形成过程中常用的三个芯片 4.8086 的引脚及各自功能 5.8086 时钟的概念，总线周期的概念 6. 分时复用的地址 /数据总线的实现形式 7. 总线读 /写时序 8.8086最小工作方式和最大工作方式的概念及区别 9.8086CPU与 8088CPU 的区别 10.8086/8088与 PC/XT 的总线形成
