Embed Size (px)
Citation preview
Sequential Logicמערכות זיכרון –
מעגל צירופיזיכרון
. עד כה טיפלנו במערכות צירופיות שהנן חסרות זיכרון•
כל מחשב מכיל זיכרון המשמש לשמירת נתונים ולביצוע תוכניות.•
(feedback) הזיכרון שנתייחס אליו בקורס הנוכחי מושג ע"י שימוש במשוב •של יחידות לוגיות.
מעגל עם משוב איננו מעגל צירופי, כי מעגל צירופי הוא גרף חסר מעגלים.•
כניסותיציאות
Synchronous Sequential Circuits
פעולת המערכת מתבצעת ב"פיקודו" של שעון. אנו דוגמים את מצב המערכת רק ברגעי זמן דיסקרטיים, המוגדרים ע"י השעון.
Asynchronous Sequential Circuits
פעולות המערכת תלויות רק בסדר של שינוי הכניסות. ניתן לדגום את מצב המערכת בכל רגע נתון.
יציב
מהיר
CombinatorialCircuit
MemoryClock Pulses
בקורס הנוכחי נדון כמעט אך ורק במערכות סינכרוניות.
L A T C H
1
2
S R – L a t c h
Reset
Set
R
S Q’
QO
10
11
0
0
0
L A T C H
1
2
S R – L a t c h
Reset
Set
R
S Q’
Q1
01 1
00
00
0
L A T C H
1
2
S R – L a t c h
Reset
Set
R
S Q’
Q
0)0( 0
1)0(
0 )1(
)1(
הערך הקודם
הערך הקודם
,Set נניח שניתנה פקודת •.(S=0, R=0) ועתה אנו מאפסים את הכניסות S=1, R=0 ז"א
.Set "זוכרים" את פקודת ה-Q’, Q ערכי היציאה •.Reset מן הסימטריה ברור שבאותו אופן יזכרו את ה - •
L A T C H
1
2
S R – L a t c h
Reset
Set
R
S Q’
Q
.Q=Q’=0, נקבל S=R=1 כאשר • תלוי ’Q ו Q, הערך של (S=0, R=0) אם כעת מאפסים את הכניסות •
.RACE Condition באיזה קו ישתנה ראשון
המצב הזה, מבחינתנו, הוא איננו חוקי.•
0
0
0
01
1
דיאגרמת זמנים:
Q
S
R
101010
טבלת המצבים:SRQQ’
0101
0001
1010
0010
1100
• Latch איננו פונקציה בוליאנית, כי ערכי היציאה תלויים האחרונה.Reset או Setבפעולת
ערך היציאה נשמר קבוע כל זמן שיש (0,0) עבור כניסות •מתח.
Reset State
Set State
Illegal
SR Latch with NAND
SRQQ’
0101
1101
1010
1110
0011
Reset State
Set State
Illegal
R
S Q’
Q
SR Latchמבוקר שעון
Clock Pulse
CSRNext Q0No change110Q = 1101Q = 0111Illegal100No change
S
R
CP
Q
R
S Q’
Q
CP
D )data( LatchD
Q’
QCP
D )data( LatchD
Q’
QCP
Q = 1 )Set(Q = 0 )Reset(No changeNext State of Q
1 11 00 C D
• D-Latch .הנה יחידה שאוגרת ביט יחיד
.(Registers) זוהי אבן הבניין הבסיסית של אוגרים •
1
1
0 11
00 1 1
00
.SR Latchזהו שכלול של •
JK Latch
, ואז:=1CPהרכיב פעיל אך ורק כאשר .Q=1,Q’=0 , המעגל יתייצב על K=0 , J=1 כאשר •.Q’=1, Q=0, נקבל K=1, J=0 כאשר • ?K=1, J=1 מה קורה כאשר •
K
J Q’
QCP
3
4
1
2
מתהפך.Q מצב יתהפך שוב ושוב.Q , מצב CP=J=K=1 אם לאורך זמן
1
0 0
0 0
1 1)0(
)1(
JK Latch
K
J Q’
QCP
3
4
1
2
?K=1, J=1מה קורה כאשר
JK-Latchטבלת אמת עבור Q)t(JKQ)t+1(
00000010010101111001101011011110
דיאגרמת זמנים:J
K
CP
Qcp=1 הלוך ושוב כל זמן ש – 1 ל –0 יתהפך בין Q אז J=K=1אם
T )trigger(-Latch
למקור אחד:JK-Latch ב J,K מתקבל ע"י חיבור •
T = 0 אין שינוי במצב -
T = 1 היפוך מצב -
קצר T = 1היפוך מצב זה הנו יחיד אם משך הזמן בו .מספיק
QtTQt+1
000
011
101
110
QtDQt+1
000
011
100
111
Flip - Flops)דלגלגים( המוצא של רכיב זכרון אינו צריך להיות תלוי בתזמון, וצריך •
מובטח. להיות יציב לפרק זמן• Flip-Flop הוא פתרון המבוסס על Latch זהו רכיב זכרון .
של ביט יחיד.• Master-Slave Flip-Flop -ו Edge-Triggered Flip-Flop
הם שני פתרונות שימושיים.
• Master-Slave Flip-Flop שימוש הוא פתרון המבוסס על, בצורה שמבטיחה שהפלט יהיה מבודד Latchבשני
מהכניסות.
Master – Slave SR Flip - Flop
סביל, וההפך.S פעיל Mכאשר •
C
S
Y
Q
אין השפעה!
S
R
C
Q
Q’
ת ר
בג S
R
C
Q
Q’
ד ב
ע
SM
S
R
C
Q
Q’
Y
Y’
JK Flip-Flop
S
R
CQ
SRLatch
D
C
DLatch
SlaveMasterJ
K
C
Q
Q’
Y Q
Q’
T )trigger( Flip-Flop
S
RC
QSRLatch
D
C
DLatch
SlaveMasterQ
Q’
QY
Q’T
D
C
DLatch
D
C
DLatch
SlaveMasterQ
YD
D )data( Flip-Flop
טבלאות המצבים
JKQ)t+1(00Q)t(No Change010Reset101Set11Q’)t(Complement
t t+1
שינוי של פלט
שינוי של קלט
JKFFSRQ)t+1(00Q)t(No Change010Reset101Set11?Illegal
SRFF
DQ)t+1(00Reset11Set
DFFTQ)t+1(0Q)t(No Change1Q’)t(Complement
TFF
Edge Triggered Flip-Flops
שינוי המצב מתבצע ברגע שינוי השעון.•
Negative edgePositive edge
Ts-Setup Time
Th-Holdup Time
CP
D
ThTs
Ts+Thיציב
:clock pulse
( Direct Inputs)כניסות ישירות
, איננו Flip Flops, של ה- )Q)t=0 כאשר מפעילים את המחשב, המצב •מוגדר.
(.)t(Q הוא פונ' של )t+1(Q לכן יש לבצע אתחול )כי אתחול מבוצע ע"י כניסות ישירות אשר קובעות ישירות את המצב •(Preset).
J
K
Q
Q’
preset / clear
CP
PreSetCPJKQQ’001100no change1010111010111flip state
