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DS529 2008 5 28 japan.xilinx.com 1 © 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm . PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice. モジュール 1 : 製品紹介および注文情報 DS529-1 (v1.7) 2008 528 概要 特徴 アーキテクチャおよびコンフィギュレーションの概要 コンフィギュレーションの概要 I/O 機能の概要 Production ステータス サポート されるパッケージおよびパッケージ マーク 注文情報 モジュール 2 : 機能の説明 DS529-2 (v1.7) 2008 5 28 Spartan ® -3A FPGA フ ァ ミ リ の機能は次の資料に記載されています。 UG331 : Spartan-3 ジェネレーション FPGA ユーザー ガイド』 クロック リ ソース デジタル クロック マネージャ (DCM) ブロック RAM コンフィギャブル ロジック ブロック (CLB) - 分散 RAM - SRL16 シフト レジスタ - キ ャ リ ーお よ び演算 ロ ジ ッ ク I/O リ ソース エンベデッ ド乗算器ブロ ッ ク プログラム可能なインターコネクト ISE ® デザイン ツールおよび IP コア エンベデッ ド プロセッサおよびコント ロール ソ リ ュ ーシ ョ ン ピン タイプおよびパッケージの概要 パッケージの図面 FPGA の電源 電力管理 UG332 : Spartan-3 ジェネレーション コンフィギュレー ション ガイド』 コンフィギュレーションの概要 コンフィギュレーション ピンおよびピンの動作 ビットストリームのサイズ 各モー ド の詳細 - Platform Flash PROM を使用したマスタ シリ アル モード - SPI Serial Flash PROM を使用したマスタ SPI モード - SPI Parallel Flash PROM を使用したマスタ BPI モード - プロセッサを使用したスレーブ パラレル (SelectMAP) - プロセッサを使用したスレーブ シリアル - JTAG モード ISE iMPACT プログラミング例 MultiBoot リコンフィギュレーション Device DNA を使用したデザイン検証 UG33 4 : Spartan-3A/3AN FPGA スタータ キット ユー ザー ガイド』 モジュール 3 : DC 特性およびスイッチ特性 DS529-3 (v1.7) 2008 528 DC 電気特性 絶対最大定格 電源仕様 推奨動作条件 ス イ ッ チ特性 I/O のタイミング コンフィ ギャブル ロジック ブロ ッ ク (CLB) のタイミ ング 乗算器の タ イ ミ ン グ ブロック RAM のタイミング デジタル クロック マネージャ (DCM) のタイミング サスペンド モードのタイミング Device DNA のタイミング コンフィギュレーションおよび JTAG のタイミング モジュール 4 : ピ ン配置の説明 DS529-4 (v1.7) 2008 528 ピンの説明 パッケージの概要 ピン配置表 フットプリント図 0 Spartan-3A FPGA ファミリ : データシート ( 全モジュール ) DS529 2008 5 28 0 0 Product 製品仕様 R Spartan-3A FPGA ステータス XC3S50A PRODUCTION XC3S200A PRODUCTION XC3S400A PRODUCTION XC3S700A PRODUCTION XC3S1400A PRODUCTION japan.xilinx.com/spartan3a

0 R Spartan-3A FPGA ファミリ

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Page 1: 0 R Spartan-3A FPGA ファミリ

モジュール 1 製品紹介および注文情報DS529-1 (v17) 2008 年 5月 28 日

bull 概要 bull 特徴 bull アーキテクチャおよびコンフ ィギュレーシ ョ ンの概要

bull コンフ ィギュレーシ ョ ンの概要

bull IO 機能の概要

bull Production ステータス

bull サポート されるパッケージおよびパッケージ マーク

bull 注文情報

モジュール 2 機能の説明DS529-2 (v17) 2008 年 5 月 28 日

Spartanreg-3A FPGA ファ ミ リの機能は次の資料に記載されています

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』 minus ク ロ ッ ク リ ソース

minus デジタル ク ロ ッ ク マネージャ (DCM)minus ブロッ ク RAMminus コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

minus IO リ ソース

minus エンベデッ ド乗算器ブロッ ク

minus プログラム可能なインターコネク ト

minus ISEreg デザイン ツールおよび IP コア

minus エンベデッ ド プロセッサおよびコン ト ロール ソ リ ューシ ョ ン

minus ピン タイプおよびパッケージの概要

minus パッケージの図面

minus FPGA の電源

minus 電力管理

bull UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 minus コンフ ィギュレーシ ョ ンの概要

minus コンフ ィギュレーシ ョ ン ピンおよびピンの動作

minus ビッ ト ス ト リームのサイズ

minus 各モードの詳細

- Platform Flash PROM を使用したマスタ シリ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- SPI Parallel Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

minus ISE iMPACT プログラ ミ ング例

minus MultiBoot リ コンフ ィギュレーシ ョ ン

minus Device DNA を使用したデザイン検証

bull UG334 『Spartan-3A3AN FPGA スタータ キッ ト ユーザー ガイ ド』

モジュール 3 DC 特性およびスイ ッ チ特性DS529-3 (v17) 2008 年 5月 28 日

bull DC 電気特性minus 絶対 大定格

minus 電源仕様

minus 推奨動作条件

bull スイ ッチ特性

minus IO のタイ ミ ング

minus コンフィ ギャブル ロジッ ク ブロッ ク (CLB) のタイミ ング

minus 乗算器のタイ ミ ング

minus ブロッ ク RAM のタイ ミ ング

minus デジタル ク ロ ッ ク マネージャ (DCM) のタイ ミ ング

minus サスペンド モードのタイ ミ ング

minus Device DNA のタイ ミ ング

minus コンフ ィギュレーシ ョ ンおよび JTAG のタイ ミ ング

モジュール 4 ピン配置の説明DS529-4 (v17) 2008 年 5月 28 日

bull ピンの説明

bull パッケージの概要

bull ピン配置表

bull フッ トプ リ ン ト図

0

Spartan-3A FPGA フ ァ ミ リ データ シー ト ( 全モジュール )

DS529 2008 年 5 月 28 日 0 0 Product 製品仕様

R

Spartan-3A FPGA ステータ ス

XC3S50A PRODUCTION

XC3S200A PRODUCTION

XC3S400A PRODUCTION

XC3S700A PRODUCTION

XC3S1400A PRODUCTION

japanxilinxcomspartan3a

DS529 2008 年 5 月 28 日 japanxilinxcom 1

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

Spartan-3A FPGA フ ァ ミ リ データ シー ト (全モジュール)R

2 japanxilinxcom DS529 2008 年 5 月 28 日

概要FPGA (フ ィ ール ド プロ グ ラ マブル ゲー ト アレ イ ) の

Spartanreg-3A ファ ミ リは 低価格かつ IO 数を重視した大量生産

が必要な家庭用電化製品向けに設計されています このファ ミ リ

には 表 1 に示すよ うに 5 種類のデバイスが含まれ 集積度は 5万から 140 万です

Spartan-3A ファ ミ リは Spartan-3E および Spartan-3 FPGA ファ

ミ リ を基に開発されていますSpartan-3A ファ ミ リは旧世代と比

較して各 IO 数が増加されIO ごとのコス トが削減されています

この結果システム パフォーマンスが改善されコンフィギュレー

シ ョ ン費用も削減されるよ うになり ました これらの改善点と 先

端の 90nm プロセス技術によ り以前は不可能であった機能とバン

ド幅を達成できるよ うになったためSpartan-3A ファ ミ リはプログ

ラマブル ロジッ ク業界の新たな標準となっています

Spartan-3A FPGA は非常に低価格なため ブロードバンド アクセ

ス ホーム ネッ ト ワーキング ディ スプレイ プロジェクタ デジ

タル TV などの幅広い家庭用電化製品に適しています

Spartan-3A ファ ミ リ は マスク プログラムの ASIC に代わる優れ

たデバイスです FPGA の場合従来の ASIC のよう に初期費用が

高い 開発期間が長い 柔軟性がないと いったデメ リ ッ ト がなく

フィ ールド でデザインのアップグレード が可能です

機能bull 量産および家庭用アプリ ケーシ ョ ンを対象と した 低価格で

高性能なロジッ ク ソ リ ューシ ョ ン

bull デュアルレンジ VCCAUX 電源により 33V のみを使用するデザ

インへ単純化

bull サスペンド モードおよびハイバーネート モードによるシス

テム電力の削減

bull 複数電圧 複数の SelectIOtrade 規格に対応するインターフェ

イス ピン

diams 高で 502 個の IO ピンまたは 227 組の差動信号ペア

diams シングルエンドの信号規格 (LVCMOS LVTTLHSTL SSTL)

diams 33V 25V 18V 15V 12V の信号

diams ピン当り 大 24mA まで出力駆動能力を選択可能

diams QUIETIO 規格によ り IO スイ ッチ ノ イズを軽減

diams 33V plusmn 10 に完全互換 ホッ ト スワップに準拠

diams 差動 IO 当り 640+ Mbps のデータ転送速度

diams SCD 4103 使用の場合は 750Mbps diams 差動終端レジスタ付き LVDS RSDS mini-LVDS

HSTLSSTL 差動 IOdiams 機能強化されたダブル データ レート (DDR) のサポート

diams DDRDDR2 SDRAM を 大で 400Mbps までサポート

diams 3264 ビッ トに完全準拠 3366MHz PCIreg テク ノ ロジ

をサポート

bull 豊富で柔軟なロジッ ク リ ソース

diams オプシ ョ ンのシフ ト レジスタや分散 RAM のサポート

も含めて 大で 25344 のロジッ ク セル集積度

diams 効果的な多入力マルチプレクサ 多入力ロジッ ク

diams 高速ルッ クアヘッ ド キャ リー ロジッ ク

diams 機能強化されたパイプライン付き (オプシ ョ ン ) 18 x 18 乗算器

diams IEEE 114911532 JTAG プログラム デバッグ ポート

bull 階層構造の SelectRAMtrade メモ リ アーキテクチャ

diams 大 576Kb の高速ブロ ッ ク RAM ( プロセッサ アプリ

ケーシ ョ ンによるバイ ト書き込み可 )diams 大 176 Kb の効果的な分散 RAM

bull 大 8 個のデジタル ク ロ ッ ク マネージャ (DCM)diams ク ロ ッ ク スキューの削除 ( 遅延ロッ ク ループ )diams 周波数の合成 乗算 除算

diams 高性能位相シフ ト

diams 広範囲な周波数範囲 (5MHz ~ 320MHz 以上 )bull 8 つの低スキュー グローバル クロッ ク ネッ ト ワーク デバイ

スの半分ごと に 8 つのクロッ クを追加 多数のロースキュー

配線

bull 業界標準 PROM に対応するコンフ ィギュレーシ ョ ン イン

ターフェイス

diams 低価格 スペース削減の SPI シ リ アル フラ ッシュ PROM

diams x8 または x8x16 のパラレル NOR フラ ッシュ PROMdiams 低価格のザイ リ ンクス Platform Flash (JTAG 準拠 )diams デザイン認証機能に有効な Device DNAdiams FPGA 制御による複数のビッ ト ス ト リームのロード

bull ザイ リ ンクス開発システム ソフ ト ウェア ISEreg および WebPACKtrade の完全サポート Spartan-3A スタータ キッ ト

の提供

bull MicroBlazetrade および PicoBlazetrade エンベデッ ド コア

bull 低コス トの QFP および BGA パッケージ オプシ ョ ン

鉛フ リー (Pb フ リー ) オプシ ョ ン

diams 共有フッ トプ リ ン トによって簡単に集積度を移行可能

diams 選択する Spartan-3AN 不揮発性 FPGA と互換性がある

diams よ り高集積な Spartan-3A DSP FPGA と互換性がある

diams XA オートモーティブバージ ョ ンあ り

Spartan-3A FPGA フ ァ ミ リ 製品紹介および注文情報

DS529-1 (v17) 2008 年 5 月 28 日 Product 製品仕様

R

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 3Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

製品紹介および注文情報R

表 1 Spartan-3A FPGA の特徴

デバイスシステムゲー ト 数

ロジ ッ クセル数

CLB アレ イ(1 CLB = 4 スラ イス )

分散 RAMビ ッ ト (1)

ブロ ッ ク RAMビ ッ ト (1) 専用乗算器 DCM

最大ユーザーIO 数

最大差動 IO ペア数行 列

CLB数

スラ イス数

XC3S50A 50K 1584 16 12 176 704 11K 54K 3 2 144 64XC3S200A 200K 4032 32 16 448 1792 28K 288K 16 4 248 112XC3S400A 400K 8064 40 24 896 3584 56K 360K 20 4 311 142XC3S700A 700K 13248 48 32 1472 5888 92K 360K 20 8 372 165XC3S1400A 1400K 25344 72 40 2816 11264 176K 576K 32 8 502 227

メ モ 1 1Kb は 1024 ビッ トです

機能 4 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

アーキテ クチャの概要Spartan-3A ファ ミ リには次の 5 つの基本的なプログラムできる

エレ メン トが含まれています

bull コンフィ ギャブル ロジッ ク ブロッ ク (CLB) ロジッ クおよび

フリ ップフロップまたはラッチと して使用される記憶素子を

インプリ メ ント する 柔軟なルッ クアップ テーブル (LUT) が含まれています CLB では データの格納およびさまざまな

論理機能が実行されています

bull 入出力ブロッ ク (IOB) デバイスの IO ピンと内部ロジッ ク

間のデータフローを制御します 各 IOB では 双方向の

データ フローと ト ラ イステートの動作がサポート されます また パフォーマンスに優れた複数の差動信号規格を含め

さまざまな信号規格がサポート されています ダブル データ レート (DDR) レジスタも含まれます

bull ブロ ッ ク RAM 18Kb のデュアル ポート ブロ ッ ク形式で

データを格納します

bull 乗算ブロッ ク 2 つの 18 ビッ トの 2 進数を入力と して受け

取り 積を算出します

bull デジタル ク ロ ッ ク マネージャ (DCM) ブロッ ク ク ロ ッ ク

信号の分配 遅延調整 逓倍 分周 および位相シフ ト を実

行するための 自己校正機能を持った完全なデジタル ソリ ューシ ョ ンを提供します

これらは 図 1 に示すよ うに IOB が CLB のアレイの周り を囲

むよ う に配置されています 各デバイ スには 2 列のブロ ッ ク

RAM が含まれます (XC3S50A のみ 1 列) 各ブロ ッ ク RAM の列には 18Kb の RAM ブロ ッ クが複数含まれ 専用の乗算器に

接続されています DCM はデバイス上下の中央部に 2 つずつ配

置されます ただし XC3S50A では DCM は上部にのみ配置さ

れ XC3S700A および XC3S1400A では ブロ ッ ク RAM およ

び乗算器の 2 列の間に 2 つの DCM が追加されます

Spartan-3A ファ ミ リにはこれら 5 つのエレ メン トすべてを相互

接続し信号を相互に伝送するネッ ト ワーク機能があ り ます 5 つのエレ メン トには 配線に対して複数接続を可能にするスイ ッチ

マ ト リ ッ クスがそれぞれ含まれます

図 1 Spartan-3A フ ァ ミ リのアーキテ クチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メ モ 1 XC3S700A および XC3S1400A には 左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 ) XC3S50A には

DCM は上部に 2 つのみ配置され ブロ ッ ク RAM 乗算器列は 1 列のみです

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 5Product 製品仕様

製品紹介および注文情報R

)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

製品紹介および注文情報R

注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

製品紹介および注文情報R

改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

次のサイ トからザイ リ ンクスのアラート ユーザー アカウン ト を

作成する とデータシートのアップデートが e-mail で通知される

よ う登録できます

ザイ リ ンクス アラートの e-mail 通知登録

japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 97Product 製品仕様

ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 111Product 製品仕様

ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
Page 2: 0 R Spartan-3A FPGA ファミリ

Spartan-3A FPGA フ ァ ミ リ データ シー ト (全モジュール)R

2 japanxilinxcom DS529 2008 年 5 月 28 日

概要FPGA (フ ィ ール ド プロ グ ラ マブル ゲー ト アレ イ ) の

Spartanreg-3A ファ ミ リは 低価格かつ IO 数を重視した大量生産

が必要な家庭用電化製品向けに設計されています このファ ミ リ

には 表 1 に示すよ うに 5 種類のデバイスが含まれ 集積度は 5万から 140 万です

Spartan-3A ファ ミ リは Spartan-3E および Spartan-3 FPGA ファ

ミ リ を基に開発されていますSpartan-3A ファ ミ リは旧世代と比

較して各 IO 数が増加されIO ごとのコス トが削減されています

この結果システム パフォーマンスが改善されコンフィギュレー

シ ョ ン費用も削減されるよ うになり ました これらの改善点と 先

端の 90nm プロセス技術によ り以前は不可能であった機能とバン

ド幅を達成できるよ うになったためSpartan-3A ファ ミ リはプログ

ラマブル ロジッ ク業界の新たな標準となっています

Spartan-3A FPGA は非常に低価格なため ブロードバンド アクセ

ス ホーム ネッ ト ワーキング ディ スプレイ プロジェクタ デジ

タル TV などの幅広い家庭用電化製品に適しています

Spartan-3A ファ ミ リ は マスク プログラムの ASIC に代わる優れ

たデバイスです FPGA の場合従来の ASIC のよう に初期費用が

高い 開発期間が長い 柔軟性がないと いったデメ リ ッ ト がなく

フィ ールド でデザインのアップグレード が可能です

機能bull 量産および家庭用アプリ ケーシ ョ ンを対象と した 低価格で

高性能なロジッ ク ソ リ ューシ ョ ン

bull デュアルレンジ VCCAUX 電源により 33V のみを使用するデザ

インへ単純化

bull サスペンド モードおよびハイバーネート モードによるシス

テム電力の削減

bull 複数電圧 複数の SelectIOtrade 規格に対応するインターフェ

イス ピン

diams 高で 502 個の IO ピンまたは 227 組の差動信号ペア

diams シングルエンドの信号規格 (LVCMOS LVTTLHSTL SSTL)

diams 33V 25V 18V 15V 12V の信号

diams ピン当り 大 24mA まで出力駆動能力を選択可能

diams QUIETIO 規格によ り IO スイ ッチ ノ イズを軽減

diams 33V plusmn 10 に完全互換 ホッ ト スワップに準拠

diams 差動 IO 当り 640+ Mbps のデータ転送速度

diams SCD 4103 使用の場合は 750Mbps diams 差動終端レジスタ付き LVDS RSDS mini-LVDS

HSTLSSTL 差動 IOdiams 機能強化されたダブル データ レート (DDR) のサポート

diams DDRDDR2 SDRAM を 大で 400Mbps までサポート

diams 3264 ビッ トに完全準拠 3366MHz PCIreg テク ノ ロジ

をサポート

bull 豊富で柔軟なロジッ ク リ ソース

diams オプシ ョ ンのシフ ト レジスタや分散 RAM のサポート

も含めて 大で 25344 のロジッ ク セル集積度

diams 効果的な多入力マルチプレクサ 多入力ロジッ ク

diams 高速ルッ クアヘッ ド キャ リー ロジッ ク

diams 機能強化されたパイプライン付き (オプシ ョ ン ) 18 x 18 乗算器

diams IEEE 114911532 JTAG プログラム デバッグ ポート

bull 階層構造の SelectRAMtrade メモ リ アーキテクチャ

diams 大 576Kb の高速ブロ ッ ク RAM ( プロセッサ アプリ

ケーシ ョ ンによるバイ ト書き込み可 )diams 大 176 Kb の効果的な分散 RAM

bull 大 8 個のデジタル ク ロ ッ ク マネージャ (DCM)diams ク ロ ッ ク スキューの削除 ( 遅延ロッ ク ループ )diams 周波数の合成 乗算 除算

diams 高性能位相シフ ト

diams 広範囲な周波数範囲 (5MHz ~ 320MHz 以上 )bull 8 つの低スキュー グローバル クロッ ク ネッ ト ワーク デバイ

スの半分ごと に 8 つのクロッ クを追加 多数のロースキュー

配線

bull 業界標準 PROM に対応するコンフ ィギュレーシ ョ ン イン

ターフェイス

diams 低価格 スペース削減の SPI シ リ アル フラ ッシュ PROM

diams x8 または x8x16 のパラレル NOR フラ ッシュ PROMdiams 低価格のザイ リ ンクス Platform Flash (JTAG 準拠 )diams デザイン認証機能に有効な Device DNAdiams FPGA 制御による複数のビッ ト ス ト リームのロード

bull ザイ リ ンクス開発システム ソフ ト ウェア ISEreg および WebPACKtrade の完全サポート Spartan-3A スタータ キッ ト

の提供

bull MicroBlazetrade および PicoBlazetrade エンベデッ ド コア

bull 低コス トの QFP および BGA パッケージ オプシ ョ ン

鉛フ リー (Pb フ リー ) オプシ ョ ン

diams 共有フッ トプ リ ン トによって簡単に集積度を移行可能

diams 選択する Spartan-3AN 不揮発性 FPGA と互換性がある

diams よ り高集積な Spartan-3A DSP FPGA と互換性がある

diams XA オートモーティブバージ ョ ンあ り

Spartan-3A FPGA フ ァ ミ リ 製品紹介および注文情報

DS529-1 (v17) 2008 年 5 月 28 日 Product 製品仕様

R

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 3Product 製品仕様

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製品紹介および注文情報R

表 1 Spartan-3A FPGA の特徴

デバイスシステムゲー ト 数

ロジ ッ クセル数

CLB アレ イ(1 CLB = 4 スラ イス )

分散 RAMビ ッ ト (1)

ブロ ッ ク RAMビ ッ ト (1) 専用乗算器 DCM

最大ユーザーIO 数

最大差動 IO ペア数行 列

CLB数

スラ イス数

XC3S50A 50K 1584 16 12 176 704 11K 54K 3 2 144 64XC3S200A 200K 4032 32 16 448 1792 28K 288K 16 4 248 112XC3S400A 400K 8064 40 24 896 3584 56K 360K 20 4 311 142XC3S700A 700K 13248 48 32 1472 5888 92K 360K 20 8 372 165XC3S1400A 1400K 25344 72 40 2816 11264 176K 576K 32 8 502 227

メ モ 1 1Kb は 1024 ビッ トです

機能 4 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

アーキテ クチャの概要Spartan-3A ファ ミ リには次の 5 つの基本的なプログラムできる

エレ メン トが含まれています

bull コンフィ ギャブル ロジッ ク ブロッ ク (CLB) ロジッ クおよび

フリ ップフロップまたはラッチと して使用される記憶素子を

インプリ メ ント する 柔軟なルッ クアップ テーブル (LUT) が含まれています CLB では データの格納およびさまざまな

論理機能が実行されています

bull 入出力ブロッ ク (IOB) デバイスの IO ピンと内部ロジッ ク

間のデータフローを制御します 各 IOB では 双方向の

データ フローと ト ラ イステートの動作がサポート されます また パフォーマンスに優れた複数の差動信号規格を含め

さまざまな信号規格がサポート されています ダブル データ レート (DDR) レジスタも含まれます

bull ブロ ッ ク RAM 18Kb のデュアル ポート ブロ ッ ク形式で

データを格納します

bull 乗算ブロッ ク 2 つの 18 ビッ トの 2 進数を入力と して受け

取り 積を算出します

bull デジタル ク ロ ッ ク マネージャ (DCM) ブロッ ク ク ロ ッ ク

信号の分配 遅延調整 逓倍 分周 および位相シフ ト を実

行するための 自己校正機能を持った完全なデジタル ソリ ューシ ョ ンを提供します

これらは 図 1 に示すよ うに IOB が CLB のアレイの周り を囲

むよ う に配置されています 各デバイ スには 2 列のブロ ッ ク

RAM が含まれます (XC3S50A のみ 1 列) 各ブロ ッ ク RAM の列には 18Kb の RAM ブロ ッ クが複数含まれ 専用の乗算器に

接続されています DCM はデバイス上下の中央部に 2 つずつ配

置されます ただし XC3S50A では DCM は上部にのみ配置さ

れ XC3S700A および XC3S1400A では ブロ ッ ク RAM およ

び乗算器の 2 列の間に 2 つの DCM が追加されます

Spartan-3A ファ ミ リにはこれら 5 つのエレ メン トすべてを相互

接続し信号を相互に伝送するネッ ト ワーク機能があ り ます 5 つのエレ メン トには 配線に対して複数接続を可能にするスイ ッチ

マ ト リ ッ クスがそれぞれ含まれます

図 1 Spartan-3A フ ァ ミ リのアーキテ クチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メ モ 1 XC3S700A および XC3S1400A には 左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 ) XC3S50A には

DCM は上部に 2 つのみ配置され ブロ ッ ク RAM 乗算器列は 1 列のみです

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 5Product 製品仕様

製品紹介および注文情報R

)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

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Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

製品紹介および注文情報R

注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

製品紹介および注文情報R

改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

次のサイ トからザイ リ ンクスのアラート ユーザー アカウン ト を

作成する とデータシートのアップデートが e-mail で通知される

よ う登録できます

ザイ リ ンクス アラートの e-mail 通知登録

japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 97Product 製品仕様

ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

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ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
Page 3: 0 R Spartan-3A FPGA ファミリ

概要FPGA (フ ィ ール ド プロ グ ラ マブル ゲー ト アレ イ ) の

Spartanreg-3A ファ ミ リは 低価格かつ IO 数を重視した大量生産

が必要な家庭用電化製品向けに設計されています このファ ミ リ

には 表 1 に示すよ うに 5 種類のデバイスが含まれ 集積度は 5万から 140 万です

Spartan-3A ファ ミ リは Spartan-3E および Spartan-3 FPGA ファ

ミ リ を基に開発されていますSpartan-3A ファ ミ リは旧世代と比

較して各 IO 数が増加されIO ごとのコス トが削減されています

この結果システム パフォーマンスが改善されコンフィギュレー

シ ョ ン費用も削減されるよ うになり ました これらの改善点と 先

端の 90nm プロセス技術によ り以前は不可能であった機能とバン

ド幅を達成できるよ うになったためSpartan-3A ファ ミ リはプログ

ラマブル ロジッ ク業界の新たな標準となっています

Spartan-3A FPGA は非常に低価格なため ブロードバンド アクセ

ス ホーム ネッ ト ワーキング ディ スプレイ プロジェクタ デジ

タル TV などの幅広い家庭用電化製品に適しています

Spartan-3A ファ ミ リ は マスク プログラムの ASIC に代わる優れ

たデバイスです FPGA の場合従来の ASIC のよう に初期費用が

高い 開発期間が長い 柔軟性がないと いったデメ リ ッ ト がなく

フィ ールド でデザインのアップグレード が可能です

機能bull 量産および家庭用アプリ ケーシ ョ ンを対象と した 低価格で

高性能なロジッ ク ソ リ ューシ ョ ン

bull デュアルレンジ VCCAUX 電源により 33V のみを使用するデザ

インへ単純化

bull サスペンド モードおよびハイバーネート モードによるシス

テム電力の削減

bull 複数電圧 複数の SelectIOtrade 規格に対応するインターフェ

イス ピン

diams 高で 502 個の IO ピンまたは 227 組の差動信号ペア

diams シングルエンドの信号規格 (LVCMOS LVTTLHSTL SSTL)

diams 33V 25V 18V 15V 12V の信号

diams ピン当り 大 24mA まで出力駆動能力を選択可能

diams QUIETIO 規格によ り IO スイ ッチ ノ イズを軽減

diams 33V plusmn 10 に完全互換 ホッ ト スワップに準拠

diams 差動 IO 当り 640+ Mbps のデータ転送速度

diams SCD 4103 使用の場合は 750Mbps diams 差動終端レジスタ付き LVDS RSDS mini-LVDS

HSTLSSTL 差動 IOdiams 機能強化されたダブル データ レート (DDR) のサポート

diams DDRDDR2 SDRAM を 大で 400Mbps までサポート

diams 3264 ビッ トに完全準拠 3366MHz PCIreg テク ノ ロジ

をサポート

bull 豊富で柔軟なロジッ ク リ ソース

diams オプシ ョ ンのシフ ト レジスタや分散 RAM のサポート

も含めて 大で 25344 のロジッ ク セル集積度

diams 効果的な多入力マルチプレクサ 多入力ロジッ ク

diams 高速ルッ クアヘッ ド キャ リー ロジッ ク

diams 機能強化されたパイプライン付き (オプシ ョ ン ) 18 x 18 乗算器

diams IEEE 114911532 JTAG プログラム デバッグ ポート

bull 階層構造の SelectRAMtrade メモ リ アーキテクチャ

diams 大 576Kb の高速ブロ ッ ク RAM ( プロセッサ アプリ

ケーシ ョ ンによるバイ ト書き込み可 )diams 大 176 Kb の効果的な分散 RAM

bull 大 8 個のデジタル ク ロ ッ ク マネージャ (DCM)diams ク ロ ッ ク スキューの削除 ( 遅延ロッ ク ループ )diams 周波数の合成 乗算 除算

diams 高性能位相シフ ト

diams 広範囲な周波数範囲 (5MHz ~ 320MHz 以上 )bull 8 つの低スキュー グローバル クロッ ク ネッ ト ワーク デバイ

スの半分ごと に 8 つのクロッ クを追加 多数のロースキュー

配線

bull 業界標準 PROM に対応するコンフ ィギュレーシ ョ ン イン

ターフェイス

diams 低価格 スペース削減の SPI シ リ アル フラ ッシュ PROM

diams x8 または x8x16 のパラレル NOR フラ ッシュ PROMdiams 低価格のザイ リ ンクス Platform Flash (JTAG 準拠 )diams デザイン認証機能に有効な Device DNAdiams FPGA 制御による複数のビッ ト ス ト リームのロード

bull ザイ リ ンクス開発システム ソフ ト ウェア ISEreg および WebPACKtrade の完全サポート Spartan-3A スタータ キッ ト

の提供

bull MicroBlazetrade および PicoBlazetrade エンベデッ ド コア

bull 低コス トの QFP および BGA パッケージ オプシ ョ ン

鉛フ リー (Pb フ リー ) オプシ ョ ン

diams 共有フッ トプ リ ン トによって簡単に集積度を移行可能

diams 選択する Spartan-3AN 不揮発性 FPGA と互換性がある

diams よ り高集積な Spartan-3A DSP FPGA と互換性がある

diams XA オートモーティブバージ ョ ンあ り

Spartan-3A FPGA フ ァ ミ リ 製品紹介および注文情報

DS529-1 (v17) 2008 年 5 月 28 日 Product 製品仕様

R

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 3Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

製品紹介および注文情報R

表 1 Spartan-3A FPGA の特徴

デバイスシステムゲー ト 数

ロジ ッ クセル数

CLB アレ イ(1 CLB = 4 スラ イス )

分散 RAMビ ッ ト (1)

ブロ ッ ク RAMビ ッ ト (1) 専用乗算器 DCM

最大ユーザーIO 数

最大差動 IO ペア数行 列

CLB数

スラ イス数

XC3S50A 50K 1584 16 12 176 704 11K 54K 3 2 144 64XC3S200A 200K 4032 32 16 448 1792 28K 288K 16 4 248 112XC3S400A 400K 8064 40 24 896 3584 56K 360K 20 4 311 142XC3S700A 700K 13248 48 32 1472 5888 92K 360K 20 8 372 165XC3S1400A 1400K 25344 72 40 2816 11264 176K 576K 32 8 502 227

メ モ 1 1Kb は 1024 ビッ トです

機能 4 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

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アーキテ クチャの概要Spartan-3A ファ ミ リには次の 5 つの基本的なプログラムできる

エレ メン トが含まれています

bull コンフィ ギャブル ロジッ ク ブロッ ク (CLB) ロジッ クおよび

フリ ップフロップまたはラッチと して使用される記憶素子を

インプリ メ ント する 柔軟なルッ クアップ テーブル (LUT) が含まれています CLB では データの格納およびさまざまな

論理機能が実行されています

bull 入出力ブロッ ク (IOB) デバイスの IO ピンと内部ロジッ ク

間のデータフローを制御します 各 IOB では 双方向の

データ フローと ト ラ イステートの動作がサポート されます また パフォーマンスに優れた複数の差動信号規格を含め

さまざまな信号規格がサポート されています ダブル データ レート (DDR) レジスタも含まれます

bull ブロ ッ ク RAM 18Kb のデュアル ポート ブロ ッ ク形式で

データを格納します

bull 乗算ブロッ ク 2 つの 18 ビッ トの 2 進数を入力と して受け

取り 積を算出します

bull デジタル ク ロ ッ ク マネージャ (DCM) ブロッ ク ク ロ ッ ク

信号の分配 遅延調整 逓倍 分周 および位相シフ ト を実

行するための 自己校正機能を持った完全なデジタル ソリ ューシ ョ ンを提供します

これらは 図 1 に示すよ うに IOB が CLB のアレイの周り を囲

むよ う に配置されています 各デバイ スには 2 列のブロ ッ ク

RAM が含まれます (XC3S50A のみ 1 列) 各ブロ ッ ク RAM の列には 18Kb の RAM ブロ ッ クが複数含まれ 専用の乗算器に

接続されています DCM はデバイス上下の中央部に 2 つずつ配

置されます ただし XC3S50A では DCM は上部にのみ配置さ

れ XC3S700A および XC3S1400A では ブロ ッ ク RAM およ

び乗算器の 2 列の間に 2 つの DCM が追加されます

Spartan-3A ファ ミ リにはこれら 5 つのエレ メン トすべてを相互

接続し信号を相互に伝送するネッ ト ワーク機能があ り ます 5 つのエレ メン トには 配線に対して複数接続を可能にするスイ ッチ

マ ト リ ッ クスがそれぞれ含まれます

図 1 Spartan-3A フ ァ ミ リのアーキテ クチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メ モ 1 XC3S700A および XC3S1400A には 左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 ) XC3S50A には

DCM は上部に 2 つのみ配置され ブロ ッ ク RAM 乗算器列は 1 列のみです

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 5Product 製品仕様

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)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

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Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

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注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

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改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

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japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

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ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

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ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 111Product 製品仕様

ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
Page 4: 0 R Spartan-3A FPGA ファミリ

製品紹介および注文情報R

表 1 Spartan-3A FPGA の特徴

デバイスシステムゲー ト 数

ロジ ッ クセル数

CLB アレ イ(1 CLB = 4 スラ イス )

分散 RAMビ ッ ト (1)

ブロ ッ ク RAMビ ッ ト (1) 専用乗算器 DCM

最大ユーザーIO 数

最大差動 IO ペア数行 列

CLB数

スラ イス数

XC3S50A 50K 1584 16 12 176 704 11K 54K 3 2 144 64XC3S200A 200K 4032 32 16 448 1792 28K 288K 16 4 248 112XC3S400A 400K 8064 40 24 896 3584 56K 360K 20 4 311 142XC3S700A 700K 13248 48 32 1472 5888 92K 360K 20 8 372 165XC3S1400A 1400K 25344 72 40 2816 11264 176K 576K 32 8 502 227

メ モ 1 1Kb は 1024 ビッ トです

機能 4 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

アーキテ クチャの概要Spartan-3A ファ ミ リには次の 5 つの基本的なプログラムできる

エレ メン トが含まれています

bull コンフィ ギャブル ロジッ ク ブロッ ク (CLB) ロジッ クおよび

フリ ップフロップまたはラッチと して使用される記憶素子を

インプリ メ ント する 柔軟なルッ クアップ テーブル (LUT) が含まれています CLB では データの格納およびさまざまな

論理機能が実行されています

bull 入出力ブロッ ク (IOB) デバイスの IO ピンと内部ロジッ ク

間のデータフローを制御します 各 IOB では 双方向の

データ フローと ト ラ イステートの動作がサポート されます また パフォーマンスに優れた複数の差動信号規格を含め

さまざまな信号規格がサポート されています ダブル データ レート (DDR) レジスタも含まれます

bull ブロ ッ ク RAM 18Kb のデュアル ポート ブロ ッ ク形式で

データを格納します

bull 乗算ブロッ ク 2 つの 18 ビッ トの 2 進数を入力と して受け

取り 積を算出します

bull デジタル ク ロ ッ ク マネージャ (DCM) ブロッ ク ク ロ ッ ク

信号の分配 遅延調整 逓倍 分周 および位相シフ ト を実

行するための 自己校正機能を持った完全なデジタル ソリ ューシ ョ ンを提供します

これらは 図 1 に示すよ うに IOB が CLB のアレイの周り を囲

むよ う に配置されています 各デバイ スには 2 列のブロ ッ ク

RAM が含まれます (XC3S50A のみ 1 列) 各ブロ ッ ク RAM の列には 18Kb の RAM ブロ ッ クが複数含まれ 専用の乗算器に

接続されています DCM はデバイス上下の中央部に 2 つずつ配

置されます ただし XC3S50A では DCM は上部にのみ配置さ

れ XC3S700A および XC3S1400A では ブロ ッ ク RAM およ

び乗算器の 2 列の間に 2 つの DCM が追加されます

Spartan-3A ファ ミ リにはこれら 5 つのエレ メン トすべてを相互

接続し信号を相互に伝送するネッ ト ワーク機能があ り ます 5 つのエレ メン トには 配線に対して複数接続を可能にするスイ ッチ

マ ト リ ッ クスがそれぞれ含まれます

図 1 Spartan-3A フ ァ ミ リのアーキテ クチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メ モ 1 XC3S700A および XC3S1400A には 左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 ) XC3S50A には

DCM は上部に 2 つのみ配置され ブロ ッ ク RAM 乗算器列は 1 列のみです

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 5Product 製品仕様

製品紹介および注文情報R

)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

製品紹介および注文情報R

注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

製品紹介および注文情報R

改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

次のサイ トからザイ リ ンクスのアラート ユーザー アカウン ト を

作成する とデータシートのアップデートが e-mail で通知される

よ う登録できます

ザイ リ ンクス アラートの e-mail 通知登録

japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 97Product 製品仕様

ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 111Product 製品仕様

ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
Page 5: 0 R Spartan-3A FPGA ファミリ

製品紹介および注文情報R

アーキテ クチャの概要Spartan-3A ファ ミ リには次の 5 つの基本的なプログラムできる

エレ メン トが含まれています

bull コンフィ ギャブル ロジッ ク ブロッ ク (CLB) ロジッ クおよび

フリ ップフロップまたはラッチと して使用される記憶素子を

インプリ メ ント する 柔軟なルッ クアップ テーブル (LUT) が含まれています CLB では データの格納およびさまざまな

論理機能が実行されています

bull 入出力ブロッ ク (IOB) デバイスの IO ピンと内部ロジッ ク

間のデータフローを制御します 各 IOB では 双方向の

データ フローと ト ラ イステートの動作がサポート されます また パフォーマンスに優れた複数の差動信号規格を含め

さまざまな信号規格がサポート されています ダブル データ レート (DDR) レジスタも含まれます

bull ブロ ッ ク RAM 18Kb のデュアル ポート ブロ ッ ク形式で

データを格納します

bull 乗算ブロッ ク 2 つの 18 ビッ トの 2 進数を入力と して受け

取り 積を算出します

bull デジタル ク ロ ッ ク マネージャ (DCM) ブロッ ク ク ロ ッ ク

信号の分配 遅延調整 逓倍 分周 および位相シフ ト を実

行するための 自己校正機能を持った完全なデジタル ソリ ューシ ョ ンを提供します

これらは 図 1 に示すよ うに IOB が CLB のアレイの周り を囲

むよ う に配置されています 各デバイ スには 2 列のブロ ッ ク

RAM が含まれます (XC3S50A のみ 1 列) 各ブロ ッ ク RAM の列には 18Kb の RAM ブロ ッ クが複数含まれ 専用の乗算器に

接続されています DCM はデバイス上下の中央部に 2 つずつ配

置されます ただし XC3S50A では DCM は上部にのみ配置さ

れ XC3S700A および XC3S1400A では ブロ ッ ク RAM およ

び乗算器の 2 列の間に 2 つの DCM が追加されます

Spartan-3A ファ ミ リにはこれら 5 つのエレ メン トすべてを相互

接続し信号を相互に伝送するネッ ト ワーク機能があ り ます 5 つのエレ メン トには 配線に対して複数接続を可能にするスイ ッチ

マ ト リ ッ クスがそれぞれ含まれます

図 1 Spartan-3A フ ァ ミ リのアーキテ クチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メ モ 1 XC3S700A および XC3S1400A には 左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 ) XC3S50A には

DCM は上部に 2 つのみ配置され ブロ ッ ク RAM 乗算器列は 1 列のみです

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 機能 5Product 製品仕様

製品紹介および注文情報R

)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

製品紹介および注文情報R

注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

製品紹介および注文情報R

改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

次のサイ トからザイ リ ンクスのアラート ユーザー アカウン ト を

作成する とデータシートのアップデートが e-mail で通知される

よ う登録できます

ザイ リ ンクス アラートの e-mail 通知登録

japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 97Product 製品仕様

ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 111Product 製品仕様

ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
Page 6: 0 R Spartan-3A FPGA ファミリ

製品紹介および注文情報R

)

コ ン フ ィ ギュ レーシ ョ ンSpartan-3A FPGA はエレ メン トおよび配線リ ソースを一括制御

する リプログラマブルでスタテ ィ ッ クな CCL (CMOS コンフ ィ

ギュレーシ ョ ン ラ ッチ) にコンフ ィギュレーシ ョ ン データを読

み込むこ とでプログラムされます FPGA のコンフ ィ ギュレー

シ ョ ン データは ボード上またはボード外のいずれかにある

PROM またはほかの不揮発性媒体に保存されます 電源を投入

する とコンフ ィギュレーシ ョ ン データは次の 7 つのいずれかの

モードを使用して FPGA に書き込まれます

bull ザイ リ ンクス Platform Flash PROM からのマスタ シ リ アル

bull 業界標準の SPI シ リ アル フラ ッシュ メモ リからの SPI( シ リアル ペリ フェラル インターフェイス )

bull 業界標準 x8 または x8x16 のパラレル NOR フラ ッシュ メモ リからの BPI ( バイ ト ペリ フェラル インターフェイス ) アップ

bull スレーブ シ リ アル ( 通常はプロセッサからダウンロード )bull スレーブ パラレル ( 通常はプロセッサからダウンロード )bull バウンダ リ スキャン (JTAG) ( 通常はプロセッサまたはシス

テム テスタからダウンロード )さ らに Spartan-3A FPGA は MultiBoot コンフ ィギュレーシ ョ

ンをサポート し SPI シ リ アル フラ ッシュ メモ リ またはパラレ

ル NOR フラ ッシュ メモ リに 2 つ以上の FPGA ビッ ト ス ト リー

ムを保存します FPGA アプ リ ケーシ ョ ンで次に読み込むコン

フ ィギュレーシ ョ ン ビッ ト ス ト リームやそのタイ ミ ングをコン

ト ロールします

また 各 Spartan-3A FPGA には ト ラ ッキング デザインの複

製防止 IP の保護を目的と した Device DNA があらかじめ設定

されています

IO 機能Spartan-3A FPGA の SelectIO インターフェイスでは 多くのシ

ングルエンド規格および差動規格がサポート されます 表 2 に

各デバイスパッケージの組み合わせで使用可能なユーザー IOおよび差動 IO ペアの数を示します 表 2 に示すよ う に ユー

ザー IO の一部は一方向の入力専用ピンです

Spartan-3A FPGA でサポート されるシングルエン ド規格は次の

とおりです

bull 33V 低電圧 TTL (LVTTL)bull 33V 25V 18V 15V 12V の低電圧 CMOS

(LVCMOS)bull 33MHz または 66MHz の 33V PCIbull 15V および 18V の HSTL I II III ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )bull 18V 25V および 33V の SSTL I II ( メモ リ アプリ ケー

シ ョ ンでよ く使用される )Spartan-3A FPGA でサポート される差動規格は次のとおりです

bull 25V または 33V の LVDS mini-LVDS RSDS および PPDS IO

bull 25V のバス LVDS IObull 33V の TMDS IObull 差動 HSTL および 差動 SSTL IObull 25V または 33V で LVPECL 入力

表 2 使用可能なユーザー IO と差動 IO ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

ユーザー 差動

XC3S50A 68(13)

60(24)

108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)

60(24) - - 195

(35)90

(50)248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)

90(50)

251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)

74(36) - - 311

(63)142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)

74(36) - - - - 375

(87)165(93)

502(94)

227(131

メ モ 1 上の数値の太字は IO および入力専用ピンの 大数です かっこ内の数値は入力専用ピンの数を示しています差動 (Diff) の入力専用ピン数は差動

力に制限される IO バンク内での入力専用の差動ペアと IO ピンの差動ペアの両方を含みます

コ ン フ ィ ギュ レーシ ョ ン 6 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

Production ステータ ス表 3 に各 Spartan-3A FPGA の Production ステータスを温度範

囲およびスピード グレード別に示します また コンフ ィギュ

レーシ ョ ン ビッ ト ス ト リームを作成するのに有効な も古いス

ピード ファ イルのバージ ョ ンも記載していますそれ以降のバー

ジ ョ ンはサポート されています

パッ ケージ マーク図 2 は Spartan-3A FPGA の QFP (ク ワッ ド フラッ ト パッ ケージ)のマーク例を示しています図 3 は BGA パッケージのマーク例で

す BGA パッ ケージのマーク はク ワッ ド フラ ッ ト パッ ケージと

ほぼ同じですが ボール A1 の位置だけが異なり ます

5C および 4I パーツの組み合わせは 5C4I と マークされます

表 3 Spartan-3A FPGA フ ァ ミ リの製品ステータ ス (Production ステータ スのスピー ド フ ァ イル )

温度範囲 コマーシャル (C) イ ンダス ト リ アル

スピー ド グレー ド 標準 (ndash4) 高性能 (ndash5) 標準 (ndash4)

デバ

イス

番号

XC3S50A Production(v135)

Production(v135)

Production(v135)

XC3S200A Production(v135)

Production(v135)

Production(v135)

XC3S400A Production(v136)

Production(v136)

Production(v136)

XC3S700A Production(v134)

Production(v135)

Production(v134)

XC3S1400A Production(v134)

Production(v135)

Production(v134)

図 2 Spartan-3A QFP パッ ケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイス タ イ プ

パッ ケージ

スピー ド グレー ド

温度範囲

マスク リ ビジ ョ ン コー ド

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

ピン P1

図 3 Spartan-3A BGA パッ ケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスク リ ビジ ョ ン コー ドBGA ボール A1

デバイス タ イプ

パッ ケージ

スピー ド グレー ド

温度範囲

製造コー ド

プロセス コー ド

日付コー ド

ロ ッ ト コー ド

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom Production ステータ ス 7Product 製品仕様

製品紹介および注文情報R

注文情報Spartan-3A FPGA では すべてのデバイス パッケージの組み合わせに標準パッケージと鉛フ リー パッケージがあ り ます 鉛フ リー パッケージには 注文コードにアルファベッ トの 「G」 が含まれます

標準パッ ケージ

鉛フ リー パッ ケージ

改定履歴

次の表に この資料の改訂履歴を示します

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type Number of Pins

Example

DS529-1_05_021206

デバイス タ イプ

スピー ド グレー ド

パッ ケージ タ イ プ

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4 Standard Performance-5 High Performance (Commercial only)

Temperature RangeC = Commercial (TJ = 0oC to 85oC)I = Industrial (TJ = -40oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample

DS529-1_04_080306

デバイス タ イ プ

-4 標準パフ ォーマンス

-5 高速パフ ォーマンス ( コマーシ ャル グレー ドのみ )

パッ ケージ タ イプ

スピー ド グレー ド

温度範囲

C = コ マーシャル (TJ = 0degC ~ 85degC)

I = イ ンダス ト リ アル (TJ = -40degC ~ 100degC)

ピン数

鉛フ リー

デバイス スピー ド グレー ド パッ ケージ タ イプ ピン数 温度範囲 (TJ)XC3S50A ndash4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0degC ~ 85degC)XC3S200A ndash5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダス ト リ アル

(-40degC ~ 100degC)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メ モ 1 -5 スピード グレードは コマーシャル温度範囲のみです2 XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照して ください

日付 バージ ョ ン 改定内容

20061205 10 初版リ リース

20070202 11 Preliminary に移行表 1 の XC3S50A の差動 IO ピンの 大数を変更表 2 の差動入力のみのピン数を変更

20070316 12 フォーマッ ト修正

20070423 13 「Production ステータス」 の追加

20070508 14 XC3S400A を Production へ変更

20070710 141 微修正

注文情報 8 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

製品紹介および注文情報R

20080415 16 XC3S50A および XC3S200A に VQ100 を追加 XC3S700A および XC3S1400A に FT256 を追加 SCD 4103 の転送速度 750Mbps を追加

20080528 17 XA オートモーティブの情報追加

日付 バージ ョ ン 改定内容

DS529-1 (v17) 2008 年 5 月 28 日 japanxilinxcom 改定履歴 9Product 製品仕様

製品紹介および注文情報R

改定履歴 10 japanxilinxcom DS529-1 (v17) 2008 年 5 月 28 日Product 製品仕様

Spartan-3A FPGA デザイ ンSpartantrade-3A FPGA ファ ミ リ の機能が次の資料に記載されてい

ます 各ユーザーガイ ドの項目を次に示します

bull UG331 『Spartan-3 ジェネレーション FPGA ユーザー ガイド』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams ク ロ ッ ク リ ソース

diams デジタル ク ロ ッ ク マネージャ (DCM)diams ブロ ッ ク RAMdiams コンフ ィギャブル ロジッ ク ブロ ッ ク (CLB)

- 分散 RAM- SRL16 シフ ト レジスタ

- キャ リーおよび演算ロジッ ク

diams IO リ ソース

diams エンベデッ ド乗算器ブロ ッ ク

diams プログラム可能なインターコネク ト

diams ISEreg デザイン ツール

diams IP コア

diams エンベデッ ド プロセッサおよび制御ソ リ ューシ ョ ン

diams ピン タイプおよびパッケージの概要

diams パッケージの図面

diams FPGA の電源

diams 電力管理

bull UG332 『 Spartan-3 ジェネレーショ ン コンフィ ギュレー

ショ ン ガイド 』japanxilinxcomsupportdocumentationspartan-3a_user_guideshtmdiams コンフ ィギュレーシ ョ ンの概要

- コンフ ィギュレーシ ョ ン ピンおよびピンの動作

- ビッ ト ス ト リームのサイズ

diams 各モードの詳細

- ザイ リ ンクス Platform Flash PROM を使用したマスタ シ リ アル モード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブ パラレル (SelectMAP)

- プロセッサを使用したスレーブ シ リ アル

- JTAG モード

diams ISE iMPACT プログラ ミ ング例

diams MultiBoot リ コンフ ィギュレーシ ョ ン

diams Device DNA を使用したデザイン検証

アプ リ ケーシ ョ ンの例は Spartan-3 FPGA のアプ リ ケーシ ョ ン

ノート を参照して ください

bull Spartan-3A FPGA のアプリ ケーシ ョ ン ノートjapanxilinxcomsupportdocumentationspartan-3a_application_noteshtm

特定のハードウェアの例は Spartan-3A スタータ キッ ト ボード

のウェブ サイ ト を参照して ください 多様なデザイン例および

ユーザー ガイ ドへのリ ンクがあ り ます

bull Spartan-3A3AN FPGA スタータ キッ ト ボードのサイ トjapanxilinxcoms3astarter

bull UG334 『Spartan-3A2AN FPGA スタータ キッ ト ユー

ザー ガイ ド』japanxilinxcomsupportdocumentationspartan-3a_board_and_kit_documentationhtm

Spartan-3A ファ ミ リのオートモーティブ版 (XA) の詳細は以下

のデータシート を参照して ください

DS681 『XA Spartan-3A オートモーティブ FPGA ファ ミ リ デー

タシート 』

j a p a n x i l i n x c o m s u p p o r t d o c u m e n t a -tionautomotive_xa_deviceshtm23019

次のサイ トからザイ リ ンクスのアラート ユーザー アカウン ト を

作成する とデータシートのアップデートが e-mail で通知される

よ う登録できます

ザイ リ ンクス アラートの e-mail 通知登録

japanxilinxcomsupportanswers19380htm

Spartan-3A FPGA フ ァ ミ リ 機能の説明

DS529-2 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v17) 2008 年 5 月 28 日 japanxilinxcom 11Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

機能の説明R

関連する製品フ ァ ミ リSpartan-3AN 不揮発性 FPGA フ ァ ミ リ は Spartan-3A FPGAファ ミ リ と類似したアーキテクチャですが Spartan-3AN にはイ

ンシステム フラ ッシュ メモ リがあ り セレク ト ピン互換のパッ

ケージ オプシ ョ ンが提供されています

bull DS557 『 Spartan-3AN FPGA ファ ミ リ データシート 』httpjapanxilinxcomsupportdocumentationspartan-3anhtm

互換性のある Spartan-3A DSP FPGA ファ ミ リは18 ビッ トの乗

算器が DSP48A ブロ ッ クに置き換えられまたブロ ッ ク RAM の容量と数量が増加しています Spartan-3A DSP FPGA ファ ミ リ

の 2 つのデバイス集積度は Spartan-3A よ り拡張し 37440 個と

53712 個のロジッ ク セルです

bull DS610 『Spartan-3A DSP FPGA ファ ミ リ すべてのデータシート 』httpjapanxilinxcomsupportdocumentationspartan-3a_dsphtm

bull UG431 『Spartan-3A DSP FPGA ユーザー ガイ ドの XtremeDSP DSP48A』httpjapanxilinxcomsupportdocumentationspartan-3a_dsp_user_guideshtm

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行

20070316 12 不揮発性 Spartan-3AN FPGA ファ ミ リの相互参照を追加

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの相互参照を追加

20070710 14 スタータ キッ トの参照を UG334 へのリ ンクに変更

20080415 16 ト レードマークの変更

20080528 17 XA オートモーティブバージ ョ ン情報を追加

関連する製品フ ァ ミ リ 12 japanxilinxcom DS529-2 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 電気特性こ こに記載されている内容は Advance 製品仕様 Preliminary製品仕様または Production 製品仕様のいずれかに該当しそれ

ぞれ次のよ うに定義されます

Advance シ ミ ュレーシ ョ ン 初期段階の特性評価 およびその

他のデバイス ファ ミ リ の特性から推定される値に基づいた初期

概算値であ り これらの値は変更される可能性があ り ます 概算

値と して使用し 製品用には使用しないでください

Preliminary 特性評価に基づいており 今後の変更予定はあ り

ません

Production 多数の製造ロッ トで特性評価され認定されたもの

です パラ メータ値は安定し 今後の変更予定はあ り ません

すべてのパラ メータの 大 小値は ワース ト ケースの供給電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartanreg-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレードの両方で同じ数値を使用して指定さ

れています

絶対最大定格

表 4 に示す絶対 大定格を超える値を使用する とデバイスに恒

久的な破損を与える場合があ り ます こ こに示す値はス ト レス定

格のみを示すものであ り これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作するこ とを示すものではあ

り ません デバイスを絶対 大定格の状態で長時間使用する と

デバイスの信頼性に悪影響を与えます

Spartan-3A FPGA フ ァ ミ リ DC 特性およびスイ ッ チ特性

DS529-3 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 絶対最大定格

シンボル 説明 条件 最小 最大 単位

VCCINT 内部電源電圧 ndash05 132 VVCCAUX 補助電源電圧 ndash05 375 V

VCCO 出力ド ライバ電源電圧 ndash05 375 VVREF 入力参照電圧 ndash05 VCCO + 05 V

VIN

すべてのユーザー IO ピンおよび多目的ピ

ンに適用される電圧

ハイ インピーダンス状態のド ライバ ndash095 46 V

すべての専用ピンに適用される電圧 ndash05 46 V

VESD

静電気放電電圧 ヒ ューマン ボディ モデル (HBM) ndash plusmn2000 Vデバイス帯電モデル ndash plusmn500 Vマシン モデル (MM) ndash plusmn200 V

TJ ジャンクシ ョ ン温度 ndash 125 degCTSTG ス ト レージ温度 ndash65 150 degC

メ モ 1 はんだ付けのガイ ド ラインは ユーザー ガイ ド UG112 『デバイス パッケージ ユーザー ガイ ド』 およびアプリ ケーシ ョ ン ノート XAPP427

『鉛フ リー パッケージのインプ リ メンテーシ ョ ンおよびはんだリ フロー』 を参照して ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 13Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

DC 特性およびスイ ッ チ特性R

電源仕様 表 5 パワーオン リ セ ッ ト の電源電圧し きい値

シンボル 説明 最小 最大 単位

VCCINTT VCCINT 電源のしきい値 04 10 VVCCAUXT VCCAUX 電源のしきい値 10 20 VVCCO2T VCCO バンク 2 電源のしきい値 10 20 V

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース (Platform

Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュレーシ ョ

ン ソースのデータシート を確認して ください 総消費電力が 小の場合は VCCINT を 後に投入して ください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 6 電源電圧のラ ンプ レー ト

シンボル 説明 最小 最大 単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプ レート 02 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプ レート 02 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプ レート 02 100 ms

メ モ 1 FPGA への VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません ただし FPGA のコンフ ィギュレーシ ョ ン ソース

(Platform Flash SPI Flash パラレル NOR フラ ッシュ マイ クロコン ト ローラ ) には特定の要件がある場合があ り ます 使用するコンフ ィギュ

レーシ ョ ン ソースのデータシート を確認してください 総消費電力が 小の場合は VCCINT を 後に投入してください (詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 を参照してください)

2 電源投入を適切に行うには VCCINT VCCO バンク 2 および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください

表 7 CCL (CMOS Configuration Latch) および RAM のデータ を保持するために必要な電源電圧レベル

シンボル 説明 最小 単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

10 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

20 V

14 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

一般推奨動作条件

表 8 一般推奨動作条件

シンボル 説明 最小 標準 最大 単位

TJ ジャンクシ ョ ン温度 コマーシャル 0 ndash 85

インダス ト リ アル ndash40 ndash 100

VCCINT 内部電源電圧 114 120 126 VVCCO

(1) 出力ド ライバ電源電圧 110 ndash 360 VVCCAUX 補助電源電圧 VCCAUX = 25 225 250 275 V

VCCAUX = 33 300 330 360 VVIN 入力電圧 (2) PCI IOSTANDARD ndash05 ndash VCCO+05 V

その他すべての IOSTANDARD

ndash05 ndash 410 V

TIN 入力信号遷移時間 (3) ndash ndash 500 ns

メ モ 1 こ こに記載されている VCCO 範囲は使用可能なすべての IO 規格に対する 小および 大動作電圧範囲を示します表 11 にシングルエンドの

IO 規格に対する推奨 VCCO 範囲 表 13 に差動規格に対する VCCO 範囲を示します

2 詳細は XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』 を参照してください

3 VCCO の 10 ~ 90 の間で測定されています シグナル インテグ リ ティに従ってください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 15Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO ピンの一般的な DC 特性

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

IL ユーザー IO ピン 入力のみ

のピン 多目的ピン および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ド ラ イバはハイ インピーダンス状態

VIN = 0 または VCCO の 大値でのサンプル テス ト

ndash10 ndash +10 microA

IHS ホッ ト プラグイン中の漏洩

電流 (FPGA は電源未投入)INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

ndash10 ndash +10 microA

INIT_B ピン PROG_B ピン DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

microA

IRPU(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプル

アップ抵抗の電流 専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 30V ~ 36V

ndash151 ndash315 ndash710 microA

VCCO または VCCAUX = 23V ~ 27V

ndash82 ndash182 ndash437 microA

VCCO = 17V ~ 19V ndash36 ndash88 ndash226 microAVCCO = 14V ~ 16V ndash22 ndash56 ndash148 microA

VCCO = 114V ~ 126V ndash11 ndash31 ndash83 microARPU

(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 30V ~ 36V 51 114 239 kΩ

VCCO = 23V ~ 27V 62 148 331 kΩ

VCCO = 17V ~ 19V 84 216 526 kΩ

VCCO = 14V ~ 16V 108 284 740 kΩ

VCCO = 114V ~ 126V 153 411 1194 kΩ

IRPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 30V ~ 36V 167 346 659 microAVCCAUX = 225V ~ 275V

100 225 457 microA

RPD(2) ユーザー IO ピン 多目的ピ

ン 入力のみのピン および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 30V ~ 36V VIN = 30V ~ 36V 55 104 208 kΩ

VIN = 23V ~ 27V 41 78 157 kΩ

VIN = 17V ~ 19V 30 57 111 kΩ

VIN = 14V ~ 16V 27 51 96 kΩ

VIN = 114V ~ 126V 24 45 81 kΩ

VCCAUX = 225V ~ 275V VIN = 30V ~ 36V 79 160 350 kΩ

VIN = 23V ~ 27V 59 120 263 kΩ

VIN = 17V ~ 19V 42 85 186 kΩ

VIN = 14V ~ 16V 36 72 157 kΩ

VIN = 114V ~ 126V 30 60 125 kΩ

IREF 各ピンの VREF 電流 すべての VCCO レベル ndash10 ndash +10 microACIN 入力容量 ndash ndash ndash 10 pF

16 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

RDT 差動 IO ペア内での差動終端

回路の抵抗 (入力のみのペア

にはなし )

VCCO = 33V plusmn 10 LVDS_33MINI_LVDS_33

RSDS_33

90 100 115 Ω

VCCO = 25V plusmn 10 LVDS_25MINI_LVDS_25

RSDS_25

90 110 ndash Ω

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 このパラ メータは 特性評価に基づいています プルアップ抵抗は RPU = VCCO IRPU とな り プルダウン抵抗は RPD = VIN IRPD とな り ます

表 9 ユーザー IO ピン 多目的ピン および専用ピンの一般的な DC 特性

シンボル 説明 テス ト 条件 最小 標準 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 17Product 製品仕様

DC 特性およびスイ ッ チ特性R

静止電流要件

表 10 静止電流特性

シンボル 説明 デバイス 標準(2) コマーシャル最大(2) イ ンダス ト リ アル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 02 2 3 mA

XC3S200A 02 2 3 mA

XC3S400A 03 3 4 mA

XC3S700A 03 3 4 mA

XC3S1400A 03 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 静止電流は すべての IO ド ラ イバがハイ インピーダンス状態 IO パッ ドのすべてのプルアッププルダウン抵抗がディ スエーブルの状態で計

測されています 標準値は 典型的なデバイスを使用し TA = 25degC VCCINT = 12V VCCO = 33V VCCAUX = 25V の条件で求められていま

す 大値は 各デバイスに対し 大電圧である VCCINT = 126V VCCO = 36V VCCAUX = 36V でそれぞれの 大ジャンクシ ョ ン温度を使

用してテス ト されています FPGA は ファンクシ ョ ン エレ メン トがインスタンシエート されていないブランク コンフ ィギュレーシ ョ ン デー

タ ファ イルを使用してプログラムされています この表に記載されていない条件 (ファンクシ ョ ン エレ メン ト を含むデザインなど) の場合 静止

電流レベルが異なる場合があ り ます

3 デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法と して 次の 2 つの方法を推奨します a) Spartan-3A XPower Tool Estimator ネッ ト リ ス ト を必要とせず 標準的な概算を迅速に行います b) XPower Analyzer 入力と してネッ ト リ ス ト を使用し よ り正確な

大値および標準値を概算します

4 表に示す 大値は FPGA の電源投入を適切に行うために必要となる各電源レールの 小電流を示します

5 省電力のサスペンド モード については XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モードの使用』 を参照してく ださい 通常 サ

スペンド モード は静止電流と 比較して 総電力消費の 40 を節約します

18 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

シングルエン ド IO 規格

表 11 シングル エン ド ユーザー IO 規格の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 30 33 36

VREF はこれらの IO 規格には使用されません

08 20LVCMOS33(4) 30 33 36 08 20LVCMOS25(45) 23 25 27 07 17LVCMOS18(4) 165 18 195 04 08LVCMOS15(4) 14 15 16 04 08LVCMOS12(4) 11 12 13 04 07PCI33_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOPCI66_3(6) 30 33 36 03 sup2 VCCO 05 sup2 VCCOHSTL_I 14 15 16 068 075 09 VREF - 01 VREF + 01HSTL_III 14 15 16 ndash 09 - VREF - 01 VREF + 01HSTL_I_18 17 18 19 08 09 11 VREF - 01 VREF + 01HSTL_II_18 17 18 19 ndash 09 ndash VREF - 01 VREF + 01HSTL_III_18 17 18 19 ndash 11 ndash VREF - 01 VREF + 01SSTL18_I 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL18_II 17 18 19 0833 0900 0969 VREF - 0125 VREF + 0125SSTL2_I 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL2_II 23 25 27 115 125 138 VREF - 0150 VREF + 0150SSTL3_I 30 33 36 13 15 17 VREF - 02 VREF + 02SSTL3_II 30 33 36 13 15 17 VREF - 02 VREF + 02

メ モ 1 この表で使用しているシンボルは次のとおりです

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

2 VCCO は出力ド ライバ用の電源であ り 入力回路の電源にはなり ません VCCAUX = 33V の範囲で PCI IO 規格向けの場合 LVCMOS25 入力

は例外です

3 デバイスを動作させる場合 大信号電圧 (VIH max) が VIN max と同電圧となる場合があ り ます 表 4 を参照して ください

4 LVCMOS33 および LVCMOS25 IO 規格では 入力に約 100mV のヒ ステ リ シスがあ り ます

5 すべての専用ピン (PROG_B DONE SUSPEND TCK TDI TDO TMS) は VCCAUX レールから電源が供給され VCCAUX に応じて LVCMOS25 規格または LVCMOS33 規格を使用します 多目的コンフ ィギュレーシ ョ ン ピンは ユーザー モードになるまで LVCMOS25 規格

を使用します これらのピンを標準の 25V コンフ ィギュレーシ ョ ン インターフェイスの一部と して使用している場合 電源投入時およびコン

フ ィギュレーシ ョ ン中は これらのピンがあるバンク 0 1 2 の VCCO に 25V を使用してください

6 PCI IP ソ リ ューシ ョ ンの詳細は japanxilinxcompci を参照して ください 入力専用ピンで PCI IOSTANDARD はサポート されていません 同

等の特性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポート されていません

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 19Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 12 シングル エン ド ユーザー IO 規格の DC 特性

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 ndash2 04 24

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24 24 ndash24

LVCMOS33(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16 16 ndash16

24(4) 24 ndash24

LVCMOS25(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12 12 ndash12

16(4) 16 ndash16

24(4) 24 ndash24

LVCMOS18(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8 8 ndash8

12(4) 12 ndash12

16(4) 16 ndash16

LVCMOS15(3) 2 2 ndash2 04 VCCO ndash 04

4 4 ndash4

6 6 ndash6

8(4) 8 ndash8

12(4) 12 ndash12

LVCMOS12(3) 2 2 ndash2 04 VCCO ndash 04

4(4) 4 ndash4

6(4) 6 ndash6

PCI33_3(5) 15 ndash05 10 VCCO 90 VCCO

PCI66_3(5) 15 ndash05 10 VCCO 90 VCCO

HSTL_I(4) 8 ndash8 04 VCCO - 04

HSTL_III(4) 24 ndash8 04 VCCO - 04

HSTL_I_18 8 ndash8 04 VCCO - 04

HSTL_II_18(4) 16 ndash16 04 VCCO - 04

HSTL_III_18 24 ndash8 04 VCCO - 04

SSTL18_I 67 ndash67 VTT ndash 0475 VTT + 0475

SSTL18_II(4) 134 ndash134 VTT ndash 0475 VTT + 0475

SSTL2_I 81 ndash81 VTT ndash 061 VTT + 061

SSTL2_II(4) 162 ndash162 VTT ndash 080 VTT + 080

SSTL3_I 8 ndash8 VTT ndash 06 VTT + 06

SSTL3_II 16 ndash16 VTT ndash 08 VTT + 08

メ モ 1 この表に記載されている値は表 8 および表 11 に示す条件に基づいて

います

2 この表で使用しているシンボルは次のとおりです

IOL VOL のテス ト を実施した出力電流条件

IOH VOH のテス ト を実施した出力電流条件

VOL Low ロジッ ク レベルを示す出力電圧

VOH High ロジッ ク レベルを示す出力電圧

VIL Low ロジッ ク レベルを示す入力電圧

VIH High ロジッ ク レベルを示す入力電圧

VCCO 出力ド ライバの電源電圧

VREF 入力スイ ッチしきい値を設定する参照電圧

VTT 抵抗終端に適用する電圧

3 LVCMOS および LVTTL 規格の場合 VOL および VOH の制限値は

Fast と Slow スルー属性の両方に対して同一です

4 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサ

ポート されています 入力に制限はあ り ません 詳細は UG331 の「IO リ ソースの使用」 の章を参照して ください

5 関連する PCI 仕様に基づいてテス ト されています PCI IP ソ リ ュー

シ ョ ンの詳細は japanxilinxcompci を参照して ください 同等の特

性を持つ PCIX IOSTANDARD を利用可能ですが PCI-X IP はサポー

ト されていません

表 12 シングル エン ド ユーザー IO 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テス ト 条件 ロジ ッ ク レベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

20 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO 規格 差動入力ペア

図 4 差動入力電圧

DS099-3_01_012304

VINN

VINP

GND level

50

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialIO Pair Pins

VINN

NP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 21Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 13 差動信号規格を使用するユーザー IO の推奨動作条件

IOSTANDARD 属性

ド ラ イバ用 VCCO(1) VID VICM

(3)

小 (V) 標準 (V) 大 (V)小

(mV)標準 (mV)

大 (mV) 小 (V) 標準 (V) 大 (V)

LVDS_25(3) 225 25 275 100 350 600 03 125 235LVDS_33(3) 30 33 36 100 350 600 03 125 235BLVDS_25(4) 225 25 275 100 300 ndash 03 13 235MINI_LVDS_25(3) 225 25 275 200 ndash 600 03 12 195MINI_LVDS_33(3) 30 33 36 200 ndash 600 03 12 195LVPECL_25(5) 入力のみ 100 800 1000 03 12 195LVPECL_33(5) 入力のみ 100 800 1000 03 12 28(6)

RSDS_25(3) 225 25 275 100 200 ndash 03 12 15RSDS_33(3) 30 33 36 100 200 ndash 03 12 15TMDS_33(3 4 7) 314 33 347 150 ndash 1200 27 ndash 323PPDS_25(3) 225 25 275 100 ndash 400 02 ndash 23PPDS_33(3) 30 33 36 100 ndash 400 02 ndash 23DIFF_HSTL_I_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_II_18(8) 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_III_18 17 18 19 100 ndash ndash 08 ndash 11DIFF_HSTL_I 14 15 16 100 ndash ndash 068 09DIFF_HSTL_III 14 15 16 100 ndash ndash ndash 09 ndashDIFF_SSTL18_I 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL18_II(8) 17 18 19 100 ndash ndash 07 ndash 11DIFF_SSTL2_I 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL2_II(8) 23 25 27 100 ndash ndash 10 ndash 15DIFF_SSTL3_I 30 33 36 100 ndash ndash 11 ndash 19DIFF_SSTL3_II 30 33 36 100 ndash ndash 11 ndash 19

メ モ 1 VCCO は 差動出力ド ライバ用の電源であ り 入力回路の電源にはなり ません

2 VICM は VCCAUX 未満である必要があ り ます

3 これらの真の差動出力規格は FPGA バンク 0 および 2 でのみサポート されています 入力は制限されていません 詳細は UG331 の 「IO リソースの使用」 の章を参照して ください

4 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

5 LVPECL は入力でのみサポート されており 出力ではサポート されていません VCCAUX=33V plusmn 10 が必要です

6 LVPECL_33 大 VICM = VCCAUX ndash (VID 2)7 入力に VCCAUX=33V plusmn 10 が必要です (VCCAUX ndash 300mV) le VICM le (VICM ndash 37mV)8 これらのよ り高い駆動出力規格は FPGA バンク 1 および 3 でのみサポート されています 入力に制限はあ り ません 詳細は UG331 の 「IO

リ ソースの使用」 の章を参照して ください

9 VREF 入力は DIFF_SSTL および DIFF_HSTL 規格に使用されます VREF の設定は 表 11 にあるシングル エンド バージ ョ ンの設定と同じで

す その他の差動規格は VREF を使用しません

22 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動出力ペア

図 5 差動出力電圧

VOUTN

VOUTP

GND level

50

VOCM

VOCM

VOD

VOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialIO Pair Pins

DS312-3_03_102406

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 23Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 14 差動信号規格を使用し たユーザー IO の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL

最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1125 ndash 1375 ndash ndashLVDS_33 247 350 454 1125 ndash 1375 ndash ndashBLVDS_25 240 350 460 ndash 130 ndash ndash ndashMINI_LVDS_25 300 ndash 600 10 ndash 14 ndash ndashMINI_LVDS_33 300 ndash 600 10 ndash 14 ndash ndashRSDS_25 100 ndash 400 10 ndash 14 ndash ndashRSDS_33 100 ndash 400 10 ndash 14 ndash ndashTMDS_33 400 ndash 800 VCCO ndash 0405 ndash VCCO ndash 0190 ndash ndashPPDS_25 100 ndash 400 05 08 14 ndash ndashPPDS_33 100 ndash 400 05 08 14 ndash ndashDIFF_HSTL_I_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_II_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III_18 ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_I ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_HSTL_III ndash ndash ndash ndash ndash ndash VCCO ndash 04 04DIFF_SSTL18_I ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL18_II ndash ndash ndash ndash ndash ndash VTT + 0475 VTT ndash 0475DIFF_SSTL2_I ndash ndash ndash ndash ndash ndash VTT + 061 VTT ndash 061DIFF_SSTL2_II ndash ndash ndash ndash ndash ndash VTT + 081 VTT ndash 081DIFF_SSTL3_I ndash ndash ndash ndash ndash ndash VTT + 06 VTT ndash 06DIFF_SSTL3_II ndash ndash ndash ndash ndash ndash VTT + 08 VTT ndash 08

メ モ 1 この表に記載されている値は 表 8 および表 13 に示す条件に基づいています

2 詳細は 25 ページの 「差動 IO の外部終端要件」 を参照してください

3 すべての差動規格の出力電圧は 差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています

4 1 つの IO バンクには 次の差動出力規格のうち 2 つまでしか割り当てるこ とができません VCCO=25V の場合 LVDS_25 RSDS_25MINI_LVDS_25 PPDS_25 または VCCO = 33V の場合 LVDS_33 RSDS_33 MINI_LVDS_33 TMDS_33 PPDS_33 です

24 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

差動 IO の外部終端要件

LVDS RSDS MINI_LVDS および PPDS IO 規格

BLVDS_25 IO 規格

TMDS_33 IO 規格

図 6 LVDS RSDS MINI_LVDS および PPDS IO 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

LVDS_33 LVDS_25MINI_LVDS_33MINI_LVDS_25 RSDS_33 RSDS_25PPDS_33 PPDS_25

CAT16-PT4F4Part Number

th of Bourns14

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

No VCCO Restrictions

R

LVDS_33 MINI_LVDS_33RSDS_33 PPDS_33

VCCO = 33V LVDS_25 MINI_LVDS_25RSDS_25 PPDS_25

VCCO = 25V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 BLVDS_25 IO 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 25V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

th of Bourns14

CAT16-PT4F4Part Number

th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 TMDS_33 IO 規格の外部入力抵抗の要件

50ΩVCCO = 33V VCCAUX = 33V

DS529-3_08_020107DVIHDMI cable

50Ω

33V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom 25Product 製品仕様

DC 特性およびスイ ッ チ特性R

Device DNA の読み込み耐性

表 15 Device DNA 識別子メ モ リ

シンボル 説明 最小 単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数 HOLD または SHIFT 動作の影響は受けない

30000000 リードサイ クル

26 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

スイ ッ チ特性すべての Spartan-3A FPGA デバイスは-4 およびさらに高速な -5の 2 つのスピード グレード で入手可能です こ こ で説明するス

イッ チ特性は表 16 に示すよう に PreviewAdvancePreliminaryまたは Production のいずれかに該当し それぞれ次のよう に定義

されます

Preview 概算のみに基づいておりタイ ミ ング解析には使用しま

せん

Advance シ ミ ュレーシ ョ ンのみに基づいており通常は FPGA仕様の決定直後に入手可能ですスピード グレードは比較的安定

していますが 遅延が実際よ り も小さい場合があ り ます

Preliminary 初期段階のシ リ コン特性評価に基づいています デ

バイスおよびスピード グレードは製品シ リ コンに予測されるパ

フォーマンスによ り近いものとな り ます また Advance のデー

タ と比較する と 遅延が実際よ り も小さいこ とは大幅に少な く

なっています

Production 特定のデバイス ファ ミ リでスピード ファ イルとデ

バイスの相関関係を提供するために十分な数の製造ロッ トで特性

評価が行われ 認定されています 遅延が実際の値よ り小さいこ

とはな く 今後の変更はカスタマに正式に通知されます 通常

低速のスピード グレードの方が高速のスピード グレード よ り先

に Production に移行します

ソ フ ト ウ ェ ア バージ ョ ン要件

製品システムではProduction 用のスピード ファ イルを使用して

コンパイルした FPGA デザインを使用してくださいそれ以外の

スピード ファ イルを使用した FPGA デザインは プロ ト タ イプ

のシステムまたは製品前の認定評価にのみ使用して く ださい

Preview Advance および Preliminary スピード ファ イルを製品

システムには使用しないでください

デバイスの仕様が Production 仕様に近くな り スピード ファ イ

ルが変更された場合は FPGA デザインを 新のタイ ミ ング情報

およびソ フ ト ウ ェア ア ップデー ト を含む 新のザイ リ ン ク ス

ISEreg ソフ ト ウェアで再実行してください

すべてのパラ メータの 大 小値は ワース ト ケースの電源電

圧およびジャンクシ ョ ン温度の条件に基づいています 特記のな

い限り パラ メータ値はすべての Spartantrade-3A デバイスに適用

されます AC 特性および DC 特性は コマーシャル グレード と

インダス ト リ アル グレード両方に対して同じ数値を使用して指

定されています

次のサイ トからザイ リ ンクスの MySupport ユーザー アカウン ト

を作成する とデータシートのアップデートが e-mail で通知され

るよ う登録できます

bull ザイ リ ンクス MySupport での e-mail 通知の登録方法japanxilinxcomsupportanswers19380htm

次に示すタイ ミ ング パラ メータおよびそれらの値は一般的なデ

ザイン要件と して重要なものまたは基本的なデバイス パフォー

マンス特性を示すものです ザイ リ ンクス開発ソフ ト ウェアに含

まれる Spartan-3A FPGA のスピード ファ イル (v139) は すべ

てではあ り ませんが多くの値のオ リ ジナル ソース とな り ます

表 16 に それぞれのファイルで指定されているスピード グレー

ドを示します よ り完全で正確なワース ト ケース データが必要

な場合は ザイ リ ンクスの Timing Analyzer (またはコマンド ライン ツール TRACE) を使用して求めた値をシ ミ ュレーシ ョ ン

ネッ ト リ ス トにバッ クアノテート して ください

表 17 に Spartan-3A FPGA スピード ファ イルのバージ ョ ン履歴

を示します

表 16 Spartan-3A v139 スピー ド グレー ドの指定

デバイス Preview Advance Preliminary Production

XC3S50A ndash4 ndash5XC3S200A ndash4 ndash5XC3S400A ndash4 ndash5XC3S700A ndash4 ndash5XC3S1400A ndash4 ndash5

表 17 Spartan-3A スピー ド フ ァ イル バージ ョ ン履歴

バー

ジ ョ ン

ISE バージ ョ ン 説明

139 ISE 10101 オートモーティブ デバイスを追加

138 ISE 9203i 絶対 大値を追加

137 ISE 9201i

ピン間のセッ ト アップ ホールド タイム ( 表 19) TMDS 出力調整 ( 表 26) 乗算器セッ ト アップ ホールド タイム ( 表 34) およびブロッ ク RAM ク ロ ッ ク幅 ( 表 35) が変更

136

ISE 92i ザイ リ ンクス

アンサー24992 から入手可能

XC3S400A 全スピード グレードおよび温度グレードが Production に移行

135ザイ リ ンクス

アンサー24992

XC3S50A XC3S200AXC3S700A XC3S1400A 全スピード グレードおよび温度グレードが Production に移行

134 ISE 9103iXC3S700A および XC3S1400A -4 スピード グレード が Production に移行 ピン間のタイミ ング値が変更

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 27Product 製品仕様

DC 特性およびスイ ッ チ特性R

IO タ イ ミ ング

ピン間における Clock to Clock タ イム

表 18 IOB 出力パスのピン間における Clock-to-Output タ イム

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TICKOFDCM 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用(3)

XC3S50A 318 342 nsXC3S200A 321 327 nsXC3S400A 297 333 nsXC3S700A 339 350 nsXC3S1400A 351 399 ns

TICKOF 出力フ リ ップフロ ップ (OFF) から読

み出す場合 グローバル ク ロ ッ ク ピンのアクティブ エッジから出力ピ

ンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

DCM を使用しない

XC3S50A 459 502 nsXC3S200A 488 524 nsXC3S400A 468 512 nsXC3S700A 497 534 nsXC3S1400A 506 569 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合 またはデータ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は Clock-to-Output タイムを修正する必要があ り ます グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は 表 26 に記載されている適切な修正値を加算してください

3 すべての計測値には DCM 出力ジッタが含まれます

スイ ッ チ特性 28 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ピン間におけるセ ッ ト ア ッ プおよびホールド タ イム

表 19 IOB 入力パスのピン間におけるセ ッ ト ア ッ プおよびホールド タ イム ( システム同期 )

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最小

セ ッ ト ア ッ プ タ イム

TPSDCM 入力フ リ ップフロ ップ (IFF) に書き込む場合 グローバル クロ ッ ク ピンのアクティブ エッ

ジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用 入力遅延素子を

使用しない)

LVCMOS25(2)IFD_DELAY_VALUE = 0 DCM(4) あ り

XC3S50A 245 268 ns

XC3S200A 259 284 ns

XC3S400A 238 268 ns

XC3S700A 238 257 ns

XC3S1400A 191 217 ns

TPSFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない 入

力遅延素子を使用)

LVCMOS25(2) IFD_DELAY_VALUE = 5 DCM なし

XC3S50A 255 276 ns

XC3S200A 232 276 ns

XC3S400A 221 260 ns

XC3S700A 228 263 ns

XC3S1400A 233 241 ns

ホールド タ イム

TPHDCM IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用 入力遅

延素子を使用しない)

LVCMOS25(3)IFD_DELAY_VALUE = 0DCM(4) あ り

XC3S50A -036 -036 ns

XC3S200A -052 -052 ns

XC3S400A -033 -029 ns

XC3S700A -017 -012 ns

XC3S1400A -007 000 ns

TPHFD IFF に書き込む場合 グローバ

ル ク ロ ッ ク ピンのアクティブ エッジから 入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない

入力遅延素子を使用)

LVCMOS25(3) IFD_DELAY_VALUE = 5DCM なし

XC3S50A -063 -058 ns

XC3S200A -056 -056 ns

XC3S400A -042 -042 ns

XC3S700A -080 -075 ns

XC3S1400A -069 -069 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます

グローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を減算してください デー

タ入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の修正値を加算して ください

3 グローバル ク ロ ッ ク入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます グ

ローバル ク ロ ッ ク入力に LVCMOS25 以外の信号規格を割り当てた場合は 表 23 に記載されている適切な修正値を加算してください データ

入力に LVCMOS25 以外の信号規格を割り当てた場合は 同じ表の適切な修正値を減算してください ホールド タイムが負のと きは アクティ

ブなクロ ッ ク エッジの前にデータを変更できます

4 すべての計測値には DCM 出力ジッタが含まれます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 29Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力セ ッ ト ア ッ プおよびホールド タ イム

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

セ ッ ト ア ッ プ タ イム

TIOPICK 入力フ リ ップフロ ップ (IFF) の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 156 158 nsXC3S200A 171 181 nsXC3S400A 130 151 nsXC3S700A 134 151 nsXC3S1400A 136 174 ns

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 216 218 ns2 310 312 ns3 351 376 ns4 404 432 ns5 388 424 ns6 472 509 ns7 547 594 ns8 597 652 ns1 XC3S200A 205 220 ns2 272 293 ns3 338 378 ns4 388 437 ns5 369 420 ns6 456 523 ns7 534 611 ns8 585 671 ns1 XC3S400A 179 202 ns2 243 267 ns3 302 343 ns4 349 396 ns5 341 395 ns6 420 481 ns7 496 566 ns8 544 619 ns

スイ ッ チ特性 30 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPICKD IFF の ICLK 入力のアクティブ エッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 182 195 ns2 262 283 ns3 332 372 ns4 383 431 ns5 369 414 ns6 460 519 ns7 539 610 ns8 592 673 ns1 XC3S1400A 179 217 ns2 255 292 ns3 338 376 ns4 375 432 ns5 381 419 ns6 439 509 ns7 516 598 ns8 569 657 ns

ホールド タ イム

TIOICKP IFF の ICLK 入力のアクティブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A ndash066 ndash064 nsXC3S200A ndash085 ndash065 nsXC3S400A ndash042 ndash042 nsXC3S700A ndash081 ndash067 nsXC3S1400A ndash071 ndash071 ns

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A ndash088 ndash088 ns2 ndash133 ndash133 ns3 ndash205 ndash205 ns4 ndash243 ndash243 ns5 ndash234 ndash234 ns6 ndash281 ndash281 ns7 ndash303 ndash303 ns8 ndash383 ndash357 ns1 XC3S200A ndash151 ndash151 ns2 ndash209 ndash209 ns3 ndash240 ndash240 ns4 ndash268 ndash268 ns5 ndash256 ndash256 ns6 ndash299 ndash299 ns7 ndash329 ndash329 ns8 ndash361 ndash361 ns

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 31Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOICKPD IFF の ICLK 入力のアクティ ブ エッジから 入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A ndash112 ndash112 ns2 ndash170 ndash170 ns3 ndash208 ndash208 ns4 ndash238 ndash238 ns5 ndash223 ndash223 ns6 ndash269 ndash269 ns7 ndash308 ndash308 ns8 ndash335 ndash335 ns1 XC3S700A ndash167 ndash167 ns2 ndash227 ndash227 ns3 ndash259 ndash259 ns4 ndash292 ndash292 ns5 ndash289 ndash289 ns6 ndash322 ndash322 ns7 ndash352 ndash352 ns8 ndash381 ndash381 ns1 XC3S1400A ndash160 ndash160 ns2 ndash206 ndash206 ns3 ndash246 ndash246 ns4 ndash286 ndash286 ns5 ndash288 ndash288 ns6 ndash324 ndash324 ns7 ndash355 ndash355 ns8 ndash389 ndash389 ns

セッ ト リセッ ト パルス幅

TRPW_IOB IOB の SR 制御入力の 小パルス幅 - - すべて 133 161 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 セッ ト アップ タイムを修正する必要があ り ます その場合は 表 23 に記載され

ている適切な修正値を加算してください

3 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 ホールド タイムを修正する必要があ り ます その場合は 表 23 に記載されてい

る適切な修正値を減算して ください ホールド タイムが負のと きは アクティブなクロ ッ ク エッジの前にデータを変更できます

表 20 IOB 入力パスのセ ッ ト ア ッ プおよびホールド タ イム ( 続き )

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大

スイ ッ チ特性 32 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力パスの伝搬時間

表 21 サンプル ウ ィ ン ド ウ ( ソース同期 )

シンボル 説明 最大 単位

TSAMP IOB フ リ ップフロ ップのセッ トアップおよびホールド キャプチャ ウ ィンド ウ

入力キャプチャ サンプル ウ ィンド ウの値は アプ リ ケーシ ョ ン デバイスパッケージ IO 規格 IO 配置 DCM 使用率 およびクロ ッ ク バッファによ り異なる 特定アプリ ケーシ ョ ンの値に関しては ザイ リ ンクス アンサーを参照bull ザイ リ ンクス アンサー 30879

ps

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

伝搬時間

TIOPLI データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 170 181 nsXC3S200A 185 204 nsXC3S400A 144 174 nsXC3S700A 148 174 nsXC3S1400A 150 197 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 33Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 230 241 ns2 324 335 ns3 365 398 ns4 418 455 ns5 402 447 ns6 486 532 ns7 561 617 ns8 611 675 ns1 XC3S200A 219 243 ns2 286 316 ns3 352 401 ns4 402 460 ns5 383 443 ns6 470 546 ns7 548 633 ns8 599 694 ns1 XC3S400A 193 225 ns2 257 290 ns3 316 366 ns4 363 419 ns5 355 418 ns6 434 503 ns7 509 588 ns8 558 642 ns1 XC3S700A 196 218 ns2 276 306 ns3 345 395 ns4 397 454 ns5 383 437 ns6 474 542 ns7 553 633 ns8 606 696 ns

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

スイ ッ チ特性 34 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

TIOPLID データが入力ピンから IFF ラ ッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 193 240 ns2 269 315 ns3 352 399 ns4 389 455 ns5 395 442 ns6 453 532 ns7 530 621 ns8 583 680 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ入力に LVCMOS25 以外の信号規格を割り当てた場合 伝搬時間を修正する必要があ り ます その場合は 表 23 に記載されている適切な

修正値を加算してください

表 22 IOB 入力パスの伝搬時間

シンボル 説明 条件

IFD_DELAY_VALUE デバイス

スピー ド グレー ド

単位

-5 -4

最大 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 35Product 製品仕様

DC 特性およびスイ ッ チ特性R

入力タ イ ミ ングの調整

表 23 IOSTANDARD による入力タ イ ミ ングの修正値

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4シングルエン ド規格

LVTTL 062 063 nsLVCMOS33 054 054 nsLVCMOS25 0 0 nsLVCMOS18 083 083 nsLVCMOS15 060 060 nsLVCMOS12 031 031 nsPCI33_3 041 041 nsPCI66_3 041 041 nsHSTL_I 072 072 nsHSTL_III 077 077 nsHSTL_I_18 069 069 nsHSTL_II_18 069 069 nsHSTL_III_18 079 079 nsSSTL18_I 071 071 nsSSTL18_II 071 071 nsSSTL2_I 068 068 nsSSTL2_II 068 068 nsSSTL3_I 078 078 nsSSTL3_II 078 078 ns

差動規格

LVDS_25 076 076 nsLVDS_33 079 079 nsBLVDS_25 079 079 nsMINI_LVDS_25 078 078 nsMINI_LVDS_33 079 079 nsLVPECL_25 078 078 nsLVPECL_33 079 079 nsRSDS_25 079 079 nsRSDS_33 077 077 nsTMDS_33 079 079 nsPPDS_25 079 079 nsPPDS_33 079 079 nsDIFF_HSTL_I_18 074 074 nsDIFF_HSTL_II_18 072 072 nsDIFF_HSTL_III_18 105 105 nsDIFF_HSTL_I 072 072 nsDIFF_HSTL_III 105 105 nsDIFF_SSTL18_I 071 071 nsDIFF_SSTL18_II 071 071 nsDIFF_SSTL2_I 074 074 nsDIFF_SSTL2_II 075 075 nsDIFF_SSTL3_I 106 106 nsDIFF_SSTL3_II 106 106 ns

メ モ 1 これらの値は表 8表 11 および表 13 に示す動作条件に基づいて

表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は LVCMOS25 規格に対して指定された入力パス時間を その他の信号規格に対応する値に変換するために使用します

表 23 IOSTANDARD による入力タ イ ミ ングの修正値 ( 続き )

LVCMOS25 から変換する

場合に使用する信号規格 (IOSTANDARD)

加算する

修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 36 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力伝搬時間

表 24 IOB 出力パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

単位

-5 -4最大 最大

Clock-to-Output タ イム

TIOCKP 出力フ リ ップフロ ップ (OFF) から読み出す場合

OCLK 入力のアクティブ エッジから出力ピンに

データが出力されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 287 313 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまで

の時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 278 291 ns

TIOOLP データが IOB の O 入力から OFF ラ ッチを介して出力

ピンに到達するまでの時間

270 285 ns

セ ッ ト リ セ ッ ト 時間

TIOSRP OFF の SR 入力がアサート されてから 出力ピンで

データがセッ ト リセッ ト されるまでの時間

LVCMOS25(2)12mA 出力駆動電流

Fast スルー レート

すべて 363 389 ns

TIOGSRQ STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル セッ ト リ セッ ト (GSR) 入力がアサート されてから

出力ピンでデータがセッ ト リ セッ ト されるまでの時間

862 965 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 37Product 製品仕様

DC 特性およびスイ ッ チ特性R

ト ラ イステー ト 出力伝搬時間

表 25 IOB ト ラ イステー ト パスのタ イ ミ ング

シンボル 説明 条件 デバイス

スピー ド グレー ド

-5 -4

最大 最大

同期出力イネーブルデ ィ スエーブル時間

TIOCKHZ ト ラ イステート フ リ ップフロ ップ (TFF) の OTCLK 入力のアクティブ エッジから出力ピンがハイ イン

ピーダンス状態になるまでの

時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 113 139 ns

TIOCKON(2) TFF の OTCLK 入力のアクティブ エッジから出力

ピンが有効なデータを駆動するまでの時間

すべて 308 335 ns

非同期出力イネーブルデ ィ スエーブル時間

TGTS STARTUP_SPARTAN3A プリ ミ ティ ブのグローバル ト ライ ステート (GTS) 入力がアサート されてから

出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 947 1036 ns

セ ッ ト リ セ ッ ト 時間

TIOSRHZ TFF の SR 入力がアサート されてから出力ピンがハイ インピーダンス状態になるまでの時間

LVCMOS2512mA 出力駆動電流

Fast スルー レート

すべて 161 186 ns

TIOSRON(2) TFF の SR 入力がアサート されから出力ピンが有効な

データを駆動するまでの時間

すべて 357 382 ns

メ モ 1 これらの値は 表 8 および表 11 に示す動作条件に基づいて 表 27 に示す方法を使用してテス ト されています

2 データ出力に 12mA 駆動電流 Fast スルー レートの LVCMOS25 以外の信号規格を割り当てた場合は これらの時間を修正する必要があ り ま

す その場合は 表 26 に記載されている適切な修正値を加算してください

スイ ッ チ特性 38 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

出力タ イ ミ ング修正

表 26 IOB の出力タ イ ミ ング修正値

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

シングルエン ド規格

LVTTL Slow 2 mA 558 558 ns4 mA 316 316 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 162 162 ns16 mA 124 124 ns24 mA 274 274 ns

Fast 2 mA 303 303 ns4 mA 171 171 ns6 mA 171 171 ns8 mA 053 053 ns12 mA 053 053 ns16 mA 059 059 ns24 mA 060 060 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1667 1667 ns16 mA 1622 1622 ns24 mA 1211 1211 ns

LVCMOS33 Slow 2 mA 558 558 ns4 mA 317 317 ns6 mA 317 317 ns8 mA 209 209 ns12 mA 124 124 ns16 mA 115 115 ns24 mA 255 255 ns

Fast 2 mA 302 302 ns4 mA 171 171 ns6 mA 172 172 ns8 mA 053 053 ns12 mA 059 059 ns16 mA 059 059 ns24 mA 051 051 ns

QuietIO 2 mA 2767 2767 ns4 mA 2767 2767 ns6 mA 2767 2767 ns8 mA 1671 1671 ns12 mA 1629 1629 ns16 mA 1618 1618 ns24 mA 1211 1211 ns

LVCMOS25 Slow 2 mA 533 533 ns4 mA 281 281 ns6 mA 282 282 ns8 mA 114 114 ns

12 mA 110 110 ns16 mA 083 083 ns24 mA 226 226 ns

Fast 2 mA 436 436 ns4 mA 176 176 ns6 mA 125 125 ns8 mA 038 038 ns

12 mA 0 0 ns16 mA 001 001 ns24 mA 001 001 ns

QuietIO 2 mA 2592 2592 ns4 mA 2592 2592 ns6 mA 2592 2592 ns8 mA 1557 1557 ns

12 mA 1559 1559 ns16 mA 1427 1427 ns24 mA 1137 1137 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 39Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS18 Slow 2 mA 448 448 ns4 mA 369 369 ns6 mA 291 291 ns8 mA 199 199 ns12 mA 157 157 ns16 mA 119 119 ns

Fast 2 mA 396 396 ns4 mA 257 257 ns6 mA 190 190 ns8 mA 106 106 ns12 mA 083 083 ns16 mA 063 063 ns

QuietIO 2 mA 2497 2497 ns4 mA 2497 2497 ns6 mA 2408 2408 ns8 mA 1643 1643 ns12 mA 1452 1452 ns16 mA 1341 1341 ns

LVCMOS15 Slow 2 mA 582 582 ns4 mA 397 397 ns6 mA 321 321 ns8 mA 253 253 ns12 mA 206 206 ns

Fast 2 mA 523 523 ns4 mA 305 305 ns6 mA 195 195 ns8 mA 160 160 ns12 mA 130 130 ns

QuietIO 2 mA 3411 3411 ns4 mA 2566 2566 ns6 mA 2464 2464 ns8 mA 2206 2206 ns12 mA 2064 2064 ns

LVCMOS12 Slow 2 mA 714 714 ns4 mA 487 487 ns6 mA 567 567 ns

Fast 2 mA 677 677 ns4 mA 502 502 ns6 mA 409 409 ns

QuietIO 2 mA 5076 5076 ns4 mA 4317 4317 ns6 mA 3731 3731 ns

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4PCI33_3 034 034 nsPCI66_3 034 034 nsHSTL_I 078 078 nsHSTL_III 116 116 nsHSTL_I_18 035 035 nsHSTL_II_18 030 030 nsHSTL_III_18 047 047 nsSSTL18_I 040 040 nsSSTL18_II 030 030 nsSSTL2_I 0 0 nsSSTL2_II ndash005 ndash005 nsSSTL3_I 0 0 nsSSTL3_II 017 017 ns差動規格

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

スイ ッ チ特性 40 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVDS_25 116 116 nsLVDS_33 046 046 nsBLVDS_25 011 011 nsMINI_LVDS_25 075 075 nsMINI_LVDS_33 040 040 nsLVPECL_25

入力のみLVPECL_33RSDS_25 142 142 nsRSDS_33 058 058 nsTMDS_33 046 046 nsPPDS_25 107 107 nsPPDS_33 063 063 nsDIFF_HSTL_I_18 043 043 nsDIFF_HSTL_II_18 041 041 nsDIFF_HSTL_III_18 036 036 nsDIFF_HSTL_I 101 101 nsDIFF_HSTL_III 054 054 nsDIFF_SSTL18_I 049 049 nsDIFF_SSTL18_II 041 041 nsDIFF_SSTL2_I 082 082 nsDIFF_SSTL2_II 009 009 nsDIFF_SSTL3_I 116 116 nsDIFF_SSTL3_II 028 028 ns

メ モ 1 これらの値は 表 8 表 11 および表 13 に示す動作条件に基づい

て 表 27 に示す方法を使用してテス ト されています

2 こ こに示す修正値は 12mA 駆動電流 Fast スルー レートの LVCMOS25 規格に対して指定された出力パスおよびト ラ イステー

ト パスのタイ ミ ングを その他の信号規格に対応する値に変換す

るために使用します 出力がハイ インピーダンス状態になる と き

に計測された値は修正しないでください

表 26 IOB の出力タ イ ミ ング修正値 ( 続き )

12mA 駆動電流 Fast スルー

レー ト の LVCMOS25 から変換

する場合に使用する信号規格 (IOSTANDARD)

加算する修正値

単位

スピー ド グレー ド

-5 -4

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 41Product 製品仕様

DC 特性およびスイ ッ チ特性R

タ イ ミ ング計測方法

プログラマブル IO でタイ ミ ング パラ メータを計測する際信号

規格によってテス ト条件が異な り ます 表 27 に各信号規格のテ

ス ト条件を示します

入力タイ ミ ングを計測する方法は次のとおりです テス ト では

Low ロジッ ク レベル (VL) と High ロジッ ク レベル (VH) の間で

振幅する信号が入力に適用されます また信号規格によっては

入力スイ ッチしきい値を適切に設定するため そのバンクにある

VREF ピンに対してバイアス電圧が必要な場合があ り ます 通常

入力信号 (VM) の計測点は VL および VH の中間です

図 9 に出力テス トの設定を示します 終端電圧 VT が終端抵抗 RTに適用され も う一端は出力に接続されています 通常 各規格

の RT および VT には 信号の反射が 小となるよ うに推奨され

る標準値が使用されます 終端が通常使用されない規格

(LVCMOS LVTTL など) では RT を 1MΩ にして未接続であ

るこ とを示しVT は 0 に設定します 出力にも入力と同じ計測点

(VM) が使用されます

図 9 出力テス ト 設定

FPGA Output

VT (VREF)

RT (RREF)

VM (VMEAS)

CL (CREF)

DS312-3_04_102406

メ モ 1 かっこ内に記載された名前は IBIS ファ イ

ルで使用されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V) シングルエン ド規格

LVTTL - 0 33 1M 0 14LVCMOS33 - 0 33 1M 0 165LVCMOS25 - 0 25 1M 0 125LVCMOS18 - 0 18 1M 0 09LVCMOS15 - 0 15 1M 0 075LVCMOS12 - 0 12 1M 0 06PCI33_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203PCI66_3 立ち上がり - メモ 3 メモ 3 25 0 094

立ち下がり 25 33 203HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFHSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFHSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFHSTL_II_18 09 VREF ndash 05 VREF + 05 25 09 VREFHSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFSSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFSSTL18_II 09 VREF ndash 05 VREF + 05 25 09 VREFSSTL2_I 125 VREF ndash 075 VREF + 075 50 125 VREFSSTL2_II 125 VREF ndash 075 VREF + 075 25 125 VREFSSTL3_I 15 VREF ndash 075 VREF + 075 50 15 VREFSSTL3_II 15 VREF ndash 075 VREF + 075 25 15 VREF差動規格

LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMLVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICMBLVDS_25 - VICM ndash 0125 VICM + 0125 1M 0 VICMMINI_LVDS_25 - VICM ndash 0125 VICM + 0125 50 12 VICMMINI_LVDS_33 - VICM ndash 0125 VICM + 0125 50 12 VICM

スイ ッ チ特性 42 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

負荷容量 (CL) は出力と GND 間に接続されますスピード ファ

イルおよびデータ シー ト に記載されたすべての規格に対する出

力タイ ミ ングは 常に CL が 0 であるこ とを前提と しています

また すべての計測でハイ インピーダンス プローブ (1pF 未満)

が使用されます これらの計測値からテス トベンチによる遅延が

差し引かれ スピード ファ イルおよびデータ シート の 終的な

タイ ミ ング値が算出されます

LVPECL_25 - VICM ndash 03 VICM + 03 NA NA VICMLVPECL_33 - VICM ndash 03 VICM + 03 NA NA VICMRSDS_25 - VICM ndash 01 VICM + 01 50 12 VICMRSDS_33 - VICM ndash 01 VICM + 01 50 12 VICMTMDS_33 - VICM ndash 01 VICM + 01 50 33 VICMPPDS_25 - VICM ndash 01 VICM + 01 50 08 VICMPPDS_33 - VICM ndash 01 VICM + 01 50 08 VICMDIFF_HSTL_I 075 VREF ndash 05 VREF + 05 50 075 VREFDIFF_HSTL_III 09 VREF ndash 05 VREF + 05 50 15 VREFDIFF_HSTL_I_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_II_18 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_HSTL_III_18 11 VREF ndash 05 VREF + 05 50 18 VREFDIFF_SSTL18_I 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL18_II 09 VREF ndash 05 VREF + 05 50 09 VREFDIFF_SSTL2_I 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL2_II 125 VREF ndash 05 VREF + 05 50 125 VREFDIFF_SSTL3_I 15 VREF ndash 05 VREF + 05 50 15 VREFDIFF_SSTL3_II 15 VREF ndash 05 VREF + 05 50 15 VREF

メ モ 1 この表で使用しているシンボルは次のとおりです

VREF 入力スイ ッチしきい値を設定する参照電圧

VICM 同相入力電圧

VM 信号遷移時の計測点の電圧

VL 入力ピンにおける Low レベル テス ト電圧

VH 入力ピンにおける High レベル テス ト電圧

RT 有効終端抵抗 (並行終端が不要な場合は 1MΩ)VT 終端電圧

2 出力ピンの負荷容量 (CL) は すべての信号規格に対して 0pF です

3 PCI 仕様によって決定されます

表 27 IO でのタ イ ミ ング計測のテス ト 方法 ( 続き )

信号規格(IOSTANDARD)

入力 出力 入力と出力

VREF (V) VL (V) VH (V) RT (Ω) VT (V) VM (V)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 43Product 製品仕様

DC 特性およびスイ ッ チ特性R

IBIS モデルを使用し たアプ リ ケーシ ョ ンでの負荷条件のシ ミ ュ レーシ ョ ン

IBIS モデルを使用してシ ミ ュレーシ ョ ンを実行する とタイ ミ ン

グ遅延を も正確に予測できます IBIS モデルでのパラ メータ

(VREF RREF および VMEAS) は 表 27 で使用されているパラ

メータ (VT RT および VM) に直接対応します IBIS モデルの

VREF (終端電圧) と表に記載されている VREF (入力スイ ッチしき

い値) は異なる こ とに注意して く ださい 4 番目のパラ メータ

CREF は常に 0 です これら 4 つのパラ メータによって 関連す

るすべての出力テス ト条件を示します IBIS モデルはザイ リ ン

クス開発ソフ ト ウェアおよび次のリ ンクから入手可能です

japanxilinxcomsupportdownloadindexhtm

アプリ ケーシ ョ ンの遅延は 負荷条件に従って次のよ うにシ ミ ュ

レーシ ョ ンします

1 出力ド ライバを図 9 に示すテス ト設定に接続し 必要な信

号規格のシ ミ ュレーシ ョ ンを実行します 表 27 に記載され

ている VT RT および VM のパラ メータ値を使用します CREF は 0 です

2 VM への時間を記録します

3 出力ド ライバを負荷のある PCB ト レースに接続し 同じ信

号規格のシ ミ ュレーシ ョ ンを実行します 適切な IBIS モデ

ル (VREF RREF CREF および VMEAS 値を含む) または

負荷を表す容量値を使用します

4 VMEAS への時間を記録します

5 手順 2 および 4 の結果を比較し 遅延の増加 (または減少) を適切な出力規格調整値 (表 26) に加算 (または減算) して

PCB ト レースのワース ト ケース遅延を算出します

同時スイ ッ チ出力ガイ ド ラ イ ン

このセクシ ョ ンでは許容可能な同時スイ ッチ出力 (SSO) の 大

数に関するガイ ド ラ インを示します このガイ ド ラインでは 各

出力信号規格で 安全なスイ ッチ ノ イズ レベルを保ちながら同

時に同方向にスイ ッチ可能なユーザー IO ピンの 大数について

説明します 前述のテス ト条件でこれらのガイ ド ラインを満たす

こ とによって FPGA の動作におけるグランドおよび電源バウン

スの影響を回避できます

グランドおよび電源バウンスは 多数の出力が同時に同方向にス

イ ッチする場合に発生します すべての出力駆動ト ランジスタに

よって 同相電圧レールに電流が流れます つま り Low から

High への遷移によ り VCCO レールに電流が流れHigh から Lowへの遷移によ り GND レールに電流が流れます これらが合計さ

れた過渡電流によってダイ パッ ド と電源またはグランド リ ター

ン間にあるインダクタンスに電圧差が生じます インダクタンス

はボンディング ワイヤパッケージ リード フレームおよびパッ

ケージ内のその他の信号配線によって変化します またPCB 上での浮遊インダクタンスおよびレシーバでの容量負荷によっても

SSO ノ イズ レベルは変動します SSO によ り発生するすべての

電圧は 内部スイ ッチ ノ イズ マージン そして信号の質に影響

を及ぼします

表 28 および表 29 に 基本的な SSO ガイ ド ラ インを示します

表 28 では デバイ ス パッ ケージの各組み合わせに対する

VCCOGND ペア数を示します このペアは特性に基づいており

物理的なペア数とは一致しない場合があ り ます 表 29 には 各

出力信号規格および駆動強度に対して 1 つの IO バンク内にある

各 VCCOGND ペアで同時に同方向にスイ ッチ可能な 大 SSO

数を示します 表 29 は パッケージの種類 スルー レート 出

力駆動電流で分類されています また SSO 数は IO バンクによ

り指定されます通常左右の IO バンク (バンク 1 および 3) は高い出力駆動電流をサポート します

1 つの IO バンク内で許容される SSO の 大数を算出するには

表 28 および表 29 から適切な値を乗算して ください SSO ガイ

ド ラインに示す値を超過する と電源またはグランド バウンスの

増加 シグナル インテグ リ テ ィの低下 またはシステム ジッ タ

の増加を引き起こす場合があ り ます

SSOMAXIO バンク = 表 28 x 表 29大 SSO の推奨数は FPGA がプリ ン ト基板にはんだ付けされ

その基板が適切に設計されている こ と を前提と しています ソ

ケッ トに装着した FPGA ではソケッ トによる リード インダク タ

ンスが問題となるため SSO 値はこのよ う な FPGA には適用さ

れません

SSO 値はVCCAUX が 33V であるこ とが前提ですVCCAUX を25V に設定した場合 SSO の特性は向上します

QF (クワ ッ ド フラ ッ ト ) パッケージ (VQTQ) のリード インダク

タンスは BGA (ボール グ リ ッ ド アレイ ) パッケージ (FG) よ り も

大きいため 許容される SSO 数は QF パッケージの方が少な く

な り ます 同時スイ ッチ出力が多数あるアプ リ ケーシ ョ ンには

BGA パッケージの使用を推奨します

スイ ッ チ特性 44 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 28 各バン クの VCCOGND ペア数

デバイス

パッ ケージの種類 ( 鉛フ リーを含む )VQ100 TQ144 FT256 FG320 FG400 FG484 FG676

XC3S50A 1 2 3 ndash ndash ndash ndashXC3S200A 1 ndash 4 4 ndash ndash ndashXC3S400A ndash ndash 4 4 5 ndash ndashXC3S700A ndash ndash 4 ndash 5 5 ndashXC3S1400A ndash ndash 4 ndash ndash 6 9

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 45Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V)

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)シングルエン ド規格

LVTTL Slow 2 20 20 60 604 10 10 41 416 10 10 29 298 6 6 22 2212 6 6 13 1316 5 5 11 1124 4 4 9 9

Fast 2 10 10 10 104 6 6 6 66 5 5 5 58 3 3 3 312 3 3 3 316 3 3 3 324 2 2 2 2

QuietIO 2 40 40 80 804 24 24 48 486 20 20 36 368 16 16 27 2712 12 12 16 1616 9 9 13 1324 9 9 12 12

LVCMOS33 Slow 2 24 24 76 764 14 14 46 466 11 11 27 278 10 10 20 2012 9 9 13 1316 8 8 10 1024 ndash 8 ndash 9

Fast 2 10 10 10 104 8 8 8 86 5 5 5 58 4 4 4 412 4 4 4 416 2 2 2 224 ndash 2 ndash 2

QuietIO 2 36 36 76 764 32 32 46 466 24 24 32 328 16 16 26 2612 16 16 18 1816 12 12 14 1424 ndash 10 ndash 10

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 46 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS25 Slow 2 16 16 76 764 10 10 46 466 8 8 33 338 7 7 24 2412 6 6 18 1816 ndash 6 ndash 1124 ndash 5 ndash 7

Fast 2 12 12 18 184 10 10 14 146 8 8 6 68 6 6 6 612 3 3 3 316 ndash 3 ndash 324 ndash 2 ndash 2

QuietIO 2 36 36 76 764 30 30 60 606 24 24 48 488 20 20 36 3612 12 12 36 3616 ndash 12 ndash 3624 ndash 8 ndash 8

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)LVCMOS18 Slow 2 13 13 64 64

4 8 8 34 346 8 8 22 228 7 7 18 1812 ndash 5 ndash 1316 ndash 5 ndash 10

Fast 2 13 13 18 184 8 8 9 96 7 7 7 78 4 4 4 412 ndash 4 ndash 416 ndash 3 ndash 3

QuietIO 2 30 30 64 644 24 24 64 646 20 20 48 488 16 16 36 3612 ndash 12 ndash 3616 ndash 12 ndash 24

LVCMOS15 Slow 2 12 12 55 554 7 7 31 316 7 7 18 188 ndash 6 ndash 1512 ndash 5 ndash 10

Fast 2 10 10 25 254 7 7 10 106 6 6 6 68 ndash 4 ndash 412 ndash 3 ndash 3

QuietIO 2 30 30 70 704 21 21 40 406 18 18 31 318 ndash 12 ndash 3112 ndash 12 ndash 20

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 47Product 製品仕様

DC 特性およびスイ ッ チ特性R

LVCMOS12 Slow 2 17 17 40 404 ndash 13 ndash 256 ndash 10 ndash 18

Fast 2 12 9 31 314 ndash 9 ndash 136 ndash 9 ndash 9

QuietIO 2 36 36 55 554 ndash 33 ndash 366 ndash 27 ndash 36

PCI33_3 9 9 16 16PCI66_3 ndash 9 ndash 13HSTL_I ndash 11 ndash 20HSTL_III ndash 7 ndash 8HSTL_I_18 13 13 17 17HSTL_II_18 ndash 5 ndash 5HSTL_III_18 8 8 10 8SSTL18_I 7 13 7 15SSTL18_II ndash 3 ndash 9SSTL2_I 10 10 18 18SSTL2_II ndash 6 ndash 9SSTL3_I 7 8 8 10SSTL3_II 5 6 6 7差動規格 (IO ペアまたはチャネルの数 )LVDS_25 8 ndash 22 ndashLVDS_33 8 ndash 27 ndashBLVDS_25 1 1 4 4MINI_LVDS_25 8 ndash 22 ndashMINI_LVDS_33 8 ndash 27 ndashLVPECL_25 Input OnlyLVPECL_33 Input OnlyRSDS_25 8 ndash 22 ndashRSDS_33 8 ndash 27 ndashTMDS_33 8 ndash 27 ndashPPDS_25 8 ndash 22 ndashPPDS_33 8 ndash 27 ndashDIFF_HSTL_I ndash 5 ndash 10DIFF_HSTL_III ndash 3 ndash 4

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)DIFF_HSTL_I_18 6 6 8 8DIFF_HSTL_II_18 ndash 2 ndash 2DIFF_HSTL_III_18 4 4 5 4DIFF_SSTL18_I 3 6 3 7DIFF_SSTL18_II ndash 1 ndash 1DIFF_SSTL2_I 5 5 9 9DIFF_SSTL2_II ndash 3 ndash 4DIFF_SSTL3_I 3 4 4 5DIFF_SSTL3_II 2 3 3 3

メモ 1 すべての IO 規格がすべての IO バンクでサポート されてい

るわけではあ り ません 左右のバンク (IO バンク 1 および 3) は上下バンク (IO バンク 0 および 2) よ り高い出力駆動電

流をサポート しています 同様に 真の差動出力規格 (LVDS RSDS PPDS miniLVDS および TMDS など) は上下バンク (IO バンク 0 および 2) のみでサポート されて

います 詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド 』 を参照してください

2 この表に示す推奨値は 適切なボード レイアウ ト を前提と

しています こ こで 各 VCCO および GND ピンの PCB トレース と ランド インダクタンスの合計は 10 nH レシーバ

の容量負荷は 15pF です テス トの制限は 各 IO 規格の VILVIH 電圧の制限です

3 1 つのバンクにある IO に複数の信号規格を割り当てる場

合 WASSO (Weighted Average SSO) の算出については XAPP689 『大規模 FPGA のグランド バウンスの管理』 を参照してください

表 29 VCCO-GND ペアご との同時スイ ッ チ出力の推奨数 (VCCAUX=33V) ( 続き )

信号規格(IOSTANDARD)

パッ ケージの種類

VQ100TQ144

FT256FG320FG400FG484FG676

上下 ( バンク 0

2)

左右( バンク 1

3)

上下 ( バンク 0

2)

左右( バンク 1

3)

スイ ッ チ特性 48 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギャ ブル ロジ ッ ク ブロ ッ ク (CLB) のタ イ ミ ング

表 30 CLB (SLICEM) のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TCKO FFX (FFY) フ リ ップフロ ップから読み出す場合

CLK 入力のアクティブ エッジから XQ (YQ) 出力に

データが出力されるまでの時間

ndash 060 ndash 068 ns

セ ッ ト ア ッ プ タ イム

TAS CLB の CLK 入力のアクティブ エッジまでに F または G 入力でデータが安定していなければならない

時間

018 ndash 036 ndash ns

TDICK CLB の CLK 入力のアクティブ エッジまでに BX または BY でデータが安定していなければならない

時間

158 ndash 188 ndash ns

ホールド タ イム

TAH CLK 入力のアクティブ エッジから F または G 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

TCKDI CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TCH CLB の CLK 信号の High パルス幅 063 ndash 075 ndash nsTCL CLK 信号の Low パルス幅 063 ndash 075 ndash nsFTOG ト グル周波数 (エクスポート制御用) 0 770 0 667 MHz伝搬時間

TILO データが CLB の F (G) 入力から X (Y) 出力に到達す

るまでの時間ndash 062 ndash 071 ns

セ ッ ト リ セ ッ ト パルス幅

TRPW_CLB CLB の SR 入力の High または Low パルスの 小幅 133 ndash 161 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 49Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 31 CLB 分散 RAM のスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TSHCKO CLK 入力のアクティブ エッジから分散 RAM にデータが出力

されるまでの時間ndash 169 ndash 201 ns

セ ッ ト ア ッ プ タ イム

TDS 分散 RAM の CLK 入力のアクティブ エッジまでに BX また

は BY 入力でデータが安定していなければならない時間ndash007 ndash ndash002 ndash ns

TAS 分散 RAM の CLK 入力のアクティブ エッジまでに FG アド

レス入力が安定していなければならない時間018 ndash 036 ndash ns

TWS 分散 RAM の CLK 入力のアクティブ エッジまでに ラ イ ト イネーブル入力が安定していなければならない時間

030 ndash 059 ndash ns

ホールド タ イム

TDH 分散 RAM の CLK 入力のアクティブ エッジから BX または BY データ入力でデータを保持しておかなければならない時間

013 ndash 013 ndash ns

TAH TWH 分散 RAM の CLK 入力のアクティブ エッジから FG アドレ

ス入力またはライ ト イネーブル入力でデータを保持しておかな

ければならない時間

001 ndash 001 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 088 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

表 32 CLB シフ ト レジス タのスイ ッ チ特性

シンボル 説明

-5 -4単位最小 最大 最小 最大

Clock-to-Output タ イム

TREG CLK 入力のアクティブ エッジからシフ ト レジスタ出力にデー

タが出力されるまでの時間ndash 411 ndash 482 ns

セ ッ ト ア ッ プ タ イム

TSRLDS シフ ト レジスタの CLK 入力のアクティブ エッジまでに BX または BY 入力でデータが安定していなければならない時間

013 ndash 018 ndash ns

ホールド タ イム

TSRLDH シフ ト レジスタの CLK 入力のアクティブ エッジから BX または BY 入力でデータを保持しておかなければならない時間

016 ndash 016 ndash ns

ク ロ ッ ク パルス幅

TWPH TWPL CLK 入力における High または Low パルスの 小幅 090 ndash 101 ndash ns

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 50 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ク ロ ッ ク バッ フ ァ マルチプレ クサのスイ ッ チ特性

表 33 ク ロ ッ ク分配のスイ ッ チ特性

説明 シンボル 最小

最大

単位

スピー ド グレー ド

-5 -4グローバル ク ロ ッ ク バッファ (BUFGBUFGMUXBUFGCE) の I 入力から O 出力までの遅延

TGIO ndash 022 023 ns

グローバル ク ロ ッ ク マルチプレクサ (BUFGMUX) のセレク ト 入力 (S) の I0 および I1 入力に対するセッ ト アップ タイム (BUFGCE の CE イネーブル入力と同様)

TGSI ndash 056 063 ns

グローバル バッファに分配された信号の 大周波数 FBUFG 0 350(2) 334 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 一部のデバイス パッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細は ザイ リ ンクスまでお問い合わせ

ください

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 51Product 製品仕様

DC 特性およびスイ ッ チ特性R

18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

表 34 18 X 18 エンベデ ッ ド乗算器のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

組み合わせ遅延

TMULT 18 ビッ ト入力および 36 ビッ トの製品 (AREG BREG および PREG レジスタ未使用) の場合の A および B 入力から P 出力まで

の組み合わせ乗算伝搬遅延

ndash 436 ndash 488 ns

Clock-to-Output タ イム

TMSCKP_P PREG レジスタ (2 3) を使用する場合 CLK 入力のアクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 084 ndash 130 ns

TMSCKP_ATMSCKP_B

AREG または BREG レジスタ (2 4) を使用する場合 CLK 入力の

アクティブ エッジから P 出力に有効なデータが出力されるまでの Clock-to-Output 遅延

ndash 444 ndash 497 ns

セ ッ ト ア ッ プ タ イム

TMSDCK_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタ

は未使用)(3) CLK のアクティブ エッジから A または B 入力で

データが安定していなければならない時間

356 ndash 398 ndash ns

TMSDCK_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータが安定していなければならない時間000 ndash 000 ndash ns

TMSDCK_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータが安定していなければならない時間

000 ndash 000 ndash ns

ホールド タ イム

TMSCKD_P PREG 出力レジスタのみを使用する場合 (AREG BREG レジスタは未使用 )(3) CLK のアクティブ エッジから A または B 入力でデータを保持しておかなければならない時間

000 ndash 000 ndash ns

TMSCKD_A AREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッ

ジから A 入力でデータを保持しておかなければならない時間035 ndash 045 ndash ns

TMSCKD_B BREG 入力レジスタ (4) を使用する場合 CLK のアクティブ エッジから B 入力でデータを保持しておかなければならない時間

035 ndash 045 ndash ns

ク ロ ッ ク周波数

FMULT AREG および BREG 入力レジスタ と PREG 出力レジスタ (1) を使

用する 2 ステージ 18 X 18 乗算器の内部動作周波数0 280 0 250 MHz

メ モ 1 18 ビッ ト未満の入力データを乗算する場合 組み合わせ遅延は減少し パイプラインのパフォーマンスは向上します

2 PREG レジスタは 通常シングル ステージおよび 2 ステージのパイプライン乗算インプリ メンテーシ ョ ンの両方で使用されます

3 PREG レジスタは 通常シングル ステージ乗算器を推論する際に使用されます

4 入力レジスタ AREG および BREG は 通常 2 ステージ乗算器を推論する際に使用されます

5 この表に記載されている値は 表 8 に示す条件に基づいています

スイ ッ チ特性 52 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

ブロ ッ ク RAM のタ イ ミ ング

表 35 ブロ ッ ク RAM のタ イ ミ ング

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

Clock-to-Output タ イム

TRCKO ブロ ッ ク RAM から読み出す場合CLK 入力のアクティブ エッジから DOUT 出力にデータが出力されるまでの時間

ndash 206 ndash 249 ns

セ ッ ト ア ッ プ タ イム

TRCCK_ADDR ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

ADDR 入力でデータが安定していなければならない時間032 ndash 036 ndash ns

TRDCK_DIB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

DIN 入力でデータが安定していなければならない時間028 ndash 031 ndash ns

TRCCK_ENB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

EN 入力でデータが安定していなければならない時間069 ndash 077 ndash ns

TRCCK_WEB ブロ ッ ク RAM の CLK 入力のアクティブ エッジまでに

WE 入力でデータが安定していなければならない時間112 ndash 126 ndash ns

ホールド タ イム

TRCKC_ADDR CLK 入力のアクティブ エッジから ADDR 入力でデータ

を保持しておかなければならない時間0 ndash 0 ndash ns

TRCKD_DIB CLK 入力のアクティブ エッジから DIN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_ENB CLK 入力のアクティブ エッジから EN 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

TRCKC_WEB CLK 入力のアクティブ エッジから WE 入力でデータを

保持しておかなければならない時間0 ndash 0 ndash ns

ク ロ ッ ク タ イ ミ ング

TBPWH CLK 信号の High パルス幅 156 ndash 179 ndash nsTBPWL CLK 信号の Low パルス幅 156 ndash 179 ndash nsク ロ ッ ク周波数

FBRAM ブロ ッ ク RAM ク ロ ッ ク周波数 0 320 0 280 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 53Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル ク ロ ッ ク マネージャ (DCM) のタ イ ミ ング

DCM は遅延ロ ッ ク ループ (DLL)デジタル周波数合成 (DFS)位相シフ ト (PS) の 3 つのコンポーネン トで構成されています

すべての DCM アプリ ケーシ ョ ンで DLL 機能が使用されます

これらのアプ リ ケーシ ョ ンでは CLKIN および CLK0 または

CLK2X に接続した CLKFB フ ィードバッ ク入力を使用します

DLL 仕様の表 (表 36 および表 37) に記載されている値はDLLコンポーネン トのみを使用する任意のアプリ ケーシ ョ ンに適用さ

れます DLL と共に DFS または PS コンポーネン ト を使用する

場合はDFS および PS の表 (表 38 ~ 表 41) を使用します表 36および表 37 には DFS または PS 機能を使用した場合でも変更

のない DLL 仕様を示します

周期ジッタおよびサイクル間ジッタはク ロ ッ ク ジッタの特性を

評価する方法の 1 つです これらの仕様は 平均値からの統計的

な偏差を示します

周期ジッタは 多数のサンプルにおける理想的なクロ ッ ク周期か

らのワース ト ケース偏差です 周期ジッ タのヒ ス ト グラムでは

平均値がクロ ッ ク周期とな り ます

サイ クル間ジッ タは 連続する ク ロ ッ ク サイ クル間における ク

ロ ッ ク周期のワース ト ケース差異ですサイクル間ジッタのヒ ス

ト グラムでは 平均値は 0 とな り ます

遅延ロ ッ ク ループ (DLL)

表 36 DLL の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

入力周波数範囲

FCLKIN CLKIN_FREQ_DLL CLKIN ク ロ ッ ク入力の周波数 5(2) 280(3) 5(2) 250(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN 周期に対する

パルス幅

FCLKIN lt 150MHz 40 60 40 60 -

FCLKIN gt 150MHz 45 55 45 55 -

入力ク ロ ッ ク ジ ッ タ耐性および遅延パス偏差(4)

CLKIN_CYC_JITT_DLL_LF CLKIN 入力でのサイ クル

間ジッタ

FCLKIN lt 150MHz - plusmn300 - plusmn300 ps

CLKIN_CYC_JITT_DLL_HF FCLKIN gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_DLL CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力までの オフチップ フ ィードバッ ク遅延に許容される偏差

- plusmn1 - plusmn1 ns

メ モ 1 DLL 仕様は DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 または CLKDV) を使用する場合に適用されます

2 DFS を DLL から独立させて使用する場合 FCLKIN をよ り低い周波数に設定できます 表 38 を参照してください

3 有効な FCLKIN の制限値を 2 倍にするためには CLKIN_DIVIDE_BY_2 属性を TRUE に設定して ください この属性によ り ク ロ ッ ク周期

が DCM に入力される と きに 2 で分周されます CLKIN 入力に供給されたクロ ッ ク周波数が CLK2X 出力で再生されます

4 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

5 DCM 仕様は 隣接する両方の DCM が固定されている場合に適用されます

スイ ッ チ特性 54 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 37 DLL のスイ ッ チ特性

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 すべて 5 280 5 250 MHzCLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 MHzCLKOUT_FREQ_2X CLK2X および CLK2X180 出力の周波数 10 334(6) 10 334 MHzCLKOUT_FREQ_DV CLKDV 出力の周波数 03125 186 03125 166 MHz

出力ク ロッ ク ジッ タ (2 3 4)

CLKOUT_PER_JITT_0 CLK0 出力での周期ジッ タ すべて - plusmn100 - plusmn100 psCLKOUT_PER_JITT_90 CLK90 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_180 CLK180 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_270 CLK270 出力での周期ジッ タ - plusmn150 - plusmn150 psCLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力での周期ジッ タ - plusmn[CLKIN

周期の 05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

CLKOUT_PER_JITT_DV1 分周値が整数である場合の CLKDV 出力での周

期ジッ タ

- plusmn150 - plusmn150 ps

CLKOUT_PER_JITT_DV2 分周値が整数ではない場合の CLKDV 出力での

周期ジッ タ

- plusmn[CLKIN 周期の05

+ 150]

- plusmn[CLKIN 周期の 05

+ 150]

ps

デュ ーティ サイ ク ル(4)

CLKOUT_DUTY_CYCLE_DLL CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV 出力のデュー

ティ サイクル偏差 (BUFGMUX およびク ロッ ク ツリ ー デューティ サイクルのずれを含む)

すべて - plusmn[CLKIN 周期の 1

+ 350]

- plusmn[CLKIN 周期の 1

+ 350]

ps

位相調整(4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の位相オフセッ ト すべて - plusmn150 - plusmn150 psCLKOUT_PHASE_DLL DLL 出力間の位相オフ

セッ ト

CLK0 から CLK2X (CLK2X180 では

ない )

- plusmn[CLKIN 周期の 1

+ 100]

- plusmn[CLKIN 周期の 1

+ 100]

ps

その他 - plusmn[CLKIN 周期の 1

+ 150]

- plusmn[CLKIN 周期の 1

+ 150]

ps

ロッ ク 時間

LOCK_DLL(3) DLL を単独で使用する

場合 DCM リ セッ ト

入力のディ アサート か

ら LOCKED 出力がア

サート されるまでの時

間 DCM がロッ ク さ

れると CLKIN および CLKFB 信号は同位相

になり ます

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz - 600 - 600 micros

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 55Product 製品仕様

DC 特性およびスイ ッ チ特性R

遅延ラ イ ン

DCM_DELAY_STEP(5)小遅延解像度 全ステッ プの平均 すべて 15 35 15 35 ps

メ モ 1 この表に記載されている値は 表 8 および表 36 に示す条件に基づいています

2 DCM によって CLKIN 入力のジッ タに追加される出力ジッ タの 大値を示します

3 ジッ タ耐性を 適にし ロッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用してく ださい

4 ジッ タおよびデューティ サイクル仕様には 入力ク ロッ ク周期の 1 または 001UI が含まれるものがあり ます 例 データシート には 大ジッ タ

は plusmn[CLKIN 周期の 1 + 150] と 記載されています CLKIN の周波数を 100MHz と すると CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つまり 大ジッ タは plusmn[100ps + 150ps] = plusmn250ps と なり ます

5 標準的な遅延ステップ サイズは 23ps です

6 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 37 DLL のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイ ス

スピード グレード

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 56 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

デジ タル周波数合成 (DFS)

表 38 DFS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

入力周波数範囲(2)

FCLKIN CLKIN_FREQ_FX CLKIN 入力の周波数 0200 333(4) 0200 333 MHz入力ク ロ ッ ク ジ ッ タ耐性(3)

CLKIN_CYC_JITT_FX_LF CLKFX 出力周波数に基づく CLKIN 入力でのサイクル間

ジッ タ

FCLKFX lt 150MHz - plusmn300 - plusmn300 psCLKIN_CYC_JITT_FX_HF FCLKFX gt 150MHz - plusmn150 - plusmn150 ps

CLKIN_PER_JITT_FX CLKIN 入力での周期ジッタ - plusmn1 - plusmn1 ns

メ モ 1 DFS 仕様は DFS 出力 (CLKFX または CLKFX180) を使用する場合に適用されます

2 1 つの DCM で DFS および DLL 出力が同時に使用される場合 表 36 に示す CLKIN_FREQ_DLL 仕様に従ってください

3 CLKIN 入力ジッタが制限値を超える と DCM のロ ッ クが解除される場合があ り ます

4 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

出力周波数範囲

CLKOUT_FREQ_FX(2) CLKFX および CLKFX180 出力の

周波数

すべて 5 350(7) 5 320 MHz

出力ク ロ ッ ク ジ ッ タ (3 4)

CLKOUT_PER_JITT_FX CLKFX および CLKFX180 出力での周期

ジッタ

すべて 標準 大 標準 大

CLKIN le 20MHz

Spartan-3A ジッタ カ リ キュレータjapanxilinxcomsupportdocumentationdata_she

etss3a_jitter_calczip を使用してください

ps

CLKIN gt 20MHz

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

plusmn[CLKFX 周期の 1

+ 100]

plusmn[CLKFX 周期の 1

+ 200]

ps

デューテ ィ サイ クル(5 6)

CLKOUT_DUTY_CYCLE_FX CLKFX および CLKFX180 出力の

デューティ サイ クル精度 (BUFGMUX およびクロ ッ ク ツ リー デューティ サイ

クルのずれを含む)

すべて - plusmn[CLKFX 周期の 1

+ 350]

- plusmn[CLKFX 周期の 1

+ 350]

ps

位相調整(6)

CLKOUT_PHASE_FX DFS の CLKFX 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn200 - plusmn200 ps

CLKOUT_PHASE_FX180 DFS の CLKFX180 出力と DLL の CLK0 出力間の位相オフセッ ト (DFS と DLL が両方と も使用されている場合)

すべて - plusmn[CLKFX 周期の 1

+ 200]

- plusmn[CLKFX 周期の 1

+ 200]

ps

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 57Product 製品仕様

DC 特性およびスイ ッ チ特性R

ロ ッ ク時間

LOCK_FX(2 3) DCM リ セッ ト入力の

ディアサートから LOCKED 出力がアサー

ト されるまでの時間

CLKFX および CLKFX180 信号が有効な

場合 DFS によって LOCKED がアサート さ

れます DLL および DFS の両方を使用する場

合は ロ ッ ク時間を長く

して ください

5MHz lt FCLKIN lt 15MHz

すべて - 5 - 5 ms

FCLKIN gt 15MHz

- 450 - 450 micros

メ モ 1 この表に記載されている値は 表 8 および表 38 に示す条件に基づいています

2 DFS の性能には追加ロジッ クが必要であ り ISE91i 以降のソフ ト ウェア バージ ョ ンでは自動的に追加されます

3 ジッ タ耐性を 適にし ロ ッ ク されるまでの時間を短縮するには CLKIN_PERIOD 属性を使用して ください

4 XC3S1400A FPGA での 大出力ジッタは適切なノ イズ環境の範囲内 (40 SSO および 25 CLB スイ ッチング) に特徴付けられています出力

ジッ タは SSO 数 出力駆動力 CLB 使用率 CLB スイ ッチ切り替え スイ ッチ周波数 電源 PCB デザインを含む環境に大き く影響されま

す 実際の 大出力ジッタはシステム アプリ ケーシ ョ ンによって異なり ます

5 CLKFX および CLKFX180 出力のデューティ サイクルは常に約 50 とな り ます

6 デューティ サイクルおよびアライ メン ト仕様には CLKFX 出力周期の何割かが含まれるものがあ り ます 例 データシートには 大ジッ タは plusmn[CLKFX 周期の 1 +200] と記載されています CLKFX の周波数を 100MHz とする と CLKIN の周期は10ns で 10ns の 1 は 01ns また

は 100ps です つま り 大ジッ タは plusmn[100ps +200ps] = plusmn300ps とな り ます

7 一部のデバイスパッケージの組み合わせに対して SCD 4103 を使用した場合は 375MHz になり ます 詳細情報は ザイ リ ンクスまでお問い合わ

せください

表 39 DFS のスイ ッ チ特性 ( 続き )

シンボル 説明 デバイス

スピー ド グレー ド

単位

-5 -4

最小 最大 最小 最大

スイ ッ チ特性 58 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

位相シフ ト (PS)

表 40 可変位相モー ド での PS の推奨動作条件

シンボル 説明

スピー ド グレー ド

単位

-5 -4最小 最大 最小 最大

動作周波数範囲

PSCLK_FREQ (FPSCLK)

PSCLK 入力の周波数 1 167 1 167 MHz

入力パルス要件

PSCLK_PULSE PSCLK 周期に対するパルス幅 () 40 60 40 60 -

表 41 可変位相モー ド での PS スイ ッ チ特性

シンボル 説明 位相シフ ト の値 単位

位相シフ ト 範囲

MAX_STEPS(2) CLKIN ク ロ ッ ク周期の DCM_DELAY_STEP ステップの

大許容数 こ こでは T = CLKIN ク ロ ッ ク周期 (ns) です

CLKIN_DIVIDE_BY_2 = TRUE を使用する場合は 有効クロ ッ ク周期

を 2 倍にして ください

CLKIN lt 60MHz

plusmn[INTEGER(10 bull (TCLKIN ndash 3 ns))] ステップ

CLKIN ge 60MHz

plusmn[INTEGER(15 bull (TCLKIN ndash 3 ns))]

FINE_SHIFT_RANGE_MIN 可変位相シフ トの 小遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MIN]

ns

FINE_SHIFT_RANGE_MAX 可変位相シフ トの 大遅延 plusmn[MAX_STEPS bull DCM_DELAY_STEP_MAX]

ns

メ モ 1 この表に記載されている値は 表 8 および表 40 に示す条件に基づいています

2 大可変位相シフ ト範囲 MAX_STEPS は 初期位相シフ トがない場合 (PHASE_SHIFT 属性が 0) のみ有効です

3 DCM_DELAY_STEP 値は 表 37 の 後の行に示します

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 59Product 製品仕様

DC 特性およびスイ ッ チ特性R

その他の DCM タ イ ミ ング

DNA ポー ト のタ イ ミ ング

表 42 その他の DCM タ イ ミ ング

シンボル 説明 最小 最大 単位

DCM_RST_PW_MIN RST の 小パルス幅 3 - CLKIN サイクル

DCM_RST_PW_MAX(2) RST の 大パルス幅 なし なし 秒

なし なし 秒

DCM_CONFIG_LAG_TIME(3) VCCINT が投入されてから FPGA のコンフ ィギュレーシ ョ

ンが完了し (DONE ピンが High)DCM DLL にクロ ッ クを

入力するまでの 長時間

なし なし 分

なし なし 分

メ モ 1 これらの制限は DCM DLL 出力 (CLK0 CLK90 CLK180 CLK270 CLK2X CLK2X180 および CLKDV) を使用する場合のみ適用され

ます DCM DFS 出力 (CLKFX CLKFX180) には影響あ り ません

2 この仕様は Virtextrade-4 DCM_RESET 仕様と同等です Spartan-3A FPGA には適用されません

3 この仕様は Virtex-4 TCONFIG 仕様と同等です Spartan-3A FPGA には適用されません

表 43 DNA_PORT イ ン ターフ ェ イス タ イ ミ ング

シンボル 説明 最小 最大 単位

TDNASSU CLK 立ち上がりエッジ前の SHIFT のセッ ト アップ タイム 10 ndash ns

TDNASH CLK 立ち上がりエッジ後の SHIFT のホールド タイム 05 ndash ns

TDNADSU CLK 立ち上がりエッジ前の DIN のセッ ト アップ タイム 10 ndash ns

TDNADH CLK 立ち上がりエッジ後の DIN のホールド タイム 05 ndash ns

TDNARSU CLK 立ち上がりエッジ前の READ のセッ ト アップ タイム 50 10000 ns

TDNARH CLK 立ち上がりエッジ後の READ のホールド タイム 0 ndash ns

TDNADCKO CLK 立ち上がりエッジ後の DOUT の Clock-to-Output 遅延 05 15 ns

TDNACLKF CLK 周波数 0 100 MHz

TDNACLKL CLK High 時間 10 bull ns

TDNACLKH CLK Low 時間 10 bull ns

メ モ 1 小 READ パルス幅は 5ns であ り 大 READ パルス幅は 10μs です

2 この表に記載されている値は 表 8 に示す動作条件に基づいています

スイ ッ チ特性 60 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

サスペン ド モー ドのタ イ ミ ング

図 10 サスペン ド モー ドのタ イ ミ ングDS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

DS610-3_08_061207

Blocked

tSUSPEND_DISABLE

tSUSPEND_GWE

tSUSPENDHIGH_AWAKE

tAWAKE_GWE

tAWAKE_GTStSUSPEND_GTS

SUSPEND Input

AWAKE Output

Flip-Flops Block RAMDistributed RAM

FPGA Outputs

FPGA InputsInterconnect

Write Protected

Defined by SUSPEND constraint

Entering Suspend Mode Exiting Suspend Mode

sw_gts_cycle

sw_gwe_cycle

tSUSPEND_ENABLE

tSUSPENDLOW_AWAKE

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ

シンボル 説明 最小 標準 最大 単位

サスペン ド モー ドの入力

TSUSPENDHIGH_AWAKE SUSPEND ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジ (グ リ ッチ フ ィルタなし ) (suspend_filterNo)

ndash 7 ndash ns

TSUSPENDFILTER SUSPEND ピンの立ち上がりエッジのパラ メータ調整 (グ リ ッチ フ ィルタ使用時) (suspend_filterYes)

+160 +300 +600 ns

TSUSPEND_GWE FPGA 出力ピンが定義された SUSPEND 制約動作を開始するまでの SUSPEND ピンの立ち上がりエッジ

ndash 10 ndash ns

TSUSPEND_GTS すべての書き込み可能でクロ ッ クが供給されたエレ メン ト をライ ト プロテク ト ロ ッ クする SUSPEND ピンの立ち上がりエッジ

ndash lt5 ndash ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA の入力ピン (インターコネク トは使用しない)

ndash 340 ndash ns

既存のサスペン ド モー ド

TSUSPENDLOW_AWAKE SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ (DCM ロ ッ ク時間は含まない)

ndash 4 ~ 108

ndash ms

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA の入力ピン (インターコネク ト を再度イネーブル)

ndash 37 ~109

ndash ms

TAWAKE_GWE1 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ( sw_clkInternalClock および sw_gwe_cycle1 を使用)

ndash 67 ndash ns

TAWAKE_GWE512 すべての書き込み可能でクロ ッ クが提供されたエレ メン トのライ ト プロテク ト ロ ッ クが解除されるまでの AWAKE ピンの立ち上がりエッジ ( sw_clkInternalClock および sw_gwe_cycle512 を使用)

ndash 14 ndash ms

TAWAKE_GTS1 FPGA アプリケーシ ョ ンに記述された動作に出力が戻るまでの AWAKE ピンの立ち上がりエッジ (sw_clkInternalClock および sw_gts_cycle1 を使用)

ndash 57 ndash ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 61Product 製品仕様

DC 特性およびスイ ッ チ特性R

TAWAKE_GTS512 SUSPEND ピンの立下りエッジから AWAKE ピンの立ち上がりエッジ(sw_clkInternalClock および sw_gts_cycle512 を使用)

ndash 14 ndash micros

メ モ 1 これらのパラ メータは 特性評価に基づいています2 Spartan-3A のサスペンド 機能の詳細は XAPP480 『 Spartan-3 Generation FPGA でのサスペンド モード の使用』 を参照してく

ださい

表 44 サスペン ド モー ドのタ イ ミ ング パラ メ ータ ( 続き )

シンボル 説明 最小 標準 最大 単位

スイ ッ チ特性 62 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ンおよび JTAG のタ イ ミ ング

一般的なコ ン フ ィ ギュ レーシ ョ ン電源投入 リ コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 11 電源投入時およびコ ン フ ィ ギュ レーシ ョ ン開始時の波形

表 45 電源投入のタ イ ミ ングと コ ン フ ィ ギュ レーシ ョ ンの開始

シンボル 説明 デバイス

すべてのスピー ド グレー ド

単位最小 最大

TPOR(2) VCCINT VCCAUX および VCCO バンク 2 のうち 後

の電源電圧が立ち上がってから INIT_B ピンが立ち上がる

までの時間

すべて - 18 ms

TPROG PROG_B ピンの Low パルス幅 すべて 05 - microsTPL

(2) PROG_B ピンの立ち上がりエッジから INIT_B ピンが立

ち上がるまでの時間

XC3S50A - 05 msXC3S200A - 05 msXC3S400A - 1 msXC3S700A - 2 msXC3S1400A - 2 ms

TINIT INIT_B 出力の 小 Low パルス幅 すべて 250 - nsTICCK

(3) INIT_B ピンの立ち上がりエッジから CCLK 出力ピンに

コンフ ィギュレーシ ョ ン ク ロ ッ ク信号が出力されるまで

の時間

すべて 05 4 micros

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています VCCINT VCCO VCCAUX ラインすべてに電源を投入する必要があ り ます

2 パワーオン リセッ トおよびコンフ ィギュレーシ ョ ン メモ リの初期化はこの間に行われます

3 この仕様は マスタ シ リ アル SPI および BPI モードにのみ適用されます

4 コンフ ィギュレーシ ョ ンの詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください

VCCINT(Supply)

(Supply)

(Supply)

VCCAUX

VCCO Bank 2

PROG_B

(Output)

(Open-Drain)

(Input)

INIT_B

CCLK

DS529-3_01_052708

12V

25V

TICCK

TPROGTPL

TPOR

10V

20V

20V33Vor

25V

33Vor

メ モ 1 VCCINT VCCAUX および VCCO 電源の投入に指定された順序はあ り ません

2 電源投入後に PROG_B ピンを Low に保持しておく こ とはオプシ ョ ンですが 電源サイ クルなしにリ コンフ ィギュレーシ ョ ンを実

行する場合は PROG_B ピンを Low に保持しておく必要があ り ます

3 モード ピン (M0 ~ M2) の電圧レベルは INIT_B の立ち上がりエッジでサンプリ ングされます

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 63Product 製品仕様

DC 特性およびスイ ッ チ特性R

コ ン フ ィ ギュ レーシ ョ ン ク ロ ッ ク (CCLK) の特性

表 46 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周期

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

TCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周期

1( 電源投入値 )

コマーシャル 12542500

nsインダス ト リ アル 1180 ns

TCCLK3 3 コマーシャル 413833

nsインダス ト リ アル 390 ns

TCCLK6 6 コマーシャル 207417

nsインダス ト リ アル 195 ns

TCCLK7 7 コマーシャル 178357

nsインダス ト リ アル 168 ns

TCCLK8 8 コマーシャル 156313

nsインダス ト リ アル 147 ns

TCCLK10 10 コマーシャル 123250

nsインダス ト リ アル 116 ns

TCCLK12 12 コマーシャル 103208

nsインダス ト リ アル 97 ns

TCCLK13 13 コマーシャル 93192

nsインダス ト リ アル 88 ns

TCCLK17 17 コマーシャル 72147

nsインダス ト リ アル 68 ns

TCCLK22 22 コマーシャル 54114

nsインダス ト リ アル 51 ns

TCCLK25 25 コマーシャル 47100

nsインダス ト リ アル 45 ns

TCCLK27 27 コマーシャル 4493

nsインダス ト リ アル 42 ns

TCCLK33 33 コマーシャル 3676

nsインダス ト リ アル 34 ns

TCCLK44 44 コマーシャル 2657

nsインダス ト リ アル 25 ns

TCCLK50 50 コマーシャル 2250

nsインダス ト リ アル 21 ns

TCCLK100 100 コマーシャル 11225

nsインダス ト リ アル 106 ns

メ モ 1 コンフ ィギュレーシ ョ ン ビッ ト ス ト リームを生成する場合は ConfigRate オプシ ョ ンを設定してください

スイ ッ チ特性 64 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 47 ConfigRate オプシ ョ ンの設定によるマス タ モー ドの CCLK 出力周波数

シンボル 説明 ConfigRate の設定 温度範囲 最小 最大 単位

FCCLK1ConfigRate の設定による CCLK ク ロ ッ ク周波数

1( 電源投入値 )

コマーシャル0400

0797 MHzインダス ト リ アル 0847 MHz

FCCLK3 3コマーシャル

120242 MHz

インダス ト リ アル 257 MHz

FCCLK6 6コマーシャル

240483 MHz

インダス ト リ アル 513 MHz

FCCLK7 7コマーシャル

280561 MHz

インダス ト リ アル 596 MHz

FCCLK8 8コマーシャル

320641 MHz

インダス ト リ アル 681 MHz

FCCLK10 10コマーシャル

400812 MHz

インダス ト リ アル 863 MHz

FCCLK12 12コマーシャル

480970 MHz

インダス ト リ アル 1031 MHz

FCCLK13 13コマーシャル

5201069 MHz

インダス ト リ アル 1137 MHz

FCCLK17 17コマーシャル

6801374 MHz

インダス ト リ アル 1461 MHz

FCCLK22 22コマーシャル

8801844 MHz

インダス ト リ アル 1961 MHz

FCCLK25 25コマーシャル

10002090 MHz

インダス ト リ アル 2223 MHz

FCCLK27 27コマーシャル

10802239 MHz

インダス ト リ アル 2381 MHz

FCCLK33 33コマーシャル

13202748 MHz

インダス ト リ アル 2923 MHz

FCCLK44 44コマーシャル

17603760 MHz

インダス ト リ アル 4000 MHz

FCCLK50 50コマーシャル

20004480 MHz

インダス ト リ アル 4766 MHz

FCCLK100 100コマーシャル

40008868 MHz

インダス ト リ アル 9434 MHz

表 48 マス タ モー ド CCLK 出力の最小 Low 時間および最小 High 時間

シンボル 説明

ConfigRate の設定 単

位1 3 6 7 8 10 12 13 17 22 25 27 33 44 50 100

TMCCLTMCCH

マスタ モード

CCLK の小 Low

時間および 小

High 時間

コマーシャル

595 196 983 845 741 584 489 441 342 256 223 209 171 123 104 53 ns

インダス ト リアル

560 185 926 798 698 550 460 418 323 242 214 200 162 119 100 50 ns

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 65Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 49 スレーブ モー ド CCLK 入力の Low 時間および High 時間

シンボル 説明 最小 最大 単位

TSCCLTSCCH

CCLK の Low 時間および High 時間 5 infin ns

スイ ッ チ特性 66 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

マス タ シ リ アルおよびスレーブ シ リ アル モー ド のタ イ ミ ング

図 12 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ンの波形

表 50 マス タおよびスレーブ シ リ アル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

スレーブマス タ

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TCCO CCLK ピンの立ち下がりエッジから DOUT ピンにデータが出力される

までの時間

スレーブ マスタ

15 10 ns

セ ッ ト ア ッ プ タ イム

TDCC CCKL ピンの立ち上がりエッジまでに DIN ピンでデータが安定してい

なければならない時間

スレーブ マスタ

7ndash

ns

ホールド タ イム

TCCD CCLK ピンの立ち上がりエッジから DIN ピンでデータを保持しておか

なければならない時間

マスタ 0ndash

ns

スレーブ 10

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

TCCL CCLK 入力ピンでの Low パルス幅 マスタ 表 48 参照

スレーブ 表 49 参照

FCCSER CCLK 入力ピンでのクロ ッ ク信号の

周波数

ビッ ト ス ト リームの圧縮を使用

しない場合

スレーブ 0 100 MHz

ビッ ト ス ト リームの圧縮を使用

する場合

0 100 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 複数の FPGA によるデイジー チェーンのシ リ アル コンフ ィギュレーシ ョ ンの場合 大制限値は 25MHz です

DS312-3_05_103105

Bit 0 Bit 1 Bit n Bit n+1

Bit n-64 Bit n-63

1FCCSER

TSCCL

TDCC TCCD

TSCCH

TCCO

PROG_B(Input)

DIN(Input)

DOUT(Output)

(Open-Drain)INIT_B

(InputOutput)CCLK

TMCCLTMCCH

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 67Product 製品仕様

DC 特性およびスイ ッ チ特性R

スレーブ パラ レル モー ドのタ イ ミ ング

図 13 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ンの波形

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

セ ッ ト ア ッ プ タ イム

TSMDCC(2) CCKL ピンの立ち上がりエッジまでに D0 ~ D7 ピンでデータが安定していなけ

ればならない時間

7 - ns

TSMCSCC CCKL ピンの立ち上がりエッジまでに CSI_B ピンでロジッ ク レベルが安定していなければならない時間

7 - ns

TSMCCW CCKL ピンの立ち上がりエッジまでに RDWR_B ピンでロジッ ク レベルが安定していなければならない時間

15 - ns

ホール ド タ イム

TSMCCD CCLK ピンの立ち上がりエッジから D0 ~ D7 ピンでデータを保持しておかなければならない時間

10 - ns

TSMCCCS CCLK ピンの立ち上がりエッジから CSO_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

TSMWCC CCLK ピンの立ち上がりエッジから RDWR_B ピンでロジッ ク レベルを保持しておかなければならない時間

0 - ns

ク ロ ッ ク タ イ ミ ング

TCCH CCLK 入力ピンでの High パルス幅 5 - nsTCCL CCLK 入力ピンでの Low パルス幅 5 - ns

DS529-3_02_051607

Byte 0 Byte 1 Byte n Byte n+1

TSMWCC

1FCCPAR

TSMCCCS

TSCCH

TSMCCW

TSMCCD

TSMCSCC

TSMDCC

PROG_B(Input)

(Open-Drain)INIT_B

(Input)CSI_B

RDWR_B(Input)

(Input)CCLK

(Inputs)D0 - D7

TMCCHTSCCL

TMCCL

メ モ 1 CCLK サイクルで CSI_B を Low に保持しその後のサイ クルで RDWR_B を Low または High に切り替える と コンフ ィギュレーシ ョ ンを停

止できます RDWR_B ピンは D0 ~ D7 バスのド ライバ インピーダンスを非同期に制御します RDWR_B が High の場合 D0 ~ D7 バスで

の競合を回避してください

2 コンフ ィギュレーシ ョ ンを停止する場合は CSI_B 信号をディアサートする代わりに CCLK を停止して ください 詳細は UG332 の第 7 章「断続的な SelectMAP データの読み込み」 セクシ ョ ンを参照して ください

スイ ッ チ特性 68 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FCCPAR CCLK 入力ピンでのクロ ック信号の周波数

ビッ ト ス ト リームの圧縮を使用しない場合 0 80 MHz

ビッ ト ス ト リームの圧縮を使用する場合 0 80 MHz

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています

2 ザイ リ ンクスの資料では パラレル モードを 「SelectMAP モード」 と記載している場合があ り ます

表 51 スレーブ パラ レル コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 69Product 製品仕様

DC 特性およびスイ ッ チ特性R

シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 14 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ンの波形

表 52 シ リ アル ペ リ フ ェ ラル イ ン ターフ ェ イス (SPI) コ ン フ ィ ギュ レーシ ョ ン モー ドのタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate ビッ ト ス ト リーム オプシ ョ ンの設定が読み込まれた

後の CCLK ク ロ ッ ク周期

表 46 参照

TMINIT INIT_B の立ち上がりエッジの前での VS[20] 変数セレク ト ピンおよび M[20] モード ピンのセッ ト アップ タイム

50 - ns

TINITM INIT_B の立ち上がりエッジに対する CSI_BRDWR_Bおよび M[20] モード ピンのホールド タイム

0 - ns

TCCO CCLK の立ち下がりエッジ後に MOSI 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち下がりエッジの後の DIN データ入力のセッ ト アップ タイム 表 50 参照

TCCD CCLK の立ち下がりエッジの後の DIN データ入力のホールド タイム

表 50 参照

TDHTDSU

Command(msb)

TV

TCSS

lt111gt

INIT_B

M[20]

TMINIT TINITM

DIN

CCLK

(Input)

TCCLKnTCCLK1

VS[20](Input)

New ConfigRate active

Mode input pins M[20] and variant select input pins VS[20] are sampled when INIT_Bgoes High After this point input values do not matter until DONE goes High at whichpoint these pins become user-IO pins

lt001gt

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High External pull-up resistor required on CSO_B

TCCLK1

TMCCLnTMCCHn

(Input)Data Data Data Data

CSO_B

MOSI

TCCO

TMCCL1 TMCCH1

TDCCTCCD

(Input)PROG_B

PUDC_B(Input)

PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

DS529-3_06_102506

(Open-Drain)

Shaded values indicate specifications on attached SPI Flash PROM

Command(msb-1)

スイ ッ チ特性 70 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 53 付属 SPI シ リ アル フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 要件 単位

TCCS SPI シ リアル フラ ッシュ PROM のチップ セレク ト時間 ns

TDSU SPI シ リアル フラ ッシュ PROM データ入力のセッ ト アップ タイム ns

TDH SPI シ リアル フラ ッシュ PROM データ入力のホールド タイム ns

TV SPI シ リアル フラ ッシュ PROM データの Clock-to-Output タイム ns

fC または fR SPI シ リアル フラ ッシュ PROM の 大クロ ッ ク周波数 (特定の読み出しコマンドによって変化)

MHz

メ モ 1 これらの要件に従う と FPGA で CCLK 信号が供給される SPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

TCCS TMCCL1 TCCOndashle

TDSU TMCCL1 TCCOndashle

TDH TMCCH1le

TV TMCCLn TDCCndashle

fC1

TCCLKn min( )-------------------------------ge

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 71Product 製品仕様

DC 特性およびスイ ッ チ特性R

BPI (Byte-wide Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング

図 15 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ンの波形

表 54 BPI (Byte-write Peripheral Interface) コ ン フ ィ ギュ レーシ ョ ン モー ド のタ イ ミ ング

シンボル 説明 最小 最大 単位

TCCLK1 初期の CCLK ク ロ ッ ク周期 表 46 参照

TCCLKn FPGA に ConfigRate の設定が読み込まれた後の CCLK ク ロ ッ ク周期 表 46 参照

TMINIT INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 50 - nsTINITM INIT_B の立ち上がり エッジに対する M[20] モード ピンのセッ ト アップ タイム 0 - nsTINITADDR 初期の A[250] アドレス サイクルの 小周期 LDC[20] および HDC はアサー

ト され 有効です

5 5 TCCLK1 サイクル

TCCO CCLK の立ち下がりエッジ後にアドレス A[250] 出力が有効になるまでの時間 表 50 参照

TDCC CCLK の立ち上がりエッジに対する D[70] データ入力のセッ ト アップ タイム 表 51 の TSMDCC 参照

TCCD CCLK の立ち上がりエッジに対する D[70] データ入力のホールド タイム 0 - ns

(Input)PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process

Data DataData

AddressAddress

Data

Address

Byte 0

000_0000

INIT_B

lt010gtM[20]

TMINIT TINITM

LDC[20]

HDC

CSO_B

Byte 1

000_0001

CCLK

A[250]

D[70]

TDCC TCCDTAVQV

TCCLK1

(Input)

TINITADDRTCCLKnTCCLK1

TCCO

PUDC_B

New ConfigRate active

Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low

Pin initially high-impedance (Hi-Z) if PUDC_B input is High

Mode input pins M[20] are sampled when INIT_B goes High After this pointinput values do not matter until DONE goes High at which point the mode pinsbecome user-IO pins

(Input)

PROG_B(Input)

DS529-3_05_121107

(Open-Drain)

Shaded values indicate specifications on attached parallel NOR Flash PROM

スイ ッ チ特性 72 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

表 55 付属パラ レル NOR フ ラ ッ シュのコ ン フ ィ ギュ レーシ ョ ンのタ イ ミ ング要件

シンボル 説明 必要条件 単位

TCE

(tELQV)パラレル NOR フラ ッシュ PROM のチップ セレク ト

時間

ns

TOE

(tGLQV)パラレル NOR フラ ッシュ PROM の出力イネーブル

時間

ns

TACC

(tAVQV)パラレル NOR フラ ッシュ PROM の読み出しアクセス

時間

ns

TBYTE

(tFLQV tFHQV)x8x16 PROM のみ BYTE から出力有効までの時間(3) ns

メ モ 1 これらの要件に従う とFPGA で CCLK 信号が供給される BPI モードで FPGA を適切にコンフ ィギュレーシ ョ ンできます FPGA に読み込まれ

たアプリ ケーシ ョ ンによって コンフ ィギュレーシ ョ ン後のタイ ミ ングが異なる場合があ り ます

2 アプリ ケーシ ョ ンの要件に応じて プ リ ン ト基板の配線遅延を減算してください

3 FPGA の LDC2 ピンに適切な大きさの外部プルダウン抵抗を使用する と 初期の BYTE タイ ミ ングを延長できます 抵抗値は FPGA の PUDC_B ピンが High か Low かによっても異な り ます

TCE TINITADDRle

TOE TINITADDRle

TACC TCCLKn min( ) TCCO TDCC PCBndashndashndashle

TBYTE TINITADDRle

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 73Product 製品仕様

DC 特性およびスイ ッ チ特性R

IEEE 114911553 JTAG テス ト ア クセス ポー ト のタ イ ミ ング

図 16 JTAG 波形

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

Clock-to-Output タ イム

TTCKTDO TCK ピンの立ち下がりエッジから TDO ピンにデータが出力されるまでの時間 10 110 ns

セ ッ ト ア ッ プ タ イム

TTDITCK TCK ピンの立ち上がりエッジまでに TDI ピンでデータが安定していなければならない時間

下記以外の全デバイスおよび機能 70 ndash ns

XC3S700A および XC3S1400A FPGA のバウンダ リ スキャン コマンド (INTEST EXTEST SAMPLE)

110

TTMSTCK TCK ピンの立ち上がりエッジまでに TMS ピンでロジッ ク レベルが安定していなければならない時間

70 ndash ns

ホールド タ イム

TTCKTDI TCK ピンの立ち上がりエッジからTDI ピンでデータを保持しておかなければならない時間

下記以外の全機能 0 ndash ns

コンフ ィギュレーシ ョ ン コマンド (CFG_IN ISC_PROGRAM)

20

TTCKTMS TCK ピンの立ち上がりエッジから TMS ピンでロジッ ク レベルを保持しておかなければならない時間

0 ndash ns

ク ロ ッ ク タ イム

TCCH TCK ピンでの High パルス幅 ISC_DNA コマンドを除くすべての機能 5 ndash nsTCCL TCK ピンでの Low パルス幅 5 ndash nsTCCHDNA TCK ピンでの High パルス幅 ISC_DNA コマンド中 10 10000 nsTCCLDNA TCK ピンでの Low パルス幅 10 10000 ns

TCK

TTMSTCK

TMS

TDI

TDO

(Input)

(Input)

(Input)

(Output)

TTCKTMS

TTCKTDI

TTCKTDO

TTDITCK

DS099_06_040703

TCCH TCCL

1FTCK

スイ ッ チ特性 74 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

DC 特性およびスイ ッ チ特性R

FTCK TCK 信号の周波数 XC3S50A XC3S200A XC3S400A FPGA でのすべての動作 そしてすべての FPGA での BYPASS または HIGHZ インス ト ラ クシ ョ ン

0 33 MHz

BYPASS または HIGHZ インス ト ラ クシ ョ ンを除く XC3S700A および XC3S1400A FPGA でのすべての動作

20

メ モ 1 この表に記載されている値は 表 8 に示す条件に基づいています2 JTAG の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 の第 9 章 「JTAG コンフ ィギュレーシ ョ ン モードおよ

びバウンダ リ スキャン」 セクシ ョ ンを参照してください

表 56 JTAG テス ト アクセス ポー ト のタ イ ミ ング ( 続き )

シンボル 説明

すべてのスピー ド グレー ド

単位最小 最大

DS529-3 (v17) 2008 年 5 月 28 日 japanxilinxcom スイ ッ チ特性 75Product 製品仕様

DC 特性およびスイ ッ チ特性R

改訂履歴

次の表に この文書の改訂履歴を示します

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスに移行 表 15 を 「DC 電気特性」 セクシ ョ ンへ移動 v132 スピード ファ イルのすべてのタイ ミ ング仕様を変更表 29 の推奨される SSO リ ミ ッ ト を追加 表 43 および表 56 で ISC_DNA コマンド中の DNA_PORT READ 信号と JTAG ク ロ ッ ク入力の 大パルス幅を 10ms に設定 「差動 IO の外部終端要件」 の追加 表 50 に スレーブ モードの DIN ホールド タイムを個別に表示 表 52 および表 54 の微修正 ( 仕様に影響はない )

20070316 12 すべての AC タイ ミ ング仕様を v134 スピード ファ イルに変更 XC3S700A および XC3S1400A FPGA を Production ステータスの -4 スピード グレードで提供 ( 表 16)デジタル周波数合成 (DFS) 機能を使用する DCM アプリ ケーシ ョ ンでは ISE91i 以降のソフ ト ウェア リ ビジ ョ ンによって自動的にロジッ ク (LUT 1 個 ) が追加される という メモ 2 を追加 ( 表 39)表 56 の JTAG 仕様をアレイ サイズまたはファンクシ ョ ン別に表示表 10 の静止電流リ ミ ッ トを変更

20070423 13 すべての AC タイ ミ ング仕様を v135 スピード ファ イルに変更XC3S400A デバイスを除くすべてのファ ミ リ を Production ステータスに変更 ( 表 16)

20070508 14 XC3S400A を Production ステータスおよび v135 スピード ファ イルに変更 表 12 および表 13 にバンク ルールと補足説明を追加 表 14 の DIFF_SSTL3_II VOL の 大値を修正表 18 の XC3S400A Pin-to-Pin および Clock-to-Output の時間を変更 表 19 の XC3S400A Pin-to-Pin セッ ト アップ タイムを変更表 20 の -5 の TIOICKPD を変更表 28 および表 29 の値に SSO の数を追加 表 34 から無効なエンベデッ ド乗算器のホールド タイムを削除 表 37 の CLKOUT_FREQ_CLK90 を変更表 56 の XC3S400A の TTDITCK および FTCK のパフォーマンスを変更

20070710 15 表 13 表 14 表 27 および表 29 に DIFF_HSTL_I と DIFF_HSTL_III を追加 表 14 の TMDS DC 特性を変更 表 17 の ISE 9201i のスピード ファ イルを v135 へ変更 表 19 のピン間のセッ ト アップおよびホールド タイムを変更 表 26 の TMDS 出力調整を変更 表 27 の IO テス ト方法の値を変更 表 29 に BLVDS SSO の数を追加 表 34 の乗算器ブロッ クのセット アップ タイムとホールド タイムを変更表 35 のブロッ ク RAM ク ロ ッ ク幅を変更表 37 のCLKOUT_PER_JITT_2X および CLKOUT_PER_JITT_DV2 を変更 表 46 および表 48 にコマーシャルの CCLK 仕様を追加

20080415 16 表 8 の推奨動作条件に VIN を追加し XAPP459 『Spartan-3 Generation FPGA のユーザー IO ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ ング影響を除去 』 へのリ ンクを追加表 10 の標準 ICCINTQ および ICCAUXQ の静止電流値が 2 ~ 58 減少表 11 の LVCMOS121518 の VIL が 大 04V へ増加しLVCMOS12 の VIH が 小 07V へ変更 表 12 の LVCMOS1518 の VOL が 大 04V に VOH が 小 VCCO-04V に変更表 16 の ISE 101 ソフ ト ウェアの 新スピード ファ イルが v139 に変更表 28 および 表 29 の SSO リ ミ ッ トに新しいパッケージが追加表 29 の FG パッケージ SSTL18_II SSO リ ミ ッ トが向上表 33 の -4 の FBUFG を 334 MHz に改善表 33表 38表 39および表 40 に SCD 4103 を使用した場合でのパフォーマンスが 375MHz になるこ とを追記 表 44 に単位欄を再び追加表 46 の CCLK 出力 大周期を 表 47 の 大周波数と一致するよ うに変更 図 15 および表 54 の BPI アクティブ ク ロ ッ ク エッジを修正

20080528 17 表 5 の VCCAUXT および VCCO2T の POR 小値を変更し 図 11 の VCCO POR レベルを変更表 8 の推奨する VIN の値を追加 「同時スイ ッチ出力ガイ ド ライン」 に VCCAUX の情報追加表 21 のサンプル ウ ィンド ウ情報追加表 15 の DNA_RETENTION リ ミ ッ ト を削除 UG332 へのリ ンクを追加

改訂履歴 76 japanxilinxcom DS529-3 (v17) 2008 年 5 月 28 日Product 製品仕様

概要このセクシ ョ ンでは Spartanreg-3A FPGA のピンがコンポーネン

ト パッケージ内で接続する方法およびデバイスの熱特性につい

て説明します ピンの機能に関する一般的な情報およびパッケー

ジの特性については ユーザー ガイ ド UG331 『Spartan-3 ジェ

ネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Packaging」 を参照し

てください

bull UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 japanxilinxcomsupportdocumentationspartan-3a_user_guideshtm

Spartan-3A FPGA は 標準パッ ケージおよ び鉛フ リ ー (Pb フリ ー ) パッ ケージの両方で提供さ れています 各パッ ケージには

RoHS バージョ ンがあり RoHS バージョ ンで鉛フリ ーのパッ

ケージ コード には 「 G」 が追加さ れています熱特性を除く 標準

パッ ケージに関する情報は すべて鉛フリ ー パッ ケージにも 適

用さ れます

ピン タ イ プSpartan-3A FPGA のピンの多くは汎用のユーザー定義の IO ピンですが 表 57 に示すよ うに機能の異なる 12 のピン タイプが

あ り ますこの表に示す各ピンの色は後に示すパッケージのフッ

トプ リ ン ト図に示すピンの色と対応しています

Spartan-3A FPGA フ ァ ミ リ ピン配置の説明

DS529-4 (v17) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 57 Spartan-3A FPGA のピンの種類

タ イプ 色コー ド 説明 ピン名

IO 制限のない汎用ユーザー IO ピンです ほとんどのピンは 差動 IO のペアと して使用

できます

IO_IO_Lxxy_

INPUT 制限のない汎用入力ピンです 出力構造または PCI ク ランプ ダイオードはあ り ません IP_IP_Lxxy_

DUAL

一部のコンフ ィギュレーシ ョ ン モードで使用される多目的コンフ ィギュレーシ ョ ン ピンです 通常 コンフ ィギュレーシ ョ ン後はユーザー IO と して使用できます コン

フ ィギュレーシ ョ ンに使用しない場合は IO ピンと して動作します 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

M[20]PUDC_BCCLKMOSICSI_BD[71]D0DINDOUTCSO_BRDWR_BINIT_BA[250]VS[20]LDC[20]HDC

VREF

ユーザー IO ピン入力のみのピン または同一バンクにあるその他すべての VREF ピンと共に特定の IO 規格に対して参照電圧を供給する多目的ピンです バンク内で参照

電圧用に使用する際は そのバンクにあるすべての VREF ピンを接続する必要があ り

ます

IPVREF_ IP_Lxxy_VREF_IOVREF_ IO_Lxxy_VREF_

CLK

ユーザー IO ピンまたは特定のクロ ッ ク バッファ ド ラ イバの入力ピンです 大半の

パッケージには 16 個のグローバル ク ロ ッ ク入力があ り 必要に応じてデバイス全体に

クロ ッ クを供給できます (FT256 パッケージの TQ144 および XC3S50A は例外です

) RHCLK 入力はデバイスの右側 LHCLK 入力はデバイスの左側にクロ ッ クを供給しま

す これらの信号の詳細は UG331 『Spartan-3 ジェネレーシ ョ ン FPGA ユーザー ガイ ド』 の 「Global Clock Resources」 を参照してください

IO_Lxxy_GCLK[150]IO_Lxxy_LHCLK[70]IO_Lxxy_RHCLK[70]

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom ピン タ イプ 77Product 製品仕様

copy 2006-2008 Xilinx Inc All rights reserved All Xilinx trademarks registered trademarks patents and disclaimers are as listed at httpjapanxilinxcomlegalhtm PCI is a registered trademark of the PCI-SIG All other trademarks are the property of their respective owners All specifications are subject to change without notice

ピン配置の説明R

タ イプ別パッ ケージ ピン

各パッケージには VCCINT VCCAUX VCCO という 3 つの

独立した電源および共通のグランド (GND) があ り ます表 58 に示すよ うにこれらのピンの数はパッケージによって異なり ます

パッケージ ピンの多くはユーザー定義 IO ピンまたは入力ピン

ですが 表 59 に示すよ うに その本数および特性はデバイス タイプおよび使用するパッケージによって異なり ます この表に

は すべての IO- INPUT- DUAL- VREF- および CLK- ピンを汎用 IO と して使用した場合のシングル エンド IO ピンの

大本数を示します こ こでは AWAKE ピンは多目的ピンと

します 同様に 表にはパッケージで使用できる差動ピン ペア

の 大数を示しています また ユーザー IO の 大本数が 接

続されていないピン (NC) を含む各ピン タイプにどのよ うに分

配されているかを示します

すべての規格がすべての IO バンクでサポート されているわけで

はあ り ません 左右のバンク (IO バンク 1 および 3) は 上下の

バンク (IO バンク 0 および 2) よ り も高い出力駆動電流をサポー

ト しています 同様に LVDS RSDS PPDS miniLVDS お

よび TMDS などの真の差動出力規格は上下バンク (IO バンク 0および 2) でのみサポート されています 入力に制限はあ り ませ

ん詳細は UG331 の 「IO リ ソースの使用」 を参照してくださ

CONFIG

コンフ ィギュレーシ ョ ン専用ピンであ り (各デバイスに 2 本) ユーザー IO ピンと して

は使用できません 各パッケージには 2 本のコンフ ィギュレーシ ョ ン専用ピンがあ り VCCAUX から電源が供給されます DONE 信号および PROG_B 信号の詳細は UG332 『Spartan-3 ジェネレーシ ョ ン コンフ ィギュレーシ ョ ン ガイ ド』 を参照して く

ださい

DONE PROG_B

PWR MGMT

省電力のサスペンド モード用の制御ピンおよびステータス ピンです SUSPEND は専

用ピンで AWAKE は多目的ピンです アプリ ケーシ ョ ンでサスペンド モードがイ

ネーブルである場合を除き AWAKE ピンはユーザー IO ピンと して使用できます

SUSPEND AWAKE

JTAG JTAG 専用ピンであ り (各パッケージに 4 本) これらはユーザー IO ピンと しては使用

できません 各パッケージには 4 本の JTAG 専用ピンがあ り VCCAUX から電源が供

給されます

TDI TMS TCK TDO

GND グランド専用ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

GND

VCCAUX 補助電源供給ピンであ り ピンの本数は使用するパッケージによって異なり ます

すべてを接続する必要があ り ます

VCCAUX

VCCINT 内部コア ロジッ クへの電源供給ピンであ り ピンの本数は使用するパッケージによって

異なり ます すべてを +12V に接続する必要があ り ます

VCCINT

VCCOIO バンク内の出力バッファへの電源供給ピンです このピンは 同一バンクにあるそ

の他の VCCO ピンと共に IO バンク内の出力バッファに電源を供給し 一部の IO 規格に対する入力しきい値を設定します すべてを接続する必要があ り ます

VCCO_

NC デバイスパッケージの組み合わせでは接続されていませんが よ り大型のデバイスの

同一パッケージでは接続される場合があ り ます

NC

メ モ 1 = IO バンク番号を示す 0 ~ 3 の整数

表 57 Spartan-3A FPGA のピンの種類 ( 続き )タ イプ

色コー ド説明 ピン名

表 58 各パッ ケージの電源およびグラ ン ド ピン数

パッ ケージ VCCINT VCCAUX VCCO GNDVQ100 4 3 6 13TQ144 4 4 8 13FT256 (50A200A400A)

6 4 16 28

FT256 (700A1400A)

15 10 13 50

FG320 6 8 16 32FG400 9 8 22 43FG484 15 10 24 53FG676 23 14 36 77

78 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

ピン配置表およびフッ トプ リ ン トはザイ リ ンクスのウェブ サイ

ト から入手可能です スプレ ッ ドシー ト プログラムを使用する

と データを並べ替えたり 必要に応じてフォーマッ ト を変更で

きます これらのファ イルは ASCII 形式のテキス ト ファ イルな

ので ほとんどのスク リプ ト プログラムで容易に解析できます

httpjapanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

表 59 各パッ ケージのユーザー IO ピンの最大本数

デバイス パッ ケージ最大ユーザー

IO および 入力ピン数

入力ピンの最大数

差動ペアの最大数

使用可能な IO ピン数 ( タ イプ別 )IO INPUT DUAL VREF CLK NC

XC3S50AVQ100

68 6 60 17 2 20 6 23 0XC3S200A 68 6 60 17 2 20 6 23 0XC3S50A TQ144 108 7 50 42 2 26 8 30 0XC3S50A

FT256

144 32 64 53 20 26 15 30 51XC3S200A 195 35 90 69 21 52 21 32 0XC3S400A 195 35 90 69 21 52 21 32 0XC3S700A 161 13 60 59 2 52 18 30 0XC3S1400A 161 13 60 59 2 52 18 30 0XC3S200A

FG320248 56 112 101 40 52 23 32 3

XC3S400A 251 59 112 101 42 52 24 32 0XC3S400A

FG400311 63 142 155 46 52 26 32 0

XC3S700A 311 63 142 155 46 52 26 32 0XC3S700A

FG484372 84 165 194 61 52 33 32 3

XC3S1400A 375 87 165 195 62 52 34 32 0XC3S1400A FG676 502 94 227 313 67 52 38 32 17

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 79Product 製品仕様

ピン配置の説明R

パッ ケージの概要表 60 に Spartan-3A ファ ミ リの 6 つの低価格製品パッケージを示します

各パッケージは オプシ ョ ンと して環境に優しい鉛フ リー タイプがあ り ます 鉛フ リー パッケージの場合は パッケージ名に 「G」 が追加されています たとえば 通常のパッケージ 「CS484」 を鉛フ リー パッケージで注文する と 「CSG484」 となり ます 一部のデバイスでは 同じピン配置で鉛を含むパッケージ ( 注文コードに 「G」 はない ) があ り ます 詳細は ザイ リ ンクス販売代理店へお問い合わせください 標準パッケージと鉛フリー パッケージのサイズは同じです ( 表 61 参照 )

パッケージ情報の詳細は UG112 『デバイス パッケージ ユーザー ガイ ド』 を参照してください

パッ ケージ図

各パッケージの図は 表 61 に示すザイ リ ンクス ウェブ サイ トでご覧いただけます

各パッケージの MDDS ( 材料宣言データシート ) は ザイ リ ンク

ス ウェブ サイ ト から入手できます

表 60 Spartan-3A フ ァ ミ リのパッ ケージ オプシ ョ ン

パッ ケージ リー ド タ イプ 最大 IOリー ドピ ッ チ (mm)

フ ッ ト プ リ ン ト エ リ ア (mm)

高さ(mm)

質量 (1) (g)

VQ100 VQG100 100 Very Thin Quad Flat Pack (VQFP) 68 05 16 x 16 120 06

TQ144 TQG144 144 Thin Quad Flat Pack (TQFP) 108 05 22 x 22 160 14

FT256 FTG256 256 Fine-pitch Thin Ball Grid Array (FBGA)

195 10 17 x 17 155 09

FG320 FGG320 320 Fine-pitch Ball Grid Array (FBGA) 251 10 19 x 19 200 14

FG400 FGG400 400 Fine-pitch Ball Grid Array (FBGA) 311 10 21 x 21 243 22

FG484 FGG484 484 Fine-pitch Ball Grid Array (FBGA) 375 10 23 x 23 260 22

FG676 FGG676 676 Fine-pitch Ball Grid Array (FBGA) 502 10 27 x 27 260 34

メ モ 1 パッケージ質量は plusmn10 です

表 61 ザイ リ ン クスのパッ ケージ ド キュ メ ン ト

パッ ケージ 図 MDDS

VQ100 パッケージ図 PK173_VQ100

VQG100 PK130_VQG100

TQ144 パッケージ図 PK169_TQ144

TQG144 PK126_TQG144

FT256 パッケージ図 PK158_FT256

FTG256 PK115_FTG256

FG320 パッケージ図 PK152_FG320

FGG320 PK106_FGG320

FG400 パッケージ図 PK182_FG400

FGG400 PK108_FGG400

FG484 パッケージ図 PK183_FG484

FGG484 PK110_FGG484

FG676 パッケージ図 PK155_FG676

FGG676 PK111_FGG676

80 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの熱特性FPGA アプリ ケーショ ンの電力損失はパッケージの選択およびシ

ステム デザインに影響しますSpartan-3A FPGA での消費電力は

ザイリ ンク スの ISEreg開発ソフト ウェアに含まれる XPower PowerEstimator または XPower Analyzer を使用して求められます表 62にさ まざまな Spartan-3A FPGA パッ ケージの熱特性を示します

この情報は ウェブ消費電力ツール

(japanxilinxcomcgi-binthermalthermalpl) からも入手可能です

ジャンクシ ョ ンとケース間の熱抵抗 (θJC) は 消費電力 1 ワ ッ ト

当た りのパッケージ本体 (ケース) とダイ ジャンクシ ョ ン間の温

度差を示します 同様に ジャンクシ ョ ン とボード間の値 (θJB)は ボード とジャンクシ ョ ン間の温度差を示し ジャンクシ ョ ン

と周囲間の値 (θJA) は 周囲とジャンクシ ョ ン間の温度差を示し

ますθJA 値は1 分当たりのリニア フ ィート (LFM) で計測した

値を気流速度別に示します気流なし (0 LFM) の列は風のない

と ころで計測された θJA 値を示します 気流が増加する と熱抵抗

は減少します

表 62 Spartan-3A パッ ケージ の熱特性

パッ ケージ デバイスジャ ン クシ ョ ン と

ケース間 (qJC)ジャ ン クシ ョ ン と

ボー ド間 (qJB)

ジャ ン クシ ョ ン と周囲 (qJA)( 異なる気流で測定 )

単位気流な し(0 LFM) 250 LFM 500 LFM 750 LFM

VQ100VQG100

XC3S50A 129 301 485 404 376 366 WattXC3S200A 109 257 429 357 332 324 Watt

TQ144TQG144 XC3S50A 165 320 424 363 358 349 Watt

FT256FTG256

XC3S50A 160 335 423 356 355 345 WattXC3S200A 103 238 327 266 261 252 WattXC3S400A 84 193 299 249 230 223 WattXC3S700A 78 186 281 223 212 207 WattXC3S1400A 54 141 242 187 175 170 Watt

FG320FGG320

XC3S200A 117 185 278 223 211 203 WattXC3S400A 99 154 252 198 186 178 Watt

FG400FGG400

XC3S400A 98 155 256 192 180 173 WattXC3S700A 82 130 231 179 167 160 Watt

FG484FGG484

XC3S700A 79 128 223 174 162 155 WattXC3S1400A 60 99 195 147 135 128 Watt

FG676FGG676 XC3S1400A 58 94 178 135 124 118 Watt

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 81Product 製品仕様

ピン配置の説明R

VQ100 100 リー ドの VQFP (Very Thin Quad Flat Package)XC3S50A および XC3S200 には 100 リードの VQFP (VQ100)が提供されています

表 63 に すべてのパッケージ ピンをバンク番号およびピン名で

分類して示します 差動 IO ペアとなるピンは並べて示します

また 各ピンのピン番号および前述したピン タイプも示します

VQ100 は Suspend モード (Suspend と Awake は未接続 )BPI (Byte-wide Peripheral Interface) コンフ ィギュレーシ ョ ン モードのアドレス出力ピン およびデイジー チェーン コンフ ィギュレーシ ョ ン (DOUT は未接続 ) をサポート していません

表 63 では XC3S50A と XC3S200A の差動 IO ペアの割り 当てが異なる部分を水色表示します 詳細は 84 ページの

「 フッ ト プリ ント の互換性」 を参照してく ださ い

このパッケージのピン配置表およびフッ ト プリ ント 図は 次のザイリ ンクス ウェブ サイト からダウンロード できます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置

表 63 Spartan-3A VQ100 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0GCLK11 P90 CLK0 IO_L01N_0 P78 IO0 IO_L01P_0VREF_0 P77 VREF0 IO_L02N_0GCLK5 P84 CLK0 IO_L02P_0GCLK4 P83 CLK0 IO_L03N_0GCLK7 P86 CLK0 IO_L03P_0GCLK6 P85 CLK0 IO_L04N_0GCLK9 P89 CLK0 IO_L04P_0GCLK8 P88 CLK0 IO_L05N_0 P94 IO0 IO_L05P_0 P93 IO0 IO_L06N_0PUDC_B P99 DUAL0 IO_L06P_0VREF_0 P98 VREF0 IP_0 P97 IP0 IP_0VREF_0 P82 VREF0 VCCO_0 P79 VCCO0 VCCO_0 P96 VCCO1 IO_L01N_1 P57 IO1 IO_L01P_1 P56 IO1 IO_L02N_1RHCLK1 P60 CLK1 IO_L02P_1RHCLK0 P59 CLK1 IO_L03N_1TRDY1RHCLK3 P62 CLK1 IO_L03P_1RHCLK2 P61 CLK

1 IO_L04N_1RHCLK7 P65 CLK

1 IO_L04P_1IRDY1RHCLK6 P64 CLK

1 IO_L05N_1 P71 IO1 IO_L05P_1 P70 IO1 IO_L06N_1 P73 IO1 IO_L06P_1 P72 IO1 IP_1VREF_1 P68 VREF1 VCCO_1 P67 VCCO2 IO_2MOSICSI_B P46 DUAL2 IO_L01N_2M0 P25 DUAL2 IO_L01P_2M1 P23 DUAL2 IO_L02N_2CSO_B P27 DUAL2 IO_L02P_2M2 P24 DUAL

2 IO_L03N_2VS1 (3S50A)IO_L04P_2VS1 (3S200A) P30 DUAL

2 IO_L03P_2RDWR_B P28 DUAL2 IO_L04N_2VS0 P31 DUAL

2 IO_L04P_2VS2 (3S50A)IO_L03N_2VS2 (3S200A) P29 DUAL

2 IO_L05N_2D7 (3S50A)IO_L06P_2D7 (3S200A) P34 DUAL

2 IO_L05P_2 P32 IO2 IO_L06N_2D6 P35 DUAL

2 IO_L06P_2 (3S50A)IO_L05N_2 (3S200A) P33 IO

2 IO_L07N_2D4 P37 DUAL2 IO_L07P_2D5 P36 DUAL2 IO_L08N_2GCLK15 P41 CLK2 IO_L08P_2GCLK14 P40 CLK2 IO_L09N_2GCLK1 P44 CLK2 IO_L09P_2GCLK0 P43 CLK2 IO_L10N_2D3 P49 DUAL2 IO_L10P_2INIT_B P48 DUAL

2IO_L11N_2D0DINMISO (3S50A)IO_L12P_2D0DINMISO (3S200A)

P51 DUAL

2 IO_L11P_2D2 P50 DUAL2 IO_L12N_2CCLK P53 DUAL

2 IO_L12P_2D1 (3S50A)IO_L11N_2D1 (3S200A) P52 DUAL

2 IP_2VREF_2 P39 VREF

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

82 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 VCCO_2 P26 VCCO2 VCCO_2 P45 VCCO3 IO_L01N_3 P4 IO3 IO_L01P_3 P3 IO3 IO_L02N_3 P6 IO3 IO_L02P_3 P5 IO3 IO_L03N_3LHCLK1 P10 CLK3 IO_L03P_3LHCLK0 P9 CLK3 IO_L04N_3IRDY2LHCLK3 P13 CLK3 IO_L04P_3LHCLK2 P12 CLK3 IO_L05N_3LHCLK7 P16 CLK3 IO_L05P_3TRDY2LHCLK6 P15 CLK3 IO_L06N_3 P20 IO3 IO_L06P_3 P19 IO3 IP_3 P21 IP3 IP_3VREF_3 P7 VREF3 VCCO_3 P11 VCCO

GND GND P14 GNDGND GND P18 GNDGND GND P42 GNDGND GND P47 GNDGND GND P58 GNDGND GND P63 GNDGND GND P69 GNDGND GND P74 GNDGND GND P8 GNDGND GND P80 GNDGND GND P87 GNDGND GND P91 GNDGND GND P95 GND

VCCAUX DONE P54 CONFIGVCCAUX PROG_B P100 CONFIGVCCAUX TCK P76 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P75 JTAGVCCAUX TMS P1 JTAG

VCCAUX VCCAUX P22 VCCAUX

VCCAUX VCCAUX P55 VCCAUX

VCCAUX VCCAUX P92 VCCAUX

VCCINT VCCINT P17 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

VCCINT VCCINT P38 VCCINTVCCINT VCCINT P66 VCCINTVCCINT VCCINT P81 VCCINT

表 63 Spartan-3A VQ100 のピン配置 ( 続き )

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 83Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数 表 64 に VQ100 パッケージの 68 本のユーザー IO ピンが 4 つの IO バンクにどのよ うに分配されているかを示します

フ ッ ト プ リ ン ト の互換性

XC3S50A および XC3S200 の VQ100 は 一部の差動 IO ペアの位相整列の違いを除いて ピン配置は同じです

差動 IO のアラ イ メ ン ト の相違

XC3S50A VQ100 の一部の差動 IO ペアはXC3S200A VQ100 の同等ペアとは異なる位相整列とな り ます ( 表 65 参照 ) 異なる信号ペアは すべてバンク 2 の中にあ り ます 図 17 および図 18 のフッ トプ リ ン ト図では これらの相違を黒いひし形 ( ) で示します

表 64 VQ100 パッ ケージにおける XC3S50A および XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 15 3 1 1 3 7

右辺 1 13 6 0 0 1 6

下辺 2 26 2 0 19 1 4

左辺 3 14 6 1 0 1 6

計 68 17 2 20 6 23

表 65 VQ100 のフ ッ ト プ リ ン ト の相違

VQ100ピン

バン ク XC3S50A XC3S200A

P29

2

IIO_L04P_2VS2 IO_L03N_2VS2

P30 IO_L03N_2VS1 IO_L04P_2VS1

P33 IO_L06P_2 IO_L05N_2

P34 IO_L05N_2D7 IO_L06P_2D7

P51 IO_L11N_2D0DINMISO

IO_L12P_2D0DINMISO

P52 IO_L12P_2D1 IO_L11N_2D1

84 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S50A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 17 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S50A ( 上面図 )

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

()

IO_L

03N

_2V

S1

()

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2 (

)

IO_L

05N

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L12P_2D1()

IO_L11N_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 85Product 製品仕様

ピン配置の説明R

VQ100 のフ ッ ト プ リ ン ト (XC3S200A)ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 18 VQ100 パッ ケージのフ ッ ト プ リ ン ト - XC3S200A ( 上面図 )

DS529-4_12_040708

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

26 27 28 29 30 31 32 33 34 35 26 37 38 39 40 41 42 43 44 45 46 47 48 49 50

Bank 0

Ban

k 3

Ban

k 1

Bank 2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

03N

_2V

S2

()

IO_L

04P

_2V

S1(

)

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

05N

_2 (

)

IO_L

06P

_2D

7 (

)

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

09N

_2G

CLK

1

VC

CO

_2

IO_2

MO

SIC

SI_

B

GN

D

IO_L

10P

_2IN

IT_B

IO_L

10N

_2D

3

IO_L

11P

_2D

2

PR

OG

_B

IO_L

06N

_0P

UD

C_B

IO_L

06P

_0V

RE

F_0

IP_0

VC

CO

_0

GN

D

IO_L

05N

_0

IO_L

05P

_0

VC

CA

UX

GN

D

IO_0

GC

LK11

IO_L

04N

_0G

CLK

9

IO_L

04P

_0G

CLK

8

GN

D

IO_L

03N

_0G

CLK

7

IO_L

03P

_0G

CLK

6

IO_L

02N

_0G

CLK

5

IO_L

02P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

GN

D

VC

CO

_0

IO_L

01N

_0

IO_L

01P

_0V

RE

F_0

TC

K

200A

TDO

GND

IO_L06N_1

IO_L06P_1

IO_L05N_1

IO_L05P_1

GND

IP_1VREF_1

VCCO_1

VCCINT

IO_L04N_1RHCLK7

IO_L04P_1IRDY1RHCLK6

GND

IO_L03N_1TRDY1RHCLK3

IO_L03P_1RHCLK2

IO_L02N_1RHCLK1

IO_L02P_1RHCLK0

GND

IO_L01N_1

IO_L01P_1

VCCAUX

DONE

IO_L12N_2CCLK

IO_L11N_2D1()

IO_L12P_2D0DINMISO ()

TMS

TDI

IO_L01P_3

IO_L01N_3

IO_L02P_3

IO_L02N_3

IP_3VREF_3

GND

IO_L03P_3LHCLK0

IO_L03N_3LHCLK1

VCCO_3

IO_L04P_3LHCLK2

IO_L04N_3IRDY2LHCLK3

GND

IO_L05P_3TRDY2LHCLK6

IO_L05N_3LHCLK7

VCCINT

GND

IO_L06P_3

IO_L06N_3

IP_3

VCCAUX

IO_L01P_2M1

IO_L02P_2M2

IO_L01N_2M0

17IO 制限のない汎用ユーザー IO ピン 20

DUAL コンフ ィギュレーシ ョ ン ピン コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

6VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 23 CLK ユーザー IO 入力 また

はグローバル バッファ入力6 VCCO バンクの出力電源

2 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 3 VCCAUX 補助電源電圧

86 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

TQ144 144 リ ード の TQFP (Thin Quad Flat Package) XC3S50A デバイスには144 リード の TQFP パッケージが提供

されています

表 66 にすべてのパッケージ ピンをバンク番号およびピン名で分

類して示します 差動 IO ペアとなるピンは並べて示します ま

た 各ピンのピン番号および前述したピン タイプも示します

XC3S50A パッケージはバイ ト幅ペリ フェラル インターフェイ

ス (BPI) コンフ ィギュレーシ ョ ン モードではアドレス出力ピン

をサポート しません

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 66 Spartan-3A TQ144 のピン配置

バン ク ピン名 ピン タ イプ

0 IO_0 P142 IO0 IO_L01N_0 P111 IO0 IO_L01P_0 P110 IO0 IO_L02N_0 P113 IO0 IO_L02P_0VREF_0 P112 VREF0 IO_L03N_0 P117 IO0 IO_L03P_0 P115 IO0 IO_L04N_0 P116 IO0 IO_L04P_0 P114 IO0 IO_L05N_0 P121 IO0 IO_L05P_0 P120 IO0 IO_L06N_0GCLK5 P126 GCLK0 IO_L06P_0GCLK4 P124 GCLK0 IO_L07N_0GCLK7 P127 GCLK0 IO_L07P_0GCLK6 P125 GCLK0 IO_L08N_0GCLK9 P131 GCLK0 IO_L08P_0GCLK8 P129 GCLK0 IO_L09N_0GCLK11 P132 GCLK0 IO_L09P_0GCLK10 P130 GCLK0 IO_L10N_0 P135 IO0 IO_L10P_0 P134 IO0 IO_L11N_0 P139 IO0 IO_L11P_0 P138 IO0 IO_L12N_0PUDC_B P143 DUAL0 IO_L12P_0VREF_0 P141 VREF0 IP_0 P140 INPUT0 IP_0VREF_0 P123 VREF0 VCCO_0 P119 VCCO0 VCCO_0 P136 VCCO1 IO_1 P79 IO1 IO_L01N_1LDC2 P78 DUAL

1 IO_L01P_1HDC P76 DUAL1 IO_L02N_1LDC0 P77 DUAL1 IO_L02P_1LDC1 P75 DUAL1 IO_L03N_1 P84 IO1 IO_L03P_1 P82 IO1 IO_L04N_1RHCLK1 P85 RHCLK1 IO_L04P_1RHCLK0 P83 RHCLK1 IO_L05N_1TRDY1RHCLK3 P88 RHCLK1 IO_L05P_1RHCLK2 P87 RHCLK1 IO_L06N_1RHCLK5 P92 RHCLK1 IO_L06P_1RHCLK4 P90 RHCLK1 IO_L07N_1RHCLK7 P93 RHCLK1 IO_L07P_1IRDY1RHCLK6 P91 RHCLK1 IO_L08N_1 P98 IO1 IO_L08P_1 P96 IO1 IO_L09N_1 P101 IO1 IO_L09P_1 P99 IO1 IO_L10N_1 P104 IO1 IO_L10P_1 P102 IO1 IO_L11N_1 P105 IO1 IO_L11P_1 P103 IO1 IP_1VREF_1 P80 VREF1 IP_1VREF_1 P97 VREF

1 SUSPEND P74 PWRMGMT

1 VCCO_1 P86 VCCO1 VCCO_1 P95 VCCO2 IO_2MOSICSI_B P62 DUAL2 IO_L01N_2M0 P38 DUAL2 IO_L01P_2M1 P37 DUAL2 IO_L02N_2CSO_B P41 DUAL2 IO_L02P_2M2 P39 DUAL

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 87Product 製品仕様

ピン配置の説明R

2 IO_L03N_2VS1 P44 DUAL2 IO_L03P_2RDWR_B P42 DUAL2 IO_L04N_2VS0 P45 DUAL2 IO_L04P_2VS2 P43 DUAL2 IO_L05N_2D7 P48 DUAL2 IO_L05P_2 P46 IO2 IO_L06N_2D6 P49 DUAL2 IO_L06P_2 P47 IO2 IO_L07N_2D4 P51 DUAL2 IO_L07P_2D5 P50 DUAL2 IO_L08N_2GCLK15 P55 GCLK2 IO_L08P_2GCLK14 P54 GCLK2 IO_L09N_2GCLK1 P59 GCLK2 IO_L09P_2GCLK0 P57 GCLK2 IO_L10N_2GCLK3 P60 GCLK2 IO_L10P_2GCLK2 P58 GCLK2 IO_L11N_2DOUT P64 DUAL

2 IO_L11P_2AWAKE P63 PWRMGMT

2 IO_L12N_2D3 P68 DUAL2 IO_L12P_2INIT_B P67 DUAL2 IO_L13N_2D0DINMISO P71 DUAL2 IO_L13P_2D2 P69 DUAL2 IO_L14N_2CCLK P72 DUAL2 IO_L14P_2D1 P70 DUAL2 IP_2VREF_2 P53 VREF2 VCCO_2 P40 VCCO2 VCCO_2 P61 VCCO3 IO_L01N_3 P6 IO3 IO_L01P_3 P4 IO3 IO_L02N_3 P5 IO3 IO_L02P_3 P3 IO3 IO_L03N_3 P8 IO3 IO_L03P_3 P7 IO3 IO_L04N_3VREF_3 P11 VREF3 IO_L04P_3 P10 IO3 IO_L05N_3LHCLK1 P13 LHCLK3 IO_L05P_3LHCLK0 P12 LHCLK3 IO_L06N_3IRDY2LHCLK3 P16 LHCLK3 IO_L06P_3LHCLK2 P15 LHCLK3 IO_L07N_3LHCLK5 P20 LHCLK3 IO_L07P_3LHCLK4 P18 LHCLK

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イプ

3 IO_L08N_3LHCLK7 P21 LHCLK3 IO_L08P_3TRDY2LHCLK6 P19 LHCLK3 IO_L09N_3 P25 IO3 IO_L09P_3 P24 IO3 IO_L10N_3 P29 IO3 IO_L10P_3 P27 IO3 IO_L11N_3 P30 IO3 IO_L11P_3 P28 IO3 IO_L12N_3 P32 IO3 IO_L12P_3 P31 IO3 IP_L13N_3VREF_3 P35 VREF3 IP_L13P_3 P33 INPUT3 VCCO_3 P14 VCCO3 VCCO_3 P23 VCCO

GND GND P9 GNDGND GND P17 GNDGND GND P26 GNDGND GND P34 GNDGND GND P56 GNDGND GND P65 GNDGND GND P81 GNDGND GND P89 GNDGND GND P100 GNDGND GND P106 GNDGND GND P118 GNDGND GND P128 GNDGND GND P137 GND

VCCAUX DONE P73 CONFIGVCCAUX PROG_B P144 CONFIGVCCAUX TCK P109 JTAGVCCAUX TDI P2 JTAGVCCAUX TDO P107 JTAGVCCAUX TMS P1 JTAGVCCAUX VCCAUX P36 VCCAUXVCCAUX VCCAUX P66 VCCAUXVCCAUX VCCAUX P108 VCCAUXVCCAUX VCCAUX P133 VCCAUXVCCINT VCCINT P22 VCCINTVCCINT VCCINT P52 VCCINTVCCINT VCCINT P94 VCCINTVCCINT VCCINT P122 VCCINT

表 66 Spartan-3A TQ144 のピン配置 ( 続き )バン ク ピン名 ピン タ イ プ

88 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 67 にTQ144 パッケージの 108 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で TQ144 パッケージが提供されているの

は XC3S50A デバイスのみです

表 67 TQ144 パッ ケージにおける XC3S50A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 27 14 1 1 3 8

右辺 1 25 11 0 4 2 8

下辺 2 30 2 0 21 1 6

左辺 3 26 15 1 0 2 8

計 108 42 2 26 8 30

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 89Product 製品仕様

ピン配置の説明R

TQ144 のフ ッ ト プ リ ン ト

ピン 1 は ザイ リ ンクスのロゴを図に示す向きにした場合 デバイスの左上にあ り ます

図 19 TQ144 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

PR

OG

_B

IO_L

12N

_0P

UD

C_B

IO_0

IO_L

12P

_0V

RE

F_0

IP_0

IO_L

11N

_0

IO_L

11P

_0

GN

D

VC

CO

_0

IO_L

10N

_0

IO_L

10P

_0

VC

CA

UX

IO_L

09N

_0G

CLK

11

IO_L

08N

_0G

CLK

9

IO_L

09P

_0G

CLK

10

IO_L

08P

_0G

CLK

8

GN

D

IO_L

07N

_0G

CLK

7

IO_L

06N

_0G

CLK

5

IO_L

07P

_0G

CLK

6

IO_L

06P

_0G

CLK

4

IP_0

VR

EF

_0

VC

CIN

T

IO_L

05N

_0

IO_L

05P

_0

VC

CO

_0

GN

D

IO_L

03N

_0

IO_L

04N

_0

IO_L

03P

_0

IO_L

04P

_0

IO_L

02N

_0

IO_L

02P

_0V

RE

F_0

IO_L

01N

_0

IO_L

01P

_0

TC

K

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

TMS 1 108 VCCAUXTDI 2 107 TDO

IO_L02P_3 3 X 106 GND

IO_L01P_3 4 105 IO_L11N_1

IO_L02N_3 5 104 IO_L10N_1

IO_L01N_3 6 103 IO_L11P_1

IO_L03P_3 7 102 IO_L10P_1

IO_L03N_3 8 101 IO_L09N_1

GND 9 100 GND

IO_L04P_3 10 99 IO_L09P_1

IO_L04N_3VREF_3 11 98 IO_L08N_1

IO_L05P_3LHCLK0 12 97 IP_1VREF_1

IO_L05N_3LHCLK1 13 96 IO_L08P_1

VCCO_3 14 95 VCCO_1

IO_L06P_3LHCLK2 15 94 VCCINT

IO_L06N_3LHCLK3 16 93 IO_L07N_1RHCLK7

GND 17 92 IO_L06N_1RHCLK5

IO_L07P_3LHCLK4 18 91 IO_L07P_1RHCLK6

IO_L08P_3LHCLK6 19 90 IO_L06P_1RHCLK4

IO_L07N_3LHCLK5 20 89 GND

IO_L08N_3LHCLK7 21 88 IO_L05N_1RHCLK3

VCCINT 22 87 IO_L05P_1RHCLK2

VCCO_3 23 86 VCCO_1

IO_L09P_3 24 85 IO_L04N_1RHCLK1

IO_L09N_3 25 84 IO_L03N_1

GND 26 83 IO_L04P_1RHCLK0

IO_L10P_3 27 82 IO_L03P_1

IO_L11P_3 28 81 GND

IO_L10N_3 29 80 IP_1VREF_1

IO_L11N_3 30 79 IO_1

IO_L12P_3 31 78 IO_L01N_1LDC2

IO_L12N_3 32 77 IO_L02N_1LDC0IP_L13P_3 33 76 IO_L01P_1HDC

GND 34 75 IO_L02P_1LDC1

IP_L13N_3VREF_3 35 74 SUSPENDVCCAUX 36 73 DONE

37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

IO_L

01P

_2M

1

IO_L

01N

_2M

0

IO_L

02P

_2M

2

VC

CO

_2

IO_L

02N

_2C

SO

_B

IO_L

03P

_2R

DW

R_B

IO_L

04P

_2V

S2

IO_L

03N

_2V

S1

IO_L

04N

_2V

S0

IO_L

05P

_2

IO_L

06P

_2

IO_L

05N

_2D

7

IO_L

06N

_2D

6

IO_L

07P

_2D

5

IO_L

07N

_2D

4

VC

CIN

T

IP_2

VR

EF

_2

IO_L

08P

_2G

CLK

14

IO_L

08N

_2G

CLK

15

GN

D

IO_L

09P

_2G

CLK

0

IO_L

10P

_2G

CLK

2

IO_L

09N

_2G

CLK

1

IO_L

10N

_2G

CLK

3

VC

CO

_2

IO_2

MO

SIC

SI_

B

IO_L

11P

_2A

WA

KE

IO_L

11N

_2D

OU

T

GN

D

VC

CA

UX

IO_L

12P

_2IN

IT_B

IO_L

12N

_2D

3

IO_L

13P

_2D

2

IO_L

14P

_2D

1

IO_L

13N

_2D

0D

INM

ISO

IO_L

14N

_2C

CLK

Ban

k 3

Ban

k 1

Bank 0

Bank 2

DS529-4_10_031207

42IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

8VREF ユーザー IO またはバン

クにおける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力8 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 4 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 13 GND グランド 4 VCCAUX 補助電源電圧

90 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 256 ボール Fine-pitch Thin BGA パッ ケージ

256 ボール Fine-pich Thin BGA パッ ケージの FT256 は 5 サイズ

すべての Spartan-3A FPGA をサポート しています XC3S200A とXC3S400A のフッ ト プリ ント は類似し ており XC3S700A と

XC3S1400A のフッ ト プリ ント は類似しており ます XC3S50A は

XC3S200AXC3S400A と 互換性があり ますが 51 個の未接続ボー

ルがあり ます XC3S200AXC3S400A と XC3S700AXC3S1400Aは類似していますが XC3S700A XC3S1400A には よ り 多く の

電源およびグランド ピンがあり ます

表 68 に XC3S50A XC3S200A および XC3S400A のすべて

のパッケージ ピンを示します すべてのパッケージ ピンをバン

ク番号および 大デバイスのピン名で分類して示します 差動

IO ペアとなるピンは並べて示します また 各ピンのピン番号

および前述したピン タイプも示します

グレーの行は XC3S50A XC3S200A および XC3S400A デバイス間においてピン配置が異なっているこ とを示します

XC3S50A には 51 個の未接続ボールがあ り 表 68 および図 20 では NC ( コネク ト なし ) 表 68 では黒いひし形 ( ) と して

示します 図 21 に XC3S200A と XC3S400A の共通フッ トプ

リ ン ト を示します

また 表 68 では XC3S50A および XC3S200AXC3S400A デバ

イスでピンの割り当てが異なる差動 IO ピン ペア (水色表示) も示しています詳細は111 ページの 「フッ トプ リ ン トの互換性」

を参照して ください

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FT256 パッケージにおけるXC3S50A FPGAフッ トプ リ ン トの互換性を表 73 に示します

XC3S50A は BPI コンフ ィギュレーシ ョ ン モードでは アドレ

ス出力ピンをサポート しません

表 69 に XC3S700A および XC3S1400A のすべてのパッケー

ジ ピンを示します これらは バンク番号とピン名で分類され

ています 差動 IO ピン ペアとなるピンは共に表示されていま

す また前述のとおり この表は各ピンおよびピン タイプのピ

ン番号も示しています 図 21 では XC3S200A および XC3S400A の共通フッ トプ リ ン ト を示します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザ

イ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400)

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 IO_L01N_0 C13 IO0 IO_L01P_0 IO_L01P_0 D13 IO0 IO_L02N_0 IO_L02N_0 B14 IO

0 IO_L02P_0VREF_0

IO_L02P_0VREF_0 B15 VREF

0 IO_L03N_0 IO_L03N_0 D11 IO0 IO_L03P_0 IO_L03P_0 C12 IO0 IO_L04N_0 IO_L04N_0 A13 IO0 IO_L04P_0 IO_L04P_0 A14 IO0 NC ( ) IO_L05N_0 A12 IO0 IP_0 IO_L05P_0 B12 IO

0 NC ( ) IO_L06N_0VREF_0 E10 VREF

0 NC ( ) IO_L06P_0 D10 IO0 IO_L07N_0 IO_L07N_0 A11 IO0 IO_L07P_0 IO_L07P_0 C11 IO0 IO_L08N_0 IO_L08N_0 A10 IO0 IO_L08P_0 IO_L08P_0 B10 IO

0 IO_L09N_0GCLK5

IO_L09N_0GCLK5 D9 GCLK

0 IO_L09P_0GCLK4

IO_L09P_0GCLK4 C10 GCLK

0 IO_L10N_0GCLK7

IO_L10N_0GCLK7 A9 GCLK

0 IO_L10P_0GCLK6

IO_L10P_0GCLK6 C9 GCLK

0 IO_L11N_0GCLK9

IO_L11N_0GCLK9 D8 GCLK

0 IO_L11P_0GCLK8

IO_L11P_0GCLK8 C8 GCLK

0 IO_L12N_0GCLK11

IO_L12N_0GCLK11 B8 GCLK

0 IO_L12P_0GCLK10

IO_L12P_0GCLK10 A8 GCLK

0 NC ( ) IO_L13N_0 C7 IO0 NC ( ) IO_L13P_0 A7 IO

0 NC ( ) IO_L14N_0VREF_0 E7 VREF

0 NC ( ) IO_L14P_0 F8 IO0 IO_L15N_0 IO_L15N_0 B6 IO0 IO_L15P_0 IO_L15P_0 A6 IO0 IO_L16N_0 IO_L16N_0 C6 IO0 IO_L16P_0 IO_L16P_0 D7 IO0 IO_L17N_0 IO_L17N_0 C5 IO0 IO_L17P_0 IO_L17P_0 A5 IO

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 91Product 製品仕様

ピン配置の説明R

0 IO_L18N_0 IO_L18N_0 B4 IO0 IO_L18P_0 IO_L18P_0 A4 IO0 IO_L19N_0 IO_L19N_0 B3 IO0 IO_L19P_0 IO_L19P_0 A3 IO

0 IO_L20N_0PUDC_B

IO_L20N_0PUDC_B D5 DUAL

0 IO_L20P_0VREF_0

IO_L20P_0VREF_0 C4 VREF

0 IP_0 IP_0 D6 INPUT0 IP_0 IP_0 D12 INPUT0 IP_0 IP_0 E6 INPUT0 IP_0 IP_0 F7 INPUT0 IP_0 IP_0 F9 INPUT0 IP_0 IP_0 F10 INPUT0 IP_0VREF_0 IP_0VREF_0 E9 VREF0 VCCO_0 VCCO_0 B5 VCCO0 VCCO_0 VCCO_0 B9 VCCO0 VCCO_0 VCCO_0 B13 VCCO0 VCCO_0 VCCO_0 E8 VCCO

1 IO_L01N_1LDC2

IO_L01N_1LDC2 N14 DUAL

1 IO_L01P_1HDC

IO_L01P_1HDC N13 DUAL

1 IO_L02N_1LDC0

IO_L02N_1LDC0 P15 DUAL

1 IO_L02P_1LDC1

IO_L02P_1LDC1 R15 DUAL

1 IO_L03N_1 IO_L03N_1A1 N16 DUAL1 IO_L03P_1 IO_L03P_1A0 P16 DUAL

1 NC ( ) IO_L05N_1VREF_1 M14 VREF

1 NC ( ) IO_L05P_1 M13 IO1 NC ( ) IO_L06N_1A3 K13 DUAL1 NC ( ) IO_L06P_1A2 L13 DUAL1 NC ( ) IO_L07N_1A5 M16 DUAL1 NC ( ) IO_L07P_1A4 M15 DUAL1 NC ( ) IO_L08N_1A7 L16 DUAL1 NC ( ) IO_L08P_1A6 L14 DUAL1 IO_L10N_1 IO_L10N_1A9 J13 DUAL1 IO_L10P_1 IO_L10P_1A8 J12 DUAL

1 IO_L11N_1RHCLK1

IO_L11N_1RHCLK1 K14 RHCLK

1 IO_L11P_1RHCLK0

IO_L11P_1RHCLK0 K15 RHCLK

1 IO_L12N_1TRDY1RHCLK3

IO_L12N_1TRDY1RHCLK3 J16 RHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

1 IO_L12P_1RHCLK2

IO_L12P_1RHCLK2 K16 RHCLK

1 IO_L14N_1RHCLK5

IO_L14N_1RHCLK5 H14 RHCLK

1 IO_L14P_1RHCLK4

IO_L14P_1RHCLK4 J14 RHCLK

1 IO_L15N_1RHCLK7

IO_L15N_1RHCLK7 H16 RHCLK

1 IO_L15P_1IRDY1RHCLK6

IO_L15P_1IRDY1RHCLK6 H15 RHCLK

1 NC ( ) IO_L16N_1A11 F16 DUAL1 NC ( ) IO_L16P_1A10 G16 DUAL1 NC ( ) IO_L17N_1A13 G14 DUAL1 NC ( ) IO_L17P_1A12 H13 DUAL1 NC ( ) IO_L18N_1A15 F15 DUAL1 NC ( ) IO_L18P_1A14 E16 DUAL1 NC ( ) IO_L19N_1A17 F14 DUAL1 NC ( ) IO_L19P_1A16 G13 DUAL1 IO_L20N_1 IO_L20N_1A19 F13 DUAL1 IO_L20P_1 IO_L20P_1A18 E14 DUAL1 IO_L22N_1 IO_L22N_1A21 D15 DUAL1 IO_L22P_1 IO_L22P_1A20 D16 DUAL1 IO_L23N_1 IO_L23N_1A23 D14 DUAL1 IO_L23P_1 IO_L23P_1A22 E13 DUAL1 IO_L24N_1 IO_L24N_1A25 C15 DUAL1 IO_L24P_1 IO_L24P_1A24 C16 DUAL

1 IP_L04N_1VREF_1

IP_L04N_1VREF_1 K12 VREF

1 IP_L04P_1 IP_L04P_1 K11 INPUT1 NC ( ) IP_L09N_1 J11 INPUT

1 NC ( ) IP_L09P_1VREF_1 J10 VREF

1 IP_L13N_1 IP_L13N_1 H11 INPUT1 IP_L13P_1 IP_L13P_1 H10 INPUT1 IP_L21N_1 IP_L21N_1 G11 INPUT

1 IP_L21P_1VREF_1

IP_L21P_1VREF_1 G12 VREF

1 IP_L25N_1 IP_L25N_1 F11 INPUT

1 IP_L25P_1VREF_1

IP_L25P_1VREF_1 F12 VREF

1 SUSPEND SUSPEND R16 PWRMGMT

1 VCCO_1 VCCO_1 E15 VCCO1 VCCO_1 VCCO_1 H12 VCCO1 VCCO_1 VCCO_1 J15 VCCO1 VCCO_1 VCCO_1 N15 VCCO2 IO_L01N_2M0 IO_L01N_2M0 P4 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

92 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L01P_2M1 IO_L01P_2M1 N4 DUAL

2 IO_L02N_2CSO_B

IO_L02N_2CSO_B T2 DUAL

2 IO_L02P_2M2 IO_L02P_2M2 R2 DUAL2 IO_L04P_2VS2 IO_L03N_2VS2 T3 DUAL

2 IO_L03P_2RDWR_B

IO_L03P_2RDWR_B R3 DUAL

2 IO_L04N_2VS0 IO_L04N_2VS0 P5 DUAL2 IO_L03N_2VS1 IO_L04P_2VS1 N6 DUAL2 IO_L06P_2 IO_L05N_2 R5 IO2 IO_L05P_2 IO_L05P_2 T4 IO2 IO_L06N_2D6 IO_L06N_2D6 T6 DUAL2 IO_L05N_2D7 IO_L06P_2D7 T5 DUAL2 NC ( ) IO_L07N_2 P6 IO2 NC ( ) IO_L07P_2 N7 IO2 IO_L08N_2D4 IO_L08N_2D4 N8 DUAL2 IO_L08P_2D5 IO_L08P_2D5 P7 DUAL

2 NC ( ) IO_L09N_2GCLK13 T7 GCLK

2 NC ( ) IO_L09P_2GCLK12 R7 GCLK

2 IO_L10N_2GCLK15

IO_L10N_2GCLK15 T8 GCLK

2 IO_L10P_2GCLK14

IO_L10P_2GCLK14 P8 GCLK

2 IO_L11N_2GCLK1

IO_L11N_2GCLK1 P9 GCLK

2 IO_L11P_2GCLK0

IO_L11P_2GCLK0 N9 GCLK

2 IO_L12N_2GCLK3

IO_L12N_2GCLK3 T9 GCLK

2 IO_L12P_2GCLK2

IO_L12P_2GCLK2 R9 GCLK

2 NC ( ) IO_L13N_2 M10 IO2 NC ( ) IO_L13P_2 N10 IO

2 IO_L14P_2MOSICSI_B

IO_L14N_2MOSICSI_B P10 DUAL

2 IO_L14N_2 IO_L14P_2 T10 IO

2 IO_L15N_2DOUT

IO_L15N_2DOUT R11 DUAL

2 IO_L15P_2AWAKE

IO_L15P_2AWAKE T11 PWR

MGMT2 IO_L16N_2 IO_L16N_2 N11 IO2 IO_L16P_2 IO_L16P_2 P11 IO2 IO_L17N_2D3 IO_L17N_2D3 P12 DUAL

2 IO_L17P_2INIT_B

IO_L17P_2INIT_B T12 DUAL

2 IO_L20P_2D1 IO_L18N_2D1 R13 DUAL

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L18P_2D2 IO_L18P_2D2 T13 DUAL2 NC ( ) IO_L19N_2 P13 IO2 NC ( ) IO_L19P_2 N12 IO

2 IO_L20N_2CCLK

IO_L20N_2CCLK R14 DUAL

2 IO_L18N_2D0DINMISO

IO_L20P_2D0DINMISO T14 DUAL

2 IP_2 IP_2 L7 INPUT2 IP_2 IP_2 L8 INPUT2 IP_2VREF_2 IP_2VREF_2 L9 VREF2 IP_2VREF_2 IP_2VREF_2 L10 VREF2 IP_2VREF_2 IP_2VREF_2 M7 VREF2 IP_2VREF_2 IP_2VREF_2 M8 VREF2 IP_2VREF_2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 IP_2VREF_2 N5 VREF2 VCCO_2 VCCO_2 M9 VCCO2 VCCO_2 VCCO_2 R4 VCCO2 VCCO_2 VCCO_2 R8 VCCO2 VCCO_2 VCCO_2 R12 VCCO3 IO_L01N_3 IO_L01N_3 C1 IO3 IO_L01P_3 IO_L01P_3 C2 IO3 IO_L02N_3 IO_L02N_3 D3 IO3 IO_L02P_3 IO_L02P_3 D4 IO3 IO_L03N_3 IO_L03N_3 E1 IO3 IO_L03P_3 IO_L03P_3 D1 IO3 NC ( ) IO_L05N_3 E2 IO3 NC ( ) IO_L05P_3 E3 IO3 NC ( ) IO_L07N_3 G4 IO3 NC ( ) IO_L07P_3 F3 IO

3 IO_L08N_3VREF_3

IO_L08N_3VREF_3 G1 VREF

3 IO_L08P_3 IO_L08P_3 F1 IO3 NC ( ) IO_L09N_3 H4 IO3 NC ( ) IO_L09P_3 G3 IO3 NC ( ) IO_L10N_3 H5 IO3 NC ( ) IO_L10P_3 H6 IO

3 IO_L11N_3LHCLK1

IO_L11N_3LHCLK1 H1 LHCLK

3 IO_L11P_3LHCLK0

IO_L11P_3LHCLK0 G2 LHCLK

3 IO_L12N_3IRDY2LHCLK3

IO_L12N_3IRDY2LHCLK3 J3 LHCLK

3 IO_L12P_3LHCLK2

IO_L12P_3LHCLK2 H3 LHCLK

3 IO_L14N_3LHCLK5

IO_L14N_3LHCLK5 J1 LHCLK

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 93Product 製品仕様

ピン配置の説明R

3 IO_L14P_3LHCLK4

IO_L14P_3LHCLK4 J2 LHCLK

3 IO_L15N_3LHCLK7

IO_L15N_3LHCLK7 K1 LHCLK

3 IO_L15P_3TRDY2LHCLK6

IO_L15P_3TRDY2LHCLK6 K3 LHCLK

3 NC ( ) IO_L16N_3 L2 IO

3 NC ( ) IO_L16P_3VREF_3 L1 VREF

3 NC ( ) IO_L17N_3 J6 IO3 NC ( ) IO_L17P_3 J4 IO3 NC ( ) IO_L18N_3 L3 IO3 NC ( ) IO_L18P_3 K4 IO3 NC ( ) IO_L19N_3 L4 IO3 NC ( ) IO_L19P_3 M3 IO3 IO_L20N_3 IO_L20N_3 N1 IO3 IO_L20P_3 IO_L20P_3 M1 IO3 IO_L22N_3 IO_L22N_3 P1 IO3 IO_L22P_3 IO_L22P_3 N2 IO3 IO_L23N_3 IO_L23N_3 P2 IO3 IO_L23P_3 IO_L23P_3 R1 IO3 IO_L24N_3 IO_L24N_3 M4 IO3 IO_L24P_3 IO_L24P_3 N3 IO

3 IP_L04N_3VREF_3

IP_L04N_3VREF_3 F4 VREF

3 IP_L04P_3 IP_L04P_3 E4 INPUT

3 NC ( ) IP_L06N_3VREF_3 G5 VREF

3 NC ( ) IP_L06P_3 G6 INPUT3 IP_L13N_3 IP_L13N_3 J7 INPUT3 IP_L13P_3 IP_L13P_3 H7 INPUT3 IP_L21N_3 IP_L21N_3 K6 INPUT3 IP_L21P_3 IP_L21P_3 K5 INPUT

3 IP_L25N_3VREF_3

IP_L25N_3VREF_3 L6 VREF

3 IP_L25P_3 IP_L25P_3 L5 INPUT3 VCCO_3 VCCO_3 D2 VCCO3 VCCO_3 VCCO_3 H2 VCCO3 VCCO_3 VCCO_3 J5 VCCO3 VCCO_3 VCCO_3 M2 VCCO

GND GND GND A1 GNDGND GND GND A16 GNDGND GND GND B7 GNDGND GND GND B11 GNDGND GND GND C3 GNDGND GND GND C14 GND

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND GND E5 GNDGND GND GND E12 GNDGND GND GND F2 GNDGND GND GND F6 GNDGND GND GND G8 GNDGND GND GND G10 GNDGND GND GND G15 GNDGND GND GND H9 GNDGND GND GND J8 GNDGND GND GND K2 GNDGND GND GND K7 GNDGND GND GND K9 GNDGND GND GND L11 GNDGND GND GND L15 GNDGND GND GND M5 GNDGND GND GND M12 GNDGND GND GND P3 GNDGND GND GND P14 GNDGND GND GND R6 GNDGND GND GND R10 GNDGND GND GND T1 GNDGND GND GND T16 GNDVCCAUX DONE DONE T15 CONFIG

VCCAUX PROG_B PROG_B A2 CONFIG

VCCAUX TCK TCK A15 JTAG

VCCAUX TDI TDI B1 JTAG

VCCAUX TDO TDO B16 JTAG

VCCAUX TMS TMS B2 JTAG

VCCAUX VCCAUX VCCAUX E11 VCCAU

XVCCAUX VCCAUX VCCAUX F5 VCCAU

XVCCAUX VCCAUX VCCAUX L12 VCCAU

XVCCAUX VCCAUX VCCAUX M6 VCCAU

XVCCI

NT VCCINT VCCINT G7 VCCINT

VCCINT VCCINT VCCINT G9 VCCINT

VCCINT VCCINT VCCINT H8 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

94 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

VCCINT VCCINT VCCINT J9 VCCINT

VCCINT VCCINT VCCINT K8 VCCINT

VCCINT VCCINT VCCINT K10 VCCINT

表 68 Spartan-3A FT256 のピン配置 (XC3S50A XC3S200A XC3S400) ( 続き )

バンク XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A)

バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

0 IO_L01N_0 C13 IO 00 IO_L01P_0 D13 IO 00 IO_L02N_0 B14 IO 00 IO_L02P_0VREF_0 B15 VREF 00 IO_L03N_0 D12 IO 00 IO_L03P_0 C12 IO 00 IO_L04N_0 A13 IO 00 IO_L04P_0 A14 IO 00 IO_L05N_0 A12 IO 00 IO_L05P_0 B12 IO 00 IO_L06N_0VREF_0 D10 VREF 00 IO_L06P_0 D11 IO 00 IO_L07N_0 A11 IO 00 IO_L07P_0 C11 IO 00 IO_L08N_0 A10 IO 00 IO_L08P_0 B10 IO 00 IO_L09N_0GCLK5 D9 GCLK 00 IO_L09P_0GCLK4 C10 GCLK 00 IO_L10N_0GCLK7 A9 GCLK 00 IO_L10P_0GCLK6 C9 GCLK 00 IO_L11N_0GCLK9 D8 GCLK 00 IO_L11P_0GCLK8 C8 GCLK 00 IO_L12N_0GCLK11 B8 GCLK 00 IO_L12P_0GCLK10 A8 GCLK 00 IO_L13N_0 C7 IO 00 IO_L13P_0 A7 IO 00 IO_L14N_0VREF_0 E7 VREF 00 IO_L14P_0 E9 IO 00 IO_L15N_0 B6 IO 00 IO_L15P_0 A6 IO 00 IO_L16N_0 C6 IO 00 IO_L16P_0 D7 IO 0

0 IO_L17N_0 C5 IO 00 IO_L17P_0 A5 IO 00 IO_L18N_0 B4 IO 00 IO_L18P_0 A4 IO 00 IO_L19N_0 B3 IO 00 IO_L19P_0 A3 IO 00 IO_L20N_0PUDC_B D5 DUAL 00 IO_L20P_0VREF_0 C4 VREF 00 IP_0 E6 INPUT 00 TCK A15 JTAG 00 VCCO_0 B13 VCCO 00 VCCO_0 B5 VCCO 00 VCCO_0 B9 VCCO 00 VCCO_0 E8 VCCO 01 IO_L01N_1LDC2 N14 DUAL 11 IO_L01P_1HDC N13 DUAL 11 IO_L02N_1LDC0 P15 DUAL 11 IO_L02P_1LDC1 R15 DUAL 11 IO_L03N_1A1 N16 DUAL 11 IO_L03P_1A0 P16 DUAL 11 IO_L06N_1A3 K13 DUAL 11 IO_L06P_1A2 L13 DUAL 11 IO_L07N_1A5 M16 DUAL 11 IO_L07P_1A4 M15 DUAL 11 IO_L08N_1A7 L16 DUAL 11 IO_L08P_1A6 L14 DUAL 11 IO_L10N_1A9 J13 DUAL 11 IO_L10P_1A8 J12 DUAL 11 IO_L11N_1RHCLK1 K14 RHCLK 11 IO_L11P_1RHCLK0 K15 RHCLK 1

1 IO_L12N_1TRDY1RHCLK3 J16 RHCLK 1

1 IO_L12P_1RHCLK2 K16 RHCLK 1

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 95Product 製品仕様

ピン配置の説明R

1 IO_L15N_1RHCLK7 H16 RHCLK 1

1 IO_L15P_1IRDY1RHCLK6 H15 RHCLK 1

1 IO_L16N_1A11 F16 DUAL 11 IO_L16P_1A10 G16 DUAL 11 IO_L17N_1A13 G14 DUAL 11 IO_L17P_1A12 H13 DUAL 11 IO_L18N_1A15 F15 DUAL 11 IO_L18P_1A14 E16 DUAL 11 IO_L19N_1A17 F14 DUAL 11 IO_L19P_1A16 G13 DUAL 11 IO_L20N_1A19 F13 DUAL 11 IO_L20P_1A18 E14 DUAL 11 IO_L22N_1A21 D15 DUAL 11 IO_L22P_1A20 D16 DUAL 11 IO_L23N_1A23 D14 DUAL 11 IO_L23P_1A22 E13 DUAL 11 IO_L24N_1A25 C15 DUAL 11 IO_L24P_1A24 C16 DUAL 11 IP_1VREF_1 H12 VREF 11 IP_1VREF_1 J14 VREF 11 IP_1VREF_1 M13 VREF 11 IP_1VREF_1 M14 VREF 1

1 SUSPEND R16 PWRMGT 1

1 TDO B16 JTAG 11 VCCO_1 E15 VCCO 11 VCCO_1 J15 VCCO 11 VCCO_1 N15 VCCO 12 IO_L01N_2M0 P4 DUAL 22 IO_L01P_2M1 N4 DUAL 22 IO_L02N_2CSO_B T2 DUAL 22 IO_L02P_2M2 R2 DUAL 22 IO_L03N_2VS2 T3 DUAL 2

2 IO_L03P_2RDWR_B R3 DUAL 2

2 IO_L04N_2VS0 P5 DUAL 22 IO_L04P_2VS1 N6 DUAL 22 IO_L05N_2 R5 IO 22 IO_L05P_2 T4 IO 22 IO_L06N_2D6 T6 DUAL 22 IO_L06P_2D7 T5 DUAL 22 IO_L08N_2D4 N8 DUAL 22 IO_L08P_2D5 P7 DUAL 2

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

2 IO_L09N_2GCLK13 T7 GCLK 22 IO_L09P_2GCLK12 R7 GCLK 22 IO_L10N_2GCLK15 T8 GCLK 22 IO_L10P_2GCLK14 P8 GCLK 22 IO_L11N_2GCLK1 P9 GCLK 22 IO_L11P_2GCLK0 N9 GCLK 22 IO_L12N_2GCLK3 T9 GCLK 22 IO_L12P_2GCLK2 R9 GCLK 2

2 IO_L14N_2MOSICSI_B P10 DUAL 2

2 IO_L14P_2 T10 IO 22 IO_L15N_2DOUT R11 DUAL 2

2 IO_L15P_2AWAKE T11 PWRMGT 2

2 IO_L16N_2 N11 IO 22 IO_L16P_2 P11 IO 22 IO_L17N_2D3 P12 DUAL 22 IO_L17P_2INIT_B T12 DUAL 22 IO_L18N_2D1 R13 DUAL 22 IO_L18P_2D2 T13 DUAL 22 IO_L19N_2 P13 IO 22 IO_L19P_2 N12 IO 22 IO_L20N_2CCLK R14 DUAL 2

2 IO_L20P_2D0DINMISO T14 DUAL 2

2 IP_2VREF_2 M11 VREF 22 IP_2VREF_2 M7 VREF 22 IP_2VREF_2 M9 VREF 22 IP_2VREF_2 N5 VREF 22 IP_2VREF_2 P6 VREF 22 VCCO_2 R12 VCCO 22 VCCO_2 R4 VCCO 22 VCCO_2 R8 VCCO 23 IO_L01N_3 C1 IO 33 IO_L01P_3 C2 IO 33 IO_L02N_3 D3 IO 33 IO_L02P_3 D4 IO 33 IO_L03N_3 E1 IO 33 IO_L03P_3 D1 IO 33 IO_L04N_3 F4 IO 33 IO_L04P_3 E4 IO 33 IO_L05N_3 E2 IO 33 IO_L05P_3 E3 IO 33 IO_L07N_3 G3 IO 3

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

96 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L07P_3 F3 IO 33 IO_L08N_3VREF_3 G1 VREF 33 IO_L08P_3 F1 IO 33 IO_L11N_3LHCLK1 H1 LHCLK 33 IO_L11P_3LHCLK0 G2 LHCLK 3

3 IO_L12N_3IRDY2LHCLK3 J3 LHCLK 3

3 IO_L12P_3LHCLK2 H3 LHCLK 33 IO_L14N_3LHCLK5 J1 LHCLK 33 IO_L14P_3LHCLK4 J2 LHCLK 33 IO_L15N_3LHCLK7 K1 LHCLK 3

3 IO_L15P_3TRDY2LHCLK6 K3 LHCLK 3

3 IO_L16N_3 L2 IO 33 IO_L16P_3VREF_3 L1 VREF 33 IO_L18N_3 L3 IO 33 IO_L18P_3 K4 IO 33 IO_L19N_3 L4 IO 33 IO_L19P_3 M3 IO 33 IO_L20N_3 N1 IO 33 IO_L20P_3 M1 IO 33 IO_L22N_3 P1 IO 33 IO_L22P_3VREF_3 N2 VREF 33 IO_L23N_3 P2 IO 33 IO_L23P_3 R1 IO 33 IO_L24N_3 M4 IO 33 IO_L24P_3 N3 IO 33 IP_3 J4 INPUT 33 IP_3VREF_3 G4 VREF 33 IP_3VREF_3 J5 VREF 33 TDI B1 JTAG 33 TMS B2 JTAG 33 VCCO_3 D2 VCCO 33 VCCO_3 H2 VCCO 33 VCCO_3 M2 VCCO 3

GND GND A1 GND GNDGND GND A16 GND GNDGND GND B11 GND GNDGND GND B7 GND GNDGND GND C14 GND GNDGND GND C3 GND GNDGND GND E10 GND GNDGND GND E12 GND GNDGND GND E5 GND GND

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

GND GND F11 GND GNDGND GND F2 GND GNDGND GND F6 GND GNDGND GND F7 GND GNDGND GND F8 GND GNDGND GND F9 GND GNDGND GND G10 GND GNDGND GND G12 GND GNDGND GND G15 GND GNDGND GND G5 GND GNDGND GND G6 GND GNDGND GND G8 GND GNDGND GND H11 GND GNDGND GND H5 GND GNDGND GND H7 GND GNDGND GND H9 GND GNDGND GND J10 GND GNDGND GND J6 GND GNDGND GND J8 GND GNDGND GND K11 GND GNDGND GND K12 GND GNDGND GND K2 GND GNDGND GND K5 GND GNDGND GND K7 GND GNDGND GND K9 GND GNDGND GND L10 GND GNDGND GND L11 GND GNDGND GND L15 GND GNDGND GND L6 GND GNDGND GND L8 GND GNDGND GND M12 GND GNDGND GND M5 GND GNDGND GND M8 GND GNDGND GND N10 GND GNDGND GND N7 GND GNDGND GND P14 GND GNDGND GND P3 GND GNDGND GND R10 GND GNDGND GND R6 GND GNDGND GND T1 GND GNDGND GND T16 GND GNDVCCAUX DONE T15 CONFIG VCCA

UX

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 97Product 製品仕様

ピン配置の説明R

VCCAUX PROG_B A2 CONFIG VCCA

UXVCCAUX VCCAUX D6 VCCAUX VCCA

UXVCCAUX VCCAUX E11 VCCAUX VCCA

UXVCCAUX VCCAUX F12 VCCAUX VCCA

UXVCCAUX VCCAUX F5 VCCAUX VCCA

UXVCCAUX VCCAUX H14 VCCAUX VCCA

UXVCCAUX VCCAUX H4 VCCAUX VCCA

UXVCCAUX VCCAUX L12 VCCAUX VCCA

UXVCCAUX VCCAUX L5 VCCAUX VCCA

UXVCCAUX VCCAUX M10 VCCAUX VCCA

UXVCCAUX VCCAUX M6 VCCAUX VCCA

UXVCCI

NT VCCINT F10 VCCINT VCCINT

VCCINT VCCINT G11 VCCINT VCCI

NTVCCI

NT VCCINT G7 VCCINT VCCINT

VCCINT VCCINT G9 VCCINT VCCI

NTVCCI

NT VCCINT H10 VCCINT VCCINT

VCCINT VCCINT H6 VCCINT VCCI

NTVCCI

NT VCCINT H8 VCCINT VCCINT

VCCINT VCCINT J11 VCCINT VCCI

NTVCCI

NT VCCINT J7 VCCINT VCCINT

VCCINT VCCINT J9 VCCINT VCCI

NTVCCI

NT VCCINT K10 VCCINT VCCINT

VCCINT VCCINT K6 VCCINT VCCI

NTVCCI

NT VCCINT K8 VCCINT VCCINT

VCCINT VCCINT L7 VCCINT VCCI

NTVCCI

NT VCCINT L9 VCCINT VCCINT

表 69 Spartan-3A FT256 のピン配置 (XC3S700A

XC3S1400A) ( 続き )バンク

XC3S50A XC3S200A XC3S400A

FT256 ボール

タ イプ

98 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 70 表 71 および 表 72 に FT256 パッ ケージのユーザー

IO ピンが 4 つの IO バンク にどのよ う に分配さ れているかを

示します AWAKE ピンは 汎用 IO と して使用できます

FT256 パッ ケージの XC3S50A デバイ ス には 51 個の未接続

ボールがあり NC と して表示します また こ れら のピンを

図 20 にも 示します

表 70 FT256 パッ ケージにおける XC3S50A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 40 21 7 1 3 8

右辺 1 32 12 5 4 3 8

下辺 2 40 5 2 21 6 6

左辺 3 32 15 6 0 3 8

計 144 53 20 26 15 30

表 71 FT256 パッ ケージにおける XC3S200A および XC3S400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 47 27 6 1 5 8

右辺 1 50 1 6 30 5 8

下辺 2 48 11 2 21 6 8

左辺 3 50 30 7 0 5 8

計 195 69 21 52 21 32

表 72 FT256 パッ ケージにおける XC3S700A および XC3S1400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 41 27 1 1 4 8

右辺 1 40 0 0 30 4 6

下辺 2 41 7 0 21 5 8

左辺 3 39 25 1 0 5 8

計 195 69 21 52 21 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 99Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

XC3S50A の未接続ボール

表 73 に XC3S50A および XC3S200A あるいは XC3S400A デバイ ス 間でのフ ッ ト プリ ン ト およ び機能の相違を示し ま す

FT256 パッ ケージのこれらのデバイス間で移行する際に注意が必

要です XC3S200A およ び XC3S400A のピン配置は同一です

XC3S50A のピン配置は互換性があり ますが 52 個のボールが異

なり ます XC3S50A から XC3S200A または XC3S400A へのデ

ザイン移行は簡単です差動 IO を使用する場合は表 77 を参照

してく ださい BPI コンフィ ギュレーショ ン モード (パラレル フラッ シュ ) を使用する場合は 表 78 を参照してく ださい

XC3S50A 差動 IO の配置の違い

また 表 74 に示すよ うに XC3S50A FPGA のいくつかの差動 IO は XC3S200A または XC3S400A FPGA における対応ペアとは配置が異なり ます異なるペアはすべて IO バンク 2 の中にあ り ます 各ペアの N 側を影付き表示します

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

A7 0 NC rarr IOA12 0 NC rarr IOB12 0 INPUT rarr IOC7 0 NC rarr IO

D10 0 NC rarr IOE2 3 NC rarr IOE3 3 NC rarr IOE7 0 NC rarr IO

E10 0 NC rarr IOE16 1 NC rarr IOF3 3 NC rarr IOF8 0 NC rarr IOF14 1 NC rarr IOF15 1 NC rarr IOF16 1 NC rarr IOG3 3 NC rarr IOG4 3 NC rarr IOG5 3 NC rarr INPUTG6 3 NC rarr INPUT

G13 1 NC rarr IOG14 1 NC rarr IOG16 1 NC rarr IOH4 3 NC rarr IOH5 3 NC rarr IOH6 3 NC rarr IO

H13 1 NC rarr IOJ4 3 NC rarr IOJ6 3 NC rarr IOJ10 1 NC rarr INPUTJ11 1 NC rarr INPUT

K4 3 NC rarr IOK13 1 NC rarr IOL1 3 NC rarr IOL2 3 NC rarr IOL3 3 NC rarr IOL4 3 NC rarr IO

L13 1 NC rarr IOL14 1 NC rarr IOL16 1 NC rarr IOM3 3 NC rarr IO

M10 2 NC rarr IOM13 1 NC rarr IOM14 1 NC rarr IOM15 1 NC rarr IOM16 1 NC rarr ION7 2 NC rarr IO

N10 2 NC rarr ION12 2 NC rarr IOP6 2 NC rarr IO

P13 2 NC rarr IOR7 2 NC rarr IOT7 2 NC rarr IO

相違のあるピンの数 52記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

表 74 FT256 での差動 IO の違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

T3

2

IO_L04P_2VS2 IO_L03N_2VS2N6 IO_L03N_2VS1 IO_L04P_2VS1R5 IO_L06P_2 IO_L05N_2T5 IO_L05N_2D7 IO_L06P_2D7

R13 IO_L20P_2 IO_L18N_2T14 IO_L18N_2 IO_L20P_2

表 73 FT256 XC3S50A フ ッ ト プ リ ン ト の互換性 ( 続き )

FT256 ボール

バン ク XC3S50A のタ イ プ

移行XC3S200AXC3S400A の

タ イ プ

100 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

XC3S50A には BPI モー ド ア ド レス出力がない

XC3S50A FPGA は コンフィ ギュレーショ ン中に BPI モード のアド レス ピンを生成しません 表 75 に こ れらの違いの詳細を示します

表 75 XC3S50A BPI フ ァ ン ク シ ョ ンの違い

FT256 ボール

バン ク XC3S50A XC3S200AXC3S400A

N16

1

IO_L03N_1 IO_L03N_1A1

P16 IO_L03P_1 IO_L03P_1A0

J13 IO_L10N_1 IO_L10N_1A9

J12 IO_L10P_1 IO_L10P_1A8

F13 IO_L20N_1 IO_L20N_1A19

E14 IO_L20P_1 IO_L20P_1A18

D15 IO_L22N_1 IO_L22N_1A21

D16 IO_L22P_1 IO_L22P_1A20

D14 IO_L23N_1 IO_L23N_1A23

E13 IO_L23P_1 IO_L23P_1A22

C15 IO_L24N_1 IO_L24N_1A25

C16 IO_L24P_1 IO_L24P_1A24

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 101Product 製品仕様

ピン配置の説明R

XC3S200AXC3S400A および XC3S700AXC3S1400A の違い

XC3S700A と XC3S1400A FPGA は XC3S200A と XC3S400A よ り も電源およびグランド ピンが多く割り当てられています 表 76 では これらの比較をすべて示しています すべてのコンフ ィギュレーシ ョ ン専用ピンおよび多目的ピンは同じ位置にあ り ます

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

F8 0 IO_L14P_0 IO GND GNDD11 0 IO_L03N_0 IO IO_L06P_0 IO

D10 0 IO_L06P_0 IO IO_L06N_0VREF_0 VREF

F7 0 IP_0 INPUT GND GNDF9 0 IP_0 INPUT GND GND

D12 0 IP_0 INPUT IO_L03N_0 IO

E9 0 IP_0VREF_0 INPUT IO_L14P_0 IO

D6 0 IP_0 INPUT VCCAUX VCCAUXF10 0 IP_0 INPUT VCCINT VCCINT

E10 0 IO_L06N_0VREF_0 VREF GND GND

M13 1 IO_L05P_1 IO IP_1VREF_1 VREF

F11 1 IP_L25N_1 INPUT GND GNDH11 1 IP_L13N_1 INPUT GND GNDK11 1 IP_L04P_1 INPUT GND GNDG11 1 IP_L21N_1 INPUT VCCINT VCCINTH10 1 IP_L13P_1 INPUT VCCINT VCCINTJ11 1 IP_L09N_1 INPUT VCCINT VCCINT

H14 1 IO_L14N_1RHCLK5 RHCLK VCCAUX VCCAUX

J14 1 IO_L14P_1RHCLK4 RHCLK IP_1

VREF_1 VREF

H12 1 VCCO_1 VCCO IP_1VREF_1 VREF

G12 1 IP_L21P_1VREF_1 VREF GND GND

J10 1 IP_L09P_1VREF_1 VREF GND GND

K12 1 IP_L04N_1VREF_1 VREF GND GND

F12 1 IP_L25P_1VREF_1 VREF VCCAUX VCCAUX

M14 1 IO_L05N_1VREF_1 VREF IP_1

VREF_1 VREF

N7 2 IO_L07P_2 IO GND GNDN10 2 IO_L13P_2 IO GND GNDM10 2 IO_L13N_2 IO VCCAUX VCCAUX

P6 2 IO_L07N_2 IO IP_2VREF_2 VREF

L8 2 IP_2 INPUT GND GNDL7 2 IP_2 INPUT VCCINT VCCINT

M9 2 VCCO_2 VCCO IP_2VREF_2 VREF

L10 2 IP_2VREF_2 VREF GND GND

M8 2 IP_2VREF_2 VREF GND GND

L9 2 IP_2VREF_2 VREF VCCINT VCCINT

H5 3 IO_L10N_3 IO GND GNDJ6 3 IO_L17N_3 IO GND GNDG3 3 IO_L09P_3 IO IO_L07N_3 IOJ4 3 IO_L17P_3 IO IP_3 IPH4 3 IO_L09N_3 IO VCCAUX VCCAUXH6 3 IO_L10P_3 IO VCCINT VCCINT

N2 3 IO_L22P_3 IO IO_L22P_3VREF_3 VREF

G4 3 IO_L07N_3 IO IP_3VREF_3 VREF

G6 3 IP_L06P_3 INPUT GND GNDH7 3 IP_L13P_3 INPUT GND GNDK5 3 IP_L21P_3 INPUT GND GNDE4 3 IP_L04P_3 INPUT IO_L04P_3 IOL5 3 IP_L25P_3 INPUT VCCAUX VCCAUXJ7 3 IP_L13N_3 INPUT VCCINT VCCINTK6 3 IP_L21N_3 INPUT VCCINT VCCINT

J5 3 VCCO_3 VCCO IP_3VREF_3 VREF

G5 3 IP_L06N_3VREF_3 VREF GND GND

L6 3 IP_L25N_3VREF_3 VREF GND GND

F4 3 IP_L04N_3VREF_3 VREF IO_L04N_3 IO

表 76 XC3S200AXC3S400A および

XC3S700AXC3S1400A の違い ( 続き )

FT256 ボー

ルバンク

XC3S200A XC3S400A

XC3S700A XC3S1400A

ピン名 タ イプ ピン名 タイプ

102 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S50A)

図 20 XC3S50A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )DS529-4_09_012407

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0NC

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

NC IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND INPUT VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

NCIO

L11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GND IOL24N_1

IOL24P_1

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

NC IOL03N_0

INPUT IOL01P_0

IOL23N_1

IOL22N_1

IOL22P_1

E IOL03N_3

NC NC INPUTL04P_3

GND INPUT NC VCCO_0INPUTVREF_0

NC VCCAUX GND IOL23P_1

IOL20P_1

VCCO_1 NC

F IOL08P_3

GND NCINPUTL04N_3VREF_3

VCCAUX GND INPUT NC INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

NC NC NC

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

NC NC NC NC VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

NC NC GND NC

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

NC NC NC INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1 NCIO

L14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

NC VCCO_3 NC INPUTL13N_3

GND VCCINT NC NC IOL10P_1

IOL10N_1

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

NC INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

NCIO

L11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

L NC NC NC NC INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUX NC NC GND NC

M IOL20P_3

VCCO_3 NC IOL24N_3

GND VCCAUXINPUTVREF_2

INPUTVREF_2

VCCO_2 NC INPUTVREF_2

GND NC NC NC NC

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL03N_2

VS1NC

IOL08N_2

D4

IOL11P_2GCLK0

NC IOL16N_2

NCIO

L01P_1HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0NC

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14P_2MOSICSI_B

IOL16P_2

IOL17N_2

D3NC GND

IOL02N_1LDC0

IOL03P_1

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL06P_2

GND NC VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L20P_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL04P_2

VS2

IOL05P_2

IOL05N_2

D7

IOL06N_2

D6NC

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14N_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL18N_2

D0DINMISO

DONE GND

Ban

k 3

Bank 0

Ban

k 1

Bank 2

(Differential Outputs)(Differential Outputs)

(Differential Outputs)(Differential Outputs)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

(Hig

h O

utp

ut

Dri

ve)

53IO 制限のない汎用ユーザー IO ピン 26

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピンコンフ ィギュレーシ ョ ン後はユーザー IO と して使用可能

15VREF ユーザー IO またはバン

クにおける参照電圧入力

20 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

51 NC 未接続ピン (XC3S50A のみ)

28 GND グランド 4 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 103Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S200A XC3S400A)

図 21 XC3S200A および XC3S400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A GNDPROG_B IO

L19P_0IO

L18P_0IO

L17P_0IO

L15P_0IO

L13P_0

IOL12P_0GCLK10

IOL10N_0GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0

TCK GND

B TDI TMS IOL19N_0

IOL18N_0

VCCO_0IO

L15N_0GND

IOL12N_0GCLK11

VCCO_0IO

L08P_0GND IO

L05P_0VCCO_0

IOL02N_0

IOL02P_0VREF_0

TDO

C IOL01N_3

IOL01P_3

GNDIO

L20P_0VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0GCLK8

IOL10P_0GCLK6

IOL09P_0GCLK4

IOL07P_0

IOL03P_0

IOL01N_0

GNDIO

L24N_1A25

IOL24P_1

A24

D IOL03P_3

VCCO_3IO

L02N_3IO

L02P_3

IOL20N_0

PUDC_BINPUT IO

L16P_0

IOL11N_0GCLK9

IOL09N_0GCLK5

IOL06P_0

IOL03N_0

INPUT IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

E IOL03N_3

IOL05N_3

IOL05P_3

INPUTL04P_3

GND INPUTIO

L14N_0VREF_0

VCCO_0INPUTVREF_0

IOL06N_0VREF_0

VCCAUX GNDIO

L23P_1A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

F IOL08P_3

GND IOL07P_3

INPUTL04N_3VREF_3

VCCAUX GND INPUT IOL14P_0

INPUT INPUT INPUTL25N_1

INPUTL25P_1VREF_1

IOL20N_1

A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

GIO

L08N_3VREF_3

IOL11P_3LHCLK0

IOL09P_3

IOL07N_3

INPUTL06N_3VREF_3

INPUTL06P_3

VCCINT GND VCCINT GND INPUTL21N_1

INPUTL21P_1VREF_1

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

HIO

L11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

IOL09N_3

IOL10N_3

IOL10P_3

INPUTL13P_3

VCCINT GND INPUTL13P_1

INPUTL13N_1

VCCO_1IO

L17P_1A12

IOL14N_1RHCLK5

IOL15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

JIO

L14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

IOL17P_3

VCCO_3IO

L17N_3INPUTL13N_3

GND VCCINTINPUTL09P_1VREF_1

INPUTL09N_1

IOL10P_1

A8

IOL10N_1

A9

IOL14P_1RHCLK4

VCCO_1

IOL12N_1TRDY1

RHCLK3

KIO

L15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3

INPUTL21P_3

INPUTL21N_3

GND VCCINT GND VCCINT INPUTL04P_1

INPUTL04N_1VREF_1

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

LIO

L16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3

INPUTL25P_3

INPUTL25N_3VREF_3

INPUT INPUT INPUTVREF_2

INPUTVREF_2

GND VCCAUXIO

L06P_1A2

IOL08P_1

A6GND

IOL08N_1

A7

M IOL20P_3

VCCO_3IO

L19P_3IO

L24N_3GND VCCAUX

INPUTVREF_2

INPUTVREF_2

VCCO_2IO

L13N_2INPUTVREF_2

GND IOL05P_1

IOL05N_1VREF_1

IOL07P_1

A4

IOL07N_1

A5

N IOL20N_3

IOL22P_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1

IOL07P_2

IOL08N_2

D4

IOL11P_2GCLK0

IOL13P_2

IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

P IOL22N_3

IOL23N_3

GNDIO

L01N_2M0

IOL04N_2

VS0

IOL07N_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2

GNDIO

L02N_1LDC0

IOL03P_1

A0

R IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2

IOL05N_2

GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

T GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IOL20P_2

D0DINMISO

DONE GND

Bank 2

Ban

k 3

Ban

k 1

Bank 0

DS529-4_06_101106

69IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

21VREF ユーザー IO またはバン

クにおける参照電圧入力

21 INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 28 GND グランド 4 VCCAUX 補助電源電圧

104 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FT256 のフ ッ ト プ リ ン ト (XC3S700A XC3S1400A)

図 22 XC3S700A および XC3S1400A FT256 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

16151413121110987654321

A

B

C

D

E

F

G

H

N

P

R

T

J

K

L

M

Bank 0

Bank 2

Ban

k 3

Ban

k 1

GND PROG_B IOL19P_0

IOL17P_0

IOL15P_0

IOL13P_0

IOL12P_0GCLK10

L10N_0 GCLK7

IOL08N_0

IOL07N_0

IOL05N_0

IOL04N_0

IOL04P_0 TCK GND

TDI TMS IOL19N_0

IOL18N_0 VCCO_0 IO

L15N_0 GNDIO

L12N_0 GCLK11

VCCO_0 IOL08P_0 GND

IOL05P_0 VCCO_0 IO

L02N_0

IOL02P_0 VREF_0

TDO

IOL01N_3

IOL01P_3 GND

IOL20P_0 VREF_0

IOL17N_0

IOL16N_0

IOL13N_0

IOL11P_0 GCLK8

IOL10P_0 GCLK6

IOL09P_0 GCLK4

IOL07P_0

IOL03P_0

IOL01N_0 GND

IOL24N_1

A25

IOL24P_1

A24

IOL03P_3 VCCO_3 IO

L02N_3IO

L02P_3

IOL20N_0PUDC_B

VCCAUX IOL16P_0

IOL11N_0 GCLK9

IOL09N_0 GCLK5

IOL06N_0 VREF_0

IOL06P_0

IOL03N_0

IOL01P_0

IOL23N_1

A23

IOL22N_1

A21

IOL22P_1

A20

IOL03N_3 L05N_3

IOL05P_3

IOL04P_3 GND INPUT

IOL14N_0 VREF_0

VCCO_0 IOL14P_0 GND VCCAUX GND

IOL23P_1

A22

IOL20P_1

A18VCCO_1

IOL18P_1

A14

IOL08P_3 GND IO

L04N_3 VCCAUX GND GND GND GND VCCINT GND VCCAUXIO

L20N_1A19

IOL19N_1

A17

IOL18N_1

A15

IOL16N_1

A11

IOL08N_3VREF_3

IOL11P_3LHCLK0

IOL07N_3

INPUTVREF_3 GND GND VCCINT GND VCCINT GND VCCINT GND

IOL19P_1

A16

IOL17N_1

A13GND

IOL16P_1

A10

IOL11N_3LHCLK1

VCCO_3IO

L12P_3LHCLK2

VCCAUX GND VCCINT GND VCCINT GND VCCINT GND INPUT VREF_1

IOL17P_1

A12VCCAUX

IO L15P_1IRDY1

RHCLK6

IOL15N_1RHCLK7

IOL14N_3LHCLK5

IOL14P_3LHCLK4

IOL12N_3IRDY2

LHCLK3

INPUT INPUT VREF_3 GND VCCINT GND VCCINT GND VCCINT

IOL10P_1

A8

IOL10N_1

A9

INPUTVREF_1 VCCO_1

IOL12N_1TRDY1

RHCLK3

IOL15N_3LHCLK7

GNDIO

L15P_3TRDY2LHCLK6

IOL18P_3 GND VCCINT GND VCCINT GND VCCINT GND GND

IOL06N_1

A3

IOL11N_1RHCLK1

IOL11P_1RHCLK0

IOL12P_1RHCLK2

IOL16P_3VREF_3

IOL16N_3

IOL18N_3

IOL19N_3 VCCAUX GND VCCINT GND VCCINT GND GND VCCAUX

IOL06P_1

A2

IOL08P_1

A6GND

IOL08N_1

A7

IOL20P_3 VCCO_3 IO

L19P_3IO

L24N_3 GND VCCAUX INPUT VREF_2 GND INPUT

VREF_2 VCCAUX INPUTVREF_2 GND INPUT

VREF_1INPUT

VREF_1

IOL07P_1

A4

IOL07N_1

A5

IOL20N_3

IOL22P_3VREF_3

IOL24P_3

IOL01P_2

M1

INPUTVREF_2

IOL04P_2

VS1GND

IOL08N_2

D4

IOL11P_2GCLK0

GND IOL16N_2

IOL19P_2

IOL01P_1

HDC

IOL01N_1LDC2

VCCO_1IO

L03N_1A1

IOL22N_3

IOL23N_3 GND

IOL01N_2

M0

IOL04N_2

VS0

INPUT VREF_2

IOL08P_2

D5

IOL10P_2GCLK14

IOL11N_2GCLK1

IOL14N_2MOSICSI_B

IOL16P_2

IOL17N_2

D3

IOL19N_2 GND

IOL02N_1LDC0

IOL03P_1

A0

IOL23P_3

IOL02P_2

M2

IOL03P_2

RDWR_BVCCO_2 IO

L05N_2 GNDIO

L09P_2GCLK12

VCCO_2IO

L12P_2GCLK2

GNDIO

L15N_2DOUT

VCCO_2IO

L18N_2D1

IOL20N_2CCLK

IOL02P_1LDC1 SUSPEND

GNDIO

L02N_2CSO_B

IOL03N_2

VS2

IOL05P_2

IOL06P_2

D7

IOL06N_2

D6

IOL09N_2GCLK13

IOL10N_2GCLK15

IOL12N_2GCLK3

IOL14P_2

IOL15P_2AWAKE

IOL17P_2INIT_B

IOL18P_2

D2

IO L20P_2D0DIN MISO

DONE GND

IOL18P_0

IO

IO

L07P_3IO

DS529-4_041608

59 IO 制限のない汎用ユーザー IOピン

52 DUAL コンフ ィギュレーシ ョ ン

AWAKE ピン その後ユーザー IO 18 VREF ユーザー IO またはバンクに

おける参照電圧入力

2 INPUT 制限のない汎用入力ピン 30 CLK ユーザー IO 入力 またはグ

ローバル バッファ入力13 VCCO バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ ン専

用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 15 VCCINT 内部コア電源 (+12V)

0 NC 未接続ピン 50 GND グランド 10 VCCAUX 補助電源電圧

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 105Product 製品仕様

ピン配置の説明R

FG320 320 ボール Fine-Pitch BGA パッ ケージ320 ボール Fine-pitch BGA パッケージ FG320 は 表 77 および

図 23 に示すよ う に XC3S200A XC3S400A の 2 つの

Spartan-3A デバイス用に提供されています

FG320 パッケージは18 x 18 のはんだボールのアレイ (中央の 4つのボールはなし ) です

表 77 にすべてのパッケージ ピンをバンク番号および 大デバイ

スのピン名で分類して示します 差動 IO ペアとなるピンは並べ

て示します また各ピンのピン番号および前述したピン タイプ

も示します

影付きの行は XC3S200A および XC3S400A デバイス間におい

てピン配置が異なっているこ と を示しますXC3S200A には 3 個の接続されていないボールがあり 表 77 に NC (コネク ト なし )表 77 および図 23 に黒いひし形 () で示します

その他のすべてのボールには 3 つのデバイスすべてにほぼ同一

の機能があ り ます FG320 パッ ケージにおける Spartan-3AFPGA フッ トプ リ ン トの互換性を表 80 に示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 77 Spartan-3A FG320 のピン配置

バン ク ピン名FG320 ボール

タ イプ

0 IO_L01N_0 C15 IO0 IO_L01P_0 C16 IO0 IO_L02N_0 A16 IO0 IO_L02P_0VREF_0 B16 VREF0 IO_L03N_0 A14 IO0 IO_L03P_0 A15 IO0 IO_L04N_0 C14 IO0 IO_L04P_0 B15 IO0 IO_L05N_0 D12 IO0 IO_L05P_0 C13 IO0 IO_L06N_0VREF_0 A13 VREF0 IO_L06P_0 B13 IO0 IO_L07N_0 B12 IO0 IO_L07P_0 C12 IO0 IO_L08N_0 F11 IO0 IO_L08P_0 E11 IO0 IO_L09N_0 A11 IO0 IO_L09P_0 B11 IO0 IO_L10N_0 D10 IO0 IO_L10P_0 C11 IO0 IO_L11N_0GCLK5 C9 GCLK0 IO_L11P_0GCLK4 B10 GCLK0 IO_L12N_0GCLK7 B9 GCLK0 IO_L12P_0GCLK6 A10 GCLK0 IO_L13N_0GCLK9 B7 GCLK0 IO_L13P_0GCLK8 A8 GCLK0 IO_L14N_0GCLK11 C8 GCLK0 IO_L14P_0GCLK10 B8 GCLK0 IO_L15N_0 C7 IO0 IO_L15P_0 D8 IO

0 IO_L16N_0 E9 IO0 IO_L16P_0 D9 IO0 IO_L17N_0 B6 IO0 IO_L17P_0 A6 IO0 IO_L18N_0VREF_0 A4 VREF0 IO_L18P_0 A5 IO0 IO_L19N_0 E7 IO0 IO_L19P_0 F8 IO0 IO_L20N_0 D6 IO0 IO_L20P_0 C6 IO0 IO_L21N_0 A3 IO0 IO_L21P_0 B4 IO0 IO_L22N_0 D5 IO0 IO_L22P_0 C5 IO0 IO_L23N_0 A2 IO0 IO_L23P_0 B3 IO0 IO_L24N_0PUDC_B E5 DUAL0 IO_L24P_0VREF_0 E6 VREF0 IP_0 D13 INPUT0 IP_0 D14 INPUT0 IP_0 E12 INPUT

0 XC3S400A IP_0XC3S200A NC( ) E13 INPUT

0 IP_0 F7 INPUT0 IP_0 F9 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 G7 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT0 IP_0 G11 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

106 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IP_0VREF_0 E10 VREF0 VCCO_0 B5 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 D11 VCCO0 VCCO_0 E8 VCCO1 IO_L01N_1LDC2 T17 DUAL1 IO_L01P_1HDC R16 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 U17 DUAL1 IO_L03N_1A1 R17 DUAL1 IO_L03P_1A0 T18 DUAL1 IO_L05N_1 N16 IO1 IO_L05P_1 P16 IO1 IO_L06N_1 M14 IO1 IO_L06P_1 N15 IO1 IO_L07N_1VREF_1 P18 VREF1 IO_L07P_1 R18 IO1 IO_L09N_1A3 M17 DUAL1 IO_L09P_1A2 M16 DUAL1 IO_L10N_1A5 N18 DUAL1 IO_L10P_1A4 N17 DUAL1 IO_L11N_1A7 L12 DUAL1 IO_L11P_1A6 L13 DUAL1 IO_L13N_1A9 K16 DUAL1 IO_L13P_1A8 L17 DUAL1 IO_L14N_1RHCLK1 K17 RHCLK1 IO_L14P_1RHCLK0 L18 RHCLK

1 IO_L15N_1TRDY1RHCLK3 J17 RHCLK

1 IO_L15P_1RHCLK2 K18 RHCLK1 IO_L17N_1RHCLK5 K15 RHCLK1 IO_L17P_1RHCLK4 J16 RHCLK1 IO_L18N_1RHCLK7 H17 RHCLK

1 IO_L18P_1IRDY1RHCLK6 H18 RHCLK

1 IO_L19N_1A11 G16 DUAL1 IO_L19P_1A10 H16 DUAL1 IO_L21N_1 F17 IO1 IO_L21P_1 G17 IO1 IO_L22N_1A13 E18 DUAL1 IO_L22P_1A12 F18 DUAL1 IO_L23N_1A15 H15 DUAL1 IO_L23P_1A14 J14 DUAL1 IO_L25N_1 D17 IO1 IO_L25P_1 D18 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

1 IO_L26N_1A17 E16 DUAL1 IO_L26P_1A16 F16 DUAL1 IO_L27N_1A19 F15 DUAL1 IO_L27P_1A18 G15 DUAL1 IO_L29N_1A21 E15 DUAL1 IO_L29P_1A20 D16 DUAL1 IO_L30N_1A23 B18 DUAL1 IO_L30P_1A22 C18 DUAL1 IO_L31N_1A25 B17 DUAL1 IO_L31P_1A24 C17 DUAL1 IP_L04N_1VREF_1 N14 VREF1 IP_L04P_1 P15 INPUT1 IP_L08N_1VREF_1 L14 VREF1 IP_L08P_1 M13 INPUT1 IP_L12N_1 L16 INPUT1 IP_L12P_1VREF_1 M15 VREF1 IP_L16N_1 K14 INPUT1 IP_L16P_1 K13 INPUT1 IP_L20N_1 J13 INPUT1 IP_L20P_1VREF_1 K12 VREF1 IP_L24N_1 G14 INPUT1 IP_L24P_1 H13 INPUT1 IP_L28N_1 G13 INPUT1 IP_L28P_1VREF_1 H12 VREF1 IP_L32N_1 F13 INPUT1 IP_L32P_1VREF_1 F14 VREF

1 SUSPEND T16 PWRMGMT

1 VCCO_1 E17 VCCO1 VCCO_1 H14 VCCO1 VCCO_1 L15 VCCO1 VCCO_1 P17 VCCO2 IO_L01N_2M0 U3 DUAL2 IO_L01P_2M1 T3 DUAL2 IO_L02N_2CSO_B V3 DUAL2 IO_L02P_2M2 V2 DUAL2 IO_L03N_2VS2 U4 DUAL2 IO_L03P_2RDWR_B T4 DUAL2 IO_L04N_2 T5 IO2 IO_L04P_2 R5 IO2 IO_L05N_2VS0 V5 DUAL2 IO_L05P_2VS1 V4 DUAL2 IO_L06N_2 U6 IO2 IO_L06P_2 T6 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 107Product 製品仕様

ピン配置の説明R

2 IO_L07N_2 P8 IO2 IO_L07P_2 N8 IO2 IO_L08N_2D6 T7 DUAL2 IO_L08P_2D7 R7 DUAL2 IO_L09N_2 R9 IO2 IO_L09P_2 T8 IO2 IO_L10N_2D4 V6 DUAL2 IO_L10P_2D5 U7 DUAL2 IO_L11N_2GCLK13 V8 GCLK2 IO_L11P_2GCLK12 U8 GCLK2 IO_L12N_2GCLK15 V9 GCLK2 IO_L12P_2GCLK14 U9 GCLK2 IO_L13N_2GCLK1 T10 GCLK2 IO_L13P_2GCLK0 U10 GCLK2 IO_L14N_2GCLK3 U11 GCLK2 IO_L14P_2GCLK2 V11 GCLK2 IO_L15N_2 R10 IO2 IO_L15P_2 P10 IO2 IO_L16N_2MOSICSI_B T11 DUAL2 IO_L16P_2 R11 IO2 IO_L17N_2 V13 IO2 IO_L17P_2 U12 IO2 IO_L18N_2DOUT U13 DUAL

2 IO_L18P_2AWAKE T12 PWRMGMT

2 IO_L19N_2 P12 IO2 IO_L19P_2 N12 IO2 IO_L20N_2D3 R13 DUAL2 IO_L20P_2INIT_B T13 DUAL2 IO_L21N_2 T14 IO2 IO_L21P_2 V14 IO2 IO_L22N_2D1 U15 DUAL2 IO_L22P_2D2 V15 DUAL2 IO_L23N_2 T15 IO2 IO_L23P_2 R14 IO2 IO_L24N_2CCLK U16 DUAL2 IO_L24P_2D0DINMISO V16 DUAL2 IP_2 M8 INPUT2 IP_2 M9 INPUT2 IP_2 M12 INPUT

2 XC3S400A IP_2XC3S200A NC ( ) N7 INPUT

2 IP_2 N9 INPUT2 IP_2 N11 INPUT2 IP_2 R6 INPUT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

2 IP_2VREF_2 M11 VREF2 IP_2VREF_2 N10 VREF2 IP_2VREF_2 P6 VREF2 IP_2VREF_2 P7 VREF2 IP_2VREF_2 P9 VREF2 IP_2VREF_2 P13 VREF

2 XC3S400A IP_2VREF_2XC3S200A NC ( ) P14 VREF

2 VCCO_2 P11 VCCO2 VCCO_2 R8 VCCO2 VCCO_2 U5 VCCO2 VCCO_2 U14 VCCO3 IO_L01N_3 C1 IO3 IO_L01P_3 C2 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 F5 IO3 IO_L06N_3 E3 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 E1 IO3 IO_L07P_3 D1 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3VREF_3 F1 VREF3 IO_L10P_3 F2 IO3 IO_L11N_3 J6 IO3 IO_L11P_3 J7 IO3 IO_L13N_3 H1 IO3 IO_L13P_3 H2 IO3 IO_L14N_3LHCLK1 J3 LHCLK3 IO_L14P_3LHCLK0 H3 LHCLK

3 IO_L15N_3IRDY2LHCLK3 J1 LHCLK

3 IO_L15P_3LHCLK2 J2 LHCLK3 IO_L17N_3LHCLK5 K5 LHCLK3 IO_L17P_3LHCLK4 J4 LHCLK3 IO_L18N_3LHCLK7 K3 LHCLK

3 IO_L18P_3TRDY2LHCLK6 K2 LHCLK

3 IO_L19N_3 L2 IO3 IO_L19P_3VREF_3 L1 VREF3 IO_L21N_3 M2 IO

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

108 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L21P_3 N1 IO3 IO_L22N_3 N2 IO3 IO_L22P_3 P1 IO3 IO_L23N_3 L4 IO3 IO_L23P_3 L3 IO3 IO_L25N_3 R2 IO3 IO_L25P_3 R1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L27N_3 T2 IO3 IO_L27P_3 T1 IO3 IO_L29N_3 N6 IO3 IO_L29P_3 N5 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 P3 IO3 IO_L31N_3 U2 IO3 IO_L31P_3 U1 IO3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 G6 INPUT3 IP_L08N_3VREF_3 H5 VREF3 IP_L08P_3 H6 INPUT3 IP_L12N_3 G2 INPUT3 IP_L12P_3 G3 INPUT3 IP_L16N_3 K6 INPUT3 IP_L16P_3 J5 INPUT3 IP_L20N_3 L6 INPUT3 IP_L20P_3 L7 INPUT3 IP_L24N_3 M4 INPUT3 IP_L24P_3 M3 INPUT3 IP_L28N_3 M5 INPUT3 IP_L28P_3 M6 INPUT3 IP_L32N_3VREF_3 P4 VREF3 IP_L32P_3 P5 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H4 VCCO3 VCCO_3 L5 VCCO3 VCCO_3 P2 VCCO

GND GND A1 GNDGND GND A7 GNDGND GND A12 GNDGND GND A18 GNDGND GND C10 GNDGND GND D4 GNDGND GND D7 GND

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

GND GND D15 GNDGND GND F6 GNDGND GND G1 GNDGND GND G12 GNDGND GND G18 GNDGND GND H8 GNDGND GND H10 GNDGND GND J11 GNDGND GND J15 GNDGND GND K4 GNDGND GND K8 GNDGND GND L9 GNDGND GND L11 GNDGND GND M1 GNDGND GND M7 GNDGND GND M18 GNDGND GND N13 GNDGND GND R4 GNDGND GND R12 GNDGND GND R15 GNDGND GND T9 GNDGND GND V1 GNDGND GND V7 GNDGND GND V12 GNDGND GND V18 GND

VCCAUX DONE V17 CONFIGVCCAUX PROG_B C4 CONFIGVCCAUX TCK A17 JTAGVCCAUX TDI E4 JTAGVCCAUX TDO E14 JTAGVCCAUX TMS C3 JTAG

VCCAUX VCCAUX A9 VCCAUX

VCCAUX VCCAUX G10 VCCAUX

VCCAUX VCCAUX J12 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K1 VCCAUX

VCCAUX VCCAUX K7 VCCAUX

VCCAUX VCCAUX M10 VCCAUX

VCCAUX VCCAUX V10 VCCAUX

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 109Product 製品仕様

ピン配置の説明R

VCCINT VCCINT H9 VCCINTVCCINT VCCINT H11 VCCINTVCCINT VCCINT J8 VCCINTVCCINT VCCINT K11 VCCINTVCCINT VCCINT L8 VCCINTVCCINT VCCINT L10 VCCINT

表 77 Spartan-3A FG320 のピン配置 ( 続き )

バン ク ピン名FG320 ボール

タ イプ

110 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 78 および表 79 に FG320 パッケージのユーザー IO ピンが

4 つの IO バン クにどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 80 に XC3S200A および XC3S400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG320 パッケージのデバイス間で移行する際に注意が必要で

す 表 80 に記載されていないピンは FG320 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 78 FG320 パッ ケージにおける XC3S200A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 60 35 11 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 60 19 6 21 6 8

左辺 3 64 38 13 0 5 8

計 248 101 40 52 23 32

表 79 FG320 パッ ケージにおける XC3S400A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 61 35 12 1 5 8

右辺 1 64 9 10 30 7 8

下辺 2 62 19 7 21 7 8

左辺 3 64 38 13 0 5 8

計 251 101 42 52 24 32

表 80 FG320 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S200A 移行 XC3S400AE13 0 NC rarr INPUTN7 2 NC rarr INPUTP14 2 NC rarr INPUTVREF

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

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ピン配置の説明R

FG320 のフ ッ ト プ リ ン ト

図 23 FG320 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

A GND IOL23N_0

IOL21N_0

IOL18N_0VREF_0

IOL18P_0

IOL17P_0

GNDIO

L13P_0GCLK8

VCCAUXIO

L12P_0GCLK6

IOL09N_0

GNDIO

L06N_0VREF_0

IOL03N_0

IOL03P_0

IOL02N_0

TCK GND

B IOL02N_3

IOL02P_3

IOL23P_0

IOL21P_0

VCCO_0IO

L17N_0

IOL13N_0GCLK9

IOL14P_0GCLK10

IOL12N_0GCLK7

IOL11P_0GCLK4

IOL09P_0

IOL07N_0

IOL06P_0

VCCO_0IO

L04P_0

IOL02P_0VREF_0

IOL31N_1

A25

IOL30N_1

A23

C IOL01N_3

IOL01P_3

TMSPROG_B IO

L22P_0IO

L20P_0IO

L15N_0

IOL14N_0GCLK11

IOL11N_0GCLK5

GND IOL10P_0

IOL07P_0

IOL05P_0

IOL04N_0

IOL01N_0

IOL01P_0

IOL31P_1

A24

IOL30P_1

A22

D IOL07P_3

IOL03N_3

IOL03P_3

GND IOL22N_0

IOL20N_0

GND IOL15P_0

IOL16P_0

IOL10N_0

VCCO_0IO

L05N_0INPUT INPUT GND

IOL29P_1

A20

IOL25N_1

IOL25P_1

E IOL07N_3

VCCO_3IO

L06N_3TDI

IOL24N_0PUDC_B

IOL24P_0VREF_0

IOL19N_0

VCCO_0IO

L16N_0INPUTVREF_0

IOL08P_0

INPUTINPUT

TDO

IOL29N_1

A21

IOL26N_1

A17VCCO_1

IOL22N_1

A13

FIO

L10N_3VREF_3

IOL10P_3

IOL09P_3

IOL06P_3

IOL05P_3

GND INPUT IOL19P_0

INPUT INPUT IOL08N_0

INPUT INPUTL32N_1

INPUTL32P_1VREF_1

IOL27N_1

A19

IOL26P_1

A16

IOL21N_1

IOL22P_1

A12

G GND INPUTL12N_3

INPUTL12P_3

IOL09N_3

IOL05N_3

INPUTL04P_3

INPUT INPUT INPUT VCCAUX INPUT GND INPUTL28N_1

INPUTL24N_1

IOL27P_1

A18

IOL19N_1

A11

IOL21P_1

GND

H IOL13N_3

IOL13P_3

IOL14P_3LHCLK0

VCCO_3INPUTL08N_3VREF_3

INPUTL08P_3

INPUTL04N_3VREF_3

GND VCCINT GND VCCINTINPUTL28P_1VREF_1

INPUTL24P_1

VCCO_1IO

L23N_1A15

IOL19P_1

A10

IOL18N_1RHCLK7

IOL18P_1IRDY1

RHCLK6

JIO

L15N_3IRDY2

LHCLK3

IOL15P_3LHCLK2

IOL14N_3LHCLK1

IOL17P_3LHCLK4

INPUTL16P_3

IOL11N_3

IOL11P_3

DNGTNICCV VCCAUXINPUTL20N_1

IOL23P_1

A14GND

IOL17P_1RHCLK4

IOL15N_1TRDY1

RHCLK3

VCCAUX

K VCCAUX

IOL18P_3TRDY2LHCLK6

IOL18N_3LHCLK7

GNDIO

L17N_3LHCLK5

INPUTL16N_3

VCCAUX TNICCVDNGINPUTL20P_1VREF_1

INPUTL16P_1

INPUTL16N_1

IOL17N_1RHCLK5

IOL13N_1

A9

IOL14N_1RHCLK1

IOL15P_1RHCLK2

LIO

L19P_3VREF_3

IOL19N_3

IOL23P_3

IOL23N_3

VCCO_3INPUTL20N_3

INPUTL20P_3

VCCINT GND VCCINT GNDIO

L11N_1A7

IOL11P_1

A6

INPUTL08N_1VREF_1

VCCO_1INPUTL12N_1

IOL13P_1

A8

IOL14P_1RHCLK0

M GND IOL21N_3

INPUTL24P_3

INPUTL24N_3

INPUTL28N_3

INPUTL28P_3

GND INPUT INPUT VCCAUXINPUTVREF_2

INPUT INPUTL08P_1

IOL06N_1

INPUTL12P_1VREF_1

IOL09P_1

A2

IOL09N_1

A3GND

N IOL21P_3

IOL22N_3

IOL26P_3

IOL26N_3

IOL29P_3

IOL29N_3

INPUT

IO

L07P_2INPUT INPUT

VREF_2INPUT IO

L19P_2GND

INPUTL04N_1VREF_1

IOL06P_1

IOL05N_1

IOL10P_1

A4

IOL10N_1

A5

P IOL22P_3

VCCO_3IO

L30P_3

INPUTL32N_3VREF_3

INPUTL32P_3

INPUTVREF_2

INPUTVREF_2

IOL07N_2

INPUTVREF_2

IOL15P_2

VCCO_2IO

L19N_2INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

IOL05P_1

VCCO_1IO

L07N_1VREF_1

R IOL25P_3

IOL25N_3

IOL30N_3

GND IOL04P_2

INPUTIO

L08P_2D7

VCCO_2IO

L09N_2IO

L15N_2IO

L16P_2GND

IOL20N_2

D3

IOL23P_2

GNDIO

L01P_1HDC

IOL03N_1

A1

IOL07P_1

T IOL27P_3

IOL27N_3

IOL01P_2

M1

IOL03P_2

RDWR_B

IOL04N_2

IOL06P_2

IOL08N_2

D6

IOL09P_2

GNDIO

L13N_2GCLK1

IOL16N_2MOSICSI_B

IOL18P_2AWAKE

IOL20P_2INIT_B

IOL21N_2

IOL23N_2

SUSPEND IOL01N_1LDC2

IOL03P_1

A0

U IOL31P_3

IOL31N_3

IOL01N_2

M0

IOL03N_2

VS2VCCO_2

IOL06N_2

IOL10P_2

D5

IOL11P_2GCLK12

IOL12P_2GCLK14

IOL13P_2GCLK0

IOL14N_2GCLK3

IOL17P_2

IOL18N_2DOUT

VCCO_2IO

L22N_2D1

IOL24N_2CCLK

IOL02P_1LDC1

IOL02N_1LDC0

V GNDIO

L02P_2M2

IOL02N_2CSO_B

IOL05P_2

VS1

IOL05N_2

VS0

IOL10N_2

D4GND

IOL11N_2GCLK13

IOL12N_2GCLK15

VCCAUXIO

L14P_2GCLK2

GND IOL17N_2

IOL21P_2

IOL22P_2

D2

IOL24P_2

D0DINMISO

DONE GND

Ban

k 1

Bank 2

Ban

k 3

Bank 0

DS529-4_05_051508

101IO 制限のない汎用ユーザー IO ピン 52

DUAL コンフ ィギュレーシ ョ ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後はユー

ザー IO と して使用可能

23 -24

VREF ユーザー IO またはバン

クにおける参照電圧入力

40 -42

INPUT 制限のない汎用入力ピン 32 CLK ユーザー IO 入力 また

はグローバル バッファ入力16 VCCO 0バンクの出力電源

3 CONFIG コンフ ィギュレーシ ョ

ン専用ピン SUSPEND ピン4 JTAG JTAG ポート専用ピン 6 VCCINT 内部コア電源 (+12V)

3 NC 未接続ピン (XC3S200A のみ ())

32 GND グランド 8 VCCAUX 補助電源電圧

112 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

FG400 400 ボール Fine-Pitch BGA パッ ケージ400 ボール Fine-Pitch BGA パッケージ FG400 は XC3S400Aおよび XC3S700A の 2 つの Spartan-3A デバイス用に提供され

ています 表 81 および図 24 に示すよ うに 両デバイスのこの

パッケージのフッ トプ リ ン トは共通です

表 81 にすべての FG400 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

このパッケージのピン配置図およびフッ トプ リ ン ト図は 次のザイ リ ンクス ウェブ サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 81 Spartan-3A FG400 のピン配置

バンク

ピン名FG400 ボール

タ イプ

0 IO_L01N_0 A18 IO0 IO_L01P_0 B18 IO0 IO_L02N_0 C17 IO0 IO_L02P_0VREF_0 D17 VREF0 IO_L03N_0 E15 IO0 IO_L03P_0 D16 IO0 IO_L04N_0 A17 IO0 IO_L04P_0VREF_0 B17 VREF0 IO_L05N_0 A16 IO0 IO_L05P_0 C16 IO0 IO_L06N_0 C15 IO0 IO_L06P_0 D15 IO0 IO_L07N_0 A14 IO0 IO_L07P_0 C14 IO0 IO_L08N_0 A15 IO0 IO_L08P_0 B15 IO0 IO_L09N_0 F13 IO0 IO_L09P_0 E13 IO0 IO_L10N_0VREF_0 C13 VREF0 IO_L10P_0 D14 IO0 IO_L11N_0 C12 IO0 IO_L11P_0 B13 IO0 IO_L12N_0 F12 IO0 IO_L12P_0 D12 IO0 IO_L13N_0 A12 IO0 IO_L13P_0 B12 IO0 IO_L14N_0 C11 IO0 IO_L14P_0 B11 IO

0 IO_L15N_0GCLK5 E11 GCLK0 IO_L15P_0GCLK4 D11 GCLK0 IO_L16N_0GCLK7 C10 GCLK0 IO_L16P_0GCLK6 A10 GCLK0 IO_L17N_0GCLK9 E10 GCLK0 IO_L17P_0GCLK8 D10 GCLK0 IO_L18N_0GCLK11 A8 GCLK0 IO_L18P_0GCLK10 A9 GCLK0 IO_L19N_0 C9 IO0 IO_L19P_0 B9 IO0 IO_L20N_0 C8 IO0 IO_L20P_0 B8 IO0 IO_L21N_0 D8 IO0 IO_L21P_0 C7 IO0 IO_L22N_0VREF_0 F9 VREF0 IO_L22P_0 E9 IO0 IO_L23N_0 F8 IO0 IO_L23P_0 E8 IO0 IO_L24N_0 A7 IO0 IO_L24P_0 B7 IO0 IO_L25N_0 C6 IO0 IO_L25P_0 A6 IO0 IO_L26N_0 B5 IO0 IO_L26P_0 A5 IO0 IO_L27N_0 F7 IO0 IO_L27P_0 E7 IO0 IO_L28N_0 D6 IO0 IO_L28P_0 C5 IO0 IO_L29N_0 C4 IO0 IO_L29P_0 A4 IO0 IO_L30N_0 B3 IO0 IO_L30P_0 A3 IO0 IO_L31N_0 F6 IO0 IO_L31P_0 E6 IO0 IO_L32N_0PUDC_B B2 DUAL0 IO_L32P_0VREF_0 A2 VREF0 IP_0 E14 INPUT0 IP_0 F11 INPUT0 IP_0 F14 INPUT0 IP_0 G8 INPUT0 IP_0 G9 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 113Product 製品仕様

ピン配置の説明R

0 IP_0 G10 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 H9 INPUT0 IP_0 H10 INPUT0 IP_0 H11 INPUT0 IP_0 H12 INPUT0 IP_0VREF_0 G11 VREF0 VCCO_0 B4 VCCO0 VCCO_0 B10 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 D7 VCCO0 VCCO_0 D13 VCCO0 VCCO_0 F10 VCCO1 IO_L01N_1LDC2 V20 DUAL1 IO_L01P_1HDC W20 DUAL1 IO_L02N_1LDC0 U18 DUAL1 IO_L02P_1LDC1 V19 DUAL1 IO_L03N_1A1 R16 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 T20 IO1 IO_L05P_1 T18 IO1 IO_L06N_1 U20 IO1 IO_L06P_1 U19 IO1 IO_L07N_1 P17 IO1 IO_L07P_1 P16 IO1 IO_L08N_1 R17 IO1 IO_L08P_1 R18 IO1 IO_L09N_1 R20 IO1 IO_L09P_1 R19 IO1 IO_L10N_1VREF_1 P20 VREF1 IO_L10P_1 P18 IO1 IO_L12N_1A3 N17 DUAL1 IO_L12P_1A2 N15 DUAL1 IO_L13N_1A5 N19 DUAL1 IO_L13P_1A4 N18 DUAL1 IO_L14N_1A7 M18 DUAL1 IO_L14P_1A6 M17 DUAL1 IO_L16N_1A9 L16 DUAL1 IO_L16P_1A8 L15 DUAL1 IO_L17N_1RHCLK1 M20 RHCLK1 IO_L17P_1RHCLK0 M19 RHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

1 IO_L18N_1TRDY1RHCLK3

L18 RHCLK

1 IO_L18P_1RHCLK2 L19 RHCLK1 IO_L20N_1RHCLK5 L17 RHCLK1 IO_L20P_1RHCLK4 K18 RHCLK1 IO_L21N_1RHCLK7 J20 RHCLK1 IO_L21P_1IRDY1RHCLK6 K20 RHCLK1 IO_L22N_1A11 J18 DUAL1 IO_L22P_1A10 J19 DUAL1 IO_L24N_1 K16 IO1 IO_L24P_1 J17 IO1 IO_L25N_1A13 H18 DUAL1 IO_L25P_1A12 H19 DUAL1 IO_L26N_1A15 G20 DUAL1 IO_L26P_1A14 H20 DUAL1 IO_L28N_1 H17 IO1 IO_L28P_1 G18 IO1 IO_L29N_1A17 F19 DUAL1 IO_L29P_1A16 F20 DUAL1 IO_L30N_1A19 F18 DUAL1 IO_L30P_1A18 G17 DUAL1 IO_L32N_1 E19 IO1 IO_L32P_1 E20 IO1 IO_L33N_1 F17 IO1 IO_L33P_1 E18 IO1 IO_L34N_1 D18 IO1 IO_L34P_1 D20 IO1 IO_L36N_1A21 F16 DUAL1 IO_L36P_1A20 G16 DUAL1 IO_L37N_1A23 C19 DUAL1 IO_L37P_1A22 C20 DUAL1 IO_L38N_1A25 B19 DUAL1 IO_L38P_1A24 B20 DUAL1 IP_1VREF_1 N14 VREF1 IP_L04N_1VREF_1 P15 VREF1 IP_L04P_1 P14 INPUT1 IP_L11N_1VREF_1 M15 VREF1 IP_L11P_1 M16 INPUT1 IP_L15N_1 M13 INPUT1 IP_L15P_1VREF_1 M14 VREF1 IP_L19N_1 L13 INPUT1 IP_L19P_1 L14 INPUT1 IP_L23N_1 K14 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

114 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L23P_1VREF_1 K15 VREF1 IP_L27N_1 J15 INPUT1 IP_L27P_1 J16 INPUT1 IP_L31N_1 J13 INPUT1 IP_L31P_1VREF_1 J14 VREF1 IP_L35N_1 H14 INPUT1 IP_L35P_1 H15 INPUT1 IP_L39N_1 G14 INPUT1 IP_L39P_1VREF_1 G15 VREF

1 SUSPEND R15 PWRMGMT

1 VCCO_1 D19 VCCO1 VCCO_1 H16 VCCO1 VCCO_1 K19 VCCO1 VCCO_1 N16 VCCO1 VCCO_1 T19 VCCO2 IO_L01N_2M0 V4 DUAL2 IO_L01P_2M1 U4 DUAL2 IO_L02N_2CSO_B Y2 DUAL2 IO_L02P_2M2 W3 DUAL2 IO_L03N_2 W4 IO2 IO_L03P_2 Y3 IO2 IO_L04N_2 R7 IO2 IO_L04P_2 T6 IO2 IO_L05N_2 U5 IO2 IO_L05P_2 V5 IO2 IO_L06N_2 U6 IO2 IO_L06P_2 T7 IO2 IO_L07N_2VS2 U7 DUAL2 IO_L07P_2RDWR_B T8 DUAL2 IO_L08N_2 Y5 IO2 IO_L08P_2 Y4 IO2 IO_L09N_2VS0 W6 DUAL2 IO_L09P_2VS1 V6 DUAL2 IO_L10N_2 Y7 IO2 IO_L10P_2 Y6 IO2 IO_L11N_2 U9 IO2 IO_L11P_2 T9 IO2 IO_L12N_2D6 W8 DUAL2 IO_L12P_2D7 V7 DUAL2 IO_L13N_2 V9 IO2 IO_L13P_2 V8 IO2 IO_L14N_2D4 T10 DUAL

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

2 IO_L14P_2D5 U10 DUAL2 IO_L15N_2GCLK13 Y9 GCLK2 IO_L15P_2GCLK12 W9 GCLK2 IO_L16N_2GCLK15 W10 GCLK2 IO_L16P_2GCLK14 V10 GCLK2 IO_L17N_2GCLK1 V11 GCLK2 IO_L17P_2GCLK0 Y11 GCLK2 IO_L18N_2GCLK3 V12 GCLK2 IO_L18P_2GCLK2 U11 GCLK2 IO_L19N_2 R12 IO2 IO_L19P_2 T12 IO2 IO_L20N_2MOSICSI_B W12 DUAL2 IO_L20P_2 Y12 IO2 IO_L21N_2 W13 IO2 IO_L21P_2 Y13 IO2 IO_L22N_2DOUT V13 DUAL

2 IO_L22P_2AWAKE U13 PWRMGMT

2 IO_L23N_2 R13 IO2 IO_L23P_2 T13 IO2 IO_L24N_2D3 W14 DUAL2 IO_L24P_2INIT_B Y14 DUAL2 IO_L25N_2 T14 IO2 IO_L25P_2 V14 IO2 IO_L26N_2D1 V15 DUAL2 IO_L26P_2D2 Y15 DUAL2 IO_L27N_2 T15 IO2 IO_L27P_2 U15 IO2 IO_L28N_2 W16 IO2 IO_L28P_2 Y16 IO2 IO_L29N_2 U16 IO2 IO_L29P_2 V16 IO2 IO_L30N_2 Y18 IO2 IO_L30P_2 Y17 IO2 IO_L31N_2 U17 IO2 IO_L31P_2 V17 IO2 IO_L32N_2CCLK Y19 DUAL2 IO_L32P_2D0DINMISO W18 DUAL2 IP_2 P9 INPUT2 IP_2 P12 INPUT2 IP_2 P13 INPUT2 IP_2 R8 INPUT2 IP_2 R10 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 115Product 製品仕様

ピン配置の説明R

2 IP_2 T11 INPUT2 IP_2VREF_2 N9 VREF2 IP_2VREF_2 N12 VREF2 IP_2VREF_2 P8 VREF2 IP_2VREF_2 P10 VREF2 IP_2VREF_2 P11 VREF2 IP_2VREF_2 R14 VREF2 VCCO_2 R11 VCCO2 VCCO_2 U8 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 W5 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W17 VCCO3 IO_L01N_3 D3 IO3 IO_L01P_3 D4 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 D2 IO3 IO_L03P_3 C1 IO3 IO_L05N_3 E1 IO3 IO_L05P_3 D1 IO3 IO_L06N_3 G5 IO3 IO_L06P_3 F4 IO3 IO_L07N_3 J5 IO3 IO_L07P_3 J6 IO3 IO_L08N_3 H4 IO3 IO_L08P_3 H6 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F3 IO3 IO_L10N_3 F2 IO3 IO_L10P_3 E3 IO3 IO_L12N_3 H2 IO3 IO_L12P_3 G3 IO3 IO_L13N_3VREF_3 G1 VREF3 IO_L13P_3 F1 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 J4 IO3 IO_L16N_3 J2 IO3 IO_L16P_3 J3 IO3 IO_L17N_3LHCLK1 K2 LHCLK3 IO_L17P_3LHCLK0 J1 LHCLK3 IO_L18N_3IRDY2LHCLK3 L3 LHCLK

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

3 IO_L18P_3LHCLK2 K3 LHCLK3 IO_L20N_3LHCLK5 L5 LHCLK3 IO_L20P_3LHCLK4 K4 LHCLK3 IO_L21N_3LHCLK7 M1 LHCLK3 IO_L21P_3TRDY2LHCLK6 L1 LHCLK3 IO_L22N_3 M3 IO3 IO_L22P_3VREF_3 M2 VREF3 IO_L24N_3 M5 IO3 IO_L24P_3 M4 IO3 IO_L25N_3 N2 IO3 IO_L25P_3 N1 IO3 IO_L26N_3 N4 IO3 IO_L26P_3 N3 IO3 IO_L28N_3 R1 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P4 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 R3 IO3 IO_L30P_3 R2 IO3 IO_L32N_3 T2 IO3 IO_L32P_3VREF_3 T1 VREF3 IO_L33N_3 R4 IO3 IO_L33P_3 T3 IO3 IO_L34N_3 U3 IO3 IO_L34P_3 U1 IO3 IO_L36N_3 T4 IO3 IO_L36P_3 R5 IO3 IO_L37N_3 V2 IO3 IO_L37P_3 V1 IO3 IO_L38N_3 W2 IO3 IO_L38P_3 W1 IO3 IP_3 H7 INPUT3 IP_L04N_3VREF_3 G6 VREF3 IP_L04P_3 G7 INPUT3 IP_L11N_3VREF_3 J7 VREF3 IP_L11P_3 J8 INPUT3 IP_L15N_3 K7 INPUT3 IP_L15P_3 K8 INPUT3 IP_L19N_3 K5 INPUT3 IP_L19P_3 K6 INPUT3 IP_L23N_3 L6 INPUT3 IP_L23P_3 L7 INPUT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

116 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IP_L27N_3 M7 INPUT3 IP_L27P_3 M8 INPUT3 IP_L31N_3 N7 INPUT3 IP_L31P_3 M6 INPUT3 IP_L35N_3 N6 INPUT3 IP_L35P_3 P5 INPUT3 IP_L39N_3VREF_3 P7 VREF3 IP_L39P_3 P6 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 N5 VCCO3 VCCO_3 U2 VCCO

GND GND A1 GNDGND GND A11 GNDGND GND A20 GNDGND GND B6 GNDGND GND B14 GNDGND GND C3 GNDGND GND C18 GNDGND GND D9 GNDGND GND E5 GNDGND GND E12 GNDGND GND F15 GNDGND GND G2 GNDGND GND G19 GNDGND GND H8 GNDGND GND H13 GNDGND GND J9 GNDGND GND J11 GNDGND GND K1 GNDGND GND K10 GNDGND GND K12 GNDGND GND K17 GNDGND GND L4 GNDGND GND L9 GNDGND GND L11 GNDGND GND L20 GNDGND GND M10 GNDGND GND M12 GNDGND GND N8 GNDGND GND N11 GND

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

GND GND N13 GNDGND GND P2 GNDGND GND P19 GNDGND GND R6 GNDGND GND R9 GNDGND GND T16 GNDGND GND U12 GNDGND GND V3 GNDGND GND V18 GNDGND GND W7 GNDGND GND W15 GNDGND GND Y1 GNDGND GND Y10 GNDGND GND Y20 GNDVCCAUX

DONE W19 CONFIG

VCCAUX

PROG_B D5 CONFIG

VCCAUX

TCK A19 JTAG

VCCAUX

TDI F5 JTAG

VCCAUX

TDO E17 JTAG

VCCAUX

TMS E4 JTAG

VCCAUX

VCCAUX A13 VCCAUX

VCCAUX

VCCAUX E16 VCCAUX

VCCAUX

VCCAUX H1 VCCAUX

VCCAUX

VCCAUX K13 VCCAUX

VCCAUX

VCCAUX L8 VCCAUX

VCCAUX

VCCAUX N20 VCCAUX

VCCAUX

VCCAUX T5 VCCAUX

VCCAUX

VCCAUX Y8 VCCAUX

VCCINT

VCCINT J10 VCCINT

VCCINT

VCCINT J12 VCCINT

VCCINT

VCCINT K9 VCCINT

VCCINT

VCCINT K11 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 117Product 製品仕様

ピン配置の説明R

VCCINT

VCCINT L10 VCCINT

VCCINT

VCCINT L12 VCCINT

VCCINT

VCCINT M9 VCCINT

VCCINT

VCCINT M11 VCCINT

VCCINT

VCCINT N10 VCCINT

表 81 Spartan-3A FG400 のピン配置 ( 続き )

バンク

ピン名FG400 ボール

タ イプ

118 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 82 にFG400 パッケージの 311 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

XC3S400A および XC3S700A デバイ スにおける FG400 パッ

ケージのフッ トプ リ ン トは同一であるため 両デバイス間でデザ

インをそのまま移行できます

表 82 FG400 パッ ケージにおける XC3S400A および XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 77 50 12 1 6 8

右辺 1 79 21 12 30 8 8

下辺 2 76 35 6 21 6 8

左辺 3 79 49 16 0 6 8

計 311 155 46 52 26 32

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 119Product 製品仕様

ピン配置の説明R

FG400 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

155IO 制限のない汎用ユーザー IO ピン

46INPUT 制限のない汎用入力

ピン

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAK ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

26VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3CONFIG コンフ ィギュレー

シ ョ ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

43GND グランド

22 VCCO バンクの出力電源

9VCCINT 内部コア電源 (+12V)

8 VCCAUX 補助電源電圧

図 24 FG400 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10

A GNDIO

L32P_0VREF_0

IOL30P_0

IOL29P_0

IOL26P_0

IOL25P_0

IOL24N_0

IOL18N_0GCLK11

IOL18P_0GCLK10

IOL16P_0GCLK6

B IOL02P_3

IOL32N_0

PUDC_B

IOL30N_0

VCCO_0IO

L26N_0GND IO

L24P_0IO

L20P_0IO

L19P_0VCCO_0

C IOL03P_3

IOL02N_3

GND IOL29N_0

IOL28P_0

IOL25N_0

IOL21P_0

IOL20N_0

IOL19N_0

IOL16N_0GCLK7

D IOL05P_3

IOL03N_3

IOL01N_3

IOL01P_3

PROG_B IOL28N_0

VCCO_0IO

L21N_0GND

IOL17P_0GCLK8

E IOL05N_3

VCCO_3IO

L10P_3TMS GND IO

L31P_0IO

L27P_0IO

L23P_0IO

L22P_0

IOL17N_0GCLK9

F IOL13P_3

IOL10N_3

IOL09P_3

IOL06P_3

TDI IOL31N_0

IOL27N_0

IOL23N_0

IOL22N_0VREF_0

VCCO_0

GIO

L13N_3VREF_3

GND IOL12P_3

IOL09N_3

IOL06N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUT INPUT INPUT

H VCCAUXIO

L12N_3IO

L14N_3IO

L08N_3VCCO_3

IOL08P_3

INPUT GND INPUT INPUT

JIO

L17P_3LHCLK0

IOL16N_3

IOL16P_3

IOL14P_3

IOL07N_3

IOL07P_3

INPUTL11N_3VREF_3

INPUTL11P_3

GND VCCINT

K GNDIO

L17N_3LHCLK1

IOL18P_3LHCLK2

IOL20P_3LHCLK4

INPUTL19N_3

INPUTL19P_3

INPUTL15N_3

INPUTL15P_3

VCCINT GND

LIO

L21P_3TRDY2LHCLK6

VCCO_3

IOL18N_3IRDY2

LHCLK3

GNDIO

L20N_3LHCLK5

INPUTL23N_3

INPUTL23P_3

VCCAUX GND VCCINT

MIO

L21N_3LHCLK7

IOL22P_3VREF_3

IOL22N_3

IOL24P_3

IOL24N_3

INPUTL31P_3

INPUTL27N_3

INPUTL27P_3

VCCINT GND

N IOL25P_3

IOL25N_3

IOL26P_3

IOL26N_3

VCCO_3INPUTL35N_3

INPUTL31N_3

GND INPUTVREF_2

VCCINT

P IOL28P_3

GND IOL29P_3

IOL29N_3

INPUTL35P_3

INPUTL39P_3

INPUTL39N_3VREF_3

INPUTVREF_2

INPUT INPUTVREF_2

R IOL28N_3

IOL30P_3

IOL30N_3

IOL33N_3

IOL36P_3

GND IOL04N_2

INPUT GND INPUT

TIO

L32P_3VREF_3

IOL32N_3

IOL33P_3

IOL36N_3

VCCAUXIO

L04P_2IO

L06P_2

IOL07P_2

RDWR_B

IOL11P_2

IOL14N_2

D4

U IOL34P_3

VCCO_3IO

L34N_3

IOL01P_2

M1

IOL05N_2

IOL06N_2

IOL07N_2

VS2VCCO_2

IOL11N_2

IOL14P_2

D5

V IOL37P_3

IOL37N_3

GNDIO

L01N_2M0

IOL05P_2

IOL09P_2

VS1

IOL12P_2

D7

IOL13P_2

IOL13N_2

IOL16P_2GCLK14

W IOL38P_3

IOL38N_3

IOL02P_2

M2

IOL03N_2

VCCO_2IO

L09N_2VS0

GNDIO

L12N_2D6

IOL15P_2GCLK12

IOL16N_2GCLK15

Y GNDIO

L02N_2CSO_B

IOL03P_2

IOL08P_2

IOL08N_2

IOL10P_2

IOL10N_2

VCCAUXIO

L15N_2GCLK13

GND

Bank 2

Ban

k 3

Bank 0

DS529-4_03_101106

120 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )11 12 13 14 15 16 17 18 19 20

GND IOL13N_0

VCCAUXIO

L07N_0IO

L08N_0IO

L05N_0IO

L04N_0IO

L01N_0TCK GND A

IOL14P_0

IOL13P_0

IOL11P_0

GND IOL08P_0

VCCO_0IO

L04P_0VREF_0

IOL01P_0

IOL38N_1

A25

IOL38P_1

A24B

IOL14N_0

IOL11N_0

IOL10N_0VREF_0

IOL07P_0

IOL06N_0

IOL05P_0

IOL02N_0

GNDIO

L37N_1A23

IOL37P_1

A22C

IOL15P_0GCLK4

IOL12P_0

VCCO_0IO

L10P_0IO

L06P_0IO

L03P_0

IOL02P_0VREF_0

IOL34N_1

VCCO_1IO

L34P_1D

IOL15N_0GCLK5

GND IOL09P_0

INPUT IOL03N_0

VCCAUX TDO IOL33P_1

IOL32N_1

IOL32P_1

E

INPUT IOL12N_0

IOL09N_0

INPUT GNDIO

L36N_1A21

IOL33N_1

IOL30N_1

A19

IOL29N_1

A17

IOL29P_1

A16F

INPUTVREF_0

INPUT INPUT INPUTL39N_1

INPUTL39P_1VREF_1

IOL36P_1

A20

IOL30P_1

A18

IOL28P_1

GNDIO

L26N_1A15

G

INPUT INPUT GND INPUTL35N_1

INPUTL35P_1

VCCO_1IO

L28N_1

IOL25N_1

A13

IOL25P_1

A12

IOL26P_1

A14H

GND VCCINT INPUTL31N_1

INPUTL31P_1VREF_1

INPUTL27N_1

INPUTL27P_1

IOL24P_1

IOL22N_1

A11

IOL22P_1

A10

IOL21N_1RHCLK7

J

VCCINT GND VCCAUXINPUTL23N_1

INPUTL23P_1VREF_1

IOL24N_1

GNDIO

L20P_1RHCLK4

VCCO_1

IOL21P_1IRDY1

RHCLK6

K

GND VCCINT INPUTL19N_1

INPUTL19P_1

IOL16P_1

A8

IOL16N_1

A9

IOL20N_1RHCLK5

IOL18N_1TRDY1

RHCLK3

IOL18P_1RHCLK2

GND L

VCCINT GND INPUTL15N_1

INPUTL15P_1VREF_1

INPUTL11N_1VREF_1

INPUTL11P_1

IOL14P_1

A6

IOL14N_1

A7

IOL17P_1RHCLK0

IOL17N_1RHCLK1

M

GND INPUTVREF_2

GND INPUTVREF_1

IOL12P_1

A2VCCO_1

IOL12N_1

A3

IOL13P_1

A4

IOL13N_1

A5VCCAUX N

INPUTVREF_2

INPUT INPUT INPUTL04P_1

INPUTL04N_1VREF_1

IOL07P_1

IOL07N_1

IOL10P_1

GNDIO

L10N_1VREF_1

P

VCCO_2IO

L19N_2IO

L23N_2INPUTVREF_2

SUSPEND IOL03N_1

A1

IOL08N_1

IOL08P_1

IOL09P_1

IOL09N_1

R

INPUT IOL19P_2

IOL23P_2

IOL25N_2

IOL27N_2

GNDIO

L03P_1A0

IOL05P_1

VCCO_1IO

L05N_1T

IOL18P_2GCLK2

GNDIO

L22P_2AWAKE

VCCO_2IO

L27P_2IO

L29N_2IO

L31N_2

IOL02N_1LDC0

IOL06P_1

IOL06N_1

U

IOL17N_2GCLK1

IOL18N_2GCLK3

IOL22N_2DOUT

IOL25P_2

IOL26N_2

D1

IOL29P_2

IOL31P_2

GNDIO

L02P_1LDC1

IOL01N_1LDC2

V

VCCO_2

IOL20N_2MOSICSI_B

IOL21N_2

IOL24N_2

D3GND IO

L28N_2VCCO_2

IOL32P_2

D0DINMISO

DONEIO

L01P_1HDC

W

IOL17P_2GCLK0

IOL20P_2

IOL21P_2

IOL24P_2INIT_B

IOL26P_2

D2

IOL28P_2

IOL30P_2

IOL30N_2

IOL32N_2CCLK

GND Y

Bank 2

Ban

k 1

Bank 0

DS529-4_04_101106

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 121Product 製品仕様

ピン配置の説明R

FG484 484 ボール Fine-Pitch BGA パッ ケージ484 ボール Fine-Pitch BGA パッケージ FG484 は XC3S700Aおよび XC3S1400A デバイス用に提供されています相違のある

ピン配置は 3 つあ り 表 86 に示します

表 83 にすべての FG484 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

影付きの行は XC3S700A と XC3S1400A デバイスのピン配置

が異なるこ と を示します XC3S700A には 3 個の接続されてい

ないボールがあり 表 83 に NC ( コネク ト なし ) 表 83 および

図 25 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のサイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 83 Spartan-3A FG484 のピン配置

バン ク ピン名FG484ボール

タ イ プ

0 IO_L01N_0 D18 IO0 IO_L01P_0 E17 IO0 IO_L02N_0 C19 IO0 IO_L02P_0VREF_0 D19 VREF0 IO_L03N_0 A20 IO0 IO_L03P_0 B20 IO0 IO_L04N_0 F15 IO0 IO_L04P_0 E15 IO0 IO_L05N_0 A18 IO0 IO_L05P_0 C18 IO0 IO_L06N_0 A19 IO0 IO_L06P_0VREF_0 B19 VREF0 IO_L07N_0 C17 IO0 IO_L07P_0 D17 IO0 IO_L08N_0 C16 IO0 IO_L08P_0 D16 IO0 IO_L09N_0 E14 IO0 IO_L09P_0 C14 IO0 IO_L10N_0 A17 IO0 IO_L10P_0 B17 IO0 IO_L11N_0 C15 IO0 IO_L11P_0 D15 IO0 IO_L12N_0VREF_0 A15 VREF0 IO_L12P_0 A16 IO0 IO_L13N_0 A14 IO

0 IO_L13P_0 B15 IO0 IO_L14N_0 E13 IO0 IO_L14P_0 F13 IO0 IO_L15N_0 C13 IO0 IO_L15P_0 D13 IO0 IO_L16N_0 A13 IO0 IO_L16P_0 B13 IO0 IO_L17N_0GCLK5 E12 GCLK0 IO_L17P_0GCLK4 C12 GCLK0 IO_L18N_0GCLK7 A11 GCLK0 IO_L18P_0GCLK6 A12 GCLK0 IO_L19N_0GCLK9 C11 GCLK0 IO_L19P_0GCLK8 B11 GCLK0 IO_L20N_0GCLK11 E11 GCLK0 IO_L20P_0GCLK10 D11 GCLK0 IO_L21N_0 C10 IO0 IO_L21P_0 A10 IO0 IO_L22N_0 A8 IO0 IO_L22P_0 A9 IO0 IO_L23N_0 E10 IO0 IO_L23P_0 D10 IO0 IO_L24N_0VREF_0 C9 VREF0 IO_L24P_0 B9 IO0 IO_L25N_0 C8 IO0 IO_L25P_0 B8 IO0 IO_L26N_0 A6 IO0 IO_L26P_0 A7 IO0 IO_L27N_0 C7 IO0 IO_L27P_0 D7 IO0 IO_L28N_0 A5 IO0 IO_L28P_0 B6 IO0 IO_L29N_0 D6 IO0 IO_L29P_0 C6 IO0 IO_L30N_0 D8 IO0 IO_L30P_0 E9 IO0 IO_L31N_0 B4 IO0 IO_L31P_0 A4 IO0 IO_L32N_0 D5 IO0 IO_L32P_0 C5 IO0 IO_L33N_0 B3 IO0 IO_L33P_0 A3 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

122 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L34N_0 F8 IO0 IO_L34P_0 E7 IO0 IO_L35N_0 E6 IO0 IO_L35P_0 F7 IO0 IO_L36N_0PUDC_B A2 DUAL0 IO_L36P_0VREF_0 B2 VREF0 IP_0 E16 INPUT0 IP_0 E8 INPUT0 IP_0 F10 INPUT0 IP_0 F12 INPUT0 IP_0 F16 INPUT0 IP_0 G10 INPUT0 IP_0 G11 INPUT0 IP_0 G12 INPUT0 IP_0 G13 INPUT0 IP_0 G14 INPUT0 IP_0 G15 INPUT0 IP_0 G16 INPUT0 IP_0 G7 INPUT0 IP_0 G9 INPUT0 IP_0 H10 INPUT0 IP_0 H13 INPUT0 IP_0 H14 INPUT0 IP_0VREF_0 G8 VREF0 IP_0VREF_0 H12 VREF0 IP_0VREF_0 H9 VREF0 VCCO_0 B10 VCCO0 VCCO_0 B14 VCCO0 VCCO_0 B18 VCCO0 VCCO_0 B5 VCCO0 VCCO_0 F14 VCCO0 VCCO_0 F9 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC AA22 DUAL1 IO_L02N_1LDC0 W20 DUAL1 IO_L02P_1LDC1 W19 DUAL1 IO_L03N_1A1 T18 DUAL1 IO_L03P_1A0 T17 DUAL1 IO_L05N_1 W21 IO1 IO_L05P_1 Y22 IO1 IO_L06N_1 V20 IO1 IO_L06P_1 V19 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 IO_L07N_1 V22 IO1 IO_L07P_1 W22 IO1 IO_L09N_1 U21 IO1 IO_L09P_1 U22 IO1 IO_L10N_1 U19 IO1 IO_L10P_1 U20 IO1 IO_L11N_1 T22 IO1 IO_L11P_1 T20 IO1 IO_L13N_1 T19 IO1 IO_L13P_1 R20 IO1 IO_L14N_1 R22 IO1 IO_L14P_1 R21 IO1 IO_L15N_1VREF_1 P22 VREF1 IO_L15P_1 P20 IO1 IO_L17N_1A3 P18 DUAL1 IO_L17P_1A2 R19 DUAL1 IO_L18N_1A5 N21 DUAL1 IO_L18P_1A4 N22 DUAL1 IO_L19N_1A7 N19 DUAL1 IO_L19P_1A6 N20 DUAL1 IO_L20N_1A9 N17 DUAL1 IO_L20P_1A8 N18 DUAL1 IO_L21N_1RHCLK1 L22 RHCLK1 IO_L21P_1RHCLK0 M22 RHCLK1 IO_L22N_1TRDY1RHCLK3 L20 RHCLK1 IO_L22P_1RHCLK2 L21 RHCLK1 IO_L24N_1RHCLK5 M20 RHCLK1 IO_L24P_1RHCLK4 M18 RHCLK1 IO_L25N_1RHCLK7 K19 RHCLK1 IO_L25P_1IRDY1RHCLK6 K20 RHCLK1 IO_L26N_1A11 J22 DUAL1 IO_L26P_1A10 K22 DUAL1 IO_L28N_1 L19 IO1 IO_L28P_1 L18 IO1 IO_L29N_1A13 J20 DUAL1 IO_L29P_1A12 J21 DUAL1 IO_L30N_1A15 G22 DUAL1 IO_L30P_1A14 H22 DUAL1 IO_L32N_1 K18 IO1 IO_L32P_1 K17 IO1 IO_L33N_1A17 H20 DUAL1 IO_L33P_1A16 H21 DUAL

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 123Product 製品仕様

ピン配置の説明R

1 IO_L34N_1A19 F21 DUAL1 IO_L34P_1A18 F22 DUAL1 IO_L36N_1 G20 IO1 IO_L36P_1 G19 IO1 IO_L37N_1 H19 IO1 IO_L37P_1 J18 IO1 IO_L38N_1 F20 IO1 IO_L38P_1 E20 IO1 IO_L40N_1 F18 IO1 IO_L40P_1 F19 IO1 IO_L41N_1 D22 IO1 IO_L41P_1 E22 IO1 IO_L42N_1 D20 IO1 IO_L42P_1 D21 IO1 IO_L44N_1A21 C21 DUAL1 IO_L44P_1A20 C22 DUAL1 IO_L45N_1A23 B21 DUAL1 IO_L45P_1A22 B22 DUAL1 IO_L46N_1A25 G17 DUAL1 IO_L46P_1A24 G18 DUAL1 IP_L04N_1VREF_1 R16 VREF1 IP_L04P_1 R15 INPUT1 IP_L08N_1 P16 INPUT1 IP_L08P_1 P15 INPUT1 IP_L12N_1VREF_1 R18 VREF1 IP_L12P_1 R17 INPUT1 IP_L16N_1VREF_1 N16 VREF1 IP_L16P_1 N15 INPUT1 IP_L23N_1 M16 INPUT1 IP_L23P_1 M17 INPUT1 IP_L27N_1 L16 INPUT1 IP_L27P_1VREF_1 M15 VREF1 IP_L31N_1 K16 INPUT1 IP_L31P_1 L15 INPUT1 IP_L35N_1 K15 INPUT1 IP_L35P_1VREF_1 K14 VREF1 IP_L39N_1 H18 INPUT1 IP_L39P_1 H17 INPUT1 IP_L43N_1VREF_1 J15 VREF1 IP_L43P_1 J16 INPUT1 IP_L47N_1 H15 INPUT1 IP_L47P_1VREF_1 H16 VREF

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

1 SUSPEND U18 PWRMGMT

1 VCCO_1 E21 VCCO1 VCCO_1 J17 VCCO1 VCCO_1 K21 VCCO1 VCCO_1 P17 VCCO1 VCCO_1 P21 VCCO1 VCCO_1 V21 VCCO2 IO_L01N_2M0 W5 DUAL2 IO_L01P_2M1 V6 DUAL2 IO_L02N_2CSO_B Y4 DUAL2 IO_L02P_2M2 W4 DUAL2 IO_L03N_2 AA3 IO2 IO_L03P_2 AB2 IO2 IO_L04N_2 AA4 IO2 IO_L04P_2 AB3 IO2 IO_L05N_2 Y5 IO2 IO_L05P_2 W6 IO2 IO_L06N_2 AB5 IO2 IO_L06P_2 AB4 IO2 IO_L07N_2 Y6 IO2 IO_L07P_2 W7 IO2 IO_L08N_2 AB6 IO2 IO_L08P_2 AA6 IO2 IO_L09N_2VS2 W9 DUAL2 IO_L09P_2RDWR_B V9 DUAL2 IO_L10N_2 AB7 IO2 IO_L10P_2 Y7 IO2 IO_L11N_2VS0 Y8 DUAL2 IO_L11P_2VS1 W8 DUAL2 IO_L12N_2 AB8 IO2 IO_L12P_2 AA8 IO2 IO_L13N_2 Y10 IO2 IO_L13P_2 V10 IO2 IO_L14N_2D6 AB9 DUAL2 IO_L14P_2D7 Y9 DUAL2 IO_L15N_2 AB10 IO2 IO_L15P_2 AA10 IO2 IO_L16N_2D4 AB11 DUAL2 IO_L16P_2D5 Y11 DUAL2 IO_L17N_2GCLK13 V11 GCLK2 IO_L17P_2GCLK12 U11 GCLK2 IO_L18N_2GCLK15 Y12 GCLK

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

124 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

2 IO_L18P_2GCLK14 W12 GCLK2 IO_L19N_2GCLK1 AB12 GCLK2 IO_L19P_2GCLK0 AA12 GCLK2 IO_L20N_2GCLK3 U12 GCLK2 IO_L20P_2GCLK2 V12 GCLK2 IO_L21N_2 Y13 IO2 IO_L21P_2 AB13 IO2 IO_L22N_2MOSICSI_B AB14 DUAL2 IO_L22P_2 AA14 IO2 IO_L23N_2 Y14 IO2 IO_L23P_2 W13 IO

2 IO_L24N_2DOUT AA15 DUAL

2 IO_L24P_2AWAKE AB15 PWR MGMT

2 IO_L25N_2 Y15 IO2 IO_L25P_2 W15 IO2 IO_L26N_2D3 U13 DUAL2 IO_L26P_2INIT_B V13 DUAL2 IO_L27N_2 Y16 IO2 IO_L27P_2 AB16 IO2 IO_L28N_2D1 Y17 DUAL2 IO_L28P_2D2 AA17 DUAL2 IO_L29N_2 AB18 IO2 IO_L29P_2 AB17 IO2 IO_L30N_2 V15 IO2 IO_L30P_2 V14 IO2 IO_L31N_2 V16 IO2 IO_L31P_2 W16 IO2 IO_L32N_2 AA19 IO2 IO_L32P_2 AB19 IO2 IO_L33N_2 V17 IO2 IO_L33P_2 W18 IO2 IO_L34N_2 W17 IO2 IO_L34P_2 Y18 IO2 IO_L35N_2 AA21 IO2 IO_L35P_2 AB21 IO2 IO_L36N_2CCLK AA20 DUAL2 IO_L36P_2D0DINMISO AB20 DUAL2 IP_2 P12 INPUT2 IP_2 R10 INPUT2 IP_2 R11 INPUT2 IP_2 R9 INPUT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

2 IP_2 T13 INPUT2 IP_2 T14 INPUT2 IP_2 T9 INPUT2 IP_2 U10 INPUT2 IP_2 U15 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U16 INPUT

2 XC3S1400A IP_2XC3S700A NC ( )

U7 INPUT

2 IP_2 U8 INPUT2 IP_2 V7 INPUT2 IP_2VREF_2 R12 VREF2 IP_2VREF_2 R13 VREF2 IP_2VREF_2 R14 VREF2 IP_2VREF_2 T10 VREF2 IP_2VREF_2 T11 VREF2 IP_2VREF_2 T15 VREF2 IP_2VREF_2 T16 VREF2 IP_2VREF_2 T7 VREF

2 XC3S1400A IP_2VREF_2XC3S700A NC ( )

T8 VREF

2 IP_2VREF_2 V8 VREF2 VCCO_2 AA13 VCCO2 VCCO_2 AA18 VCCO2 VCCO_2 AA5 VCCO2 VCCO_2 AA9 VCCO2 VCCO_2 U14 VCCO2 VCCO_2 U9 VCCO3 IO_L01N_3 D2 IO3 IO_L01P_3 C1 IO3 IO_L02N_3 C2 IO3 IO_L02P_3 B1 IO3 IO_L03N_3 E4 IO3 IO_L03P_3 D3 IO3 IO_L05N_3 G5 IO3 IO_L05P_3 G6 IO3 IO_L06N_3 E1 IO3 IO_L06P_3 D1 IO3 IO_L07N_3 E3 IO3 IO_L07P_3 F4 IO3 IO_L08N_3 G4 IO3 IO_L08P_3 F3 IO3 IO_L09N_3 H6 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 125Product 製品仕様

ピン配置の説明R

3 IO_L09P_3 H5 IO3 IO_L10N_3 J5 IO3 IO_L10P_3 K6 IO3 IO_L12N_3 F1 IO3 IO_L12P_3 F2 IO3 IO_L13N_3 G1 IO3 IO_L13P_3 G3 IO3 IO_L14N_3 H3 IO3 IO_L14P_3 H4 IO3 IO_L16N_3 H1 IO3 IO_L16P_3 H2 IO3 IO_L17N_3VREF_3 J1 VREF3 IO_L17P_3 J3 IO3 IO_L18N_3 K4 IO3 IO_L18P_3 K5 IO3 IO_L20N_3 K2 IO3 IO_L20P_3 K3 IO3 IO_L21N_3LHCLK1 L3 LHCLK3 IO_L21P_3LHCLK0 L5 LHCLK3 IO_L22N_3IRDY2LHCLK3 L1 LHCLK3 IO_L22P_3LHCLK2 K1 LHCLK3 IO_L24N_3LHCLK5 M2 LHCLK3 IO_L24P_3LHCLK4 M1 LHCLK3 IO_L25N_3LHCLK7 M4 LHCLK3 IO_L25P_3TRDY2LHCLK6 M3 LHCLK3 IO_L26N_3 N3 IO3 IO_L26P_3VREF_3 N1 VREF3 IO_L28N_3 P2 IO3 IO_L28P_3 P1 IO3 IO_L29N_3 P5 IO3 IO_L29P_3 P3 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 M5 IO3 IO_L32N_3 R2 IO3 IO_L32P_3 R1 IO3 IO_L33N_3 R4 IO3 IO_L33P_3 R3 IO3 IO_L34N_3 T4 IO3 IO_L34P_3 R5 IO3 IO_L36N_3 T3 IO3 IO_L36P_3VREF_3 T1 VREF3 IO_L37N_3 U2 IO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

3 IO_L37P_3 U1 IO3 IO_L38N_3 V3 IO3 IO_L38P_3 V1 IO3 IO_L40N_3 U5 IO3 IO_L40P_3 T5 IO3 IO_L41N_3 U4 IO3 IO_L41P_3 U3 IO3 IO_L42N_3 W2 IO3 IO_L42P_3 W1 IO3 IO_L43N_3 W3 IO3 IO_L43P_3 V4 IO3 IO_L44N_3 Y2 IO3 IO_L44P_3 Y1 IO3 IO_L45N_3 AA2 IO3 IO_L45P_3 AA1 IO3 IP_3VREF_3 J8 VREF3 IP_3VREF_3 R6 VREF3 IP_L04N_3VREF_3 H7 VREF3 IP_L04P_3 H8 INPUT3 IP_L11N_3 K8 INPUT3 IP_L11P_3 J7 INPUT3 IP_L15N_3VREF_3 L8 VREF3 IP_L15P_3 K7 INPUT3 IP_L19N_3 M8 INPUT3 IP_L19P_3 L7 INPUT3 IP_L23N_3 M6 INPUT3 IP_L23P_3 M7 INPUT3 IP_L27N_3 N9 INPUT3 IP_L27P_3 N8 INPUT3 IP_L31N_3 N5 INPUT3 IP_L31P_3 N6 INPUT3 IP_L35N_3 P8 INPUT3 IP_L35P_3 N7 INPUT3 IP_L39N_3 R8 INPUT3 IP_L39P_3 P7 INPUT3 IP_L46N_3VREF_3 T6 VREF3 IP_L46P_3 R7 INPUT3 VCCO_3 E2 VCCO3 VCCO_3 J2 VCCO3 VCCO_3 J6 VCCO3 VCCO_3 N2 VCCO3 VCCO_3 P6 VCCO

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

126 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 VCCO_3 V2 VCCOGND GND A1 GNDGND GND A22 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA7 GNDGND GND AB1 GNDGND GND AB22 GNDGND GND B12 GNDGND GND B16 GNDGND GND B7 GNDGND GND C20 GNDGND GND C3 GNDGND GND D14 GNDGND GND D9 GNDGND GND F11 GNDGND GND F17 GNDGND GND F6 GNDGND GND G2 GNDGND GND G21 GNDGND GND J11 GNDGND GND J13 GNDGND GND J14 GNDGND GND J19 GNDGND GND J4 GNDGND GND J9 GNDGND GND K10 GNDGND GND K12 GNDGND GND L11 GNDGND GND L13 GNDGND GND L17 GNDGND GND L2 GNDGND GND L6 GNDGND GND L9 GNDGND GND M10 GNDGND GND M12 GNDGND GND M14 GNDGND GND M21 GNDGND GND N11 GNDGND GND N13 GNDGND GND P10 GNDGND GND P14 GND

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

GND GND P19 GNDGND GND P4 GNDGND GND P9 GNDGND GND T12 GNDGND GND T2 GNDGND GND T21 GNDGND GND U17 GNDGND GND U6 GNDGND GND W10 GNDGND GND W14 GNDGND GND Y20 GNDGND GND Y3 GND

VCCAUX DONE Y19 CONFIG

VCCAUX PROG_B C4 CONFIG

VCCAUX TCK A21 JTAG

VCCAUX TDI F5 JTAG

VCCAUX TDO E19 JTAG

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX D12 VCCAUX

VCCAUX VCCAUX E18 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX H11 VCCAUX

VCCAUX VCCAUX L4 VCCAUX

VCCAUX VCCAUX M19 VCCAUX

VCCAUX VCCAUX P11 VCCAUX

VCCAUX VCCAUX V18 VCCAUX

VCCAUX VCCAUX V5 VCCAUX

VCCAUX VCCAUX W11 VCCAUX

VCCINT VCCINT J10 VCCINT

VCCINT VCCINT J12 VCCINT

VCCINT VCCINT K11 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 127Product 製品仕様

ピン配置の説明R

VCCINT VCCINT K13 VCCINT

VCCINT VCCINT K9 VCCINT

VCCINT VCCINT L10 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M9 VCCINT

VCCINT VCCINT N10 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT P13 VCCINT

表 83 Spartan-3A FG484 のピン配置 ( 続き )

バン ク ピン名FG484ボール

タ イ プ

128 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 84 および表 85 に FG484 パッケージのユーザー IO ピンが 4つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

フ ッ ト プ リ ン ト の互換性

表 86 にXC3S700A および XC3S1400A デバイス間でのフッ ト

プ リ ン トおよび機能の相違を示します相違のあるピンは 3 本あ

りFG484 パッケージのデバイス間で移行する際に注意が必要で

す 表 86 に記載されていないピンは FG484 パッ ケージの

Spartan-3A デバイス間でそのまま移行できます

矢印は 移行できる方向を示します

表 84 FG484 パッ ケージにおける XC3S700A デバイスのバン ク ご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 92 42 12 21 9 8

左辺 3 94 61 17 0 8 8

計 372 194 61 52 33 32

表 85 FG484 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 92 58 17 1 8 8

右辺 1 94 33 15 30 8 8

下辺 2 95 43 13 21 10 8

左辺 3 94 61 17 0 8 8

計 375 195 62 52 34 32

表 86 FG484 フ ッ ト プ リ ン ト の互換性

ピン バン ク XC3S700A 移行 XC3S1400AT8 2 NC rarr INPUTU7 2 NC rarr INPUTU16 2 NC rarr INPUT

相違のあるピンの数 3記号 rarr 左側のデバイスから右側のデバイスに移行できます 反

対方向への移行は 右側にあるデバイスのピンのコン

フ ィギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 129Product 製品仕様

ピン配置の説明R

FG484 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

194-195

IO 制限のない汎用ユーザー IO ピン

61-62

INPUT 制限のない汎用入力ピン

52

DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

33-34

VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4JTAG JTAG ポート専用ピン

53GND グランド

24 VCCO バンクの出力電源

15VCCINT 内部コア電源 (+12V)

10 VCCAUX 補助電源電圧

3

NC 未接続ピン (XC3S700A のみ)

図 25 FG484 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11

A GNDIO

L36N_0PUDC_B

IOL33P_0

IOL31P_0

IOL28N_0

IOL26N_0

IOL26P_0

IOL22N_0

IOL22P_0

IOL21P_0

IOL18N_0GCLK7

B IOL02P_3

IOL36P_0VREF_0

IOL33N_0

IOL31N_0

VCCO_0IO

L28P_0GND IO

L25P_0IO

L24P_0VCCO_0

IOL19P_0GCLK8

C IOL01P_3

IOL02N_3

GNDPROG_B IO

L32P_0IO

L29P_0IO

L27N_0IO

L25N_0

IOL24N_0VREF_0

IOL21N_0

IOL19N_0GCLK9

D IOL06P_3

IOL01N_3

IOL03P_3

TMS IOL32N_0

IOL29N_0

IOL27P_0

IOL30N_0

GND IOL23P_0

IOL20P_0GCLK10

E IOL06N_3

VCCO_3IO

L07N_3IO

L03N_3VCCAUX

IOL35N_0

IOL34P_0

INPUT IOL30P_0

IOL23N_0

IOL20N_0GCLK11

F IOL12N_3

IOL12P_3

IOL08P_3

IOL07P_3

TDI GND IOL35P_0

IOL34N_0

VCCO_0 INPUT GND

G IOL13N_3

GND IOL13P_3

IOL08N_3

IOL05N_3

IOL05P_3

INPUT INPUTVREF_0

INPUT INPUT INPUT

H IOL16N_3

IOL16P_3

IOL14N_3

IOL14P_3

IOL09P_3

IOL09N_3

INPUTL04N_3VREF_3

INPUTL04P_3

INPUTVREF_0

INPUT VCCAUX

JIO

L17N_3VREF_3

VCCO_3IO

L17P_3GND IO

L10N_3VCCO_3

INPUTL11P_3

INPUTVREF_3

GND VCCINT GND

KIO

L22P_3LHCLK2

IOL20N_3

IOL20P_3

IOL18N_3

IOL18P_3

IOL10P_3

INPUTL15P_3

INPUTL11N_3

VCCINT GND VCCINT

LIO

L22N_3IRDY2

LHCLK3

GNDIO

L21N_3LHCLK1

VCCAUXIO

L21P_3LHCLK0

GND INPUTL19P_3

INPUTL15N_3VREF_3

GND VCCINT GND

MIO

L24P_3LHCLK4

IOL24N_3LHCLK5

IOL25P_3TRDY2LHCLK6

IOL25N_3LHCLK7

IOL30P_3

INPUTL23N_3

INPUTL23P_3

INPUTL19N_3

VCCINT GND VCCINT

NIO

L26P_3VREF_3

VCCO_3IO

L26N_3IO

L30N_3INPUTL31N_3

INPUTL31P_3

INPUTL35P_3

INPUTL27P_3

INPUTL27N_3

VCCINT GND

P IOL28P_3

IOL28N_3

IOL29P_3

GND IOL29N_3

VCCO_3INPUTL39P_3

INPUTL35N_3

GND GND VCCAUX

R IOL32P_3

IOL32N_3

IOL33P_3

IOL33N_3

IOL34P_3

INPUTVREF_3

INPUTL46P_3

INPUTL39N_3

INPUT INPUT INPUT

TIO

L36P_3VREF_3

GND IOL36N_3

IOL34N_3

IOL40P_3

INPUTL46N_3VREF_3

INPUTVREF_2

INPUTVREF_2

INPUT INPUT

VREF_2INPUTVREF_2

U IOL37P_3

IOL37N_3

IOL41P_3

IOL41N_3

IOL40N_3

GNDINPUT

INPUT VCCO_2 INPUT

IOL17P_2GCLK12

V IOL38P_3

VCCO_3IO

L38N_3IO

L43P_3VCCAUX

IOL01P_2

M1INPUT INPUT

VREF_2

IOL09P_2

RDWR_B

IOL13P_2

IOL17N_2GCLK13

W IOL42P_3

IOL42N_3

IOL43N_3

IOL02P_2

M2

IOL01N_2

M0

IOL05P_2

IOL07P_2

IOL11P_2

VS1

IOL09N_2

VS2GND VCCAUX

Y IOL44P_3

IOL44N_3

GNDIO

L02N_2CSO_B

IOL05N_2

IOL07N_2

IOL10P_2

IOL11N_2

VS0

IOL14P_2

D7

IOL13N_2

IOL16P_2

D5

AA

IOL45P_3

IOL45N_3

IOL03N_2

IOL04N_2

VCCO_2IO

L08P_2GND IO

L12P_2VCCO_2

IOL15P_2

GND

AB

GND IOL03P_2

IOL04P_2

IOL06P_2

IOL06N_2

IOL08N_2

IOL10N_2

IOL12N_2

IOL14N_2

D6

IOL15N_2

IOL16N_2

D4

Ban

k 3

Bank 2

Bank 0

DS529-4_01_101106

130 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )12 13 14 15 16 17 18 19 20 21 22

IOL18P_0GCLK6

IOL16N_0

IOL13N_0

IOL12N_0VREF_0

IOL12P_0

IOL10N_0

IOL05N_0

IOL06N_0

IOL03N_0

TCK GND A

GND IOL16P_0

VCCO_0IO

L13P_0GND IO

L10P_0VCCO_0

IOL06P_0VREF_0

IOL03P_0

IOL45N_1

A23

IOL45P_1

A22B

IOL17P_0GCLK4

IOL15N_0

IOL09P_0

IOL11N_0

IOL08N_0

IOL07N_0

IOL05P_0

IOL02N_0

GNDIO

L44N_1A21

IOL44P_1

A20C

VCCAUXIO

L15P_0GND IO

L11P_0IO

L08P_0IO

L07P_0IO

L01N_0

IOL02P_0VREF_0

IOL42N_1

IOL42P_1

IOL41N_1

D

IOL17N_0GCLK5

IOL14N_0

IOL09N_0

IOL04P_0

INPUT IOL01P_0

VCCAUX TDO IOL38P_1

VCCO_1IO

L41P_1E

INPUT IOL14P_0

VCCO_0IO

L04N_0INPUT GND IO

L40N_1IO

L40P_1IO

L38N_1

IOL34N_1

A19

IOL34P_1

A18F

INPUT INPUT INPUT INPUT INPUTIO

L46N_1A25

IOL46P_1

A24

IOL36P_1

IOL36N_1

GNDIO

L30N_1A15

G

INPUTVREF_0

INPUT INPUT INPUTL47N_1

INPUTL47P_1VREF_1

INPUTL39P_1

INPUTL39N_1

IOL37N_1

IOL33N_1

A17

IOL33P_1

A16

IOL30P_1

A14H

VCCINT GND GNDINPUTL43N_1VREF_1

INPUTL43P_1

VCCO_1IO

L37P_1GND

IOL29N_1

A13

IOL29P_1

A12

IOL26N_1

A11J

GND VCCINTINPUTL35P_1VREF_1

INPUTL35N_1

INPUTL31N_1

IOL32P_1

IOL32N_1

IOL25N_1RHCLK7

IOL25P_1IRDY1

RHCLK6

VCCO_1IO

L26P_1A10

K

VCCINT GND VCCINT INPUTL31P_1

INPUTL27N_1

GND IOL28P_1

IOL28N_1

IOL22N_1TRDY1

RHCLK3

IOL22P_1RHCLK2

IOL21N_1RHCLK1

L

GND VCCINT GNDINPUTL27P_1VREF_1

INPUTL23N_1

INPUTL23P_1

IOL24P_1RHCLK4

VCCAUXIO

L24N_1RHCLK5

GNDIO

L21P_1RHCLK0

M

VCCINT GND VCCINT INPUTL16P_1

INPUTL16N_1VREF_1

IOL20N_1

A9

IOL20P_1

A8

IOL19N_1

A7

IOL19P_1

A6

IOL18N_1

A5

IOL18P_1

A4N

INPUT VCCINT GND INPUTL08P_1

INPUTL08N_1

VCCO_1IO

L17N_1A3

GND IOL15P_1

VCCO_1IO

L15N_1VREF_1

P

INPUTVREF_2

INPUTVREF_2

INPUTVREF_2

INPUTL04P_1

INPUTL04N_1VREF_1

INPUTL12P_1

INPUTL12N_1VREF_1

IOL17P_1

A2

IOL13P_1

IOL14P_1

IOL14N_1

R

GND INPUT INPUT INPUTVREF_2

INPUTVREF_2

IOL03P_1

A0

IOL03N_1

A1

IOL13N_1

IOL11P_1

GND IOL11N_1

T

IOL20N_2GCLK3

IOL26N_2

D3VCCO_2 INPUT

INPUT

GND

SUSPENDIO

L10N_1IO

L10P_1IO

L09N_1IO

L09P_1U

IOL20P_2GCLK2

IOL26P_2INIT_B

IOL30P_2

IOL30N_2

IOL31N_2

IOL33N_2

VCCAUXIO

L06P_1IO

L06N_1VCCO_1

IOL07N_1

V

IOL18P_2GCLK14

IOL23P_2

GND IOL25P_2

IOL31P_2

IOL34N_2

IOL33P_2

IOL02P_1LDC1

IOL02N_1LDC0

IOL05N_1

IOL07P_1

W

IOL18N_2GCLK15

IOL21N_2

IOL23N_2

IOL25N_2

IOL27N_2

IOL28N_2

D1

IOL34P_2

DONE GNDIO

L01N_1LDC2

IOL05P_1

Y

IOL19P_2GCLK0

VCCO_2IO

L22P_2

IOL24N_2DOUT

GNDIO

L28P_2D2

VCCO_2IO

L32N_2

IOL36N_2CCLK

IOL35N_2

IOL01P_1

HDC

AA

IOL19N_2GCLK1

IOL21P_2

IOL22N_2MOSICSI_B

IOL24P_2AWAKE

IOL27P_2

IOL29P_2

IOL29N_2

IOL32P_2

IOL36P_2

D0DINMISO

IOL35P_2

GNDAB

Ban

k 1

Bank 2

Bank 0

DS529-4_02_051508

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 131Product 製品仕様

ピン配置の説明R

FG676 676 ボール Fine-Pitch BGA パッ ケージ676 ボール Fine-Pitch BGA パッケージ FG676 は XC3S1400Aデバイス用に提供されています

表 87 にすべての FG676 のパッケージ ピンをバンク番号および

ピン名で分類して示します 差動 IO ペアとなるピンは並べて示

します また各ピンのピン番号および前述したピン タイプも示

します

XC3S1400A には 17 個の接続されていないボールがあり 表 87 に NC ( コネク ト なし ) 表 87 および図 26 に黒いひし形 ( ) で示します

このパッケージのピン配置表およびフッ トプ リ ン ト図は 次のザイ リ ンクス サイ トからダウンロードできます

japanxilinxcomsupportdocumentationdata_sheetss3a_pinzip

ピン配置表

表 87 Spartan-3A FG676 のピン配置

バン ク ピン名FG676 ボール

タ イプ

0 IO_L01N_0 F20 IO0 IO_L01P_0 G20 IO0 IO_L02N_0 F19 IO0 IO_L02P_0VREF_0 G19 VREF0 IO_L05N_0 C22 IO0 IO_L05P_0 D22 IO0 IO_L06N_0 C23 IO0 IO_L06P_0 D23 IO0 IO_L07N_0 A22 IO0 IO_L07P_0 B23 IO0 IO_L08N_0 G17 IO0 IO_L08P_0 H17 IO0 IO_L09N_0 B21 IO0 IO_L09P_0 C21 IO0 IO_L10N_0 D21 IO0 IO_L10P_0 E21 IO0 IO_L11N_0 C20 IO0 IO_L11P_0 D20 IO0 IO_L12N_0 K16 IO0 IO_L12P_0 J16 IO0 IO_L13N_0 E17 IO0 IO_L13P_0 F17 IO0 IO_L14N_0 A20 IO0 IO_L14P_0VREF_0 B20 VREF0 IO_L15N_0 A19 IO0 IO_L15P_0 B19 IO0 IO_L16N_0 H15 IO0 IO_L16P_0 G15 IO

0 IO_L17N_0 C18 IO0 IO_L17P_0 D18 IO0 IO_L18N_0 A18 IO0 IO_L18P_0 B18 IO0 IO_L19N_0 B17 IO0 IO_L19P_0 C17 IO0 IO_L20N_0VREF_0 E15 VREF0 IO_L20P_0 F15 IO0 IO_L21N_0 C16 IO0 IO_L21P_0 D17 IO0 IO_L22N_0 C15 IO0 IO_L22P_0 D16 IO0 IO_L23N_0 A15 IO0 IO_L23P_0 B15 IO0 IO_L24N_0 F14 IO0 IO_L24P_0 E14 IO0 IO_L25N_0GCLK5 J14 GCLK0 IO_L25P_0GCLK4 K14 GCLK0 IO_L26N_0GCLK7 A14 GCLK0 IO_L26P_0GCLK6 B14 GCLK0 IO_L27N_0GCLK9 G13 GCLK0 IO_L27P_0GCLK8 F13 GCLK0 IO_L28N_0GCLK11 C13 GCLK0 IO_L28P_0GCLK10 B13 GCLK0 IO_L29N_0 B12 IO0 IO_L29P_0 A12 IO0 IO_L30N_0 C12 IO0 IO_L30P_0 D13 IO0 IO_L31N_0 F12 IO0 IO_L31P_0 E12 IO0 IO_L32N_0VREF_0 D11 VREF0 IO_L32P_0 C11 IO0 IO_L33N_0 B10 IO0 IO_L33P_0 A10 IO0 IO_L34N_0 D10 IO0 IO_L34P_0 C10 IO0 IO_L35N_0 H12 IO0 IO_L35P_0 G12 IO0 IO_L36N_0 B9 IO0 IO_L36P_0 A9 IO0 IO_L37N_0 D9 IO0 IO_L37P_0 E10 IO0 IO_L38N_0 B8 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

132 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

0 IO_L38P_0 A8 IO0 IO_L39N_0 K12 IO0 IO_L39P_0 J12 IO0 IO_L40N_0 D8 IO0 IO_L40P_0 C8 IO0 IO_L41N_0 C6 IO0 IO_L41P_0 B6 IO0 IO_L42N_0 C7 IO0 IO_L42P_0 B7 IO0 IO_L43N_0 K11 IO0 IO_L43P_0 J11 IO0 IO_L44N_0 D6 IO0 IO_L44P_0 C5 IO0 IO_L45N_0 B4 IO0 IO_L45P_0 A4 IO0 IO_L46N_0 H10 IO0 IO_L46P_0 G10 IO0 IO_L47N_0 H9 IO0 IO_L47P_0 G9 IO0 IO_L48N_0 E7 IO0 IO_L48P_0 F7 IO0 IO_L51N_0 B3 IO0 IO_L51P_0 A3 IO0 IO_L52N_0PUDC_B G8 DUAL0 IO_L52P_0VREF_0 F8 VREF0 IP_0 A5 INPUT0 IP_0 A7 INPUT0 IP_0 A13 INPUT0 IP_0 A17 INPUT0 IP_0 A23 INPUT0 IP_0 C4 INPUT0 IP_0 D12 INPUT0 IP_0 D15 INPUT0 IP_0 D19 INPUT0 IP_0 E11 INPUT0 IP_0 E18 INPUT0 IP_0 E20 INPUT0 IP_0 F10 INPUT0 IP_0 G14 INPUT0 IP_0 G16 INPUT0 IP_0 H13 INPUT0 IP_0 H18 INPUT0 IP_0 J10 INPUT0 IP_0 J13 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

0 IP_0 J15 INPUT0 IP_0VREF_0 D7 VREF0 IP_0VREF_0 D14 VREF0 IP_0VREF_0 G11 VREF0 IP_0VREF_0 J17 VREF0 NC ( ) A24 NC0 NC ( ) B24 NC0 NC ( ) D5 NC0 NC ( ) E9 NC0 NC ( ) F18 NC0 NC ( ) E6 NC0 NC ( ) F9 NC0 NC ( ) G18 NC0 VCCO_0 B5 VCCO0 VCCO_0 B11 VCCO0 VCCO_0 B16 VCCO0 VCCO_0 B22 VCCO0 VCCO_0 E8 VCCO0 VCCO_0 E13 VCCO0 VCCO_0 E19 VCCO0 VCCO_0 H11 VCCO0 VCCO_0 H16 VCCO1 IO_L01N_1LDC2 Y21 DUAL1 IO_L01P_1HDC Y20 DUAL1 IO_L02N_1LDC0 AD25 DUAL1 IO_L02P_1LDC1 AE26 DUAL1 IO_L03N_1A1 AC24 DUAL1 IO_L03P_1A0 AC23 DUAL1 IO_L04N_1 W21 IO1 IO_L04P_1 W20 IO1 IO_L05N_1 AC25 IO1 IO_L05P_1 AD26 IO1 IO_L06N_1 AB26 IO1 IO_L06P_1 AC26 IO1 IO_L07N_1VREF_1 AB24 VREF1 IO_L07P_1 AB23 IO1 IO_L08N_1 V19 IO1 IO_L08P_1 V18 IO1 IO_L09N_1 AA23 IO1 IO_L09P_1 AA22 IO1 IO_L10N_1 U20 IO1 IO_L10P_1 V21 IO1 IO_L11N_1 AA25 IO1 IO_L11P_1 AA24 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 133Product 製品仕様

ピン配置の説明R

1 IO_L12N_1 U18 IO1 IO_L12P_1 U19 IO1 IO_L13N_1 Y23 IO1 IO_L13P_1 Y22 IO1 IO_L14N_1 T20 IO1 IO_L14P_1 U21 IO1 IO_L15N_1 Y25 IO1 IO_L15P_1 Y24 IO1 IO_L17N_1 T17 IO1 IO_L17P_1 T18 IO1 IO_L18N_1 V22 IO1 IO_L18P_1 W23 IO1 IO_L19N_1 V25 IO1 IO_L19P_1 V24 IO1 IO_L21N_1 U22 IO1 IO_L21P_1 V23 IO1 IO_L22N_1 R20 IO1 IO_L22P_1 R19 IO1 IO_L23N_1VREF_1 U24 VREF1 IO_L23P_1 U23 IO1 IO_L25N_1A3 R22 DUAL1 IO_L25P_1A2 R21 DUAL1 IO_L26N_1A5 T24 DUAL1 IO_L26P_1A4 T23 DUAL1 IO_L27N_1A7 R17 DUAL1 IO_L27P_1A6 R18 DUAL1 IO_L29N_1A9 R26 DUAL1 IO_L29P_1A8 R25 DUAL1 IO_L30N_1RHCLK1 P20 RHCLK1 IO_L30P_1RHCLK0 P21 RHCLK1 IO_L31N_1TRDY1RHCLK3 P25 RHCLK1 IO_L31P_1RHCLK2 P26 RHCLK1 IO_L33N_1RHCLK5 N24 RHCLK1 IO_L33P_1RHCLK4 P23 RHCLK1 IO_L34N_1RHCLK7 N19 RHCLK1 IO_L34P_1IRDY1RHCLK6 P18 RHCLK1 IO_L35N_1A11 M25 DUAL1 IO_L35P_1A10 M26 DUAL1 IO_L37N_1 N21 IO1 IO_L37P_1 P22 IO1 IO_L38N_1A13 M23 DUAL1 IO_L38P_1A12 L24 DUAL1 IO_L39N_1A15 N17 DUAL1 IO_L39P_1A14 N18 DUAL

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

1 IO_L41N_1 K26 IO1 IO_L41P_1 K25 IO1 IO_L42N_1A17 M20 DUAL1 IO_L42P_1A16 N20 DUAL1 IO_L43N_1A19 J25 DUAL1 IO_L43P_1A18 J26 DUAL1 IO_L45N_1 M22 IO1 IO_L45P_1 M21 IO1 IO_L46N_1 K22 IO1 IO_L46P_1 K23 IO1 IO_L47N_1 M18 IO1 IO_L47P_1 M19 IO1 IO_L49N_1 J22 IO1 IO_L49P_1 J23 IO1 IO_L50N_1 K21 IO1 IO_L50P_1 L22 IO1 IO_L51N_1 G24 IO1 IO_L51P_1 G23 IO1 IO_L53N_1 K20 IO1 IO_L53P_1 L20 IO1 IO_L54N_1 F24 IO1 IO_L54P_1 F25 IO1 IO_L55N_1 L17 IO1 IO_L55P_1 L18 IO1 IO_L56N_1 F23 IO1 IO_L56P_1 E24 IO1 IO_L57N_1 K18 IO1 IO_L57P_1 K19 IO1 IO_L58N_1 G22 IO1 IO_L58P_1VREF_1 F22 VREF1 IO_L59N_1 J20 IO1 IO_L59P_1 J19 IO1 IO_L60N_1 D26 IO1 IO_L60P_1 E26 IO1 IO_L61N_1 D24 IO1 IO_L61P_1 D25 IO1 IO_L62N_1A21 H21 DUAL1 IO_L62P_1A20 J21 DUAL1 IO_L63N_1A23 C25 DUAL1 IO_L63P_1A22 C26 DUAL1 IO_L64N_1A25 G21 DUAL1 IO_L64P_1A24 H20 DUAL1 IP_L16N_1 Y26 INPUT1 IP_L16P_1 W25 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

134 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

1 IP_L20N_1VREF_1 V26 VREF1 IP_L20P_1 W26 INPUT1 IP_L24N_1VREF_1 U26 VREF1 IP_L24P_1 U25 INPUT1 IP_L28N_1 R24 INPUT1 IP_L28P_1VREF_1 R23 VREF1 IP_L32N_1 N25 INPUT1 IP_L32P_1 N26 INPUT1 IP_L36N_1 N23 INPUT1 IP_L36P_1VREF_1 M24 VREF1 IP_L40N_1 L23 INPUT1 IP_L40P_1 K24 INPUT1 IP_L44N_1 H25 INPUT1 IP_L44P_1VREF_1 H26 VREF1 IP_L48N_1 H24 INPUT1 IP_L48P_1 H23 INPUT1 IP_L52N_1VREF_1 G25 VREF1 IP_L52P_1 G26 INPUT1 IP_L65N_1 B25 INPUT1 IP_L65P_1VREF_1 B26 VREF

1 SUSPEND V20 PWRMGMT

1 VCCO_1 AB25 VCCO1 VCCO_1 E25 VCCO1 VCCO_1 H22 VCCO1 VCCO_1 L19 VCCO1 VCCO_1 L25 VCCO1 VCCO_1 N22 VCCO1 VCCO_1 T19 VCCO1 VCCO_1 T25 VCCO1 VCCO_1 W22 VCCO2 IO_L01N_2M0 AD4 DUAL2 IO_L01P_2M1 AC4 DUAL2 IO_L02N_2CSO_B AA7 DUAL2 IO_L02P_2M2 Y7 DUAL2 IO_L05N_2 Y9 IO2 IO_L05P_2 W9 IO2 IO_L06N_2 AF3 IO2 IO_L06P_2 AE3 IO2 IO_L07N_2 AF4 IO2 IO_L07P_2 AE4 IO2 IO_L08N_2 AD6 IO2 IO_L08P_2 AC6 IO2 IO_L09N_2 W10 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IO_L09P_2 V10 IO2 IO_L10N_2 AE6 IO2 IO_L10P_2 AF5 IO2 IO_L11N_2 AE7 IO2 IO_L11P_2 AD7 IO2 IO_L12N_2 AA10 IO2 IO_L12P_2 Y10 IO2 IO_L13N_2 U11 IO2 IO_L13P_2 V11 IO2 IO_L14N_2 AB7 IO2 IO_L14P_2 AC8 IO2 IO_L15N_2 AC9 IO2 IO_L15P_2 AB9 IO2 IO_L16N_2 W12 IO2 IO_L16P_2 V12 IO2 IO_L17N_2VS2 AA12 DUAL2 IO_L17P_2RDWR_B Y12 DUAL2 IO_L18N_2 AF8 IO2 IO_L18P_2 AE8 IO2 IO_L19N_2VS0 AF9 DUAL2 IO_L19P_2VS1 AE9 DUAL2 IO_L20N_2 W13 IO2 IO_L20P_2 V13 IO2 IO_L21N_2 AC12 IO2 IO_L21P_2 AB12 IO2 IO_L22N_2D6 AF10 DUAL2 IO_L22P_2D7 AE10 DUAL2 IO_L23N_2 AC11 IO2 IO_L23P_2 AD11 IO2 IO_L24N_2D4 AE12 DUAL2 IO_L24P_2D5 AF12 DUAL2 IO_L25N_2GCLK13 Y13 GCLK2 IO_L25P_2GCLK12 AA13 GCLK2 IO_L26N_2GCLK15 AE13 GCLK2 IO_L26P_2GCLK14 AF13 GCLK2 IO_L27N_2GCLK1 AA14 GCLK2 IO_L27P_2GCLK0 Y14 GCLK2 IO_L28N_2GCLK3 AE14 GCLK2 IO_L28P_2GCLK2 AF14 GCLK2 IO_L29N_2 AC14 IO2 IO_L29P_2 AD14 IO2 IO_L30N_2MOSICSI_B AB15 DUAL2 IO_L30P_2 AC15 IO2 IO_L31N_2 W15 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 135Product 製品仕様

ピン配置の説明R

2 IO_L31P_2 V14 IO2 IO_L32N_2DOUT AE15 DUAL

2 IO_L32P_2AWAKE AD15 PWRMGMT

2 IO_L33N_2 AD17 IO2 IO_L33P_2 AE17 IO2 IO_L34N_2D3 Y15 DUAL2 IO_L34P_2INIT_B AA15 DUAL2 IO_L35N_2 U15 IO2 IO_L35P_2 V15 IO2 IO_L36N_2D1 AE18 DUAL2 IO_L36P_2D2 AF18 DUAL2 IO_L37N_2 AE19 IO2 IO_L37P_2 AF19 IO2 IO_L38N_2 AB16 IO2 IO_L38P_2 AC16 IO2 IO_L39N_2 AE20 IO2 IO_L39P_2 AF20 IO2 IO_L40N_2 AC19 IO2 IO_L40P_2 AD19 IO2 IO_L41N_2 AC20 IO2 IO_L41P_2 AD20 IO2 IO_L42N_2 U16 IO2 IO_L42P_2 V16 IO2 IO_L43N_2 Y17 IO2 IO_L43P_2 AA17 IO2 IO_L44N_2 AD21 IO2 IO_L44P_2 AE21 IO2 IO_L45N_2 AC21 IO2 IO_L45P_2 AD22 IO2 IO_L46N_2 V17 IO2 IO_L46P_2 W17 IO2 IO_L47N_2 AA18 IO2 IO_L47P_2 AB18 IO2 IO_L48N_2 AE23 IO2 IO_L48P_2 AF23 IO2 IO_L51N_2 AE25 IO2 IO_L51P_2 AF25 IO2 IO_L52N_2CCLK AE24 DUAL2 IO_L52P_2D0DINMISO AF24 DUAL2 IP_2 AA19 INPUT2 IP_2 AB13 INPUT2 IP_2 AB17 INPUT2 IP_2 AB20 INPUT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

2 IP_2 AC7 INPUT2 IP_2 AC13 INPUT2 IP_2 AC17 INPUT2 IP_2 AC18 INPUT2 IP_2 AD9 INPUT2 IP_2 AD10 INPUT2 IP_2 AD16 INPUT2 IP_2 AF2 INPUT2 IP_2 AF7 INPUT2 IP_2 Y11 INPUT2 IP_2VREF_2 AA9 VREF2 IP_2VREF_2 AA20 VREF2 IP_2VREF_2 AB6 VREF2 IP_2VREF_2 AB10 VREF2 IP_2VREF_2 AC10 VREF2 IP_2VREF_2 AD12 VREF2 IP_2VREF_2 AF15 VREF2 IP_2VREF_2 AF17 VREF2 IP_2VREF_2 AF22 VREF2 IP_2VREF_2 Y16 VREF2 NC ( ) AA8 NC2 NC ( ) AC5 NC2 NC ( ) AC22 NC2 NC ( ) AD5 NC2 NC ( ) Y18 NC2 NC ( ) Y19 NC2 NC ( ) AD23 NC2 NC ( ) W18 NC2 NC ( ) Y8 NC2 VCCO_2 AB8 VCCO2 VCCO_2 AB14 VCCO2 VCCO_2 AB19 VCCO2 VCCO_2 AE5 VCCO2 VCCO_2 AE11 VCCO2 VCCO_2 AE16 VCCO2 VCCO_2 AE22 VCCO2 VCCO_2 W11 VCCO2 VCCO_2 W16 VCCO3 IO_L01N_3 J9 IO3 IO_L01P_3 J8 IO3 IO_L02N_3 B1 IO3 IO_L02P_3 B2 IO3 IO_L03N_3 H7 IO3 IO_L03P_3 G6 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

136 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

3 IO_L05N_3 K8 IO3 IO_L05P_3 K9 IO3 IO_L06N_3 E4 IO3 IO_L06P_3 D3 IO3 IO_L07N_3 F4 IO3 IO_L07P_3 E3 IO3 IO_L09N_3 G4 IO3 IO_L09P_3 F5 IO3 IO_L10N_3 H6 IO3 IO_L10P_3 J7 IO3 IO_L11N_3 F2 IO3 IO_L11P_3 E1 IO3 IO_L13N_3 J6 IO3 IO_L13P_3 K7 IO3 IO_L14N_3 F3 IO3 IO_L14P_3 G3 IO3 IO_L15N_3 L9 IO3 IO_L15P_3 L10 IO3 IO_L17N_3 H1 IO3 IO_L17P_3 H2 IO3 IO_L18N_3 L7 IO3 IO_L18P_3 K6 IO3 IO_L19N_3 J4 IO3 IO_L19P_3 J5 IO3 IO_L21N_3 M9 IO3 IO_L21P_3 M10 IO3 IO_L22N_3 K4 IO3 IO_L22P_3 K5 IO3 IO_L23N_3 K2 IO3 IO_L23P_3 K3 IO3 IO_L25N_3 L3 IO3 IO_L25P_3 L4 IO3 IO_L26N_3 M7 IO3 IO_L26P_3 M8 IO3 IO_L27N_3 M3 IO3 IO_L27P_3 M4 IO3 IO_L28N_3 M6 IO3 IO_L28P_3 M5 IO3 IO_L29N_3VREF_3 M1 VREF3 IO_L29P_3 M2 IO3 IO_L30N_3 N4 IO3 IO_L30P_3 N5 IO3 IO_L31N_3 N2 IO3 IO_L31P_3 N1 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 IO_L32N_3LHCLK1 N7 LHCLK3 IO_L32P_3LHCLK0 N6 LHCLK3 IO_L33N_3IRDY2LHCLK3 P2 LHCLK3 IO_L33P_3LHCLK2 P1 LHCLK3 IO_L34N_3LHCLK5 P3 LHCLK3 IO_L34P_3LHCLK4 P4 LHCLK3 IO_L35N_3LHCLK7 P10 LHCLK3 IO_L35P_3TRDY2LHCLK6 N9 LHCLK3 IO_L36N_3 R2 IO3 IO_L36P_3VREF_3 R1 VREF3 IO_L37N_3 R4 IO3 IO_L37P_3 R3 IO3 IO_L38N_3 T4 IO3 IO_L38P_3 T3 IO3 IO_L39N_3 P6 IO3 IO_L39P_3 P7 IO3 IO_L40N_3 R6 IO3 IO_L40P_3 R5 IO3 IO_L41N_3 P9 IO3 IO_L41P_3 P8 IO3 IO_L42N_3 U4 IO3 IO_L42P_3 T5 IO3 IO_L43N_3 R9 IO3 IO_L43P_3VREF_3 R10 VREF3 IO_L44N_3 U2 IO3 IO_L44P_3 U1 IO3 IO_L45N_3 R7 IO3 IO_L45P_3 R8 IO3 IO_L47N_3 V2 IO3 IO_L47P_3 V1 IO3 IO_L48N_3 T9 IO3 IO_L48P_3 T10 IO3 IO_L49N_3 V5 IO3 IO_L49P_3 U5 IO3 IO_L51N_3 U6 IO3 IO_L51P_3 T7 IO3 IO_L52N_3 W4 IO3 IO_L52P_3 W3 IO3 IO_L53N_3 Y2 IO3 IO_L53P_3 Y1 IO3 IO_L55N_3 AA3 IO3 IO_L55P_3 AA2 IO3 IO_L56N_3 U8 IO3 IO_L56P_3 U7 IO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 137Product 製品仕様

ピン配置の説明R

3 IO_L57N_3 Y6 IO3 IO_L57P_3 Y5 IO3 IO_L59N_3 V6 IO3 IO_L59P_3 V7 IO3 IO_L60N_3 AC1 IO3 IO_L60P_3 AB1 IO3 IO_L61N_3 V8 IO3 IO_L61P_3 U9 IO3 IO_L63N_3 W6 IO3 IO_L63P_3 W7 IO3 IO_L64N_3 AC3 IO3 IO_L64P_3 AC2 IO3 IO_L65N_3 AD2 IO3 IO_L65P_3 AD1 IO3 IP_L04N_3VREF_3 C1 VREF3 IP_L04P_3 C2 INPUT3 IP_L08N_3 D1 INPUT3 IP_L08P_3 D2 INPUT3 IP_L12N_3VREF_3 H4 VREF3 IP_L12P_3 G5 INPUT3 IP_L16N_3 G1 INPUT3 IP_L16P_3 G2 INPUT3 IP_L20N_3VREF_3 J2 VREF3 IP_L20P_3 J3 INPUT3 IP_L24N_3 K1 INPUT3 IP_L24P_3 J1 INPUT3 IP_L46N_3 V4 INPUT3 IP_L46P_3 U3 INPUT3 IP_L50N_3VREF_3 W2 VREF3 IP_L50P_3 W1 INPUT3 IP_L54N_3 Y4 INPUT3 IP_L54P_3 Y3 INPUT3 IP_L58N_3VREF_3 AA5 VREF3 IP_L58P_3 AA4 INPUT3 IP_L62N_3 AB4 INPUT3 IP_L62P_3 AB3 INPUT3 IP_L66N_3VREF_3 AE2 VREF3 IP_L66P_3 AE1 INPUT3 VCCO_3 AB2 VCCO3 VCCO_3 E2 VCCO3 VCCO_3 H5 VCCO3 VCCO_3 L2 VCCO3 VCCO_3 L8 VCCO3 VCCO_3 P5 VCCO

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

3 VCCO_3 T2 VCCO3 VCCO_3 T8 VCCO3 VCCO_3 W5 VCCO

GND GND A1 GNDGND GND A6 GNDGND GND A11 GNDGND GND A16 GNDGND GND A21 GNDGND GND A26 GNDGND GND AA1 GNDGND GND AA6 GNDGND GND AA11 GNDGND GND AA16 GNDGND GND AA21 GNDGND GND AA26 GNDGND GND AD3 GNDGND GND AD8 GNDGND GND AD13 GNDGND GND AD18 GNDGND GND AD24 GNDGND GND AF1 GNDGND GND AF6 GNDGND GND AF11 GNDGND GND AF16 GNDGND GND AF21 GNDGND GND AF26 GNDGND GND C3 GNDGND GND C9 GNDGND GND C14 GNDGND GND C19 GNDGND GND C24 GNDGND GND F1 GNDGND GND F6 GNDGND GND F11 GNDGND GND F16 GNDGND GND F21 GNDGND GND F26 GNDGND GND H3 GNDGND GND H8 GNDGND GND H14 GNDGND GND H19 GNDGND GND J24 GNDGND GND K10 GNDGND GND K17 GND

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

138 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

GND GND L1 GNDGND GND L6 GNDGND GND L11 GNDGND GND L13 GNDGND GND L15 GNDGND GND L21 GNDGND GND L26 GNDGND GND M12 GNDGND GND M14 GNDGND GND M16 GNDGND GND N3 GNDGND GND N8 GNDGND GND N11 GNDGND GND N15 GNDGND GND P12 GNDGND GND P16 GNDGND GND P19 GNDGND GND P24 GNDGND GND R11 GNDGND GND R13 GNDGND GND R15 GNDGND GND T1 GNDGND GND T6 GNDGND GND T12 GNDGND GND T14 GNDGND GND T16 GNDGND GND T21 GNDGND GND T26 GNDGND GND U10 GNDGND GND U13 GNDGND GND U17 GNDGND GND V3 GNDGND GND W8 GNDGND GND W14 GNDGND GND W19 GNDGND GND W24 GNDVCCAUX DONE AB21 CONFIG

VCCAUX PROG_B A2 CONFIG

VCCAUX TCK A25 JTAG

VCCAUX TDI G7 JTAG

VCCAUX TDO E23 JTAG

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

VCCAUX TMS D4 JTAG

VCCAUX VCCAUX AB5 VCCAUX

VCCAUX VCCAUX AB11 VCCAUX

VCCAUX VCCAUX AB22 VCCAUX

VCCAUX VCCAUX E5 VCCAUX

VCCAUX VCCAUX E16 VCCAUX

VCCAUX VCCAUX E22 VCCAUX

VCCAUX VCCAUX J18 VCCAUX

VCCAUX VCCAUX K13 VCCAUX

VCCAUX VCCAUX L5 VCCAUX

VCCAUX VCCAUX N10 VCCAUX

VCCAUX VCCAUX P17 VCCAUX

VCCAUX VCCAUX T22 VCCAUX

VCCAUX VCCAUX U14 VCCAUX

VCCAUX VCCAUX V9 VCCAUX

VCCINT VCCINT K15 VCCINT

VCCINT VCCINT L12 VCCINT

VCCINT VCCINT L14 VCCINT

VCCINT VCCINT L16 VCCINT

VCCINT VCCINT M11 VCCINT

VCCINT VCCINT M13 VCCINT

VCCINT VCCINT M15 VCCINT

VCCINT VCCINT M17 VCCINT

VCCINT VCCINT N12 VCCINT

VCCINT VCCINT N13 VCCINT

VCCINT VCCINT N14 VCCINT

VCCINT VCCINT N16 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 139Product 製品仕様

ピン配置の説明R

バン クご とのユーザー IO 数表 88 にFG676 パッケージの 502 本のユーザー IO ピンが 4 つの IO バン ク にどのよ う に分配されているかを示し ます

AWAKE ピンは多目的 IO と します

VCCINT VCCINT P11 VCCINT

VCCINT VCCINT P13 VCCINT

VCCINT VCCINT P14 VCCINT

VCCINT VCCINT P15 VCCINT

VCCINT VCCINT R12 VCCINT

VCCINT VCCINT R14 VCCINT

VCCINT VCCINT R16 VCCINT

VCCINT VCCINT T11 VCCINT

VCCINT VCCINT T13 VCCINT

VCCINT VCCINT T15 VCCINT

VCCINT VCCINT U12 VCCINT

表 87 Spartan-3A FG676 のピン配置 ( 続き )

バン ク ピン名FG676 ボール

タ イプ

表 88 FG676 パッ ケージにおける XC3S1400A デバイスのバン クご とのユーザー IO 数

パッ ケージ エ ッ ジ

IO バン ク 最大 IO 数使用可能な IO ピン数 ( タ イプ別 )

IO INPUT DUAL VREF CLK上辺 0 120 82 20 1 9 8

右辺 1 130 67 15 30 10 8

下辺 2 120 67 14 21 10 8

左辺 3 132 97 18 0 9 8

計 502 313 67 52 38 32

140 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

フ ッ ト プ リ ン ト の互換性

Spartan-3A FPGA の中で FG676 パッ ケージで提供さ れるデバイ

スは XC3S1400A デバイスのみですが 表 89 では Spartan-3ADSP プラッ ト フォームにおける XC3S1400A と XC3SD1800A デバイ ス の フ ッ ト プ リ ン ト およ び機能の相違を 示し ま す

XC3S1400A では 17 個の未接続ボールがXC3SD1800A では 16個の入力専用ピンと 1 個の IO ピンと なり ます表 89 に記載され

ていないピンは FG676 パッ ケージの Spartan-3A デバイスおよ

び Spartan-3A DSP プラッ ト フォーム間でそのまま移行できます

矢印は 移行できる方向を示します Spartan-3A DSP プラ ッ ト

フォ ームと ピン配置の詳細 およ び XC3SD3400A デバイ スの

FG676 ピン配置の相違の詳細は DS610 を参照してく ださい

表 89 FG676 のフ ッ ト プ リ ン ト の相違

ピン バン ク XC3S1400A 移行 XC3SD1800AA24 0 NC rarr INPUTB24 0 NC rarr INPUTD5 0 NC rarr INPUTE6 0 NC rarr VREF (INPUT)E9 0 NC rarr INPUTF9 0 NC rarr VREF (INPUT)F18 0 NC rarr INPUTG18 0 NC rarr VREF (INPUT)W18 2 NC rarr VREF (INPUT)Y8 2 NC rarr VREF (INPUT)Y18 2 NC rarr INPUTY19 2 NC rarr INPUTAA8 2 NC rarr INPUTAC5 2 NC rarr INPUTAC22 2 NC rarr IOAD5 2 NC rarr INPUTAD23 2 NC rarr VREF(INPUT)

相違のあるピン数 17記号

rarr 左側のデバイスから右側のデバイスに移行できます 反対

方向への移行は 右側にあるデバイスのピンのコンフ ィ

ギュレーシ ョ ンによって可能な場合があ り ます

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 141Product 製品仕様

ピン配置の説明R

FG676 のフ ッ ト プ リ ン ト

パッ ケージの左側 ( 上面図 )

313IO 制限のない汎用ユーザー IO ピン

67INPUT 制限のない汎用入力ピ

52DUAL コンフ ィギュレーシ ョ

ン ピン AWAKE ピン

コンフ ィギュレーシ ョ ン後は

ユーザー IO と して使用可能

38VREF ユーザー IO またはバ

ンクにおける参照電圧入力

32CLK ユーザー IO 入力 ま

たはクロ ッ ク バッファ入力

3 CONFIG コンフィ ギュレーショ

ン専用ピン SUSPEND ピン

4 JTAG JTAG ポート専用ピン

77GND グランド

36 VCCO バンクの出力電源

23VCCINT 内部コア電源 (+12V)

14 VCCAUX 補助電源電圧

17

NC 未接続ピン

図 26 FG676 パッ ケージのフ ッ ト プ リ ン ト ( 上面図 )

1 2 3 4 5 6 7 8 9 10 11 12 13

A GNDPROG_B IO

L51P_0IO

L45P_0INPUT GND INPUT IO

L38P_0IO

L36P_0IO

L33P_0GND IO

L29P_0INPUT

B IOL02N_3

IOL02P_3

IOL51N_0

IOL45N_0

VCCO_0 IOL41P_0

IOL42P_0

IOL38N_0

IOL36N_0

IOL33N_0

VCCO_0 IOL29N_0

IOL28P_0GCLK10

CINPUTL04N_3VREF_3

INPUTL04P_3

GND INPUT IOL44P_0

IOL41N_0

IOL42N_0

IOL40P_0

GND IOL34P_0

IOL32P_0

IOL30N_0

IOL28N_0GCLK11

D INPUTL08N_3

INPUTL08P_3

IOL06P_3

TMSNC IO

L44N_0INPUTVREF_0

IOL40N_0

IOL37N_0

IOL34N_0

IOL32N_0VREF_0

INPUT IOL30P_0

E IOL11P_3

VCCO_3 IOL07P_3

IOL06N_3

VCCAUX IOL48N_0

VCCO_0NC IO

L37P_0INPUT IO

L31P_0VCCO_0

F GND IOL11N_3

IOL14N_3

IOL07N_3

IOL09P_3

GND IOL48P_0

IOL52P_0VREF_0

INPUT GND IOL31N_0

IOL27P_0GCLK8

G INPUTL16N_3

INPUTL16P_3

IOL14P_3

IOL09N_3

INPUTL12P_3

IOL03P_3

TDIIO

L52N_0PUDC_B

IOL47P_0

IOL46P_0

INPUTVREF_0

IOL35P_0

IOL27N_0GCLK9

H IOL17N_3

IOL17P_3

GNDINPUTL12N_3VREF_3

VCCO_3 IOL10N_3

IOL03N_3

GND IOL47N_0

IOL46N_0

VCCO_0 IOL35N_0

INPUT

J INPUTL24P_3

INPUTL20N_3VREF_3

INPUTL20P_3

IOL19N_3

IOL19P_3

IOL13N_3

IOL10P_3

IOL01P_3

IOL01N_3

INPUT IOL43P_0

IOL39P_0

INPUT

K INPUTL24N_3

IOL23N_3

IOL23P_3

IOL22N_3

IOL22P_3

IOL18P_3

IOL13P_3

IOL05N_3

IOL05P_3

GND IOL43N_0

IOL39N_0

VCCAUX

L GND VCCO_3 IOL25N_3

IOL25P_3

VCCAUX GND IOL18N_3

VCCO_3 IOL15N_3

IOL15P_3

GND VCCINT GND

MIO

L29N_3VREF_3

IOL29P_3

IOL27N_3

IOL27P_3

IOL28P_3

IOL28N_3

IOL26N_3

IOL26P_3

IOL21N_3

IOL21P_3

VCCINT GND VCCINT

N IOL31P_3

IOL31N_3

GND IOL30N_3

IOL30P_3

IOL32P_3LHCLK0

IOL32N_3LHCLK1

GNDIO

L35P_3TRDY2LHCLK6

VCCAUX GND VCCINT VCCINT

PIO

L33P_3LHCLK2

IOL33N_3IRDY2

LHCLK3

IOL34N_3LHCLK5

IOL34P_3LHCLK4

VCCO_3 IOL39N_3

IOL39P_3

IOL41P_3

IOL41N_3

IOL35N_3LHCLK7

VCCINT GND VCCINT

RIO

L36P_3VREF_3

IOL36N_3

IOL37P_3

IOL37N_3

IOL40P_3

IOL40N_3

IOL45N_3

IOL45P_3

IOL43N_3

IOL43P_3VREF_3

GND VCCINT GND

T GND VCCO_3 IOL38P_3

IOL38N_3

IOL42P_3

GND IOL51P_3

VCCO_3 IOL48N_3

IOL48P_3

VCCINT GND VCCINT

U IOL44P_3

IOL44N_3

INPUTL46P_3

IOL42N_3

IOL49P_3

IOL51N_3

IOL56P_3

IOL56N_3

IOL61P_3

GND IOL13N_2

VCCINT GND

V IOL47P_3

IOL47N_3

GND INPUTL46N_3

IOL49N_3

IOL59N_3

IOL59P_3

IOL61N_3

VCCAUX IOL09P_2

IOL13P_2

IOL16P_2

IOL20P_2

W INPUTL50P_3

INPUTL50N_3VREF_3

IOL52P_3

IOL52N_3

VCCO_3 IOL63N_3

IOL63P_3

GND IOL05P_2

IOL09N_2

VCCO_2 IOL16N_2

IOL20N_2

Y IOL53P_3

IOL53N_3

INPUTL54P_3

INPUTL54N_3

IOL57P_3

IOL57N_3

IOL02P_2

M2

IOL05N_2

IOL12P_2

INPUTIO

L17P_2RDWR_B

IOL25N_2GCLK13

AA

GND IOL55P_3

IOL55N_3

INPUTL58P_3

INPUTL58N_3VREF_3

GNDIO

L02N_2CSO_B

NC INPUTVREF_2

IOL12N_2

GNDIO

L17N_2VS2

IOL25P_2GCLK12

AB

IOL60P_3

VCCO_3 INPUTL62P_3

INPUTL62N_3

VCCAUX INPUTVREF_2

IOL14N_2

VCCO_2 IOL15P_2

INPUTVREF_2

VCCAUX IOL21P_2

INPUT

AC

IOL60N_3

IOL64P_3

IOL64N_3

IOL01P_2

M1

NC IOL08P_2

INPUT IOL14P_2

IOL15N_2

INPUTVREF_2

IOL23N_2

IOL21N_2

INPUT

AD

IOL65P_3

IOL65N_3

GNDIO

L01N_2M0

NC IOL08N_2

IOL11P_2

GND INPUT INPUT IOL23P_2

INPUTVREF_2

GND

AE

INPUTL66P_3

INPUTL66N_3VREF_3

IOL06P_2

IOL07P_2

VCCO_2 IOL10N_2

IOL11N_2

IOL18P_2

IOL19P_2

VS1

IOL22P_2

D7VCCO_2

IOL24N_2

D4

IOL26N_2GCLK15

AF

GND INPUT IOL06N_2

IOL07N_2

IOL10P_2

GND INPUT IOL18N_2

IOL19N_2

VS0

IOL22N_2

D6GND

IOL24P_2

D5

IOL26P_2GCLK14

Bank 2

Bank 0

Ban

k 3

DS529-4_07_102506

NC

NC

NC

NC

142 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

ピン配置の説明R

パッ ケージの右側 ( 上面図 )14 15 16 17 18 19 20 21 22 23 24 25 26

IOL26N_0GCLK7

IOL23N_0

GND INPUT IOL18N_0

IOL15N_0

IOL14N_0

GND IOL07N_0

INPUT TCK GND A

IOL26P_0GCLK6

IOL23P_0

VCCO_0 IOL19N_0

IOL18P_0

IOL15P_0

IOL14P_0VREF_0

IOL09N_0

VCCO_0 IOL07P_0

NC INPUTL65N_1

INPUTL65P_1VREF_1

B

GND IOL22N_0

IOL21N_0

IOL19P_0

IOL17N_0

GND IOL11N_0

IOL09P_0

IOL05N_0

IOL06N_0

GNDIO

L63N_1A23

IOL63P_1

A22C

INPUTVREF_0

INPUT IOL22P_0

IOL21P_0

IOL17P_0

INPUT IOL11P_0

IOL10N_0

IOL05P_0

IOL06P_0

IOL61N_1

IOL61P_1

IOL60N_1

D

IOL24P_0

IOL20N_0VREF_0

VCCAUX IOL13N_0

INPUT VCCO_0 INPUT IOL10P_0

VCCAUX TDO IOL56P_1

VCCO_1 IOL60P_1

E

IOL24N_0

IOL20P_0

GND IOL13P_0

NC IOL02N_0

IOL01N_0

GNDIO

L58P_1VREF_1

IOL56N_1

IOL54N_1

IOL54P_1

GND F

INPUT IOL16P_0

INPUT IOL08N_0

IOL02P_0VREF_0

IOL01P_0

IOL64N_1

A25

IOL58N_1

IOL51P_1

IOL51N_1

INPUTL52N_1VREF_1

INPUTL52P_1

G

GND IOL16N_0

VCCO_0 IOL08P_0

INPUT GNDIO

L64P_1A24

IOL62N_1

A21VCCO_1 INPUT

L48P_1INPUTL48N_1

INPUTL44N_1

INPUTL44P_1VREF_1

H

IOL25N_0GCLK5

INPUT IOL12P_0

INPUTVREF_0

VCCAUX IOL59P_1

IOL59N_1

IOL62P_1

A20

IOL49N_1

IOL49P_1

GNDIO

L43N_1A19

IOL43P_1

A18J

IOL25P_0GCLK4

VCCINT IOL12N_0

GND IOL57N_1

IOL57P_1

IOL53N_1

IOL50N_1

IOL46N_1

IOL46P_1

INPUTL40P_1

IOL41P_1

IOL41N_1

K

VCCINT GND VCCINT IOL55N_1

IOL55P_1

VCCO_1 IOL53P_1

GND IOL50P_1

INPUTL40N_1

IOL38P_1

A12VCCO_1 GND L

GND VCCINT GND VCCINT IOL47N_1

IOL47P_1

IOL42N_1

A17

IOL45P_1

IOL45N_1

IOL38N_1

A13

INPUTL36P_1VREF_1

IOL35N_1

A11

IOL35P_1

A10M

VCCINT GND VCCINTIO

L39N_1A15

IOL39P_1

A14

IOL34N_1RHCLK7

IOL42P_1

A16

IOL37N_1

VCCO_1 INPUTL36N_1

IOL33N_1RHCLK5

INPUTL32N_1

INPUTL32P_1

N

VCCINT VCCINT GND VCCAUX

IOL34P_1IRDY1

RHCLK6

GNDIO

L30N_1RHCLK1

IOL30P_1RHCLK0

IOL37P_1

IOL33P_1RHCLK4

GNDIO

L31N_1TRDY1

RHCLK3

IOL31P_1RHCLK2

P

VCCINT GND VCCINTIO

L27N_1A7

IOL27P_1

A6

IOL22P_1

IOL22N_1

IOL25P_1

A2

IOL25N_1

A3

INPUTL28P_1VREF_1

INPUTL28N_1

IOL29P_1

A8

IOL29N_1

A9R

GND VCCINT GND IOL17N_1

IOL17P_1

VCCO_1 IOL14N_1

GND VCCAUXIO

L26P_1A4

IOL26N_1

A5VCCO_1 GND T

VCCAUX IOL35N_2

IOL42N_2

GND IOL12N_1

IOL12P_1

IOL10N_1

IOL14P_1

IOL21N_1

IOL23P_1

IOL23N_1VREF_1

INPUTL24P_1

INPUTL24N_1VREF_1

U

IOL31P_2

IOL35P_2

IOL42P_2

IOL46N_2

IOL08P_1

IOL08N_1

SUSPENDIO

L10P_1IO

L18N_1IO

L21P_1IO

L19P_1IO

L19N_1

INPUTL20N_1VREF_1

V

GND IOL31N_2

VCCO_2 IOL46P_2

GND IOL04P_1

IOL04N_1

VCCO_1 IOL18P_1

GND INPUTL16P_1

INPUTL20P_1

W

IOL27P_2GCLK0

IOL34N_2

D3

INPUT2

VREF_2

IOL43N_2

NC NC IOL01P_1

HDC

IOL01N_1LDC2

IOL13P_1

IOL13N_1

IOL15P_1

IOL15N_1

INPUTL16N_1

Y

IOL27N_2GCLK1

IOL34P_2INIT_B

GND IOL43P_2

IOL47N_2

INPUT INPUTVREF_2

GND IOL09P_1

IOL09N_1

IOL11P_1

IOL11N_1

GNDAA

VCCO_2

IOL30N_2MOSICSI_B

IOL38N_2

INPUT IOL47P_2

VCCO_2 INPUT DONE VCCAUX IOL07P_1

IOL07N_1VREF_1

VCCO_1 IOL06N_1

AB

IOL29N_2

IOL30P_2

IOL38P_2

INPUT INPUT IOL40N_2

IOL41N_2

IOL45N_2

NC IOL03P_1

A0

IOL03N_1

A1

IOL05N_1

IOL06P_1

AC

IOL29P_2

IOL32P_2AWAKE

INPUT IOL33N_2

GND IOL40P_2

IOL41P_2

IOL44N_2

IOL45P_2

GNDIO

L02N_1LDC0

IOL05P_1

AD

IOL28N_2GCLK3

IOL32N_2DOUT

VCCO_2 IOL33P_2

IOL36N_2

D1

IOL37N_2

IOL39N_2

IOL44P_2

VCCO_2 IOL48N_2

IOL52N_2CCLK

IOL51N_2

IOL02P_1LDC1

AE

IOL28P_2GCLK2

INPUTVREF_2

GND INPUTVREF_2

IOL36P_2

D2

IOL37P_2

IOL39P_2

GND INPUTVREF_2

IOL48P_2

IOL52P_2

D0DINMISO

IOL51P_2

GNDAF

Bank 2

Bank 0

Ban

k 1

DS529-4_08_051508

NC

NC

NC

NC

NC

DS529-4 (v17) 2008 年 5 月 28 日 japanxilinxcom 143Product 製品仕様

ピン配置の説明R

改訂履歴

次の表に こ の文書の改訂履歴を示します

本資料は英語版 (v17) を翻訳したもので 内容に相違が生じる場合には原文を優先します

資料によっては英語版の更新に対応していないものがあ り ます

日本語版は参考用と してご使用の上 新情報につきましては 必ず 新英語版をご参照ください

japanxilinxcomspartan3a

日付 バージ ョ ン 改訂内容

20061205 10 初版リ リース

20070202 11 Preliminary ステータスへ移行 表 57 のデュアル タイプ ピンに DOUT ピンを追加 表 59 の DUAL ピンと差動ペアのピン数を修正 表 66 のピン番号 P24 と P25 のピン名のタイプミ スを修

正FT256 パッケージの XC3S50A と XC3S200A デバイス間の差動 IO ペアの相違を表 68 でハイ

ライ ト表示 表 74 および 表 75 を追加して相違のサマリ を作成

20070316 12 図 19 のタイプミ スを修正

20070423 13 互換性のある Spartan-3A DSP ファ ミ リの情報を追加

20070508 14 バンク ルールに関する メモを追加

20070710 15 表 62 の熱特性を変更

041508 16 表 58 表 59 および表 62 に XC3S50A および XC3S200A の VQ100 XC3S700A および

XCS1400A の FT256 を追加 表 62 の熱耐性情報を 新値に変更 表 86 の T8 のバンクを修正し

U16 の内容を変更表 87 および図 26 で XC3S1400A FG676 の 6 つの未接続 (NC) ピンから VREF 名を削除 表 89 で これらのピンは XC3SD1800A へ移行した場合に VREF ピンと して使用可能

になる

052808 17 「パッケージの熱特性」 セクシ ョ ンの追加

144 japanxilinxcom DS529-4 (v17) 2008 年 5 月 28 日Product 製品仕様

  • Spartan-3A FPGA ファミリ データシート (全モジュール)
  • 製品紹介および注文情報
    • 概要
    • 機能
    • アーキテクチャの概要
    • コンフィギュレーション
    • IO 機能
    • Production ステータス
    • パッケージ マーク
    • 注文情報
      • 標準パッケージ
      • 鉛フリー パッケージ
        • 改定履歴
          • 機能の説明
            • Spartan-3A FPGA デザイン
            • 関連する製品ファミリ
            • 改訂履歴
              • DC 特性およびスイッチ特性
                • DC 電気特性
                  • 絶対最大定格
                  • 電源仕様
                  • 一般推奨動作条件
                  • IO ピンの一般的な DC 特性
                  • 静止電流要件
                  • シングルエンド IO 規格
                  • 差動 IO 規格
                    • 差動 IO の外部終端要件
                      • Device DNA の読み込み耐性
                        • スイッチ特性
                          • ソフトウェア バージョン要件
                          • IO タイミング
                            • ピン間におけるClock to Clock タイム
                            • 入力セットアップおよびホールド タイム
                            • 入力タイミングの調整
                            • 出力伝搬時間
                            • トライステート出力伝搬時間
                            • 出力タイミング修正
                              • タイミング計測方法
                              • IBIS モデルを使用したアプリケーションで の負荷条件のシミュレーション
                              • 同時スイッチ出力ガイドライン
                              • クロック バッファマルチプレクサのスイッチ特性
                              • 18 X 18 エンベデッド乗算器のタイミング
                              • ブロック RAM のタイミング
                              • デジタル クロック マネージャ (DCM) のタイミング
                                • 遅延ロック ループ (DLL)
                                • デジタル周波数合成 (DFS)
                                • 位相シフト (PS)
                                • その他の DCM タイミング
                                  • DNA ポートのタイミング
                                  • サスペンド モードのタイミング
                                  • コンフィギュレーションおよび JTAG のタイミング
                                    • 一般的なコンフィギュレーション電源投入リコンフィギュレーションのタイミング
                                    • コンフィギュレーション クロック (CCLK) の特性
                                    • マスタ シリアルおよびスレーブ シリアル モードのタイミング
                                    • スレーブ パラレル モードのタイミング
                                    • シリアル ペリフェラル インターフェイス (SPI) コンフィギュレーションのタイミング
                                    • BPI (Byte-wide Peripheral Interface) コンフィギュレー ションのタイミング
                                    • IEEE 114911553 JTAG テスト アクセス ポートのタイミング
                                        • 改訂履歴
                                          • ピン配置の説明
                                            • 概要
                                            • ピン タイプ
                                              • タイプ別パッケージ ピン
                                                • パッケージの概要
                                                  • パッケージ図
                                                    • パッケージの熱特性
                                                    • VQ100 100 リードの VQFP (Very Thin Quad Flat Package)
                                                      • ピン配置
                                                      • バンクごとのユーザー IO 数
                                                      • フットプリントの互換性
                                                        • 差動 IO のアライメントの相違
                                                          • VQ100 のフットプリント (XC3S50A)
                                                          • VQ100 のフットプリント (XC3S200A)
                                                            • TQ144 144 リード のTQFP (Thin Quad Flat Package)
                                                              • ピン配置表
                                                              • バンクごとのユーザー IO 数
                                                              • フットプリントの互換性
                                                              • TQ144 のフットプリント
                                                                • FT256 256 ボール Fine-pitch Thin BGA パッケージ
                                                                  • ピン配置表
                                                                  • バンクごとのユーザー IO 数
                                                                  • フットプリントの互換性
                                                                    • XC3S50A CcedilAtildentildecentecircfrasleumlplusmnEacuteAring[Eacuteatilde
                                                                    • XC3S50A 差動 IO の配置の違い
                                                                    • XC3S50A には BPI モード アドレス出力がない
                                                                    • XC3S200AXC3S400A および XC3S700AXC3S1400A の違い
                                                                      • FT256 のフットプリント (XC3S50A)
                                                                      • FT256 のフットプリント (XC3S200AXC3S400A)
                                                                      • FT256 のフットプリント(XC3S700A XC3S1400A)
                                                                        • FG320 320 ボール Fine-Pitch BGA パッケージ
                                                                          • ピン配置表
                                                                          • バンクごとのユーザー IO 数
                                                                          • フットプリントの互換性
                                                                          • FG320 のフットプリント
                                                                            • FG400 400 ボール Fine-Pitch BGA パッケージ
                                                                              • ピン配置表
                                                                              • バンクごとのユーザー IO 数
                                                                              • フットプリントの互換性
                                                                              • FG400 のフットプリント
                                                                                • パッケージの左側 (上面図)
                                                                                • パッケージの右側 (上面図)
                                                                                    • FG484 484 ボール Fine-Pitch BGA パッケージ
                                                                                      • ピン配置表
                                                                                      • バンクごとのユーザー IO 数
                                                                                      • フットプリントの互換性
                                                                                      • FG484 のフットプリント
                                                                                        • パッケージの左側 (上面図)
                                                                                        • パッケージの右側 (上面図)
                                                                                            • FG676 676 ボール Fine-Pitch BGA パッケージ
                                                                                              • ピン配置表
                                                                                              • バンクごとのユーザー IO 数
                                                                                              • フットプリントの互換性
                                                                                              • FG676 のフットプリント
                                                                                                • パッケージの左側 (上面図)
                                                                                                • パッケージの右側 (上面図)
                                                                                                    • 改訂履歴
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