2 AD - Kitami-ITislab.elec.kitami-it.ac.jp/tanimoto/THESIS/MS/H27... · また，コンパレータの閾値電圧の分布のばらつきを低減させて，非線形性を改善する手法と

修士論文

2組のコンパレータ群を用いた線形化確率的フラッシュ型 AD 変換器に　おけるコンパレータ数の影響

北見工業大学大学院工学研究科電気電子工学専攻

集積システム研究室

在籍番号 1452300075

竹端　久登

2016年 2月 9日

目次

第 1章はじめに 1

1.1 背景 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2 目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.3 本論文の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

第 2章フラッシュ型 AD変換器 5

2.1 AD変換器の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.2 AD変換器の性能評価指標 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.3 フラッシュ型 AD 変換器の回路構成 . . . . . . . . . . . . . . . . . . . . . . . 12

第 3章確率的フラッシュ型 AD変換器 (SFADC) 15

3.1 SFADCの回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3.2 SFADCの特徴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3 コンパレータを 2組に分けリファレンス電圧を与えて線形化する SFADCの

回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

第 4章ダイナミックエレメントマッチング（DEM) 23

4.1 DEMとは . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

4.2 DEMを確率的フラッシュ型 AD 変換器へ適用する方法 . . . . . . . . . . . . 25

4.3 提案する DEMシャッフリング方式 . . . . . . . . . . . . . . . . . . . . . . . 27

4.4 DEMを SFADCへ適用したときの効果 . . . . . . . . . . . . . . . . . . . . . 29

4.5 第 4章のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

第 5章 SFADCプロトタイプ試作 33

5.1 試作の目的と評価項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

5.2 CMOS標準ロジック ICを用いた SFADC . . . . . . . . . . . . . . . . . . . . 35

– i –

5.2.1 CMOS標準ロジック ICを用いた SFADCの回路構成 . . . . . . . . . 35

5.2.2 コンパレータの閾値電圧測定 . . . . . . . . . . . . . . . . . . . . . . 38

5.2.3 AD変換特性評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

5.2.4 第 5.2章のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

5.3 FPGAを用いた SFADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

5.3.1 FPGAを用いた SFADCの回路構成 . . . . . . . . . . . . . . . . . . . 46

5.3.2 コンパレータの閾値電圧分布 . . . . . . . . . . . . . . . . . . . . . . 47

5.3.3 AD変換特性評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

5.3.4 第 5.3章のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

5.4 第 5章のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

第 6章 SFADCのコンパレータ数の SFDR,SNDRに対する影響 57

6.1 シミュレーション条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

6.2 シミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

6.3 第 6章のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

第 7章結論 65

謝辞 69

参考文献 70

著者の研究発表業績 72

付録 A サンプル数と検定の関係 73

A.1 シミュレーション評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

A.2 まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

付録 B 実験で使用したソースコード 77

– ii –

第 1章

はじめに

1.1 背景

現在，私たちの生活で使われている家庭電化製品や携帯電話などといったほとんどのシステ

ムは，アナログからデジタルへと移行させる動きがあり，次々にデジタル化がすすんでいる．

携帯電話のような無線通信機器を例にとっていえば，以前は定められた周波数帯域でアナログ

信号に信号処理を行って通信機器間で情報を交換していたが，近年では，半導体プロセス微細

化の進歩によりデジタル回路の低コスト化が進んだため，アナログ信号からデジタル信号に変

換して信号処理を行うようになった．なぜなら，デジタル信号はアナログ信号と比べてデータ

の記録・表示・解析・分析・制御などの処理がしやすい利点があるからである．また，アナロ

グ信号に比べて雑音や素子ばらつきに強い．したがって，無線通信のようなシステムにおいて

デジタル信号処理を行うためには，アナログからデジタルへ変換するアナログデジタル変換器

（AD 変換器）が必要となる．

AD 変換器には，分解能と動作速度という 2つの基本性能がある．AD 変換器は高分解能で

高速動作速度であることが求められているが，両者にはトレードオフの関係があり，高速かつ

高精度な AD 変換器を実現するため，日夜研究者らは研究を進めている．

無線通信のようなシステムの場合，AD 変換器の精度は 6ビット～14ビット，動作速度は

数十M～数 GHzのスペックを要する．現在，動作速度数 GHzを維持しつつ精度を 6～8ビッ

ト得ることができる AD 変換器としてフラッシュ型 AD 変換器 [1] があるが，精度をこれ以上

向上させるのは難しい．なぜなら，半導体プロセス微細化により動作速度向上の恩恵をうける

反面，電源電圧の低下によるダイナミックレンジの低下に加えて，素子値のばらつきが顕在化

[2, 3, 4]したため，AD 変換の精度を維持することすら厳しくなったからである．

以上の背景より，フラッシュ型 AD 変換器のように高速動作を維持しつつ，微細プロセスを

– 1 –

用いた素子ばらつきの大きい状況下でも動作する AD 変換器が求められている．

1.2 目的

本研究では，1.1で述べたように，フラッシュ型 AD 変換器において動作速度を維持しつつ

精度問題を解決する方法に着目した．

この方法で注目を集めているものに確率的フラッシュ型 AD 変換器 [5, 6]がある．確率的フ

ラッシュ型 AD 変換器は従来のフラッシュ型 AD 変換器と基本的に構造が同じである．違う

点として，フラッシュ型 AD 変換器は等間隔に分圧された参照電圧を外部から各コンパレータ

に割り振り AD 変換しているが，確率的フラッシュ型 AD 変換器は個々のコンパレータに内

在する閾値電圧を参照電圧としている点である．個々のコンパレータの閾値電圧は製造過程で

ばらつくが，確率的フラッシュ型 AD 変換器はそれを逆手にとって，ばらつきを積極的に AD

変換に活用しようとするものである．従って，確率的フラッシュ型 AD 変換器はフラッシュ型

AD 変換器の高速動作を維持したまま，フラッシュ型 AD 変換器で問題とされた半導体プロセ

スの微細化による素子値ばらつきの影響や精度劣化を解決することができると期待される．

しかし，確率的フラッシュ型 AD 変換器が抱える問題として AD 変換の非線形性がある．特

に無線通信などの通信分野においては，AD 変換器の精度だけでなく線形性を重要視している

ため解決すべき問題である．

確率的フラッシュ型 AD 変換器の線形化手法に関していえば，線形とみなせる範囲を広げる

方法として，確率的フラッシュ型 AD 変換器を構成する多数のコンパレータを半数ずつ 2つの

グループに分けて，これらに異なるリファレンス電圧を与えることにより線形範囲を拡げる方

法がある [5, 6]．この方法は最大平坦設計に基づいて 2グループに与えるリファレンス電圧の

間隔が 2σ（σはコンパレータの閾値電圧分布の標準偏差値である）となるようにすることに

より線形範囲を広げる方法であるが，前提としてコンパレータの閾値電圧分布は正規分布的で

あることとしている．

しかしながら，確率的フラッシュ型 AD 変換器のコンパレータ数は有限個であるため，たと

え母集団が正規分布といえども，実際に得られるコンパレータの閾値電圧の分布間には必ずば

らつきが生じる．ましてや，コンパレータの数が少数であるとそのばらつきは相対的に大きく

見える．よって，実際の設計や製造においては，有限個の閾値が正規分布とは限らないという

観点から確率的フラッシュ型 AD 変換器の線形化手法のばらつき耐性を考慮しなければならな

い．したがって，本研究ではコンパレータの閾値電圧の分布のばらつきが，コンパレータの個

数で AD 変換の性能に対してどのような影響を及ぼすのかを評価し，設計すべきコンパレータ

個数・適切なリファレンス電圧の検討を行う．

– 2 –

また，コンパレータの閾値電圧の分布のばらつきを低減させて，非線形性を改善する手法と

してダイナミックエレメントマッチング（DEM：Dynamic element matching)[7]がある．そこ

で，DEMを確率的フラッシュ型 AD 変換器に組み込んだときの評価を行う．DEMはコンパ

レータ数に関係なく効果を得られるのかなどを検討する．

以上から，本研究では線形化と DEM を使用した確率的フラッシュ型 AD 変換器のコンパ

レータの個数に着目し，設定するリファレンス電圧が平坦設計条件からずれた場合の AD 特性

(SFDR,SNDR)に与える影響を評価する．評価結果からどのようにコンパレータ個数やリファ

レンス電圧を設計すべきか検討を行う．

– 3 –

1.3 本論文の構成

第 1章では本論文における研究の背景と目的について説明した．

第 2章では，まず，確率的フラッシュ型 AD 変換器の元となるフラッシュ型 AD 変換器の原

理と特徴を述べる．また，AD 変換器の一般的な特性評価の指標についてもこの章で述べる．

第 3章では，確率的フラッシュ型 AD 変換器の基本的な原理と回路構成について述べる．評

価対象とする確率的フラッシュ型 AD 変換器と従来のフラッシュ型 AD 変換器を比較し，メ

リット・デメリットについて議論する．確率的フラッシュ型 AD 変換器の線形化についてもこ

の章で述べる．

第 4章では，本論文の確率的フラッシュ型 AD 変換器に使用するダイナミックエレメント

マッチング（DEM：Dynamic element matching)について説明する．DEMを用いた確率的フ

ラッシュ型 AD 変換器が分布のばらつきを低減する手法として有効であることをシミュレー

ションで示し，その効果を検討する．

確率的フラッシュ型 AD 変換器は現段階で実用化されておらず，未知の部分が多いので，

第 5章では CMOS標準ロジック ICを用いた確率的フラッシュ型 AD 変換器，FPGA（field-

programmable gate array）を用いた確率的フラッシュ型 AD 変換器のプロトタイプを製作し性

能評価を行い，問題点を抽出した．確率的フラッシュ型 AD 変換器をワンチップではなく個別

部品を用いて設計したのは，原理確認がしやすく，さらに，個々のコンパレータの閾値電圧を

測定できるため，予測値と実験結果で比較検討が行いやすいためである．それぞれの設計・試

作するにあたり，評価対象とする回路設計を述べ，実験結果から確率的フラッシュ型 AD 変換

器の線形化の効果，そして，DEMを確率的フラッシュ型 AD 変換器に適用したときの特性を

評価する．

第 6章では，線形化と DEM を使用した確率的フラッシュ型 AD 変換器のコンパレータ

の個数に着目し，設計するリファレンス電圧差が平坦設計条件からずれた場合の AD 特性

(SFDR,SNDR)に与える影響をシミュレーションで評価する．評価結果から設計すべきコンパ

レータ個数・リファレンス電圧差の検討を行う．

第 7章は結論で研究結果のまとめと今後の課題等について述べる．

– 4 –

第 2章

フラッシュ型 AD変換器

2.1 AD変換器の概要

AD 変換器 (ADC:Analog-to-Digital Converter)とは，アナログ信号をデジタル信号に変換す

る装置を指す．アナログ信号とは，音や波や光などの身の回りの連続的な物理量であり，デジ

タル信号とは，コンピュータなどの機械が扱う離散的な量である．情報化社会，コンピュータ

社会へと日々進歩していく過程で，人間とコンピュータをつなぐ架け橋である AD 変換器の需

要が高まり，今日まで多大な恩恵を受けた．この章では，まず AD 変換器の概要について簡単

に説明する．そして，本研究の対象である確率的フラッシュ型 AD 変換器が属するフラッシュ

型 AD 変換器の説明をする．

■AD変換器は比較　

AD 変換の基本は比較である．ある閾値を設定し，信号がその値よりも高いレベル場合は

High,低いレベル場合は Lowとして出力する．言い換えると，アナログ信号を“1”か“0”の

デジタル量で出力するのが AD 変換器である．

図 2.1.1に 1ビットの AD 変換器を示す．2入力 1出力のコンパレータの入力に，アナログ

信号と閾値電圧とする基準電圧を印加する．アナログ信号が基準電圧と比較して大きいか小さ

いかを“1”か“0”のデジタル量で出力している．これが AD 変換器の基本である．　

– 5 –

図 2.1.1 1ビットの AD 変換器

■AD変換器の量子化誤差　

AD 変換には連続的なアナログ信号を離散的なデジタル信号にするためには，図 2.1.2のよ

うに信号を時間領域でサンプル（標本化）し，その値を連続値から離散値へ量子化するという

2つの過程が必要である．このとき，連続量（アナログ信号）を離散量（デジタル信号）にす

ることによって量子化誤差が発生する (図 2.1.3)．これは，AD 変換すると必ず発生する誤差

なので，この誤差と信号との関係を知っておくことは重要である [8]．そこで，量子化誤差と

信号の関係を明らかにするために SNRを求めることにする.

図 2.1.2 標本化と量子化

ADCが理想的な時の量子化誤差の大きさは，入力信号の振幅確率密度が ADCのフルスケー

ルにわたって一様分布であると仮定すれば，図 2.1.3のように１つの量子化ステップ内で一様

分布だと考えられるから，量子化ステップの幅 (=LSB)を q，量子化雑音を εとすると，その

– 6 –

デジタル出力

アナログ入力

変換特性

理想直線

量子化誤差

0.5LSB

-0.5LSB

1

2

3

4

5

1 2 3 4 5

1 2 3 4 50

0

0

図 2.1.3 量子化誤差

振幅確率密度関数 P(ε)は,

P(ε) =

{ 1q (− q

2 ≤ ε ≤q2)

0 (otherwise)(2.1.1)

であり，量子化誤差の電力はその分散を計算すればよい．分散すなわち量子化雑音の雑音電力

Pqは，

Pq =

∫ q2

− q2

ε2P(ε) dε =13

(q2

)2=

q2

12(2.1.2)

となる [9]．次に信号の電力を求める．N ビット ADCの処理できるフルスケールの正弦波信

号の peak-to-peak値 VFSを入力すると，その実効値 Vrmsは

Vrms =1√

2

(VFS

2

)(2.1.3)

VFSは量子化ステップと，変換ビット数を使って 2N · qと書けるから，Vrmsは

Vrms =1√

2

(2N · q

2

)(2.1.4)

であり，その信号電力 Psは，

Ps = V2rms =

12

(2N · q

2

)2

=123· 22N · q2 = 2(2N−3)q2 (2.1.5)

– 7 –

となる．よって信号電力 Psと量子化雑音電力 Pqの比 SNRは，

SNR=Ps

Pq= 2(2N−3)q2 ·

(q2

12

)−1

=32· 22N (2.1.6)

dB表示すると

SNR= 10 log10

(Ps

Pq

)= 20N log10 2+ 10 log10

32≃ 6.02N + 1.76 [dB] (2.1.7)

となり，理想的な ADCの SNRが求められた [9]．この結果から，ADCは分解能を 1ビット

上げると約 6 dB向上することがわかる．逆に言うと何らかの方法で SNRを 6 dB改善するこ

とができれば，それは 1ビット分解能を向上させたことになる．

– 8 –

2.2 AD変換器の性能評価指標

第 2.1章で説明した SNRの他にも ADCを評価する際に用いられる指標がいくつかあるの

でその定義を以下にまとめる [10]．特に注意すべきは評価に当って，SNRは分解能を示す指

標として有名であるが，非線形性の影響は考慮していない．これは AD 変換の精度を評価する

には十分でない．したがって，精度を示す指標として量子化雑音の寄与 (SNR)と非線形性の

寄与 (SFDR)に分けて，AD 変換器の性能を表す指標として利用されている．両者を混同しな

いよう注意しなければならない．

SNRは信号電力と全量子化雑音電力の比を示す指標である．SFDRは信号電力と最大高調

波電力の比を示し，入力信号には存在しないにもかかわらず出力信号に現れる雑音レベルを超

える周波数成分（スプリアス）の影響を受けないダイナミックレンジを示す指標である．THD

は全高調波歪みと信号電力の比を示し，全高調波歪み率とも呼ばれる．SNDRは SNRの全量

子化雑音電力に THDを加味した指標である．ENOBは AD 変換器の分解能を示し，有効ビッ

ト数の算出に用いられる式である．

• SNR(Signal to Noise Ratio)

SNR= 10 log10信号電力

全量子化雑音電力(2.2.1)

• SFDR(Spurious-Free Dynamic Range)

SFDR= 10 log10信号電力

最大高調波電力(2.2.2)

• THD(Total Harmonic Distortion)

THD = 10 log10全高調波歪み (折り返し含む)

信号電力(2.2.3)

• SNDR(Signal-to-Noise and Distortion Ratio)

SNDR= 10 log10信号電力

全量子化雑音電力 + THD(2.2.4)

• ENOB(Effective Number of Bit)

ENOB=SNDR− 1.76

6.02(2.2.5)

AD 変換する方法はいくつかあるがそれぞれ異なる特徴を持つので，用途に合わせて適切に

選択する必要がある．

– 9 –

図 2.2.1に各 ADCの精度と速度の関係を示す [11]．図からわかるように，種々の AD 変換

方式があるが，いずれも AD 変換は速度を上げたら精度が下がり，逆に精度を上げたら速度が

下がる．いわば速度と精度はトレードオフの関係がある．なぜなら，精度をあげるためには時

間を多くかけてノイズ除去処理等を施して AD 変換しているためである．

したがって，いかに速度を落とさずに精度を稼ぐか，または精度を維持したまま変換速度を

上げるかが AD 変換の目標となる．

図 2.2.1 AD変換器の変換方式による分解能と速度の違い（参考文献 [11] p.45より引用）

また，変換されたデジタル信号の最上位ビットをMSB(Most Significant Bit)と呼び，最下位

ビットを LSB(Least Significant Bit)と呼ぶ．LSBと言った場合にはこの意味の他に精度の単

位として用いる場合がある．AD 変換器の精度は最小量子化ステップ幅によって決まるので精

度の議論をするときはこれを基準にとる．しかし，その絶対値は AD 変換毎の入力範囲によっ

て値が変わってしまうので不便である．そのため LSBを精度の単位としてフルスケールに対

する相対値で議論する．例えば，「AD 変換の誤差範囲は ±0.5LSB以内である」のように使う．

精度と変換速度の他にも，どの AD 変換方式でも満たすべき基本的な変換特性仕様があり，

– 10 –

• 微分直線性，積分直線性がよいこと• 単調増加性が確保されていること• 動的特性がよいこと

があげられる [12]．微分直線性・積分直線性は主に DNL（Differential nonlinearity：微分非直

線性誤差）と INL（Integral nonlinearity：積分非直線性誤差）（図 2.2.2）で評価される．

DNL は AD 変換器のアナログ入力信号とデジタル出力の関係から，理想のステップと実際

のステップの差を示す特性である．このステップがずれてしまうと，アナログ信号に対するデ

ジタル信号が出力されない「ミッシング・コード」という現象だけでなく，アナログ入力信号

を増加してもデジタル出力が単調に増加しなくなり単調性が失われる．INL は AD 変換器の

アナログ入力信号とデジタル出力の関係から，理想的な入出力特性を表す直線と実際の入出力

特性の差を示す特性である．この特性が劣化すると，AD 変換器に歪みが発生し，直線性が失

われる．これらから，AD 変換における DNL・INL はともに誤差範囲が ±0.5LSB以内でなけ

れば精度の劣化につながる．

このほかにも，雑音や歪み，周波数応答などに対する反応に応じて，ダイナミック（動的）

特性が良い AD 変換器が求められる．

– 11 –

図 2.2.2 DNL（微分非直線性誤差）と INL（積分非直線性誤差）

2.3 フラッシュ型 AD変換器の回路構成

フラッシュ型 AD 変換は，図 2.3.1のようにコンパレータと抵抗ストリングで構成し各コン

パレータの一方の端子に分圧された参照電圧 Vref を入力し，もう一方には入力電圧 Vin を入力

する．このとき，参照電圧に対して入力電圧が大きいとコンパレータの出力が反転する．フ

ラッシュ型 AD 変換器は，アナログ入力によってコンパレータの反転する高さが変わる様が温

度計に似ているので，サーモメータコードとも呼ばれる．反転したコンパレータの個数を 2進

数に変換するため，コンパレータの出力をエンコーダへ入力する．

図 2.3.1をみてわかるように，すべての比較回路は同時に作動するので，各ビットの情報が

瞬時のうちに同時出力される．遅延要素は比較回路とエンコーダの遅れによるものなので変換

– 12 –

速度がきわめて速い特徴をもつ．しかし，デジタル値に対して，1つ 1つコンパレータを割り

当てるため Nビットの変換に必要なコンパレータの数は 2N − 1個であり，回路規模と消費電

力が大きくなる．つまり，1ビット分解能をあげると，回路面積・消費電力ともに 2倍になる．

またフラッシュ AD 変換ではコンパレータの閾値電圧のばらつきが LSBよりも十分に小さく

なければならないので (LSBの 1/10以下が必要)，高分解能を得ることは難しい問題がある．

+

–

+

–

+

–

+

–

+

–

+

–

+

–

Vref

Vin

Dout

Encoder

R

R

R

R

R

R

R1

2

R1

2

図 2.3.1 フラッシュ型 AD 変換器

– 13 –

– 14 –

第 3章

確率的フラッシュ型 AD変換器(SFADC)

3.1 SFADCの回路構成

コンパレータとデジタル回路だけで実現可能な AD 変換器として本研究で扱う確率的フ

ラッシュ型 AD 変換器 (Stochastic-Flash Analog-to-Digital Converter，以降 SFADCとする)が

ある．AD 変換方式でいうとフラッシュ型 AD 変換器に構造が類似している．SFADCは，フ

ラッシュ型 AD 変換器における基準電圧の代わりにコンパレータ自身の閾値電圧のばらつきを

用いる方式である [6][13]．

製造する際の素子値ばらつきの影響により，コンパレータの閾値電圧があるばらつきを持っ

て分布するため，多数のコンパレータの入力を並列にすることで，特に外部から基準電圧を与

えることなく，反転したコンパレータの個数を計数することにより，AD 変換することができ

る．さらに，構造的にはフラッシュ型（並列型）であるため，高速動作が可能であるという特

徴を受け継いでいる．

図 3.1.1に基本的な確率型 AD 変換の原理的構成を示す．全部で N個のコンパレータが入力

に並列的に接続されており，各コンパレータはそれぞれのオフセット電圧 Vk (k = 1,2, · · · ,N)

を持っているが，これらは等価的にコンパレータの外部に取り出して表現されている．

図 3.1.2は平均 µ = 0，分散 σ2 = 1の標準正規分布の確率密度関数（PDF; probability density

functionと略記する）g(x) と，それに対応する確率分布関数（CDF; cumulative distribution

functionと略記する）G(x)を示す．なお，これらの関数が

– 15 –

Analog

input

Digital

output

V1

.

.

.

V2

V3

VN

Latc

h a

nd S

UM

CLK

図 3.1.1 確率的 AD 変換器の原理的構成

g(x) =1√

2πe−

x2

2 , (3.1.1)

G(x) =∫ x

−∞p(y) dy=

12+

12

erf

(x√

2

)(3.1.2)

と表されることはよく知られている．ここで，erf(·)はガウスの誤差関数である．各コンパレータの閾値が標準正規分布に従っていると仮定すれば，図 3.1.2の G(x) に対し

て，振幅 A(> 0)で角周波数 ωの正弦波入力信号 x(t) = Acosωtが入力されると，コンパレー

タの反転する確率は，時刻を表すパラメータを tとして，

G(x(t)) =12+

12

erf

(Acosωt√

2

)(3.1.3)

と表される．すなわち，コンパレータが全部で N個あったとすると，時刻 tにおいて反転して

いるコンパレータ数の期待値 m(t)は

m(t) = NG(x(t)) = N

{12+

12

erf

(Acosωt√

2

)}(3.1.4)

と表される．従って，m(t)を計数すれば，AD 変換が実現できる [13]．

– 16 –

CDFの直線部分を AD 変換として利用するには，直線部分（＝線形範囲）ができるだけ広

いことが望ましい．

–4 –2 0 2 40.0

0.2

1.0

0.4

0.6

0.8

PDF;g (x)

CDF;G (x)

PD

F a

nd C

DF

Event x

Normal distribution

µ=0, σ2 =1

図 3.1.2 標準正規分布の確率密度関数 g(x)，および確率分布関数G(x)

– 17 –

3.2 SFADCの特徴

SFADCはフラッシュ型 AD 変換器のような高速動作が可能であり，製造ばらつきによる影

響を基本的に度外視できる点で将来有望な AD 変換器として考えられているが，抱える問題点

がいくつかある．

まず，コンパレータの個数の問題が挙げられる．Nビットのフラッシュ型 AD 変換器を実現

する場合，従来では 2N − 1個のコンパレータがあればよかったが，これよりも遥かに多数の

コンパレータが必要となる．このため，回路面積の拡大や消費電力の増大という問題が生ずる

が，通常のフラッシュ型 AD 変換器に用いるコンパレータのように，非常に小さい閾値電圧の

ばらつきを要求されることはなく，むしろコンパレータの閾値電圧のばらつきがある程度大き

いほうが設計が容易であるため，最小ディメンジョンのトランジスタを使うことができ，この

点はあまり問題にならないとされている [5]．

次に，線形性が悪いことが挙げられる。これは，コンパレータの閾値分布が正規分布状に

なっているためであり，このまま全てのコンパレータを使用すると正規分布の非線形性がその

まま AD 変換の非線形性として現れる．従って，入力信号を印加できる範囲はコンパレータの

閾値分布が線形と見なせる中心部の狭い範囲に限定しなければならず，ダイナミックレンジが

狭い．閾値電圧の分布が一様分布であればこの問題は生じないが，実際には正規分布であるた

め，閾値電圧分布の端部にあるコンパレータは使用されることがなく，利用効率が極端に低下

せざるを得ない．たとえば，閾値電圧の標準偏差を σとすると，6ビットの線形性が必要な場

合，ばらつきが正規分布であれば ±0.6σに入力範囲を限る必要があり，総数の 46%のコンパ

レータしか AD 変換に使用されない．この問題を解決するため，非線形性を逆関数で打消す方

法 [14][15]や，コンパレータを 2組に分けてそれぞれに固定した基準電圧を与えて線形範囲を

拡大し，線形化する方法 [5][14] が提案されている．

本論文では，コンパレータを 2組に分けてそれぞれに固定した基準電圧であるリファレンス

電圧を与えて線形化する手法に関して検討を行う．これは，のちに述べるダイナミックエレメ

ントマッチング機構の組み込みに相性が良いためである．第 3.3章で詳しく説明する．

最後に，個々の SFADCで閾値電圧分布が異なる問題がある．SFADCに使用されるコンパ

レータは有限個であるため，閾値電圧分布にばらつきが発生するのを避けることはできない．

たとえば，閾値分布が正規分布する母集団から由来していると仮定し，母集団の正規分布から

100個サンプルした分布と，10000個サンプルした分布をそれぞれ 3つずつを図 3.2.1に示す．

図 3.2.1を見てわかるように，サンプルする個数が少ないと分布のばらつきが大きくなってい

ることがわかる．このことから，少数のコンパレータで構成される SFADCは，使用するコン

– 18 –

パレータの個数が同じでも個々の SFADCごとで大きく閾値電圧分布が異なるため，結果的に

AD 変換の特性に大きなばらつきが生じてしまう．

コンパレータを 2組に分けてそれぞれに固定した基準電圧であるリファレンス電圧を与えて

線形化する手法において，このような問題を解決する方法としてダイナミックエレメントマッ

チング（DEM：Dynamic element matching)という手法がある．詳しくは第 4章で説明する．

20

30

10

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σ

20

30

10

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σ

20

30

10

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σ

2000

3000

1000

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σ

2000

3000

1000

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σ

2000

3000

1000

0

0-σ σ 2σ 3σ 4σ-2σ-3σ-4σOffset Voltage

Offset Voltage

Offset Voltage

Offset Voltage

Offset Voltage

Offset Voltage

Fre

qu

en

cy

Fre

qu

en

cy

Fre

qu

en

cy

Fre

qu

en

cy

Fre

qu

en

cy

Fre

qu

en

cy

図 3.2.1 正規母集団から 100サンプルしたヒストグラム (左)と 10000サンプルしたヒストグラム (右)

– 19 –

3.3 コンパレータを 2組に分けリファレンス電圧を与えて線形

化する SFADCの回路構成

通常の SFADCでは，コンパレータの閾値電圧分布の両端に近い部分は使用されず利用効率

が悪いばかりか，線形性が悪いという問題を抱えている．この問題を解決するために，多数の

コンパレータを 2つのグループに分けて，これらに異なるリファレンス電圧を与えることによ

り線形範囲を拡げる方法がある [6]．この方法は，コンパレータの閾値分布が正規分布状であ

るとの仮定の下に，正規分布の合成による最大平坦設計に基づいて，2グループの正規分布の

閾値電圧の平均値の間隔が 2σとなるようにリファレンス電圧を印加することにより線形範囲

を拡大する方法である．

図 3.3.1はコンパレータ閾値電圧分布を 2グループに分けて線形化した SFADCの回路構成

図である．

コンパレータ閾値分布の線形範囲が最大平坦となるのは，図 3.1.2のように元の閾値分布を

正規分布と仮定すると標準偏差 σ 分を正負のリファレンス電圧として与えるときである．す

なわち，2グループのリファレンス電圧差を d（d > 0）とすると，合成した PDFが最大平坦

となるのは d = 2σのときである．このとき，各グループの閾値の平均はそれぞれ ±d/2であ

り，2グループ全体の CDFは

G2(x) =12+

14

erf

(x− d/2√

2σ

)+

14

erf

(x+ d/2√

2σ

)(3.3.1)

となる [6]．

図 3.3.2の G2(x)に対して，振幅 A(> 0)で角周波数 ωの正弦波入力信号 x(t) = Acosωt が

入力されると，コンパレータの反転する確率は，時刻を表すパラメータを tとして，

G2(x(t)) =12+

14

erf

(Acosωt − d/2

√2σ

)+

14

erf

(Acosωt + d/2

√2σ

)(3.3.2)

と表される．すなわち，コンパレータが全部で N個あったとすると，時刻 tにおいて反転して

いるコンパレータ数の期待値 m2(t)は

m2(t) = NG2(x(t)) = N

{12+

14

erf

(Acosωt − d/2

√2σ

)+

14

erf

(Acosωt + d/2

√2σ

)}(3.3.3)

と表される．

– 20 –

図 3.1.2のようにコンパレータの閾値分布が平均 µ = 0，分散 σ2 = 1の標準正規分布である

なら，各グループの閾値の平均はそれぞれ ±d/2 = ±σ2 = ±1となり，式（3.3.1）～（3.3.3）

はそれぞれ

G′2(x) =12+

14

erf

(x− 1√

2

)+

14

erf

(x+ 1√

2

)(3.3.4)

G′2(x(t)) =12+

14

erf

(Acosωt − 1√

2

)+

14

erf

(Acosωt + 1√

2

)(3.3.5)

m′2(t) = NG′2(x(t)) = N

{12+

14

erf

(Acosωt − 1√

2

)+

14

erf

(Acosωt + 1√

2

)}(3.3.6)

と表される．

図 3.3.2は標準正規分布を 2グループに分けて線形化した確率密度関数 g(x)および累積密度

関数G(x)であり，分布の中心部の線形範囲が拡大しているのがわかる．

d2

d2

group A

group B

Analog

input

Digital

output

CLK

Latc

h a

nd S

UM

図 3.3.1 コンパレータ閾値電圧分布を 2グループに分けて線形化した SFADCの回路構成図

– 21 –

−5 −4 −3 −2 − 0 5432

Reference voltage x

PD

F a

nd

CD

F

0

0.2

0.4

0.6

0.8

1

σ σ σ σ σ σ σ σ σ σ

Normal distribution

CDF;G2(x)[2-group]

PDF;g2(x)[2-group]

2σ

図 3.3.2 標準正規分布を 2グループに分けて線形化した確率密度関数 g(x)および累積密度関数G(x)

– 22 –

第 4章

ダイナミックエレメントマッチング（DEM)

4.1 DEMとは

ダイナミックエレメントマッチング（DEM：Dynamic element matching)は数十年前からデ

ジタル-アナログ変換器 (DA 変換器：Digital Analog Converter)で使用されており，DA 変換器

の素子の精度のばらつきの影響を改善するために考えられた手法である [7]．近年では，AD

変換器にも DEMを取り入れる動きが活発化し，注目を集めている [16][17]．

製造された AD 変換器は，製造プロセスの変動に起因して個々の AD 変換器ごとに固有の誤

差をもつことになる．この固有の誤差は，正弦波などの周期信号の変換時に固定パターン化さ

れた誤差を発生し入力信号を歪ませて変調雑音を生ずる原因となる．この問題を解決するため

に考案されたのが DEMである．

例として，図 4.1.1のように同じ構成で作られた 4つの ADCを DEMするときで説明する．

これは，ADCの出力をスイッチングコントロールでランダムに切り替えている．個々の ADC

で特定の製造ばらつきによる誤差のパターンをもつが，DEMによって個々の素子誤差を平均

化する．すなわち，互いのユニットをランダムに使うことによって，それぞれの誤差のばらつ

きを平均化できる．DEMを用いることで，素子ばらつきの影響が時間軸方向に平均化される

のでホワイトノイズのフロアは上昇するものの，固定パターンによる入力信号と相関を持った

成分が減少し，より少ないコンパレータ数で所望の線形性を満たす SFADCを実現できる可能

性がある．注意点として，DEM は統計的なバラツキを平均化する方法であるため PDFの線

形化をせずに DEMをしても線形化の効果は薄い．すなわち，DEMは AD 変換器の変換特性

を線形化する方法ではなく，固定パターンのノイズをランダムノイズへ変換する方法であり，

– 23 –

DEMによる線形性の改善はもともと AD 変換器が実現できる最大の線形性が上限となる．

以上の考察より，DEMを SFADCに組み込んで線形化を実現する場合，実は単純に通常の

SFADCに DEMを適用しても効果はない．フラッシュ型 AD 変換器は参照電圧が順序良く並

んだ構造であるため反転したコンパレータと反転していないコンパレータの境目を検出するこ

とで出力レベルが決定できる．一方，確率的フラッシュ AD 変換器は参照電圧がランダムな

閾値電圧であるため，反転するコンパレータもランダムであり，境目が一意に決まらないの

で，コンパレータの反転数を加算することで出力を決定する方式であった．したがって，単に

SFADCに DEMを適用しただけでは出力結果が加算で表されるという特徴から DEMの効果

は得られないのである．

そこで，DEMの効果を得るための最も簡単な方法としては，同じ構造の確率的フラッシュ

AD 変換器をもう一組作成し，交互に使えばよいという方法があるが，これでは回路規模が 2

倍に増えてしまう．それを避ける方法としては，あらかじめ余分なコンパレータを作っておい

て AD 変換に使用するコンパレータをサンプル毎に切り替えて使う方法が考えられる．例え

ば，AD 変換に使用するコンパレータが 1,000個必要な場合には製造段階で 1,500個作成し，

1回の変換時にランダムで 1,000個選んで使用することにすればよい．しかし，どちらにせよ

AD 変換時に無駄になるコンパレータが発生することには変わりないし，線形化して利用効率

を向上させる流れには反している．

ところが，本論文に使用されるリファレンス電圧を与えている回路構成では外部から個々の

コンパレータにリファレンス電圧と重みを動的に変更することで DEMが可能な構成になって

おり，余分にコンパレータを増やすことなく線形化が期待できる．すなわち，サンプル毎に与

えるコンパレータのリファレンス電圧をランダムにスイッチングすることにより DEMが可能

である．これにより，サンプル毎にそれぞれのコンパレータが異なるレベルを担当することに

なり，コンパレータ閾値電圧と，リファレンス電圧の誤差に対して DEMが適用できる．した

がって，DEMのための切り替えスイッチは必要になるものの，余分にコンパレータを製造す

る必要はない．それゆえに，DEMを SFADCへ適用する場合は，同一の確率的フラッシュ型

AD 変換器をもう 1つ作成したり，余分にあるコンパレータ群から適当な数を選択したりせず

に，本論文に使用されるリファレンス電圧を与えて線形化する方が，コンパレータの無駄が少

なくなるためコンパレータの利用効率が良い．

– 24 –

図 4.1.1 4つの ADCで DEMする構成図

4.2 DEMを確率的フラッシュ型 AD変換器へ適用する方法

図 4.2.1に DEM を適用した SFADCの回路構成を示す．SFADCに DEM を組み込んで線

形化を図るこの手法は M 組に分割された複数のコンパレータで構成される SFADCに外部か

らリファレンス電圧を印加した構成であるため，AD 変換動作ごとに各組に与えるリファレン

ス電圧と重みづけを対応させながら，シャッフリングすることで DEMが適用できる．

DEMでシャッフリングする方法としては，リファレンス電圧と重みづけされたグループを

順番に巡回シフトする方法と，完全ランダムに入れ替える方法が考えられる．巡回シフトす

る際には，いつも同じパターンでシャッフリングしてしまうため，AD 変換の出力に特定のパ

ターンをもつことが考えられる．従って，完全ランダムで入れ替える必要がある．

しかし，完全ランダムであると切り替えるためのスイッチ回路網が膨大となり，回路面積が大

きくなる恐れがある．たとえば，SFADCを 2グループに分けてリファレンス電圧を与えたも

のを DEMする場合で考える．4個のコンパレータを 2グループに分けるなら 4C2 = 6通りで

あるが，64個のコンパレータを 2グループに分けるなら 64C32 = 1,832, 624,140, 942,590, 534

通り（約 183京通り）である．通常，SFADCはコンパレータ数が 64個より多いことが想定

されることから，更に DEMで入れ替える通り数は多くなる．その分，切り替えるスイッチも

多くなるため，完全ランダムで行うということは，無謀である．よって，完全ランダムとま

ではいかないが，ある程度大きな場合の数で準ランダムなシャッフリングを行うことで DEM

– 25 –

の効果を得ることが望ましい．本論文では，DEM のシャッフリング方式として Two-stage

Shufflingを提案し，次の第 4.3章で詳しく説明する．

図 4.2.1 確率的フラッシュ型 AD 変換器に DEMを組み込んだ図（例：4個のコンパレー

タを 2グループに分けて DEMする場合 6通りのパターンがあり，サンプル毎にスイッチ

が切り替わる）

– 26 –

4.3 提案する DEMシャッフリング方式

DEMにおけるシャッフリング方式として Two-stage Shufflingを提案する．図 4.3.1が Two-

stage Shufflingの概念図である．ここでは，64個のコンパレータの SFADCをシャッフルする

例をとることにする．

64個のコンパレータを 2 つのグループに分割したい場合は，可能な組み合わせの数は

64C32 = 1,832,624,140,942,590,534通り（約 183京通り）となり，このようなスイッチング

には巨大なハードウェアが必要となる．そこで，非常に単純な二段シャッフリング法を提案

する．

図に示すように，まず 64個のコンパレータを 4つのグループに分割する．これらはそれぞ

れ a,b,c,dという固定のコンパレータ群で構成される．次に，無作為に 4つのグループから 2

グループを選択し，Lowというラベルを付ける．残された 2グループは Highというラベルを

付ける．これにより，64個のコンパレータから Low・Highの 2つのグループに重み付けされ

た異なるパーティを 6通り得ることができる．すなわち，予め 64個のコンパレータを 4つの

グループに分割し，4グループから 2グループに統合するパターンで通り数を固定するもので

ある．このように少数のグループを作って 2段階に分けてシャッフリングすることにより，コ

ンパレータの個数が多くなってもスイッチング回路網の規模が過大になることがないため，簡

単な回路構成で DEMすることができる．

この提案する DEMシャッフリング方式は完全ランダムによる膨大なスイッチング回路を要

しないで DEMできる点で優れているが，完全なランダムシャッフリングではないため DEM

の効果が出にくい可能性がある．次の第 4.4章で DEMを SFADCへ適用したとき，完全なラ

ンダムシャッフリング DEMの SFADCと Two-stage Shuffling DEMの SFADCで AD 変換特

性に違いがあるか検討した結果を述べる．

– 27 –

図 4.3.1 提案する DEMシャッフリング方式：二段シャッフリング法（Two-stage Shuffling）

– 28 –

4.4 DEMを SFADCへ適用したときの効果

ここでは 2組のコンパレータ群を用いた線形化確率的フラッシュ型 AD 変換器における

DEM を適用したときの効果について述べる．The MathWorks社の数値解析ソフトウェア

MATLAB・Simulinkを用いてシミュレーションを行い，SNR，SFDR，SNDRを評価指標と

して用いた．

標準正規分布からサンプルした 64個の数値を SFADCのコンパレータの閾値とし，

1. DEMを適用しない SFADC

2. Two-stage Shufflingで DEMを適用した SFADC

3. 完全ランダムシャッフリングで DEMを適用した SFADC

で比較を行う．ここで，コンパレータ数を 64個としたのは，多数のコンパレータよりも分布

の偏りの影響が大きく，DEMの効果を確認しやすいと考えられるためである．

シミュレーションによる測定方法は次の通りである．SFADCへの入力として振幅 1の正弦

波を入力し，AD 変換器の出力を 4,096ポイントで FFTした．2組のコンパレータ群の閾値電

圧を合成した PDFが最大平坦となるのは d = 2σ のときであるため，各グループに与えるリ

ファレンス電圧はそれぞれ ±d/2 = ±1とした．

完全ランダムシャッフリングで DEMを行う場合組み合わせの数が膨大な数となっているた

め，ここでは，AD 変換器の出力 4,096ポイントで同じ組み合わせパターンとならないように

予めシャッフルパターンを用意し適用した．

図 4.4.1～4.4.3に FFTした結果（横軸：周波数，縦軸：パワースペクトラム）と SNR，SFDR，

SNDR，ENOBを示す．図中の 1 kHzは信号成分であり，赤丸は 2～6次高調波歪みを示して

いる．

まず，図 4.4.1と 4.4.2，4.4.3の高調波に着目する．DEMを適用しない図 4.4.1は，出力ス

ペクトルがすべて入力信号の高調波から成っていることを示しており，出力は入力正弦波が固

定パターンの誤差により変調を受けたものであることを示している．これに対して，DEMを

適用した図 4.4.2と 4.4.3は入力信号の高調波以外の周波数成分を含んでおり，DEMを適用す

ることで高調波のパワーが減少して入力に相関のある成分が無相関な成分に変換されたことを

示している．

次に SFDRについて着目すると，図より DEMによって明らかに SFDRが改善されている

ことがわかる．DEMによって SFDRが 9.5 dBほど改善されており線形性の改善に効果的で

あることがわかる．したがって，DEMを適用することによって改善されるのは SNRではなく

– 29 –

SFDRであり線形性を改善させる方法として DEMは有効に作用することがシミュレーション

結果よりわかる．

次に SNRについて着目すると DEM を適用することによって SNRが減少している．これ

は，高調波のパワー分をノイズフロアに拡散しているからであり，信号パワーは同じでも雑音

パワーが増加し，結果的に SNRが減少している．つまり，SNRはフルスケールの分解能を表

す指標であり，AD 変換に寄与するコンパレータの数で決定されるため SNRが減少した．

次に SNDRについて着目すると DEMをした場合の方が僅かに低いが，DEMをするかしな

いかに関わらず，理論的に帯域内の雑音の総和は一定であるため達成できる精度の最大値は変

化しないので，このシミュレーション結果は妥当であると考えられる．DEMを適用しない場

合の方がわずかに SNDRの数値が良い理由としては，直流分の影響が考えられる．標準的な

AD 変換器の評価方法では，SNDRの定義を歪みと量子化雑音電力の総和に対する信号電力で

定義しているが，このとき DC成分は雑音から除外して計算しているため直流分の変化による

影響は測定されない．したがって，DEMの有無によって DC成分の与える影響が異なること

が考えられる．これは，今後の課題とする．

そして，図 4.4.2 4.4.3のように Two-stage Shufflingで DEM を適用した SFADCと完全ラ

ンダムシャッフリングで DEMを適用した SFADCの結果で各 AD 変換特性の指標に大差はな

く，提案した Two-stage Shufflingでも十分にシャッフリング効果を得ることができた．

以上の結果から，以後の試作実験やシミュレーションでは提案した Two-stage Shufflingを採

用することとする．

– 30 –

図 4.4.1 DEMを適用しない SFADCの出力を FFTした結果

図 4.4.2 Two-stage Shufflingで DEMを適用した SFADCの出力を FFTした結果

図 4.4.3 完全ランダムシャッフリングで DEMを適用した SFADCの出力を FFTした結果

– 31 –

4.5 第 4章のまとめ

確率的フラッシュ型 AD 変換器の線形性を向上させるために，2組のコンパレータ群を用い

た線形化確率的フラッシュ型 AD 変換器が提案されており，本論文では更に線形性を向上さ

せるため，これに DEMを適用することを提案した．シミュレーションにより，個々のコンパ

レータの閾値電圧分布のばらつきから由来する歪みを拡散することができ，なおかつ，DEM

により閾値電圧の分布が広がるため入力できる線形範囲が広がった．すなわち，SNDRを維持

したまま SFDRを向上することができ，線形入力範囲を拡大することができる事を明らかに

した．

さらに，DEMを搭載した SFADCを作る場合，コンパレータ数に応じて DEMのスイッチ

回路の規模が極度に増大してしまうため，Two-stage Shufflingというシャッフリング法を提案

した．DEMのシャッフリング法において，コンパレータ数が 64個の場合について調べ，完全

ランダムシャッフリングと Two-stage Shufflingで DEM 効果の度合いに大きな差がないこと

をシミュレーションで確認し，提案手法であれば，多数のコンパレータを用いる場合でも製造

が可能であることを示した．

以上をまとめると，DEM を SFADCへ適用することでコンパレータの閾値における製造

ばらつきによる AD 変換の非線形性低減の効果を得ることができる．精度の良い SFADCを

実現するためには DEM が有効であるが，DEM のシャッフリング法においては完全ランダ

ムシャッフリングではなく，提案したようにある程度少ない数の組合せのパターンを持った

シャッフリングでも十分効果を得ることができる事を明らかにした．

– 32 –

第 5章

SFADCプロトタイプ試作

5.1 試作の目的と評価項目

確率的フラッシュ型 AD 変換器を実際に試作し，確率的フラッシュ型 AD 変換器の原理確認

や試作するときの注意点，線形化手法による線形化が可能であるか，DEMを組み込んだ場合

の効果は得られるかなどの評価を行う．

本論文では，

• 標準ロジック CMOSインバータを用いた SFADC

• FPGA用いた SFADC

を試作し，特性を評価する

ここで，LSIチップの試作に先立って標準ロジック CMOSインバータや FPGAを使用して

試作する理由として

• LSIチップ試作よりも安価

• 各素子パラメータの測定が容易

が挙げられるからである．各素子パラメータの測定が容易というのは，例えば，個々のコンパ

レータの閾値電圧を調べるのであれば 1つずつ正確に測定を行うことができるため，理論値と

の比較が可能が行いやすいという利点がある．

試作器を 2台試作した理由は，標準ロジック CMOSインバータを用いた SFADCを試作し

たとき，コンパレータの閾値電圧の分布が正規分布状ではなかった（第 5.2.2章参照）ため，

コンパレータが同じチップ上にあり，より正規分布に近いと考えられる FPGAで SFADCを再

度試作した．

– 33 –

また，本論文の SFADCの試作器に使用するコンパレータは試作に使用する部品の都合上，

2入力 1出力の差動型コンパレータではなく 1入力 1出力のコンパレータとして CMOSイン

バータを使用する．差動型コンパレータではなくインバータを使用するメリットは，回路面積

が小さくなり，コンパレータより構造が簡単である点にある．デメリットは，電源電圧によっ

てインバータの閾値が決まるため任意に反転電圧を変えることが普通の手段では不可能であ

り，また電源電圧ノイズの約半分がそのままオフセット電圧のノイズとして影響してしまう点

にある．本論文ではインバータの閾値を任意に変えず本来のスレッショルドで測定するので問

題ないが，電源電源由来のノイズに関しては，測定時に加味されるため注意しておく必要が

ある．

– 34 –

5.2 CMOS標準ロジック ICを用いた SFADC

CMOS標準ロジック ICを用いた SFADCを試作するにあたり，

• SFADCの原理確認

• 2組のコンパレータ群を用いた SFADCの非線形性改善を確認

することを実験を行って評価することを目的とする．

5.2.1 CMOS標準ロジック ICを用いた SFADCの回路構成

CMOSインバータを用いた SFADCの全体回路図を図 5.2.1に，SFADCの構成を図 5.2.2

に示す．CMOSインバータの標準ロジック IC 1個（インバータ 6個分）で構成する SFADC

（D-ラッチ，加算器を含む）を 1ブロックとして（図 5.2.3参照），そのブロックを 15個つく

る．各ブロックの出力を全て加算して，CMOSインバータ 90個分のデジタル値として出力す

ることにより，評価対象とする SFADCとする．加算器の内部システムは図 5.2.4に示す．

完成した回路基板の写真を図 5.2.5，図 5.2.6に掲載する．

• 回路基板（Sunhayato，ICB-93W，Size 95× 138× 1.6mm） 9枚

• CMOS標準ロジック ICインバータ（TOSHIBA，TC4069UBP） 15個

• CMOS標準ロジック IC D-ラッチ (TOSHIBA，74HC375AP) 30個

• CMOS標準ロジック IC加算器 (TOSHIBA，74HC283AP) 77個

• 試作装置寸法（180× 138× 175mm）

構成で使用するコンパレータである CMOS標準ロジック ICインバータには 1ゲート構成

のインバータが 6個搭載されている．各インバータを通過した信号を同時にサンプルホールド

（S/H）する役割をもたせるために [18]，CMOS標準ロジック ICの D-ラッチをインバータの

後段に使用した．ラッチされた各信号を加算器で加算し出力された反転個数を以て AD 変換値

とする．CMOSインバータの個数は 90個としたため，D-ラッチも 90個使用し，加算器はワ

レスの木 (Wallace Tree)構造をもたせ回路の高速化・低面積化を図った [19]．AD 変換の結果

は FPGAで計測し，PCでデータを取り込む．

– 35 –

図 5.2.1 CMOSインバータを用いた SFADCの全体回路図

#15

#14

#1

入力

Adder

bit1

bit2

bit3

bit4

bit5

bit6

bit7

図 5.2.2 CMOSインバータを用いた SFADCの構成図 (#1は図 5.2.3であり，それを 15個使用する)

– 36 –

図 5.2.3 CMOSインバータ 6個分 (インバータ IC1個分)の SFADCの回路図

– 37 –

図 5.2.4 加算器の内部システム図 [20]

5.2.2 コンパレータの閾値電圧測定

試作回路を測定評価するのに先立ち，試作器に使用するインバータ 90個の閾値電圧をあら

かじめ調べておく．図 5.2.7は横軸が入力電圧・縦軸が各ロジック IC パッケージごとの閾値

電圧のヒストグラムと平均値である．図 5.2.8は横軸が入力電圧・縦軸がインバータの閾値電

圧のヒストグラムである．使用するインバータの個数が少ないため全体としては正規分布らし

いヒストグラムにならない．

次に，図 5.2.9は各 ICの閾値平均値からの閾値電圧誤差の頻度を表しており，チップ間ば

らつきを無視し（具体的には各パッケージに含まれる 6個のインバータの閾値の平均値を無視

し，分散だけを用いた），近似的にチップ内ばらつきを表した図である．こうしてみると正規

分布に似ているようにみえるが，正規分布かどうか判定するため χ2 検定，ジャック・ベラ検

定，アンダーソン・ダーリン検定，ダゴスティーノ・パーソン検定の４種の検定方式で検定し

た．その結果各 IC平均値からの閾値電圧誤差の頻度が正規分布になることを確認した．

このことから，各ロジック IC内のインバータ閾値分布は正規分布になっており，チップ間

ばらつきにより図 5.2.8は図 5.2.10のようなイメージを持つことができる．

– 38 –

図 5.2.5 CMOSインバータを用いた SFADC

図 5.2.6 CMOSインバータを用いた SFADC(裏側)

– 39 –

図 5.2.7 各標準ロジック ICの閾値電圧ヒストグラムと平均値

– 40 –

図 5.2.8 CMOSインバータ 90個の閾値ヒストグラム

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olta

ges

Input voltage(mV)

図 5.2.9 各標準ロジック ICの閾値平均値を 0としたときの閾値電圧誤差のヒストグラムと累積分布

– 41 –

しかし，インバータの閾値電圧分布をそのまま使用してしまうとチップ間のばらつきにより

正規分布にはならない．このように，インバータの閾値電圧分布が正規分布ではない場合でも

分布を 2組のグループに分割してリファレンス電圧を与えて線形化した SFADCが非線形性を

改善できるのかを実験する．

図 5.2.10 CMOSインバータの閾値ばらつきイメージ図

– 42 –

5.2.3 AD変換特性評価

正弦波を入力として印加し，入力振幅に対する出力結果 4096ポイントを FFTすることで

SNR/SFDR/SNDRの AD 変換特性を明らかにする．解析結果を図 5.2.11に示す．入力振幅の

オフセットはインバータのオフセット電圧の存在する範囲（max range）の半分 (2.525 V)とし

ている．入力周波数 fin = 1 kHz，サンプリング周波数 fs = 100 kHzとしている．　

入力振幅を 10 mVから上げていくと，SNR，SNDR共に 20 dB/decadeで上昇する．イン

バータオフセットの分布（図 5.2.8）からmax rangeは 45 mVppであり，これから予測される

ように 50 mVppを境にして SFDR，SNDRが下がる．これは出力がクリップして歪むためで

ある．入力振幅をさらに上げていくと，SNRはさらに上昇するが，やがて出力が方形波にな

るため減少する．SNDRは次第に 2値の出力に近づくため 7.78 dB（6.02+1.76）に漸近する．

SNRは測定範囲で最大 20 dBである．90個の SNRの期待値は一様分布からランダムに 90

個持ってきたときの信号対量子化雑音比 (SQNR)の平均値が 20log(n)+7.78＝ 27.3 dB[21]で

あるが，測定結果は最大でも 20 dBであった．これは，インバータの閾値電圧の分布が一様分

布でないためである．この他にもインバータの雑音や使用した電源の雑音，入力波形の雑音に

より SNRが低下したと考えられる．

次に，2組のコンパレータ群を用いた SFADCで測定を行う．3.3.1のようにコンパレータの

閾値電圧群を 2グループに分割するために，入力信号とインバータ群の前段との間にリファレ

ンス電圧を印加する．閾値電圧分布の標準偏差は σ = 12.2 mVであるから，仮にインバータ

閾値電圧のヒストグラムを正規分布のように見立てて PDFが最大平坦となるように，印加す

るリファレンス電圧は各グループの閾値の平均はそれぞれ ±d/2 = ±12.2 mVとする．

測定結果を図 5.2.12に示す．

単一グループと同様に測定結果では，入力振幅を上げていくと SNR，SNDRは共に 20

dB/decadeで推移しており，SNRは最大 21 dBとなる．SNDRは振幅が大きくなると次第に

2値の出力に近づくため 7.78 dB（=6.02+1.76）に漸近する．

インバータを 2つのグループに分割することで得られる利点は，まずレンジ内において

SFDRの最大値が max range基準で 7 dB程度上昇したことが挙げられる．その理由としてイ

ンバータを 2グループに分割することにより入力レンジが広くなるとともに，インバータの閾

値電圧のヒストグラムで分布状態に粗密ができにくくなり，結果として ADCの歪みを低減さ

せ，線形性を向上させたと考えられる．そのうえ，インバータの閾値電圧分布が正規分布でな

くても線形性が良くなっているという結果が得られた．要するに，閾値電圧分布が上に凸で左

右対称の釣鐘状分布であれば，線形性を改善できると理解できる．

– 43 –

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��

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��

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図 5.2.11 入力振幅対 SNR/SFDR/SNDR

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図 5.2.12 2グループに分割し，線形化した SFADC入力振幅対 SNR/SFDR/SNDR

– 44 –

次に SNRに関しては，インバータを 2つのグループ分割し入力レンジを広げても，さほど

SNRのパワーは向上していないことがわかる．これは，SNRはコンパレータ数で決まるので

[21]，入力レンジを変えても SNRが特に変わらないことを裏づけている．

2つのグループに分割しても SNRはさほど変わらないが SNDRは 3 dB程度上昇している．

すなわち，このデータからも閾値分布にリファレンス電圧を与えて線形化することによって，

量子化雑音が改善するのではなく，歪みが改善されたといえる．

なお注意点として，実験に用いたインバータの閾値電圧の分布は，正規分布とみなせるパッ

ケージ内インバータの閾値電圧を ICパッケージ間でばらつかせた分布であるため，2つのグ

ループに分割したとしても入力最大レンジが必ず広がるというわけではなく，AD 変換特性が

改善されない場合もあり得る．また，インバータの個数が少なければ少ないほど閾値電圧の偏

りの分布が極端になりやすく，線形化の恩恵を受けられない可能性がある．

5.2.4 第 5.2章のまとめ

CMOS標準ロジック ICを用いた SFADCを試作・評価� �• CMOS標準ロジック ICを用いた SFADCを設計・試作し原理確認を行った．動作

の確認を行った結果 AD 変換ができていることを確認した．

• 2組のコンパレータ群に分割し線形化した SFADCと通常の SFADCを比較．

– コンパレータ群が線形化した SFADCで非線形性が改善され，なおかつ入力レ

ンジも広がった．それはコンパレータの閾値分布が正規分布ではなくても効

果がある．� �

– 45 –

5.3 FPGAを用いた SFADC

FPGAを用いた SFADCを試作するにあたり，

• DEMの効果により SFADCの非線形性を改善できたか

• DEMのシャッフリングパターンの違いによる影響

を実験を行って評価することを目的とする．

5.3.1 FPGAを用いた SFADCの回路構成

第 5.2章では，SFADC部分を CMOS標準ロジック ICで製作したが，その部分も FPGAに

組み込んで設計する．この試作器では DEMについて評価するため，FPGAのインバータの前

段に個別部品で DEMの機構を設計する．FPGAを用いた SFADCの回路図を図 5.3.1に示す．

まず，試作器に使用する FPGAは CycloneIII EP3C16F484C6(15,408 logic elements)で使用

可能な Inputピン数は 64個となっている．FPGAはデジタル回路であるため，Inputピンには

バッファであるインバータがついている．このインバータを SFADCのコンパレータとして使

用する．

その後段には，CMOS標準ロジック ICの試作器と同様に各インバータを通過したデジタル

信号を同時にサンプルホールド（S/H）する役割をもたせるため，D-ラッチを挿入した．ラッ

チされた各信号を加算器で加算し出力された反転個数を以て AD 変換値とする．

FPGAで試作する利点として，プログラムによる配線で大幅な製作時間の短縮が見込まれる

とともに，AD 変換値を FPGAのメモリに蓄積することができて FPGAと PCは簡単に接続

ができるため，データ収集が容易である事が挙げられる．

DEM の機構は CMOS標準ロジック IC の 8チャンネルのアナログ MUX /DEMUX 　 (ア

ナログマルチプレクサ：74HC4051)を使用している．DEMのシャッフリング法に Two-stage

Shuffling（第 4章参照）を採用し，リファレンス電圧で入力信号を互いに逆方向へ平行移動し

た 2入力をアナログマルチプレクサで 4出力にしている．アナログマルチプレクサの動作と

シャッフリング制御は別の FPGAで行い，AD 変換のサンプルホールドと同時刻にシャッフリ

ングしないようにしている．同時刻に動作しないようにする理由は，DEMのシャッフリング

で発生するチャタリングの影響を抑えるためである．

DEMの制御に使用されるランダムパターンは線形合同法を用いて FPGA上で疑似乱数を生

成し，それを用いた．

– 46 –

実験で使用した FPGAの SFADCは VerilogHDL で設計した．そのソースコードは付録 B

に掲載する．

d

d2

2

図 5.3.1 DEMを搭載し，FPGAで製作した SFADCの回路ブロック図

5.3.2 コンパレータの閾値電圧分布

FPGAのコンパレータの閾値電圧は平均値 µ = 1.4326 mV,標準偏差 σ = 5.6 mVであった．

FPGAのコンパレータの閾値電圧のヒストグラム図を図 5.3.2に示す．図に示した赤い実線は

個数と標準偏差から予測される正規分布図である．一見すると，正規分布に従っているように

みえるため，χ2 検定で正規分布由来かどうか検定を行った．その結果，危険率 5%で閾値電

圧のヒストグラムが正規分布由来ではないという検定結果が得られた．この理由として，バッ

ファに使用されるインバータが 64個という少数サンプルであったため偏りが顕著に出たこと

が考えられる．しかし，目論見通り，標準ロジックを使った場合に比べてはるかに正規分布ら

しい閾値電圧分布を得ることができた．

– 47 –

�

�

��

��

��

Fre

qu

ency

Deviation from mean (mV)

N = 64 = 1.4326 mV= 5.6 mV

図 5.3.2 コンパレータ 64個の閾値電圧のヒストグラム

5.3.3 AD変換特性評価

DEMの有効性や DEMのシャッフリングパターンによる影響を見極めるために，4種の方

法で評価を行う

1. シャッフリングを行わない

2. 6つの組み合わせを周期的なパターンでシャッフリングする

3. 6つの組み合わせをランダムなパターンでシャッフリングする

4. 無作為に 2つの組み合わせをランダムにシャッフリングする

Two-stage Shufflingは表 5.1のように 6通りの組み合わせがある．

1．「シャッフリングを行わない」というのは, DEMをしない場合を指している．

2．「6つの組み合わせを周期的なパターンでシャッフリングする」というのは, 6通りの組

み合わせを AD 変換のサンプリングごとに周期的（#1→#2→#3→#4→#5→#6→#1→#2

→・・・）なシャッフルをするということである．

3．「6つの組み合わせをランダムなパターンでシャッフリングする」というのは, 6通りの組

み合わせからどれを選ぶかを AD 変換のサンプリングごとにランダムに決定するということで

– 48 –

ある．

4．「無作為に 2つの組み合わせをランダムにシャッフリングする」というのは,ここでは 6

通りの組み合わせの中，#1と#6を選択し，AD 変換のサンプリングごとにランダムに決定す

るということである．したがって，例えば，#1→#6→#1→#1→#6→#1→#6→#6→・・・

などと選択される．

以上の 4種のケースで比較することで，DEMの有無で AD 変換特性にどのような影響があ

るのか，さらに，DEMのシャッフリングパターンによる影響を評価する．

表 5.1 Two-stage Shufflingの組み合わせ（各 a～dのグループは各 16個のコンパレータで構成）

Group Possible Combination #

Label 1 2 3 4 5 6

a H H H L L L

b H L L H H L

c L H L H L H

d L L H L H H

DCバイアス電圧を Vdc = 1.4326 Vとして正弦波を入力として印加し，入力振幅に対する

出力結果を 215ポイントの FFTすることで SNR/SFDR/SNDRを評価し，AD 変換特性を明ら

かにする．入力周波数 fin = 1 kHz，サンプリング周波数 fs = 100 kHzとしている．閾値電圧

分布の標準偏差は σ = 5.6 mVであるから，インバータ閾値電圧のヒストグラムを正規分布で

あると仮定した場合に PDFが最大平坦となるように，印加するリファレンス電圧は各グルー

プに対してそれぞれ ±d/2 = ±5.6 mVとする．

図 5.3.3～5.3.6は入力振幅 10 mVの正弦波に対する AD変換の結果を FFTしたものである．

まず DEM をした場合，DEM をしない場合と比べて 8 dB程度 SFDRが改善されている．

よって，DEMを SFADCに適用することによって，高調波歪みが減少し，非線形性が改善さ

れることを試作回路による実験で示すことができた．

しかし，周期的なパターンでシャッフリングした場合，周期的な高調波が観測された．これ

は，高調波が 100 kHz/6ずつ，6つのピークをもっていることから*1，6つの組み合わせの周

期的なパターンでシャッフリングすることによってできる高調波であると考えられる．すなわ

ち，DEMを周期的なパターンでシャッフリングすると，周期的なパターンによって発生する

*1 38 kHz及び 41 kHz，48 kHz付近にある高調波は FPGA由来の雑音であり，DEMの有無に関わらず一定量ある

– 49 –

相互変調歪によって SFDRが劣化する恐れがある．対照的に，ランダムシャッフリングの場

合は明らかに少ない相互変調歪を示している．したがって，DEMのシャッフリングのパター

ンは周期的ではなくランダムに行うべきである．

つぎに，ケース 3の 6つの組み合わせランダムシャッフリングとケース 4の 2つの組み合

わせランダムシャッフリングでは非常に類似した結果が得られた．といえども，少数のサンプ

ル分布においては分布の偏りが顕著になりやすいため，この実験結果のように必ずしも類似し

た結果になると決めつけぬように注意しなければならない．

また，4つのケースでほとんど同じ SNDRの値を示した．これは，DEMによって出力の総

電力は変わらないという結果の反映であり，雑音電力と歪電力の合計電力は変化しないことを

裏付けていると解釈できる．

図 5.3.7～5.3.10は入力振幅に対する SNR/SFDR/SNDRである．

図から，DEMを適用した場合と DEMを適用しない場合を比べて約 5 dB以上 SFDRのピー

ク値が改善されている．しかし，SNDRのピーク値は 4つのケースともほぼ同じ値を保持して

いる．したがって，DEMの適用は SFADCの非線形性の改善に有効であることを示している．

5.3.4 第 5.3章のまとめ

FPGAを用いた SFADCを試作・評価� �• DEMの効果により SFADCの非線形性を改善できることを試作器で実験して実証

した

• DEMのシャッフリング法の違いによる影響

– 周期的なパターンでシャッフリングした場合，周期的なパターンによって発生

する相互変調歪によって，SFDRが劣化する恐れがある

– DEMはランダムにシャッフリングを行うべきである

また，コンパレータの分布が χ2検定で危険率 5%で正規分布ではないと判定された閾値

電圧分布で実験を行った．たとえ，正規分布からサンプルされて偏りがあり，正規分布で

はない閾値電圧分布でも実験により DEMの有効性を得ることができた．� �

– 50 –

0 1 2 3 4 5

x 104

−60

−40

−20

0

Frequency [Hz]

Po

we

r S

pe

ctr

um

[dB

] SNR = 17.32SFDR = 16.16SNDR = 13.14ENOB = 1.8904

図 5.3.3 DEMを使わない SFADCの FFT結果 : case 1

0 1 2 3 4 5

x 104

−60

−40

−20

0

Frequency [Hz]

Po

we

r S

pe

ctr

um

[dB


図 5.3.4 6つの組み合わせを周期的なパターンでシャッフリングする DEM を搭載した

SFADCの FFT結果: case 2

– 51 –

0 1 2 3 4 5

x 104

−60

−40

−20

0

Frequency [Hz]

Po

we

r S

pe

ctr

um

[dB


図 5.3.5 6つの組み合わせをランダムなパターンでシャッフリングする DEMを搭載した

SFADCの FFT結果: case 3

0 1 2 3 4 5

x 104

−60

−40

−20

0

Frequency [Hz]

Po

we

r S

pe

ctr

um

[dB


図 5.3.6 無作為に 2つの組み合わせをランダムにシャッフリングする DEM を搭載した

FADCの FFT結果: case 4

– 52 –

0

5

10

15

20

25

30

1 10 100

SNR,SFDR,SNDR(dB)

Input amplitude(mV)

Without DEM

SNR

SFDR

SNDR

図 5.3.7 DEMを使わない SFADC: case 1

0

5

10

15

20

25

30

1 10 100

SNR,SFDR,SNDR(dB)

Input amplitude(mV)

Periodic shuffling

SNR

SFDR

SNDR

図 5.3.8 6つの組み合わせを周期的なパターンでシャッフリングする DEMを搭載した SFADC: case 2

– 53 –

0

5

10

15

20

25

30

1 10 100

SNR,SFDR,SNDR(dB)

Input amplitude(mV)

Random shuffling of #1 - #6

SNR

SFDR

SNDR

図 5.3.9 6つの組み合わせをランダムなパターンでシャッフリングする DEMを搭載した

SFADC: case 3

0

5

10

15

20

25

30

1 10 100

SNR,SFDR,SNDR(dB)

Input amplitude(mV)

Random shuffling of #1 and #6

SNR

SFDR

SNDR

図 5.3.10 無作為に 2つの組み合わせをランダムにシャッフリングする DEM を搭載した

SFADC: case 4

– 54 –


この章では SFADCの原理確認も兼ねて，リファレンス電圧を印加することで線形範囲を

拡大する線形化手法で線形化できるか，DEM を組み込んで非線形性が改善するのかを実際

に試作回路を製作し評価を行った．試作した SFADCは２基で，標準ロジック ICで製作した

SFADCと FPGAで製作した SFADCである．

実験結果から，コンパレータの数が少数で正規分布とは言い切れない閾値分布でも，SFADC

として動作し，線形化手法で線形範囲を拡大することができた．そして，DEMを組み込んだ

SFADCを世界で初めて製作し，DEM によって SFADCの非線形性を改善することを確認し

た．また，DEMのシャッフリングパターンには周期性を持たせてはならず，ランダムに行わ

なければならないことを結果から確認した．

– 55 –

– 56 –

第 6章

SFADCのコンパレータ数のSFDR,SNDRに対する影響

これまでの章では，2組のコンパレータ群を用いた線形化について，DEMを用いた場合に

ついて議論してきたが，少数のコンパレータ数であったため閾値分布が十分に正規分布である

とは言えなかった．というのも，無限個のコンパレータ数でない限り正規分布を形成するのは

不可能であり，有限個では必ず正規分布からばらついた分布になる．当然ながら，コンパレー

タ数と分布のばらつき方には密接な関わりがあり，コンパレータ数が少ないと分布ごとに大き

なばらつき発生しやすい．ところが，2組のコンパレータ群を用いた線形化手法はコンパレー

タの閾値電圧分布が正規分布であることが前提となっており，設計時には分布のばらつきの影

響を考慮しなければならない．つまり，製造前にコンパレータの閾値電圧の正確な分散を知る

ことができず，適切なリファレンス電圧を与えることができないのである．平坦設計条件であ

るリファレンス電圧差 d = 2σを予想し SFADCを製作しても，実際のコンパレータの閾値電

圧の分散は個々の製品で異なるため，d = 2σになるとは限らない．そのため，閾値電圧の分布

の影響が SFADCの AD 変換特性を左右するのである．したがって，コンパレータ数とリファ

レンス電圧差 dに着目し，リファレンス電圧差が閾値電圧分布の最大平坦条件からずれた場合

の AD 変換特性に与える影響を評価する．

– 57 –

6.1 シミュレーション条件

標準正規分布からランダムにサンプルした N 個の数値をコンパレータの閾値電圧とし，こ

れを半数ずつの 2グループに分けて，それぞれのグループに d/2及び −d/2のリファレンス電

圧を印加したものを 1セットとする．集合平均を求めるため，これを繰り返して 100セットの

コンパレータ群を準備する．

評価方法は MATLAB・Simulinkによるシミュレーションの結果から評価する．

正弦波の入力信号周波数 1 kHz，サンプル周波数 100 kHzで AD 変換し，出力データ 4096

ポイントを FFT解析し，SFDR，SNDRを算出する．コンパレータ数 Nは 64，128，256，512，

1024個で測定を行う．それぞれのリファレンス電圧差は d = 0～4σで可変し，SFDR，SNDR

のリファレンス電圧依存性をシミュレーションする．

– 58 –

6.2 シミュレーション結果

まず，DEM機構を組み込まない場合の SFDR，SNDRのリファレンス電圧依存性の結果を

図 6.2.1，6.2.2に示す．破線が各コンパレータ個数でそれぞれの SFADCを 100セット試行し

た結果の平均値で，そのばらつきの偏差を誤差範囲として示している．

SFDR，SNDRはどの個数においても最大平坦である d = 2σではなく d = 2σ～3σの間で

ピーク値があるのがわかる．また，ピーク値はコンパレータの個数が多くなるにつれて d = 2σ

に近づく傾向にある．これは，個数が多くなるにつれて達成可能な有効ビット数が上昇したた

め，INL の 1LSBが小さくなり，閾値分布 (PDF)のリプル幅により AD 変換の精度が決まっ

てしまったからであると考える．閾値分布のリプルとは図 6.2.3のように，リファレンス電圧

差 dを最大平坦である 2σ以外としたときに閾値電圧分布 PDFの線形範囲で凹みができてし

まいリプルが発生することである．これにより，CDFの線形範囲が歪んでしまい，図 6.2.1の

ように SFDRの劣化につながる．

SFDRについては，各コンパレータの個数によってばらつきの偏差に影響は無く，一定量の

ばらつきが発生することがわかる．2の倍ずつコンパレータの個数を増やしていくとピーク値

が約 3 dBずつ改善している．さらに，リファレンス電圧を与えたときと与えないときで，n=

1024の場合に 4 dB改善することがわかる．

SNDRについても，各コンパレータ個数によってばらつきの偏差に違いは無く，一定量のば

らつきが発生することがわかる．2の倍ずつコンパレータの個数を増やしていくとピーク値付

近が約 2～3 dBずつ改善している．さらに，リファレンス電圧を与えたときと与えないとき

で，n = 1024の場合には 3 dB改善することがわかる．

コンパレータの個数が多くなることによってピークが急峻になり，リファレンス電圧差が

AD 変換特性に大きな影響をもつことがわかる．

– 59 –

Reference voltage d

SF

DR

[dB

]

σ σ σpeak

σ

図 6.2.1 SFDRのリファレンス電圧依存性

Reference voltage d

SN

DR

[dB

]

σ σ σ σpeak

図 6.2.2 SFDRのリファレンス電圧依存性

– 60 –

0

0.2

0.4

0.6

0.8

1P

DF

an

d C

DF

Reference voltage

No grouping

Two groups

0-2σ-4σ 4σ2σ

Ripple width

Distortion width

図 6.2.3 リファレンス電圧によって閾値電圧分布の線形範囲に出現するリプル (リファレ

ンス電圧差 d = 3σ時)

つぎに，DEM機構を組み込んで同様のシミュレーションを行う．このときの SFDR，SNDR

のリファレンス電圧依存性の結果を図 6.2.4，6.2.5に示す．破線が各コンパレータ個数でそれ

ぞれの SFADC100セット試行した結果の平均値で，100セットのばらつきの偏差を誤差範囲

として示している．

SFDR，SNDRはどの個数においても DEM を組み込まないときと同様に最大平坦である

d = 2σではなく d = 2σ～3σの間でピーク値を示すのがわかる．また，ピーク値を生ずるリ

ファレンス電圧値はコンパレータの個数が多くなるにつれて d = 2σに近づく傾向にある．こ

れも，個数が多くなるにつれて達成可能な有効ビット数が上昇したため，INL の 1LSBが小さ

くなり，閾値分布のリプル幅により AD 変換の精度が決まってしまったからであると考える．

SFDRについては，各個数によってばらつきの偏差に違いは無く，一定量のばらつきが発生

することがわかる．2の倍ずつコンパレータの個数を増やしていくと SFDRはピーク値にお

いて約 3 dBずつ改善している．さらに，リファレンス電圧を与えたときは与えない場合と比

較して，n = 1024の場合の SFDRが 5 dB以上改善することがわかる．1024個までのコンパ

レータ数において，コンパレータ個数によって DEMによる非線形性の改善度合いに変化がな

いことがわかる．

– 61 –

SNDRについても，各個数によってばらつきの偏差に違いは無く，一定量のばらつきが発生

することがわかる．2の倍ずつコンパレータの個数を増やしていくと SNDRのピーク値が約 2

～3 dB改善している．さらに，リファレンス電圧を与えたときは与えない場合と比較して，n

= 1024であると約 1～2 dBと微量ながら改善し，平均で約 5 bitの精度の AD 変換器が実現で

きる．

DEMを組み込んでいないときと同様に，コンパレータの個数が多くなることによってピー

クが急峻になっていき，リファレンス電圧差で AD 特性に大きな影響が生ずることがわかる．

DEMを組み込んだときと組み込まないときの違いについては，SFDRの改善が挙げられる．

コンパレータの個数に関わらず 3 dB程度改善している．これは，第 4章で説明したが，個々

のコンパレータの閾値電圧分布をサンプルごとにシャッフルするため，固定パターンの雑音

が無くなり，統計ばらつきに由来する歪みを改善できたためである．ただし，SNDRについ

ては，DEM により閾値電圧分布の線形範囲のフルスケールが拡大しているにもかかわらず，

DEM を組み込まないときと同様の入力であったため，若干特性が劣化しているように見え

る．DEMにより，SNDRは基本的に変化しない（第 4.4章参照）ため，注意しなければなら

ない．また，SNDRのばらつき方には大きな変化があり，DEMを組み込むことによって，コ

ンパレータ個数によらず明らかにばらつきが減少した．従って，非線形性の改善，SNDRのば

らつき改善の点で DEMを SFADCに組み込む方法が有効であることが改めて証明された．

– 62 –

Reference voltage d

SF

DR

[d

B]

σ σ σ σpeak

図 6.2.4 SFDRリファレンス電圧依存性（DEMあり）

Reference voltage d

SN

DR

[dB

]

σ σ σ σpeak

図 6.2.5 SFDRリファレンス電圧依存性（DEMあり）

– 63 –


この章では，コンパレータの閾値分布が正規分布であることが前提となっている 2組のコン

パレータ群を用いた線形化 SFADCについて，コンパレータの閾値電圧分布が有限個で正規分

布からばらついた分布でも文献 [6] で示す平坦設計条件であるリファレンス電圧差 d = 2σを

適用できるのかを評価した．具体的には，有限個である少数のコンパレータ群でばらついた分

布をつくり，コンパレータ数とリファレンス電圧差 dに着目し，リファレンス電圧差が閾値電

圧分布の最大平坦条件からずれた場合の AD 変換特性に与える影響を評価した．

その結果，DEMを搭載するしないに関わらず SFDR，SNDRともにコンパレータの閾値分

布が最大平坦となるリファレンス電圧差 d = 2σではなく 2σ～3σの間でピーク値をとること

がわかった．さらに，コンパレータの個数が多くなればなるほどピーク値を示すリファレンス

電圧差が d = 2σに近づき，SFDR，SNDRのピークが急峻になっていくことがわかった．こ

れは，使用するコンパレータの個数が多くなるにつれて閾値電圧の分布が密になり，実現可能

な有効ビット数が上昇したため，閾値電圧の分布のリプル幅により精度が決まってしまったか

らであると考えられる．これらのことから，コンパレータ数がリファレンス電圧差と AD 変換

特性に大きな影響をもつことがわかる．

したがって，コンパレータ個数に応じて SFDR，SNDRのピーク値が決まり，リファレンス

電圧差 dを可変することで SFADCのベストの精度である特性に設定することが良いことがわ

かる．当然ながら，平坦設計条件であるリファレンス電圧差 d = 2σでも線形範囲拡大の効果

は得られるが，達成可能な有効ビット数が許せる直線性誤差の範囲内であれば，閾値分布のリ

プルを許容して線形範囲を拡げた方が良い結果が得られる．コンパレータが 1024個であれば

平均で約 5 bitの精度の AD 変換器が実現できる．

また，1024個までのコンパレータ数では，コンパレータの個数に応じて SFDR，SNDRの

特性のばらつきに変化はなかった．DEMの効果についても，コンパレータの個数にかかわら

ず効果を発揮し，非線形性改善や SNDRのばらつき低減を確認した．

– 64 –

第 7章

結論

本研究では，2組のコンパレータ群を用いた線形化確率的フラッシュ型 AD 変換器における

コンパレータ数の影響を解析することを目的として評価を行った．

第 1章では本論文における研究の背景と目的について説明した．

第 2章では，まず，確率的フラッシュ型 AD 変換器の元となるフラッシュ型 AD 変換器の原

理と特徴を述べ，AD 変換の高精度化に当たる問題点を述べた．また，AD 変換器の一般的な

特性評価の指標について示した．

第 3章では，確率的フラッシュ型 AD 変換器の基本的な原理と回路構成について述べた．確

率的フラッシュ型 AD 変換器は，フラッシュ型 AD 変換器のようにコンパレータが並列構造

であるため高速動作が強みであり，なおかつ，参照電圧を自身のコンパレータの閾値電圧とし

ているため，製造ばらつきを基本的に度外視できる特徴を述べた．また，確率的フラッシュ型

AD 変換器の課題点を議論し，改善策として，2組のコンパレータ群を用いて線形化する手法

で検討し，本研究で解決しようとする課題について述べた．

第 4章では，ダイナミックエレメントマッチング（DEM：Dynamic element matching)につ

いて，DEMの一般的な仕様や，本論文の確率的フラッシュ型 AD 変換器へ適用する方法，提

案する DEM のシャッフルリング方式について議論した．確率的フラッシュ型 AD 変換器に

DEMの適用する場合，しない場合で効果を確認するためにシミュレーションした結果，DEM

によって AD 変換特性の SFDRが改善した．つまり，DEMによって確率的フラッシュ型 AD

変換器の閾値電圧分布のばらつきを低減する手法として有効であることをで示し，非線形性を

改善されることを示した．また，DEMのシャッフルリング方式については，一般的なランダ

ムシャッフリング方式と提案する DEMシャッフリング方式（Two-stage Shuffling）を比較し，

AD 変換特性の指標に大差がなく，提案方式でも十分にシャッフリング効果を得ることを示し

た．提案方式では，ランダムシャッフリング方式のように膨大なスイッチング回路を要しない

– 65 –

ため，簡単な回路構成で DEMできる点で優れていると考えられる．

確率的フラッシュ型 AD 変換器は現段階で実用化されておらず，まだ未知の部分が多い

ため，第 5章で CMOS標準ロジック IC を用いた確率的フラッシュ型 AD 変換器，FPGA

（field-programmable gate array）を用いた確率的フラッシュ型 AD 変換器のプロトタイプを製

作し性能評価を行った．確率的フラッシュ型 AD 変換器をチップではなく上記を用いて設計し

たのは，LSIチップ試作より安価で，各素子のパラメータの測定が容易であるため原理確認が

しやすいからである．それぞれの設計・試作するにあたり，評価対象とする回路設計を述べ，

実験結果から確率的フラッシュ型 AD 変換器の線形化の効果と，DEMを確率的フラッシュ型

AD 変換器に組み込んだときの特性を実験結果から評価することを目的として試作した．ま

ず，2組のコンパレータ群に分割した確率的フラッシュ型 AD 変換器で線形化の効果を確認

し，コンパレータ個数が有限個で，なおかつ閾値電圧分布が正規分布ではなくても，非線形

性が改善され，入力レンジが拡大したことを確認した．つぎに，DEMによって確率的フラッ

シュ型 AD 変換器の非線形性が改善されたかどうか試作した実機で確認し，DEMで非線形性

が改善された効果を実証した．これも，コンパレータ個数が有限個で，閾値電圧分布が正規分

布状ではない条件でも効果を得ることができることを示した．最後に，DEMのシャッフリン

グ法の違いによる影響を調べ，周期的なパターンでシャッフリングした場合，周期的なパター

ンによって発生する相互変調歪によって，SFDRが劣化する恐れがあること示した．実験結果

から DEMのシャッフリングはランダムに行うべきであると裏付けられた．

第 6章では，線形化と DEM を使用した確率的フラッシュ型 AD 変換器のコンパレータ

の個数に着目し，設計するリファレンス電圧差が平坦設計条件からずれた場合の AD 特性

(SFDR,SNDR)に与える影響をシミュレーションで評価した．DEM を搭載するしないに関

わらず SFDR，SNDRともにコンパレータの閾値分布が最大平坦となるリファレンス電圧差

d = 2σではなく 2σ～3σの間でピーク値をとり，さらに，コンパレータの個数が多くなれば

なるほどピーク値を示すリファレンス電圧差が d = 2σに近づき，SFDR，SNDRのピーク値

が急峻になっていくことがわかった．これは，個数が多くなるにつれて閾値電圧の分布が密に

なり，実現可能な有効ビット数が上昇したため，閾値電圧の分布のリプル幅で精度が決まって

しまったからであり，コンパレータ数がリファレンス電圧差と AD 変換特性に大きな影響を

もつことを示した．それゆえに，コンパレータ個数に応じて SFDR，SNDRのピーク値が決ま

り，リファレンス電圧差 dを可変することで SFADCのベストの精度である特性に設定するこ

とが良いことがわかる．当然ながら，平坦設計条件であるリファレンス電圧差 d = 2σでも線

形範囲拡大の効果は得られるが，達成可能な有効ビット数が許せる直線性誤差の範囲内であれ

ば，閾値分布のリプルを許容して線形範囲を拡げた方が良い結果が得られる．また，1024個

までのコンパレータ数では，コンパレータの個数に応じて SFDR，SNDRの特性のばらつきに

– 66 –

変化はなかった．DEM の効果についても，コンパレータの個数にかかわらず効果を発揮し，

非線形性改善や SNDRのばらつき低減を確認した．コンパレータが 1024個であると 5 bit程

度の分解能を実現できることがわかった．

まとめとして本研究では，確率的フラッシュ型 AD 変換器の設計手法を確立を目指して，2

組のコンパレータ群を用いて線形化した確率的フラッシュ型 AD 変換器におけるコンパレー

タ数の影響を解析することを目的とした．まず，確率的フラッシュ型 AD 変換器の非線形性

を改善するために，シミュレーション・試作器によって DEMを搭載した確率的フラッシュ型

AD 変換器の効果を示した．つぎに，DEMの回路規模が膨大になることを抑えるために新た

な DEM のシャッフリング法について提案し，効果の有効性を確認した．最後に，確率的フ

ラッシュ型 AD 変換器におけるコンパレータ数の影響についてシミュレーションを行い，コン

パレータ数がリファレンス電圧差と AD 変換特性に大きな影響をもつことを示した．

本研究では，2組のコンパレータ群を用いて線形化した確率的フラッシュ型 AD 変換器につ

いてコンパレータ数の影響を評価したが，今後の課題として，3組以上にコンパレータ群を分

割した場合でも評価を行い，分割するコンパレータ群数とコンパレータ数との兼ね合いで，目

標とする AD 変換精度を得るための最も少ないコンパレータ数を検討したい．

– 67 –

– 68 –

謝辞

本研究を行うにあたり，御指導，御助言いただいた谷本洋教授，吉澤真吾准教授に深く感謝

します．また，研究をしていくうえで様々な御助言をいただきました，集積システム研究室の

学生の皆様にも深くお礼を申し上げます．

– 69 –

参考文献

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’03. Proceedings of the 29th Europeanpp.711–714, Sept. 2003.

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Solid-State Circuits, vol.24, pp.1433-1440, Oct. 1989.

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[8] 池田哲夫監修，谷本哲三，常深信彦「工学基礎のための電子回路２　集積回路の基礎と応

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[10] A.D.I. Engineering, Data Conversion Handbook (Analog Devices), 1 edition, Newnes, Dec.

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[11] S. Rapuano, P. Daponte, E. Balestrieri, L. De Vito, S.J. Tilden, S. Max, and J. Blair,“ADC

– 70 –

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[12] 松澤昭，アナログ RF CMOS集積回路設計基礎編，培風館，2010年 1月．

[13] 杉本俊貴，谷本洋，吉澤真吾「確率的フラッシュ AD 変換器の線形化」，電子回路研究会，

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[14] H.Ham, T.Matsuoka, J.Wang, and K.Taniguchi,“Design of a High-Speed-Sampling Stochas-

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[15] S. Weaver, B. Hershberg, U.-K. Moon, “Digitally synthesized stochastic flash ADC using

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[17] Sail, E. et al.,“A Dynamic Element Matching Technique for Flash Analog-to-Digital Con-

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[18] 泰地増樹，「CMOSアナログ/ディジタル IC設計の基礎」，CQ出版社，2010年

[19] 榎本忠義，「CMOS集積回路」，培風館，1996年

[20] 東芝, 汎用ロジック IC，東芝 CMOS デジタル集積回路 4-Bit Binary Full Adder

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[21] 杉本俊貴，谷本洋，吉澤真吾「確率的フラッシュ AD 変換器に必要なコンパレータ数の

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[22] 水本篤,　「サンプルサイズが小さい場合の統計的検定の比較―コーパス言語学・外国語

教育学への適用―」統計数理研究所共同研究リポート 238『言語コーパス分析における数

理データの統計的処理手法の検討』pp. 1–14, 2010

– 71 –

著者の研究発表業績

1. 竹端久登，谷本洋,吉澤真吾, “CMOS標準ロジックを用いた確率的フラッシュ型 AD 変

換器の試作と評価,” 電気学会,電子回路研究会資料, ECT-14-058, pp. 37-42, July 2014.

2. Hisato Takehata, Toshiki Sugimoto, Hiroshi Tanimoto, Shingo Yoshizawa, “FPGA Imple-

mentation of Stochastic Flash A-to-D Converter and Its Evaluation,”IEEE International

Symposium on Communications and Information Technologies (ISCIT), pp. 311–314, Oct.

2015.

3. 竹端久登，谷本洋,吉澤真吾,“確率的フラッシュ型 AD 変換器線形化手法のばらつき

耐性,”平成 27年度電気・情報関係学会北海道支部連合大会講演論文集, No. 15, Nov.

2015.

– 72 –

付録 A

サンプル数と検定の関係

本論文で，確率的フラッシュ型 AD 変換器のコンパレータの閾値電圧分布は有限個である

ため，正規分布には決してなることはないと述べてきた．ここで，一つの疑問が考えられる．

「正規分布からサンプルされた分布が正規分布といえる個数は何個あればよいのか？」という

ことだ．つまり，正規分布からサンプルする個数によって，そのサンプルされた分布が正規分

布ではないという確率は何％になるのか，を調べることである．

ただし，この結果によって確率的フラッシュ型 AD 変換器の閾値電圧分布に関する見解を

変えるというつもりではなく，あくまで筆者の個人的な探究心や懐疑心から調査する．コンパ

レータの閾値電圧分布が正規分布に従うとなれば，このサンプルされた分布が正規分布からサ

ンプルされた分布であることは明らかであり，例えば，検定結果からコンパレータ何個以下は

何%正規分布ではないと判断されても，確率的フラッシュ型 AD 変換器に何ら影響はない．

A.1 シミュレーション評価

表計算ソフトであるMicrosoft Excel（エクセル）を用いてシミュレーションを行う．正規分

布はエクセルの関数（NORMINV 関数，RAND関数）で平均 µ = 0，分散 σ2 = 1の疑似標準

正規分布を作成し，この分布からサンプル数に応じてサンプルする．サンプル数は 24～216(16

～65536個)とし各サンプルごとの試行回数を 10000回とした．

正規分布かどうか判別する方法として χ2検定*1を用いて判別する．帰無仮説は「母集団は正

規分布である」，対立仮説は「母集団は正規分布ではない」とし，有意差がある p値 (probability)

を求めて，危険率である有意水準を 0.05（5％）として両側検定を行う．有意水準は基本的に

*1 χ2 検定とは，帰無仮説・対立仮説をたて，帰無仮説が正しければ検定統計量が χ2 分布に従うような統計学的検定法の総称である．

– 73 –

5%に設定される．これは，5/100で推定に誤りがあるという意味であり，この 5回の検定結

果に引っかかってしまった際には，実際には有意差がなかったのに有意差があり，帰無仮説が

棄却される可能性があることに注意しなければならない．

シミュレーション結果を表 A.1,図 A.1.1に示す．

表 A.1 サンプル個数に対する χ2検定結果

帰無仮説「母集団は正規分布である」

対立仮説「母集団は正規分布ではない」

試行回数 10,000回　危険率 5%

個数正規分布正規分布でない正規分布 (%) 正規分布でない (%)

16 5196 4804 51.96 48.04

32 6771 3229 67.71 32.29

64 7361 2639 73.61 26.39

128 7685 2315 76.85 23.15

256 8053 1947 80.53 19.47

512 8130 1870 81.30 18.70

1024 8633 1367 86.33 13.67

2048 8668 1332 86.68 13.32

4096 9003 997 90.03 9.97

8192 9131 869 91.31 8.69

16384 8782 1218 87.82 12.18

32768 7939 2061 79.39 20.61

65536 4558 5442 45.58 54.42

– 74 –

Number of samples

Pro

babili

ty (

%)

Normal distribution

Non-normal distribution

100

0

50

10 100 1,000 10,000 100,000

図 A.1.1 サンプル個数に対する χ2検定結果

測定結果から，χ2 検定で帰無仮説が棄却される場合はサンプル個数に対して対数的に減少

することがわかった．サンプル個数 8,192個で危険率 5%で 8.69%が正規分布ではないと判

定されることがわかった．一般的に，サンプル個数が多くなると母集団である正規分布に近づ

くためばらつきが小さくなり，限りなく正規分布ではないという仮説は棄却される確率が高く

なると広く信じられている．しかし，10,000個あたりより多いサンプル個数の場合はその通

りではなく，正規分布ではない割合が高くなった．言い換えると，10,000個あたりから χ2検

定の棄却力が高まり，図 A.1.1のような結果になったと言える．

通常，統計的検定を行う場合，有意水準＞ p値となったとき帰無仮説を棄却するが，p値は

サンプル個数が多くなると反比例して小さくなる傾向がある [22]．つまり，サンプル個数を大

きくすれば検定力は高まるが，逆に検定力が強すぎる場合には，実質的な差がなくても有意な

差を検出する可能性も高くなることを示唆している．このことから，サンプル個数が多くなる

と，帰無仮説が棄却される割合が高くなったと考えられる．

A.2 まとめ

この付録では，「正規分布からサンプルされた分布が正規分布といえる個数は何個あればよ

いのか？」を調べるために，統計的検定法である χ2検定でシミュレーションを行った．その

結果，サンプル個数を 8,192個用いると，危険率 5%で 8.69%が正規分布ではないという検定

– 75 –

結果を得た．また，サンプル数に応じて帰無仮説が棄却される割合が対数的に減少することが

わかった．しかし，サンプル個数が 10,000個を超えた場合は，χ2検定で正当に評価すること

は困難であり，本シミュレーションで課題に対する結論を導くことができなかった．膨大なサ

ンプル個数で検定を行う場合の方法については，今後の課題とする．

– 76 –

付録 B

実験で使用したソースコード

第 5.3章で使用した FPGAを制御するためのソースコードをここに記載する．FPGAの開

発ツールは，Quartus Web Editionを使用している．プログラム言語は VerilogHDLである．

39～45行目で線形合同法を用いて疑似乱数を生成し，Two-Stage Shufflingの組み合わせ 6

パターンをランダムに出現するようにした．60～63行目は Cyclic Shufflingに使用する周期的

なパターンの生成で使用し，65行目以降の cntを cnttに置き換えることで DEMのシャッフ

ル法をランダムシャッフルから周期的シャッフルに変更することができる．

1 module sample(CLK,led,con,CLK_out,cnt,cntt,hexd,clk1);

2 input CLK;

3 output[11:0] led;

4 output[11:0] con;

5 output CLK_out;

6 output cnt;

7 output cntt;

8 output [6:0] hexd;

9 output clk1;

10 reg C1,B1,A1,C2,B2,A2,C3,B3,A3,C4,B4,A4,

11 hexd0,hexd1,hexd2,hexd3,hexd4,hexd5,hexd6,clk1;

12 reg [16:0] X; //random

13 reg [11:0] a; //random

14 reg [10:0] c; //random

15 reg [16:0] n; //random

16 wire [15:0] x1; //random

17 wire [27:0] m; //random

18 reg [2:0] cnt; //random

19 reg [3:0] cntt;

– 77 –

20 reg [11:0] con;

21 reg [6:0] hexd;

22 reg [10:0] cut1;

23 wire iclk;

24 assign LED0=ˆcntt & ˆcon & ˆm & ˆx1 & ˆcnt;

25 assign led= con;

26 assign CLK_out=CLK;

27 assign iclk = (cut1==16’ d499) ? 1’ b1 : 1’ b0;

28

29 always@(posedge CLK)

30 begin

31 if (iclk==1’ b1)

32 cut1 <= 0;

33 else

34 cut1 <= cut1 + 1;

35 end

36

37 initial

38 begin

39 n = 65536;

40 a = 1029;

41 c = 555;

42 end

43

44 assign m = X*a+c; //random,Linear congruential generators

45 assign x1 = m[15:0]; //random,Linear congruential generators

46

47 always@(posedge iclk)

48 begin

49

50 X<=x1;

51 begin

52 if (x1<10923) begin cnt=0; end

53 else if (x1<21846) begin cnt=1; end





58 end

59

– 78 –

60 if(cntt==5) //cyclic shuffling

61 cntt <= 0; //cyclic shuffling

62 else //cyclic shuffling

63 cntt <= cntt + 1; //cyclic shuffling

64

65 if(cnt==0)

66 begin

67 C1<=0;B1<=0;A1<=0;

68 C2<=0;B2<=0;A2<=1;

69 C3<=0;B3<=1;A3<=0;

70 C4<=0;B4<=1;A4<=1;

71 //hexd0 <=1;hexd1 <=1;hexd2 <=1; //operation check

72 //hexd3 <=1;hexd4 <=1;hexd5 <=1;hexd6 <=0; //operation check

73 end

74 if(cnt==1)

75 begin

76 C1<=0;B1<=0;A1<=0;

77 C2<=0;B2<=1;A2<=0;

78 C3<=0;B3<=0;A3<=1;

79 C4<=0;B4<=1;A4<=1;



82 end

83 if(cnt==2)

84 begin

85 C1<=0;B1<=0;A1<=0;

86 C2<=0;B2<=1;A2<=1;

87 C3<=0;B3<=1;A3<=0;

88 C4<=0;B4<=0;A4<=1;



91 end

92 if(cnt==3)

93 begin

94 C1<=0;B1<=1;A1<=0;

95 C2<=0;B2<=0;A2<=0;

96 C3<=0;B3<=0;A3<=1;

97 C4<=0;B4<=1;A4<=1;



– 79 –

100 end

101 if(cnt==4)

102 begin

103 C1<=0;B1<=1;A1<=0;

104 C2<=0;B2<=0;A2<=1;

105 C3<=0;B3<=1;A3<=1;

106 C4<=0;B4<=0;A4<=0;



109 end

110 if(cnt==5)

111 begin

112 C1<=0;B1<=1;A1<=0;

113 C2<=0;B2<=1;A2<=1;

114 C3<=0;B3<=0;A3<=1;

115 C4<=0;B4<=0;A4<=0;



118 end

119

120 con[0]=C1;con[1]=B1;con[2]=A1;

121 con[3]=C2;con[4]=B2;con[5]=A2;

122 con[6]=C3;con[7]=B3;con[8]=A3;

123 con[9]=C4;con[10]=B4;con[11]=A4;

124 hexd[0]=hexd0;hexd[1]=hexd1;hexd[2]=hexd2;

125 hexd[3]=hexd3;hexd[4]=hexd4;hexd[5]=hexd5;hexd[6]=hexd6;

126

127 end

128

129 endmodule

ソースコード B.1 DEM制御用ソースコード

– 80 –

AD 変換結果をサンプルするソースコードを以下に示す．今回使用した FPGA TERASIC-

DE0　 Boardの基板上には 50MHzのクロックが搭載されており，MegaWizardの PLLでそ

のクロックから所望のサンプル周波数を作り，動作させている．チャタリングの影響を抑え

るため，AD 変換後のラッチするタイミングと，それをサンプルするタイミングをずらしてい

る．データの取り込みは，一旦 FPGAのメモリにデータを蓄えて，USBケーブルを介して，

SignalTap Logic Analyzerでデータを習得する．

1 module Inverter(CLK50M,DIO,CLK_OUT,LED0,CLK_OUT_S ,CLK_OUT_SS ,

CLK_OUT_SSS);

2 input CLK50M;

3 input [63:0]DIO;

4 output CLK_OUT;

5 output CLK_OUT_S;

6 output CLK_OUT_SS;

7 output CLK_OUT_SSS;

8 output LED0;

9 reg [63:0] Draw;

10 reg [6:0] Adder_Out_SFADC;

11 reg [5:0] cnt;

12 reg [2:0] cntt;

13 reg count;

14 wire CLK;

15 wire C_CLK;

16 wire CLK_S;

17 wire CLK_SS;

18 wire CLK_SSS;

19 assign CLK_OUT = CLK;

20 assign CLK_OUT_S = CLK_S;

21 assign CLK_OUT_SS = CLK_SS;

22 assign CLK_OUT_SSS = CLK_SSS;

23 assign LED0 = ˆD & ˆAdder_Out_SFADC & ˆCLK_S & ˆCLK_SS & ˆDraw & ˆ

CLK_SSS;

24

25 PLL PLL (

26 CLK50M,

27 CLK);

28

29

30 always@(posedge CLK)

– 81 –

31 begin

32 if (cntt==7) cntt <= 0;

33 else cntt <= cntt + 1;

34

35

36 if (cntt[2] ==1 & cntt[1] ==0 & cntt[0] == 1)

37 count <= 1;

38 else count <= 0;

39 end

40 assign CLK_S = cntt[0] ;

41 assign CLK_SS = !(cntt[1]) ;

42 assign CLK_SSS = !(cntt[2]) ;

43 assign C_CLK = count ;

44

45 always@(posedge C_CLK)

46 begin

47

48 Draw <= DIO;

49

50

51 Adder_Out_SFADC <= Draw[0] + Draw[1] + Draw[2] + Draw[3] +

Draw[4] + Draw[5] + Draw[6] + Draw[7] + Draw[8] + Draw[9]

+ Draw[10]

52 + Draw[11] + Draw[12] + Draw[13] + Draw[14] + Draw[15] + Draw

[16] + Draw[17] + Draw[18] + Draw[19] + Draw[20]









57 + Draw[61] + Draw[62] + Draw[63];

58

59 end

60

61 endmodule

ソースコード B.2 AD変換結果をサンプルするソースコード

– 82 –

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2 AD - Kitami-ITislab.elec.kitami-it.ac.jp/tanimoto/THESIS/MS/H27... · また，コンパレータの閾値電圧の分布のばらつきを低減させて，非線形性を改善する手法と