ALTIMA Confidential

ALTIMA Solution

V-byOne HS 1.3 & DisplayPort 1.1a

Rev 0.7

F5

ALTIMA Confidential

Agenda

Display Summary

FPGA で実現する V-by-One HS 1.3

FPGA で実現する DisplayPort 1.1a

DisplayPort 1.1a to V-by-One HS 1.3

RoadMAP of Other Solution

2

ALTIMA Confidential

Video Subsystem Video Processor / GPU

Display Panel T-con (Timing controller)

LCD Driver

LCD Module

Display Summary

3

Video

Processor

or

GPU

Display

- HDMI

- DisplayPort

- DVI

- SDI （?）

- USB（?）

ect…. T-con

LCD

Driver

LCD

Module

- LVDS

- V-by-One

- eDP

- iDP

- MIPI

ect….

- mini-LVDS

- CalDriCon

ect….

External

Display

Interface

Internal

Display

Interface

or

Panel

Interface

Driver

Interface

Video

Subsystem

Display

Panel

Camera

Interface

Storage

- SD

- SATA

etc…..

ALTIMA Confidential

FPGA で実現する V-by-One HS 1.3

ALTIMA Confidential

V-by-One HS 1.3 Spec

Band Width

600Mbps ~ 3.75Gbps (1 Lane)

Up to 32 Lane

8b/10b encoder・decoder

Effective data rate = 3 Gbps (1 Lane)

Other Spec

Supports Clock Data Recovery (CDR)

Support Spread Spectrum

Modulation 30KHz

± 0.5% Center spread

5

ALTIMA Confidential

V-by-One HS 1.3 Spec

Main Link

CML Lane

Isochrous Stream

HTPDn

Hot Plug Detect

LOCKn

CDR Locked Signal

6

V-by-One TX V-by-One RX

n

Main Link

HTPDn

LOCKn

ALTIMA Confidential

V-by-One HS x FPGA

(A) ASIC

(B) FPGA + Vx1’s ASSP

(C) Transceiver FPGAs

7

ASIC

CN

T

ASSP

ASSP C

NT

C

NT

C

NT

C

NT

C

NT

Vx1 I/F

Vx1 I/F

Vx1 I/F

Vx1 I/F

Vx1 I/F

Vx1 I/F

Local I/F

Local I/F

ALTIMA Confidential

Transceiver FPGAs v.s. ASSP

8

Vx1 RX

IP (Protocol)

ALTGXB

RX (PHY)

8B

10B

De

co

de

r

De

se

rializ

er

De

scra

mb

ler

Un

Pa

ck

er

V-by-One I/F

ASSP

USER

Logic

De

se

rializ

er

De

scra

mb

ler

Un

Pa

ck

er

8B

10B

r

USER

Logic

LVDS

or

TTL V-by-One I/F

V-by-One HS Link Configuration

(V-by-One HS Standard v1.3より)

FPGA 内臓の XCVR と

IP を使用して Vx1 を実現

1) FPGA On-chip で構成する場合

2) ASSP を使用する場合

Thine 製のASSP を使用した場合、ASSP に

V-by-One HS の機能が全て含まれる為、FPGA に Vx1 用のIP

インプリ不要

ALTIMA Confidential

Vx1 を FPGA で実現する際に必要なもの

Vx1 Tx

Vx1 Rx

FPGA

トランシーバ内蔵FPGA (Ex: Cyclone IV GX, Arria II GX, Stratix IV GX)

V-by-One HS IP

Jitter Cleaner

ユーザの仕様に応じて必要になります

Connector & Cable

コネクタ、ケーブル長の指定なし(推奨のみ)

転送レート、転送距離によりユーザが最適なコネクタ、ケーブル を使用することが可能

9

ALTIMA Confidential

De

se

rializ

er

Decoder

De

scra

mble

r

Un

pa

cke

r

V-by-One HS RX

DATA xN

Vx1 の構成ブロック図

Link

Monitor

Pa

cke

r

Scra

mb

ler

En

co

de

r

Se

rializ

er

V-by-One HS TX

FPGA

Unp

acke

r

Descra

mb

ler

Vx1 IP ALT GXB

8b/1

0b D

ecoder

Dese

rializ

er

FPGA

Pa

cke

r

Scra

mb

ler

Vx1 IP ALT GXB

8b/1

0b E

ncoder

Se

rializ

er

User

Logic User

Logic

10

ALTIMA Confidential

Link Spec

Link Spec

Deseria

lizer

Decoder

Descra

mble

r

Unpacker

Packer

Scra

mble

r

Encoder

Seria

lizer

D[39:0]

CTL[23:0]

DE

Hsync

Vsync

PD[7:0] H to A (8bit)

D/K

j to a (10bit) TX p/n

D[39:0]

CTL[23:0]

DE

Hsync

Vsync

PD[7:0]

D/K

H to A (8bit)

D/K

j to a (10bit) RX p/n

※ 8b/10b エンコード・ブロックで Kコード・Dコードで使用

TX Side

RX Side

D/K※

11

ALTIMA Confidential

Vx1 1.3 State Diagram

Power On HTPDN = Low Tx:PLL locked LOCKN = Low ALN Training Finish

Power Off HTPDN = High Tx:PLL unlocked LOCKN = High & HTPDN = Low

From

Tx # 1,2,3,4,5

From

Tx # 2,3,4,5

From

Tx # 3,4,5

From

Tx # 4,5

Comment TX OutputTX#0 Shut Down Power off -TX#1 Stand by Power on -TX#2 Acquisition input pixel clock from user logic -TX#3 CDR Training Output CDR Training Pattern CDR TrainingTX#4 ALN Training Output ALN Training Pattern ALN TrainingTX#5 Nomal Mode Nomal Mode Nomal Mode

State

Power On Rx: CDR locked Alignment achieved

Power Off Rx: CDR unlocked

From

Tx # 1,2,3

From

Tx # 2,3

Comment HTPDN LOCKNRX#0 Shut Down Shut Down High HighRX#1 CDR Training Input CDR Training Pattern Low HighRX#2 ALN Training Input ALN Training Pattern Low LowRX#3 Nomal Mode Nomal Mode Low Low

State

12

ALTIMA Confidential

V-by-One HS 起動シーケンス

TX RX

HTPDN = Low

CDR Training

LOCKN = Low

ALT Training

Normal

Tx #0

Shut Down

Tx #1

Stand-by

Tx #2

Acquisition

Tx #3

CDR Training

Tx #4

ALN Training

Tx #5

Normal

Rx #0

Shut Down

Rx #1

CDR Training

Tx #2

ALN Training

Tx #3

Normal

Tx: PLL

locked

Receiver

Active

13

ALTIMA Confidential

V-by-One HS 構成③

FSACTIVE

Pixel Data

DE = Hihg, D/K = D

FSBS (Blanking Start)

Vsync & Hsync Data

DE = Low, D/K = K

FSBP (Blanking Payload)

Vsync & Hsync & CLT Data

DE = Low, D/K = D

FSBE (Blanking End)

Vsync & Hsync Data, BE code

DE = Low, D/K = K

FSBE_SR (Blanking End & Scrambler Reset)

Vsync & Hsync Data, Scrambler Reset code

DE = Low, D/K = K

14

ALTIMA Confidential

V-by-One HS 構成

Packer outputDE Enable -

Framing Symbol FSACTIVE FSBS FSBP FSBE/FSBE_SR -D[0] PD[0]D[1] PD[1]D[2] PD[2]D[3] PD[3]D[4] PD[4]D[5] PD[5]D[6] PD[6]D[7] PD[7]D[8] PD[8]D[9] PD[9]D[10] PD[10]D[11] PD[11]D[12] PD[12]D[13] PD[13]D[14] PD[14]D[15] PD[15]D[16] CTL[0] PD[16]D[17] CTL[1] PD[17]D[18] CTL[2] PD[18]D[19] CTL[3] PD[19]D[20] CTL[4] PD[20]D[21] CTL[5] PD[21]D[22] CTL[6] PD[22]D[23] CTL[7] PD[23]D[24] CTL[8] PD[24]D[25] CTL[9] PD[25]D[26] CTL[10] PD[26]D[27] CTL[11] PD[27]D[28] CTL[12] PD[28]D[29] CTL[13] PD[29]D[30] CTL[14] PD[30]D[31] CTL[15] PD[31]D[32] CTL[16] PD[32]D[33] CTL[17] PD[33]D[34] CTL[18] PD[34]D[35] CTL[19] PD[35]D[36] CTL[20] PD[36]D[37] CTL[21] PD[37]D[38] CTL[22] PD[38]D[39] CTL[23] PD[39]

4B

yte

mode

5B

yte

mode

DisableCondition

Bytemode

BE/BE_SR

Byte0

Byte1

Byte2

Byte3

Byte4

Vsync H/L

Hsync H/L

BE/BE_SR

BE/BE_SR

BS

BS

BS

VsyncH = 0xFFL = 0x00

HsyncH = 0xFFL = 0x00

Vsync H/L

Hsync H/L

3B

yte m

ode

15

ALTIMA Confidential

V-by-One HS 構成

Framing Sybol FSBP FSBE FSBS FSBE FSBS FSBE_SR

Byte0 Vsync Vsync H/L Vsync H/L Vsync Vsync Vsync H/L Vsync H/L Vsync Vsync Vsync H/L

Byte1 Hsync Hsync H/L Hsync H/L Hsync Hsync Hsync H/L Hsync H/L Hsync Hsync Hsync H/L

Byte2 CTL BE BS CTL CTL BE BS CTL CTL BE_SRByte3 CTL BE BS CTL CTL BE BS CTL CTL BE_SRByte4 CTL BE BS CTL CTL BE BS CTL CTL BE_SR

FSBP

Pix

el D

ata

Pix

el D

ata

FSACTIVE FSBP FSACTIVE

Pix

el D

ata

・・・・・・

Pix

el D

ata

・・・・・・

CTL

Byt

e0

Byt

e1

Byt

e2V

sync H

/L

Hsy

nc H

/L

BS

Vsy

nc

Hsy

nc

CTL

Byt

e1

Byt

e2

Hsy

nc H

/L

BE

Byt

e0

Vsy

nc H

/L

Vsy

nc

Hsy

nc

DE

DE

DATA

Byte

Local Framing Symbol

Packet Framing Symbol

16

ALTIMA Confidential

V-by-One HS で使用される K/D Code

Code Character Other

Use

8 bit data

K28.0 BE_SR ALN Tr 8'b000_11100

(8’h1C)

K28.1 BS/SYNL ALN Tr 8'b001_11100

(8’h3C)

K28.2 BE ALN Tr 8'b010_11100

(8’h5C)

K28.5 SYNH 8'b101_11100

(8’hBC)

D10.2 CDR Tr 8’b010_01010

(8’h4A)

17

ALTIMA Confidential

マクニカ製 Altera FPGA 向け V-by-One HS IP

マクニカ製 Macspire

Altera FPGA に特化しており、ALTGX & VIP などと簡単に接続

ブリッジ回路不要

V-by-One HS Side Interface 最大転送レート 3.75Gbps

1 to 32 lanes.

HTPDN / LOCKN

User side Interface 入力データ 24bits to 40bits

コントロール信号 8bits to 24bits

vertical synchronization signal(Vsync) / horizontal synchronization signal (Hsync) / Data Enable(DE)

提供物 IP

リファレンス・デザイン

Sim モデル（応相談）

18

ALTIMA Confidential

Block diagram & Resource usage

Block diagram

Resource usage

19

ALTIMA Confidential

Video Frame Format vs. No of lane example

20

ALTIMA Confidential

DP Cable を使用し、LongRange(5m)

V-by-One を実現

V-by-One HS 1.3 では、Cable & Connector が指定されていない為、DP Cable & Connector を使用して V-by-

One を実現

Cable & Connector の特性が信号品質に大きく影響する為、部品制定は重要

弊社ではホシデン様製の Cable & Connector を使用し検証

コストパフォーマンスな Cable & Connector を使用することにより、部品コストの軽減可能

Cable PCIe 用のケーブルと比較すると DP Cable などの方がコスト面で有利

21

ALTIMA Confidential

Result

検証デザイン

Result

Model Cable VOD(mV) Pre-emp 0dB(0) Pre-emp 3.1dB (17) Pre-emp 8.8dB (28) Pre-emp 12.9/10.0dB (31)TX - 800 Pass - - -

DP 2m 800 Fail Pass - -DP 5m 800 - Fail Pass -

Stratix IV GX Pre-Emphasis Only

RX

FPGA (Stratix IV GX Dev Kit)

PLL

SOPC

VIP (TP Gen)

Nios II

Pattern

Gen

Test Pattern Sel

tx_preemp

GXB

Reconfig

Pre-emp Ctrl

pll_inclk

(ref_clock)

tx_datain

tx_dataout

ボード上の線長

約 10cm

ストレージ・オシロ

テクトロニクス製

DSA72004

Rate

3.0Gpbs

RX

Test Point

SMA to DP

Test Fixture

SMA

Cable

DP Cable

(2 or 5m)

ALT

GXB

ALTGXB

8b

/10

b

Seria

lizer

ALTIMA

Vx1 x4 Board

TX

Test Point

※ Pass not fail の基準として、V-by-One 1.3 用の Eye Mask を使用

※ 以下の結果はあくまで参考地であり保証値ではございません

22

ALTIMA Confidential

検証環境詳細

ALTERA Stratix IV GX Dev Kit

ALTIMA V-by-One HS x4 Board

HOSHIDEN Cable & Test Fixture

23

ALTIMA Confidential

result 1 : TX

TX：VOD 800mV, Pre-emp 0dB (Pass)

24

ALTIMA Confidential

result 2 : RX 2m

TX：VOD 800mV, pre-emp 0 dB, DP 2m(Fail)

TX：VOD 800mV, pre-emp 3.1 dB(17), DP 2m (Pass)

25

ALTIMA Confidential

result 3 : RX 5m

TX：VOD 800mV, pre-emp 3.1 dB(17), DP 5m(Fail)

TX：VOD 800mV, pre-emp 8.8 dB(28), DP 5m (Pass)

26

ALTIMA Confidential

ALTIMA V-by-One HS Daughter Card

V-by-One HS Daughter Card

V-by-One HS II Daughter Card

ALTIMA Confidential

FPGA で実現する DisplayPort 1.1a

ALTIMA Confidential

DisplayPort 1.1a Spec

29

Band Width

1.62, 2.7, 5.4※ Gbps(1 Lane)

1 or 2 or 4 Lane

8b/10b encoder・decoder

Other Spec

Audio and Video streams

Optional HDCP protection

Supports Clock Data Recovery (CDR)

Support Spread Spectrum

Modulation 30~33KHz

- 0.5% down spread

※ DisplayPort 1.2 のSpec になります。

ALTIMA Confidential

DisplayPort 1.1a Spec

Main Link

CML Lane

Isochrous Stream

AUX CH

Link/Device Management

HPD

Hot Plug Detect

30

DP 1.1a

Source

DP 1.1a

Sink

n

Main Link

AUX CH

HPD

ALTIMA Confidential

Display Port vs Other Video I/F

31

DisplayPort 1.1a DisplayPort 1.2 SL-DVI HDMI 1.4a

Max Bandwidth 10.8 Gbps

(2.7Gbps/lane)

21.6 Gbps

(5.4 Gbps/lane)

4.95 Gbps

(1.65 Gbps/lane)

10.2 Gbps

(3.4Gbps/lane)

Encoding 8B10B 8B10B T.M.D.S T.M.D.S

Max Actual Data

Rate 8.64 Gbps 17.28 Gbps 3.96 Gbps 8.16 Gbps

Maximum

Resolution

Support @24bpp

60Hz

2560x2048

QSXGA

4096x2160

4K2K

1920x1200

WUXGA

2560x1600

WQXGA

Audio Spport ○ ○ × ○

Embeded

Application

Support iDP/eDP iDP/eDP × ×

Support 3D Image ○ ○ × ○

Multi-Stream

Support × ○ × ×

ALTIMA Confidential

DisplayPort 1.1a x FPGA

(A) ASIC

(B) FPGA + Vx1’s ASSP

(C) Transceiver FPGAs

32

ASIC

CN

T

ASSP

ASSP C

NT

C

NT

C

NT

C

NT

C

NT

DP I/F

DP I/F

DP I/F

DP I/F

DP I/F

DP I/F

Local I/F

Local I/F

ALTIMA Confidential

DP 1.1a Block

33

n

Main Link

AUX CH

HPD

Physical Layer

Lin

k L

aye

r

US

ER

Ap

p

Lin

k L

ayer

US

ER

Ap

p

Physical Layer

PH

Y

Lo

gic

al

Su

b-L

aye

r

PH

Y

Ele

ctric

al

Su

b-L

aye

r

PH

Y

Lo

gic

al

Su

b-L

aye

r

PH

Y

Ele

ctr

ica

l

Su

b-L

aye

r

AUX CH

PHY Layer

Logical sub-block

Generates and detects Start/Stop condition, and locks to the synchronization pattern

Encoding and decoding of data using Manchester-II coding: DC-balanced and self-clocked

Electrical sub-block

Consists of a single differential pair, both ends of the link equipped with driver and receiver for half-duplex

bi-directional operation.

Link Layer

Link capability read

Link configuration (training)

Link status read

EDID read

o MCCS (Monitor Command and Control Set) control

Source Sink

ALTIMA Confidential

DP 1.1a Block

Main Link

PHY Layer

Logical sub-block

Scrambling and de-scrambling

ANSI8B10B encoding / decoding

Serialization and de-serialization

Link Training and Link Status Monitor

Adjusts drive current and pre-emphasis level as needed

Link Quality Measurement for testability

Electrical sub-block

Consists of up to four differential pairs

Transmitter

Drives doubly terminated, AC-coupled differential pairs in a manner compliant with the Main

Link Transmitter electrical specification

Receiver

Receives the incoming differential signals and extract the data with its link CDR (clock and datarecovery)

circuits

Link Layer

Packing and unpacking

Stuffing and unstuffing

Framing and unframing

Inter-lane skewing and deskewing

Stream clock recovery

Insertion of main stream attributes data

Optional insertion secondary data packet with ECC

Audio stream packet

CEA861-C InfoFrame packet

34

ALTIMA Confidential

DP 1.1a 構成図

35

SD

S

MS

S

Pa

ck

er

Scra

mb

ler

Pa

ck

er

Timing sig

En

co

der

Pto

S

Co

nv

erte

r

Sto

P

Co

nv

erte

r

Deco

der

Descra

mb

ler

Un

pa

ck

er

Un

pa

ck

er

TG

MS

S

SD

S

SDS ：Secondary-Data-Source/Sink

MSS ：Main-Stream-Source/Sink

TG ：Timing Generator

Timing sig

Source Sink

PHY Layer Link Layer PHY Layer Link Layer

SD

S

MS

S

Pa

ck

er

Scra

mb

ler

Pa

ck

er

Timing sig

En

co

der

Pto

S

Co

nv

erte

r

Sto

P

Co

nv

erte

r

Deco

der

Descra

mb

ler

Un

pa

ck

er

Un

pa

ck

er

TG

MS

S

SD

S

Timing sig

Source Sink

DP 1.1a IP ALTGXB DP 1.1a IP ALTGXB

ALTIMA Confidential

DisplayPort 1.1a to V-by-One HS 1.3

ALTIMA Confidential

FPGA で DP1.1a to Vx1 を実現

ALTEAR 製画像・映像処理 IP の VIP(Video and Image Processing)

を使用することにより、DisplayPort 1.1a to V-by-One HS 1.3 のブリッジ機能を簡単に実現

単純なブリッジではなく、VIP の Scaler を使用することにより、1920x1080@60p to 4K2K@60p を実現可能

37

ALTIMA Confidential

HD (1920x1080@60i) to QFHD (3840x2160@60p)

P in P (Picture in Picture)

OSD (On-Screen Display)

Ex : HD to QFHD

38

CLP DP

RX SPT

Nios II OCM

DIL DIL DIL CLP

DIL DIL DIL SCL

DIL DIL DIL VFB

CLP CVI SCL CVO

DDRx

CTRL

VFB

VFB

● ●

CTRL

3840x2160@60p

②

① ③

④

1920x1080@60p

Clipping

960x540 to 1920x1080

720x480 to 800x400

MIX

DDRx

SDRAM

CVO CVO CVO

① ③

② ④ ④

③ ①

②

Qsys

FPGA

Vx1

TX

x8

720x480@60p

ALTIMA Confidential

ALTERA VIP List

39

IPコア 機能 Control Port

1 Color Space Converter YCbCr⇔RGBなど多彩で高精度な変換 係数

2 Chroma Resampler YCbCr4:2:2⇔YCbCr4:4:4などの変換と補間 -

3 Gamma Corrector 表示装置のリニアリティーをカラープレーン独立に補正 LUT

4 2D FIR Filter 3x3,5x5,7x7に対応。係数は独自に設定可能 係数

5 2D Median Filter 3x3,5x5,7x7に対応。ごま塩ノイズを除去 -

6 Alpha Blending Mixer 複数画像の重ね合わせ。ピクセル単位のα が可能 レイヤのOn/Offと位置

7 Scaler 画像の拡大縮小が可能。4つの補間法に対応 出力解像度とフィルタ係数

8 Clipper 画像の一部をクリッピングし任意のサイズに変更 出力解像度

9 Deinterlacer IP変換。Bob/Weaveに加えMotion Adaptiveにも対応 フレームレートやアルファ値

10 Frame Buffer フレーム・バッファを簡単作成 フレームカウンタ

11 Clocked Video Input 各種ビデオ信号をAvalon-STに変換 動作状況

12 Clocked Video Output Avalon-STを各種ビデオ信号に変換 出力タイミング

13 Color Plane Sequencer カラープレーンの並びを変更 -

14 Test Pattern Generator テストパターンの出力 出力解像度

15 Frame Reader 外部メモリの内容をAvalon-STに変換(Double Buffer) 解像度やアドレス

16 Switch 映像信号を最大12chまでn対nで切り替え 入出力ch

17 Control Synchronizer プロセッサからの切り替え信号を同期 レジスタ情報

18 Scaler II 画像の拡大縮小が可能。YCbCr 4:2:2に対応 出力解像度とフィルタ係数

19 Interlacer PI変換 インタレース通過

20 Deinterlacer II IP変換、斜め補間、ケーデンス変換に対応 ケーデンス変換

ALTIMA Confidential

RoadMAP of Other Solution

ALTIMA Confidential

MIPI Solution

Board Specification

D-PHY TX

SL20002 x6

D-PHY RX

SL20001 x6

RF SW

ADG936 x2

41

“H

SM

C” o

r “F

MC

” C

on

necto

r

“H

SM

C” o

r “F

MC

” C

on

necto

r

DP

HY

_T

XC

LK

DPHY_TXD 4Lane

DPHY_RXD 4Lane

DP

HY

_R

XC

LK

PLL REG REG

RF SW

D-PHY RX

D-PHY TX

M-PHY

I/F

D-PHY

I/F

Back

Front

ALTIMA Confidential

MIPI Solution

42

H

S

M

C

DPHY_RXCLK

DPHY_RXD0

DPHY_RXD1

DPHY_RXD2

DPHY_RXD3

HS_RXCLK

LS_RXCLK

HS_RXD0

LS_RXD0

HS_RXD1

LS_RXD1

HS_RXD2

LS_RXD2

HS_RXD3

LS_RXD3

DPHY_TXCLK

DPHY_TXD0

DPHY_TXD1

DPHY_TXD2

DPHY_TXD3

HS_TXCLK

LS_TXCLK

HS_TXD0

LS_TXD0

HS_TXD1

LS_TXD1

HS_TXD2

LS_TXD2

HS_TXD3

LS_TXD3

HS_RXD4

LS_RXD4

HS_TXD4

LS_TXD4

RF

RF

HS

MC

MPHY_TX[1:0] MPHY_RX[1:0]

SL20002

SL20002

SL20002

SL20002

SL20002

SL20001

SL20001

SL20001

SL20001

SL20001

SL20001

SL20002

/ /