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Sistemas Digitais UnB aula mapas de karnaugh de 3 à 5 variáveis.Excelente aula para iniciantes em sistemas digitais que desejam aprender a implementar circuitos e equações booleanas através de mapas de karnaugh
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Sistemas Digitais I Aula 2-4
Prof. Dr. Stefan Michael Blawid [email protected]
Fakulttsname XYZ Fachrichtung XYZ Institutsname XYZ, Professur XYZ
Tpicos
I. Margens de rudo II. Famlias lgicas
a) MOSFET Transistor de efeito de campo metal xido semicondutor Metal Oxide Semiconductor Field Effect Transistor
b) CMOS c) Outras: RTL, DTL, TTL, ECL d) Comparao e Acoplamento
III.Riscos de temporizao (Timing Hazards)
26/03/2015 SD1 - 2 Bsicos de circuitos digitais 2
Tpicos
I. Margens de rudo II. Famlias lgicas
a) MOSFET Transistor de efeito de campo metal xido semicondutor Metal Oxide Semiconductor Field Effect Transistor
b) CMOS c) Outras: RTL, DTL, TTL, ECL d) Comparao e Acoplamento
III.Riscos de temporizao (Timing Hazards)
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Inversor ideal
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Caracterstica de transferncia de tenso (VTC) de um inversor ideal
Caracterstica VTC geral
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Caracterstica de transferncia de tenso (VTC) de um inversor tpico
Margens de rudo
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Propagation of digital signals under the influence of noise
Margens de rudo
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Definition of noise margins
Tpicos
I. Margens de rudo II. Famlias lgicas
a) MOSFET Transistor de efeito de campo metal xido semicondutor Metal Oxide Semiconductor Field Effect Transistor
b) CMOS c) Outras: RTL, DTL, TTL, ECL d) Comparao e Acoplamento
III.Riscos de temporizao (Timing Hazards)
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NMOSFET como chave
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Gate
Source Drain
| VGS | < | VT | | VGS | > | VT |
Open, Off (Gate = 0) Closed, On (Gate = 1) Ron
PMOSFET como chave
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Gate
Source Drain
| VGS | > | VDD | VT | | | VGS | < | VDD |VT| |
Open, Off (Gate = 1) Closed, On (Gate = 0) Ron
Lgica MOS complementar (CMOS)
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Porta INVERSORA Porta NO-OU
Como funciona?
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The NMOS switch transmits the logic 0 level to the output, while the PMOS switch transmits the logic 1 level to the output, depending on the input signal polarity.
Simulao do circuito
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CMOS Caractersticas
I. Acoplamento de NMOS e PMOS FETs
II. Menor dissipao da potncia
III.Maior nvel de integrao IV.Nveis lgicos
a) 0 0V b) 1 +3V a +18V
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Outras famlias
I. Baseadas nos diodos e BJTs a) Transistor bipolar de juno - Bipolar junction transistors
II. Diodo a) Polarizao
III.BJT a) Chave controlada
da corrente na base
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Lgica resistor-transistor (RTL)
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Porta INVERSORA Porta NO-OU
A = 1 IB fecha Q1 Out = 0
Lgica diodo-transistor (DTL)
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Porta INVERSORA Porta NO-OU
A = 1 D1 bloqueado IB fecha Q1
Lgica transistor-transistor (TTL)
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Porta INVERSORA Porta NO-OU
Q1 substitui os diodos D1 e D2
Lgica emissor-acoplado (ECL)
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Porta INVERSORA Porta NO-OU
IQ1+IQ2 = const A = 1 > Ref IQ1 cresce IB e IQ3 decresce Out = 0
ECL Caractersticas
I. Amplificador diferencial
II. Alta velocidade / Alta Freqncia
III.Maior dissipao de potncia IV.Nveis lgicos
a) 0 V < Ref (por exemplo: -1.7V < -1.3V) b) 1 V > Ref (por exemplo: -0.9V > -1.3V)
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Questionrio
I. Quais famlias lgicas so obsoletas hoje ? a) CMOS b) RTL c) DTL d) TTL e) ECL
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Famlias obsoletas
I. Lgica resistor-transistor (RTL)
II. Lgica diodo-transistor (DTL)
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Comparao
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A dissipao da potncia com freqncia
Famlias antigas
ECL
Comparao
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Famlias lgicas: Freqncias e Complexidade Portas
Programmable logic device (CMOS)
Field programmable Gate Array (CMOS)
Acoplamento
I. Diferenas entre as famlias a) A tenso da alimentao b) As margens de rudos c) O atraso da propagao
II. Acoplamento difcil a) Level Translator b) Comparador
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Tpicos
I. Margens de rudo II. Famlias lgicas
a) MOSFET Transistor de efeito de campo metal xido semicondutor Metal Oxide Semiconductor Field Effect Transistor
b) CMOS c) Outras: RTL, DTL, TTL, ECL d) Comparao e Acoplamento
III. Riscos de temporizao (Timing Hazards)
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Atraso da propagao
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The propagation delay times are defined as the time delay between the 50% crossing of the input and the corresponding 50% crossing of the output.
The rise time (tempo de subida)and the fall time (tempo de descida) of the output signal are defined as the time required for the voltage to change from its 10% level to its 90% level (or vice versa).
Exemplo
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The falling output propagation delay is determined by the NMOS transistor, which starts pulling down the output node first in saturation, and later, in linear mode.
Riscos de Temporizao
I. Tabela-verdade a) Estados estacionrios do circuito combinacional
II. Comportamento transiente a) Sada poder produzir glitches se as entradas mudarem b) Glitches ocorrem se a propagao dos sinais entre as
entradas e as sadas tiverem atrasos diferentes c) Risco de Temporizao: Possibilidade de um glitch ocorrer
III.Riscos a) Definir b) Encontrar c) Eliminar
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Definies
I. Risco Esttica 1 a) Duas combinaes de entradas que
diferem em uma varivel s ambas produzem a sada 1 tem uma possibilidade de produzir a sada 0 durante a
mudana
II. Risco Esttica 0 a) Duas combinaes de entradas que
diferem em uma varivel s ambas produzem a sada 0 tem uma possibilidade de produzir a sada 1 durante a
mudana
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10
10
Exemplo
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X"
Y"
Z" F"
X"Y"Z"
YZ"Z"
XZ" F"
T" glitch
+ Funo: F = YZ + XZ + Atraso da propagao na cada porta T + Entradas mudam do XYZ = 111 a 110
Encontre os Riscos
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1!0 "
0!1 "1"
1"
1!0 "
X"
Y"
F"Z"
1!0!1 "
Faster
Static 1 hazard
7 1
6 1
11
3 1
2
01
5
1 1
4 1
0 0
10
00
XY Z
X
Z
Y
I. Circuitos SOP a) O risco Esttica 0 no existe b) O risco Esttica 1 possvel c) Mapa de Karnaugh: Quadrados 6 e 7 so parte de dois
implicantes diferentes d) Risco para a mudana 110 111
Encontre os Riscos
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F"
7
6
11
3
2 0
01
5 0
1 0 1
4
0 0 0
10
00
XY Z
X
Z
Y
Y"
X"
Z"
0"
0"
0!1 "
1!0 "
0!1 "
0!1!0"
Faster
Static 0 hazard
I. Circuitos POS a) O risco Esttica 1 no existe b) O risco Esttica 0 possvel c) Mapa de Karnaugh: Quadrados 0 e 1 so parte de dois
implicantes diferentes d) Riscos para a mudana 000 001
Elimine os Riscos
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Quadrados 6 e 7 so combinados
1!0 "1 "
1 "
1 "
X"
Y"
Z"
1 "
1!0 "
0!1 "
F"
7 1
6 1 11
3 1
2 01
5
1 1
4 1
0 0
10 00
XY
Z
X
Z
Y
Circuito sem risco de temporizao
I. Circuitos SOP a) Inclui um implicante-primo que combina as duas
combinaes responsveis pelo risco Esttica 1
Elimine os Riscos
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Y"
X"
0"
0"
Z" 0!1 "
0!1 "
1!0 "
0 "
0 "
F"
7
6
11
3
2 0
01
5 0
1 0 1
4
0 0 0
10
00
XY Z
X
Z
Y
I. Circuitos POS a) Inclui um implicante-primo que combina as duas
combinaes responsveis pelo risco Esttica 0
Quadrados 0 e 1 so combinados Circuito sem risco de temporizao
Exerccio
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F = WX + YZ + WXYZ + WXYZ
1. Complete o diagrama de tempo. (Assuma que todas as portas tem o mesmo atraso da propagao=T )
2. Use o mapa de Karnaugh para descobrir o risco Esttica 1
3. Implemente um circuito sem riscos
X"Y"Z"
WX"W"
YZ"
W"
F"
T"
WXYZ"WXYZ"
Exerccio
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F = WX + YZ + WXYZ + WXYZ F = WX + YZ + XYZ + WXYZ (+ WXZ)
X"Y"Z"
WX"W"
YZ"
W"
F"
T"
WXYZ"WXYZ"
26/03/2015 38 SD1 - 2 Bsicos de circuitos digitais