0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 Peel strength (kgf/cm) 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 Resistance ( ) Electroplating Copper Electroplating Copper after JEDEC Level2a LBM LBM after JEDEC Level2a 【内蔵チップ電極形成】【LBM特性】 Core cavity type DES 【背景・目的】設計・製造データ作成基板工程半導体工程内蔵チップ電極形成部品搭載工程基板工程従来技術Cuポスト形成新LBM技術 1．Ti/Cuスパッタリング 2．感光性レジスト塗布 3．露光 4．現像 5．電解銅めっき 6．レジスト剥離 7．シードエッチング 1．Al電極上へ選択的にLBM形成 Si Al Si Si Si Si Al Si Ni or Ni/Au Electroless Cu • Pad size：50μm □以上 • Pad pitch : 100μm以上 • Al pad thichness : 0.7μm以上 • Ni or Ni/Au UBM thickness: 3.0μm以上 • Electroless Cu thickness: 1.0μm以上 • Wafer size : No matter Electroless Cu Ni Adhesion of build up film Cu after seed etching Roughening Cu Electroless Ni Electroless Ni/Pd Electroless Ni/Au LBM: Electroless Ni/Au/Cu Reliability of LBM daisy chain 100 via 300 via 500 via 1100 via Number of Vias Via bottom of conventional Cu Via bottom of LBM (Ni/Au/Cu) ・Via 抵抗値 Cu < LBM (30%高い抵抗値) ・JEDEC Level2a 後の抵抗変動3%以下・Via diameter : φ70μm ・Via pitch : 250μm ・Line width : 150μm ・Line thickness: Cu/20μm ・LBM : Ni/Au/Cu=5.0μm/ 0.05μm/3μm 三次元半導体研究センター・福岡大学半導体実装研究所では部品内蔵基板技術をベースに ICチップ、受動部品を配線形成と同時に銅めっき接続して内蔵する製造技術・基板構造 (Device embedded module : DES)の研究開発・評価を行っている。ICチップを銅めっきによって接続するためには半導体工程を用いて電極表面が銅もしくは基板工程に耐食性のある電極に変える必要がある。従来のフォトリソ工程が必要となるCuポスト形成に変わるマスクレスで内蔵チップ電極を形成する技術(Laser buffer metal : LBM)の研究開発結果を紹介する。

3.0 Electroplating Copper after JEDEC Level2aitoshima-3dsemi.com/img/file80.pdfElectroplating Copper Electroplating Copper after JEDEC Level2a LBM LBM after JEDEC Level2a 【内蔵チップ電極形成】

Download PDF Report

Upload
others
View
18
Download
0

Embed Size (px)

Citation preview

Page 1: 3.0 Electroplating Copper after JEDEC Level2aitoshima-3dsemi.com/img/file80.pdfElectroplating Copper Electroplating Copper after JEDEC Level2a LBM LBM after JEDEC Level2a 【内蔵チップ電極形成】

0.0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

el str

gth

(kg

f/cm

)

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

Resis

tance (

)

Number of Via

Electroplating Copper

Electroplating Copper after JEDEC Level2a

LBM

LBM after JEDEC Level2a

【内蔵チップ電極形成】

【LBM特性】

Core cavity type DES

【背景・目的】

設計・製造

データ作成

基板工程

半導体工程

内蔵チップ電極形成

部品搭載工程基板工程

従来技術Cuポスト形成新LBM技術

1．Ti/Cuスパッタリング

2．感光性レジスト塗布

3．露光

4．現像

5．電解銅めっき

6．レジスト剥離

7．シードエッチング

1．Al電極上へ選択的にLBM形成 Si Al

Si Al

Si Ni or Ni/Au

Electroless Cu • Pad size：50μm □以上 • Pad pitch : 100μm以上 • Al pad thichness : 0.7μm以上 • Ni or Ni/Au UBM thickness: 3.0μm以上 • Electroless Cu thickness: 1.0μm以上 • Wafer size : No matter

Electroless Cu

Adhesion of build up film

Cu after seed etching

Roughening Cu

Electroless Ni

Electroless Ni/Pd

Electroless Ni/Au

LBM:

Electroless Ni/Au/Cu

Reliability of LBM daisy chain

100 via 300 via 500 via 1100 via

Number of Vias

Via bottom of conventional Cu

Via bottom of LBM (Ni/Au/Cu)

・Via 抵抗値 Cu < LBM (30%高い抵抗値) ・JEDEC Level2a 後の抵抗変動3%以下

・Via diameter : φ70μm ・Via pitch : 250μm ・Line width : 150μm ・Line thickness: Cu/20μm ・LBM : Ni/Au/Cu=5.0μm/ 0.05μm/3μm

三次元半導体研究センター・福岡大学半導体実装研究所では部品内蔵基板技術をベースにICチップ、受動部品を配線形成と同時に銅めっき接続して内蔵する製造技術・基板構造(Device embedded module : DES)の研究開発・評価を行っている。ICチップを銅めっきによって接続するためには半導体工程を用いて電極表面が銅もしくは基板工程に耐食性のある電極に変える必要がある。従来のフォトリソ工程が必要となるCuポスト形成に変わるマスクレスで内蔵チップ電極を形成する技術(Laser buffer metal : LBM)の研究開発結果を紹介する。