5 テスト技術5.1 テストとは LIS のテスト

製造不良の判別 故障診断 fault diagnosis

故障箇所の特定 故障解析 fault analysis

故障の物理的要因の究明

5.1.1 論理回路のテストの基本5.1.2 テスト品質とテストコスト テストパターン

テストで用いる入力のこと

テスト品質例．故障のカバー率

テストコストテスト時間，テスト装置，テスト用の回路，

テストパターン生成時間．．．

回路

0010

正常時： 1故障時： 0

故障発見 !

5.2 故障モデル

全数テスト 現実的でないことが多い

故障モデル fault model想定される故障を検出するようテストパター

ンを生成

5.2.1 故障モデルの考え方

VDD

0 1

1

1

欠陥 defect

正常時： 1故障時： 0

故障 fault誤り error

5.2.1 故障モデルの考え方

良い故障モデルの条件実際によく生じる欠陥の振る舞いを表現生成したテストパターンが他のモデルの故障

も検出計算機での扱いが簡単

故障モデルの分類論理故障と非論理故障単一故障と多重故障

最も広く用いられている故障モデル0 縮退故障

1 縮退故障

5.2.2 縮退故障 stuck-at fault

VDD

1

GND

0

5.3 テストパターン生成5.3.1 テストパターンと故障検出率 前提

組み合わせ回路 f(X)論理故障 a

故障差関数F(X) = f(X) fa(X)

テストパターンF(X)=1 となる X

VDD

1故障関数

x1x2

x1x2

故障関数が同じ故障

等価故障 equivalent fault

GND

0 GND0

0

考慮すべき故障の数とテストパターン数

故障の数 テストパターン数

全縮退故障 2N ≤ 2N

等価故障から代表故障を選択

0.8N～ 1.2N ≤ 0.8N～ 1.2N

全数テスト 2n

N: 信号線数n: 入力ビット数

テスト不能故障，冗長故障

テストできない故障組み合わせ回路の場合，冗長故障

その部分の回路は冗長なため

x1

x2

x1

x2

a/1

x1

x2

x1x2

0 00 11 01 1

1011

故障研修率，故障検出効率

故障検出率 (%)

故障検出効率 (%)

検出する故障数総仮定故障数 ×100

検出する故障数総仮定故障数－テスト不能故障

数

×100

自動テストパターン生成 ATPG 生成におけるポイント

生成時間が短い故障検出率が高いテストパターン数が少ない

基本技術5.3.2 故障シミュレーション

パターンから検出できる故障を求める5.3.3 テスト生成

故障から，検出できるパターンを求める

1. ランダムテストパターンの生成と故障シミュレーション

2. 未処理の故障が無ければ終了．あれば３へ．3. ある未検出故障に対するテストパターン

を生成．4. パターンが生成できなければ２へ．でき

れば５へ．5. 生成されたパターンに対し故障シミュ

レーション．２へ．

テスト生成の流れ

5.3.2 故障シミュレーション

与えられたテストパターンが検出できる故障を求める

故障 n個のとき， n+1 個の回路をシミュレート a/11

00

1

00

a/01

00

a/1

1

01

a/0

1

00

a/11

01

a/01

00

5.3.3 アルゴリズムによるテスト生成 与えられた故障を検出するテストパター

ンを求める2 分決定グラフ (BDD) による故障差関数充足可能性問題 (SAT)経路活性法 (path sensitization method)

回路の形状を基に，信号伝搬経路を見てゆく D アルゴリズム， PODEM, FAN, SOCRATES

5 値論理

正常回路 故障回路0 0 0

1 1 1

D 1 0

D 0 1

X 未割当 未割当

0 1 D D X

0 0 0 0 0 0

1 0 1 D D X

D 0 D D 0 X

D 0 D 0 D X

X 0 X X X X

真理値表　ＡＮＤ

出力が D か D になるように，入力値を定める

図 5.10 　故障の顕在化（ 0 縮退故障を仮定）

D

図 5.11 　正当化操作（入力側に値を設定）

0 図 5.12 　含意操作（決定できる値を設定）

1

DD

図 5.13 　故障の伝搬操作1 D

1

D0

1

DD

1 D

1

D

1

D

0

0 １0

出力が D か D になるように，入力値を定める

テストパターン： (a, b, c, d) = (0, 0, x, 0)

5.3.5 順序回路のテスト

極めて困難 時間展開モデル

5.4 スキャン設計

テスト容易化設計（ DFT, Design for Testability ）の一種

フリップフロップの値を外部から制御・観測できるように回路を設計

5.5 組込み自己テストBIST (built-in self test) テストパターン発生，出力系列の解析な

どを内蔵回路によって行う手法 5.3.2 テスト発生回路

LFSR がよく用いられる

5.5 組込み自己テストBIST (built-in self test) 応答解析回路

シグネチャ (signature) を出力 出力系列を圧縮したもの

見逃し (aliasing) の可能性 エラーが含まれている出力系列のシグネチャが，

正常な場合と一致してしまうこと 確率は少ない

MISR