日期 本周進度 預計進度12/10 專題展 完成以 LED 測試 BRAM 的值

找到可能是無法使用 clk 的原因 完成 MEMORY CONTROL 的 MODULE

下周預計進度

蕭博謙進度報告

Step1. 選擇創立 project

創造 module

Step2. 選擇型號與路徑位置

創造 module

Step3. 創立完的架構圖

創造 module

Step4. 創立 IP

創造 module

Step5. 開始介面

創造 module

Step6. 選擇創立或者匯入

創造 module

Step7. 選擇創立 xps 或是 sdk module

創造 module

Step8. 選擇創立版本

創造 module

Step9. 剩下都 default 設定

創造 module

Step9. 剩下都 default 設定

創造 module

Step10. 如果想以 verilog 創立須在框框內打勾

創造 module

Step11. 完成 module

創造 module

Step12. 創立的 ip 會在左側出現

創造 module

Step13. 將 IP 掛上去

創造 module

Step14. 點是

創造 module

Step15. 自動出現的畫面 (AXI 外部介面 )

創造 module

Step16. 選擇 CPU

創造 module

Step17. 在 ports tag 裡面會看到剛掛上去的 IP

創造 module

Step18. 修改自己增加的 IP 的程式

創造 module

Step19. 因為是使用 VHDL 所以會有兩個 module ，若是VERILOG 只會有一個

創造 module

Step 20. 撰寫欲加入的程式碼 (user_logic)

創造 module

Step 21. 撰寫欲加入的程式碼 (user_logic)

創造 module

Step 22. 撰寫欲加入的程式碼 (user_logic)

創造 module

Step 23 撰寫欲加入的程式碼 (user_logic)

創造 module

Step 24. 撰寫欲加入的程式碼 (user_logic) 左 (ledtest) 右

創造 module

Step25. 存檔完要撰寫 MPD 檔

創造 module

Step26. 撰寫完要讓他掃描 掃描完才會出現

創造 module

Step27. 檢查腳位 ( 左 ) 檢查前 ( 右 ) 檢查後

創造 module

Step28. 設定頻率 ( 在 clock generator 那邊兩點下左鍵 )

創造 module

Step29. 連接 clock

創造 module

Step30. 連接輸出腳位

創造 module

Step31. 讓程式自動幫你把腳位包上去 按 GENERATE NETLIST

創造 module

Step32. 包上去後再專案檔的 HDL 資料夾會有個 SYSTEM_STUB會出現包好的腳位 記下來

創造 module

Step33. 撰寫 UCF 檔

創造 module

Step34. 解除限制

創造 module

Step35. 產生 BIT 檔案後燒錄 (IMPACT)

創造 module

錯誤 -clk不在他的輸入範圍

錯誤 -clk不在他的輸入範圍

解決方法：Datasheet 裡面有提到，此 ZYNQ的 CLK接受輸入為 50M~250M 超過就會 ERRO