MIN-FakultätFachbereich Informatik

64-189Projekt: Entwurf eines Mikrorechners

https://tams.informatik.uni-hamburg.de/lectures/2016ws/projekt/mikrorechner

– Einführung –

Andreas Mäder, Bernd Schütz

Universität HamburgFakultät für Mathematik, Informatik und NaturwissenschaftenFachbereich Informatik

Technische Aspekte Multimodaler Systeme

20. Oktober 2016

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OrganisationOrganisation Motivation Systemrealisierung weiteres Vorgehen

I TermineZeit Donnerstag 14:00 – 18:30 Uhr

Raum F-304 + Arbeitsräume: F-332, F-3261. Plenum

I Einführung am AnfangI Vorstellung von (Zwischen-) Ergebnissen

2. praktische Arbeit in KleingruppenI Selbstorganisation der ArbeitsgruppenI Info auf den Web-Seiten (im Wiki?)

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projekt/mikrorechner

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Ziel des ProjektsOrganisation Motivation Systemrealisierung weiteres Vorgehen

I Entwurf und Programmierung eines MikrorechnersI aktuelle Architekturkonzepte

I RISC-BefehlssatzI PipelineverarbeitungB CachesB SprungvorhersageB parallele AusführungseinheitenB Pipeline ForwardingB virtueller SpeicherB Interrupts

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RechnerarchitekturOrganisation Motivation Systemrealisierung weiteres Vorgehen

Zwei Aspekte der Rechnerarchitektur1. Hardwarestruktur: Art und Anzahl der

Hardware-Betriebsmittel und deren Verbindungsstruktur= Mikroarchitektur, hier z.B. Harvard-Architektur

2. Operationsprinzip: das funktionelle Verhalten der Architektur= ISA – Instruction Set Architecture= Programmierschnittstelle

⇒ Möglichkeiten zur Arbeit in dem Projekt

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Arbeit in dem ProjektOrganisation Motivation Systemrealisierung weiteres Vorgehen

1. Hardware-BezugI VHDL-Implementation der zugrundeliegenden

ArchitektureinheitenI Simulation der HardwareeinheitenI Synthesewerkzeuge zur Implementation

2. Software-BezugI AssemblerI Demonstrations- / AnwendungsprogrammB CompilerB Betriebssystemfunktionalität

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Realisierung des SystemsOrganisation Motivation Systemrealisierung weiteres Vorgehen

FPGA-Prototypenplatine

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FPGAOrganisation Motivation Systemrealisierung weiteres Vorgehen

Field Programmable Gate Array„Programmierbare Hardware“: kann durch Konfiguration sogeschaltet und verbunden werden, dass sich beliebige Netzlistenaus logischen Gattern, Flipflops, Addierern, etc. realisieren lassen

1. Schaltnetze ⇒ boole‘sche Funktionen2. Schaltwerke ⇒ endliche Automaten3. komplexe Systeme ⇒ Prozessoren, etc.

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FPGA (cont.)Organisation Motivation Systemrealisierung weiteres Vorgehen

I

Up to 150K LEs

Up to 8 transceivers,up to 3.125 Gbps

PCIe hard IP block

Up to 6.5-Mbitembedded memory

Up to 4 MPLLs

Up to 400-Mbpsexternal memory interfaces

Up to 360 embeddedmultipliers

Up to 475 flexibleuser I/O pins

Up to 4 PLLs

Altera CycloneIV

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FPGA (cont.)Organisation Motivation Systemrealisierung weiteres Vorgehen

I

Row, Column,

And Direct Link

Routing

data 1

data 2

data 3

data 4

labclr1

labclr2

Chip-Wide

Reset

(DEV_CLRn)

labclk1

labclk2

labclkena1

labclkena2

LE Carry-In

LAB-Wide

Synchronous

Load

LAB-Wide

Synchronous

Clear

Row, Column,

And Direct Link

Routing

Local

Routing

Register Chain

Output

Register Bypass

Programmable

Register

Register Chain

Routing from

previous LE

LE Carry-Out

Register Feedback

Synchronous

Load and

Clear Logic

Carry

ChainLook-Up Table

(LUT)

Asynchronous

Clear Logic

Clock &

Clock Enable

Select

D Q

ENACLRN

LE

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DE0-NanoOrganisation Motivation Systemrealisierung weiteres Vorgehen

I programmierbare Hardware: FPGAI Cyclone IV EP4CE22F17C6N [60 nm Prozess, 2009]I 153 I/O Pins, gesamt 256 PinsI 22 320 LEs≈ 270 000 GatterI 594 Kbit (interner) SpeicherI 66 HW-Multiplizierer: 18× 18 bitI 4 PLLs

I On-Board SpeicherI 32MB SDRAMI 2Kbit I2C EEPROM

I KonfigurationI über USB SchnittstelleI EPCS64: Flash, serielle Konfig.

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DE0-Nano (cont.)Organisation Motivation Systemrealisierung weiteres Vorgehen

I Ein-/AusgabeI 8 LEDsI 2 TasterI 4 DIP Schalter

I Beschleunigungssensor: ADXL 345, 3-Achsen, 13-bit AuflösungI A/D Wandler: ADC128S022, 8-Kanal, 12-bit AuflösungI Erweiterungsstecker

I 2× 40-Pin: 72 I/O Pins + Spannungsversorgung; 5V, 3,3V, GndI 26-Pin: 16 I/O Pins + 8 analoge Eingänge

z.B. Verbindung zu (Character-) DisplayI vordefinierte IP-Schnittstelle: cDisp14x6I 14×6 Zeichen

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DE0-Nano (cont.)Organisation Motivation Systemrealisierung weiteres Vorgehen

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DE0-Nano (cont.)Organisation Motivation Systemrealisierung weiteres Vorgehen

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weiteres VorgehenOrganisation Motivation Systemrealisierung weiteres Vorgehen

I Grundlagenvermittlung / Vorlesung Plenum

1. Festlegung der ISA Plenum

2.a Hardwareentwurf Kleingruppen

2.b Softwareentwurf Kleingruppen

B Koordination PlenumB Diskussion der Ergebnisse Plenum

⇒ Projektbericht als Abschluss

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TerminplanungOrganisation Motivation Systemrealisierung weiteres Vorgehen

20.10. „Rechnerarchitektur: ISA / Pipelining / Speicherhierarchie“27.10. „VLSI- und Systementwurf“03.11. „Einführung in VHDL“

+ praktische Übungen mit den EDA-Werkzeugen10.11. Festlegung der ISA

. . .

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