『7 シリーズ GTX トランシーバーを使用した SMPTE SDI ......XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com 1 本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com 1

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。

概要放送業界向けの映像機器には、 SMPTE (Society of Motion Picture and Television Engineers) SDI (Serial Digital Interface) 規格が広く使用されています。このインターフェイスは、放送局スタジオや映像制作会社で使用されており、非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送します。 UHD-SDI と総称される 6G-SDI および12G-SDI は、 SDI 規格の新拡張版で、 Ultra HD (超高細精度) ビデオフォーマットおよび高フレームレートの HD ビデオフォーマットを伝送するために、より広い帯域幅を提供します。

ザイリンクスの LogiCORE™ SMPTE UHD-SDI IP は、デバイス固有の制御機能を持たない UHD-SDI 受信/送信データパスです。このアプリケーションノートでは、完全な UHD-SDI インターフェイスを構築する目的で、 7 シリーズ FPGA GTXトランシーバーと UHD-SDI IP を合わせて使用するための制御ロジックを含むモジュールを提供します。また、KC705 ボードを使用する SDI の設計例も紹介します。

はじめにザイリンクスの LogiCORE IP SMPTE UHD-SDI (以下、UHD-SDI コアという ) は、ザイリンクスの 7 シリーズ FPGA の GTXトランシーバーと接続することで、 SMPTE SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格をサポートする SDIインターフェイスを実装できます。 UHD-SDI コアと GTX トランシーバーを接続して完全な SDI インターフェイスを実装するには、ロジックを追加する必要があります。このアプリケーションノートでは、この付加的な制御ロジックとインターフェイスロジックについて説明し、必要となる制御モジュールおよびインターフェイスモジュールを Verilog ソースコードで提供します。

この資料に出てくる SDI とは、 SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI を総称する SMPTE ファミリのインターフェイス規格のことです。

7 シリーズ GTX トランシーバーは、 12G-SDI を含むすべての SDI ビットレートに対応できます。大 6G-SDI までのラインレートは、 -1 スピードグレードデバイスの GTX トランシーバーで対応できます。ただし、 GTX トランシーバーのラインレートには制限があり、 12G-SDI ビットレートをサポートするのは、特定パッケージの -3 スピードグレードデバイスの GTX トランシーバーのみです。スピードグレードとデバイスパッケージの各組み合わせにおける GTX トランシーバーの大ラインレートは、『Kintex-7 FPGA データシート : DC 特性および AC スイッチ特性』 [参照 13] および『Virtex-7T および XT FPGA データシート : DC 特性および AC スイッチ特性』 [参照 14] を参照してください。

このアプリケーションノートで提供するデバイス固有の SDI 制御ロジックの主な機能は次のとおりです。

• GTX トランシーバーのリセットロジック

• 5 つの SDI 規格をサポートするために、 GTX RX/TX シリアルクロック分周器を動的に切り換える機能

• HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格の 2 つの異なるビットレートをサポートするために、 RX および TXの基準クロックを動的に切り換える機能

° 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モードの場合)

° 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モードの場合)



• GTX RXDATA および TXDATA ポート幅を動的に切り替える機能

° 20 ビット RXDATA および TXDATA (SD-SDI、 HD-SDI、および 3G-SDI モードの場合)

アプリケーションノート : GTX トランシーバー、 Kintex-7、 Virtex-7、 Zynq-7000

XAPP1249 (v1.1) 2015 年 8 月 14 日

7 シリーズ GTX トランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : Gilbert Magnaye、 John Snow

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1249&Title=%26%2312302%3B7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20GTX%20%26%2312488%3B%26%2312521%3B%26%2312531%3B%26%2312471%3B%26%2312540%3B%26%2312496%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20SMPTE%20SDI%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%26%2312398%3B%26%2323455%3B%26%2335013%3B%26%2312303%3B%20%28XAPP1249%29&releaseVersion=1.1&docPage=1

はじめに


° 40 ビット RXDATA および TXDATA (6G-SDI および 12G-SDI モードの場合)

• SD-SDI モードの場合にデータを回復させるデータリカバリユニット

• RX が整数フレームレート信号 (1.485Gb/s および 2.97Gb/s などのラインレート ) または分数フレームレート信号(1.485/1.001Gb/s および 2.97/1.001Gbs などのラインレート ) のいずれを受信しているかを判断する RX ビットレート検出機能

このアプリケーションノートでは、GTX トランシーバーのインスタンス、制御モジュールのインスタンス、および SMPTEUHD-SDI コアのインスタンスを含むラッパーファイルについて説明し、それらに必要な接続について解説します。このファイルを利用することで、 SDI インターフェイスを簡単に構築できます。

このアプリケーションノートでは、 UHD-SDI コアを使用する SDI デザインの例を紹介します。このデザインは、 KC705評価ボードを使用して実行されます。 UHD-SDI の物理的なインターフェイスとして、 Fidus 社製 12G-SDI FPGA メザニンカード (FMC) も必要です。

このアプリケーションノートで使用する用語について説明します。UHD-SDI コアは、Vivado® (2015.1 リリース以降) の IPカタログから利用可能な SMPTE UHD-SDI コアを指しています。制御モジュールは、 GTX が UHD-SDI コアを使用してUHD-SDI インターフェイスを実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。このアプリケーションノートでは、制御モジュールをソースコード形式で提供します。 GTX ラッパーは、 7 シリーズ FPGA トランシーバーウィザード (IP カタログで利用可能) で生成されたシングル GTX トランシーバー用のラッパーファイルです。 GTX コモンラッパーは GTX クワッド用 QPLL を含むラッパーファイルで、 7 シリーズ FPGA トランシーバーウィザードで GTX ラッパーの生成時に生成されます。 SDI ラッパーは、 SMPTE UHD-SDI コア、 GTX ラッパー、および制御モジュールをインスタンシエートして相互接続するためのラッパーモジュールです。このアプリケーションノートでは、SDI ラッパーをソースコード形式で提供します。GTX コモンラッパーは SDI ラッパーに含まれていないため、アプリケーション内に個別にインスタンシエートする必要があります。図 1 の簡略ブロック図では、さまざまなコンポーネントを組み合わせて UHD-SDI インターフェイスを形成していることを示しています。

X-Ref Target - Figure 1

図 1 :完成した UHD‐SDI RX/TX インターフェイスのブロック図



機能


機能『LogiCORE IP SMPTE UHD-SDI LogiCORE IP 製品ガイド』 [参照 16] には、 UHD-SDI コアのすべての機能およびコアでサポートされる SMPTE 規格が記載されています。詳細は、製品ガイドを参照してください。また、製品ガイドでは、さまざまな SDI モードで動作するコアの入力/出力のタイミング図も示しています。

この資料では、多重化されていない SDI データストリームのことを「基本データストリーム」と呼びます。たとえば、HD-SDI 信号は 2 つの基本データストリーム (通常、 Y データストリームと C データストリーム) で構成されており、 10ビットの仮想 HD-SDI インターフェイスに多重化されます。同様に、 3G-SDI レベル A 信号も 2 つの基本データストリーム (データストリーム１とデータストリーム 2) で構成されており、 10 ビットの仮想 3G-SDI インターフェイスに多重化されます。 3G-SDI レベル B 信号の場合は、各 HD-SDI 信号に Y データストリームと C データストリームがある 4 つの基本データストリームで構成されており、 3G-SDI レベル B インターフェイスに集約されます。この 4 つの基本ストリームは、 10 ビットの仮想 3G-SDI インターフェイスに多重化され、 4 ウェイインターリーブとなります。 6G-SDI と 12G-SDI では、1 つの SDI インターフェイスで大 16 の基本データストリームをインターリーブ可能です。この資料では、UHD-SDIコア名および UHD-SDI ラッパーのポート名で、これらのデータストリームを ds1 ～ ds16 としています。

UHD-SDI コアの TX および RX は、データストリーム入力/出力で多重化されていない基本データストリームのみを受信/送信します。データストリームの多重化/逆多重化は、 UHD-SDI コア内で実行され、コアの外で実行するものではありません。ただし、 SD-SDI は例外です。 ST 259 SD-SDI 規格は、 Y コンポーネントと C コンポーネントを両方伝搬するシングルデータストリームを定義します。これは、複数の EAV と SAV がインターリーブされていないため、 UHD-SDI コアでは基本データストリームと見なされます。

UHD-SDI コアは、ネイティブビデオフォーマットと基本データストリーム間のマッピングを行いません。ユーザーアプリケーションは、 UHD-SDI トランスミッターへ基本データストリームを送信する前に、これらのストリームに対して必要なビデオマッピングを行い、その後、 UHD-SDI レシーバーによって出力された基本ストリームからビデオイメージを再度構築する必要があります。 SD-SDI と単一リンク HD-SDI 上のすべてのビデオフォーマット、および 3G-SDI レベル Aの 1080p 50、 59.94、 60Hz 4:2:2 YCbCr 10 ビットビデオの場合、これらのフォーマットのデータストリームと、 UHD-SDIコアへ入力または出力される基本データストリームに 1 対 1 となっているため、マッピングは必要ありません。これは、2 つの HD-SDI ビデオフォーマットが 1 つの 3G-SDI インターフェイスに集約されるデュアルストリームモードの 3G-SDIレベル B-DS にも当てはまります。デュアルリンク HD-SDI、 3G-SDI レベル B-DL、マルチリンク 3G-SDI、 6G-SDI、および 12G-SDI の場合、基本データストリームに対するビデオフォーマットのマッピングが必要であり、これは UHD-SDI コアでは行われません。

6G-SDI の場合、 UHD-SDI コアは大 8 個の基本データストリームをサポートします。 12G-SDI の場合、 UHD-SDI コアは大 16 個の基本データストリームをサポートします。 SMPTE 6G-SDI および 12G-SDI のマッピングに関する資料では、

「データストリーム」という用語が、多重化されたデータストリームと多重化されていない (基本) データストリームの両方に対して使用されているため、各マッピング方法で使用される基本データストリーム数を判断する際は注意が必要です。伝送されるデータフォーマットによって、 6G-SDI インターフェイス上では 4 個または 8 個の基本データストリームがインターリーブされ、 12G-SDI インターフェイス上では 8 個または 16 個の基本データストリームがインターリーブされます。 16 ウェイインターリーブは、デュアルリンク 12G-SDI でのみ可能です。 UHD-SDI TX は、 tx_mux_pattern ポートを使用して入力でアクティブなストリーム数を把握する必要があります。 UHD-SDI RX は、入力される SDI 信号に含まれる基本データストリーム数を自動で判断し、それらのデータストリームを適切に逆多重化して、入力信号に含まれる基本データストリーム数を rx_active_stream ポートに示します。



7 シリーズ GTX トランシーバーを使用して SDI インターフェイスを実現



このセクションでは、ザイリンクス 7 シリーズ FPFA デバイス (Kintex®-7、 Virtex®-7、および Zynq™-7000) の GTX トランシーバーを使用する UHD-SDI インターフェイスのインプリメンテーションについて説明します。

このセクションでは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 [参照 15] を補足する内容を提供します。ここでは、 HD-SDI アプリケーションに重要な GTX トランシーバーの機能を中心に説明します。

GTX トランシーバーを使用するアプリケーションでは、いくつかのクロックが必要です。データストリームにデータを追加したり削除してクロックを補正できない SDI プロトコルでは、アプリケーション内でクロックがどのように生成および使用されるかに細心の注意が必要です。GTX トランシーバーを駆動するには基準クロックが必要です。GTX トランシーバークワッドにある PLL (位相ロックループ) が基準クロックを使用して、各トランシーバーの受信部および送信部用のシリアルクロックを生成します。「GTX トランシーバーの基準クロック」で詳しく説明するように、 GTX トランスミッターのシリアルビットレートは、供給される基準クロックの整数倍となります。さらに、UHD-SDI トランスミッターデータパスの入力に与えられるビデオデータレートは、 GTX トランスミッターで使用される基準クロック周波数と正確に一致する (または正確な整数倍となる ) 必要があります。したがって、送信されるビデオストリームのデータレートへ周波数が確実に固定するように、 UHD-SDI アプリケーションがトランスミッターの基準クロックを生成する必要があります。

GTX トランスミッターは、その txdata ポートへ供給されるデータのワードレートとまったく同じ周波数のクロックをtxoutclk ポートに出力します。 txoutclk は、ワードレートと等しくなるように PLL によってシリアルクロックが分周されることで、 GTX トランスミッター内で生成されます。大抵のアプリケーションでは、 GTX トランシーバーからの txoutclkは、グローバル (BUFG) クロックバッファーを介し、その後 UHD-SDI トランスミッターデータパスおよび GTX トランスミッターの txusrclk および txusrclk2 クロック入力へのクロック供給に使用されます。txoutclk から直接派生したクロック以外も、 UHD-SDI トランスミッターデータパスおよび GTX トランスミッターの txusrclk ポートと txusrclk2 ポートのクロックソースとして使用できます。GTX トランスミッターの浅い TX バッファーは、 txdata ポートに供給されるデータと GTXトランスミッターの内部クロック間の位相差を許容します。しかし、入力されるデータと GTX トランスミッターの内部クロック周波数 (txoutclk で表される ) 間の周波数差は、即座に TX バッファーのアンダーフロー /オーバーフローを引き起こすため、 GTX トランスミッターで生成されるシリアルビットストリームにエラーが生じます。したがって、 GTX トランスミッターの txdata ポートへ供給されるデータレート (txusrclk および txusrclk2 クロックの周波数で表される ) と GTXトランスミッターの内部データレート ( トランスミッターの基準クロックで設定され、 txoutclk 周波数で表される) は、正確に一致させる必要があります。

ただし、GTX レシーバーの基準クロックは入力される SDI 信号のラインレートと正確な関係を持つ必要はありません。これは、12G-SDI 以外のすべてのモードの場合、GTX レシーバーのクロックデータリカバリ (CDR) ユニットが、基準クロック周波数による設定どおりに公称ビットレートから大 ±1250ppm でビットレートを受信できるためです。12G-SDI モードの場合、 12G-SDI 信号のラインレートは基準クロック周波数による設定どおりに公称ビットレートの ±200ppm 以内の必要があります。これにより、入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシーバー基準クロックが生成可能になります。 GTX レシーバーは、入力される SDI ビットレートに周波数ロックされたリカバリクロックを生成します。このクロックは、 GTX トランシーバーの rxoutclk ポートの出力です。このアプリケーションノートで後ほど詳しく説明しますが、rxoutclk は、SD-SDI 以外の SDI 信号を受信する際の真のリカバリクロックであり、SD-SDI信号を受信する際のクロックではありません。通常、 rxoutclk は、グローバルバッファーでバッファーされ、その後 GTXレシーバーの rxusrclk および rxusrclk2 ポートへ供給されて、 UHD-SDI レシーバーデータパス用のクロックとして使用されます。

SDI アプリケーションには、もう 1 つクロックが必要です。これはフリーランニングの固定周波数クロックであり、 GTXトランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) 用クロックとして使用されます。通常、これと同じクロックが SDI ラッパーの制御モジュールに供給され、タイミング制御に使用されます。ザイリンクスでは 10MHz以上にすることを推奨しています。このクロックの大周波数は、 GTX トランシーバーの大許容 DRP クロック周波数によって制限されます。このクロックの周波数は、 SDI アプリケーションのその他のクロックやデータレートに対して特定の関連性を持つ必要はありません。 SDI モードを変更した際に、このクロックの周波数を変更しないでください。常に同じ公称周波数で動作する必要があります。また、 SDI アプリケーションが動作中は停止できません。このクロックは、デバイス内のすべての SDI インターフェイスで使用可能です。

rxoutclk および txoutclk の周波数は、SDI モードや GTX トランシーバーの rxdata および txdata のポートの幅に依存します。この関係は、GTX トランシーバーのアーキテクチャによって固定されています。場合によって、データストリームのデータレートがクロック周波数よりも低くなることがあるため、 RX と TX はクロックイネーブルを使用して、データストリーム伝送データレートを調整します。表 1 に、各 SDI モードにおけるアクティブデータストリーム数、 rxdata/txdataポート幅、 rxoutclk/txoutclk 周波数、およびクロックイネーブルを示します。クロックイネーブルは、 2 データワードサ





イクルでクロックイネーブルがアサート中のクロック数として表わされます。つまり、 1/1 はクロックサイクルごとにクロックイネーブルがアサートされることを意味し、2/2 は 2 クロックサイクルに 1 回クロックイネーブルがアサートされ(50% デューティサイクル)、4/4 は 4 クロックサイクルに 1 回クロックイネーブルがアサートされること (25% デューティサイクル) を意味します。また、 5/6 は、 5 クロックまたは 6 クロックサイクルのいずれかに 1 回クロックイネーブルがアサートされ、平均すると 5.5 クロックサイクルに 1 回となります (クロックイネーブルのハイパルス間に 1 インスタンスの 5 クロックサイクル、それに続いてクロックイネーブルのハイパルス間に 1 インスタンスの 6 クロックサイクルが来るパターンが繰り返される )。

GTX トランシーバーの基準クロックおよび PLL

7 シリーズ GTX トランシーバーは、クワッドに分けられています。各クワッドには 4 つの GTXE2_CHANNEL トランシーバープリミティブがあり、各 GTXE2_COMMON プリミティブには Quad PLL (QPLL) が 1 つずつ含まれています (図 2 参照)。 QPLL で生成されたクロックは、クワッド内の 4 つすべてのトランシーバーへ分配されます。各 GTXE2_CHANNELには、チャネル PLL (CPLL) と呼ばれる専用の PLL があり、そのトランシーバーの RX および TX へのみクロックを供給できます。クワッド内の各 RX と TX ユニットでは、クロックソースとして QPLL または CPLL のいずれを使用すべきかを個別に設定できます。さらに、この RX/TX ユニットは、クロックソースを QPLL と CPLL 間で動的に切り換え可能です。このコンフィギュレーションと動的切り換え機能は、 SDI アプリケーションに特に有効です。

重要 : CPLL および QPLL の大ラインレートは、それぞれ 6.6Gbps と 12.5Gbps です。つまり、 QPLL は 12G-SDI まで対応できますが、 CPLL は 6G-SDI ラインレートまでしか対応できません。ここで重要な点は、 -3 スピードグレードの 7 シリーズ GTX トランシーバーにのみ、 12G-SDI までサポートできる大ラインレート 12.5Gbps の QPLL があるということです。詳細は、『Kintex-7 FPGA データシート : DC 特性およびスイッチ特性』 (DS182) [参照 13] の「GTX トランシーバーのスイッチ特性」を参照してください。

一般的な UHD-SDI アプリケーションでは、大 9 つの異なるビットレートをサポートするために GTX トランシーバーが必要です。

• 270Mb/s (SD-SDI の場合)

• 1.485Gb/s (HD-SDI の場合)

• 1.485/1.001Gb/s (HD-SDI の場合)

• 2.97Gb/s (3G-SDI の場合)

• 2.97/1.001Gb/s (3G-SDI の場合)


• 5.94/1.001Gb/s (6G-SDI の場合)


• 11.88/1.001Gb/s (12G-SDI の場合)

表 1 : クロック周波数とクロックイネーブルの要件

SDI モードアクティブな

データストリーム

RX/TXDATA

ビット幅RX/TXOUTCLK 周波数

クロックイネーブル

SD-SDI 1 20 148.5MHz 5/6

HD-SDI 2 20 74.25 または 74.25/1.001MHz 1/1

3G-SDI A 2 20 148.5 または 148.5/1.001MHz 1/1

3G-SDI B 4 20 148.5 または 148.5/1.001MHz 2/2

6G-SDI 4 40 148.5 または 148.5/1.001MHz 1/1

6G-SDI 8 40 148.5 または 148.5/1.001MHz 2/2

12G-SDI 8 40 297 または 297/1.001MHz 2/2

12G-SDI 16 40 297 または 297/1.001MHz 4/4





GTX トランシーバーの RX 部に含まれる CDR (クロックデータリカバリ ) ユニットは、 6.6Gb/s 未満の基準周波数から大 ±1250ppm のビットレートを受信できます。 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI には、正確に 1000ppm 異なる2 つのビットレートがあります。 HD-SDI、 3G-SDI、および 6G-SDI の場合、 1 つの基準クロック周波数を使用して両方のビットレートを受信することが可能です。これと同じ基準クロック周波数で SD-SDI の受信も可能です。つまり、12G-SDIを除くすべての SDI モードで必要な RX 基準クロック周波数は 1 つのみです。一方、 12G-SDI レートの場合は、 CDR ユニットの基準クロック周波数に対する許容誤差がわずか ±200ppm であるため、2 つの 12G-SDI ビットレートを受信するには 2 つの異なる基準クロック周波数が必要になります。これらの 2 つの基準クロック周波数は通常、148.5MHz で 11.88Gb/sを受信し、 148.5/1.001MHz で 11.88/1.001Gb/s を受信します。

GTX トランシーバーの TX 部では、すべての SDI ビットレートをサポートするために 2 つの基準周波数が必要です。これは、トランスミッターは通常は供給される基準クロック周波数の正確な整数倍でのみ送信可能であるためです。一部の SDIアプリケーションでは、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI ビットレートが常に X/1.001 ビットレートとなる分数フレームレートのみをサポートするように設定することも可能です。これらのビットレートはすべて、 148.5/1.001MHzの基準クロックを使用して生成できます。ただし、 SD-SDI 送信のビットレートは常に正確な 270Mb/s となり、270/1.001Mb/s になることがないため、 148.5MHz の基準クロックが必要です。

このため、ほとんどの SDI アプリケーションでは、 2 つの基準クロックを GTX クワッドへ供給します。通常、 2 つの基準クロックの組み合わせは 148.5MHz と 148.5/1.001MHz です。このアプリケーションノートの説明ではこの 148.5MHz と148.5/1.001MHz 基準クロック周波数を使用します。

SDI アプリケーション用の GTX トランシーバーの基準クロックソースは、アプリケーションによって異なります。レシーバーの基準クロックソースは、入力される SDI ビットレートと正確に一致する必要がないため、ローカルのオシレーターで対応できます。一方、 GTX トランスミッターのラインレートは、常に基準クロック周波数の整数倍であるため、トラ


図 2 : 7 シリーズ GTX のクワッドコンフィギュレーション

TX

RX

CPLL

QPLL

TX

RX

CPLL

TX

RX

CPLL

TX

RX

CPLL

REFCLKDistribution

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_COMMON

IBUFDS_GTE2

IBUFDS_GTE2

UG476_c1_02_071410





ンスミッターの基準クロック周波数は、送信されるデータのデータレートと正確な関係を持つ必要があります。ほとんどの場合、トランスミッターの基準クロックはゲンロック PLL で生成されるため、スタジオのビデオ基準信号から GTX トランスミッターラインレートを生成します。アプリケーションノートに含まれる SDI パススルーデモンストレーションなどの場合、トランスミッターラインレートは、 SDI 信号を受信している GTX レシーバーのリカバリクロックから生成されます。そのような場合、トランスミッターの基準クロックとして使用する前に、外部 PLL でリカバリクロックのジッターを軽減する必要があります。

6G‐SDI またはそれより低速動作の PLL コンフィギュレーション

6G-SDI またはそれより低速 (12G-SDI ではない場合) のみをサポートするアプリケーションの場合、一般的には QPLL に 1つの基準クロックを供給し、その QPLL を使用してクワッド内のすべての GTX レシーバーへクロックを供給します。レシーバーは、 1 つの基準クロック周波数で、 6G-SDI またはそれより低速モードのすべてのレートを受信できます。 2 つ目の基準クロック周波数は、クワッド内のすべての CPLL へ供給されます。 GTX トランスミッターは、 TXSYSCLKSEL ポートを使用して、 QPLL と CPLL を動的に切り替えます。このコンフィギュレーションを図 3 に示します。

サポートされる大レートが 6G-SDI の場合、QPLL は範囲 1 で動作します。 7 シリーズ GTX トランシーバーは、QPLL が範囲 1 で動作する場合にクロックソースとして QPLL を使用して、 3G-SDI および HD-SDI を受信するように特性評価が行われているため、 QPLL が範囲 1 で動作することは重要なポイントです。

12G‐SDI 動作の PLL コンフィギュレーション

7 シリーズ GTX トランシーバーで 12G-SDI をサポートするには、さらなるクロッキング要件やトランシーバー動作の制約が生じます。これらの要件および制約は次のとおりです。

• 12G-SDI で動作するすべての RX および TX では、クロックソースとして QPLL のみ使用でき、 QPLL は範囲 2 で動作する必要があります。


図 3 : 12G‐SDI をサポートしないアプリケーションの一般的な PLL コンフィギュレーション





• 7 シリーズ GTX の RX は、範囲 2 で動作する QPLL を使用して、3G-SDI および HD-SDI レートで特性評価されていません。 QPLL が範囲 2 で動作する場合、すべての GTX RX は 3G-SDI および HD-SDI のクロックソースとして CPLLを使用する必要があります。 TX ユニットは、 QPLL が範囲 2 で動作している場合でも、これを使用して 3G、 HD、または SD を送信できます。

• 12G-SDI ラインレートの場合、GTX CDR の許容範囲はわずか ±200ppm です。このため、クワッドのトランシーバーが 11.88Gb/s ラインレートの場合、 QPLL の基準クロックには 148.5MHz を使用する必要があり、またクワッドのトランシーバーが 11.88/1.001Gb/s ラインレートの場合は、 148.5/1.001MHz を基準クロックとして使用する必要があります。

• クワッドには QPLL が 1 つしかないため、同じクワッド内で 11.88Gb/s と 11.88/1.001Gb/s の 12G-SDI ラインレートを同時にサポートできません。

12G-SDI のクロッキング制約に対応する方法はいくつかあります。これらの制約への対応が非常に困難なアプリケーションには、 UltraScale Kintex デバイスの使用を考慮してください。 UltraScale Kintex デバイスは、各 GTH クワッドに 2 つのQPLL があるため、同じクワッド内で同時に 2 つの 12G-SDI レートをサポートできます。

一部のアプリケーションでは、一度に 1 つの 12G-SDI ラインレートのみ必要となり、 2 つの 12G-SDI レートを動的に変更する必要がありません。つまり、 12G-SDI モードの場合、クワッド内のすべてのトランシーバーは 11.88Gb/s または11.88/1.001Gb/s のいずれかでのみ動作するため、これらの 2 つのラインレートを切り替える必要がありません。このユースケースの場合、 6G-SDI またはそれより低速モードで、整数フレームレートと分数フレームレートの任意の組み合わせを含む、あらゆる SDI ラインレートに対応できます。

この場合、図 4 に示すように QPLL には 1 つの基準クロック周波数が供給されます (サポートされる 12G-SDI ラインレート (11.88Gb/s の場合は 148.5MHz、 11.88/1.001Gb/s の場合は 148.5/1.001MHz) に基づいて 148.5MHz または 148.5/1.001MHzのいずれかを指定可能)。図に示す例の場合、クワッドは 11.88Gb/s のみをサポートするため、 QPLL の基準クロック周波数は 148.5MHz となります。 QPLL は、 11.88GHz では範囲 2 で動作し、クワッド内の各トランシーバーへ 5.94GHz クロックを供給します。 ( トランシーバーは常に、ラインレートの半分となる PLL からのクロックを使用) 。

CPLL には、もう 1 つの基準クロック周波数 (QPLL に供給される周波数ではない方) が供給されます。この例の場合、CPLL には 148.5/1.001MHz の基準クロックが供給され、 2.97/1.001GHz で動作して各トランシーバーにクロックを供給しています。

11.88Gb/s で動作しているクワッド内のすべての RX または TX は、シリアルクロックソースとして QPLL クロックを使用し、 PLL 分周器の分周値を 1 に設定する必要があります。 6G-SDI の場合、分周値が適切 (CPLL を使用する場合は 1、QPLL を使用する場合は 2) がである限り、 RX は QPLL または CPLL のいずれかを利用できます。 3G-SDI およびそれより低速の場合、 QPLL は範囲 2 であるため、 RX は CPLL を使用する必要があります。 TX ユニットは、整数フレームレートの SDI ラインレートを送信する場合には QPLL を使用し、整数以外のフレームレートの SDI ラインレートを送信する場合には CPLL を使用します。このシナリオでの唯一の制約事項は、11.88Gb/s 12G-SDI ラインレートのみサポートされている点です。基準クロックに基づいて与えられた 11.88/1.001Gb/s での送受信はできません。

QPLL に 148.5/1.001MHz 基準クロックが供給され、 CPLL に 148.5MHz 基準クロックが供給されている場合、このユースケースでは 11.88Gb/s ラインレートではなく 11.88/1.001Gb/s ラインレートがサポートされます。それより低速なラインレートはすべてサポートされます。





2 つの 12G-SDI ラインレートを動的に切り替える必要がある場合は多少複雑になります。レートを動的に切り替えることは可能ですが、さまざまな影響をもたらします。

2 つの 12G-SDI ラインレートの動的切り替えをサポートするには、 QPLL の基準クロックが 148.5MHz と 148.5/1.001MHz間で動的に切り替えられる必要があります。QPLL の基準クロック周波数が動的に切り替えられるたびに、QPLL はリセットが必要です。いずれの時点においても、クワッド全体でサポートされる 1 つの 12G-SDI ラインレートは、 QPLL に供給される基準クロックによって決定されます。つまり、クワッド全体を 11.88Gb/s または 11.88/1.001Gb/s のいずれかに切り替えることができますが、 12G-SDI モードで動作するクワッド内のすべてのトランシーバーは、 QPLL の基準クロック周波数で決定された 12G-SDI ラインレートで常に動作します。同じクワッド内の一部のユニットを 11.88Gb/s で動作し、その他のユニットを 11.88/1.001Gb/s で動作させることはできません。当然、異なる 12G-SDI ラインレートで動作する異なる GTX を備えることは可能ですが、12G-SDI モードの場合、同じクワッド内にあるすべてのトランシーバーは同じラインレートで動作する必要があります。

6G-SDI の場合にシリアルクロックソースとして QPLL を使用しているすべての RX ユニットは、 QPLL の基準クロック周波数が動的に切り替えられてリセットが生じると混乱します。シリアルクロックソースとして QPLL を使用しているクワッド内のすべての TX ユニットは、QPLL がリセットされると混乱するだけでなく、QPLL の基準クロック周波数が変更されたことによって、ラインレートに 1000ppm の誤差が生じます。

このため、ほとんどのアプリケーションでは、 2 つの 12G-SDI ラインレートの動的切り替えをサポートすることが困難です。このアプリケーションの場合、同じ GTX クワッド内で同時に 2 つの 12G-SDI ラインレートで動作することは不可能です。また、 2 つの 12G-SDI ラインレート間を切り替えると、そのときに QPLL を使用しているクワッド内のすべてのトランシーバーに影響を及ぼします。

2 つの 12G-SDI ラインレートを動的に切り替えることが可能になるユースケースがいくつかあります。その 1 つを図 5 に示します。この場合、各トランシーバーが一方向のみ (レシーバーまたはトランスミッター ) として使用されています。図中の上位 2 つのトランシーバーは RX 専用で、下位 2 つのトランシーバーは TX 専用です。 6G-SDI ラインレートおよびそれより低速で動作している場合、各 RX または TX は常に CPLL を使用します。必要に応じて、CPLL は CPLLREFCLKSELポートを使用して 2 つの基準クロックを動的に切り替えます。 12G-SDI ラインレートで動作するすべての RX または TXユニットは、クロックソースとして QPLL を使用する必要があります。 QPLL は、必要に応じて 2 つの基準クロック周波数を動的に切り替え可能です。ただし、 QPLL の基準クロック周波数が動的に切り替わると同時に、そのときに 12G-SDI


図 4 : 1 つの 12G‐SDI ラインレートをサポートするアプリケーションの PLL コンフィギュレーション





モードで動作しているすべてのユニットが 2 つの 12G-SDI ラインレート間で切り替えられます。クワッド内の RX ユニットと TX ユニットのいかなる組み合わせでも、この方法でサポートされます (2 つの RX と 2 つの TX でなくても良い)。

各トランシーバーを RX 専用または TX 専用として制限する理由は、 CPLL の利用を容易にするためです。 CPLL は、 RXと TX の両方で必要なため、 CPLL を共有することは少なからず困難です。 TX のラインレートを変更するために CPLL が基準クロックソースを動的に切り替えると、そのときにアクティブ状態で CPLL からのクロックを使用していた RX の動作が一時的に中断されます。ただし、CPLL が 2 つの基準クロック周波数を動的に切り替えることによって RX と TX の両方がこのような影響を受けることを問題視しないアプリケーションでは、 1 つのトランシーバーを使用して同時に送信および受信できます。

リセット

GTH トランシーバーには、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 [参照 15] で説明されているとおり、非常に特殊なリセット要件があります。 GTX トランシーバーでは、 PLL のリセット、 GTX トラシーバーのリセット (gttxreset および gtrxreset)、 txdata/rxdata ポート幅など一部の GTX トランシーバーポートの動的変更、および DRP を使用する GTX トランシーバーの動的変更において注意が必要です。これらのイベントをすべて適切に調整しなければ、GTXトランシーバーが正しく機能しません。つまり、 FPGA をリコンフィギュレーションすることでしか回復できない状態になる可能性があります。このアプリケーションノートで提供する制御モジュールは、 GTX トランシーバーが確実かつ適切に動作するようこれらの要件をすべて満たします。

ユーザーアプリケーションが GTX 入力の gttxreset および gtrxreset を直接制御することはありません。 GTX トランシーバーを確実に正常動作させるには、 GTX トランシーバー入力を SDI 制御モジュールのみで制御します。ユーザーアプリケーションは、この制御モジュールのさまざまなリセット入力を使用して、 GTX のリセットを要求できます。これらのリセット要求は、動作を干渉しないように GTX のその他の動作と連携して、次の適切なタイミングで制御モジュールによって実行されます。


図 5 : 12G‐SDI レートの動的切り替えをサポートする場合の PLL コンフィギュレーションの例





PLL のコンフィギュレーションと制御

GT Wizard は、 GTX ラッパーサンプルデザインを生成するときに、 GTX コモンラッパーも生成します。この GT Wizardは、 GTX Wizard に入力されたパラメーターに基づいて GTX コモンモジュールの QPLL を設定します。サポートされる大ラインレートが 6G-SDI の場合、 QPLL は範囲 1 で動作するように設定されます。サポートされる大ラインレートが12G-SDI の場合、 QPLL は範囲 2 で動作するように設定されます。 GTX を適切に制御するには、 QPLL の動作範囲をUHD-SDI に伝える必要があるため、この設定は非常に重要です。

UHD-SDI ラッパーには、PLL のコンフィギュレーションや選択と関連している RX および TX 用のポートが複数あります。TX 部のポートは次のとおりです。

• tx_pll_select_in : このポートは、GTX TX のシリアルクロックソースとして使用する PLL を選択します。TX クロックソースは、このポートで動的に変更できます。 tx_pll_select_in が変更されると、 UHD-SDI ラッパーは GTX のTXSYSCLKSEL を変更して、選択されている PLL を変更します。その後、 UHD-SDI ラッパーは GTX TX をリセットします。 tx_pll_select_in の値で選択された PLL は固定ではなく、 tx_pll_type_in ポートで制御されます。

• tx_pll_type_in : このポートのビット 0 は、 tx_pll_select_in が Low の場合に使用される PLL を示します。このポートのビット 1 は、 tx_pll_select_in が High の場合に使用される PLL を示します。 tx_pll_type_in ビットが Low の場合にはCPLL が選択され、 tx_pll_type_in ビットが High の場合には QPLL が選択されます。そこで、たとえば tx_pll_select_inが Low の場合に CPLL を使用し、tx_pll_select_in が High の場合に QPLL を使用するアプリケーションについて考えます。アプリケーションは、 tx_pll_type_in ポートの値を 2'b10 にハード接続し、 tx_pll_select_in が Low の場合に CPLLの使用を指定し、 tx_pll_select_in が High の場合に QPLL の使用を指定します。通常、 tx_pll_type_in ポートは、ビットをハード接続することで固定値に設定されますが、SDI 制御ロジックが tx_pll_type_in ポートの動的変更をサポートしているため、変更も可能です。

• tx_pll_range_in : このポートのビット 0 は、 tx_pll_select_in が Low の場合での TX PLL の動作範囲 (0 = 範囲 1、1 = 範囲2) を指定します。ビット 1 は、 tx_pll_select_in が High の場合での TX PLL の動作範囲を指定します。 CPLL の動作範囲は常に 1 となります。たとえば、 QPLL が範囲 2 で使用される場合、 tx_pll_select_in が High のときに QPLL が選択され、 tx_pll_select_in が Low のときに CPLL が選択される状況を考えます。 UHD-SDI ラッパーの tx_pll_range_in ポートには、 2'b10 の値が適用される必要があります。 tx_pll_select_in が Low の場合には CPLL が選択されるため、ビット0 は Low になり、 CPLL の動作範囲は常に範囲 1 となります。 tx_pll_select_in が High の場合には QPLL が選択されるため、ビット 1 は High になり、この例では QPLL が範囲 2 に設定されています。

UHD-SDI ラッパーには、ここで説明した同様のポートが RX 用として含まれています。これらのポートとは、rx_pll_select_in、 rx_pll_type_in、および rx_pll_range_in です。これらは TX ポートと同様に動作しますが、 GTX のRXSYSCLKSEL ポートと RX PLL 分周器を制御して、 TX 部の代わりに RX 部で動作します。

UHD-SDI ラッパーには 2 つの PLL リセット出力 (rx_pll_reset_out および tx_pll_reset_out) があります。これらは SDI 制御ロジックで生成されて、 QPLL と CPLL をリセットします。これらのリセット出力は、 SDI 制御ロジックで実行される GTXの電源投入初期化シーケンス中に自動的にアサートされ、また UHD-SDI ラッパーの tx_gtx_full_reset_in およびrx_gtx_full_reset_in ポートのアサートで開始される GTX TX および RX リセットシーケンス中にも自動的にアサートされます。各アプリケーションのコンフィギュレーションや要件に基づいて、 rx_pll_reset_out および tx_pll_rest_out ポートを適切な PLL リセット入力に接続します。

UHD-SDI ラッパーには cpllreset_in 入力があり、この入力は CPLL をリセットするための rx_pll_reset_out、 tx_pll_reset_out、またはこれら 2 つの論理的組み合わせで駆動する必要があります。 GTX コモンラッパーには qpllreset_in ポートがあり、これは GTX コモンと同じクワッド内にある 1 つまたは複数の UHD-SDI ラッパーの rx_pll_reset_out または tx_pll_reset_out(または、これらの組み合わせ) で駆動する必要があります。通常、各クワッドの 1 つの UHD-SDI ラッパーが QPLL マスターとして指定され、そのクワッド内の QPLL をリセットする機能を備えます。

たとえば、 GTX クワッド内の 4 つすべてのトランシーバーが SDI に使用される場合を考えます。 RX ユニットは QPLL のみを使用し、TX ユニットは QPLL と CPLL を動的に切り替えます (コンフィギュレーションは図 3 を参照)。このコンフィギュレーションでは、次のようなリセット接続を使用できます。各 UHD-SDI ラッパーの tx_pll_reset_out ポートは、同じUHD-SDI ラッパーの cpllreset_in ポートへ接続されます。いずれか 1 つの UHD-SDI ラッパーの rx_pll_reset_out ポートがGTX コモンの qpllreset_in ポートへ接続され、その UHD-SDI ラッパーが QPLL マスターとして見なされて QPLL のリセット機能を備えます。GTX コモンの qplllock_out ポートは、そのクワッド内のすべての UHD-SDI ラッパーの qplllock_in ポートへ接続する必要があります。 UHD-SDI ラッパーの cplllock_out ポートは、ステータスを示すことのみが目的のため、システムの動作に関わる接続は不要です。





GTX トランシーバーの初期化シーケンス

FPGA コンフィギュレーション直後、 SDI 制御モジュールが GTX トランシーバーの QPLL、 CPLL、および RX 部と TX 部の初期化シーケンスを実行します。制御モジュールには、RX と TX 用の独立したコントローラーがあります。これらのコントローラーは次の初期化シーケンスを実行します。ここで説明するシーケンスは RX についてです。TX の初期化シーケンスも同じですが、 RX ポートの代わりに TX ポートを使用します。

1. FPGA コンフィギュレーション後に 500ns 以上待機したら、 PLL リセット信号と gtrxreset信号をアサートします。

2. rx_refclk_stable 入力がアサートされるまで待機し、 PLL リセット信号をネゲートします。

3. PLL ロック信号がアサートされるまで待機し、 gtrxreset 信号をネゲートします。

4. rxresetdone 信号がアサートされるまで待機し、初期化シーケンスが完了したことを示します。

GTX の txuserrdy 入力および rxuserrdy 入力は適切に制御する必要があります。これらの信号は共に SDI ラッパーによって生成されます。 SDI ラッパーは、 gttxreset がネゲートされると txuserrdy をアサートします。同様に、 gtrxreset がネゲートされると、 rxuserrdy をアサートします。条件が満たされるまで初期化シーケンスが待機している、ステップ 2、ステップ3、およびステップ 4 では、タイムアウトカウンターが動作しています。待機条件が満たされる前にタイムアウトカウンターが終了すると、ステートマシンがタイムアウトステートに遷移し、リトライカウンターをインクリメントしてから初期化シーケンスに戻り、シーケンスを再開します。タイムアウトが多数発生したことが原因でリトライカウンターが大カウントに達すると、初期化シーケンスにエラーが発生し、ステートマシンがエラーステートに遷移して初期化シーケンスのエラーを示します。

PLL リセット

FPGA コンフィギュレーション後に SDI 制御モジュールによって実行される初期化シーケンスでのリセットだけでなく、PLL へ供給される基準クロック周波数が変更された場合や割り込みが発生した場合には、その QPLL または PLL をリセットする必要があります。このリセットは、対象となる PLL を基準クロックに対して強制的に再度ロックする目的で必要です。PLL リセットを実行するため、GTX コモンラッパーの qpllreset 入力と UHD-SDI ラッパーの cpllreset_in 入力が SDI 制御モジュールによって制御されます。ユーザーアプリケーションは PLL のリセット信号を直接アサートできません。 SDI制御モジュールが常に PLL のリセット信号を制御しますが、PLL のリセットが必要なタイミングは、ユーザーアプリケーションで指定されます。 PLL のリセットが必要な場合には、 PLL および PLL から供給されるシリアルクロックを使用しているすべての GTX RX および TX ユニットを SDI 制御モジュールがリセットするように、アプリケーションが要求する必要があります。UHD-SDI ラッパーには、 rx_pllreset_out 出力と tx_pllreset_out 出力があります。これらの出力を使用して、GTX コモンラッパーの qpllreset 入力および UHD-SDI ラッパーの cpllreset_in 入力を制御します。 PLL が 1 つの RX ユニットまたは TX ユニットのいずれかのみで使用される場合は、 UHD-SDI ラッパーの適切な rx_pllreset または tx_pllreset 出力を適切な PLL リセット入力ポートへ接続するだけで単純です。しかし、 PLL が複数の RX/TX ユニットへシリアルクロックを供給する場合は少し複雑になり、 PLL のリセット信号がどのように接続および制御されているかを考慮する必要があります。

UHD-SDI ラッパーには、完全なリセットの GTX RX (rx_gtx_full_reset_in) および GTX TX (tx_gtx_full_reset_in) を要求するためにアプリケーションが使用する 2 つの入力があります。これらの入力のいずれかをアサートすると、制御モジュールの適切なコントローラーが GTX の RX 部または TX 部の完全な初期化シーケンスを実行します (関連する PLL のリセットを含む)。PLL が使用する基準クロックに割り込みが発生したり、変更が加えられた場合は常にこれらの初期化シーケンスが実行されるよう、ユーザーアプリケーションで rx_gtx_full_reset_in 入力および tx_gtx_full_reset_in入力を正しく制御する必要があります。

制御モジュールへの rx_refclk_stable_in および tx_refclk_stable_in 入力が正しく制御されるかどうかはユーザーアプリケーションが担います。これらの入力信号は、 PLL への基準クロックが安定している場合にのみアサートしなければなりません。すでに説明したとおり、これらの入力が PLL リセットのネゲート前にアサートされるまで、初期化シーケンスは待機します。 rx_refclk_stable_in 入力または tx_refclk_stable_in 入力の Low 駆動が、対象となる PLL のリセットを開始するわけではありません。制御モジュールへの rx_gtx_full_reset_in 入力および tx_gtx_full_reset_in 入力がアサートされることによってのみ、 PLL リセットは開始します。 rx_refclk_stable_in 入力および tx_refclk_stable_in 入力は、 rx_gtx_full_reset_in またはtx_gtx_full_reset_in がアサートされてリセットシーケンスが開始された後に、リセットシーケンスの完了を遅らせるためだけに使用されます。

GTX TX のリセット

GTX トランシーバーの TX 部のリセットが必要となる状況は次の 3 つです。

• GTX TX へシリアルクロックを供給する PLL がリセットされる場合は、必ず gttxreset ポートを使用して TX 部をリセットします。このリセットは、 SDI 制御モジュールによる FPGA コンフィギュレーション後、およびユーザーアプ





リケーションで SDI ラッパーへの tx_gtx_full_reset_in がアサートされるたびに自動的に実行され、この結果、 PLL および GTX TX の両方がリセットされます。

• SDI 制御ロジックは、 txsysclksel ポートが動的に変更されるたびに、 gttxreset 入力を使用して GTX TX を自動的にリセットします。 txsysclksel ポートは、GTX TX のシリアルクロックするために使用されます。各 GTX トランシーバーは、固有の txsysclksel ポートを備えており、2 つの PLL のシリアルクロックソースを個別に切り替えることができます。 txsyclksel ポートはアプリケーションで直接制御できません。 SDI 制御モジュールが、 tx_pll_select_in 入力の変更を受けて GTX トランシーバーの txsysclksel ポートを動的に変更します。制御モジュールは、 tx_pll_select_in 入力への変更を検出するとまず gttxreset 信号をアサートし、その後 txsysclksel を変更してから gttxreset をネゲートします。このシーケンスは、 GTX トランシーバーが txresetdone 出力のアサートで完了します。この時点で SDI 制御モジュールは、 tx_change_done_out 出力をアサートして txsysclksel が変更されたことを示します。

• SDI 制御ロジックは、 tx_mode_in 入力ポートの変更を受けて、 DRP を介して SDI 制御ロジックによって GTX TX のPLL 分周器が変更されるたびに、gttxreset ポートを使用して GTX TX を自動的にリセットします。 txsysclksel ポートの変更と同様に、 SDI 制御ロジックは、 tx_change_done_out 出力でこのリセットの完了を示します。

UHD-SDI ラッパーには TX 部のリセット入力が 3 つあります。

• tx_rst_in : High にアサートされると、 UHD-SDI コアにある SDI TX データパスをリセットします。 GTX のリセットを実行するわけではありません。

• tx_gtx_full_rest_in : High にアサートされると、 TX に関連する PLL をリセットしてから、 GTX トランシーバーの TX部 (gttxreset) をリセットします。 2 つのリセットのこのようなシーケンスにより、 PLL リセットが完了して PLL が基準クロックにロックされるまで gttxreset は完了しません。

• tx_gtx_reset_in : High にアサートされると、 GTX トランシーバーの TX 部 (gttxreset) のみをリセットします。 gttxresetシーケンスの開始時に PLL がロックされていない場合、PLL がロックされるまで gttxrest シーケンスは完了しません。

GTX RX のリセット

TX 部と同様に、ユーザーアプリケーションでは、このセクションで説明したすべての RX リセットと動的変更動作が互いに干渉しないように SDI 制御モジュールによって慎重に調整されます。

GTX RX 部のリセットが必要となる状況は次のとおりです。

• GTX RX へシリアルクロックを供給する PLL がリセットされる場合は、必ず gtrxreset ポートを使用して RX 部をリセットします。このリセットは、 SDI 制御モジュールによる FPGA コンフィギュレーション後、およびユーザーアプリケーションで SDI ラッパーへの rx_gtx_full_reset_in がアサートされるたびに自動的に実行され、この結果、 PLL および GTX RX の両方がリセットされます。

• SDI モード (SD、 HD、 3G、 6G、および 12G-SDI) が変わると、 GTX の入力ポート、さらに DRP を介して属性設定を変更する必要があります。 SDI 制御ロジックが、 RX SDI モードが変更されるたびに、自動的にこれらの変更を行います。 SDI 制御ロジックは、必要な変更をすべて完了した後、 GTX の gtrxrest ポートを使用して GTX RX 部をリセットします。

UHD-SDI ラッパーには、 RX 部のリセット入力が 3 つあります。

• rx_rst_in : High にアサートされると、 UHD-SDI コアにある SDI RX データパスをリセットします。 GTX のリセットを実行するわけではありません。

• rx_gtx_full_rest_in : High にアサートされると、 RX に関連する PLL をリセットしてから、 GTX トランシーバーの RX部 (gtrxreset) をリセットします。 2 つのリセットのこのようなシーケンスにより、 PLL リセットが完了して PLL が基準クロックにロックされるまで gtrxreset は完了しません。

• rx_gtx_reset_in : High にアサートされると、 GTX トランシーバーの RX 部 (gtrxreset) のみをリセットします。gtrxreset シーケンスの開始時に PLL がロックされていない場合、PLL がロックされるまで gtrxreset シーケンスは完了しません。

SDI 電気的インターフェイス

GTX トランシーバーから /GTX トランシーバーへ送信されるシリアル信号を SDI の電気的規格へ変換するには、外部にSDI ケーブルイコライザーとケーブルドライバーが必要です。

外部 SDI ケーブルイコライザーを使用し、シングルエンドの 75 SDI 信号を GTX トランシーバーのレシーバー入力信号要件に対応する 50 差動信号へ変換する必要があります。複数のメーカーが、それぞれに適切な SDI ケーブルイコライ





ザーを提供しています。これらのケーブルイコライザーの差動出力は通常、AC カップリングを用いて GTX レシーバー入力信号と接続する必要があります。図 6 に、標準的な SDI ケーブルイコライザーと GTX レシーバーのインターフェイス例を示します。通常、 12G-SDI ケーブルイコライザーにはリクロッカーが内蔵されていますが、GTX への電気的インターフェイス要件は変更されません。

重要 : 外部 SDI ケーブルイコライザーと GTX RX のシリアル入力間の AC カップリングキャパシタの電気容量値は、 SDIパソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0F 以上の AC カップリングキャパシタが必要で、推奨値は 4.7F です。一部の新世代 SDI ケーブルイコライザーでは、従来の 800mV 差動振幅ではなく、 600mV 差動振幅レベルが出力のデフォルト設定となっています。 600mV 差動振幅のイコライザーを使用すると、4.7F キャパシタでは SD-SDI での信号減衰を防ぐのに十分ではない可能性があります。ケーブルイコライザーの差動振幅は 800mV に設定することを推奨しています。

GTX RX の差動入力には、ビルトインの差動終端があります。『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 [参照 15] で説明しているとおり、 SDI アプリケーションの GTX RX 入力の RX 終端使用モードは 3 が推奨されています。 SDI アプリケーションの場合、 GTX の内部プログラム可能な終端電圧は 800mV に設定します。

図 6 について説明します。

1. SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルイコライザーのメーカーが提供する資料を参照してください。

同様に、 GTX トランスミッターの差動シリアル出力は、 SDI ケーブルドライバーの入力へ接続し、通常は AC カップリングを用いて接続します (図 7 参照)。ケーブルドライバーは、電気的特性が SDI 仕様を満たすように、 GTX トランスミッターからの差動信号をシングルエンド信号へ変換します。

重要 : GTX TX シリアル出力と SDI ケーブルドライバーの入力間の AC カップリングキャパシタの電気容量値は、 SDI パソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0F 以上の AC カップリングキャパシタが必要で、推奨値は 4.7F です。

図 7 について説明します。

1. SDI ケーブルドライバーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルドライバーのメーカーが提供する資料を参照してください。


図 6 : SDI ケーブルイコライザーと GTX レシーバー入力のインターフェイス


図 7 : SDI ケーブルドライバーと GTX トランスミッター出力のインターフェイス





SD‐SDI の考察

SD‐SDI の受信

270Mb/s ビットレートの SD-SDI は、 GTX RX でサポートされている低ラインレートよりも低くなります。 270Mb/s のSD-SDI を受信するには、 GTX RX を非同期オーバーサンプラーとして使用し、ビットトランザクションが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒 (GSPS)) で SD-SDI ビットストリームをサンプリングします。 GTX RXのクロックデータリカバリ (CDR) ユニットが GTX rxcdrhold 入力ポートを High にアサートし、基準クロックにロックします。これにより、CDR が低速な SD-SDI 信号にロックすることを防ぎ、 SD-SDI 信号のオーバーサンプリングをより一定して実行できます。

FPGA のプログラマブルロジックに実装されたデータリカバリユニット (DRU) は、 GTX RX でオーバーサンプルされたSD-SDI データを解析し、各ビットのベストサンプルを決定して回復データを出力します。この DRU は SDI コアの一部ではなく、アプリケーションノートの制御モジュールの一部として提供されています。

このアプリケーションノートで提供する DRU については、『20 ビット幅のオーバーサンプルデータをベースとするクロックおよびデータリカバリユニット』 [参照 18] で説明しています。このアプリケーションノートでは DRU の動作理論について説明していますが、 UHD-SDI リファレンスデザインで DRU の使用するために不可欠というわけではありません。

SMPTE ST 259 (SD-SDI 規格) では、 270Mb/s 以外のビットレートも定められています。DRU は、 270Mb/s シリアルデータの 11倍のオーバーサンプリングのみをサポートするために、 SDI 制御モジュールにインスタンシエートされていますが、その他の SD-SDI ビットレートをサポートする必要があるアプリケーションでは、 DRU を使用してこれらのビットレートも受信できます。この DRU は分数のオーバーサンプリング係数をサポートしているため、追加の RX 基準クロック周波数を使用しなくても 270Mb/s 以外の SD-SDI ビットレートを受信できます。 SMPTE ST344 で指定されている 540Mb/sSD-SDI ビットレートは、 GTX トランシーバーでサポートされるラインレート範囲内であるため、 GTX RX でこれを受信する目的で DRU を使用する必要はありません。ただし、 DRU を使用せずに 540Mb/s ビットレートを受信するには、その他の SDI ビットレートで使用されているものとは異なる基準クロック周波数が必要です。このため、 DRU を使用して 5.5倍のオーバーサンプリングで 540Mb/s ST344 を受信した方が、標準の SDI 基準クロック周波数を使用できるので、より簡単な方法といえます。ザイリンクスでは、その他の SD-SDI ビットレートをサポートするサンプルデザインを提供していません。

DRU はリカバリクロックを提供しません。また、 GTX RX の CDR ユニットは、その基準クロックにロックされているため、 SD-SDI モードでは RXOUTCLK は入力されるビットレートにロックされません。 DRU は、出力で 10 ビットデータワードが有効であることを示すデータストローブ信号を生成します。SDI コアは、このデータストローブ信号を使用してクロックイネーブルを生成します。これは 27MHz レートでアサートされ、 GTX からの rxoutclk クロックに対して通常5/6/5/6 のクロックサイクルリズムでアサートされます。 SDI ラッパーからの rx_ce_out 信号は、 DRU のデータストローブ信号で生成されるため、同じリズムとなります。 DRU データストローブと rx_ce_out 信号は、通常の 5/6/5/6 リズムから外れる場合があります。これは、実際の SD-SDI ビットレートと GTX RX へ供給されるローカル基準クロックの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 8 に、 27MHz rx_ce_out 信号を示したオシロスコープのスクリーンキャプチャを示します。画面中央の rx_ce_out の立ち上がりエッジでスコープがトリガーされています。スコープは無制限に継続するモードであり、数分間分の波形を取ることができました。波形は温度で色分けし、信号のも標準的な位置を示す赤色から、極めてまれな位置を示す青色で表示されています。このスクリーンキャプチャの作成に用いられた SD-SDI 入力信号は、 GTX レシーバーで使用されるローカル基準クロックと非同期です。中心パルスの左側または右側のいずれかにある rx_ce_out 信号は、中心パルスから常に 5 または 6 クロックサイクルの間隔があります。これは、 rx_ce_sd 信号のリズムが 5/6/5/6 であるためです。

トレースの左右両端にある 2 つのパルスは、 5/6/5/6 リズムによって中心パルスから名目上 11 サイクルクロック離れています。この名目上の位置は、黄色と赤色のパルスでマークされています。そして一番右のパルスには、中心パルスの立ち上がりエッジから 11 サイクルクロックの位置を縦方向の黄色い破線カーソルで示しています。青色のパルスで両側を挟まれた黄色と赤色のパルスは、ローカルの基準クロックと入力される SD-SDI 信号の周波数差を補うために、 DRU がrx_ce_sd の周期を 10 クロックサイクルまたは 12 クロックサイクルのいずれかにする必要があることを表しています。

このアプリケーションノートの SD-SDI DRU は、暗号化された VHDL ファイルとして提供されています。 DRU で使用される暗号化は、ほとんどの合成およびシミュレーションソフトウェアと互換性があります。





SD‐SDI の送信

SD-SDI の受信と同様に、低速な 270Mb/s SD-SDI ビットレートの送信は、GTX TX で直接サポートされていません。SD-SDI信号を送信するには、 GTX TX を 2.97Gb/s ラインレート (3G-SDI ラインレートのいずれか一方) 用にコンフィギュレーションします。UHD-SDI コアは送信される各ビットを 11 回複製するため、SDI コアから出力されて GTX TX の txdata ポートへ入力されるデータには、各ビットが 11 回連続して複製されたものが含まれます。終的に GTX TX から出力される信号は、有効な 270Mb/s SD-SDI 信号となります。

SD‐SDI リカバリクロックの生成

SD-SDI モードの場合、 CDR ユニットは SD-SDI シリアルストリームではなく、基準クロックの周波数にロックされるため、 GTX RX の rxoutclk は実際はリカバリクロックではありません。入力される SD-SDI 信号のデータレートを示す唯一の信号は、 UHD-SDI ラッパーの 27MHz rx_ce_out 出力です。

一部のビデオアプリケーション、特に、 SDI インターフェイス上に回復されたビデオデータを再送信する必要がないビデオアプリケーションでは、 rx_ce_out 信号がリカバリクロックとして十分機能します。通常、この信号は、GTX レシーバーからの rxoutclk でクロック供給されているダウンストリームモジュール用のクロックイネーブルとして使用されます。 UHD-SDI コア内の UHD-SDI データパスはこのように機能しています (rx_ce_out 信号をクロックイネーブルとして使用)。

実際に 27MHz の SD-SDI リカバリクロックが必要な場合は、生成可能なオプションがいくつかあります。詳細は、『Kintex-7GTX トランシーバーを使用した SDI インターフェイスの実装』 [参照 17] を参照してください。

RX SDI モードの自動検出

UHD-SDI コアは、 GTX RX で受信する SDI 信号の SDI モード (SD、 HD、 3G、 6G、または 12G-SDI) を自動で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、 UHD-SDI コアは GTX の rxdata 出力ポートに適切なSDI データを確実に検出するまで 5 つの異なる SDI モードで GTX RX を順に制御します。これが検出されると、 UHD-SDI


図 8 : SD‐SDI クロックイネーブル信号のキャプチャ (オシロスコープ画面)





コアは rx_mode_locked_out ポートをアサートし、 GTX CDR が SDI 信号へロックしたことを示します。 sdi_mode_out ポートには RX がロックした SDI モードが示されます。

ここで注意すべき点は、 rx_mode_locked 信号は GTX RX が SDI 信号にロックしていることを UHD-SDI コアが認識しているか否かを示すにすぎません。単に、 UHD-SDI コアのモード検索ステートマシンが依然として正しい SDI モードを検索し続けているか否かを示すものです。このため、 rx_mode_locked を UHD-SDI RX のロックステータスを示すインジケーターと見なすことはできません。

GTX RX が入力 SDI 信号にロックしておらず、正しい SDI モードを決定するために UHD-SDI コアがアクティブに GTX RXを制御している場合、 rx_mode_locked 信号が一時的にアサートされる可能性があります。これは、入力されるデータが有効な SAV シーケンスとしてランダムに現れる場合に生じます。 SAV シーケンスが検出されると、 UHD-SDI コアはrx_mode_locked をアサートし、検索を一時停止して適切なデータが受信されるのを待ちます。しかし、特定のタイムアウト期間内に適切なデータが受信されない場合は、 rx_mode_locked 信号がネゲートされ、 SDI モード検索が再開します。

SDI モード検索アルゴリズムは、 UHD-SDI ラッパーの rx_mode_en_in ポートで有効化された SDI モードにロックしようとするだけです。この 6 ビットポートには、HD-SDI (bit 0)、SD-SDI (bit 1)、3G-SDI (bit 2)、6G-SDI (bit 3)、12G-SDI (11.88Gb/s(bit 4) の場合)、および 12G-SDI (11.88/1.001Gb/s (bit 5) の場合) を有効化するためのビットがあります。 GTX RX は、 2 つの12G-SDI ラインレートに異なる基準クロック周波数で設定する必要があるため、モード検索アルゴリズムは 2 つの12G-SDI ラインレートを異なる SDI モードと見なします。また、 rx_mode_en_in ポートには個別のイネーブルビットがあるため、 2 つの 12G-SDI ラインレートの一方のみをモード検索に含むように指定することできます。この方法は、 GTXRX が 2 つの 12G-SDI ラインレートをスキャンするたびに QPLL の基準クロック周波数が頻変更されることが好ましくないアプリケーションで有効です。たとえば、図 4 に示すユーザーケースでは、 QPLL の基準クロックは 148.5MHz のみであるため、 11.88Gb/s の 12G-SDI のみをサポートします。この場合、アプリケーションは rx_mode_en_in のビット 5 を Lowに設定して、モード検出アルゴリズムが 11.88/1.001Gb/s 12G-SDI モードでロックしないようにする必要があります。図 4のケースで、 rx_mode_en_in を 6'b011111 値で駆動した場合、SDI モード検出アルゴリズムは、11.88/1.001Gb/s 12G-SDI モードを除く SDI モードすべてでロック検出を行います。

rx_mode_en_in ポートは動的に変更可能です。ただし、 rx_mode_en_in ポートのビットを動的にクリアすることで無効化されるモードに UHD-SDI RX がすでにロックしている場合、UHD-SDI RX はそのモードへのロックが自動的に外されるわけではありません。UHD-SDI RX は、入力 SDI 信号が変更または UHD-SDI RX がリセットされるまで SDI モードにロックされたままになり、 SDI モード検索アルゴリズムに対して rx_mode_en_in ポートの新しい設定を使用して SDI モードを特定するように強制します。

UHD-SDI コアの自動 SDI モード検索アルゴリズムは無効にできます。このアルゴリズムは、 rx_mode_detect_en_in ポートが High の場合のみ有効になります。このポートが Low の場合、 rx_forced_mode_in ポートを使用して UHD-SDI RX に対してどの SDI モードで動作するかを指示する必要があります。 rx_mode_detect_en_in が Low に遷移し、 SDI モード検索アルゴリズムが無効の場合、 SDI RX は rx_forced_mode_in ポートで指定されたモードになり、 rx_mode_locked 出力は常に Highになります。したがって、 rx_mode_locked はロックインジケーターまたはこのモードのデータ有効インジケーターとして使用できません。モード検索アルゴリズムが無効の場合、 rx_forced_mode_in を動的に変更すると、 SDI 制御ロジックが新しい SDI モードの必要に応じて GTX RX の設定を動的に変更します。

RX のビットレート検出

HD-SDI、 3G-SDI、および 6G-SDI モードの場合、 GTX RX は整数フレームレートまたは分数フレームレートのいずれのSDI 信号を受信しているかを示しません。つまり、HD-SDI モードの 1.485Gb/s と 1.485/1.001Gb/s の違いを認識できません。

一方、 12G-SDI モードでは、 QPLL の基準クロックが適切なラインレートに対応する必要があるため、 11.88Gb/s または11.88/1.001Gb/s のいずれを受信しているかを認識できます。 UHD-SDI コアが、自動モード検出機能の一環として 2 つの12G-SDI ラインレートを自動検出することが可能であれば、コアは GTX RX を 12G-SDI モードの 11.88Gb/s または11.88/1.001Gb/s のいずれで設定しているかを認識できます。

HD-SDI、 3G-SDI、および 6G-SDI モードの場合は、 SDI 制御ロジックに周波数コンパレータが含まれており、リカバリクロックの周波数を既知の周波数の基準クロックと比較できます。このロジックを使用して UHD-SDI ラッパーのrx_bit_rate_out ポートを生成し、整数フレームレートまたは分数フレームレートのいずれの SDI 信号を受信しているかを示します。この周波数コンパレータは、UHD-SDI ラッパーの clk_in ポートの固定周波数基準クロックに依存します。clk_inポートを駆動するクロックの公称周波数は、FXDCLK_FREQ パラメーターで指定する必要があります。UHD-SDI ラッパーのこのパラメーターは、整数値 (Hertz) で指定します。周波数コンパレータがわずか 1000ppm の差のリカバリクロック周波数を区別できるようにするため、基準クロックの周波数を FXDCLK_FREQ パラメーターで確実かつ正確に指定する必要があります。



7 シリーズデバイスに SDI インターフェイスを実装


7 シリーズデバイスに SDI インターフェイスを実装7 シリーズ GTX FPGA デザインに UHD-SDI インターフェイスを実装するには、次の手順を実行します。

1. 7 Series FPGAs Transceivers Wizard コアを使用してGTX ラッパー、GTX コモンラッパー、および CPLL レールモジュールを生成します。

2. SMPTE UHD-SDI コアを生成します。

3. このアプリケーションｎノートで提供する UHD-SDI ラッパーをアプリケーションにインスタンシエートします。UHD-SDI ラッパーが、 GTX ラッパー、 UHD-SDI コア、および SDI ロジックをインスタンシエートして相互接続します。 GTX コモンラッパーは個別にインスタンシエートする必要があり、同じ GTX クワッド内のすべての UHD-SDIラッパーへ接続する必要があります。

4. UHD-SDI インターフェイスに適切なタイミング制約を適用します。

GTX ラッパーの生成

7 Series FPGAs Transceivers Wizard を使用して、 GTXE2_COMMON および GTXE2_CHANNNEL ブロックを含む GTX ラッパーを生成します。

ウィザードで生成された GTX ラッパーはラッパーレベルの階層構造となり、上位層のラッパーファイルには SDI 動作に準拠しない余計なリセットロジックが含まれています。したがって、 SDI アプリケーションには下位層の GTX ラッパーファイルのみ有効です。下位層の GTX ラッパーには、常に GTXE2_CHANNNEL インスタンスが 1 つあります。も簡単に GTX ラッパーを生成および使用する方法は、ウィザードを使用して 1 つのトランシーバーのみを生成し、その後アプリケーションにその下位層 GTX ラッパーを複数回 (つまり、 SDI で使用する GTX トランシーバーの数) インスタンシエートします。また、 GTX コモンラッパーも必要に応じてインスタンシエートする必要があり、 SDI インターフェイスを実装しているトランシーバーを含む各 GTX クワッドにつき 1 つインスタンシエートする必要があります。 GTX トランシーバーのシリアルクロックソースに CPLL のみを使用する場合は、 QPLL のみを含む GTX ラッパーをインスタンシエートする必要はありません。このアプリケーションノートで提供する SDI デモアプリケーションでは、 GTX ラッパーと GTXコモンラッパーのインスタンシエート方法を例として示しています。

CPLL ベースの 7 シリーズ GTX デザインでは、コンフィギュレーション直後に MGTAVTT に電流スパイクが発生する可能性があります。ザイリンクスでは、この問題の解決方法を示した AR# 59294 を提供しています。このアンサーレコードには、コンフィギュレーション後に CPLLPD を High にアサートした状態で、有効な基準クロックパルスを数回カウントし、その後 CPLLPD をディアサートすると通常の GTX 初期化シーケンスが開始すると記載されています。 CPLLPD の優先順位付けを行う CPLL Railing と呼ばれる 7 Series FPGAs Transceivers Wizard モジュールを、デザインのアクティブ CPLL それぞれで使用する必要があります。

次のセクションでは、 Vivado IP カタログからウィザードのバージョン 3.5 を使用して GTX ラッパーを生成する手順について詳しく説明します。

重要 : バージョン 3.5 の GTX ラッパーは、SDI 動作に完全準拠しない GTX ラッパーファイルと GTX コモンラッパーファイルを生成するため、手動で修正する必要があります。ラッパーファイルの修正方法は、このアプリケーションノートの「GTX ラッパーの修正」で説明しています。

SDI アプリケーションでは上位層の GTX ラッパーが使用されないため、 SDI アプリケーションと同じ Vivado プロジェクトに GTX ラッパーを生成しないようにします。SDI 用 GTX ラッパーの生成のみを目的として Vivado で新規プロジェクトを作成してください。GTX ラッパー作成後、SDI に必要な GTX ラッパーファイルのみを実際の SDI の Vivado プロジェクトに追加できます。 GTX ラッパーの Vivado プロジェクトと SDI の Vivado プロジェクトでは、常に同じ 7 シリーズ FPGAデバイスを指定してください。

GTX ラッパーの Vivado プロジェクトを作成した後、IP カタログを開きます。7 Series FPGAs Transceivers Wizard は、VivadoIP カタログの上位の [FPGA Features and Design] フォルダー内の [IO Interfaces] フォルダーに含まれています。 IP カタログ内のこのウィザードをダブルクリックして 7 Series FPGAs Transceivers Wizard を起動します。

ウィザードのバージョン 3.5 には、 6G-SDI および 12G-SDI 用のプロトコルテンプレートは含まれていませんが、 HD-SDIと 3G-SDI のプリセットが含まれています。したがって、 3G-SDI のプリセットを基準として使用します。ここでは、 SDIインターフェイスの実装に必要なすべての設定とポートを含む GTX ラッパーの生成方法について説明します。





[GT Selection] タブが開くと同時にウィザードが起動します (図 9 参照)。タブの上部には [Component Name] というフィールドがあります。ここで入力した名前は、GTX ラッパーファイル名、および GTX コンポーネント名として使用されます。ここの例では、コンポーネント名は GTXE2_CHANNNEL です。

[GT Selection] タブでは、使用するトランシーバータイプを指定してください。プロジェクト内で指定した 7 シリーズデバイスに基づいて、 GTX または GTH トランシーバーのいずれかを選択できます。この例の場合、 Vivado プロジェクトで指定したデバイスには GTX トランシーバーしか含まれていないため、選択肢は GTX トランシーバのみで、 [GT Type] の選択メニューは図 9 のように淡色表示されています。

[Shared Logic] では、 [include Shared Logic in example design] をオンにします。

タブを切り替える場合は、[Component Name] の下部にあるタブをクリックします。すべてのタブで設定を完了するまでは、[OK] をクリックしないでください。 [OK] をクリックするとウィザードが終了します。

図 10 に示す [Line Rate, RefClk Selection] タブに進みます。 [Protocol] ドロップダウンリストから [3g sdi] を選択します。これで、3G-SDI 動作用のすべての設定が完了です。このプリセットを基準として使用し、6G-SDI および 12G-SDI アプリケーション向けにウィザードの設定を変更します。

[Line Rate (Gbps)] は、使用する PLL およびサポートされる大ラインレートに従って設定する必要があります。大ラインレートが 12G-SDI の場合は、 QPLL を使用するように選択した RX または TX のいずれかの大ラインレートを11.88Gbps に設定します。大ラインレートが 6G-SDI またはそれより低速モードの場合は、ラインレートを 5.94Gbps に設定します。 CPLL を使用するもう一方のラインレートは、常に 5.94Gbps に設定してください。 QPLL を 11.88Gbps に設定することで、ウィザードは QPLL VCO を 12G-SDI 動作に必要な高周波数帯域に確実に設定します。 TX および RX の[Reference clock (MHz)] 周波数を任意の値に設定します (通常 148.5MHz)。

ラインレートを 11.88/1.001Gbps または 5.94/1.001に変更したり、基準クロック周波数を 148.5/1.001MHz に変更しないでください。SDI 制御モジュールが、1/11 から 1/1.001 へのラインレートの切り替えを制御します。また、その他のラインレート (12G-SDI の 11.88Gbp、 3G-SD の 2.97Gbps、 HD-SDI の 1.485Gbps、および SD-SDI の 270Mbps) への動的な切り替えも


図 9 : 7 Series Transceivers Wizard ‐ [GT Selection] タブ





SDI 制御モジュールが管理します。このタブで指定するラインレートは、常に 11.88Gbps および 5.94Gbps となります。ほかの基準クロック周波も選択できますが、 [Reference Clock] プルダウンリストで選択可能な数値に限定されます。

[TX off] および [RX off] のチェックボックスを使用すると、トランスミッターのみ ([RX off] をオン) またはレシーバーのみ ([TX off] をオン) を含む GTX ラッパーを作成できます。この例では、いずれのオプションも選択されていません。

[Quad Column] には今回関係ないため、デフォルト値のままにしてください。

[Use Common DRP] は、通常、 SDI アプリケーションでは選択しません。

[Line Rate, RefClk Selection] タブの下部セクションでは、上位層の GTX ラッパーに含める GTX トランシーバーとクワッドを選択できます。また、 PLL が使用する基準クロック、および各トランシーバーへシリアルクロックを供給する PLL も選択できます。 SDI アプリケーションの場合は、常に、 1 つのトランシーバーを含む 1 つの GTX ラッパーを作成してください。どのトランシーバーを選択するかは問題ではないため、デフォルトで選択されたシングルトランシーバーを使用する方法がも簡単です。

この例では、 RX ユニットが REFCLK1 Q1 を基準クロックとして使用する QPLL1 を使用しています。 TX ユニットは、REFCLK0 Q1 を基準クロックとして使用する CPLL を使用しています。ウィザードでは、 TX ユニットにおける QPLL とCPLL 間の動的な切り替えについては直接的に制御しません。この動的切り替えは、 SDI 制御モジュールで制御されます。ただし、TX で QPLL と CPLL が動的に切り替えられるように、すべての PLL がアクティブで適切に接続された GTX ラッパーを構築するには、図 10 に示すように RX のクロックソースとして QPLL を割り当て、 TX のクロックソースとしてCPLL を割り当てて、 QPLL と CPLL には異なる基準クロックを設定します。 QPLL を使用せずに CPLL のみを使用する場合は、 RX と TX の両ユニットの基準クロックソースとして CPLL を使用します。

[Advanced Clocking Option] をオンにします。

図 11 に示す [Encoding and Clocking] タブに進みます。


図 10 : 7 Series Transceivers Wizard – [Line Rate, RefClk Selection] タブ





TX と RX の両方に対して、 [External Data Width] を 40 に設定し、 [Internal Data Width] も 40 に設定してください。また、[Encoding] および [Decoding] を共に None に設定してください。

[Use DRP] は常時オンになっており、変更できません。 DRP の周波数は、 GTX の drpclk ポートに接続されるクロックの公称周波数に設定してください。

DRP 周波数の選択セクションの下にリストされているオプションポートはすべて、 SDI に必要ありません。

SDI アプリケーションでは、 RX および TX バッファーの使用を推奨しています。したがって、 [Enable TX Buffer] および[Enable RX Buffer] はオンにしてください。 [TXUSRCLK Source] は TXOUTCLK に設定されており変更できませんが、[RXUSRCLK Source] は図 11 に示すように必ず RXOUTCLK を指定してください。

その下にある [Optional Ports] セクションでは、 SDI 用に RXSYSCLKSEL および RXCDRHOLD が必要です。 TX ユニットが QPLL と CPLL 間を動的に切り替える場合は、 TXSYSCLKSEL ポートも必要になります。できる限り TXSYSCLKSELポートを常に選択します。 TX の動的切り替えが不要な場合は、シリアルクロックソースとして QPLL または CPLL のいずれかを選択するように TXSYSCLKSEL をハード接続できます。

図 12 に示す [Comma Alignment and Equalization] タブに進みます。

このタブの [RXCOMMA Alignment] セクションでは、デフォルトで [Use COMMA detection] および [RXSLIDE] ポートが選択されています。 [Use COMMA detection] をオフにすると、 [RXSLIDE] ポートが自動的に無効になります。カンマ検出やRXSLIDE 機能は、 SDI で使用しません。

[Termination and Equalization] の設定は、図 12 に示す値に変更してください。 [Differential Swing and Emphasis Mode] は[Custom]、 [RX Equalization Mode] は [LPM-Auto]、 [RX Termination Voltage] は [Programmable]、および [Trim Value] は [800]mV に設定します。

[Optional Ports] のポートは、アプリケーションの要件に応じて有効 (オン) または無効 (オフ) にできます。外部の SDI ケーブルドライバーに対して TX からの信号の整合性を向上させるために TXPOSTCURSOR および TXPRECURSOR ポートが必要な場合は、これらのポートをオンにできます。


図 11 : 7 Series FPGAs Transceivers Wizard – [Encoding and Clocking] タブ





図 13 に示す [PCIE, SATA, PRBS] タブに進みます。このページの多くのオプションは SDI との関連性がないため、デフォルト値のまま変更しないでください。 [Optional Ports] には、 SDI アプリケーションで役立つポートがいくつかあります。

[LOOPBACK] ポートはデフォルトでオンになっています。このポートを使用すると、 GTX TX で送信されたデータを同じトランシーバー内にある GTX RX へループバックする、さまざまなループバックモードを動的に選択できます。ループバックモードはデバッグには有用ですが、プロダクションアプリケーショでは一般に使用されません。


図 12 : 7 Series FPGAs Transceivers Wizard – [Comma Alignment and Equalization] タブ





これで、 SDI アプリケーション用の GTX ラッパーを作成する際に必要なすべての選択が完了です。 [CB and CC Sequence]タブは、チャネルボンディングおよびクロックコレクションを使用するプロトコル用です。SDI ではこれらのいずれかを使用します。 [Summary] タブは、ほかのタブで設定した内容をまとめています。 [OK] をクリックして、次に [Generate] をクリックすると、 GTX ラッパーが生成されます。

ウィザードは、 SDI アプリケーションで必要なファイルだけでなく、 SDI アプリケーションでは不要なサンプルファイルも多数生成します。使用するすべてファイル名の初には、ウィザードでユーザーが GTX ラッパーに指定したコンポート名が付きます。必要なコンポーネントは次のとおりです。

• <component_name>_gt.v : 下位層 GTX ラッパー

• <component_name>_cpll_railing : CPLL Railing ロジック

• <component_name>_common.v : コモンラッパー

Vivado のプロジェクト名が sdi_wrapper で、デフォルトの言語に Verilog が選択され、GTX ラッパーに付くコンポート名がk7gtx_uhdsdi_wrapper の場合、必要なファイルのパスは次のようになります。

sdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_gt.vsdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_cpll_railing.vsdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_common.v

ウィザードを使用して GTX ラッパーを生成する場合、サポートディレクトリおよびサポートディレクトリに入る GTX コモンラッパーは自動的に生成されません。図 14 に示すように、ポップアウトメニューの SDI ラッパーの項目を右クリックして、 [Generate Output Products] を選択します。


図 13 : 7 Series FPGAs Transceivers Wizard – [PCIE、 SATA、 PRBS] タブ





GTX ラッパーの変更

ウィザードのバージョン 3.5 で生成される GTX ラッパーおよび GTX コモンラッパーは、 SDI に適合するように手動で変更する必要があります。このセクションでは、これらのラッパーファイルに必要な変更について説明します。

ウィザードのバージョン 3.5 で生成された GTX コモンラッパーファイル <component_name>_common.v には、 QPLL を不適切な周波数で動作させてしまう不正なパラメーター (QPLL_FBDIV_TOP) があります。 148.5MHz または 148.5/1.001MHzの基準クロックを使用した場合、 SDI 用のこのパラメーター値は 80 です。

この QPLL_FBDIV_TOP パラメーターを使用して、 GTXE2_COMMON プリミティブの QPLL_FBDIV パラメーターおよびQPLL_FBDIV_RATIO パラメーターの適切な値が計算されます。 148.5MHz または 148.5/1.001MHz 以外の基準クロックを使用する場合に QPLL_FBDIV および QPLL_FBDIV_RATIO パラメーターの適切な値を判断する方法は、『7 シリーズ FPGAGTX/GTH トランシーバーユーザーガイド』 [参照 15] を参照してください。


図 14 :サポートディレクトリの生成





下位層の GTX ラッパー (<component_name>_gt.v) では、 SD-SDI モードでの LPM イコライザーの自動適応機能を無効にするために、いくつかの変更が必要です。ラッパーの上位ポートに rxosovrden 入力を追加して、 GTXE2_CHANNEL インスタンスの RXOSOVRDEN ポートへ接続する必要があります。

イコライザーの属性を次のように指定してください。

RX_DFE_GAIN_CFG23'h0200EA

RX_DFE_H3_CFG12'b000000111110

RX_DFE_H4_CFG11'b00011011110

RX_DFE_H5_CFG11'b00011011110

RX_DFE_KL_CFG13'h00FE

RX_DFE_LPM_CFG16'h0954

RX_DFE_VP_CFG17'h03F03

RXDFEAGCOVRDEN、 RXDFELFOVRDEN、 RXDFETAP2OVRDEN、 RXDFETAP3OVRDEN、 RXDFETAP4OVRDEN、RXDFETAP5OVRDEN、および RXDFEUTOVRDEN ポートは、デフォルトで tied_to_ground_i という名前のネットに接続されています。これらのポートに接続されている信号を tied_to_vcc に変更します。このアプリケーションノートのデモアプリケーションで提供する GTX ラッパーファイルはすでに修正されているため、例として参照できます。

SMPTE UHD‐SDI IP の生成

Vivado IP カタログを使用して、 SMPTE UHD-SDI コアを生成します。 SMPTE UHD-SDI コアは、 IP カタログの [Video &Image Processing] フォルダーにあります。

UHD-SDI コアは、ソースコードで提供され、あらかじめコンパイルされたコアではありません。 UHD-SDI コアが生成されると、 UHD-SDI コアのソースコードファイル (Verilog) を含むフォルダーが作成されます。

UHD-SDI コアの生成時に利用できるオプションは、RX 部に EDH (エラー検出と処理) プロセッサ、およびコアがサポート可能な大ラインレートを含めるか否かです。

[Maximum Line Rate] の選択は、 IP で有効化される大 SDI データストリーム (DS) に影響します。 [3G-SDI] を選択すると4 つの DS が有効になり、 [6G-SDI] および [12G-SDI 8DS] を選択すると 8 つの DS が有効になり、 [12G-SDI 16DS] を選択すると 16 の DS が有効になります。

UHD‐SDI ラッパーのインスタンシエート

UHD-SDI ラッパーには、 GTX トランシーバーラッパーのインスタンスが 1 つ、 UHD-SDI コアのインスタンスが 1 つ、そして SDI 制御ロジックが含まれます。このセクションでは、表を用いて UHD-SDI ラッパー、ポート、および使用法について説明します。

この UHD-SDI ラッパーは、GTX ラッパーモジュール名が k7gtx_uhdsdi_wrapper_GT であることを前提としています。GTXラッパー名が異なる場合は、 UHD-SDI ラッパーを適切に変更する必要があります。また、デザインに含まれるサンプルGTX ラッパーとは異なるポートセットがその GTX ラッパーにある場合は、 UHD-SDI ラッパーの GTX ラッパーのインスタンスを変更する必要があります。

リファレンスデザインには、有効な各 UHD-SDI コアコンフィギュレーションに 1 つ、合計 8 個のラッパーファイルがあります。それらのインスタンシエーションや使用法は UHD-SDI コアのコンフィギュレーションに完全に依存します (コンパイルエラーなし )。これらのラッパーファイルは、 \srcs\x7gtx_uhdsdi_wrapper フォルダーに含まれており、リファレンスデザインでは、太字表記したものを使用しています。

• x7gtx_uhdsdi_3g_wrapper

• x7gtx_uhdsdi_3g_norxedh_wrapper

• x7gtx_uhdsdi_6g_wrapper

• x7gtx_uhdsdi_6g_norxedh_wrapper

• x7gtx_uhdsdi_12g_8s_wrapper





• x7gtx_uhdsdi_12g_8s _norxedh_wrapper

• x7gtx_uhdsdi_12g_16s_wrapper

• x7gtx_uhdsdi_12g_16s _norxedh_wrapper

表 2 : UHD‐SDI ラッパーの GTX ポート

ポート名幅説明

clk_in 1 SDI ビットレート検出の周波数コンパレータなど、さまざまなタイミング機能用の固定周波数クロック入力です。小クロック周波数は 10MHz になる必要があります。大クロック周波数は約 150MHz です (スピードグレードに依存)。このクロックは、SDI インターフェイスが動作している間に停止することはなく、周波数も変更できません。

drpclk_in 1 GTX の DRP ポート用および DRP ポートへ接続される SDI 制御ロジック用のクロック入力です。フリーランニングクロックで駆動する必要があります。通常、 clk_in ポートを駆動しているクロックと同じクロックで駆動されます。小クロック周波数は 10MHz の必要があります。大クロック周波数は、 FPGA データシートに記載されている GTX DRP でサポートされる大周波数です。このクロックは、 SDI インターフェイスが動作している間に停止することはなく、周波数も変更できません。

qpllclk_in 1 このポートは、 GTX コモンの QPLLOUTCLK_OUT ポートへ接続されます。

qpllrefclk_in 1 このポートは、 GTX コモンの QPLLOUTREFCLK_OUT ポートへ接続されます。

qplllock_in 1 このポートは、 GTX コモンの QPLLLOCK_OUT ポートへ接続されます。

cpll_refclksel_in 3 この入力ポートは、 CPLL で使用されるクロックを選択します。 GTX ラッパーの cpllrefclksel_in ポートへ直接接続されます。このポートのエンコーディングは次のとおりです。

000 : 予約

001 : cpll_gtrefclk0_in

010 : cpll_gtrefclk1_in

011 : cpll_northrefclk0_in

100 : cpll_northrefclk1_in

101 : cpll_southrefclk0_in

110 : cpll_southrefclk1_in

111 : 非サポート

cpll_northrefclk0_in 1 CPLL 用の上方向への refclk 0 です。

cpll_northrefclk1_in 1 CPLL 用の上方向への refclk 1 です。

cpll_southrefclk0_in 1 CPLL 用の下方向への refclk 0 です。

cpll_southrefclk1_in 1 CPLL 用の下方向への refclk 1 です。

cpll_gtrefclk0_in 1 このクワッドの専用 refclk 0 入力です。

cpll_gtrefclk1_in 1 このクワッドの専用 refclk 1 入力です。

cplllock_out 1 この出力は、 GTX トランシーバーの cplllock_out で駆動され、 CPLL のロックステータスを示します。

cpllreset_in 1 この入力は、GTX トランシーバーの CPLL をリセットします。rx_pll_reset_outと tx_pll_reset_out の適切な組み合わせで駆動する必要があります。

rxp_in 1 トランシーバーの RXP シリアル入力であり、デザインの上位にある入力ポートへ接続する必要があります。

rxn_in 1 トランシーバーの RXN シリアル入力であり、デザインの上位にある入力ポートへ接続する必要があります。





txp_out 1 トランシーバーの TXP シリアル出力であり、デザインの上位にある出力ポートへ接続する必要があります。

txn_out 1 トランシーバーの TXN シリアル出力であり、デザインの上位にある出力ポートへ接続する必要があります。

表 3 : UHD‐SDI ラッパーの RX ポート


rx_rst_in 1 同期リセット入力です。 rx_usrclk_out の立ち上がりで rx_ce_in が High で、rx_rst_in が High の場合のみ、レシーバーが完全リセットされます。

rx_mode_detect_rst_in 1 SDI モード検索機能のみリセットする同期リセットです。 rx_usrclk_out の立ち上がりエッジで rx_ce_in が High で、 rx_mode_detect_rst_in が High の場合のみ、SDI モード検出機能がリセットされます。

rx_fabric_rst_out 1 この同期リセット出力は、 GTX がリセットされている間 High にアサートされます。ユーザーアプリケーションは、この出力を使用することで、 UHD-SDIRX の出力へ接続される任意のロジックをリセットできます。

rx_usrclk_out 1 RX の主要クロックです。このクロックのソースは、GTX のリカバリクロック出力 (RXOUTCLK) です。グローバルクロック rx_usrclk_out を生成するために、UHD-SDI ラッパーには GTX RXOUTCLK をバッファリングする BUFG があります。特に指定がない限り、UHD-SDI コアのすべての RX は rx_usrclk_out に同期します。

rx_gtx_full_reset_in 1 この入力が High に遷移すると、 GTX の RX 部の完全リセットが開始します。rx_pll_reset_out 信号がアサートされて RX 部に関連する PLL がリセットされ、GTX の gtrxreset ポートを使用して GTX RX がリセットされます。この入力はdrpclk_in に同期します。

rx_gtx_reset_in 1 この入力が High に遷移すると、 GTX の gtrxreset が開始します。関連する PLLはリセットされません。この入力は drpclk_in に同期します。

rx_refclk_stable_in 1 ユーザーアプリケーションは、RX で使用される PLL の基準クロックが安定したら、この入力を High にアサートする必要があります。この入力を Low 駆動によって PLL のリセットが開始されるわけではありません。 rx_refclk_stable_inが High になるまで、rx_gtx_full_reset_in によって開始された PLL のリセットが完了しないようにするだけです。この入力は非同期入力として処理されます。

rx_pll_select_in 1 この入力は、 GTX RX のシリアルクロックソースとして使用する PLL を選択します。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。この入力は drpclk_in に同期します。

rx_pll_type_in 2 このポートのビット 0 は、rx_pll_select_in が Low の場合に選択される PLL を示します。ビット 1 は、 rx_pll_select_in が High の場合に使用される PLL を示します。これらのビットでは、ビット 0 の場合に CPLL が選択され、ビット 1 の場合に QPLL が選択されます。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。この入力は drpclk_in に同期します。

rx_pll_range_in 2 このポートのビット 0 は、rx_pll_select_in が Low の場合での PLL の動作範囲を示します。ビット 1 は、 rx_pll_select_in が High の場合での PLL の動作範囲を示します。動作範囲 1 の CPLL または QPLL の場合、このビットは Low になります。動作範囲 2 の QPLL の場合は High になります。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。

rx_pll_reset_out 1 この出力は、 GTX RX で使用される PLL をリセットする場合に High にアサートされます。 GTX コモンの QPLLRESET_IN ポートまたは UHD-SDI ラッパーの cpllreset_in ポートのいずれか一方または両方に接続する必要があります。この出力は drpclk_in に同期します。

表 2 : UHD‐SDI ラッパーの GTX ポート (続き)






rx_mode_en_in 6 SDI モード検出用の 1 変数のイネーブルビットで、 High ビットは特定の SDIモードを検索に含め、 Low ビットは特定の SDI モードを検索から除外します。

ビット 0 は HD-SDI を有効にする

ビット 1 は SD-SDI を有効にする

ビット 2 は 3G-SDI を有効にする

ビット 3 は 6G-SDI を有効にする

ビット 4 は 12G-SDI (11.88Gb/s) を有効にする

ビット 5 は 12G-SDI (11.88/1.001Gb/s) を有効にする

rx_mode_detect_en_in 1 High の場合、 SDI モード検出機能を有効にします。有効の場合、 SDI モード検出機能は入力される SDI データストリームを検索してこれにロックするようレシーバーを制御します。無効の場合、ユーザーアプリケーションは、rx_forced_mode_in ポートを使用する際の SDI モードを SDI レシーバーへ伝える必要があります。

rx_forced_mode_in 3 rx_mode_detect_en_in 入力が Low の場合は、自動の SDI モード検出機能が無効になり、レシーバーは rx_forced_mode_port_in ポートの値で指定された SDIモードで動作するようになります。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 11.88Gb/s

110 = 12G 11.88/1.001Gb/s

rx_mode_out 3 レシーバーの現在の SDI モードを示します。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 1000/1000

110 = 12G 1000/1001

レシーバーがロックされていない場合、正しい SDI モードを検索し、このポートの値が変更されます。この際、 rx_mode_locked_out 出力は Low になります。レシーバーが正しい SDI モードを検出すると、rx_mode_locked_out 出力が Highになります。

rx_mode_hd_out 1 HD-SDI モードで RX がロックされると High になります。

rx_mode_sd_out 1 SD-SDI モードで RX がロックされると High になります。

rx_mode_3g_out 1 3G-SDI モードで RX がロックされると High になります。

rx_mode_6g_out 1 6G-SDI モードで RX がロックされると High になります。

rx_mode_12g_out 1 12G-SDI モード (いずれかのビットレート ) で RX がロックされると High になります。

rx_mode_locked_out 1 SDI モード検出機能が GTX から有効な値を検出してモード検索を停止すると、High になります。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。 rx_mode_detect_en_in ポートが Low の場合、この出力は常に Highを示します。

表 3 : UHD‐SDI ラッパーの RX ポート (続き)






rx_bit_rate_out 1 この出力ポートは、各モード (HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI) で受信するビットレートを示します。

HD-SDI モードの場合 :

rx_bit_rate = 0 : ビットレート = 1.485Gb/s

rx_bit_rate = 1 : ビットレート = 1.485/1.001Gb/s

3G-SDI モードの場合 :









rx_t_locked_out 1 このポートが High の場合、転送フォーマット検出ロジックが SDI 転送フォーマットを認識したことを示します。

rx_t_family_out 4 SDI インターフェイスで転送として使用されているビデオ信号のファミリを示す出力です。この出力は、 rx_t_locked_out が High の場合のみ有効です。このポートは、転送されている画像のビデオフォーマットを必ずしも認識するとは限らず、転送の特性のみを認識します。このポートのエンコードについては、表 8 を参照してください。

rx_t_rate_out 4 転送のフレームレートを示す出力です。これは、実際の画像のフレームレートと同じになるとは限りません。この出力は、 rx_t_locked_out が High の場合のみ有効です。このポートのエンコードについては、表 9 を参照してください。

rx_t_scan_out 1 転送がインターレース (Low) またはプログレッシブ (High) のいずれかを示す出力です。これは、実際の画像のスキャンモードと同じになるとは限りません。この出力は、 rx_t_locked_out が High の場合のみ有効です。

rx_level_b_3g_out 1 3G-SDI モードでは、入力信号がレベル B の場合は High にアサートされ、レベル A の場合は Low にアサートされます。rx_mode_3g_out が High の場合のみ有効です。

rx_active_streams_out 3 現在受信しているビデオフォーマットに対してアクティブなデータストリーム数を示します。アクティブデータストリームの数は、2rx_active_streams_out です。

000 : 1 アクティブストリーム





その他の値は予約されています。

rx_ce_out 1 RX クロックイネーブル出力で、すべての SDI モードで有効です。 SD モードの場合、標準的な 5/6/5/6 のリズムでアサートされます。 HD および 3GA モードの場合は常に High になります。 3GB モードの場合、 rx_ce_out には 50% のデューティサイクルがあります。 6G モードの場合のデューティサイクルは、その信号にインターリーブするデータストリーム数によって、 100% または50% となります。12G モードの場合のデューティサイクルは、その信号にインターリーブするデータストリーム数によって、 50% または 25% となります。

rx_line_0_out 11 データストリーム 1 からキャプチャしたライン数が出力されます。 SD-SDIモードでは無効です。

rx_line_1_out 11 データストリーム 3 からキャプチャしたライン数が出力されます。 4 個以上のデータストリームがアクティブの場合のみ有効です。









rx_line_4_out 11 データストリーム 9 からキャプチャしたライン数が出力されます。16 個のデータストリームがアクティブの場合のみ有効です。

rx_line_5_out 11 データストリーム 11 からキャプチャしたライン数が出力されます。 16 個のデータストリームがアクティブの場合のみ有効です。



rx_st352_0_out 32 データストリーム 1 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。

rx_st352_0_valid_out 1 rx_st352_0 が有効の場合に High になります。

rx_st352_1_out 32 データストリーム 3 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。 3G-SDI レベル A モードの場合は、データストリーム 2 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。














rx_crc_err_out 16 これらの 16 ビットは、各データストリーム出力の CRC エラーを示します。ビット 0 がデータストリーム 1 の CRC エラーを示し、ビット 1 がデータストリーム 2 の CRC エラーを示します (その他も同様の規則)。特定ラインで CRCエラーが検出されると、エラーを含むラインを終了する EAV の後に後のCRC ワードがそのデータストリームポートに出力されてから数クロックサイクル後にそのデータストリームに対応する CRC エラービットがアサートされます。 CRC エラービットは、 1 ラインタイム間アサートされた状態となります。これらのビットは SD-SDI モードでは無効です。







rx_ds1_out 10 データストリーム 1 の出力です。SD モードの場合、インターリーブされた Y/Cデータストリームとなります。HD および 3G レベル A モードの場合は、Y チャネルとなります。 3G レベル B モードの場合は、リンク A の Y チャネルとなります。 6G および 12G モードの場合は、データストリーム 1 となります。

rx_ds2_out 10 データストリーム 2 の出力です。 SD モードでは使用されません。 HD および3G レベル A モードの場合は、C チャネルとなります。3G レベル B モードの場合は、リンク A の C チャネルとなります。6G および 12G モードの場合は、データストリーム 2 となります。

rx_ds3_out 10 データストリーム 3 の出力です。 SD、 HD、および 3G レベル A モードでは使用されません。 3G レベル B モードの場合は、リンク B の Y チャネルとなります。 6G および 12G モードの場合は、データストリーム 3 となります。

rx_ds4_out 10 データストリーム 4 の出力です。 SD、 HD、および 3G レベル A モードでは使用されません。 3G レベル B モードの場合は、リンク B の C チャネルとなります。 6G および 12G モードの場合は、データストリーム 4 となります。

rx_ds5_out 10 データストリーム 5 の出力です。 6G および 12G モードでのみ使用されます。




rx_ds9_out 10 データストリーム 9 の出力です。 16 個のデータストリームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds10_out 10 データストリーム 10 の出力です。16 個のデータストリームがアクティブな場合に 12G モードでのみ使用されます。







rx_eav_out 1 データストリーム出力ポートに EAV の XYZ ワードが現れると、High にアサートされます。

rx_sav_out 1 データストリーム出力ポートに SAV の XYZ ワードが現れると、High にアサートされます。

rx_trs_out 1 データストリーム出力ポートに EAV または SAV の 4 つの連続するワード (3FFワードから XYZ ワード ) が現れている間、 High にアサートされます。

rx_edh_errcnt_en_in 16 rx_edh_errcnt_out カウンターをインクリメントする EDH エラー条件を制御します。このポートのエンコードについては、表 5 を参照してください。

rx_edh_clr_errcnt_in 1 High に遷移すると、 rx_edh_errcnt_out カウンターがクリアされます。エラーカウンターをクリアするために、rx_ce _out も High のときのクロックサイクルでこの入力ポートを High にする必要があります。

rx_edh_ap_out 1 前のフィールド用に計算されたアクティブ画像 CRC が EDH パケットの APCRC 値と一致していない場合に High にアサートされます。







rx_edh_ff_out 1 前のフィールド用に計算されたフルフィールド CRC が EDH パケットのフルフィールド CRC 値と一致していない場合に High にアサートされます。

rx_edh_anc_out 1 補助データパケットチェックサムエラーが検出されると High にアサートされます。

rx_edh_ap_flags_out 5 このポートには、直近の受信 EDH パケットからのアクティブ画像エラーフラグビットが出力されます。このポートのエンコードについては、表 6 を参照してください。

rx_edh_ff_flags_out 5 このポートには、直近の受信 EDH パケットからのフルフレームエラーフラグビットが出力されます。このポートのエンコードについては、表 6 を参照してください。

rx_edh_anc_flags_out 5 このポートには、直近の受信 EDH パケットからの補助エラーフラグビットが出力されます。このポートのエンコードについては、表 6 を参照してください。

rx_edh_packet_flags_out 4 このポートには、直近の受信 EDH パケットに関連する 4 つのエラーフラグが出力されます。このポートのエンコードについては、表 7 を参照してください。

rx_edh_errcnt_out 16 SD-SDI EDH エラーカウンターです。あるフィールドの間 rx_edh_err_en_in ポートによって有効になったエラー条件が生じると、そのフィールドを 1 回インクリメントします。

rx_change_done_out 1 このポートが High に遷移すると、直近の RX リセットを示し、動的な SDI モード変更シーケンスが問題なく完了したことを示します。この出力は drpclk_in に同期します。

rx_change_fail_out 1 このポートが High に遷移すると、直近の RX リセットを示し、動的な SDI モード変更シーケンスでエラーが生じたことを示します。この出力は drpclk_in に同期します。

rx_change_fail_code_out 3 rx_change_fail_out が High の場合に、このポートはエラーの原因を示します。このポートのエンコードについては、表 11 を参照してください。この出力はdrpclk_in に同期します。

表 4 : UHD‐SDI ラッパーの TX ポート


tx_rst_in 1 非同期のリセット入力です。High に遷移すると、トランスミッターがリセットされます。トランスミッター全体をリセットするには、 tx_rst_in がアサートされているときに、 tx_ce_in, tx_sd_ce_in, and tx_edh_ce_i 入力が High の必要があります。

tx_fabric_rst_out 1 非同期のリセット出力です。GTX TX がリセットされるときには常にアサートされます。このポートを使用して、UHD-SDI TX を駆動するユーザーアプリケーションの任意のロジックをリセットできます。

tx_usrclk_out 1 TX の主要クロックです。このクロックのソースは、GTX の TXOUTCLK 出力です。グローバルクロック tx_usrclk_out を生成するために、 UHD-SDIラッパーには GTX TXOUTCLK をバッファリングする BUFG があります。特に指定がない限り、 UHD-SDI コアのすべての TX は tx_usrclk_out に同期します。

tx_gtx_full_reset_in 1 この入力が High に遷移すると、GTX の TX 部の完全リセットが開始します。tx_pll_reset_out 信号がアサートされて TX 部に関連する PLL がリセットされ、 GTX の gttxreset ポートを使用して GTX TX がリセットされます。この入力は drpclk_in に同期します。

tx_gtx_reset_in 1 この入力が High に遷移すると、 GTX の gttxreset が開始します。関連するPLL はリセットされません。この入力は drpclk_in に同期します。







tx_refclk_stable_in 1 ユーザーアプリケーションは、TX で使用される PLL の基準クロックが安定したら、この入力を High にアサートする必要があります。この入力の Low駆動によって PLL のリセットが開始されるわけではありません。tx_refclk_stable_in が High になるまで、 tx_gtx_full_reset_in によって開始された PLL のリセットが完了しないようにするだけです。この入力は非同期入力として処理されます。

tx_pll_select_in 1 この入力は、 GTX TX のシリアルクロックソースとして使用する PLL を選択します。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。この入力は drpclk_in に同期します。

tx_pll_type_in 2 このポートのビット 0 は、tx_pll_select_in が Low の場合に選択される PLL を示します。ビット 1 は、 rx_pll_select_in が High の場合に選択される PLL を示します。これらのビットでは、ビット 0 の場合に CPLL が選択され、ビット 1 の場合っは QPLL が選択されます。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。この入力は drpclk_in に同期します。

tx_pll_range_in 2 このポートのビット 0 は、 tx_pll_select_in が Low の場合での PLL の動作範囲を示します。ビット 1 は、 tx_pll_select_in が High の場合での PLL の動作範囲を示します。動作範囲 1 の CPLL または QPLL の場合、このビットはLow になります。動作範囲 2 の QPLL の場合は High になります。詳細は、「PLL のコンフィギュレーションと制御」を参照してください。この入力はdrpclk_in に同期します。

tx_pll_reset_out 1 この出力は、 GTX TX で使用される PLL をリセットする場合に High にアサートされます。GTX コモンの QPLLRESET_IN ポートまたは UHD-SDI ラッパーの cpllreset_in ポートのいずれか一方または両方に接続する必要があります。この出力は drpclk_in に同期します。

tx_ce_in 1 トランスミッターデータパスの主な部分のクロックイネーブル入力です。SD、 HD、および 3G レベル A モードでは、常に High の必要があります。3G レベル B モードの場合、 50% のデューティサイクルがあります。 6G および 12G モードでは、 4 つのストリームがインターリーブされている場合には 100% のデューティサイクルがあり、8 つのストリームがインターリーブされている場合は 50% のデューティサイクル、 16 すべてのデータストリームがインターリーブされている場合は 25% のデューティサイクルがあります。

tx_sd_ce_in 1 SD-SDI モード用のクロックイネーブル信号です。 SD-SDI モードの場合は、5/6/5/6 のリズムでアサートされ、その他すべてのモードでは High の必要があります。

tx_edh_ce_in 1 TX EDH プロセッサ用のクロックイネーブル信号です。SD-SDI モードの場合、 5/6/5/6 のリズムで tx_sd_ce_in ポートと同じになる必要があります。tx_sd_ce_in と位相が揃う必要があります。その他のモードの場合、この入力を Low 駆動して、EDH プロセッサで消費される電力を抑えることができます。

tx_mode_in 3 トランスミッターの SDI モードを選択します。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G

その他の値は予約されています。

tx_insert_crc 1 この入力が High の場合、SD-SDI 以外のすべてのモードでトランスミッターが各ビデオラインに CRC 値を生成して挿入します。Low の場合、CRC 値は挿入されません。 SD-SDI モードでは、この入力は無視されます。

表 4 : UHD‐SDI ラッパーの TX ポート (続き)






tx_insert_ln 1 この入力が High の場合、トランスミッターが各ビデオラインの EAV の後にライン番号を挿入します。すべてのアクティブデータストリームペアのtx_line_ch_n_in 入力ポートにライン番号を供給する必要があります。 Low の場合は、ライン番号の挿入は行われません。 SD-SDI モードでは、この入力は無視されます。

tx_insert_st352 1 この入力が High の場合、ST 352 パケットがデータストリーム内に挿入されます。Low の場合は、パケットは挿入されません。3G、6G、および 12G モードでは、 ST 352 パケットが必ず必要ですが、 HD および SD モードではオプションです。

tx_overwrite_st352 1 この入力が High の場合、データストリーム内にすでに存在する ST 352 パケットが上書きされます。 Low の場合は、既存の ST 352 パケットは上書きされません。

tx_insert_edh 1 この入力が High の場合、 SD-SDI モードでトランスミッターがすべてのフィールドに EDH パケットを挿入します。Low の場合は EDH パケットは挿入されません。 SD-SDI モード以外のすべてのモードでは、この入力は無視されます。

tx_mux_pattern_in 3 使用するデータストリームインターリーブパターンを指定します。

000 = SD、 HD、および 3G レベル A

001 = 3G レベル B

010 = 8 ストリームインターリーブ (6G および 12G モードの場合)

011 = 4 ストリームインターリーブ (6G モードの場合)

100 = 16 ストリームインターリーブ (12G モードの場合)

tx_insert_sync_bit_in 1 6G および 12G モードの場合、このポートが High に遷移すると、ランレングス短縮のために同期ビット挿入機能が有効になります。ST 2081-1 および ST2082-1 規格へ準拠するには、同期ビットの挿入を有効にする必要があります。ただし、早期に実装した 6G-SDI および 12G-SDI レシーバーは同期ビット挿入機能をサポートしていないことがあるため、このようなデバイスへ信号を送信する際はこのポートを Low に設定して同期ビットの挿入を無効にできます。

tx_line_0_in 11 データストリーム 1 および 2 用の現在のライン番号です。








tx_st352_line_f1_in 11 ST 352 パケットは、この入力ポートで指定したライン番号の HANC スペースに挿入されます。インターレースされたビデオの場合、この入力ポートはフィールド 1 のライン番号を指定します。プログレッシブビデオの場合、この入力はパケットが挿入されるフレーム内のラインのみ指定します。 HANCインターバル中、この入力値は常に有効の必要があります。tx_insert_st352_inが Low の場合、この入力は無視されます。

tx_st352_line_f2_in 11 インターレースされたビデオの場合、この値が示すフィールド 2 のライン番号に ST 352 パケットが挿入されます。プログレッシブビデオの場合、tx_st352_f2_en_in ポートを Low に駆動してこの入力ポートを無効にする必要があります。HANC インターバル中、この入力値は常に有効の必要があります。 tx_insert_st352_in または tx_st352_f2_en_in のいずれかが Low の場合、この入力は無視されます。







tx_st352_f2_en_in 1 この入力は、 tx_vpid_line_f2_in で指定したラインへの ST 352 パケットの挿入を制御します。インターレースされたビデオの場合で、ST 352 パケットの挿入が有効の場合には、この入力が High に遷移する必要があります。プログレッシブビデオの場合で、 ST 352 パケットの挿入が有効の場合には、この入力が Low に遷移する必要があります。 ST 352 パケットの挿入が無効(tx_insert_st352_in = Low) の場合、このポートは無視されます。

tx_st352_data_0_in 32 tx_insert_st352_in が High にアサートされるときにデータストリーム 1 に挿入される 4 つのデータバイトで構成される ST352 パケットを提供します。データバイトの順序は、 {byte4、 byte3、 byte2、 byte1} となります。

tx_st352_data_1_in 32 tx_insert_st352_in が High のときにデータストリーム 3 に挿入される 4 つのデータバイトで構成される ST352 パケットを提供します。 3G-SDI レベル Aモードの場合、このポートは、データストリーム 2 の ST352 パケットへ挿入されるデータバイトを提供します。

tx_st352_data_2_in 32 tx_insert_st352_in が High のときにデータストリーム 5 に挿入される 4 つのデータバイトで構成される ST352 パケットを提供します。






tx_ds1_in 10 データストリーム 1 の入力 : SD=Y/C、 HD=Y、 3GA=DS1(Y)、 3GB=AY、6G/12G=DS1

tx_ds2_in 10 データストリーム 2 の入力 : HD=C、 3GA=DS2(C)、 3GB=AC、 6G/12G=DS2

tx_ds3_in 10 データストリーム 3 の入力 : 3GB=BY、 6G/12G=DS3

tx_ds4_in 10 データストリーム 4 の入力 : 3GB=BC、 6G/12G=DS4

tx_ds5_in 10 データストリーム 5 の入力 : 6G/12G=DS5




tx_ds9_in 10 データストリーム 9 の入力 : 12G=DS9








tx_ds1_st352_out 10 ST 352 パケット挿入モジュールから取得するデータストリーム 1 (DS1) 出力のデータストリームです。このデータストリームが出力されると、この時点でアプリケーションがほかの ANC データを挿入できます。







tx_ds2_st352_out 10 ANC 挿入用の DS2 出力のデータストリームです。















tx_ds1_anc_in 10 アプリケーションの ANC インサーターからのデータストリーム 1 (DS1)入力です。このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。



tx_ds4_anc_in 10 アプリケーションの ANC インサーターからのデータストリーム 4 (DS4)の入力です。このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。













SD‐SDI EDH エラー検出

UHD-SDI のレシーバーには、エラー確認用に SD-SDI 信号をチェックする EDH プロセッサがオプションで含まれます。EDH プロセッサは、 SD-SDI ストリーム内の EDH パケットをアップデートしません。単にエラーをレポートし、各 EDHパケットからのエラーフラグをキャプチャするだけです。レシーバーの EDH プロセッサは、 UHD-SDI ラッパーのINCLUDE_RX_EDH_PROCESSOR パラメーターを使用して、コアに含めるか、または含めないかを指定できます。EDH プロセッサには、エラーがあるフィールドの数をカウントする 16 ビットのカウンターがあります。現在のエラー数は、rx_edh_errcnt_in ポートに出力されます。カウンター値は、 rx_edh_clr_errcnt_in が High にアサートされるとクリアされます。 rx_edh_errcnt_en_in 入力ポートを使用し、カウントされるエラーの種類を指定できます。このポートには、 16 の異なるエラータイプを有効/無効に設定するための 16 ビットがあります。 High に設定されたビットは、対応するエラータイプを有効にします。このタイプのエラーが検出されると、エラーカウンターがインクリメントします。 Low に設定されたビットは、対応するエラータイプを無効にします。表 5 に、 rx_edh_errcnt_en_in ポートのビットのエンコードを示します。







tx_user_anc_in 1 Low の場合、 ST352 パケット挿入機能から送信されるデータストリームがTX 出力チャネルへ内部送信されます。 High の場合、 TX 出力チャネルがtx_ds[16:1]_anc_in ポートからデータストリームを受信します。

tx_ce_align_err_out 1 この出力は、 SD-SDI モードの場合に tx_sd_ce_in 入力の 5/6/5/6 クロックサイクルリズムに問題があることを示します。SD-SDI モードでは、tx_sd_ce_in信号は一定の 5/6/5/6 クロックサイクルリズムに従う必要があります。このリズムから外れると、 SD-SDI シリアルストリームが正しく生成されない可能性があります。このリズムが正しくない場合は、 tx_ce_align_err_out 出力が High に遷移します。この出力は SD-SDI モードでのみ有効です。

tx_change_done_out 1 このポートが High に遷移すると、直近の TX リセットを示し、動的な SDIモード変更シーケンスが問題なく完了したことを示します。この出力はdrpclk_in に同期します。

tx_change_fail_out 1 このポートが High に遷移すると、直近の TX リセットを示し、動的な SDIモード変更シーケンスでエラーが生じたことを示します。この出力はdrpclk_in に同期します。

tx_change_fail_code_out 3 tx_change_fail_out が High の場合に、このポートはエラーの原因を示します。このポートのエンコードについては、表 11 を参照してください。この出力は drpclk_in に同期します。







補助データパケットにエラーがあると、 ANC エラー条件が生じます。フルフィールドにエラーがあると、 FF エラー条件が生じます。画像のアクティブ部分にエラーがあると、 AP エラー条件が生じます。 EDH パケットチェックサムエラーは、 EDH パケット内でチェックサムエラーが検出されたことを示します。

ANC、 FF、および AP エラーセットのそれぞれに、 5 つの個々のエラーフラグがあります。次にそれらのフラグを示します。これらのフラグが High にアサートされることで、エラー条件を示します。 EDH パケットの EDH、 EDA、 IDH、 IDA、および UES エラーフラグの詳細は、 SMPTE から入手可能な SMPTE RP 165 の資料を参照してください。

• EDH エラー : EDH プロセッサがフィールドで CRC エラー (ANC パケットのチェックサムエラー ) を検出すると、このエラー条件が生じます。

• EDA エラー : 受信した EDH パケットの EDA または EDH フラグがアサートされると、このエラー条件が生じます。

• IDH エラー : このエラー条件は、 EDH プロセッサでサポートされていません。

• IDA エラー : 受信した EDH パケットの IDA または IDH フラグがアサートされると、このエラー条件が生じます。

• UES エラー : 受信した EDH パケットの UES フラグがアサートされると、このエラー条件が生じます。

ANC、 AP、および FF について計算された EDH エラーも、 rx_edh_anc_out、 rx_edh_ap_out、および rx_edh_ff_out ポートにそれぞれ出力されます。つまり、 rx_edh_anc_out ポートは、補助データパケットにチェックサムエラーが検出されるとアサートされます。 rx_edh_ap_out ポートは、計算されたアクティブ画像 CRC が EDH パケット内の AP CRC と一致していない場合にアサートされます。 rx_edh_ff_out ポートは、計算されたフルフィールド CRC が EDH パケット内の FF CRC と一致していない場合にアサートされます。

EDH プロセッサも、 EDH パケットからの ANC、 AP、および FF フラグを rx_edh_anc_flags_out、 rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートにそれぞれ出力します。これらの出力ポートでは、後に受信した EDH パケットで生じたフラグを正確に反映します。つまり、上記の計算されたエラー条件とは異なります。たとえば、 rx_edh_ap_flags_out ポートの EDH フラグ (ビット 0) は、後に受信した EDH パケットで AP EDH フラグがセットされていることを示しますが、rx_edh_ap_out ポートは、 EDH プロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケットの AP CRC と一致していないことを示します。 rx_edh_anc_flags_out、 rx_edh_ap_flags_out、および rx_edh_ff_flags_out の各ポートはそれぞれ 5 ビット幅で、表 6 に示すようにエンコードされます。

表 5 : rx_edh_errcnt_en_in ポートのエンコード

ビット番号エラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA エラー

14 AP UES エラー

15 EDH パケットチェックサムエラー





また、 EDH プロセッサは、 EDH パケットのフォーマットやコンテンツに応じて 4 つのエラーフラグを生成します。これらのエラーフラグは、 rx_edh_packet_flags_out ポートに出力されます。表 7 に、このポートのエンコードを示します。

転送フォーマットの検出

UHD-SDI のレシーバーには、転送フォーマット検出機能があります。この機能は、 SDI データストリームにおけるビデオ信号のタイミングを分析して、受信しているビデオフォーマットを判断します。この機能の動作は独立しており、 ST 352ペイロード ID パケットに依存していません。この機能は、画像フォーマットではなく転送フォーマットを判断します。これらは通常は同じですが、必ずしもそうとは限りません。たとえば、 3G-SDI レベル B-DL で 1080p 60Hz のビデオ転送が行われる場合、実際のビデオ転送は 1080i 60Hz となります (転送はインターレース方式で、画像はプログレッシブ方式)。

転送フォーマット検出機能は、ビデオタイミングを分析することで転送フォーマットを判断するため、タイミングがまったく同じビデオフォーマットを区別できません。たとえば、 PsF (Progressive Segmented Frame) ビデオフォーマットが、対応するインターレース方式フォーマットと同じタイミングで意図的に設計された場合、タイミングの分析ではインターレースフォーマットとの区別ができません。転送フォーマット検出機能は、 PsF ビデオフォーマットをインターレースフォーマットとしてレポートします (rx_t_scan_out は Low)。実際のビデオフォーマットが PsF またはインターレースのいずれであるかを認識するには、ユーザーアプリケーションが ST 352 ペイロード ID パケットを確認する必要があります。

SMPTE で策定された 6G-SDI および 12G-SDI のマッピングは、通常、 1 つのイメージをさらに細かい複数のサブイメージに分割します。各サブイメージは、標準の 1080p イメージとしてフォーマットされます。転送フォーマット検出機能は、データストリーム 1 (DS1) のみのタイミングを分析します。データストリーム 1 の検出結果をレポートするため、 6G-SDIおよび 12G-SDI 信号のビデオ転送を 1080p 信号 (rx_t_format_out = 0000、 rx_t_scan_out = 1) としてレポートします。

rx_t_family_out は、整合するビデオフォーマットファミリを示す 4 ビットコードを提供します。表 8 に、この出力ポートのエンコードを示します。また、転送フォーマット検出機能は、転送方式 (インターレースまたはプログレッシブ) を判断し、 rx_t_scan_out 出力ポートへレポートします。

表 6 : rx_edh_anc_flags_out、 rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートのエンコード


0 EDH

1 EDA

2 IDH

3 IDA

4 UES

表 7 : rx_edh_packet_flags_out ポートのエンコード


0 EDH パケットを確認できない

1 EDH パケットのユーザーデータワードにパリティエラーがある

2 EDH パケットにチェックサムエラーがある

3 EDH パケットにフォーマットエラーがある (無効なデータ数など)

表 8 : rx_t_family_out のエンコード

rx_t_family_out 転送ビデオフォーマットアクティブピクセル

0000 SMPTE ST 274 1920 x 1080

0001 SMPTE ST 296 1280 x 720

0010 SMPTE ST 2048-2 2048 x 1080

0011 SMPTE ST 295 1920 x 1080





転送フォーマット検出機能は、転送信号のフレームレートも判断します。 rx_t_rate_out ポートで転送フレームレートを示します (表 9 参照)。フレームレートのエンコードは、 SMPTE ST 352 ペイロード ID パケットの画像レートフィールドで使用されるエンコードと同じです。ただし、 rx_t_rate_out は、画像レートではなく、転送フレームレートを示します。また、 rx_t_rate_out ポートの値は、インターレース転送であっても常にフレームレートを示します。

UHD‐SDI ラッパーのパラメーター

UHD-SDI ラッパーには 3 つのパラメーターがあります。詳細は次のとおりです。

• FXDCLK_FREQ : この整数パラメーターは、ラッパーの clk_in ポートへ接続されるクロックの周波数を指定 (Hz) します。デフォルト値は 27000000 (27MHz) です。 clk_in クロックは、タイミング目的として UHD-SDI ラッパーで使用されますが、 RX ビットレートを決定するために、 GTX RX リカバリクロックと比較する基準周波数としても使用されます。 FXDCLK_FREQ パラメーターと clk_in のクロック周波数が一致していない場合、これらの機能は正常に動作していません。

• DRPCLK_PERIOD : この整数パラメーターは、ラッパーの drpclk_in ポートへ接続されるクロックの周期を指定 (ns) します。実際のクロック周期は、整数値へ切り捨てられます。 drpclk_in クロックは、 GTX リセットのタイムアウト周期などのタイミング遅延の生成に使用されます。

• INCLUDE_RX_EDH_PROCESSOR : このパラメーターは、 TRUE または FALSE の文字列で指定されます。 TRUE が指定された場合は、 UHD-SDI RX コアに EDH プロセッサが含められます。 FALSE が指定された場合は、 UHD-SDI コアの RX 部から EDH プロセッサが削除されます。

GTX コントローラー

UHD-SDI ラッパーには GTX 用の制御ロジックがあります。この制御ロジックは、FPFA コンフィギュレーション後に GTXを初期化し、 UHD-SDI ラッパーのリセット入力を受けて GTX をリセットし、また RX および TX 部の SDI モード変更を受けて動作モードを動的に変更します。

1000 NTSC 720 x 486

1001 PAL 720 x 486

1111 不明

その他予約

表 9 : rx_t_rate_out のエンコード

rx_t_rate_out フレームレート

0000 なし

0010 23.98Hz

0011 24Hz

0100 47.95Hz

0101 25Hz

0110 29.97Hz

0111 30Hz

1000 48Hz

1001 50Hz

1010 59.94Hz

1011 60Hz

その他予約

表 8 : rx_t_family_out のエンコード (続き)

rx_t_family_out 転送ビデオフォーマットアクティブピクセル





GTX の RX 部と TX 部の制御ロジックは独立しているため、 RX と TX は別々に制御できます。 GTX の RX と TX の制御ロジックモジュールは、両方ともザイリンクスの PicoBlaze マイクロコントローラーをベースとしています。マイクロコントローラーは、 GTX の初期化、リセット、および動的なモード切り替えのシーケンスを実行するようプログラムされています・こシーケンスの途中で、マイクロコントローラーが正常でない状況に遭遇する場合があります。通常、正常でない状況とは、想定したタイミング周期内に信号がアサートされないことで明示されます。たとえば、 gttxreset がアサートされると、マイクロコントローラーは GTX が txresetdone 信号をネゲートし、その後、一定周期内にそれを再びアサートすることを求めます。その際にタイムアウトが生じると、マイクロコントローラーは特定シーケンスを複数回リトライします。繰り返しリトライした後にシーケンスが完了しない場合、マイクロコントローラーはシーケンスエラーを示します。

RX および TX マイクロコントローラーには、これらのステータスをモニタリングするための 3 つのポートがあります。表 10 に、これらのポートを示します。

rx/tx_change_done_out ポートは、通常の条件では High です。変更シーケンスの進行中、マイクロコントローラーがリセットまたは変更シーケンスを介しするとすぐに、 rx/tx_change_done_out は Low へ遷移し、そのシーケンスが完了するまでLow を維持します。シーケンス終了時、 rx/tx_change_done_out ポートが High に遷移すると、シーケンスが問題なく完了したことを示します。シーケンスにエラーが生じた場合は、 rx/tx_change_done_out ポートが Low 駆動を続け、rx/tx_change_fail_out ポートが High に遷移します。シーケンス中に rx/tx_change_fail_out コードが変更され (エラーコード表に記載されていない値の可能性もある )、 rx/tx_change_fail_out が High に遷移しない限り、エラーは生じていません。 RXマイクロコントローラーと TX マイクロコントローラーのエラーコードは同じです (表 11 参照)。

いずれか 1 つのマイクロコントローラーが change_fail_out ポートをアサートすると、その GTX の該当部分は無効ステートと見なす必要があります。動作状態を継続可能な場合もありますが、その後に GTX の該当部分の SDI モードを変更しようとしても、無効状態のマイクロコントローラーによって無視されます。無効状態のマイクロコントローラーを回復させる唯一の方法は、完全リセットを要求することです。たとえば RX マイクロコントローラーがシーケンスエラーとなり、

表 10 : GTX 制御ロジックステータスポート

ポート名説明

RX rx_change_done_out 直近の RX シーケンスが問題なく完了した場合に High へ遷移します。

rx_change_fail_out 直近の RX シーケンスでエラーが生じた場合に High へ遷移します。

rx_change_fail_code_out rx_change_fail_out が High の場合に、このポートはエラーの原因を示します。

TX tx_change_done_out 直近の TX シーケンスが問題なく完了した場合に High へ遷移します。

tx_change_fail_out 直近の TX シーケンスでエラーが生じた場合に High へ遷移します。

tx_change_fail_code_out tx_change_fail_out が High の場合に、このポートはエラーの原因を示します。

表 11 : RX/TX GTX コントローラーのエラーコード

エラーコード

説明

0 リセットタイムアウト : このコードは、マイクロコントローラーが、リセット開始後に GTX からのリセット完了信号の待機がタイムアウトしたことを示します。

1 DRP 要求タイムアウト : RX マイクロコントローラーと TX マイクロコントローラーは GTX DRP を共有するため、どのマイクロコントローラーに DRP アクセス権を与えるかを制御するアービタがあります。マイクロコントローラーが DRP へのアクセスを要求したにもかかわらず、一定周期内に許可されない場合は、このエラーコードがフラグされてシーケンスが終了します。

2 DRP サイクルタイムアウト : マイクロコントローラーが GTX DRP で読み出しまたは書き込みサイクルを実行する場合、 DRP サイクルの準備が整ったことを示す GTX からの DRPRDY 信号を確認する必要があります。マイクロコントローラーは DRPRDY 信号の待機がタイムアウトすると、 DRP サイクルを繰り返しリトライします。その後のリトライでも DRPRDY の待機がタイムアウトすると、終的に、このエラーコードを生成できなくなります。

3 不正な PLL 出力分周値 : このエラーコードは、サポートされていない値に PLL 出力分周値を変更するようにマイクロコントローラーが指示を受けたことを示します。





rx_change_fail_out ポートをアサートした場合、 GTX RX の正常動作を回復するには、アプリケーションがrx_gtx_full_reset_in ポートを High にアサートする必要があります。この x_gtx_full_reset_in ポートのアサートを受けて、マイクロコントローラーは GTX RX の完全リセットを開始します。このリセットが完了すると、 rx_change_done_out ポートが High にアサートされて GTX RX が正常に機能するようになります。このリセットシーケンスでエラーが生じると、rx_change_fail_out ポートが High にアサートされて GTX RX は正常に動作できない状態を継続します。

SDI のタイミング制約

UHD-SDI コアには、適切なタイミング制約を適用する必要があります。このベータリリースバージョンでは、設計者が制約を正しく適用します。サンプルデザインには、適用する一連の正しい制約が含まれているため、これらをガイドとして適切なタイミング制約を適用できます。

UHD-SDI コアとラッパーに関連する主要クロックには、 PERIOD 制約が必要です。これらのクロックには、 GTX のRXOUTCLK と TXOUTCLK のほかに、 UHD-SDI ラッパーの clk_in および drpclk_in ポートに適用されるクロック (通常、同じクロックで駆動) があります。サンプルデザインの場合、これらのクロックのタイミング制約は、kc705_uhdsdi_demo_timing.xdc というファイルに含まれています。

GTX RXOUTCLK および TXOUTCLK を制約する場合は、次の 2 つの PERIOD 制約を使用します。

create_clock -period 3.367 -name tx0_outclk -waveform {0.000 1.684} [get_pins SDI/GTX/gtxe2_i/TXOUTCLK]

create_clock -period 3.367 -name rx0_outclk -waveform {0.000 1.684} [get_pins SDI/GTX/gtxe2_i/RXOUTCLK]

これら 2 つの制約では、 UHD-SDI ラッパーに SDI のインスタンス名が付けられています。このため、 UHD-SDI ラッパーにおける GTX インスタンスへの階層パスは、 SDI/GTX/gtxe2_i となります。この階層パスの SDI 部分をユーザーアプリケーションの UHD-SDI ラッパーのインスタンス名に変更してください。各 UHD-SDI ラッパーで、それぞれの TXOUTCLKおよび RXOUTCLK に対して制約を作成し、各クロックには独自の名前を付けてください (tx0_outclk、 tx1_outclk など)。

サンプルの TXOUTCLK および RXOUTCLK 制約の場合、これらのクロックは 12G-SDI をサポートする際に使用する適切な周波数となる 297MHz に制約されています。アプリケーションでサポートされる大ラインレートが 6G-SDI またはそれより低速な場合には、これらのクロックを 148.5MHz (6.734 周期) に制約する必要があります。

また、 UHD-SDI ラッパーの clk_in および drpclk_in ポートへ接続されるクロックにも PERIOD 制約を適用してください。

これらのクロックとデザイン内のその他のクロックには set_clock_groups で非同期グループとして制約することで、Vivadoがこれらのクロックを関連クロックと見なさないようにします。サンプルデザインには、 RXOUTCLK、 TXOUTCLK、および mgtclk の 3 つがあります。mgtclk から派生したクロックは UHD-SDI ラッパーの drpclk_in と clk_in ポートに適用されます。これらの 3 つのクロックには、次の set_clock_groups コマンドが適用されています。

set_clock_groups -asynchronous -group tx0_outclk -group [get_clocks rx0_outclk \ -include_generated_clocks] -group [get_clocks mgtclk -include_generated_clocks]

rx0_outclk には、-include_generated_clocks というオプションがあります。これは、それに続く制約のためです。また、mgtclkにも -include_generated_clocks オプションあり、これは、 UHD-SDI ラッパーの clk_in および drpclk_in ポートに接続されるクロックが派生クロック (mgtclk の 1/2 周波数) であるためです。

UHD-SDI ラッパーには、 SD-SDI モードの場合にデータを回復するための NI-DRU が含まれます。 NI-DRU は SD-SDI モードでのみ動作し、このモードでの RXOUTCLK の周波数は 148.5MHz です。 12G-SDI をサポートするアプリケーションの場合、 RXOUTCLK は 297MHz に制約され、 NI-DRU は 297MHz でのタイミングを満たしません。しかし、 NI-DRU はRXOUTCLK が 148.5MHz の場合のみアクティブとなるため、その必要はありません。 NI-DRU を 148.5MHz に制約し、 RXのその他の部分を 297MHz に制約するように、追加制約の適用が可能です。サンプルデザインでは、次の 2 つの制約を使用しています。

set_property KEEP_HIERARCHY true [get_cells SDI/GTXCTRL/NIDRU]

create_generated_clock -name nidru_clk -source [get_pins SDI/GTX/gtxe2_i/RXOUTCLK] \ -divide_by 2 [get_pins SDI/GTXCTRL/NIDRU/CLK]

次の制約で認識されるべきクロック名が合成で変更されないように、 NI-DRU モジュールに KEEP_HIERARCHY 制約が適用されています。この制約の get_cells 部分は、 SDI/GTX/NIDRU の NI-DRU へのパスを使用しています。サンプルデザインでは、UHD-SDI ラッパーに SDI のインスタンス名が付けられています。このパスの SDI 部分をユーザーアプリケーショ





ンの UHD-SDI ラッパーのインスタンス名に変更してください。 KEEP_HIERARCHY 制約は、合成にのみ適用され、インプリメンテーションには適用されません。したがって、インプリメンテーションツールが実行する適化機能に影響を与えることはありません。

create_generated_clock 制約は、 NI-DRU 専用の階層クロックを作成します。これは、物理的に分離したクロックではありません。タイミング解析専用に使用される論理クロックです。 NI-DRU は、常に GTX の RXOUTCLK で駆動されます。この制約により、NI-DRU の CLK ポートへ接続されたクロックは GTX RXOUTCLK から派生しますが、その大周波数の半分になることがタイミングアナライザーに示されます。RXOUTCLK は 297MHz に制約されるため、NI-DRU は 148.5MHz に制約されます。

注意 : RXOUTCLK が 148.5MHz に制約されている場合は、NI-DRU に create_generated_clock 制約を適用しないでください。この制約を適用すると、実際に 148.5MHz に制約されるべきときに、 NI-DRU が 74.25MHz 動作に制約されてしまいます。RXOUTCLK が 297MHz に制約されている場合のみ、この制約を適用してください。

サンプルデザインには、デザインのタイミング制約を含むもう 1 つの制約ファイルがあります。ファイル名は、v_smpte_uhdsdi_timing_constraints.xdc です。このファイルのタイミング制約は、RX および TX の EDH プロセッサにマルチサイクルパス制約を適用します。 EDH プロセッサは、 SDI モードでのみ動作します。さらに、これらのプロセッサはNI-DRU からのクロックイネーブル信号を使用します。この信号は、 RXOUTCLK が 148.5MHz で動作している場合に、RXOUTCLK の 5 サイクルに 1 回よりも頻繁にアサートされることはありません。通常、 EDH プロセッサは、 RXOUTCLKに適用される 297MHz にデフォルトで設定されるため、タイミングを満たすことができません。したがって、 4 つの制約を使用して、 2 つの EDH プロセッサにマルチサイクルパス制約を適用します。各プロセッサに 2 つの制約が適用されます。 UHD-SDI ラッパーの INCLUDE_RX_EDH_PROCESSOR パラメーターを FALSE に設定し、オプションの RX EDH プロセッサを使用せずにデザインを構築する場合は、RX EDH プロセッサ用の 2 つのマルチサイクルパス制約を使用する必要はありません。

TX EDH プロセッサ用のマルチサイクルパス制約を次に示します。1 つはセットアップタイム、もう 1 つはホールドタイムを設定します。

セットアップタイムは 10 クロックサイクルに、ホールドタイムは 9 クロックサイクルに設定されています。これらは、RXOUTCLK が 297MHz に制約されている場合の適切な値です。 RXOUTCLK が 148.5MHz に制約されている場合は、セットアップタイムを 5 クロックサイクル、ホールドタイムを 4 クロックサイクルに変更する必要があります。

set_multicycle_path -setup -from [get_cells * -hier -filter {name =~ *TX/TXEDH* && \ IS_PRIMITIVE && IS_SEQUENTIAL}] 10

set_multicycle_path -hold -from [get_cells * -hier -filter {name =~ *TX/TXEDH* && \ IS_PRIMITIVE && IS_SEQUENTIAL}] 9

RX EDH プロセッサ用のマルチサイクルパス制約を次に示します。セットアップタイムは 10 クロックサイクルに、ホールドタイムは 9 クロックサイクルに設定されています。 TX EDH プロセッサの場合と同様、 TXOUTCLK が 297MHz に制約されている場合は、これらは適切な値です。ただし、 TXOUTCLK が 148.5MHz に制約されている場合には、セットアップタイムを 5 クロックサイクル、ホールドタイムを 4 クロックサイクルに変更する必要があります。デザインに RX EDHプロセッサが含まれていない場合は、これらの制約を使用しないでください。

set_multicycle_path -setup -from [get_cells * -hier -filter {name =~ *RX/INCLUDE_EDH* \&& IS_PRIMITIVE && IS_SEQUENTIAL}] 10

set_multicycle_path -hold -from [get_cells * -hier -filter {name =~ *RX/INCLUDE_EDH* \&& IS_PRIMITIVE && IS_SEQUENTIAL}] 9

マルチサイクルパス制約は、パスの初の部分にワイルドカードを使用します。これらの制約は、デザインの階層内の複数の位置にある UHD-SDI ラッパーに対応します。したがって、プロジェクト内で複数の UHD-SDI ラッパーが使用されている場合、これらの制約を 1 セットのみ使用すれば、すべての UHD-SDI ラッパーの EDH プロセッサを適切に制約できます。一方、その他のモジュールへの適用を回避する場合は、 v_smpte_uhdsdi_timing_constraints.xdc ファイルのSCOPED_TO_REF プロパティを v_smpte_uhdsdi_edh_processor モジュールに設定する方法を推奨します。この設定は、Vivado GUI を使用、または Vivado Tcl コンソールから次のコマンドを実行して完了できます。

set_property SCOPED_TO_REF {v_smpte_uhdsdi_edh_processor} [get_files \ v_smpte_uhdsdi_timing_constraints.xdc]



サンプルデザイン


サンプルデザインこのアプリケーションノートでは UHD-SDI のサンプルデザインを提供しています。このデザインは、 KC705 評価ボードで動作します。KC705 ボードの HPC FMC コネクタへ接続された Fidus 社製 12G-SDI FMC ボードが必要です。サンプルデザインには、テストパターンジェネレーターで駆動される UHD-SDI トランスミッターが 1 つあります。これは、SD-SDI、HD-SDI、 3G-SDI (レベル A および B)、 6G-SDI、および 12G-SDI 動作に対応できます。 UHD-SDI トランスミッターは、Vivado Analzyer VIO モジュールで制御します。サンプルデザインには、 UHD-SDI レシーバーも 1 つ含まれており、トランスミッターと同じモードで動作可能です。UHD-SDI レシーバーのステータスは、Vivado Analzyer VIO モジュールで監視します。 UHD-SDI レシーバーによるデータストリーム、ライン番号、およびビデオタイミング信号の出力は、 VivadoAnalyzer ILA モジュールに取り込まれて、 Vivado Analyzer ツールで解析できます。図 15 に、サンプルデザインのブロック図を示します。

KC705 ボードにロードできる、生成済みの FPGA コンフィギュレーションビットファイルを提供していますが、 12G-SDI動作には、 -3 スピードグレードの Kintex-7 FPGA が必要です。標準の KC705 ボードに搭載されているデバイスは、 -2 スピードグレードであるため、おそらくこのビットファイルでは 12G-SDI レートの動作を実行できません。このビットファイルは、 -2 スピードグレードデバイスを搭載した KC705 ボードで 6G-SDI レートまたはそれより低速では動作するはずです。ただし、 -3 スピードグレードデバイス用に生成されたものであるため、その動作は保証されていません。

12G-SDI 動作が必要な場合には、 MGTAVCC 電圧レールを 1.05V に設定する必要があります。この電圧レベルは、その他の SDI ラインレートにも対応できます。大ラインレートが 6G-SDI またはそれより低速の場合は、 -1 スピードグレードデバイスで十分対応でき、 MGTAVCC 電圧レールは標準値の 1.00V に設定できます。 MGTAVCC 電圧を調整する際の設定手順は、次のリンクを参照してください。 MGTAVCC は、アドレス 53、レール #3 です。その他、ザイリンクスアンサー 64007 も参照してください。

http://forums.xilinx.com/xlnx/attachments/xlnx/XLNXBRD/7895/1/KC705_Power_Controllers_Monitoring_Steps%20%281%29.pptx

このサンプルデザインのすべてのソースコードが含まれています。 Tcl スクリプトが提供されているため、 Vivado のプロジェクトを作成して、すべてのソースコードファイルを追加し、デザインに実装してビットファイルを生成できます。Tcl スクリプトを使用してプロジェクトを生成する方法は、サンプルデザインと一緒に提供されている readme.txt ファイルをお読みください。

今回提供するデザインは、 Vivado 2015.1 を使用して生成およびテストされています。これより前の Vivado バージョンでは動作しません。サンプルデザインを制御およびモニタリングするには、 Vivado 2015.1 Analyzer が必要です。

このサンプルデザインでは、 12G-SDI 動作のサポートに制限があります。同時に使用できる 12G-SDI ラインレートは、11.88Gb/s または 11.88/1.001Gb/s のいずれかのみです。KC705 ボードの DIO スイッチで、12G-SDI ラインレートが 11.88Gb/sまたは 11.88/1.001Gb/s のいずれになるか決定されます。 DIP スイッチは、 PLL へ供給される 2 つの基準クロックの切り替えを制御します。 DIP がクローズの場合、制御ロジックが High に遷移し、 QPLL に 148.35MHz の基準クロックが供給され、 CPLL には 148.5MH の基準クロックが供給されます。 DIP スイッチがオープンの場合、基準クロックは逆になります。つまり、 DIP スイッチがクローズの場合には、 11.88/1.001Gb/s 12G-SDI ラインレートのみサポートされ、 DIP スイッチがオープンの場合、 11.88Gb/s 12G-SDI ラインレートのみサポートされます。

DIP スイッチは、 FPGA のコンフィギュレーション前に設定しておく必要があります。 FPGA に電源が投入されて、コンフィギュレーション中に DIP スイッチが変更された場合でもデザインは動作を継続しますが、切り替え時のバウンスによって、特に RX 部で問題が生じる可能性があるため、動的に変更した場合の正常動作は保証されていません。

基準クロックの選択を制御する DIP スイッチは、 GPIO DIP スイッチ (SW11) にあります。このデバイスには 4 つの DIP スイッチがあり、 4 とラベルが付いたスイッチが基準クロックを制御するスイッチです。このスイッチが下になるとクローズとなり、 11.88/1.001Gb/s 12G-SDI ラインレートのみサポートされます。この場合の「下」とは、 KC705 ボードの LCDディスプレイの方向です。

http://japan.xilinx.com/support/answers/64007.htm

http://forums.xilinx.com/xlnx/attachments/xlnx/XLNXBRD/7895/1/KC705_Power_Controllers_Monitoring_Steps%20%281%29.pptx





トランスミッターは、さまざまなフレームレートで NTSC、 PAL、 720p、 1080i、 1080p フォーマットのカラーバーまたはSDI パソロジカルパターンを生成できるビデオパターンジェネレーターで駆動されます。

トランスミッターが 3G-SDI レベル B モードに設定されている場合、サンプルデザインは 3G-SDI レベル B-DS (デュアルストリーム) モードでトランスミッターを駆動します。このコンフィギュレーションでは、 1080p 25Hz、 29.97Hz、または30Hz 形式のイメージがビデオパターンジェネレーターで生成され、 2 つのイメージコピーが集約されて、 3G-SDI レベルB-DS モードで転送されます。

トランスミッターが 6G-SDI モードに設定されている場合、 1080p 25Hz、 29.97Hz、または 30Hz 形式のイメージがビデオパターンジェネレーターで生成され、 4 つのイメージコピー (各イメージは Y データストリームと C データストリームを含む) がトランスミッターのデータストリーム 1 から 8 の入力に送られます。これは、 6G-SDI インターフェイスで転送するために、 3840 x 2160 25、 29.97、または 30Hz プログレッシブ 4:2:2 YCbCr 10 ビットイメージを ST 2081-10 マッピングモード 1 でさらに分割した場合の状況をエミュレートしています。このイメージは、左右対称なカラーバーパターンであるため、4 つの 1080p サブイメージが 1 つの 2160p イメージとして再統合された結果のイメージは、正しい 2160p 25Hz、29.97Hz、または 30Hz カラーバーイメージとなります。

トランスミッターが 12G-SDI モードに設定されている場合、 1080p 50Hz、 59.94Hz、または 60Hz 形式のイメージがビデオパターンジェネレーターで生成され、4 つのイメージコピーがトランスミッターのデータストリーム 1 から 8 の入力に送られます。これは、 12G-SDI インターフェイスで転送するために、 3840 x 2160 50、 59.94、または 60Hz プログレッシブ4:2:2 YCbCr 10 ビットイメージを ST 2082-10 マッピングモード 1 でさらに分割した場合の状況をエミュレートしています。4 つの 1080p サブイメージが 1 つの 2160p イメージとして再統合された結果のイメージは、正しい 2160p 50Hz、59.94Hz、または 60Hz カラーバーイメージとなります。

Fidus 社製 FMC ボードの SDI PHY は、 MicroBlaze プロセッサで設定されます。 FPGA コンフィギュレーション後、MicroBlaze が Macom 社製 SDI ケーブルイコライザー、リロック回路、およびケーブルドライバーのリビジョンを判断して、それらのデバイスを適切に設定します。コンフィギュレーション後、 MicroBlaze は fmc_init_done 信号をアサートします。この信号は、 UHD-SDI ラッパーの rx_refclk_stable および tx_refclk_stable 入力ポートへ接続されているため、 FMC が


図 15 : UHD‐SDI サンプルデザインのブロック図





初期化されて FMC カードからの基準クロックが安定するまで GTX および PLL のリセットは完了しません。また、fmc_init_done 信号は KC705 ボード上の LED も駆動します。この LED は、KC705 ボードの右上角で、電源スイッチの左上に配置された GPIO LED 7 です。この LED が点灯すると、 FMC の初期化が完了したことを示します。

デモの実行

このデモを 12G-SDI レートで実行するには、 FFG900 パッケージの -3 スピードグレード XC7K325T FPGA を搭載したKC705 ボードが必要です。図 16 のように、 Fidus 社製 12G-SDI FMC を HPC FMC コネクタへ接続します。 PC の USB ポートから KC705 ボードの JTAG USB コネクタへ USB ケーブルで接続します。電源ケーブルを KC705 ボードに接続します。

この手順によって、 FMC カードの TX0 SDI 出力がケーブルを介して FMC カードの RX0 SDI 入力へループバックされます。ここで留意すべき点は、 12G-SDI ラインレートの場合には、たとえケーブルが短くても、その品質が非常に重要であるということです。 12G-SDI レートで品質の悪いケーブルを使用すると、信号の品質が低下し、 UHD-SDI RX で信号を正しく受信できません。

また、このデモデザインは、 TX0 が SDI 波形モニターなどの SDI シンクを駆動し、 RX0 は SDI ソースへ接続される方法でも利用できます。 RX と TX は完全に独立しています。

デモコンフィギュレーション DIP スイッチを使用して、基準クロックのコンフィギュレーションを選択します。このスイッチは、図 16 に示す 4 つの DIP スイッチの 4 番目です。すでに説明したとおり、このスイッチを使用して、 12G-SDIモードで RX および TX が動作するラインレートを選択します。

KC705 ボードの電源をオンにします。

デモステータス LED

GPIO_LED_0- RX は SD-SDI モードにロック

GPIO_LED_1- RX は HD-SDI モードにロック

GPIO_LED_2- RX は 3G-SDI モードにロック



GPIO_LED_5- RX ビットレートインジケーター

GPIO_LED_6- RX 変更完了インジケーター

GPIO_LED_7- FMC 初期化完了





Vivado 2015.1 を開きます。

Tcl コンソールで、 cd コマンドを使用してディレクトリをサンプルデザインの bit_files フォルダーに変更します。

Tcl コンソールで、 source bit_files.tcl と入力します。この Tcl スクリプトは、 bit_files という名前の Vivado プロジェクトを開き、 Vivado ハードウェアマネージャーで KC705 ボードのターゲット FPGA を開いて、 FPGA をプログラムします。bit_files Vivado プロジェクトは、デザインの完全なプロジェクトではありません。デモの制御に使用される VIO および ILAモジュール用のセットアップ情報のみを含みます。このプロジェクトを使用することで、すべての IO 信号の表示方法を設定する必要がなくなります。

Tcl スクリプトが終了すると、ハードウェアマネージャーが開き、タブごとに選択できる 3 つのデバッグウインドウが表示されます。これらのウインドウは次のとおりです。

• ILA - hw_ila_1 : RX ILA セットアップウインドウです。

• VIO - hw_vio_1 : 通常、 TX VIO ウインドウです。

• VIO - hw_vio_2 : 通常、 RX VIO ウインドウです。

Vivado では、 VIO モジュールを割り当てる順序が常に同じというわけではないため、 hw_vio_1 が RX VIO ウインドウに、hw_vio_2 が TX VIO ウインドウに表示されることもあります。

RX VIO ウインドウを選択します。 RX ウインドウに表示されるほとんどの信号名の先頭には rx0_ が付いています。このVIO ウインドウを初に開いたとき、すべての信号が見える状態ではありません。画面が十分大きいければ、図 17 に示すように RX VIO ウインドウの Signal List Resize Control (信号リストリサイズ制御) でプルダウンして、すべての信号が見えるように調整できます


図 16 : KC705 および 12G‐SDI FMC





TX から RX へループバックされる場合、 RX VIO と TX VIO を同時に確認できると非常に効率が良くなります。この方法の 1 つとして、 RX VIO と TX VIO ウインドウの右上角にあるフロート制御をクリックして、両ウインドウを共にフロート表示にし、並べて配置します。

TX VIO ウインドウでは、 UHD-SDI トランスミッターを制御します。 SDI モード、ラインレート、ビデオパターン、ビデオフォーマットを指定したり、その他のオプションを選択する際に使用します。図 18 に、 TX VIO ウインドウを示しています。信号の順序は、図と異なる場合があります。

TX VIO ウィンドウにある初の 3 つのアイテムは、それぞれ後に実行された GTX TX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、 tx_change_done インジケーターが緑色になります。シーケンスにエラーが発生した場合は、 tx_change_fail インジケーターが赤色になり、 tx_change_fail_codeの値にエラーの原因が示されます (表 11 参照)。

表 12 に示すように、 tx_mode_async で SDI モードを指定し、選択された SDI モードに対して tx_m トグルボタンで整数フレームレートまたは分数フレームレートを指定します。 tx_m トグルボタンで SD-SDI モードまたは 12G-SDI モードを変更することはありません。 SD-SDI の場合、有効なレートは 270Mb/s のみです。また、 12G-SDI モードの場合、 TX ビットレートはデモコンフィギュレーション DIP スイッチで制御されます。


図 17 : RX VIO 信号リストのサイズ変更


図 18 : TX VIO ウィンドウ





tx_mode_async が 3 に指定されている場合、トランスミッターは 3G-SDI レベル B-DS 動作用に設定されます。ただし、UHD-SDI ラッパーの tx_mode_in ポートでは 3 という値がサポートされていません。デモコードでは、トランスミッターが 3G-SDI レベル B-DS モードで動作すべきであることを示すために、 tx_mode_async に 3 を使用していますが、ロジックによって、 UHD-SDI ラッパーの tx_mode_in ポートの値は 2 に変更されます。 UHD-SDI ラッパーの入力で、 tx_mux_pattern入力ポートによって 3G-SDI レベル A またはレベル B が選択されます。

FPGA がプログラムされた直後は、 VIO ウインドウに信号の新ステータスが反映されているとは限りません。tx_mode_async および tx_m 制御信号は、特にこれに該当します。これらの制御信号は、古い値であっても VIO に表示されますが、実際の値は、 FPGA の各デフォルト値に戻ります。 tx_mode_async のデフォルト値は 0 で、 HD-SDI モードを選択します。 tx_m のデフォルト値は 0 で、1.485Gb/s ラインレートを選択します。これらの VIO ウインドウの値は、 [Hardware]ビュー (通常、ハードウェアマネージャーウインドウの左上角) のデバッグモジュールリスト内の任意の VIO モジュールをクリックして、 [Refresh Input and Output Values for VIO Core] をクリックすることで、新値に更新できます。 TX がHD-SDI 動作しているにもかかわらず、 tx_mode_async が別の SDI モードに設定されている場合は、 TX VIO ウインドウが

新値に更新されていません。

ST 2081-1 (6G-SDI 規格) および ST 2082-1 (12G-SDI 規格) に準拠するには、ランレングス短縮や問題回避 (anti pothole) として知られている同期ビット挿入回路が必要です。これは、 EAV、 SAV、 ADF シーケンス中に、 1 または 0 で構成される長い実行コードを分割して SDI エンコーダに送ります。初期の 6G-SDI および 12G-SDI インプリメンテーションでは、この機能がサポートされていないため、この機能を使用して転送された信号を受信できません。 tx_sync_bit_async トグルボタンを使用して、トランスミッターの同期ビット挿入機能を有効または無効に指定してください。

TX VIO は、トランスミッター用の 2 つのリセットボタンを提供します。 tx_full_reset ボタンは、 CPLL、 GTX TX、およびUHD-SDI TX データパスをリセットします。 tx_reset ボタンは、 GTX TX および UHD-SDI TX データパスをリセットしますが、 CPLL はリセットしません。デモデザインでループバックを行う場合、通常動作を再開するには、 tx_full_reset 後に必ず rx0_manual_gtrxreset 信号を実行する必要があります。これは、 TX と RX の両方で同じビデオフォーマットが使用されると、 TX と RX は同じ PLL を用いるため、 tx_full_reset の実行は RX の動作に影響を与えるからです。

tx_txen 制御信号は、このデモでは非アクティブとなります。

tx_pat_sel_async の値は、 SDI TX を駆動するビデオパターンジェネレーターで生成されるビデオパターンを選択します。SD-SDI モードの場合は、 2 つのテストパターンがあります。

• 0 および 2 = SMPTE EG-1 カラーバー

• 1 および 3 = SMPTE パソロジカルチェックフィールド

その他の SDI モードの場合は、 3 つのテストパターンがあります。

• 0 = SMPTE RP 219 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

• 2 = 75% カラーバー

表 12 : TX VIO SDI モードおよびラインレート制御

tx_mode_async tx_m モードラインレート

0 0 HD-SDI 1.485Gb/s

1 1.485/1.001Gb/s

1 NA SD-SDI 270Mb/s

2 0 3G-SDI レベル A 2.97Gb/s

1 2.97/1.001Gb/s

3 0 3G-SDI レベル B-DS 2.97Gb/s

1 2.97/1.001Gb/s

4 0 6G-SDI 5.94Gb/s

1 5.94/1.001Gb/s

5 NA 12G-SDI 11.88 または 11.88/1.001Gb/s





パソロジカルパターンは、SD-SDI、HD-SDI、および 3G-SDI レベル A モードでのみ、正しいパソロジカルチェックフィールドパターンを生成します。

tx_fmt_sel_async は、ビデオパターンジェネレーターで生成されるビデオフォーマットを選択します (表 13 参照)。サポートされていない組み合わせが選択された場合、テストパターンジェネレーターはデフォルトの有効パターンに戻りますが、この表では空欄とし、サポート外であることを示しています。

RX VIO ウインドウには、 UHD-SDI RX のステータスが表示されます (図 19 参照)。信号の順序は、図と異なる場合があります。

表 13 : TX VIO ビデオフォーマットの選択

tx_fmt_sel SD‐SDIHD‐SDI 3G‐SDI レベル A 3G‐SDI レベル B 6G‐SDI 12G‐SDI

tx_m=0 tx_m=1 tx_m=0 tx_m=1 tx_m=0 tx_m=1 tx_m=0 tx_m=1 DIPSW=0 DIPSW=1

0 NTSC 7 2 0 p50Hz

1 PAL 1080pSF24Hz

1 0 8 0 p S F23.98Hz

2 NTSC 1 0 8 0 i60Hz

1 0 8 0 i59.94Hz

3 PAL 1 0 8 0 i50Hz

4 NTSC 1 0 8 0 i30Hz

1 0 8 0 i29.97Hz

1 0 8 0 i60Hz

1 0 8 0 i59.94Hz

1 0 8 0 i30Hz

1 0 8 0 i29.97Hz

2 1 6 0 p30Hz

2 1 6 0 p29.97Hz

2 1 6 0 p60Hz

2 1 6 0 p59.94Hz

5 PAL 1 0 8 0 p25Hz

1 0 8 0 p50Hz

1 0 8 0 p25Hz

2 1 6 0 p25Hz

2 1 6 0 p50Hz

6 NTSC 1 0 8 0 i24Hz

1 0 8 0 i23.98Hz

7 PAL 7 2 0 p60Hz

7 2 0 p59.94Hz





QPLL が基準クロックにロックされている場合、 QPLL ロックインジケーターが緑色になります。このインジケーターが赤色の場合は、QPLL がロックされていないため、Fidus 12G-SDI FMC ボードからの基準クロックに問題があることを示します。

rx0_active_streams は、受信するアクティブストリーム数を示します。この値のエンコードは次のとおりです。

• 0 = アクティブストリームは 1 個





rx0_bit_rate インジケーターは、整数フレームレートの SDI 信号が受信されている場合に 0 を示し、分数フレームレートの SDI 信号が受信されている場合に 1 を示します。

rx0_change_done インジケーターは、後に実行された初期化、リセット、または SDI モードの動的変更が問題なく完了した場合に緑色になります。シーケンスでエラーが発生した場合は、 rx0_change_fail が赤色になり、 rx0_change_fail_code でエラーの原因を示します (表 11 参照)。

rx0_crc_error_indicator は、アクティブデータストリーム内の CRC エラーに対して反応します。シングル CRC エラーを検出するとすぐに、このインジケーターは赤色になります。 rx0_clr_errs ボタンをクリックしてクリアするまで、このインジケーターは赤色のままとなります。 SD-SDI モードの場合、 rx0_crc_error インジケーターは、ラインごとの CRC エラーではなく、フィールドごとの EDH エラーを示します。 SD-SDI モード以外のすべてのモードの場合、 rx0_err_count の値は、CRC エラーのあるライン番号を示しますが、 SD-SDI モードの場合は、 EDH エラーのあるフィールド番号を示します。このエラーカウンターは 65535 が大です。エラーカウンターは、 rx0_clr_errs ボタンをクリックしてクリアできます。


図 19 : RX VIO ウインドウ

p





rx0_level_b インジケーターは、 3G-SDI 信号の受信で、その信号がレベル B の場合には緑色を示し、レベル A の場合にはグレイを示します。

rx0_mode_SD、 rx0_mode_HD、 rx0_mode_3G、 rx0_mode_6G、および rx0_mode_12G インジケーターは、入力信号の SDIモードを示します。 SDI 入力信号のモードに対応するインジケーターが緑色になります。いずれのインジケーターも緑色にならない場合は、レシーバーが入力 SDI 信号にロックされていません。

UHD-SDI RX が GTX RX から有効なデータを受信している場合は、 rx0_mode_locked インジケーターが緑色になります。

ST 352 パケットから取得したユーザーデータを表す 4 つの 32 ビット値があります。それぞれの ST 352 値にも対応する有効なインジケーターがあり、そのチャネルに ST 352 パケットが受信されている場合には緑色になります。32 ビットフィールド内における ST 352 ユーザーデータのバイト順序は、 {byte 4、 byte 3、 byte 2、 byte 1} です。 rx0_st352_0 に現れる値は、データストリーム 1 で受信した ST 352 パケットからの値です。 rx0_st352_1 に現れる値は、データストリーム 3 で受信した ST 352 パケットからの値です (ただし、 3G-SDI レベル A モードの場合は、データストリーム 2 で受信した ST 352 パケットの値を示す)。rx0_st352_2 に現れる値は、データストリーム 5 で受信した ST 352 パケットからの値です。rx0_st352_3に現れる値は、データストリーム 7 で受信した ST 352 パケットからの値です。

UHD-SDI の RX 部には、転送フォーマット検出回路があります。この検出回路は、 SDI ビデオ転送のタイミングを確認して、そのフォーマット、フレームレート、および転送のスキャンモード (プログレス /インターレース) を判断します。転送フォーマットは、画像フォーマットと同じとは限りません。たとえば、 3G-SDI レベル B で転送される 1080p 50Hz 4:2:210b イメージは、実際には 1080i 50Hz の転送構造を使用します。つまり、ビデオフォーマットは、画像がプログレッシブであってもインターレース方式で転送されます。転送フォーマット検出回路が転送フォーマットを認識すると、rx0_t_locked インジケーターが緑色になります。 rx0_t_family の値が表 8 のように転送フォーマットを示し、 rx0_t_rate の値が表 9 のようにフレームレート (インターレース転送であっても常にフレームレート ) を示します。そして、インターレース転送の場合に rx0_t_scan が 0 となり、プログレッシブ転送の場合に rx0_t_scan が 1 となります。

RX VIO は、レシーバー用の 2 つのリセットボタンを提供します。 rx0_manual_full_reset ボタンは、 QPLL、 GTX RX、および UHD-SDI RX データパスをリセットします。 rx0_manual_gtxreset ボタンは、 GTX RX および UHD-SDI RX データパスをリセットしますが、 QPLL はリセットしません。デモデザインでループバックを行う場合、通常動作を再開するには、rx0_manual_full_reset 後に必ず tx_reset 信号を実行する必要があります。これは、TX と RX の両方で同じビデオフォーマットが使用されると、TX と RX は同じ PLL を用いるため、rx0_manual_full_reset の実行は TX の動作に影響を与えるからです。

ILA ウインドウには、 UHD-SDI レシーバーから取得したデータストリーム、ライン番号、およびビデオタイミング信号が表示されます。ハードウェアマネージャーを開いてターゲットへ接続し、 FPGA がプログラムされるとすぐに、 ILA 用のウインドウが 1 つ現れます。このウインドウで ILA のセットアップを制御します (図 20 参照)。


図 20 : RX ILA のセットアップウインドウ





デフォルトで、 RX ILA は EAV シーケンスの後のワードでトリガーするようにセットアップされています。 ILA は、トリガーする前に 20 サンプルをキャプチャし、 rx0_ce クロックイネーブルが High の場合のみ、サンプルをキャプチャするようにセットアップされています。これによって、約 2 ラインの 1080 ラインビデオが ILA でキャプチャされます。クロックイネーブルの機能を確認できるようにするには、 [Basic Capture Setup] で rx0_ce の比較値を X に変更するか、 [Capture]モードを ALWAYS に変更してください。

ILA を使用してデータをキャプチャする場合は、このトリガーボタンをクリックしてください。

ILA がビデオデータをキャプチャして Vivado Analyzer へ送信すると、 Vivado Analyzer に「hw_ila_data_1.wcfg」という名前の新しいタブが現れます。このタブには、図 21 のように、キャプチャした波形が表示されます。

このウインドウには、 3 つのタイミング信号 (rx0_eav、 rx0_sav、および rx0_trs) が表示されます。 RX で出力される 8 つのデータストリームからキャプチャしたデータを示します。各データストリームのペアに対して 1 つのライン番号が与えられています。 rx0_line_0 は、データストリーム 1 と 2 のライン番号、 rx0_line_1 は、データストリーム 3 と 4 のライン番号という規則で割り当てられます。

rx0_crc_err ベクターには、8 つの各データストリームに 1 つの CRC エラービットがあります (ビット 0 はデータストリーム 1 に対応し、ビット 7 はデータストリーム 8 に対応)。

その他、クロックイネーブル rx0_ce もあります。 rx0_ce が High の場合のみデータワードがキャプチャされるようにキャプチャモードが設定されている場合には、キャプチャしたデータに対して rx0_ce は常に High を示します。

inrevium 社製 12G‐SDI FMC カードコントローラー

このアプリケーションノートでは、 FMC カードの I2C および SPI デバイスへのアクセスおよび制御を行うために、 IPI インテグレーターベースの FMC コントローラーを提供しています。コントローラーは、プロジェクト階層内に system_basicとしてインスタンシエートされており、 SPI、 IIC GPIO IP、およびシンプルな MicroBlaze アプリケーションを実行するための基本 IP コンポーネントで構成されています。 GPIO の主な目的は、コンフィギュレーション中の FMC チャネル選択を可能にすることと、初期化完了ステートを示すことです。

初期化プロセスには 3 つの段階があり、初はクロックスイッチコンフィギュレーションで、 GTX に 148.35MHz および148.5MHz の基準クロックを供給するために、 2 つのオンボードクリスタルオシレーターを選択します。次に、出力範囲の設定、入力イコライゼーション係数の設定、 2 つの SDI ケーブルドライバー出力のうち 1 つをミュートするなど、ジェネリック SPI デバイス (ケーブルドライバー、イコライザー、リクロック回路) の初期化です。後に、シリコンバージョンに基づいた SPI デバイスの初期化です。FMC 用のケーブルイコライザーやリロック回路のメーカーである Macom 社は、エラッタを発行しています。エラーのない無償 SDI 受信には、シリコンバージョンごとに特別な SPI レジスタの初期化が必要です。現在のところ、 FMC コントローラーが記述された時点で考慮されたエラッタは、 235x4-ERR-001-A、23145-ERR-001-A、 23145-ERR-001-C、 23145-ERR-001-D、および M235x4-ERR-001-C です。


図 21 : RX ILA のキャプチャウインドウ





UART GUI インターフェイスを利用することで、 12G-SDI FMC カードを柔軟に制御できます。ユーザーは、次に示す GUIのインストラクションに従って、 FMC カードの I2C および SPI デバイスに対してレジスタ変更を実行できます。

------------------------- FIDUS Main Menu -------------------------

Select option 1 = Re-Init 2 = IIC Dev Select 3 = SPI CH0 Select 4 = SPI CH1 Select 5 = SPI CH2 Select 6 = SPI CH3 Select ?= help------------------>

FMC コントローラーの SDK プロジェクトを再コンパイル

kc705_uhdsdi_demo_script.tcl スクリプトが完成したら、プロジェクトのハードウェア情報をエクスポートし、 SDK ソースコードをインポートして SDK 環境を整える必要があります。

1. ハードウェアをエクスポート : Vivado 2015.1 で [File] → [Export] → [Export Hardware] をクリックします。

a. [Export Hardware] のポップアップウィンドウで、 [Include bitstream] をオンにします。

b. エクスポート先を指定します (各フィールドに基づく )。

<unzip_dir>\xapp1249\srcs\fidus_fmc_ctlr\SW

2. ザイリンクス SDK 2015.1 を起動 : [File] → [Launch SDK] をクリックします。

a. [Exported location] および [Workspace] を共に次のように指定します。


b. SDK で新規のボードサポートパッケージを作成します ([File] → [New] → [Board Support Package])。プロジェクト名に「fidus_fmc_ctlr_bsp」と入力して、 [Finish] をクリックします。

c. [Board Support Package Settings] で [OK] をクリックします。

3. SDK ソースをインポート : SDK 2015.1 で [File] → [Import] をクリックします。

a. [Import] ポップアップウィンドウで、 [General] → [Existing Projects into Workspace] をクリックします。

b. [Next] をクリックします。

c. [Browse] をクリックして、対応するフォルダーを示していることを確認します。


d. [OK] をクリックします。

e. [fidus_fmc_ctlr] がオンになっていることを確認します。

f. [Finish] をクリックします。

4. fidus_fmc_ctlr_bsp to fidus_fmc_ctlr を割り当てます。

a. SDK で、 fidus_fmc_ctlr フォルダーを右クリックします。

b. [Change Referenced BSP] をクリックします。

c. [fidus_fmc_ctlr_bsp] を選択して [OK] をクリックします。



リファレンスデザイン


FPGA リソースの使用数

表 14 に、 7 シリーズ GTX トランシーバーと接続する UHD-SDI インターフェイスに必要な FPGA リソースを示しています。リソース使用数には、 SDI ラッパーインスタンスの中に含まれるインターフェイスの実装に必要なすべてのモジュールが含まれます。ここには、一般的なコンフィギュレーションのリソース使用数を示します。

ここに示す結果は、 Vivado 2015.1 を使用して得た値です。

SDI レシーバーおよびトランスミッターインターフェイスデザインでは、 MMCM ( ミックスドモードクロックマネージャー ) を使用しません。

通常、SDI TX と SDI RX それぞれにグローバルクロックまたはリージョナルクロックが 1 つ必要です。その他、SDI ラッパーにタイミング用として固定周波数のグローバルクロックが 1 つ必要です。この固定周波数クロックは、通常 GTX DRPクロックとしても使用されます。 FPGA に実装された SDI インターフェイスの数にかかわらず、このような固定周波数のグローバルクロックは 1 つしか必要ありません。

リファレンスデザインこのアプリケーションノートのリファレンスデザインは、次のリンクからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=390743 (登録が必要)

ツールフローおよび検証

ここで示すチェックリストでは、リファレンスデザインで使用されるツールフローおよび検証手順を示します。

表 14 : 7 シリーズ GTX SDI インターフェイスに必要な FPGA リソース数

UHD‐SDI IP およびラッパーのコンフィギュレーションFF LUT メモリ LUT BUFG

大ラインレート UHD‐SDI コア

3G-SDI RX (EDH プロセッサあり ) 10414 6761 164 1

RX (EDH プロセッサなし ) 9624 6260 163 1

6G-SDI RX (EDH プロセッサあり ) 11841 7213 164 1

RX (EDH プロセッサなし ) 11051 6650 163 1

12G-SDI の 8 データストリーム

RX (EDH プロセッサあり ) 11843 7625 164 1

RX (EDH プロセッサなし ) 11053 7066 163 1

12G-SDI の 16 データストリーム

RX (EDH プロセッサあり ) 11923 7622 164 1

RX (EDH プロセッサなし ) 11133 7059 163 1

表 15 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 Gilbert Magnaye、 John Snow

ターゲットデバイス GTX トランシーバーを備える 7 シリーズ FPGA

ソースコードの提供あり

ソースコードの形式 Verilog

https://secure.xilinx.com/webreg/clickthrough.do?cid=390743



参考資料


参考資料日本語版のバージョンは、英語版より古い場合があります。

次の資料は、 SMPTE (Society of Motion Picture and Television Engineers) のサイト (www.smpte.org) から入手できます。

1. RP 165 : 『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』

2. SMPTE RP 168 : 『Definition of Vertical Switching Point for Synchronous Video Switching』

3. ST 259 : 『Television - SDTV Digital Signal/Data - Serial Digital Interface』

4. ST 291-1 : 『Television - Ancillary Data Packet and Space Formatting』

5. ST 292-1 : 『1.5 Gb/s Signal/Data Serial Interface』

6. ST 344 : 『Television - 540 Mb/s Serial Digital Interface』

7. ST 352 : 『Payload Identifier Codes for Serial Digital Interfaces』

8. ST 372 : 『Dual Link 1.5 Gb/s Digital Interface for 1920x1080 and 2048 x 1080 Picture Formats』

9. ST 424 : 『Television - 3 Gb/s Signal/Data Serial Interface』

10. ST 425-1 : 『Source Image Format and Ancillary Data Mapping for the 3Gb/s Serial Interface』

11. ST 2081-1 : 『6Gb/s Signal/Data Serial Interface - Electrical』

12. ST 2082-1 : 『12Gb/s Signal/Data Serial Interface - Electrical』

次の資料は、ザイリンクスのウェブサイト (japan.xilinx.com) から入手できます。

13. 『Kintex-7 FPGA データシート : DC 特性および AC スイッチ特性』 (DS182 : 英語版、日本語版)

14. 『Virtex-7 T/XT FPGA データシート : DC 特性および AC スイッチ特性』 (DS183 : 英語版、日本語版)

15. 『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476 : 英語版、日本語版)

既存のザイリンクスアプリケーションノート / リファレンスデザイン、 IP カタログ、サードパーティからデザインへのコード /IP の使用

あり。 Vivado IP カタログから生成される IP コア

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

なし

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施 N/A

インプリメンテーション

使用した合成ツール/バージョン Vivado 2015.1

使用したインプリメンテーションツール/バージョン Vivado 2015.1

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム KC705

表 15 : リファレンスデザインの詳細 (続き)

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds182_Kintex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds182_Kintex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds183_Virtex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds183_Virtex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug476_7Series_Transceivers.pdf

https://www.smpte.org/

http://japan.xilinx.com/support.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug476_7Series_Transceivers.pdf



改訂履歴


16. 『LogiCORE IP SMPTE UHD-SDI LogiCORE IP 製品ガイド』 (PG205)

17. 『Kintex-7 GTX トランシーバーを使用した SMPTE SDI インターフェイスの実装』 (XAPP592 : 英語版、日本語版)

18. 『20 ビット幅のオーバーサンプルデータをベースとするクロックおよびデータリカバリユニット』 (XAPP1240 : 英語版、日本語版)

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用さ

れる法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、

ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られ

ません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本

情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法

行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特

別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種

類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそ

れらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する

義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限

り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の

諸条件に従うこととなるので、http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。IP コアは、

ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、

フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりし

ていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負

うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

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日付バージョン内容

2015 年 8 月 14 日 1.1 表 13 を更新。

2015 年 4 月 1 日 1.0 初版。

http://japan.xilinx.com/legal.htm#tos

http://japan.xilinx.com/legal.htm#tos

mailto:[email protected]

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp592-smpte-sdi-w-k7-gtx-transceivers.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp592-smpte-sdi-w-k7-gtx-transceivers.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg205-v-smpte-uhdsdi.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1240-k7-us-clk-data-recovery.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1240-k7-us-clk-data-recovery.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1240-k7-us-clk-data-recovery.pdf



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『7 シリーズ GTX トランシーバーを使用した SMPTE SDI ......XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com 1 本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。