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XAPP1249 (v1.1) 2015 8 14 japan .xilinx.com 1 本資料は表記のバージ ョ ンの英語版を翻訳し たもので、内容に相違が生じ る場合には原文を優先し ます。 資料によっては英語版の更新に対応していないものがあります。 日本 語版は参考用 と し てご使用の上、 最新情報につき ま し ては、 必ず最新英語版を ご参照 く だ さ い。 概要 放送業界向けの映像機器には、 SMPTE (Society of Motion Picture and Television Engineers) SDI (Serial Digital Interface) 規格が 広く使用されています。 このインターフェイスは、 放送局スタジオや映像制作会社で使用されており、 非圧縮のデジタル 映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送します。 UHD-SDI と総称される 6G-SDI および 12G-SDI は、 SDI 規格の最新拡張版で、 Ultra HD (超高細精度) ビデオ フォーマッ トおよび高フレーム レートの HD ビデオ フォーマッ ト を伝送するために、 よ り広い帯域幅を提供します。 ザイリンクスの LogiCORE™ SMPTE UHD-SDI IP は、 デバイ ス固有の制御機能を持たない UHD-SDI 受信/送信データパス です。 このアプ リ ケーシ ョ ン ノ ー ト では、 完全な UHD-SDI インターフェイスを構築する目的で、 7 シリーズ FPGA GTX ト ランシーバーと UHD-SDI IP を合わせて使用するための制御ロジッ クを含むモジュールを提供します。また、 KC705 ボー ド を使用する SDI の設計例も紹介します。 はじめに ザイリンクスの LogiCORE IP SMPTE UHD-SDI (以下、UHD-SDI コアという ) は、ザ イ リ ン ク ス の 7 シリーズ FPGA GTX ト ラ ン シーバー と 接続す る こ と で、 SMPTE SD-SDIHD-SDI3G-SDI6G-SDI、および 12G-SDI 規格をサポートする SDI インターフェイスを実装できます。 UHD-SDI コアと GTX ト ランシーバーを接続して完全な SDI インターフェイスを実装 するには、 ロジッ クを追加する必要があ り ます。 このアプリ ケーシ ョ ン ノ ー ト では、 こ の付加的な制御 ロ ジ ッ ク と イ ン ターフェイス ロジックについて説明し、 必要となる制御モジュールおよびインターフェイス モジュールを Verilog ソース コードで提供します。 こ の資料に出て く る SDI と は、 SD-SDIHD-SDI3G-SDI6G-SDI、 および 12G-SDI を総称する SMPTE ファミリのイン ターフェイス規格のことです。 7 シリーズ GTX ト ラ ンシーバーは、 12G-SDI を含むすべての SDI ビット レー ト に対応で き ます。 最大 6G-SDI までのライ レートは、 -1 スピード グレード デバイスの GTX ト ランシーバーで対応できます。 ただし、 GTX ト ラ ン シーバーの ラ イン レー ト には制限があ り 、 12G-SDI ビット レート をサポートするのは、特定パッケージの -3 スピード グレード デバイ スの GTX ト ランシーバーのみです。 スピード グレードとデバイス パッ ケージの各組み合わせにおける GTX ト ランシー バーの最大 ラ イ ン レー ト は、 『Kintex-7 FPGA データシート : DC 特性および AC ス イ ッ チ特性』 [参照 13] および 『Virtex-7 T および XT FPGA データシート : DC 特性および AC ス イ ッ チ特性』 [参照 14] を参照してください。 このアプリケーション ノートで提供するデバイス固有の SDI 制御 ロ ジ ッ ク の主な機能は次の と お り です。 GTX ト ラ ン シーバーの リ セ ッ ト ロジック 5 つの SDI 規格をサポートするために、 GTX RX/TX シリアル ク ロ ッ ク 分周器を動的に切 り 換え る機能 HD-SDI3G-SDI6G-SDI、および 12G-SDI 規格の 2 つの異な る ビ ッ ト レート をサポートするために、 RX および TX の基準 ク ロ ッ ク を動的に切 り 換え る 機能 ° 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モー ド の場合) ° 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モー ド の場合) ° 5.94Gb/s および 5.94/1.001Gb/s (6G-SDI モー ド の場合) ° 11.88Gb/s および 11.88/1.001Gb/s (12G-SDI モー ド の場合) GTX RXDATA および TXDATA ポート幅を動的に切り替える機能 ° 20 ビット RXDATA および TXDATA (SD-SDIHD-SDI、 および 3G-SDI モー ド の場合) アプリケーション ノート : GTX ト ランシーバー、 Kintex-7Virtex-7Zynq-7000 XAPP1249 (v1.1) 2015 8 14 7 シリーズ GTX ト ランシーバーを使用した SMPTE SDI イ ン タ ー フ ェ イ スの実装 著者 : Gilbert MagnayeJohn Snow

『7 シリーズ GTX トランシーバーを使用した SMPTE SDI ......XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com 1 本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

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Page 1: 『7 シリーズ GTX トランシーバーを使用した SMPTE SDI ......XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com 1 本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  1

本資料は表記のバージ ョ ンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 新情報につきましては、 必ず 新英語版をご参照く ださい。

概要放送業界向けの映像機器には、 SMPTE (Society of Motion Picture and Television Engineers) SDI (Serial Digital Interface) 規格が広く使用されています。 このインターフェイスは、 放送局スタジオや映像制作会社で使用されており、 非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送し ます。 UHD-SDI と総称される 6G-SDI および12G-SDI は、 SDI 規格の 新拡張版で、 Ultra HD (超高細精度) ビデオ フォーマッ トおよび高フレーム レートの HD ビデオフォーマッ ト を伝送するために、 よ り広い帯域幅を提供します。

ザイ リ ンクスの LogiCORE™ SMPTE UHD-SDI IP は、 デバイス固有の制御機能を持たない UHD-SDI 受信/送信データパスです。 このアプリ ケーシ ョ ン ノートでは、 完全な UHD-SDI インターフェイスを構築する目的で、 7 シ リーズ FPGA GTXト ランシーバーと UHD-SDI IP を合わせて使用するための制御ロジッ クを含むモジュールを提供します。また、KC705 ボードを使用する SDI の設計例も紹介します。

はじめにザイ リ ンクスの LogiCORE IP SMPTE UHD-SDI (以下、UHD-SDI コアという ) は、ザイ リ ンクスの 7 シ リーズ FPGA の GTXト ランシーバーと接続するこ とで、 SMPTE SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格をサポートする SDIインターフェイスを実装できます。 UHD-SDI コアと GTX ト ランシーバーを接続して完全な SDI インターフェイスを実装するには、 ロジッ クを追加する必要があ り ます。 このアプ リ ケーシ ョ ン ノー ト では、 この付加的な制御ロジッ ク と インターフェイス ロジッ クについて説明し、 必要となる制御モジュールおよびインターフェイス モジュールを Verilog ソースコードで提供します。

この資料に出てく る SDI とは、 SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、 および 12G-SDI を総称する SMPTE ファ ミ リのインターフェイス規格のこ とです。

7 シ リーズ GTX ト ランシーバーは、 12G-SDI を含むすべての SDI ビッ ト レートに対応できます。 大 6G-SDI までのライン レートは、 -1 スピード グレード デバイスの GTX ト ランシーバーで対応できます。 ただし、 GTX ト ランシーバーのライン レートには制限があ り、 12G-SDI ビッ ト レート をサポートするのは、特定パッケージの -3 スピード グレード デバイスの GTX ト ランシーバーのみです。 スピード グレード とデバイス パッケージの各組み合わせにおける GTX ト ランシーバーの 大ライン レートは、 『Kintex-7 FPGA データシート : DC 特性および AC スイ ッチ特性』 [参照 13] および 『Virtex-7T および XT FPGA データシート : DC 特性および AC スイ ッチ特性』 [参照 14] を参照して ください。

このアプリ ケーシ ョ ン ノートで提供するデバイス固有の SDI 制御ロジッ クの主な機能は次のとおりです。

• GTX ト ランシーバーのリセッ ト ロジッ ク

• 5 つの SDI 規格をサポートするために、 GTX RX/TX シ リ アル ク ロ ッ ク分周器を動的に切り換える機能

• HD-SDI、 3G-SDI、 6G-SDI、 および 12G-SDI 規格の 2 つの異なるビッ ト レート をサポートするために、 RX および TXの基準クロ ッ クを動的に切り換える機能

° 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モードの場合)

° 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モードの場合)

° 5.94Gb/s および 5.94/1.001Gb/s (6G-SDI モードの場合)

° 11.88Gb/s および 11.88/1.001Gb/s (12G-SDI モードの場合)

• GTX RXDATA および TXDATA ポート幅を動的に切り替える機能

° 20 ビッ ト RXDATA および TXDATA (SD-SDI、 HD-SDI、 および 3G-SDI モードの場合)

アプリケーシ ョ ン ノート : GTX ト ランシーバー、 Kintex-7、 Virtex-7、 Zynq-7000

XAPP1249 (v1.1) 2015 年 8 月 14 日

7 シリーズ GTX ト ランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : Gilbert Magnaye、 John Snow

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はじめに

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° 40 ビッ ト RXDATA および TXDATA (6G-SDI および 12G-SDI モードの場合)

• SD-SDI モードの場合にデータを回復させるデータ リ カバリ ユニッ ト

• RX が整数フレーム レート信号 (1.485Gb/s および 2.97Gb/s などのライン レート ) または分数フレーム レート信号(1.485/1.001Gb/s および 2.97/1.001Gbs などのライン レート ) のいずれを受信しているかを判断する RX ビッ ト レート検出機能

このアプリ ケーシ ョ ン ノートでは、GTX ト ランシーバーのインスタンス、制御モジュールのインスタンス、および SMPTEUHD-SDI コアのインスタンスを含むラ ッパー ファ イルについて説明し、 それらに必要な接続について解説します。 このファイルを利用するこ とで、 SDI インターフェイスを簡単に構築できます。

このアプ リ ケーシ ョ ン ノートでは、 UHD-SDI コアを使用する SDI デザインの例を紹介します。 このデザインは、 KC705評価ボードを使用して実行されます。 UHD-SDI の物理的なインターフェイス と して、 Fidus 社製 12G-SDI FPGA メザニンカード (FMC) も必要です。

このアプリ ケーシ ョ ン ノートで使用する用語について説明します。UHD-SDI コアは、Vivado® (2015.1 リ リース以降) の IPカタログから利用可能な SMPTE UHD-SDI コアを指しています。 制御モジュールは、 GTX が UHD-SDI コアを使用してUHD-SDI インターフェイスを実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。このアプリ ケーシ ョ ン ノートでは、 制御モジュールをソース コード形式で提供します。 GTX ラ ッパーは、 7 シ リーズ FPGA トランシーバー ウ ィザード (IP カタログで利用可能) で生成されたシングル GTX ト ランシーバー用のラ ッパー ファ イルです。 GTX コモン ラ ッパーは GTX ク ワ ッ ド用 QPLL を含むラ ッパー ファ イルで、 7 シ リーズ FPGA ト ランシーバー ウ ィザードで GTX ラ ッパーの生成時に生成されます。 SDI ラ ッパーは、 SMPTE UHD-SDI コア、 GTX ラ ッパー、 および制御モジュールをインスタンシエート して相互接続するためのラ ッパー モジュールです。 このアプリ ケーシ ョ ン ノートでは、SDI ラ ッパーをソース コード形式で提供します。GTX コモン ラ ッパーは SDI ラ ッパーに含まれていないため、アプ リ ケーシ ョ ン内に個別にインスタンシエートする必要があ り ます。 図 1 の簡略ブロ ッ ク図では、 さまざまなコンポーネン ト を組み合わせて UHD-SDI インターフェイスを形成しているこ とを示しています。

X-Ref Target - Figure 1

図 1 :完成した UHD‐SDI RX/TX インターフェイスのブロック図

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機能

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機能『LogiCORE IP SMPTE UHD-SDI LogiCORE IP 製品ガイ ド』 [参照 16] には、 UHD-SDI コアのすべての機能およびコアでサポート される SMPTE 規格が記載されています。 詳細は、 製品ガイ ドを参照して ください。 また、 製品ガイ ドでは、 さまざまな SDI モードで動作するコアの入力/出力のタイ ミ ング図も示しています。

この資料では、 多重化されていない SDI データ ス ト リームのこ とを 「基本データ ス ト リーム」 と呼びます。 たとえば、HD-SDI 信号は 2 つの基本データ ス ト リーム (通常、 Y データ ス ト リームと C データ ス ト リーム) で構成されており、 10ビッ トの仮想 HD-SDI インターフェイスに多重化されます。 同様に、 3G-SDI レベル A 信号も 2 つの基本データ ス ト リーム (データ ス ト リーム 1 とデータ ス ト リーム 2) で構成されており、 10 ビッ トの仮想 3G-SDI インターフェイスに多重化されます。 3G-SDI レベル B 信号の場合は、各 HD-SDI 信号に Y データ ス ト リームと C データ ス ト リームがある 4 つの基本データ ス ト リームで構成されており、 3G-SDI レベル B インターフェイスに集約されます。 この 4 つの基本ス ト リームは、 10 ビッ トの仮想 3G-SDI インターフェイスに多重化され、 4 ウェイ インターリーブとなり ます。 6G-SDI と 12G-SDI では、1 つの SDI インターフェイスで 大 16 の基本データ ス ト リームをインターリーブ可能です。この資料では、UHD-SDIコア名および UHD-SDI ラ ッパーのポート名で、 これらのデータ ス ト リームを ds1 ~ ds16 と しています。

UHD-SDI コアの TX および RX は、データ ス ト リーム入力/出力で多重化されていない基本データ ス ト リームのみを受信/送信します。 データ ス ト リームの多重化/逆多重化は、 UHD-SDI コア内で実行され、 コアの外で実行するものではあ り ません。 ただし、 SD-SDI は例外です。 ST 259 SD-SDI 規格は、 Y コンポーネン ト と C コンポーネン ト を両方伝搬するシングル データ ス ト リームを定義します。 これは、 複数の EAV と SAV がインターリーブされていないため、 UHD-SDI コアでは基本データ ス ト リームと見なされます。

UHD-SDI コアは、ネイティブ ビデオ フォーマッ ト と基本データ ス ト リーム間のマッピングを行いません。ユーザー アプリ ケーシ ョ ンは、 UHD-SDI ト ランス ミ ッ ターへ基本データ ス ト リームを送信する前に、 これらのス ト リームに対して必要なビデオ マッピングを行い、 その後、 UHD-SDI レシーバーによって出力された基本ス ト リームからビデオ イ メージを再度構築する必要があ り ます。 SD-SDI と単一リ ンク HD-SDI 上のすべてのビデオ フォーマッ ト 、および 3G-SDI レベル Aの 1080p 50、 59.94、 60Hz 4:2:2 YCbCr 10 ビッ ト ビデオの場合、 これらのフォーマッ トのデータ ス ト リームと、 UHD-SDIコアへ入力または出力される基本データ ス ト リームに 1 対 1 となっているため、 マッピングは必要あ り ません。 これは、2 つの HD-SDI ビデオ フォーマッ トが 1 つの 3G-SDI インターフェイスに集約されるデュアル ス ト リーム モードの 3G-SDIレベル B-DS にも当てはま り ます。 デュアルリ ンク HD-SDI、 3G-SDI レベル B-DL、 マルチリ ンク 3G-SDI、 6G-SDI、 および 12G-SDI の場合、基本データ ス ト リームに対するビデオ フォーマッ トのマッピングが必要であ り、 これは UHD-SDI コアでは行われません。

6G-SDI の場合、 UHD-SDI コアは 大 8 個の基本データ ス ト リームをサポート します。 12G-SDI の場合、 UHD-SDI コアは大 16 個の基本データ ス ト リームをサポート します。 SMPTE 6G-SDI および 12G-SDI のマッピングに関する資料では、

「データ ス ト リーム」 という用語が、多重化されたデータ ス ト リームと多重化されていない (基本) データ ス ト リームの両方に対して使用されているため、 各マッピング方法で使用される基本データ ス ト リーム数を判断する際は注意が必要です。 伝送されるデータ フォーマッ トによって、 6G-SDI インターフェイス上では 4 個または 8 個の基本データ ス ト リームがインターリーブされ、 12G-SDI インターフェイス上では 8 個または 16 個の基本データ ス ト リームがインターリーブされます。 16 ウェイ インターリーブは、デュアル リ ンク 12G-SDI でのみ可能です。 UHD-SDI TX は、 tx_mux_pattern ポートを使用して入力でアクティブなス ト リーム数を把握する必要があ り ます。 UHD-SDI RX は、 入力される SDI 信号に含まれる基本データ ス ト リーム数を自動で判断し、それらのデータ ス ト リームを適切に逆多重化して、入力信号に含まれる基本データ ス ト リーム数を rx_active_stream ポートに示します。

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7 シリーズ GTX ト ランシーバーを使用して SDI インターフェイスを実現

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7 シリーズ GTX ト ランシーバーを使用して SDI インターフェイスを実現

このセクシ ョ ンでは、 ザイ リ ンクス 7 シ リーズ FPFA デバイス (Kintex®-7、 Virtex®-7、 および Zynq™-7000) の GTX ト ランシーバーを使用する UHD-SDI インターフェイスのインプリ メンテーシ ョ ンについて説明します。

このセクシ ョ ンでは、『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 [参照 15] を補足する内容を提供します。 こ こでは、 HD-SDI アプリ ケーシ ョ ンに重要な GTX ト ランシーバーの機能を中心に説明します。

GTX ト ランシーバーを使用するアプリ ケーシ ョ ンでは、 いくつかのク ロ ッ クが必要です。 データ ス ト リームにデータを追加したり削除してクロ ッ クを補正できない SDI プロ ト コルでは、 アプリ ケーシ ョ ン内でクロ ッ クがどのよ うに生成および使用されるかに細心の注意が必要です。GTX ト ランシーバーを駆動するには基準クロ ッ クが必要です。GTX ト ランシーバー ク ワ ッ ドにある PLL (位相ロ ッ ク ループ) が基準クロ ッ クを使用して、 各ト ランシーバーの受信部および送信部用のシ リ アル ク ロ ッ クを生成します。 「GTX ト ランシーバーの基準クロ ッ ク」 で詳し く説明するよ うに、 GTX ト ランス ミ ッターのシ リ アル ビッ ト レートは、供給される基準クロ ッ クの整数倍とな り ます。さ らに、UHD-SDI ト ランス ミ ッ ター データパスの入力に与えられるビデオ データ レートは、 GTX ト ランス ミ ッ ターで使用される基準クロ ッ ク周波数と正確に一致する (または正確な整数倍となる ) 必要があ り ます。 したがって、 送信されるビデオ ス ト リームのデータ レートへ周波数が確実に固定するよ うに、 UHD-SDI アプリ ケーシ ョ ンが ト ランス ミ ッ ターの基準クロ ッ クを生成する必要があ り ます。

GTX ト ランス ミ ッ ターは、 その txdata ポー トへ供給されるデータのワード レー ト と まった く同じ周波数のク ロ ッ クをtxoutclk ポートに出力します。 txoutclk は、 ワード レート と等し くなるよ うに PLL によってシ リ アル ク ロ ッ クが分周されるこ とで、 GTX ト ランス ミ ッ ター内で生成されます。 大抵のアプリ ケーシ ョ ンでは、 GTX ト ランシーバーからの txoutclkは、グローバル (BUFG) ク ロ ッ ク バッファーを介し、その後 UHD-SDI ト ランス ミ ッ ター データパスおよび GTX ト ランスミ ッ ターの txusrclk および txusrclk2 ク ロ ッ ク入力へのクロ ッ ク供給に使用されます。txoutclk から直接派生したクロ ッ ク以外も、 UHD-SDI ト ランス ミ ッ ター データパスおよび GTX ト ランス ミ ッ ターの txusrclk ポート と txusrclk2 ポートのクロ ック ソース と して使用できます。GTX ト ランス ミ ッ ターの浅い TX バッファーは、 txdata ポートに供給されるデータ と GTXト ランス ミ ッ ターの内部ク ロ ッ ク間の位相差を許容します。 しかし、 入力されるデータ と GTX ト ランス ミ ッ ターの内部クロ ッ ク周波数 (txoutclk で表される ) 間の周波数差は、 即座に TX バッファーのアンダーフロー /オーバーフローを引き起こすため、 GTX ト ランス ミ ッ ターで生成されるシ リ アル ビッ ト ス ト リームにエラーが生じます。 したがって、 GTX ト ランス ミ ッ ターの txdata ポートへ供給されるデータ レート (txusrclk および txusrclk2 ク ロ ッ クの周波数で表される ) と GTXト ランス ミ ッ ターの内部データ レート ( ト ランス ミ ッ ターの基準クロ ッ クで設定され、 txoutclk 周波数で表される) は、 正確に一致させる必要があ り ます。

ただし、GTX レシーバーの基準クロ ッ クは入力される SDI 信号のライン レート と正確な関係を持つ必要はあ り ません。これは、12G-SDI 以外のすべてのモードの場合、GTX レシーバーのクロ ッ ク データ リ カバリ (CDR) ユニッ トが、基準クロ ック周波数による設定どおりに公称ビッ ト レートから 大 ±1250ppm でビッ ト レート を受信できるためです。12G-SDI モードの場合、 12G-SDI 信号のライン レートは基準クロ ッ ク周波数による設定どおりに公称ビッ ト レートの ±200ppm 以内の必要があ り ます。 これによ り、 入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシーバー基準クロ ッ クが生成可能になり ます。 GTX レシーバーは、 入力される SDI ビッ ト レートに周波数ロ ッ ク された リ カバリク ロ ッ クを生成します。 このクロ ッ クは、 GTX ト ランシーバーの rxoutclk ポートの出力です。 このアプリ ケーシ ョ ン ノートで後ほど詳し く説明しますが、rxoutclk は、SD-SDI 以外の SDI 信号を受信する際の真のリ カバリ ク ロ ッ クであ り、SD-SDI信号を受信する際のクロ ッ クではあ り ません。 通常、 rxoutclk は、 グローバル バッファーでバッファーされ、 その後 GTXレシーバーの rxusrclk および rxusrclk2 ポートへ供給されて、 UHD-SDI レシーバー データパス用のクロ ッ ク と して使用されます。

SDI アプリ ケーシ ョ ンには、 も う 1 つクロ ッ クが必要です。 これはフ リーランニングの固定周波数クロ ッ クであ り、 GTXト ランシーバーの DRP (ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート ) 用クロ ッ ク と して使用されます。 通常、 これと同じ ク ロ ッ クが SDI ラ ッパーの制御モジュールに供給され、 タイ ミ ング制御に使用されます。 ザイ リ ンクスでは 10MHz以上にするこ とを推奨しています。 このクロ ッ クの 大周波数は、 GTX ト ランシーバーの 大許容 DRP ク ロ ッ ク周波数によって制限されます。 このクロ ッ クの周波数は、 SDI アプリ ケーシ ョ ンのその他のクロ ッ クやデータ レートに対して特定の関連性を持つ必要はあ り ません。 SDI モードを変更した際に、 このクロ ッ クの周波数を変更しないでください。 常に同じ公称周波数で動作する必要があ り ます。 また、 SDI アプ リ ケーシ ョ ンが動作中は停止できません。 このク ロ ッ クは、デバイス内のすべての SDI インターフェイスで使用可能です。

rxoutclk および txoutclk の周波数は、SDI モードや GTX ト ランシーバーの rxdata および txdata のポートの幅に依存します。この関係は、GTX ト ランシーバーのアーキテクチャによって固定されています。場合によって、データ ス ト リームのデータ レートがク ロ ッ ク周波数よ り も低くなる こ とがあるため、 RX と TX はク ロ ッ ク イネーブルを使用して、 データ ス トリーム伝送データ レー ト を調整します。 表 1 に、 各 SDI モードにおけるアクテ ィブ データ ス ト リーム数、 rxdata/txdataポート幅、 rxoutclk/txoutclk 周波数、 およびクロ ッ ク イネーブルを示します。 ク ロ ッ ク イネーブルは、 2 データ ワード サ

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7 シリーズ GTX ト ランシーバーを使用して SDI インターフェイスを実現

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  5

イ クルでクロ ッ ク イネーブルがアサート中のクロ ッ ク数と して表わされます。 つま り、 1/1 はクロ ッ ク サイクルごとにクロ ッ ク イネーブルがアサート されるこ とを意味し、2/2 は 2 ク ロ ッ ク サイクルに 1 回クロ ッ ク イネーブルがアサート され(50% デューティ サイクル)、4/4 は 4 ク ロ ッ ク サイ クルに 1 回クロ ッ ク イネーブルがアサート されるこ と (25% デューティサイ クル) を意味します。 また、 5/6 は、 5 ク ロ ッ クまたは 6 ク ロ ッ ク サイクルのいずれかに 1 回クロ ッ ク イネーブルがアサート され、平均する と 5.5 ク ロ ッ ク サイ クルに 1 回 とな り ます (ク ロ ッ ク イネーブルのハイ パルス間に 1 インスタンスの 5 ク ロ ッ ク サイクル、 それに続いてクロ ッ ク イネーブルのハイ パルス間に 1 インスタンスの 6 ク ロ ッ ク サイクルが来るパターンが繰り返される )。

GTX ト ランシーバーの基準クロックおよび PLL

7 シ リーズ GTX ト ランシーバーは、 クワ ッ ドに分けられています。各クワ ッ ドには 4 つの GTXE2_CHANNEL ト ランシーバー プリ ミ ティブがあ り、 各 GTXE2_COMMON プリ ミ ティブには Quad PLL (QPLL) が 1 つずつ含まれています (図 2 参照)。 QPLL で生成されたクロ ッ クは、 クワ ッ ド内の 4 つすべての ト ランシーバーへ分配されます。 各 GTXE2_CHANNELには、 チャネル PLL (CPLL) と呼ばれる専用の PLL があ り、 その ト ランシーバーの RX および TX へのみクロ ッ クを供給できます。 クワ ッ ド内の各 RX と TX ユニッ トでは、 ク ロ ッ ク ソース と して QPLL または CPLL のいずれを使用すべきかを個別に設定できます。 さ らに、 この RX/TX ユニッ トは、 ク ロ ッ ク ソースを QPLL と CPLL 間で動的に切り換え可能です。 このコンフ ィギュレーシ ョ ンと動的切り換え機能は、 SDI アプリ ケーシ ョ ンに特に有効です。

重要 : CPLL および QPLL の 大ライン レートは、 それぞれ 6.6Gbps と 12.5Gbps です。 つま り、 QPLL は 12G-SDI まで対応できますが、 CPLL は 6G-SDI ライン レート までしか対応できません。 こ こで重要な点は、 -3 スピード グレードの 7 シリーズ GTX ト ランシーバーにのみ、 12G-SDI までサポートできる 大ライン レート 12.5Gbps の QPLL がある という こ とです。詳細は、『Kintex-7 FPGA データシート : DC 特性およびスイ ッチ特性』 (DS182) [参照 13] の 「GTX ト ランシーバーのスイ ッチ特性」 を参照して ください。

一般的な UHD-SDI アプリ ケーシ ョ ンでは、 大 9 つの異なるビッ ト レート をサポートするために GTX ト ランシーバーが必要です。

• 270Mb/s (SD-SDI の場合)

• 1.485Gb/s (HD-SDI の場合)

• 1.485/1.001Gb/s (HD-SDI の場合)

• 2.97Gb/s (3G-SDI の場合)

• 2.97/1.001Gb/s (3G-SDI の場合)

• 5.94Gb/s (6G-SDI の場合)

• 5.94/1.001Gb/s (6G-SDI の場合)

• 11.88Gb/s (12G-SDI の場合)

• 11.88/1.001Gb/s (12G-SDI の場合)

表 1 : クロック周波数とクロック  イネーブルの要件

SDI モードアクテ ィブな

データ  スト リーム

RX/TXDATA

ビッ ト幅RX/TXOUTCLK 周波数

クロック  イネーブル

SD-SDI 1 20 148.5MHz 5/6

HD-SDI 2 20 74.25 または 74.25/1.001MHz 1/1

3G-SDI A 2 20 148.5 または 148.5/1.001MHz 1/1

3G-SDI B 4 20 148.5 または 148.5/1.001MHz 2/2

6G-SDI 4 40 148.5 または 148.5/1.001MHz 1/1

6G-SDI 8 40 148.5 または 148.5/1.001MHz 2/2

12G-SDI 8 40 297 または 297/1.001MHz 2/2

12G-SDI 16 40 297 または 297/1.001MHz 4/4

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7 シリーズ GTX ト ランシーバーを使用して SDI インターフェイスを実現

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GTX ト ランシーバーの RX 部に含まれる CDR (ク ロ ッ ク データ リ カバリ ) ユニッ トは、 6.6Gb/s 未満の基準周波数から大 ±1250ppm のビッ ト レート を受信できます。 HD-SDI、 3G-SDI、 6G-SDI、 および 12G-SDI には、 正確に 1000ppm 異なる2 つのビッ ト レートがあ り ます。 HD-SDI、 3G-SDI、 および 6G-SDI の場合、 1 つの基準クロ ッ ク周波数を使用して両方のビッ ト レート を受信するこ とが可能です。 これと同じ基準クロ ッ ク周波数で SD-SDI の受信も可能です。つま り、12G-SDIを除くすべての SDI モードで必要な RX 基準クロ ッ ク周波数は 1 つのみです。 一方、 12G-SDI レートの場合は、 CDR ユニッ トの基準クロ ッ ク周波数に対する許容誤差がわずか ±200ppm であるため、2 つの 12G-SDI ビッ ト レート を受信するには 2 つの異なる基準クロ ッ ク周波数が必要になり ます。これらの 2 つの基準クロ ッ ク周波数は通常、148.5MHz で 11.88Gb/sを受信し、 148.5/1.001MHz で 11.88/1.001Gb/s を受信します。

GTX ト ランシーバーの TX 部では、すべての SDI ビッ ト レート をサポートするために 2 つの基準周波数が必要です。これは、ト ランス ミ ッ ターは通常は供給される基準クロ ッ ク周波数の正確な整数倍でのみ送信可能であるためです。一部の SDIアプリ ケーシ ョ ンでは、 HD-SDI、 3G-SDI、 6G-SDI、 および 12G-SDI ビッ ト レートが常に X/1.001 ビッ ト レート となる分数フレーム レートのみをサポートするよ うに設定するこ と も可能です。 これらのビッ ト レートはすべて、 148.5/1.001MHzの基準ク ロ ッ ク を使用し て生成でき ます。 ただし、 SD-SDI 送信のビ ッ ト レー ト は常に正確な 270Mb/s と な り、270/1.001Mb/s になるこ とがないため、 148.5MHz の基準クロ ッ クが必要です。

このため、 ほとんどの SDI アプリ ケーシ ョ ンでは、 2 つの基準クロ ッ クを GTX クワ ッ ドへ供給します。 通常、 2 つの基準ク ロ ッ クの組み合わせは 148.5MHz と 148.5/1.001MHz です。 このアプ リ ケーシ ョ ン ノー ト の説明ではこの 148.5MHz と148.5/1.001MHz 基準クロ ッ ク周波数を使用します。

SDI アプリ ケーシ ョ ン用の GTX ト ランシーバーの基準クロ ッ ク ソースは、アプリ ケーシ ョ ンによって異なり ます。レシーバーの基準クロ ッ ク ソースは、入力される SDI ビッ ト レート と正確に一致する必要がないため、ローカルのオシレーターで対応できます。 一方、 GTX ト ランス ミ ッ ターのライン レートは、 常に基準クロ ッ ク周波数の整数倍であるため、 ト ラ

X-Ref Target - Figure 2

図 2 : 7 シリーズ GTX のクワッ ド  コンフ ィギュレーシ ョ ン

TX

RX

CPLL

QPLL

TX

RX

CPLL

TX

RX

CPLL

TX

RX

CPLL

REFCLKDistribution

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_COMMON

IBUFDS_GTE2

IBUFDS_GTE2

UG476_c1_02_071410

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ンス ミ ッ ターの基準クロ ッ ク周波数は、送信されるデータのデータ レート と正確な関係を持つ必要があ り ます。ほとんどの場合、 ト ランス ミ ッ ターの基準クロ ッ クはゲンロ ッ ク PLL で生成されるため、 スタジオのビデオ基準信号から GTX トランス ミ ッ ター ライン レート を生成します。 アプリ ケーシ ョ ン ノートに含まれる SDI パススルー デモンス ト レーシ ョ ンなどの場合、 ト ランス ミ ッ ター ライン レートは、 SDI 信号を受信している GTX レシーバーのリ カバリ ク ロ ッ クから生成されます。そのよ うな場合、 ト ランス ミ ッ ターの基準クロ ッ ク と して使用する前に、外部 PLL でリ カバリ ク ロ ッ クのジッターを軽減する必要があ り ます。

6G‐SDI またはそれより低速動作の PLL コンフ ィギュレーシ ョ ン

6G-SDI またはそれよ り低速 (12G-SDI ではない場合) のみをサポートするアプリ ケーシ ョ ンの場合、一般的には QPLL に 1つの基準クロ ッ クを供給し、 その QPLL を使用してクワ ッ ド内のすべての GTX レシーバーへクロ ッ クを供給します。 レシーバーは、 1 つの基準クロ ッ ク周波数で、 6G-SDI またはそれよ り低速モードのすべてのレート を受信できます。 2 つ目の基準クロ ッ ク周波数は、 クワ ッ ド内のすべての CPLL へ供給されます。 GTX ト ランス ミ ッ ターは、 TXSYSCLKSEL ポート を使用して、 QPLL と CPLL を動的に切り替えます。 このコンフ ィギュレーシ ョ ンを図 3 に示します。

サポート される 大レートが 6G-SDI の場合、QPLL は範囲 1 で動作します。 7 シ リーズ GTX ト ランシーバーは、QPLL が範囲 1 で動作する場合にクロ ッ ク ソース と して QPLL を使用して、 3G-SDI および HD-SDI を受信するよ うに特性評価が行われているため、 QPLL が範囲 1 で動作するこ とは重要なポイン トです。

12G‐SDI 動作の PLL コンフ ィギュレーシ ョ ン

7 シ リーズ GTX ト ランシーバーで 12G-SDI をサポートするには、さ らなるクロ ッキング要件やト ランシーバー動作の制約が生じます。 これらの要件および制約は次のとおりです。

• 12G-SDI で動作するすべての RX および TX では、 クロ ッ ク ソース と して QPLL のみ使用でき、 QPLL は範囲 2 で動作する必要があ り ます。

X-Ref Target - Figure 3

図 3 : 12G‐SDI をサポート しないアプリケーシ ョ ンの一般的な PLL コンフ ィギュレーシ ョ ン

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• 7 シ リーズ GTX の RX は、範囲 2 で動作する QPLL を使用して、3G-SDI および HD-SDI レートで特性評価されていません。 QPLL が範囲 2 で動作する場合、 すべての GTX RX は 3G-SDI および HD-SDI のク ロ ッ ク ソース と して CPLLを使用する必要があ り ます。 TX ユニッ トは、 QPLL が範囲 2 で動作している場合でも、 これを使用して 3G、 HD、 または SD を送信できます。

• 12G-SDI ラ イン レートの場合、GTX CDR の許容範囲はわずか ±200ppm です。このため、クワ ッ ドの ト ランシーバーが 11.88Gb/s ラ イン レートの場合、 QPLL の基準クロ ッ クには 148.5MHz を使用する必要があ り、 またクワ ッ ドの トランシーバーが 11.88/1.001Gb/s ラ イン レートの場合は、 148.5/1.001MHz を基準ク ロ ッ ク と して使用する必要があ ります。

• クワ ッ ドには QPLL が 1 つしかないため、同じクワッ ド内で 11.88Gb/s と 11.88/1.001Gb/s の 12G-SDI ライン レート を同時にサポートできません。

12G-SDI のクロ ッキング制約に対応する方法はいくつかあ り ます。 これらの制約への対応が非常に困難なアプリ ケーシ ョンには、 UltraScale Kintex デバイスの使用を考慮して ください。 UltraScale Kintex デバイスは、 各 GTH ク ワ ッ ドに 2 つのQPLL があるため、 同じクワッ ド内で同時に 2 つの 12G-SDI レート をサポートできます。

一部のアプリ ケーシ ョ ンでは、一度に 1 つの 12G-SDI ライン レートのみ必要となり、 2 つの 12G-SDI レート を動的に変更する必要があ り ません。 つま り、 12G-SDI モードの場合、 ク ワ ッ ド内のすべての ト ラ ンシーバーは 11.88Gb/s または11.88/1.001Gb/s のいずれかでのみ動作するため、 これらの 2 つのライン レート を切り替える必要があ り ません。 このユース ケースの場合、 6G-SDI またはそれよ り低速モードで、 整数フレーム レート と分数フレーム レートの任意の組み合わせを含む、 あらゆる SDI ライン レートに対応できます。

この場合、図 4 に示すよ うに QPLL には 1 つの基準 ク ロ ッ ク周波数が供給されます (サポート される 12G-SDI ライン レート (11.88Gb/s の場合は 148.5MHz、 11.88/1.001Gb/s の場合は 148.5/1.001MHz) に基づいて 148.5MHz または 148.5/1.001MHzのいずれかを指定可能)。 図に示す例の場合、 クワ ッ ドは 11.88Gb/s のみをサポートするため、 QPLL の基準クロ ッ ク周波数は 148.5MHz とな り ます。 QPLL は、 11.88GHz では範囲 2 で動作し、 クワ ッ ド内の各ト ランシーバーへ 5.94GHz ク ロ ックを供給します。 ( ト ランシーバーは常に、 ライン レートの半分となる PLL からのクロ ッ クを使用) 。

CPLL には、 も う 1 つの基準ク ロ ッ ク周波数 (QPLL に供給される周波数ではない方) が供給されます。 この例の場合、CPLL には 148.5/1.001MHz の基準クロ ッ クが供給され、 2.97/1.001GHz で動作して各ト ランシーバーにク ロ ッ クを供給しています。

11.88Gb/s で動作しているクワ ッ ド内のすべての RX または TX は、 シ リ アル ク ロ ッ ク ソース と して QPLL ク ロ ッ クを使用し、 PLL 分周器の分周値を 1 に設定する必要があ り ます。 6G-SDI の場合、 分周値が適切 (CPLL を使用する場合は 1、QPLL を使用する場合は 2) がである限り、 RX は QPLL または CPLL のいずれかを利用できます。 3G-SDI およびそれよ り低速の場合、 QPLL は範囲 2 であるため、 RX は CPLL を使用する必要があ り ます。 TX ユニッ トは、 整数フレーム レートの SDI ライン レート を送信する場合には QPLL を使用し、 整数以外のフレーム レートの SDI ライン レート を送信する場合には CPLL を使用します。 このシナリオでの唯一の制約事項は、11.88Gb/s 12G-SDI ライン レートのみサポート されている点です。 基準クロ ッ クに基づいて与えられた 11.88/1.001Gb/s での送受信はできません。

QPLL に 148.5/1.001MHz 基準クロ ッ クが供給され、 CPLL に 148.5MHz 基準クロ ッ クが供給されている場合、 このユースケースでは 11.88Gb/s ラ イン レート ではな く 11.88/1.001Gb/s ラ イン レー トがサポート されます。 それよ り低速なラインレートはすべてサポート されます。

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2 つの 12G-SDI ライン レート を動的に切り替える必要がある場合は多少複雑になり ます。 レート を動的に切り替えるこ とは可能ですが、 さまざまな影響をもたらします。

2 つの 12G-SDI ラ イン レートの動的切り替えをサポートするには、 QPLL の基準クロ ッ クが 148.5MHz と 148.5/1.001MHz間で動的に切り替えられる必要があ り ます。QPLL の基準クロ ッ ク周波数が動的に切り替えられるたびに、QPLL はリセットが必要です。 いずれの時点においても、 クワ ッ ド全体でサポート される 1 つの 12G-SDI ライン レートは、 QPLL に供給される基準クロ ッ クによって決定されます。 つま り、 クワ ッ ド全体を 11.88Gb/s または 11.88/1.001Gb/s のいずれかに切り替えるこ とができますが、 12G-SDI モードで動作するクワ ッ ド内のすべての ト ランシーバーは、 QPLL の基準クロ ッ ク周波数で決定された 12G-SDI ライン レートで常に動作します。 同じクワッ ド内の一部のユニッ ト を 11.88Gb/s で動作し、 その他のユニッ ト を 11.88/1.001Gb/s で動作させるこ とはできません。 当然、 異なる 12G-SDI ラ イン レートで動作する異なる GTX を備えるこ とは可能ですが、12G-SDI モードの場合、同じクワッ ド内にあるすべての ト ランシーバーは同じラインレートで動作する必要があ り ます。

6G-SDI の場合にシ リ アル ク ロ ッ ク ソース と して QPLL を使用しているすべての RX ユニッ トは、 QPLL の基準クロ ッ ク周波数が動的に切り替えられて リセッ トが生じる と混乱します。シ リ アル ク ロ ッ ク ソース と して QPLL を使用しているクワッ ド内のすべての TX ユニッ トは、QPLL がリセッ ト される と混乱するだけでなく、QPLL の基準クロ ッ ク周波数が変更されたこ とによって、 ライン レートに 1000ppm の誤差が生じます。

このため、 ほとんどのアプリ ケーシ ョ ンでは、 2 つの 12G-SDI ライン レートの動的切り替えをサポートするこ とが困難です。 このアプリ ケーシ ョ ンの場合、 同じ GTX クワ ッ ド内で同時に 2 つの 12G-SDI ラ イン レートで動作するこ とは不可能です。 また、 2 つの 12G-SDI ラ イン レート間を切り替える と、 そのと きに QPLL を使用しているクワッ ド内のすべての トランシーバーに影響を及ぼします。

2 つの 12G-SDI ライン レート を動的に切り替えるこ とが可能になるユース ケースがいくつかあ り ます。その 1 つを図 5 に示します。 この場合、各ト ランシーバーが一方向のみ (レシーバーまたはト ランス ミ ッ ター ) と して使用されています。図中の上位 2 つのト ランシーバーは RX 専用で、 下位 2 つのト ランシーバーは TX 専用です。 6G-SDI ラインレートおよびそれよ り低速で動作している場合、各 RX または TX は常に CPLL を使用します。必要に応じて、CPLL は CPLLREFCLKSELポート を使用して 2 つの基準クロ ッ クを動的に切り替えます。 12G-SDI ラ イン レートで動作するすべての RX または TXユニッ トは、 ク ロ ッ ク ソース と して QPLL を使用する必要があ り ます。 QPLL は、 必要に応じて 2 つの基準クロ ッ ク周波数を動的に切り替え可能です。 ただし、 QPLL の基準クロ ッ ク周波数が動的に切り替わる と同時に、 そのと きに 12G-SDI

X-Ref Target - Figure 4

図 4 : 1 つの 12G‐SDI ライン  レート をサポートするアプリケーシ ョ ンの PLL コンフ ィギュレーシ ョ ン

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モードで動作しているすべてのユニッ トが 2 つの 12G-SDI ラ イン レート間で切り替えられます。クワ ッ ド内の RX ユニット と TX ユニッ トのいかなる組み合わせでも、 この方法でサポート されます (2 つの RX と 2 つの TX でなくても良い)。

各ト ランシーバーを RX 専用または TX 専用と して制限する理由は、 CPLL の利用を容易にするためです。 CPLL は、 RXと TX の両方で必要なため、 CPLL を共有するこ とは少なからず困難です。 TX のライン レート を変更するために CPLL が基準クロ ッ ク ソースを動的に切り替える と、 そのと きにアクティブ状態で CPLL からのクロ ッ クを使用していた RX の動作が一時的に中断されます。ただし、CPLL が 2 つの基準クロ ッ ク周波数を動的に切り替えるこ とによって RX と TX の両方がこのよ うな影響を受けるこ とを問題視しないアプリ ケーシ ョ ンでは、 1 つのト ランシーバーを使用して同時に送信および受信できます。

リセッ ト

GTH ト ランシーバーには、 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 [参照 15] で説明されている とおり、 非常に特殊な リセッ ト要件があ り ます。 GTX ト ランシーバーでは、 PLL のリセッ ト 、 GTX ト ラシーバーのリセット (gttxreset および gtrxreset)、 txdata/rxdata ポート幅など一部の GTX ト ランシーバー ポートの動的変更、 および DRP を使用する GTX ト ランシーバーの動的変更において注意が必要です。これらのイベン ト をすべて適切に調整しなければ、GTXト ランシーバーが正し く機能しません。 つま り、 FPGA を リ コンフ ィギュレーシ ョ ンするこ とでしか回復できない状態になる可能性があ り ます。 このアプ リ ケーシ ョ ン ノートで提供する制御モジュールは、 GTX ト ランシーバーが確実かつ適切に動作するよ う これらの要件をすべて満たします。

ユーザー アプ リ ケーシ ョ ンが GTX 入力の gttxreset および gtrxreset を直接制御するこ とはあ り ません。 GTX ト ランシーバーを確実に正常動作させるには、 GTX ト ランシーバー入力を SDI 制御モジュールのみで制御します。 ユーザー アプリケーシ ョ ンは、 この制御モジュールのさまざまな リセッ ト入力を使用して、 GTX のリセッ ト を要求できます。 これらのリセッ ト要求は、動作を干渉しないよ うに GTX のその他の動作と連携して、次の適切なタイ ミ ングで制御モジュールによって実行されます。

X-Ref Target - Figure 5

図 5 : 12G‐SDI レートの動的切り替えをサポートする場合の PLL コンフ ィギュレーシ ョ ンの例

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PLL のコンフ ィギュレーシ ョ ンと制御

GT Wizard は、 GTX ラ ッパー サンプル デザインを生成する と きに、 GTX コモン ラ ッパーも生成します。 この GT Wizardは、 GTX Wizard に入力されたパラ メーターに基づいて GTX コモン モジュールの QPLL を設定します。サポート される大ライン レートが 6G-SDI の場合、 QPLL は範囲 1 で動作するよ うに設定されます。 サポート される 大ライン レートが12G-SDI の場合、 QPLL は範囲 2 で動作する よ う に設定されます。 GTX を適切に制御するには、 QPLL の動作範囲をUHD-SDI に伝える必要があるため、 この設定は非常に重要です。

UHD-SDI ラ ッパーには、PLL のコンフ ィギュレーシ ョ ンや選択と関連している RX および TX 用のポートが複数あ り ます。TX 部のポートは次のとおりです。

• tx_pll_select_in : このポートは、GTX TX のシ リ アル ク ロ ッ ク ソース と して使用する PLL を選択します。TX ク ロ ッ クソースは、 こ のポー ト で動的に変更でき ます。 tx_pll_select_in が変更される と、 UHD-SDI ラ ッパーは GTX のTXSYSCLKSEL を変更して、 選択されている PLL を変更します。 その後、 UHD-SDI ラ ッパーは GTX TX を リセッ トします。 tx_pll_select_in の値で選択された PLL は固定ではなく、 tx_pll_type_in ポートで制御されます。

• tx_pll_type_in : このポートのビッ ト 0 は、 tx_pll_select_in が Low の場合に使用される PLL を示します。 このポートのビ ッ ト 1 は、 tx_pll_select_in が High の場合に使用される PLL を示します。 tx_pll_type_in ビ ッ ト が Low の場合にはCPLL が選択され、 tx_pll_type_in ビッ トが High の場合には QPLL が選択されます。 そこで、 たとえば tx_pll_select_inが Low の場合に CPLL を使用し、tx_pll_select_in が High の場合に QPLL を使用するアプリ ケーシ ョ ンについて考えます。 アプ リ ケーシ ョ ンは、 tx_pll_type_in ポートの値を 2'b10 にハード接続し、 tx_pll_select_in が Low の場合に CPLLの使用を指定し、 tx_pll_select_in が High の場合に QPLL の使用を指定します。 通常、 tx_pll_type_in ポートは、 ビッ トをハード接続するこ とで固定値に設定されますが、SDI 制御ロジッ クが tx_pll_type_in ポートの動的変更をサポート しているため、 変更も可能です。

• tx_pll_range_in : このポートのビッ ト 0 は、 tx_pll_select_in が Low の場合での TX PLL の動作範囲 (0 = 範囲 1、1 = 範囲2) を指定します。 ビッ ト 1 は、 tx_pll_select_in が High の場合での TX PLL の動作範囲を指定します。 CPLL の動作範囲は常に 1 とな り ます。 たとえば、 QPLL が範囲 2 で使用される場合、 tx_pll_select_in が High のと きに QPLL が選択され、 tx_pll_select_in が Low のと きに CPLL が選択される状況を考えます。 UHD-SDI ラ ッパーの tx_pll_range_in ポートには、 2'b10 の値が適用される必要があ り ます。 tx_pll_select_in が Low の場合には CPLL が選択されるため、 ビッ ト0 は Low になり、 CPLL の動作範囲は常に範囲 1 とな り ます。 tx_pll_select_in が High の場合には QPLL が選択されるため、 ビッ ト 1 は High になり、 この例では QPLL が範囲 2 に設定されています。

UHD-SDI ラ ッパーには、 こ こ で説明し た同様のポー ト が RX 用と し て含まれています。 これらのポー ト と は、rx_pll_select_in、 rx_pll_type_in、 および rx_pll_range_in です。 これらは TX ポー ト と 同様に動作し ますが、 GTX のRXSYSCLKSEL ポート と RX PLL 分周器を制御して、 TX 部の代わりに RX 部で動作します。

UHD-SDI ラ ッパーには 2 つの PLL リセッ ト出力 (rx_pll_reset_out および tx_pll_reset_out) があ り ます。これらは SDI 制御ロジッ クで生成されて、 QPLL と CPLL を リセッ ト します。 これらの リセッ ト出力は、 SDI 制御ロジッ クで実行される GTXの電源投入初期化シーケン ス中に自動的にアサー ト され、 また UHD-SDI ラ ッパーの tx_gtx_full_reset_in およびrx_gtx_full_reset_in ポートのアサートで開始される GTX TX および RX リセッ ト シーケンス中にも自動的にアサート されます。各アプリ ケーシ ョ ンのコンフ ィギュレーシ ョ ンや要件に基づいて、 rx_pll_reset_out および tx_pll_rest_out ポート を適切な PLL リセッ ト入力に接続します。

UHD-SDI ラ ッパーには cpllreset_in 入力があ り、 この入力は CPLL を リセッ トするための rx_pll_reset_out、 tx_pll_reset_out、またはこれら 2 つの論理的組み合わせで駆動する必要があ り ます。 GTX コモン ラ ッパーには qpllreset_in ポートがあ り、これは GTX コモンと同じ クワ ッ ド内にある 1 つまたは複数の UHD-SDI ラ ッパーの rx_pll_reset_out または tx_pll_reset_out(または、 これらの組み合わせ) で駆動する必要があ り ます。 通常、 各クワ ッ ドの 1 つの UHD-SDI ラ ッパーが QPLL マスターと して指定され、 そのクワッ ド内の QPLL を リセッ トする機能を備えます。

たとえば、 GTX クワ ッ ド内の 4 つすべてのト ランシーバーが SDI に使用される場合を考えます。 RX ユニッ トは QPLL のみを使用し、TX ユニッ トは QPLL と CPLL を動的に切り替えます (コンフ ィギュレーシ ョ ンは図 3 を参照)。 このコンフ ィギュレーシ ョ ンでは、 次のよ う な リセッ ト接続を使用できます。 各 UHD-SDI ラ ッパーの tx_pll_reset_out ポートは、 同じUHD-SDI ラ ッパーの cpllreset_in ポートへ接続されます。 いずれか 1 つの UHD-SDI ラ ッパーの rx_pll_reset_out ポート がGTX コモンの qpllreset_in ポートへ接続され、 その UHD-SDI ラ ッパーが QPLL マスターと して見なされて QPLL のリセット機能を備えます。GTX コモンの qplllock_out ポートは、そのクワッ ド内のすべての UHD-SDI ラ ッパーの qplllock_in ポートへ接続する必要があ り ます。 UHD-SDI ラ ッパーの cplllock_out ポートは、 ステータスを示すこ とのみが目的のため、 システムの動作に関わる接続は不要です。

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GTX ト ランシーバーの初期化シーケンス

FPGA コンフ ィギュレーシ ョ ン直後、 SDI 制御モジュールが GTX ト ランシーバーの QPLL、 CPLL、 および RX 部と TX 部の初期化シーケンスを実行します。制御モジュールには、RX と TX 用の独立したコン ト ローラーがあ り ます。 これらのコン ト ローラーは次の初期化シーケンスを実行します。こ こで説明するシーケンスは RX についてです。TX の初期化シーケンスも同じですが、 RX ポートの代わりに TX ポート を使用します。

1. FPGA コンフ ィギュレーシ ョ ン後に 500ns 以上待機したら、 PLL リセッ ト信号と gtrxreset信号をアサート します。

2. rx_refclk_stable 入力がアサート されるまで待機し、 PLL リセッ ト信号をネゲート します。

3. PLL ロ ッ ク信号がアサート されるまで待機し、 gtrxreset 信号をネゲート します。

4. rxresetdone 信号がアサート されるまで待機し、 初期化シーケンスが完了したこ とを示します。

GTX の txuserrdy 入力および rxuserrdy 入力は適切に制御する必要があ り ます。 これらの信号は共に SDI ラ ッパーによって生成されます。 SDI ラ ッパーは、 gttxreset がネゲート される と txuserrdy をアサート します。 同様に、 gtrxreset がネゲートされる と、 rxuserrdy をアサート します。 条件が満たされるまで初期化シーケンスが待機している、 ステップ 2、 ステップ3、 およびステップ 4 では、 タイムアウ ト カウンターが動作しています。 待機条件が満たされる前にタイムアウ ト カウンターが終了する と、 ステート マシンがタイムアウ ト ステートに遷移し、 リ ト ラ イ カウンターをインク リ メ ン ト してから初期化シーケンスに戻り、 シーケンスを再開します。 タイムアウ トが多数発生したこ とが原因でリ ト ラ イ カウンターが大カウン トに達する と、初期化シーケンスにエラーが発生し、ステート マシンがエラー ステートに遷移して初期化シーケンスのエラーを示します。

PLL リセッ ト

FPGA コンフ ィギュレーシ ョ ン後に SDI 制御モジュールによって実行される初期化シーケンスでの リセッ トだけでな く、PLL へ供給される基準クロ ッ ク周波数が変更された場合や割り込みが発生した場合には、その QPLL または PLL を リセットする必要があ り ます。 この リセッ トは、対象となる PLL を基準クロ ッ クに対して強制的に再度ロッ クする目的で必要です。PLL リセッ ト を実行するため、GTX コモン ラ ッパーの qpllreset 入力と UHD-SDI ラ ッパーの cpllreset_in 入力が SDI 制御モジュールによって制御されます。 ユーザー アプリ ケーシ ョ ンは PLL のリセッ ト信号を直接アサートできません。 SDI制御モジュールが常に PLL のリセッ ト信号を制御しますが、PLL のリセッ トが必要なタイ ミ ングは、ユーザー アプリ ケーシ ョ ンで指定されます。 PLL のリセッ トが必要な場合には、 PLL および PLL から供給されるシ リ アル ク ロ ッ クを使用しているすべての GTX RX および TX ユニッ ト を SDI 制御モジュールがリセッ トするよ うに、 アプリ ケーシ ョ ンが要求する必要があ り ます。UHD-SDI ラ ッパーには、 rx_pllreset_out 出力と tx_pllreset_out 出力があ り ます。 これらの出力を使用して、GTX コモン ラ ッパーの qpllreset 入力および UHD-SDI ラ ッパーの cpllreset_in 入力を制御します。 PLL が 1 つの RX ユニット または TX ユニッ トのいずれかのみで使用される場合は、 UHD-SDI ラ ッパーの適切な rx_pllreset または tx_pllreset 出力を適切な PLL リセッ ト入力ポートへ接続するだけで単純です。 しかし、 PLL が複数の RX/TX ユニッ トへシ リ アル ク ロ ックを供給する場合は少し複雑になり、 PLL のリセッ ト信号がどのよ うに接続および制御されているかを考慮する必要があり ます。

UHD-SDI ラ ッパーには、 完全な リセッ トの GTX RX (rx_gtx_full_reset_in) および GTX TX (tx_gtx_full_reset_in) を要求するためにアプリ ケーシ ョ ンが使用する 2 つの入力があ り ます。 これらの入力のいずれかをアサートする と、 制御モジュールの適切なコン ト ローラーが GTX の RX 部または TX 部の完全な初期化シーケンスを実行します (関連する PLL のリセッ トを含む)。PLL が使用する基準クロ ッ クに割り込みが発生したり、変更が加えられた場合は常にこれらの初期化シーケンスが実行されるよ う、ユーザー アプリ ケーシ ョ ンで rx_gtx_full_reset_in 入力および tx_gtx_full_reset_in入力を正し く制御する必要があ り ます。

制御モジュールへの rx_refclk_stable_in および tx_refclk_stable_in 入力が正し く制御されるかど うかはユーザー アプリ ケーシ ョ ンが担います。 これらの入力信号は、 PLL への基準クロ ッ クが安定している場合にのみアサート しなければなり ません。すでに説明したとおり、 これらの入力が PLL リセッ トのネゲート前にアサート されるまで、初期化シーケンスは待機します。 rx_refclk_stable_in 入力または tx_refclk_stable_in 入力の Low 駆動が、 対象となる PLL のリセッ ト を開始するわけではあ り ません。制御モジュールへの rx_gtx_full_reset_in 入力および tx_gtx_full_reset_in 入力がアサート されるこ とによってのみ、 PLL リ セッ トは開始します。 rx_refclk_stable_in 入力および tx_refclk_stable_in 入力は、 rx_gtx_full_reset_in またはtx_gtx_full_reset_in がアサート されて リセッ ト シーケンスが開始された後に、 リセッ ト シーケンスの完了を遅らせるためだけに使用されます。

GTX TX のリセッ ト

GTX ト ランシーバーの TX 部のリセッ トが必要となる状況は次の 3 つです。

• GTX TX へシ リ アル ク ロ ッ クを供給する PLL がリセッ ト される場合は、 必ず gttxreset ポート を使用して TX 部を リセッ ト します。 このリセッ トは、 SDI 制御モジュールによる FPGA コンフ ィギュレーシ ョ ン後、 およびユーザー アプ

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リ ケーシ ョ ンで SDI ラ ッパーへの tx_gtx_full_reset_in がアサート されるたびに自動的に実行され、 この結果、 PLL および GTX TX の両方がリセッ ト されます。

• SDI 制御ロジッ クは、 txsysclksel ポートが動的に変更されるたびに、 gttxreset 入力を使用して GTX TX を自動的にリセッ ト します。 txsysclksel ポートは、GTX TX のシ リ アル ク ロ ッ ク するために使用されます。各 GTX ト ランシーバーは、固有の txsysclksel ポート を備えており、2 つの PLL のシ リ アル ク ロ ッ ク ソースを個別に切り替えるこ とができます。 txsyclksel ポートはアプリ ケーシ ョ ンで直接制御できません。 SDI 制御モジュールが、 tx_pll_select_in 入力の変更を受けて GTX ト ランシーバーの txsysclksel ポート を動的に変更します。 制御モジュールは、 tx_pll_select_in 入力への変更を検出する とまず gttxreset 信号をアサート し、 その後 txsysclksel を変更してから gttxreset をネゲート します。 このシーケンスは、 GTX ト ランシーバーが txresetdone 出力のアサートで完了します。 この時点で SDI 制御モジュールは、 tx_change_done_out 出力をアサート して txsysclksel が変更されたこ とを示します。

• SDI 制御ロジッ クは、 tx_mode_in 入力ポートの変更を受けて、 DRP を介して SDI 制御ロジッ クによって GTX TX のPLL 分周器が変更されるたびに、gttxreset ポート を使用して GTX TX を自動的にリセッ ト します。 txsysclksel ポートの変更と同様に、 SDI 制御ロジッ クは、 tx_change_done_out 出力でこのリセッ トの完了を示します。

UHD-SDI ラ ッパーには TX 部のリセッ ト入力が 3 つあり ます。

• tx_rst_in : High にアサート される と、 UHD-SDI コアにある SDI TX データパスを リセッ ト します。 GTX のリセッ ト を実行するわけではあ り ません。

• tx_gtx_full_rest_in : High にアサート される と、 TX に関連する PLL を リセッ ト してから、 GTX ト ランシーバーの TX部 (gttxreset) を リセッ ト します。 2 つのリセッ トのこのよ う なシーケンスによ り、 PLL リ セッ トが完了して PLL が基準クロ ッ クにロ ッ ク されるまで gttxreset は完了しません。

• tx_gtx_reset_in : High にアサート される と、 GTX ト ランシーバーの TX 部 (gttxreset) のみを リセッ ト します。 gttxresetシーケンスの開始時に PLL がロ ッ ク されていない場合、PLL がロ ッ ク されるまで gttxrest シーケンスは完了しません。

GTX RX のリセッ ト

TX 部と同様に、 ユーザー アプリ ケーシ ョ ンでは、 このセクシ ョ ンで説明したすべての RX リ セッ ト と動的変更動作が互いに干渉しないよ うに SDI 制御モジュールによって慎重に調整されます。

GTX RX 部のリセッ トが必要となる状況は次のとおりです。

• GTX RX へシ リ アル ク ロ ッ クを供給する PLL がリセッ ト される場合は、 必ず gtrxreset ポート を使用して RX 部を リセッ ト します。 このリセッ トは、 SDI 制御モジュールによる FPGA コンフ ィギュレーシ ョ ン後、 およびユーザー アプリ ケーシ ョ ンで SDI ラ ッパーへの rx_gtx_full_reset_in がアサート されるたびに自動的に実行され、 この結果、 PLL および GTX RX の両方がリセッ ト されます。

• SDI モード (SD、 HD、 3G、 6G、 および 12G-SDI) が変わる と、 GTX の入力ポート、 さ らに DRP を介して属性設定を変更する必要があ り ます。 SDI 制御ロジッ クが、 RX SDI モードが変更されるたびに、自動的にこれらの変更を行います。 SDI 制御ロジッ クは、 必要な変更をすべて完了した後、 GTX の gtrxrest ポート を使用して GTX RX 部を リセッ トします。

UHD-SDI ラ ッパーには、 RX 部のリセッ ト入力が 3 つあり ます。

• rx_rst_in : High にアサート される と、 UHD-SDI コアにある SDI RX データパスを リセッ ト します。 GTX のリセッ ト を実行するわけではあ り ません。

• rx_gtx_full_rest_in : High にアサート される と、 RX に関連する PLL を リセッ ト してから、 GTX ト ランシーバーの RX部 (gtrxreset) を リセッ ト します。 2 つのリセッ トのこのよ うなシーケンスによ り、 PLL リ セッ トが完了して PLL が基準クロ ッ クにロ ッ ク されるまで gtrxreset は完了しません。

• rx_gtx_reset_in : High にアサート される と、 GTX ト ランシーバーの RX 部 (gtrxreset) のみを リ セッ ト します。gtrxreset シーケンスの開始時に PLL がロ ッ ク されていない場合、PLL がロ ッ ク されるまで gtrxreset シーケンスは完了しません。

SDI 電気的インターフェイス

GTX ト ランシーバーから /GTX ト ランシーバーへ送信されるシ リ アル信号を SDI の電気的規格へ変換するには、 外部にSDI ケーブル イコライザーとケーブル ド ラ イバーが必要です。

外部 SDI ケーブル イコライザーを使用し、シングルエンドの 75 SDI 信号を GTX ト ランシーバーのレシーバー入力信号要件に対応する 50 差動信号へ変換する必要があ り ます。 複数のメーカーが、 それぞれに適切な SDI ケーブル イコラ イ

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ザーを提供しています。 これらのケーブル イコライザーの差動出力は通常、AC カップリ ングを用いて GTX レシーバー入力信号と接続する必要があ り ます。 図 6 に、 標準的な SDI ケーブル イコライザーと GTX レシーバーのインターフェイス例を示します。通常、 12G-SDI ケーブル イコラ イザーにはリ ク ロ ッカーが内蔵されていますが、GTX への電気的インターフェイス要件は変更されません。

重要 : 外部 SDI ケーブル イコラ イザーと GTX RX のシ リ アル入力間の AC カップリ ング キャパシタの電気容量値は、 SDIパソ ロジカル信号を減衰させる こ とな く渡すのに十分な大き さが必要です。 少な く と も 1.0F 以上の AC カップ リ ングキャパシタが必要で、 推奨値は 4.7F です。 一部の 新世代 SDI ケーブル イコライザーでは、 従来の 800mV 差動振幅ではなく、 600mV 差動振幅レベルが出力のデフォルト設定となっています。 600mV 差動振幅のイコライザーを使用する と、4.7F キャパシタでは SD-SDI での信号減衰を防ぐのに十分ではない可能性があ り ます。 ケーブル イコラ イザーの差動振幅は 800mV に設定するこ とを推奨しています。

GTX RX の差動入力には、ビルト インの差動終端があ り ます。『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイド』 [参照 15] で説明している とおり、 SDI アプリ ケーシ ョ ンの GTX RX 入力の RX 終端使用モードは 3 が推奨されています。 SDI アプリ ケーシ ョ ンの場合、 GTX の内部プログラム可能な終端電圧は 800mV に設定します。

図 6 について説明します。

1. SDI ケーブル イコライザーと BNC コネクタ間のネッ ト ワークに関しては、 SDI ケーブル イコライザーのメーカーが提供する資料を参照して ください。

同様に、 GTX ト ランス ミ ッ ターの差動シ リ アル出力は、 SDI ケーブル ド ラ イバーの入力へ接続し、通常は AC カップ リ ングを用いて接続します (図 7 参照)。 ケーブル ド ラ イバーは、 電気的特性が SDI 仕様を満たすよ うに、 GTX ト ランス ミ ッターからの差動信号をシングルエンド信号へ変換します。

重要 : GTX TX シ リ アル出力と SDI ケーブル ド ラ イバーの入力間の AC カップリ ング キャパシタの電気容量値は、 SDI パソロジカル信号を減衰させるこ とな く渡すのに十分な大きさが必要です。少なく と も 1.0F 以上の AC カップリ ング キャパシタが必要で、 推奨値は 4.7F です。

図 7 について説明します。

1. SDI ケーブル ド ラ イバーと BNC コネクタ間のネッ ト ワークに関しては、 SDI ケーブル ド ラ イバーのメーカーが提供する資料を参照して ください。

X-Ref Target - Figure 6

図 6 : SDI ケーブル イコライザーと  GTX レシーバー入力のインターフェイス

X-Ref Target - Figure 7

図 7 : SDI ケーブル ド ライバーと  GTX ト ランスミ ッ ター出力のインターフェイス

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SD‐SDI の考察

SD‐SDI の受信

270Mb/s ビッ ト レートの SD-SDI は、 GTX RX でサポート されている 低ラインレート よ り も低くな り ます。 270Mb/s のSD-SDI を受信するには、 GTX RX を非同期オーバーサンプラーと して使用し、 ビッ ト ト ランザクシ ョ ンが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒 (GSPS)) で SD-SDI ビッ ト ス ト リームをサンプリ ングします。 GTX RXのクロ ッ ク データ リ カバリ (CDR) ユニッ トが GTX rxcdrhold 入力ポート を High にアサート し、 基準クロ ッ クにロ ッ ク します。 これによ り、CDR が低速な SD-SDI 信号にロッ クするこ とを防ぎ、 SD-SDI 信号のオーバーサンプリ ングをよ り一定して実行できます。

FPGA のプログラマブル ロジッ クに実装されたデータ リ カバリ ユニッ ト (DRU) は、 GTX RX でオーバーサンプルされたSD-SDI データを解析し、各ビッ トのベス ト サンプルを決定して回復データを出力します。 この DRU は SDI コアの一部ではなく、 アプリ ケーシ ョ ン ノートの制御モジュールの一部と して提供されています。

このアプ リ ケーシ ョ ン ノー ト で提供する DRU については、 『20 ビッ ト幅のオーバーサンプル データをベース とする クロ ッ クおよびデータ リ カバリ ユニッ ト 』 [参照 18] で説明しています。 このアプ リ ケーシ ョ ン ノー トでは DRU の動作理論について説明していますが、 UHD-SDI リ ファレンス デザインで DRU の使用するために不可欠というわけではあ り ません。

SMPTE ST 259 (SD-SDI 規格) では、 270Mb/s 以外のビッ ト レート も定められています。DRU は、 270Mb/s シ リ アル データの 11倍のオーバーサンプ リ ングのみをサポートするために、 SDI 制御モジュールにインスタンシエート されていますが、その他の SD-SDI ビッ ト レート をサポートする必要があるアプ リ ケーシ ョ ンでは、 DRU を使用してこれらのビッ ト レート も受信できます。この DRU は分数のオーバーサンプリ ング係数をサポート しているため、追加の RX 基準クロ ッ ク周波数を使用しな く ても 270Mb/s 以外の SD-SDI ビ ッ ト レー ト を受信できます。 SMPTE ST344 で指定されている 540Mb/sSD-SDI ビッ ト レートは、 GTX ト ランシーバーでサポート されるライン レート範囲内であるため、 GTX RX でこれを受信する目的で DRU を使用する必要はあ り ません。 ただし、 DRU を使用せずに 540Mb/s ビッ ト レート を受信するには、 その他の SDI ビッ ト レートで使用されているものとは異なる基準クロ ッ ク周波数が必要です。 このため、 DRU を使用して 5.5倍のオーバーサンプリ ングで 540Mb/s ST344 を受信した方が、 標準の SDI 基準クロ ッ ク周波数を使用できるので、 よ り簡単な方法といえます。ザイ リ ンクスでは、 その他の SD-SDI ビッ ト レート をサポートするサンプル デザインを提供していません。

DRU はリ カバリ ク ロ ッ クを提供しません。 また、 GTX RX の CDR ユニッ トは、 その基準クロ ッ クにロ ッ ク されているため、 SD-SDI モードでは RXOUTCLK は入力されるビッ ト レートにロ ッ ク されません。 DRU は、 出力で 10 ビッ ト データワードが有効であるこ とを示すデータ ス ト ローブ信号を生成します。SDI コアは、 このデータ ス ト ローブ信号を使用してク ロ ッ ク イネーブルを生成します。 これは 27MHz レー ト でアサート され、 GTX からの rxoutclk ク ロ ッ クに対して通常5/6/5/6 のクロ ッ ク サイ クル リ ズムでアサート されます。 SDI ラ ッパーからの rx_ce_out 信号は、 DRU のデータ ス ト ローブ信号で生成されるため、同じ リ ズムとな り ます。 DRU データ ス ト ローブと rx_ce_out 信号は、通常の 5/6/5/6 リ ズムから外れる場合があ り ます。 これは、 実際の SD-SDI ビッ ト レート と GTX RX へ供給されるローカル基準クロ ッ クの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 8 に、 27MHz rx_ce_out 信号を示したオシロスコープのスク リーン キャプチャを示します。画面中央の rx_ce_out の立ち上がりエッジでスコープが ト リガーされています。 スコープは無制限に継続するモードであ り、 数分間分の波形を取ることができました。 波形は温度で色分けし、 信号の も標準的な位置を示す赤色から、 極めてまれな位置を示す青色で表示されています。 このスク リーン キャプチャの作成に用いられた SD-SDI 入力信号は、 GTX レシーバーで使用されるローカル基準クロ ッ ク と非同期です。中心パルスの左側または右側のいずれかにある rx_ce_out 信号は、中心パルスから常に 5 または 6 ク ロ ッ ク サイクルの間隔があ り ます。 これは、 rx_ce_sd 信号のリズムが 5/6/5/6 であるためです。

ト レースの左右両端にある 2 つのパルスは、 5/6/5/6 リ ズムによって中心パルスから名目上 11 サイクル ク ロ ッ ク離れています。 この名目上の位置は、 黄色と赤色のパルスでマーク されています。 そして一番右のパルスには、 中心パルスの立ち上がりエッジから 11 サイ クル ク ロ ッ クの位置を縦方向の黄色い破線カーソルで示しています。 青色のパルスで両側を挟まれた黄色と赤色のパルスは、 ローカルの基準ク ロ ッ ク と入力される SD-SDI 信号の周波数差を補う ために、 DRU がrx_ce_sd の周期を 10 ク ロ ッ ク サイクルまたは 12 ク ロ ッ ク サイ クルのいずれかにする必要があるこ とを表しています。

このアプリ ケーシ ョ ン ノートの SD-SDI DRU は、 暗号化された VHDL ファ イルと して提供されています。 DRU で使用される暗号化は、 ほとんどの合成およびシ ミ ュレーシ ョ ン ソフ ト ウェアと互換性があ り ます。

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SD‐SDI の送信

SD-SDI の受信と同様に、低速な 270Mb/s SD-SDI ビッ ト レートの送信は、GTX TX で直接サポート されていません。SD-SDI信号を送信するには、 GTX TX を 2.97Gb/s ラ イン レー ト (3G-SDI ラ イン レー ト のいずれか一方) 用にコンフ ィギュレーシ ョ ンします。UHD-SDI コアは送信される各ビッ ト を 11 回複製するため、SDI コアから出力されて GTX TX の txdata ポートへ入力されるデータには、 各ビッ トが 11 回連続して複製されたものが含まれます。 終的に GTX TX から出力される信号は、 有効な 270Mb/s SD-SDI 信号とな り ます。

SD‐SDI リカバリ  クロックの生成

SD-SDI モードの場合、 CDR ユニッ トは SD-SDI シ リ アル ス ト リームではなく、 基準クロ ッ クの周波数にロ ッ ク されるため、 GTX RX の rxoutclk は実際はリ カバリ ク ロ ッ クではあ り ません。 入力される SD-SDI 信号のデータ レート を示す唯一の信号は、 UHD-SDI ラ ッパーの 27MHz rx_ce_out 出力です。

一部のビデオ アプ リ ケーシ ョ ン、 特に、 SDI インターフェイス上に回復されたビデオ データを再送信する必要がないビデオ アプ リ ケーシ ョ ンでは、 rx_ce_out 信号がリ カバリ ク ロ ッ ク と して十分機能します。通常、 この信号は、GTX レシーバーからの rxoutclk でクロ ッ ク供給されているダウンス ト リーム モジュール用のク ロ ッ ク イネーブルと して使用されます。 UHD-SDI コア内の UHD-SDI データパスはこのよ うに機能しています (rx_ce_out 信号をク ロ ッ ク イネーブルと して使用)。

実際に 27MHz の SD-SDI リ カバリ ク ロ ッ クが必要な場合は、生成可能なオプシ ョ ンがいくつかあ り ます。詳細は、『Kintex-7GTX ト ランシーバーを使用した SDI インターフェイスの実装』 [参照 17] を参照してください。

RX SDI モードの自動検出

UHD-SDI コアは、 GTX RX で受信する SDI 信号の SDI モード (SD、 HD、 3G、 6G、 または 12G-SDI) を自動で判断できます。 現時点で SDI 入力信号にロッ ク されていないと判断された場合、 UHD-SDI コアは GTX の rxdata 出力ポートに適切なSDI データを確実に検出するまで 5 つの異なる SDI モードで GTX RX を順に制御します。 これが検出される と、 UHD-SDI

X-Ref Target - Figure 8

図 8 : SD‐SDI クロック  イネーブル信号のキャプチャ  (オシロスコープ画面)

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コアは rx_mode_locked_out ポート をアサート し、 GTX CDR が SDI 信号へロッ ク したこ とを示します。 sdi_mode_out ポートには RX がロ ッ ク した SDI モードが示されます。

こ こで注意すべき点は、 rx_mode_locked 信号は GTX RX が SDI 信号にロッ ク しているこ とを UHD-SDI コアが認識しているか否かを示すにすぎません。 単に、 UHD-SDI コアのモード検索ステート マシンが依然と して正しい SDI モードを検索し続けているか否かを示すものです。 このため、 rx_mode_locked を UHD-SDI RX のロ ッ ク ステータスを示すインジケーターと見なすこ とはできません。

GTX RX が入力 SDI 信号にロッ ク しておらず、正しい SDI モードを決定するために UHD-SDI コアがアクティブに GTX RXを制御している場合、 rx_mode_locked 信号が一時的にアサート される可能性があ り ます。 これは、 入力されるデータが有効な SAV シーケンス と して ラ ンダムに現れる場合に生じ ます。 SAV シーケンスが検出される と、 UHD-SDI コアはrx_mode_locked をアサート し、 検索を一時停止して適切なデータが受信されるのを待ちます。 しかし、 特定のタイムアウト期間内に適切なデータが受信されない場合は、 rx_mode_locked 信号がネゲート され、 SDI モード検索が再開します。

SDI モード検索アルゴ リズムは、 UHD-SDI ラ ッパーの rx_mode_en_in ポートで有効化された SDI モードにロ ッ ク しよ う とするだけです。この 6 ビッ ト ポートには、HD-SDI (bit 0)、SD-SDI (bit 1)、3G-SDI (bit 2)、6G-SDI (bit 3)、12G-SDI (11.88Gb/s(bit 4) の場合)、および 12G-SDI (11.88/1.001Gb/s (bit 5) の場合) を有効化するためのビッ トがあ り ます。 GTX RX は、 2 つの12G-SDI ラ イン レー ト に異なる基準ク ロ ッ ク周波数で設定する必要があるため、 モード検索アルゴ リ ズムは 2 つの12G-SDI ライン レート を異なる SDI モード と見なします。 また、 rx_mode_en_in ポートには個別のイネーブル ビッ トがあるため、 2 つの 12G-SDI ラ イン レー トの一方のみをモード検索に含むよ うに指定するこ とできます。 この方法は、 GTXRX が 2 つの 12G-SDI ライン レート をスキャンするたびに QPLL の基準クロ ッ ク周波数が頻変更されるこ とが好まし くないアプリ ケーシ ョ ンで有効です。 たとえば、 図 4 に示すユーザー ケースでは、 QPLL の基準クロ ッ クは 148.5MHz のみであるため、 11.88Gb/s の 12G-SDI のみをサポート します。 この場合、 アプリ ケーシ ョ ンは rx_mode_en_in のビッ ト 5 を Lowに設定して、 モード検出アルゴ リズムが 11.88/1.001Gb/s 12G-SDI モードでロ ッ ク しないよ うにする必要があ り ます。 図 4のケースで、 rx_mode_en_in を 6'b011111 値で駆動した場合、SDI モード検出アルゴ リズムは、11.88/1.001Gb/s 12G-SDI モードを除く SDI モードすべてでロ ッ ク検出を行います。

rx_mode_en_in ポートは動的に変更可能です。 ただし、 rx_mode_en_in ポートのビッ ト を動的にク リ アするこ とで無効化されるモードに UHD-SDI RX がすでにロ ッ ク している場合、UHD-SDI RX はそのモードへのロ ッ クが自動的に外されるわけではあ り ません。UHD-SDI RX は、入力 SDI 信号が変更または UHD-SDI RX がリセッ ト されるまで SDI モードにロ ッ ク されたままにな り、 SDI モード検索アルゴ リズムに対して rx_mode_en_in ポートの新しい設定を使用して SDI モードを特定するよ うに強制します。

UHD-SDI コアの自動 SDI モード検索アルゴ リズムは無効にできます。 このアルゴ リ ズムは、 rx_mode_detect_en_in ポートが High の場合のみ有効になり ます。 このポートが Low の場合、 rx_forced_mode_in ポート を使用して UHD-SDI RX に対してどの SDI モードで動作するかを指示する必要があ り ます。 rx_mode_detect_en_in が Low に遷移し、 SDI モード検索アルゴ リズムが無効の場合、 SDI RX は rx_forced_mode_in ポートで指定されたモードにな り、 rx_mode_locked 出力は常に Highになり ます。 したがって、 rx_mode_locked はロッ ク インジケーターまたはこのモードのデータ有効インジケーターと して使用できません。 モード検索アルゴ リズムが無効の場合、 rx_forced_mode_in を動的に変更する と、 SDI 制御ロジッ クが新しい SDI モードの必要に応じて GTX RX の設定を動的に変更します。

RX のビッ ト  レート検出

HD-SDI、 3G-SDI、 および 6G-SDI モードの場合、 GTX RX は整数フレーム レート または分数フレーム レートのいずれのSDI 信号を受信しているかを示しません。つま り、HD-SDI モードの 1.485Gb/s と 1.485/1.001Gb/s の違いを認識できません。

一方、 12G-SDI モードでは、 QPLL の基準クロ ッ クが適切なライン レートに対応する必要があるため、 11.88Gb/s または11.88/1.001Gb/s のいずれを受信しているかを認識できます。 UHD-SDI コアが、 自動モード検出機能の一環と して 2 つの12G-SDI ラ イ ン レー ト を自動検出する こ と が可能であれば、 コアは GTX RX を 12G-SDI モード の 11.88Gb/s または11.88/1.001Gb/s のいずれで設定しているかを認識できます。

HD-SDI、 3G-SDI、 および 6G-SDI モードの場合は、 SDI 制御ロジッ クに周波数コンパレータが含まれており、 リ カバリ クロ ッ ク の周波数を既知の周波数の基準ク ロ ッ ク と 比較でき ます。 こ のロ ジ ッ ク を使用し て UHD-SDI ラ ッパーのrx_bit_rate_out ポート を生成し、 整数フレーム レート または分数フレーム レートのいずれの SDI 信号を受信しているかを示します。この周波数コンパレータは、UHD-SDI ラ ッパーの clk_in ポートの固定周波数基準クロ ッ クに依存します。clk_inポート を駆動するクロ ッ クの公称周波数は、FXDCLK_FREQ パラ メーターで指定する必要があ り ます。UHD-SDI ラ ッパーのこのパラ メーターは、 整数値 (Hertz) で指定します。 周波数コンパレータがわずか 1000ppm の差のリ カバリ ク ロ ッ ク周波数を区別できるよ うにするため、 基準クロ ッ クの周波数を FXDCLK_FREQ パラ メーターで確実かつ正確に指定する必要があ り ます。

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7 シリーズ デバイスに SDI インターフェイスを実装7 シ リーズ GTX FPGA デザインに UHD-SDI インターフェイスを実装するには、 次の手順を実行します。

1. 7 Series FPGAs Transceivers Wizard コアを使用してGTX ラ ッパー、GTX コモン ラ ッパー、および CPLL レール モジュールを生成します。

2. SMPTE UHD-SDI コアを生成します。

3. このアプリ ケーシ ョ ン n ノートで提供する UHD-SDI ラ ッパーをアプリ ケーシ ョ ンにインスタンシエート します。UHD-SDI ラ ッパーが、 GTX ラ ッパー、 UHD-SDI コア、 および SDI ロジッ クをインスタンシエート して相互接続します。 GTX コモン ラ ッパーは個別にインスタンシエートする必要があ り、 同じ GTX ク ワ ッ ド内のすべての UHD-SDIラ ッパーへ接続する必要があ り ます。

4. UHD-SDI インターフェイスに適切なタイ ミ ング制約を適用します。

GTX ラッパーの生成

7 Series FPGAs Transceivers Wizard を使用して、 GTXE2_COMMON および GTXE2_CHANNNEL ブロ ッ クを含む GTX ラ ッパーを生成します。

ウ ィザードで生成された GTX ラ ッパーはラ ッパー レベルの階層構造となり、上位層のラ ッパー ファ イルには SDI 動作に準拠しない余計な リセッ ト ロジッ クが含まれています。 したがって、 SDI アプリ ケーシ ョ ンには下位層の GTX ラ ッパーファイルのみ有効です。 下位層の GTX ラ ッパーには、 常に GTXE2_CHANNNEL インスタンスが 1 つあり ます。 も簡単に GTX ラ ッパーを生成および使用する方法は、 ウ ィザードを使用して 1 つの ト ランシーバーのみを生成し、 その後アプリ ケーシ ョ ンにその下位層 GTX ラ ッパーを複数回 (つま り、 SDI で使用する GTX ト ランシーバーの数) インスタンシエート します。 また、 GTX コモン ラ ッパーも必要に応じてインスタンシエートする必要があ り、 SDI インターフェイスを実装している ト ランシーバーを含む各 GTX ク ワ ッ ドにつき 1 つインスタンシエートする必要があ り ます。 GTX ト ランシーバーのシ リ アル ク ロ ッ ク ソースに CPLL のみを使用する場合は、 QPLL のみを含む GTX ラ ッパーをインスタンシエートする必要はあ り ません。 このアプリ ケーシ ョ ン ノートで提供する SDI デモ アプリ ケーシ ョ ンでは、 GTX ラ ッパーと GTXコモン ラ ッパーのインスタンシエート方法を例と して示しています。

CPLL ベースの 7 シ リーズ GTX デザインでは、コンフ ィギュレーシ ョ ン直後に MGTAVTT に電流スパイクが発生する可能性があ り ます。ザイ リ ンクスでは、 この問題の解決方法を示した AR# 59294 を提供しています。 このアンサー レコードには、コンフ ィギュレーシ ョ ン後に CPLLPD を High にアサート した状態で、有効な基準クロ ッ ク パルスを数回カウン ト し、その後 CPLLPD をディアサートする と通常の GTX 初期化シーケンスが開始する と記載されています。 CPLLPD の優先順位付けを行う CPLL Railing と呼ばれる 7 Series FPGAs Transceivers Wizard モジュールを、デザインのアクティブ CPLL それぞれで使用する必要があ り ます。

次のセクシ ョ ンでは、 Vivado IP カタログからウ ィザードのバージ ョ ン 3.5 を使用して GTX ラ ッパーを生成する手順について詳し く説明します。

重要 : バージ ョ ン 3.5 の GTX ラ ッパーは、SDI 動作に完全準拠しない GTX ラ ッパー ファ イルと GTX コモン ラ ッパー ファイルを生成するため、手動で修正する必要があ り ます。 ラ ッパー ファ イルの修正方法は、 このアプリ ケーシ ョ ン ノートの「GTX ラ ッパーの修正」 で説明しています。

SDI アプリ ケーシ ョ ンでは 上位層の GTX ラ ッパーが使用されないため、 SDI アプリ ケーシ ョ ンと同じ Vivado プロジェクトに GTX ラ ッパーを生成しないよ うにします。SDI 用 GTX ラ ッパーの生成のみを目的と して Vivado で新規プロジェク トを作成して ください。GTX ラ ッパー作成後、SDI に必要な GTX ラ ッパー ファ イルのみを実際の SDI の Vivado プロジェクトに追加できます。 GTX ラ ッパーの Vivado プロジェク ト と SDI の Vivado プロジェク トでは、 常に同じ 7 シ リーズ FPGAデバイスを指定して ください。

GTX ラ ッパーの Vivado プロジェク ト を作成した後、IP カタログを開きます。7 Series FPGAs Transceivers Wizard は、VivadoIP カタログの 上位の [FPGA Features and Design] フォルダー内の [IO Interfaces] フォルダーに含まれています。 IP カタログ内のこのウ ィザードをダブルク リ ッ ク して 7 Series FPGAs Transceivers Wizard を起動します。

ウ ィザードのバージ ョ ン 3.5 には、 6G-SDI および 12G-SDI 用のプロ ト コル テンプレートは含まれていませんが、 HD-SDIと 3G-SDI のプリセッ トが含まれています。 したがって、 3G-SDI のプリセッ ト を基準と して使用します。 こ こでは、 SDIインターフェイスの実装に必要なすべての設定とポート を含む GTX ラ ッパーの生成方法について説明します。

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[GT Selection] タブが開く と同時にウ ィザードが起動します (図 9 参照)。タブの上部には [Component Name] という フ ィールドがあ り ます。 こ こで入力した名前は、GTX ラ ッパー ファ イル名、および GTX コンポーネン ト名と して使用されます。こ この例では、 コンポーネン ト名は GTXE2_CHANNNEL です。

[GT Selection] タブでは、 使用する ト ランシーバー タイプを指定して ください。 プロジェク ト内で指定した 7 シ リーズ デバイスに基づいて、 GTX または GTH ト ランシーバーのいずれかを選択できます。 この例の場合、 Vivado プロジェク トで指定したデバイスには GTX ト ランシーバーしか含まれていないため、 選択肢は GTX ト ランシーバのみで、 [GT Type] の選択メニューは図 9 のよ うに淡色表示されています。

[Shared Logic] では、 [include Shared Logic in example design] をオンにします。

タブを切り替える場合は、[Component Name] の下部にあるタブをク リ ッ ク します。すべてのタブで設定を完了するまでは、[OK] をク リ ッ ク しないでください。 [OK] をク リ ッ クする と ウ ィザードが終了します。

図 10 に示す [Line Rate, RefClk Selection] タブに進みます。 [Protocol] ド ロ ップダウン リ ス トから [3g sdi] を選択します。 これで、3G-SDI 動作用のすべての設定が完了です。このプリセッ ト を基準と して使用し、6G-SDI および 12G-SDI アプリ ケーシ ョ ン向けにウ ィザードの設定を変更します。

[Line Rate (Gbps)] は、使用する PLL およびサポート される 大ライン レートに従って設定する必要があ り ます。 大ライン レー ト が 12G-SDI の場合は、 QPLL を使用する よ う に選択した RX または TX のいずれかの 大ラ イン レー ト を11.88Gbps に設定します。 大ライン レートが 6G-SDI またはそれよ り低速モードの場合は、 ライン レート を 5.94Gbps に設定します。 CPLL を使用するも う一方のライン レートは、 常に 5.94Gbps に設定してください。 QPLL を 11.88Gbps に設定する こ とで、 ウ ィザードは QPLL VCO を 12G-SDI 動作に必要な高周波数帯域に確実に設定します。 TX および RX の[Reference clock (MHz)] 周波数を任意の値に設定します (通常 148.5MHz)。

ラ イン レート を 11.88/1.001Gbps または 5.94/1.001に変更したり、基準クロ ッ ク周波数を 148.5/1.001MHz に変更しないでください。SDI 制御モジュールが、1/11 から 1/1.001 へのライン レートの切り替えを制御します。また、その他のライン レート (12G-SDI の 11.88Gbp、 3G-SD の 2.97Gbps、 HD-SDI の 1.485Gbps、 および SD-SDI の 270Mbps) への動的な切り替えも

X-Ref Target - Figure 9

図 9 : 7 Series Transceivers Wizard ‐ [GT Selection] タブ

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SDI 制御モジュールが管理します。 このタブで指定するライン レートは、 常に 11.88Gbps および 5.94Gbps とな り ます。 ほかの基準クロ ッ ク周波も選択できますが、 [Reference Clock] プルダウン リ ス トで選択可能な数値に限定されます。

[TX off] および [RX off] のチェッ ク ボッ クスを使用する と、 ト ランス ミ ッ ターのみ ([RX off] をオン) またはレシーバーのみ ([TX off] をオン) を含む GTX ラ ッパーを作成できます。 この例では、 いずれのオプシ ョ ンも選択されていません。

[Quad Column] には今回関係ないため、 デフォルト値のままにして ください。

[Use Common DRP] は、 通常、 SDI アプリ ケーシ ョ ンでは選択しません。

[Line Rate, RefClk Selection] タブの下部セクシ ョ ンでは、上位層の GTX ラ ッパーに含める GTX ト ランシーバーと クワッ ドを選択できます。 また、 PLL が使用する基準クロ ッ ク、 および各ト ランシーバーへシ リ アル ク ロ ッ クを供給する PLL も選択できます。 SDI アプリ ケーシ ョ ンの場合は、 常に、 1 つのト ランシーバーを含む 1 つの GTX ラ ッパーを作成してください。 どの ト ランシーバーを選択するかは問題ではないため、デフォルトで選択されたシングル ト ランシーバーを使用する方法が も簡単です。

この例では、 RX ユニッ ト が REFCLK1 Q1 を基準ク ロ ッ ク と して使用する QPLL1 を使用しています。 TX ユニッ ト は、REFCLK0 Q1 を基準クロ ッ ク と して使用する CPLL を使用しています。 ウ ィザードでは、 TX ユニッ トにおける QPLL とCPLL 間の動的な切り替えについては直接的に制御しません。 この動的切り替えは、 SDI 制御モジュールで制御されます。ただし、TX で QPLL と CPLL が動的に切り替えられるよ うに、すべての PLL がアクティブで適切に接続された GTX ラ ッパーを構築するには、 図 10 に示すよ うに RX のクロ ッ ク ソース と して QPLL を割り当て、 TX のクロ ッ ク ソース と してCPLL を割り当てて、 QPLL と CPLL には異なる基準クロ ッ クを設定します。 QPLL を使用せずに CPLL のみを使用する場合は、 RX と TX の両ユニッ トの基準クロ ッ ク ソース と して CPLL を使用します。

[Advanced Clocking Option] をオンにします。

図 11 に示す [Encoding and Clocking] タブに進みます。

X-Ref Target - Figure 10

図 10 : 7 Series Transceivers Wizard – [Line Rate, RefClk Selection] タブ

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TX と RX の両方に対して、 [External Data Width] を 40 に設定し、 [Internal Data Width] も 40 に設定して ください。 また、[Encoding] および [Decoding] を共に None に設定してください。

[Use DRP] は常時オンになっており、 変更できません。 DRP の周波数は、 GTX の drpclk ポートに接続されるクロ ッ クの公称周波数に設定して ください。

DRP 周波数の選択セクシ ョ ンの下にリ ス ト されているオプシ ョ ン ポートはすべて、 SDI に必要あ り ません。

SDI アプ リ ケーシ ョ ンでは、 RX および TX バッファーの使用を推奨しています。 したがって、 [Enable TX Buffer] および[Enable RX Buffer] はオンにして く ださい。 [TXUSRCLK Source] は TXOUTCLK に設定されてお り 変更でき ませんが、[RXUSRCLK Source] は図 11 に示すよ うに必ず RXOUTCLK を指定してください。

その下にある [Optional Ports] セクシ ョ ンでは、 SDI 用に RXSYSCLKSEL および RXCDRHOLD が必要です。 TX ユニッ トが QPLL と CPLL 間を動的に切り替える場合は、 TXSYSCLKSEL ポート も必要にな り ます。 できる限り TXSYSCLKSELポート を常に選択します。 TX の動的切り替えが不要な場合は、 シ リ アル ク ロ ッ ク ソース と して QPLL または CPLL のいずれかを選択するよ うに TXSYSCLKSEL をハード接続できます。

図 12 に示す [Comma Alignment and Equalization] タブに進みます。

このタブの [RXCOMMA Alignment] セクシ ョ ンでは、デフォルトで [Use COMMA detection] および [RXSLIDE] ポートが選択されています。 [Use COMMA detection] をオフにする と、 [RXSLIDE] ポートが自動的に無効にな り ます。 カンマ検出やRXSLIDE 機能は、 SDI で使用しません。

[Termination and Equalization] の設定は、 図 12 に示す値に変更し て く ださい。 [Differential Swing and Emphasis Mode] は[Custom]、 [RX Equalization Mode] は [LPM-Auto]、 [RX Termination Voltage] は [Programmable]、 および [Trim Value] は [800]mV に設定します。

[Optional Ports] のポートは、 アプリ ケーシ ョ ンの要件に応じて有効 (オン) または無効 (オフ) にできます。 外部の SDI ケーブル ド ラ イバーに対して TX からの信号の整合性を向上させるために TXPOSTCURSOR および TXPRECURSOR ポートが必要な場合は、 これらのポート をオンにできます。

X-Ref Target - Figure 11

図 11 : 7 Series FPGAs Transceivers Wizard – [Encoding and Clocking] タブ

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図 13 に示す [PCIE, SATA, PRBS] タブに進みます。 このページの多くのオプシ ョ ンは SDI との関連性がないため、 デフォルト値のまま変更しないでください。 [Optional Ports] には、 SDI アプリ ケーシ ョ ンで役立つポートがいくつかあ り ます。

[LOOPBACK] ポートはデフォルトでオンになっています。 このポート を使用する と、 GTX TX で送信されたデータを同じト ランシーバー内にある GTX RX へループバッ クする、 さまざまなループバッ ク モードを動的に選択できます。 ループバッ ク モードはデバッグには有用ですが、 プロダクシ ョ ン アプリ ケーシ ョでは一般に使用されません。

X-Ref Target - Figure 12

図 12 : 7 Series FPGAs Transceivers Wizard – [Comma Alignment and Equalization] タブ

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これで、 SDI アプリ ケーシ ョ ン用の GTX ラ ッパーを作成する際に必要なすべての選択が完了です。 [CB and CC Sequence]タブは、チャネル ボンディングおよびクロ ッ ク コレクシ ョ ンを使用するプロ ト コル用です。SDI ではこれらのいずれかを使用します。 [Summary] タブは、 ほかのタブで設定した内容をまとめています。 [OK] をク リ ッ ク して、 次に [Generate] をク リ ッ クする と、 GTX ラ ッパーが生成されます。

ウ ィザードは、 SDI アプリ ケーシ ョ ンで必要なファイルだけでなく、 SDI アプリ ケーシ ョ ンでは不要なサンプル ファ イルも多数生成します。 使用するすべてファ イル名の 初には、 ウ ィザードでユーザーが GTX ラ ッパーに指定したコンポート名が付きます。 必要なコンポーネン トは次のとおりです。

• <component_name>_gt.v : 下位層 GTX ラ ッパー

• <component_name>_cpll_railing : CPLL Railing ロジッ ク

• <component_name>_common.v : コモン ラ ッパー

Vivado のプロジェク ト名が sdi_wrapper で、デフォルトの言語に Verilog が選択され、GTX ラ ッパーに付く コンポート名がk7gtx_uhdsdi_wrapper の場合、 必要なファイルのパスは次のよ うにな り ます。

sdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_gt.vsdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_cpll_railing.vsdi_wrapper/sdi_wrapper.srcs/sources_1/ip/k7gtx_uhdsdi_wrapper/k7gtx_uhdsdi_wrapper_common.v

ウ ィザードを使用して GTX ラ ッパーを生成する場合、サポート ディ レク ト リおよびサポート ディ レク ト リに入る GTX コモン ラ ッパーは自動的に生成されません。 図 14 に示すよ うに、 ポップアウ ト メニューの SDI ラ ッパーの項目を右ク リ ック して、 [Generate Output Products] を選択します。

X-Ref Target - Figure 13

図 13 : 7 Series FPGAs Transceivers Wizard – [PCIE、 SATA、 PRBS] タブ

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GTX ラ ッパーの変更

ウ ィザードのバージ ョ ン 3.5 で生成される GTX ラ ッパーおよび GTX コモン ラ ッパーは、 SDI に適合するよ うに手動で変更する必要があ り ます。 このセクシ ョ ンでは、 これらのラ ッパー ファ イルに必要な変更について説明します。

ウ ィザードのバージ ョ ン 3.5 で生成された GTX コモン ラ ッパー ファ イル <component_name>_common.v には、 QPLL を不適切な周波数で動作させてしま う不正なパラ メーター (QPLL_FBDIV_TOP) があ り ます。 148.5MHz または 148.5/1.001MHzの基準クロ ッ クを使用した場合、 SDI 用のこのパラ メーター値は 80 です。

この QPLL_FBDIV_TOP パラ メーターを使用して、 GTXE2_COMMON プリ ミ ティブの QPLL_FBDIV パラ メーターおよびQPLL_FBDIV_RATIO パラ メーターの適切な値が計算されます。 148.5MHz または 148.5/1.001MHz 以外の基準クロ ッ クを使用する場合に QPLL_FBDIV および QPLL_FBDIV_RATIO パラ メーターの適切な値を判断する方法は、『7 シ リーズ FPGAGTX/GTH ト ランシーバー ユーザー ガイ ド』 [参照 15] を参照してください。

X-Ref Target - Figure 14

図 14 :サポート  ディレク ト リの生成

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下位層の GTX ラ ッパー (<component_name>_gt.v) では、 SD-SDI モードでの LPM イコライザーの自動適応機能を無効にするために、 いくつかの変更が必要です。 ラ ッパーの 上位ポートに rxosovrden 入力を追加して、 GTXE2_CHANNEL インスタンスの RXOSOVRDEN ポートへ接続する必要があ り ます。

イコラ イザーの属性を次のよ うに指定して ください。

RX_DFE_GAIN_CFG23'h0200EA

RX_DFE_H3_CFG12'b000000111110

RX_DFE_H4_CFG11'b00011011110

RX_DFE_H5_CFG11'b00011011110

RX_DFE_KL_CFG13'h00FE

RX_DFE_LPM_CFG16'h0954

RX_DFE_VP_CFG17'h03F03

RXDFEAGCOVRDEN、 RXDFELFOVRDEN、 RXDFETAP2OVRDEN、 RXDFETAP3OVRDEN、 RXDFETAP4OVRDEN、RXDFETAP5OVRDEN、および RXDFEUTOVRDEN ポートは、デフォルトで tied_to_ground_i という名前のネッ トに接続されています。 これらのポートに接続されている信号を tied_to_vcc に変更します。 このアプ リ ケーシ ョ ン ノートのデモ アプリ ケーシ ョ ンで提供する GTX ラ ッパー ファ イルはすでに修正されているため、 例と して参照できます。

SMPTE UHD‐SDI IP の生成 

Vivado IP カタ ログを使用して、 SMPTE UHD-SDI コアを生成します。 SMPTE UHD-SDI コアは、 IP カタ ログの [Video &Image Processing] フォルダーにあ り ます。

UHD-SDI コアは、 ソース コードで提供され、 あらかじめコンパイルされたコアではあ り ません。 UHD-SDI コアが生成される と、 UHD-SDI コアのソース コード ファ イル (Verilog) を含むフォルダーが作成されます。

UHD-SDI コアの生成時に利用できるオプシ ョ ンは、RX 部に EDH (エラー検出と処理) プロセッサ、およびコアがサポート可能な 大ライン レート を含めるか否かです。

[Maximum Line Rate] の選択は、 IP で有効化される 大 SDI データ ス ト リーム (DS) に影響します。 [3G-SDI] を選択する と4 つの DS が有効になり、 [6G-SDI] および [12G-SDI 8DS] を選択する と 8 つの DS が有効になり、 [12G-SDI 16DS] を選択する と 16 の DS が有効になり ます。

UHD‐SDI ラッパーのインスタンシエート

UHD-SDI ラ ッパーには、 GTX ト ランシーバー ラ ッパーのインスタンスが 1 つ、 UHD-SDI コアのインスタンスが 1 つ、 そして SDI 制御ロジッ クが含まれます。 このセクシ ョ ンでは、 表を用いて UHD-SDI ラ ッパー、 ポート、 および使用法について説明します。

この UHD-SDI ラ ッパーは、GTX ラ ッパー モジュール名が k7gtx_uhdsdi_wrapper_GT であるこ とを前提と しています。GTXラ ッパー名が異なる場合は、 UHD-SDI ラ ッパーを適切に変更する必要があ り ます。 また、 デザインに含まれるサンプルGTX ラ ッパーとは異なるポート セッ トがその GTX ラ ッパーにある場合は、 UHD-SDI ラ ッパーの GTX ラ ッパーのインスタンスを変更する必要があ り ます。

リ ファレンス デザインには、有効な各 UHD-SDI コア コンフ ィギュレーシ ョ ンに 1 つ、合計 8 個のラ ッパー ファ イルがあり ます。それらのインスタンシエーシ ョ ンや使用法は UHD-SDI コアのコンフ ィギュレーシ ョ ンに完全に依存します (コンパイル エラーなし )。 これらのラ ッパー ファ イルは、 \srcs\x7gtx_uhdsdi_wrapper フォルダーに含まれており、 リファレンス デザインでは、 太字表記したものを使用しています。

• x7gtx_uhdsdi_3g_wrapper

• x7gtx_uhdsdi_3g_norxedh_wrapper

• x7gtx_uhdsdi_6g_wrapper

• x7gtx_uhdsdi_6g_norxedh_wrapper

• x7gtx_uhdsdi_12g_8s_wrapper

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• x7gtx_uhdsdi_12g_8s _norxedh_wrapper

• x7gtx_uhdsdi_12g_16s_wrapper

• x7gtx_uhdsdi_12g_16s _norxedh_wrapper

表 2 : UHD‐SDI ラッパーの GTX ポート

ポート名 幅 説明

clk_in 1 SDI ビッ ト レート検出の周波数コンパレータなど、さまざまなタイ ミ ング機能用の固定周波数クロ ッ ク入力です。 小クロ ッ ク周波数は 10MHz になる必要があ り ます。 大クロ ッ ク周波数は約 150MHz です (スピード グレードに依存)。 このクロ ッ クは、SDI インターフェイスが動作している間に停止するこ とはなく、 周波数も変更できません。

drpclk_in 1 GTX の DRP ポート用および DRP ポートへ接続される SDI 制御ロジッ ク用のクロ ッ ク入力です。 フ リー ランニング ク ロ ッ クで駆動する必要があ り ます。 通常、 clk_in ポート を駆動しているクロ ッ ク と同じ クロ ッ クで駆動されます。 小クロ ッ ク周波数は 10MHz の必要があ り ます。 大ク ロ ッ ク周波数は、 FPGA データシートに記載されている GTX DRP でサポート される大周波数です。 このクロ ッ クは、 SDI インターフェイスが動作している間に停止するこ とはなく、 周波数も変更できません。

qpllclk_in 1 このポートは、 GTX コモンの QPLLOUTCLK_OUT ポートへ接続されます。

qpllrefclk_in 1 このポートは、 GTX コモンの QPLLOUTREFCLK_OUT ポートへ接続されます。

qplllock_in 1 このポートは、 GTX コモンの QPLLLOCK_OUT ポートへ接続されます。

cpll_refclksel_in 3 この入力ポート は、 CPLL で使用される ク ロ ッ クを選択します。 GTX ラ ッパーの cpllrefclksel_in ポー ト へ直接接続されます。 このポー ト のエンコーディングは次のとおりです。

000 : 予約

001 : cpll_gtrefclk0_in

010 : cpll_gtrefclk1_in

011 : cpll_northrefclk0_in

100 : cpll_northrefclk1_in

101 : cpll_southrefclk0_in

110 : cpll_southrefclk1_in

111 : 非サポート

cpll_northrefclk0_in 1 CPLL 用の上方向への refclk 0 です。

cpll_northrefclk1_in 1 CPLL 用の上方向への refclk 1 です。

cpll_southrefclk0_in 1 CPLL 用の下方向への refclk 0 です。

cpll_southrefclk1_in 1 CPLL 用の下方向への refclk 1 です。

cpll_gtrefclk0_in 1 このクワッ ドの専用 refclk 0 入力です。

cpll_gtrefclk1_in 1 このクワッ ドの専用 refclk 1 入力です。

cplllock_out 1 この出力は、 GTX ト ランシーバーの cplllock_out で駆動され、 CPLL のロ ック ステータスを示します。

cpllreset_in 1 この入力は、GTX ト ランシーバーの CPLL を リセッ ト します。rx_pll_reset_outと tx_pll_reset_out の適切な組み合わせで駆動する必要があ り ます。

rxp_in 1 ト ランシーバーの RXP シ リ アル入力であ り、 デザインの 上位にある入力ポートへ接続する必要があ り ます。

rxn_in 1 ト ランシーバーの RXN シ リ アル入力であ り、 デザインの 上位にある入力ポートへ接続する必要があ り ます。

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7 シリーズ デバイスに SDI インターフェイスを実装

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txp_out 1 ト ランシーバーの TXP シ リ アル出力であ り、 デザインの 上位にある出力ポートへ接続する必要があ り ます。

txn_out 1 ト ランシーバーの TXN シ リ アル出力であ り、 デザインの 上位にある出力ポートへ接続する必要があ り ます。

表 3 : UHD‐SDI ラッパーの RX ポート

ポート名 幅 説明

rx_rst_in 1 同期 リ セ ッ ト 入力です。 rx_usrclk_out の立ち上が り で rx_ce_in が High で、rx_rst_in が High の場合のみ、 レシーバーが完全リセッ ト されます。

rx_mode_detect_rst_in 1 SDI モード検索機能のみリセッ トする同期リセッ トです。 rx_usrclk_out の立ち上がりエッジで rx_ce_in が High で、 rx_mode_detect_rst_in が High の場合のみ、SDI モード検出機能がリセッ ト されます。

rx_fabric_rst_out 1 この同期リセッ ト出力は、 GTX がリセッ ト されている間 High にアサート されます。 ユーザー アプ リ ケーシ ョ ンは、 この出力を使用する こ とで、 UHD-SDIRX の出力へ接続される任意のロジッ クを リセッ トできます。

rx_usrclk_out 1 RX の主要クロ ッ クです。 このクロ ッ クのソースは、GTX のリ カバリ ク ロ ッ ク出力 (RXOUTCLK) です。グローバル ク ロ ッ ク rx_usrclk_out を生成するために、UHD-SDI ラ ッパーには GTX RXOUTCLK をバッファ リ ングする BUFG があ ります。特に指定がない限り、UHD-SDI コアのすべての RX は rx_usrclk_out に同期します。

rx_gtx_full_reset_in 1 この入力が High に遷移する と、 GTX の RX 部の完全リセッ トが開始します。rx_pll_reset_out 信号がアサート されて RX 部に関連する PLL がリセッ ト され、GTX の gtrxreset ポート を使用して GTX RX がリセッ ト されます。 この入力はdrpclk_in に同期します。

rx_gtx_reset_in 1 この入力が High に遷移する と、 GTX の gtrxreset が開始します。 関連する PLLはリセッ ト されません。 この入力は drpclk_in に同期します。

rx_refclk_stable_in 1 ユーザー アプリ ケーシ ョ ンは、RX で使用される PLL の基準クロ ッ クが安定したら、 この入力を High にアサートする必要があ り ます。 この入力を Low 駆動によって PLL のリセッ トが開始されるわけではあ り ません。 rx_refclk_stable_inが High になるまで、rx_gtx_full_reset_in によって開始された PLL のリセッ トが完了しないよ うにするだけです。 この入力は非同期入力と して処理されます。

rx_pll_select_in 1 この入力は、 GTX RX のシ リ アル ク ロ ッ ク ソース と して使用する PLL を選択します。 詳細は、 「PLL のコンフ ィギュレーシ ョ ン と制御」 を参照して ください。 この入力は drpclk_in に同期します。

rx_pll_type_in 2 このポートのビッ ト 0 は、rx_pll_select_in が Low の場合に選択される PLL を示します。 ビッ ト 1 は、 rx_pll_select_in が High の場合に使用される PLL を示します。 これらのビッ トでは、 ビッ ト 0 の場合に CPLL が選択され、 ビッ ト 1 の場合に QPLL が選択されます。 詳細は、 「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照してください。 この入力は drpclk_in に同期します。

rx_pll_range_in 2 このポートのビッ ト 0 は、rx_pll_select_in が Low の場合での PLL の動作範囲を示します。 ビッ ト 1 は、 rx_pll_select_in が High の場合での PLL の動作範囲を示します。動作範囲 1 の CPLL または QPLL の場合、 このビッ トは Low になります。 動作範囲 2 の QPLL の場合は High にな り ます。 詳細は、 「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照してください。

rx_pll_reset_out 1 この出力は、 GTX RX で使用される PLL を リセッ トする場合に High にアサート されます。 GTX コモンの QPLLRESET_IN ポート または UHD-SDI ラ ッパーの cpllreset_in ポートのいずれか一方または両方に接続する必要があ り ます。この出力は drpclk_in に同期します。

表 2 : UHD‐SDI ラッパーの GTX ポート  (続き)

ポート名 幅 説明

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rx_mode_en_in 6 SDI モード検出用の 1 変数のイネーブル ビッ トで、 High ビッ トは特定の SDIモードを検索に含め、 Low ビッ トは特定の SDI モードを検索から除外します。

ビッ ト 0 は HD-SDI を有効にする

ビッ ト 1 は SD-SDI を有効にする

ビッ ト 2 は 3G-SDI を有効にする

ビッ ト 3 は 6G-SDI を有効にする

ビッ ト 4 は 12G-SDI (11.88Gb/s) を有効にする

ビッ ト 5 は 12G-SDI (11.88/1.001Gb/s) を有効にする

rx_mode_detect_en_in 1 High の場合、 SDI モード検出機能を有効にします。 有効の場合、 SDI モード検出機能は入力される SDI データ ス ト リームを検索してこれにロ ッ クするよ うレシーバーを制御し ます。 無効の場合、 ユーザー アプ リ ケーシ ョ ンは、rx_forced_mode_in ポート を使用する際の SDI モードを SDI レシーバーへ伝える必要があ り ます。

rx_forced_mode_in 3 rx_mode_detect_en_in 入力が Low の場合は、 自動の SDI モード検出機能が無効にな り、 レシーバーは rx_forced_mode_port_in ポー ト の値で指定された SDIモードで動作するよ うにな り ます。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 11.88Gb/s

110 = 12G 11.88/1.001Gb/s

rx_mode_out 3 レシーバーの現在の SDI モードを示します。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 1000/1000

110 = 12G 1000/1001

レシーバーがロ ッ ク されていない場合、正しい SDI モードを検索し、 このポートの値が変更されます。 この際、 rx_mode_locked_out 出力は Low になり ます。レシーバーが正しい SDI モードを検出する と、rx_mode_locked_out 出力が Highになり ます。

rx_mode_hd_out 1 HD-SDI モードで RX がロッ ク される と High になり ます。

rx_mode_sd_out 1 SD-SDI モードで RX がロ ッ ク される と High になり ます。

rx_mode_3g_out 1 3G-SDI モードで RX がロ ッ ク される と High になり ます。

rx_mode_6g_out 1 6G-SDI モードで RX がロ ッ ク される と High になり ます。

rx_mode_12g_out 1 12G-SDI モード (いずれかのビッ ト レート ) で RX がロ ッ ク される と High になり ます。

rx_mode_locked_out 1 SDI モード検出機能が GTX から有効な値を検出してモード検索を停止する と、High になり ます。 詳細は、 「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照してください。 rx_mode_detect_en_in ポートが Low の場合、 この出力は常に Highを示します。

表 3 : UHD‐SDI ラッパーの RX ポート  (続き)

ポート名 幅 説明

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rx_bit_rate_out 1 この出力ポートは、 各モード (HD-SDI、 3G-SDI、 6G-SDI、 および 12G-SDI) で受信するビッ ト レート を示します。

HD-SDI モードの場合 :

rx_bit_rate = 0 : ビッ ト レート = 1.485Gb/s

rx_bit_rate = 1 : ビッ ト レート = 1.485/1.001Gb/s

3G-SDI モードの場合 :

rx_bit_rate = 0 : ビッ ト レート = 2.97Gb/s

rx_bit_rate = 1 : ビッ ト レート = 2.97/1.001Gb/s

6G-SDI モードの場合 :

rx_bit_rate = 0 : ビッ ト レート = 5.94Gb/s

rx_bit_rate = 1 : ビッ ト レート = 5.94/1.001Gb/s

12G-SDI モードの場合 :

rx_bit_rate = 0 : ビッ ト レート = 11.88Gb/s

rx_bit_rate = 1 : ビッ ト レート = 11.88/1.001Gb/s

rx_t_locked_out 1 このポートが High の場合、 転送フォーマッ ト検出ロジッ クが SDI 転送フォーマッ ト を認識したこ とを示します。

rx_t_family_out 4 SDI インターフェイスで転送と して使用されているビデオ信号のファ ミ リ を示す出力です。 この出力は、 rx_t_locked_out が High の場合のみ有効です。 このポートは、転送されている画像のビデオ フォーマッ ト を必ずしも認識する とは限らず、 転送の特性のみを認識します。 このポートのエンコードについては、表 8 を参照してください。

rx_t_rate_out 4 転送のフレーム レート を示す出力です。 これは、 実際の画像のフレーム レート と同じになる とは限り ません。この出力は、 rx_t_locked_out が High の場合のみ有効です。 このポートのエンコードについては、 表 9 を参照してください。

rx_t_scan_out 1 転送がインターレース (Low) またはプログレッシブ (High) のいずれかを示す出力です。 これは、 実際の画像のスキャン モード と同じになる とは限り ません。 この出力は、 rx_t_locked_out が High の場合のみ有効です。

rx_level_b_3g_out 1 3G-SDI モードでは、入力信号がレベル B の場合は High にアサート され、 レベル A の場合は Low にアサート されます。rx_mode_3g_out が High の場合のみ有効です。

rx_active_streams_out 3 現在受信しているビデオ フォーマッ トに対してアクティブなデータ ス ト リーム数を示します。アクティブ データ ス ト リームの数は、2rx_active_streams_out です。

000 : 1 アクティブ ス ト リーム

001 : 2 アクティブ ス ト リーム

010 : 4 アクティブ ス ト リーム

011 : 8 アクティブ ス ト リーム

100 : 16 アクティブ ス ト リーム

その他の値は予約されています。

rx_ce_out 1 RX ク ロ ッ ク イネーブル出力で、 すべての SDI モードで有効です。 SD モードの場合、 標準的な 5/6/5/6 のリズムでアサート されます。 HD および 3GA モードの場合は常に High にな り ます。 3GB モードの場合、 rx_ce_out には 50% のデューティ サイ クルがあ り ます。 6G モードの場合のデューティ サイ クルは、その信号にインターリーブするデータ ス ト リーム数によって、 100% または50% とな り ます。12G モードの場合のデューティ サイクルは、その信号にインターリーブするデータ ス ト リーム数によって、 50% または 25% とな り ます。

rx_line_0_out 11 データ ス ト リーム 1 からキャプチャ したラ イン数が出力されます。 SD-SDIモードでは無効です。

rx_line_1_out 11 データ ス ト リーム 3 からキャプチャしたライン数が出力されます。 4 個以上のデータ ス ト リームがアクティブの場合のみ有効です。

表 3 : UHD‐SDI ラッパーの RX ポート  (続き)

ポート名 幅 説明

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rx_line_2_out 11 データ ス ト リーム 5 からキャプチャしたライン数が出力されます。 8 個以上のデータ ス ト リームがアクティブの場合のみ有効です。

rx_line_3_out 11 データ ス ト リーム 7 からキャプチャしたライン数が出力されます。 8 個以上のデータ ス ト リームがアクティブの場合のみ有効です。

rx_line_4_out 11 データ ス ト リーム 9 からキャプチャしたライン数が出力されます。16 個のデータ ス ト リームがアクティブの場合のみ有効です。

rx_line_5_out 11 データ ス ト リーム 11 からキャプチャしたラ イン数が出力されます。 16 個のデータ ス ト リームがアクティブの場合のみ有効です。

rx_line_6_out 11 データ ス ト リーム 13 からキャプチャしたラ イン数が出力されます。 16 個のデータ ス ト リームがアクティブの場合のみ有効です。

rx_line_7_out 11 データ ス ト リーム 15 からキャプチャしたラ イン数が出力されます。 16 個のデータ ス ト リームがアクティブの場合のみ有効です。

rx_st352_0_out 32 データ ス ト リーム 1 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_0_valid_out 1 rx_st352_0 が有効の場合に High になり ます。

rx_st352_1_out 32 データ ス ト リーム 3 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。 3G-SDI レベル A モードの場合は、データ ス トリーム 2 からキャプチャされた ST 352 ペイロード ID のパケッ ト データ バイトが出力されます。

rx_st352_1_valid_out 1 rx_st352_1 が有効の場合に High になり ます。

rx_st352_2_out 32 データ ス ト リーム 5 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_2_valid_out 1 rx_st352_2 が有効の場合に High になり ます。

rx_st352_3_out 32 データ ス ト リーム 7 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_3_valid_out 1 rx_st352_3 が有効の場合に High になり ます。

rx_st352_4_out 32 データ ス ト リーム 9 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_4_valid_out 1 rx_st352_4 が有効の場合に High になり ます。

rx_st352_5_out 32 データ ス ト リーム 11 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_5_valid_out 1 rx_st352_5 が有効の場合に High になり ます。

rx_st352_6_out 32 データ ス ト リーム 13 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_6_valid_out 1 rx_st352_6 が有効の場合に High になり ます。

rx_st352_7_out 32 データ ス ト リーム 15 からキャプチャされた ST 352 ペイロード ID のパケッ トデータ バイ トが出力されます。

rx_st352_7_valid_out 1 rx_st352_7 が有効の場合に High になり ます。

rx_crc_err_out 16 これらの 16 ビッ ト は、 各データ ス ト リーム出力の CRC エラーを示します。ビッ ト 0 がデータ ス ト リーム 1 の CRC エラーを示し、 ビッ ト 1 がデータ ス トリーム 2 の CRC エラーを示します (その他も同様の規則)。 特定ラインで CRCエラーが検出される と、 エラーを含むラ インを終了する EAV の後に 後のCRC ワードがそのデータ ス ト リーム ポートに出力されてから数クロ ッ ク サイクル後にそのデータ ス ト リームに対応する CRC エラー ビッ トがアサート されます。 CRC エラー ビッ トは、 1 ライン タイム間アサート された状態とな り ます。 これらのビッ トは SD-SDI モードでは無効です。

表 3 : UHD‐SDI ラッパーの RX ポート  (続き)

ポート名 幅 説明

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rx_ds1_out 10 データ ス ト リーム 1 の出力です。SD モードの場合、インターリーブされた Y/Cデータ ス ト リームとな り ます。HD および 3G レベル A モードの場合は、Y チャネルとなり ます。 3G レベル B モードの場合は、 リ ンク A の Y チャネルとなります。 6G および 12G モードの場合は、 データ ス ト リーム 1 とな り ます。

rx_ds2_out 10 データ ス ト リーム 2 の出力です。 SD モードでは使用されません。 HD および3G レベル A モードの場合は、C チャネルとなり ます。3G レベル B モードの場合は、リ ンク A の C チャネルとな り ます。6G および 12G モードの場合は、データ ス ト リーム 2 とな り ます。

rx_ds3_out 10 データ ス ト リーム 3 の出力です。 SD、 HD、 および 3G レベル A モードでは使用されません。 3G レベル B モードの場合は、 リ ンク B の Y チャネルとなり ます。 6G および 12G モードの場合は、 データ ス ト リーム 3 とな り ます。

rx_ds4_out 10 データ ス ト リーム 4 の出力です。 SD、 HD、 および 3G レベル A モードでは使用されません。 3G レベル B モードの場合は、 リ ンク B の C チャネルとなり ます。 6G および 12G モードの場合は、 データ ス ト リーム 4 とな り ます。

rx_ds5_out 10 データ ス ト リーム 5 の出力です。 6G および 12G モードでのみ使用されます。

rx_ds6_out 10 データ ス ト リーム 6 の出力です。 6G および 12G モードでのみ使用されます。

rx_ds7_out 10 データ ス ト リーム 7 の出力です。 6G および 12G モードでのみ使用されます。

rx_ds8_out 10 データ ス ト リーム 8 の出力です。 6G および 12G モードでのみ使用されます。

rx_ds9_out 10 データ ス ト リーム 9 の出力です。 16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds10_out 10 データ ス ト リーム 10 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds11_out 10 データ ス ト リーム 11 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds12_out 10 データ ス ト リーム 12 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds13_out 10 データ ス ト リーム 13 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds14_out 10 データ ス ト リーム 14 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds15_out 10 データ ス ト リーム 15 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds16_out 10 データ ス ト リーム 16 の出力です。16 個のデータ ス ト リームがアクティブな場合に 12G モードでのみ使用されます。

rx_eav_out 1 データ ス ト リーム出力ポートに EAV の XYZ ワードが現れる と、High にアサート されます。

rx_sav_out 1 データ ス ト リーム出力ポートに SAV の XYZ ワードが現れる と、High にアサート されます。

rx_trs_out 1 データ ス ト リーム出力ポートに EAV または SAV の 4 つの連続するワード (3FFワードから XYZ ワード ) が現れている間、 High にアサート されます。

rx_edh_errcnt_en_in 16 rx_edh_errcnt_out カウンターをインク リ メ ン トする EDH エラー条件を制御します。 このポートのエンコードについては、 表 5 を参照してください。

rx_edh_clr_errcnt_in 1 High に遷移する と、 rx_edh_errcnt_out カウンターがク リ アされます。エラー カウンターをク リ アするために、rx_ce _out も High のと きのクロ ッ ク サイ クルでこの入力ポート を High にする必要があ り ます。

rx_edh_ap_out 1 前のフ ィールド用に計算されたアクテ ィブ画像 CRC が EDH パケッ ト の APCRC 値と一致していない場合に High にアサート されます。

表 3 : UHD‐SDI ラッパーの RX ポート  (続き)

ポート名 幅 説明

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rx_edh_ff_out 1 前のフ ィールド用に計算されたフル フ ィールド CRC が EDH パケッ トのフルフ ィールド CRC 値と一致していない場合に High にアサート されます。

rx_edh_anc_out 1 補助データ パケッ ト チェッ クサム エラーが検出される と High にアサート されます。

rx_edh_ap_flags_out 5 このポートには、 直近の受信 EDH パケッ トからのアクティブ画像エラー フラグ ビッ トが出力されます。このポートのエンコードについては、表 6 を参照してください。

rx_edh_ff_flags_out 5 このポートには、直近の受信 EDH パケッ トからのフル フレーム エラー フラグビッ トが出力されます。 このポートのエンコードについては、表 6 を参照してください。

rx_edh_anc_flags_out 5 このポートには、直近の受信 EDH パケッ トからの補助エラー フラグ ビッ トが出力されます。このポートのエンコードについては、表 6 を参照してください。

rx_edh_packet_flags_out 4 このポートには、 直近の受信 EDH パケッ トに関連する 4 つのエラー フラグが出力されます。このポートのエンコードについては、表 7 を参照してください。

rx_edh_errcnt_out 16 SD-SDI EDH エラー カウンターです。あるフ ィールドの間 rx_edh_err_en_in ポートによって有効になったエラー条件が生じる と、そのフ ィールドを 1 回インクリ メン ト します。

rx_change_done_out 1 このポートが High に遷移する と、直近の RX リセッ ト を示し、動的な SDI モード変更シーケンスが問題なく完了したこ とを示します。この出力は drpclk_in に同期します。

rx_change_fail_out 1 このポートが High に遷移する と、直近の RX リセッ ト を示し、動的な SDI モード変更シーケンスでエラーが生じたこ とを示します。この出力は drpclk_in に同期します。

rx_change_fail_code_out 3 rx_change_fail_out が High の場合に、このポートはエラーの原因を示します。このポー ト のエンコードについては、 表 11 を参照して ください。 この出力はdrpclk_in に同期します。

表 4 : UHD‐SDI ラッパーの TX ポート

ポート名 幅 説明

tx_rst_in 1 非同期のリセッ ト入力です。High に遷移する と、 ト ランス ミ ッ ターがリセット されます。 ト ランス ミ ッ ター全体を リセッ トするには、 tx_rst_in がアサート されている と きに、 tx_ce_in, tx_sd_ce_in, and tx_edh_ce_i 入力が High の必要があ り ます。

tx_fabric_rst_out 1 非同期のリセッ ト出力です。GTX TX がリセッ ト される と きには常にアサート されます。このポート を使用して、UHD-SDI TX を駆動するユーザー アプリ ケーシ ョ ンの任意のロジッ クを リセッ トできます。

tx_usrclk_out 1 TX の主要クロ ッ クです。 このク ロ ッ クのソースは、GTX の TXOUTCLK 出力です。 グローバル ク ロ ッ ク tx_usrclk_out を生成するために、 UHD-SDIラ ッパーには GTX TXOUTCLK をバッファ リ ングする BUFG があ り ます。特に指定がない限り、 UHD-SDI コアのすべての TX は tx_usrclk_out に同期します。

tx_gtx_full_reset_in 1 この入力が High に遷移する と、GTX の TX 部の完全リセッ トが開始します。tx_pll_reset_out 信号がアサート されて TX 部に関連する PLL が リ セッ ト され、 GTX の gttxreset ポート を使用して GTX TX がリセッ ト されます。 この入力は drpclk_in に同期します。

tx_gtx_reset_in 1 この入力が High に遷移する と、 GTX の gttxreset が開始します。 関連するPLL はリセッ ト されません。 この入力は drpclk_in に同期します。

表 3 : UHD‐SDI ラッパーの RX ポート  (続き)

ポート名 幅 説明

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tx_refclk_stable_in 1 ユーザー アプリ ケーシ ョ ンは、TX で使用される PLL の基準クロ ッ クが安定したら、 この入力を High にアサートする必要があ り ます。 この入力の Low駆動によ って PLL の リ セ ッ ト が開始されるわけではあ り ません。tx_refclk_stable_in が High になるまで、 tx_gtx_full_reset_in によって開始された PLL の リセッ トが完了しないよ うにするだけです。 この入力は非同期入力と して処理されます。

tx_pll_select_in 1 この入力は、 GTX TX のシ リアル ク ロ ッ ク ソース と して使用する PLL を選択します。 詳細は、 「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照して ください。 この入力は drpclk_in に同期します。

tx_pll_type_in 2 このポートのビッ ト 0 は、tx_pll_select_in が Low の場合に選択される PLL を示します。 ビッ ト 1 は、 rx_pll_select_in が High の場合に選択される PLL を示します。 これらのビッ トでは、 ビッ ト 0 の場合に CPLL が選択され、 ビット 1 の場合っは QPLL が選択されます。 詳細は、 「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照して ください。 この入力は drpclk_in に同期します。

tx_pll_range_in 2 このポートのビッ ト 0 は、 tx_pll_select_in が Low の場合での PLL の動作範囲を示します。 ビッ ト 1 は、 tx_pll_select_in が High の場合での PLL の動作範囲を示します。 動作範囲 1 の CPLL または QPLL の場合、 このビッ トはLow にな り ます。 動作範囲 2 の QPLL の場合は High にな り ます。 詳細は、「PLL のコンフ ィギュレーシ ョ ンと制御」 を参照して ください。 この入力はdrpclk_in に同期します。

tx_pll_reset_out 1 この出力は、 GTX TX で使用される PLL を リ セッ トする場合に High にアサート されます。GTX コモンの QPLLRESET_IN ポート または UHD-SDI ラ ッパーの cpllreset_in ポート のいずれか一方または両方に接続する必要があ ります。 この出力は drpclk_in に同期します。

tx_ce_in 1 ト ランス ミ ッ ター データ パスの主な部分のク ロ ッ ク イネーブル入力です。SD、 HD、 および 3G レベル A モードでは、 常に High の必要があ り ます。3G レベル B モードの場合、 50% のデューティ サイ クルがあ り ます。 6G および 12G モードでは、 4 つのス ト リームがインターリーブされている場合には 100% のデューティ サイ クルがあ り、8 つのス ト リームがインターリーブされている場合は 50% のデューティサイ クル、 16 すべてのデータ ス トリームがインターリーブされている場合は 25% のデューテ ィ サイ クルがあ り ます。

tx_sd_ce_in 1 SD-SDI モード用のクロ ッ ク イネーブル信号です。 SD-SDI モードの場合は、5/6/5/6 のリズムでアサート され、 その他すべてのモードでは High の必要があ り ます。

tx_edh_ce_in 1 TX EDH プロセッサ用のク ロ ッ ク イネーブル信号です。SD-SDI モードの場合、 5/6/5/6 の リ ズムで tx_sd_ce_in ポー ト と同じになる必要があ り ます。tx_sd_ce_in と位相が揃う必要があ り ます。 その他のモードの場合、 この入力を Low 駆動して、EDH プロセッサで消費される電力を抑えるこ とができます。

tx_mode_in 3 ト ランス ミ ッ ターの SDI モードを選択します。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G

その他の値は予約されています。

tx_insert_crc 1 この入力が High の場合、SD-SDI 以外のすべてのモードで ト ランス ミ ッ ターが各ビデオ ラインに CRC 値を生成して挿入します。Low の場合、CRC 値は挿入されません。 SD-SDI モードでは、 この入力は無視されます。

表 4 : UHD‐SDI ラッパーの TX ポート  (続き)

ポート名 幅 説明

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tx_insert_ln 1 この入力が High の場合、ト ランス ミ ッ ターが各ビデオ ラインの EAV の後にラ イン番号を挿入します。 すべてのアクテ ィブ データ ス ト リーム ペアのtx_line_ch_n_in 入力ポートにライン番号を供給する必要があ り ます。 Low の場合は、 ライン番号の挿入は行われません。 SD-SDI モードでは、 この入力は無視されます。

tx_insert_st352 1 この入力が High の場合、ST 352 パケッ トがデータ ス ト リーム内に挿入されます。Low の場合は、パケッ トは挿入されません。3G、6G、および 12G モードでは、 ST 352 パケッ トが必ず必要ですが、 HD および SD モードではオプシ ョ ンです。

tx_overwrite_st352 1 この入力が High の場合、 データ ス ト リーム内にすでに存在する ST 352 パケッ トが上書きされます。 Low の場合は、 既存の ST 352 パケッ トは上書きされません。

tx_insert_edh 1 この入力が High の場合、 SD-SDI モードで ト ラ ンス ミ ッ ターがすべてのフ ィールドに EDH パケッ ト を挿入します。Low の場合は EDH パケッ トは挿入されません。 SD-SDI モード以外のすべてのモードでは、 この入力は無視されます。

tx_mux_pattern_in 3 使用するデータ ス ト リーム インターリーブ パターンを指定します。

000 = SD、 HD、 および 3G レベル A

001 = 3G レベル B

010 = 8 ス ト リーム インターリーブ (6G および 12G モードの場合)

011 = 4 ス ト リーム インターリーブ (6G モードの場合)

100 = 16 ス ト リーム インターリーブ (12G モードの場合)

tx_insert_sync_bit_in 1 6G および 12G モードの場合、このポートが High に遷移する と、ランレングス短縮のために同期ビッ ト挿入機能が有効になり ます。ST 2081-1 および ST2082-1 規格へ準拠するには、 同期ビッ ト の挿入を有効にする必要があ り ます。 ただし、 早期に実装した 6G-SDI および 12G-SDI レシーバーは同期ビット挿入機能をサポート していないこ とがあるため、このよ うなデバイスへ信号を送信する際はこのポート を Low に設定して同期ビッ トの挿入を無効にできます。

tx_line_0_in 11 データ ス ト リーム 1 および 2 用の現在のライン番号です。

tx_line_1_in 11 データ ス ト リーム 3 および 4 用の現在のライン番号です。

tx_line_2_in 11 データ ス ト リーム 5 および 6 用の現在のライン番号です。

tx_line_3_in 11 データ ス ト リーム 7 および 8 用の現在のライン番号です。

tx_line_4_in 11 データ ス ト リーム 9 および 10 用の現在のライン番号です。

tx_line_5_in 11 データ ス ト リーム 11 および 12 用の現在のライン番号です。

tx_line_6_in 11 データ ス ト リーム 13 および 14 用の現在のライン番号です。

tx_line_7_in 11 データ ス ト リーム 15 および 16 用の現在のライン番号です。

tx_st352_line_f1_in 11 ST 352 パケッ トは、 この入力ポートで指定したライン番号の HANC スペースに挿入されます。 インターレースされたビデオの場合、 この入力ポートはフ ィールド 1 のライン番号を指定します。プログレッシブ ビデオの場合、この入力はパケッ トが挿入されるフレーム内のラインのみ指定します。 HANCインターバル中、この入力値は常に有効の必要があ り ます。tx_insert_st352_inが Low の場合、 この入力は無視されます。

tx_st352_line_f2_in 11 インターレースされたビデオの場合、この値が示すフ ィールド 2 のライン番号に ST 352 パケ ッ ト が挿入されます。 プロ グレ ッ シブ ビデオの場合、tx_st352_f2_en_in ポート を Low に駆動してこの入力ポート を無効にする必要があ り ます。HANC インターバル中、 この入力値は常に有効の必要があ ります。 tx_insert_st352_in または tx_st352_f2_en_in のいずれかが Low の場合、この入力は無視されます。

表 4 : UHD‐SDI ラッパーの TX ポート  (続き)

ポート名 幅 説明

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tx_st352_f2_en_in 1 この入力は、 tx_vpid_line_f2_in で指定したラインへの ST 352 パケッ トの挿入を制御します。インターレースされたビデオの場合で、ST 352 パケッ トの挿入が有効の場合には、 この入力が High に遷移する必要があ り ます。 プログレッシブ ビデオの場合で、 ST 352 パケッ トの挿入が有効の場合には、 この入力が Low に遷移する必要があ り ます。 ST 352 パケッ ト の挿入が無効(tx_insert_st352_in = Low) の場合、 このポートは無視されます。

tx_st352_data_0_in 32 tx_insert_st352_in が High にアサート される と きにデータ ス ト リーム 1 に挿入される 4 つのデータ バイ ト で構成される ST352 パケッ ト を提供します。データ バイ トの順序は、 {byte4、 byte3、 byte2、 byte1} とな り ます。

tx_st352_data_1_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 3 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。 3G-SDI レベル Aモードの場合、 このポートは、 データ ス ト リーム 2 の ST352 パケッ トへ挿入されるデータ バイ ト を提供します。

tx_st352_data_2_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 5 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_st352_data_3_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 7 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_st352_data_4_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 9 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_st352_data_5_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 11 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_st352_data_6_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 13 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_st352_data_7_in 32 tx_insert_st352_in が High のと きにデータ ス ト リーム 15 に挿入される 4 つのデータ バイ トで構成される ST352 パケッ ト を提供します。

tx_ds1_in 10 データ ス ト リ ーム 1 の入力 : SD=Y/C、 HD=Y、 3GA=DS1(Y)、 3GB=AY、6G/12G=DS1

tx_ds2_in 10 データ ス ト リーム 2 の入力 : HD=C、 3GA=DS2(C)、 3GB=AC、 6G/12G=DS2

tx_ds3_in 10 データ ス ト リーム 3 の入力 : 3GB=BY、 6G/12G=DS3

tx_ds4_in 10 データ ス ト リーム 4 の入力 : 3GB=BC、 6G/12G=DS4

tx_ds5_in 10 データ ス ト リーム 5 の入力 : 6G/12G=DS5

tx_ds6_in 10 データ ス ト リーム 6 の入力 : 6G/12G=DS6

tx_ds7_in 10 データ ス ト リーム 7 の入力 : 6G/12G=DS7

tx_ds8_in 10 データ ス ト リーム 8 の入力 : 6G/12G=DS8

tx_ds9_in 10 データ ス ト リーム 9 の入力 : 12G=DS9

tx_ds10_in 10 データ ス ト リーム 10 の入力 : 12G=DS10

tx_ds11_in 10 データ ス ト リーム 11 の入力 : 12G=DS11

tx_ds12_in 10 データ ス ト リーム 12 の入力 : 12G=DS12

tx_ds13_in 10 データ ス ト リーム 13 の入力 : 12G=DS13

tx_ds14_in 10 データ ス ト リーム 14 の入力 : 12G=DS14

tx_ds15_in 10 データ ス ト リーム 15 の入力 : 12G=DS15

tx_ds16_in 10 データ ス ト リーム 16 の入力 : 12G=DS16

tx_ds1_st352_out 10 ST 352 パケッ ト挿入モジュールから取得するデータ ス ト リーム 1 (DS1) 出力のデータ ス ト リームです。 このデータ ス ト リームが出力される と、 この時点でアプリ ケーシ ョ ンがほかの ANC データを挿入できます。

表 4 : UHD‐SDI ラッパーの TX ポート  (続き)

ポート名 幅 説明

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tx_ds2_st352_out 10 ANC 挿入用の DS2 出力のデータ ス ト リームです。

tx_ds3_st352_out 10 ANC 挿入用の DS3 出力のデータ ス ト リームです。

tx_ds4_st352_out 10 ANC 挿入用の DS4 出力のデータ ス ト リームです。

tx_ds5_st352_out 10 ANC 挿入用の DS5 出力のデータ ス ト リームです。

tx_ds6_st352_out 10 ANC 挿入用の DS6 出力のデータ ス ト リームです。

tx_ds7_st352_out 10 ANC 挿入用の DS7 出力のデータ ス ト リームです。

tx_ds8_st352_out 10 ANC 挿入用の DS8 出力のデータ ス ト リームです。

tx_ds9_st352_out 10 ANC 挿入用の DS9 出力のデータ ス ト リームです。

tx_ds10_st352_out 10 ANC 挿入用の DS10 出力のデータ ス ト リームです。

tx_ds11_st352_out 10 ANC 挿入用の DS11 出力のデータ ス ト リームです。

tx_ds12_st352_out 10 ANC 挿入用の DS12 出力のデータ ス ト リームです。

tx_ds13_st352_out 10 ANC 挿入用の DS13 出力のデータ ス ト リームです。

tx_ds14_st352_out 10 ANC 挿入用の DS14 出力のデータ ス ト リームです。

tx_ds15_st352_out 10 ANC 挿入用の DS15 出力のデータ ス ト リームです。

tx_ds16_st352_out 10 ANC 挿入用の DS16 出力のデータ ス ト リームです。

tx_ds1_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 1 (DS1)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds2_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 2 (DS2)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds3_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 3 (DS3)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds4_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 4 (DS4)の入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds5_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 5 (DS5)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds6_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 6 (DS6)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds7_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 7 (DS7)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds8_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 8 (DS8)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds9_anc_in 10 アプ リ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 9 (DS9)入力です。 このポー トは、 tx_use_anc_in ポート が High の場合のみ使用されます。

tx_ds10_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 10 (DS10)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

表 4 : UHD‐SDI ラッパーの TX ポート  (続き)

ポート名 幅 説明

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SD‐SDI EDH エラー検出

UHD-SDI のレシーバーには、 エラー確認用に SD-SDI 信号をチェ ッ クする EDH プロセッサがオプシ ョ ンで含まれます。EDH プロセッサは、 SD-SDI ス ト リーム内の EDH パケッ ト をアップデート しません。 単にエラーをレポート し、 各 EDHパケ ッ ト からのエラー フ ラグをキャプチャするだけです。 レシーバーの EDH プロセッサは、 UHD-SDI ラ ッパーのINCLUDE_RX_EDH_PROCESSOR パラ メーターを使用して、 コアに含めるか、または含めないかを指定できます。EDH プロセッサには、 エラーがあるフ ィールドの数をカウン ト する 16 ビ ッ ト のカウンターがあ り ます。 現在のエラー数は、rx_edh_errcnt_in ポート に出力されます。 カウンター値は、 rx_edh_clr_errcnt_in が High にアサート される と ク リ アされます。 rx_edh_errcnt_en_in 入力ポート を使用し、 カウン ト されるエラーの種類を指定できます。 このポートには、 16 の異なるエラー タイプを有効/無効に設定するための 16 ビッ トがあ り ます。 High に設定されたビッ トは、 対応するエラー タイプを有効にします。 このタイプのエラーが検出される と、 エラー カウンターがインク リ メン ト します。 Low に設定されたビッ トは、対応するエラー タイプを無効にします。表 5 に、 rx_edh_errcnt_en_in ポートのビッ トのエンコードを示します。

tx_ds11_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 11 (DS11)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_ds12_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 12 (DS12)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_ds13_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 13 (DS13)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_ds14_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 14 (DS14)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_ds15_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 15 (DS15)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_ds16_anc_in 10 アプリ ケーシ ョ ンの ANC インサーターからのデータ ス ト リーム 16 (DS16)入力です。 このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。

tx_user_anc_in 1 Low の場合、 ST352 パケッ ト挿入機能から送信されるデータ ス ト リームがTX 出力チャネルへ内部送信されます。 High の場合、 TX 出力チャネルがtx_ds[16:1]_anc_in ポートからデータ ス ト リームを受信します。

tx_ce_align_err_out 1 この出力は、 SD-SDI モードの場合に tx_sd_ce_in 入力の 5/6/5/6 ク ロ ッ ク サイクル リ ズムに問題があるこ とを示します。SD-SDI モードでは、tx_sd_ce_in信号は一定の 5/6/5/6 ク ロ ッ ク サイクル リ ズムに従う必要があ り ます。 このリズムから外れる と、 SD-SDI シ リ アル ス ト リームが正し く生成されない可能性があ り ます。 この リ ズムが正し く ない場合は、 tx_ce_align_err_out 出力が High に遷移します。 この出力は SD-SDI モードでのみ有効です。

tx_change_done_out 1 このポートが High に遷移する と、 直近の TX リ セッ ト を示し、 動的な SDIモード変更シーケンスが問題な く完了したこ と を示し ます。 この出力はdrpclk_in に同期します。

tx_change_fail_out 1 このポートが High に遷移する と、 直近の TX リ セッ ト を示し、 動的な SDIモード変更シーケン スでエラーが生じ た こ と を示し ます。 この出力はdrpclk_in に同期します。

tx_change_fail_code_out 3 tx_change_fail_out が High の場合に、このポートはエラーの原因を示します。このポートのエンコードについては、 表 11 を参照して ください。 この出力は drpclk_in に同期します。

表 4 : UHD‐SDI ラッパーの TX ポート  (続き)

ポート名 幅 説明

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補助データ パケッ トにエラーがある と、 ANC エラー条件が生じます。 フル フ ィールドにエラーがある と、 FF エラー条件が生じます。 画像のアクティブ部分にエラーがある と、 AP エラー条件が生じます。 EDH パケッ ト チェッ クサム エラーは、 EDH パケッ ト内でチェッ クサム エラーが検出されたこ とを示します。

ANC、 FF、 および AP エラー セッ トのそれぞれに、 5 つの個々のエラーフラグがあ り ます。 次にそれらのフラグを示します。 これらのフラグが High にアサート されるこ とで、 エラー条件を示します。 EDH パケッ トの EDH、 EDA、 IDH、 IDA、および UES エラー フラグの詳細は、 SMPTE から入手可能な SMPTE RP 165 の資料を参照して ください。

• EDH エラー : EDH プロセッサがフ ィールドで CRC エラー (ANC パケッ トのチェッ クサム エラー ) を検出する と、 このエラー条件が生じます。

• EDA エラー : 受信した EDH パケッ トの EDA または EDH フラグがアサート される と、 このエラー条件が生じます。

• IDH エラー : このエラー条件は、 EDH プロセッサでサポート されていません。

• IDA エラー : 受信した EDH パケッ トの IDA または IDH フラグがアサート される と、 このエラー条件が生じます。

• UES エラー : 受信した EDH パケッ トの UES フラグがアサート される と、 このエラー条件が生じます。

ANC、 AP、 および FF について計算された EDH エラーも、 rx_edh_anc_out、 rx_edh_ap_out、 および rx_edh_ff_out ポートにそれぞれ出力されます。 つま り、 rx_edh_anc_out ポートは、 補助データ パケッ トにチェッ クサム エラーが検出される とアサート されます。 rx_edh_ap_out ポートは、計算されたアクティブ画像 CRC が EDH パケッ ト内の AP CRC と一致していない場合にアサート されます。 rx_edh_ff_out ポートは、 計算されたフル フ ィールド CRC が EDH パケッ ト内の FF CRC と一致していない場合にアサート されます。

EDH プロセッサも、 EDH パケッ トからの ANC、 AP、 および FF フラグを rx_edh_anc_flags_out、 rx_edh_ap_flags_out、 および rx_edh_ff_flags_out ポートにそれぞれ出力します。 これらの出力ポートでは、 後に受信した EDH パケッ トで生じたフラグを正確に反映します。 つま り、 上記の計算されたエラー条件とは異な り ます。 たとえば、 rx_edh_ap_flags_out ポートの EDH フラグ (ビッ ト 0) は、 後に受信した EDH パケッ ト で AP EDH フラグがセッ ト されている こ と を示しますが、rx_edh_ap_out ポートは、 EDH プロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケッ トの AP CRC と一致していないこ とを示します。 rx_edh_anc_flags_out、 rx_edh_ap_flags_out、 および rx_edh_ff_flags_out の各ポートはそれぞれ 5 ビッ ト幅で、 表 6 に示すよ うにエンコード されます。

表 5 : rx_edh_errcnt_en_in ポートのエンコード

ビッ ト番号 エラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA エラー

14 AP UES エラー

15 EDH パケッ ト チェッ クサム エラー

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また、 EDH プロセッサは、 EDH パケッ トのフォーマッ トやコンテンツに応じて 4 つのエラー フラグを生成します。 これらのエラー フラグは、 rx_edh_packet_flags_out ポートに出力されます。 表 7 に、 このポートのエンコードを示します。

転送フォーマッ トの検出

UHD-SDI のレシーバーには、転送フォーマッ ト検出機能があ り ます。 この機能は、 SDI データ ス ト リームにおけるビデオ信号のタイ ミ ングを分析して、 受信しているビデオ フォーマッ ト を判断します。 この機能の動作は独立しており、 ST 352ペイロード ID パケッ トに依存していません。 この機能は、画像フォーマッ トではなく転送フォーマッ ト を判断します。 これらは通常は同じですが、 必ずしもそ う とは限り ません。 たとえば、 3G-SDI レベル B-DL で 1080p 60Hz のビデオ転送が行われる場合、 実際のビデオ転送は 1080i 60Hz とな り ます (転送はインターレース方式で、 画像はプログレッシブ方式)。

転送フォーマッ ト検出機能は、 ビデオ タイ ミ ングを分析するこ とで転送フォーマッ ト を判断するため、 タイ ミ ングがまったく同じビデオ フォーマッ ト を区別できません。 たとえば、 PsF (Progressive Segmented Frame) ビデオ フォーマッ トが、対応するインターレース方式フォーマッ ト と同じタ イ ミ ングで意図的に設計された場合、 タ イ ミ ングの分析ではインターレース フォーマッ ト との区別ができません。 転送フォーマッ ト検出機能は、 PsF ビデオ フォーマッ ト をインターレースフォーマッ ト と してレポート します (rx_t_scan_out は Low)。実際のビデオ フォーマッ トが PsF またはインターレースのいずれであるかを認識するには、 ユーザー アプリ ケーシ ョ ンが ST 352 ペイロード ID パケッ ト を確認する必要があ り ます。

SMPTE で策定された 6G-SDI および 12G-SDI のマッピングは、通常、 1 つのイ メージをさ らに細かい複数のサブ イ メージに分割します。 各サブ イ メージは、 標準の 1080p イ メージと してフォーマッ ト されます。 転送フォーマッ ト検出機能は、データ ス ト リーム 1 (DS1) のみのタイ ミ ングを分析します。データ ス ト リーム 1 の検出結果をレポートするため、 6G-SDIおよび 12G-SDI 信号のビデオ転送を 1080p 信号 (rx_t_format_out = 0000、 rx_t_scan_out = 1) と してレポート します。

rx_t_family_out は、整合するビデオ フォーマッ ト ファ ミ リ を示す 4 ビッ ト コードを提供します。表 8 に、 この出力ポートのエンコードを示します。 また、 転送フォーマッ ト検出機能は、 転送方式 (インターレースまたはプログレッシブ) を判断し、 rx_t_scan_out 出力ポートへレポート します。

表 6 : rx_edh_anc_flags_out、 rx_edh_ap_flags_out、 および rx_edh_ff_flags_out ポートのエンコード

ビッ ト番号 エラー

0 EDH

1 EDA

2 IDH

3 IDA

4 UES

表 7 : rx_edh_packet_flags_out ポートのエンコード

ビッ ト番号 エラー

0 EDH パケッ ト を確認できない

1 EDH パケッ トのユーザー データ ワードにパリティ エラーがある

2 EDH パケッ トにチェッ クサム エラーがある

3 EDH パケッ トにフォーマッ ト エラーがある (無効なデータ数など)

表 8 : rx_t_family_out のエンコード  

rx_t_family_out 転送ビデオ フォーマッ ト アクテ ィブ ピクセル

0000 SMPTE ST 274 1920 x 1080

0001 SMPTE ST 296 1280 x 720

0010 SMPTE ST 2048-2 2048 x 1080

0011 SMPTE ST 295 1920 x 1080

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転送フォーマッ ト検出機能は、 転送信号のフレーム レート も判断します。 rx_t_rate_out ポートで転送フレーム レート を示します (表 9 参照)。 フレーム レートのエンコードは、 SMPTE ST 352 ペイロード ID パケッ トの画像レート フ ィールドで使用されるエンコード と同じです。 ただし、 rx_t_rate_out は、 画像レートではなく、 転送フレーム レート を示します。 また、 rx_t_rate_out ポートの値は、 インターレース転送であっても常にフレーム レート を示します。

UHD‐SDI ラッパーのパラメーター

UHD-SDI ラ ッパーには 3 つのパラ メーターがあ り ます。 詳細は次のとおりです。

• FXDCLK_FREQ : この整数パラ メーターは、 ラ ッパーの clk_in ポートへ接続されるクロ ッ クの周波数を指定 (Hz) します。 デフォルト値は 27000000 (27MHz) です。 clk_in ク ロ ッ クは、 タイ ミ ング目的と して UHD-SDI ラ ッパーで使用されますが、 RX ビッ ト レート を決定するために、 GTX RX リ カバリ ク ロ ッ ク と比較する基準周波数と しても使用されます。 FXDCLK_FREQ パラ メーターと clk_in のクロ ッ ク周波数が一致していない場合、 これらの機能は正常に動作していません。

• DRPCLK_PERIOD : この整数パラ メーターは、 ラ ッパーの drpclk_in ポートへ接続されるクロ ッ クの周期を指定 (ns) します。実際のクロ ッ ク周期は、整数値へ切り捨てられます。 drpclk_in ク ロ ッ クは、 GTX リセッ トのタイムアウ ト周期などのタイ ミ ング遅延の生成に使用されます。

• INCLUDE_RX_EDH_PROCESSOR : このパラ メーターは、 TRUE または FALSE の文字列で指定されます。 TRUE が指定された場合は、 UHD-SDI RX コアに EDH プロセッサが含められます。 FALSE が指定された場合は、 UHD-SDI コアの RX 部から EDH プロセッサが削除されます。

GTX コン ト ローラー

UHD-SDI ラ ッパーには GTX 用の制御ロジッ クがあ り ます。この制御ロジッ クは、FPFA コンフ ィギュレーシ ョ ン後に GTXを初期化し、 UHD-SDI ラ ッパーのリセッ ト入力を受けて GTX を リセッ ト し、 また RX および TX 部の SDI モード変更を受けて動作モードを動的に変更します。

1000 NTSC 720 x 486

1001 PAL 720 x 486

1111 不明

その他 予約

表 9 : rx_t_rate_out のエンコード

rx_t_rate_out フレーム レート

0000 なし

0010 23.98Hz

0011 24Hz

0100 47.95Hz

0101 25Hz

0110 29.97Hz

0111 30Hz

1000 48Hz

1001 50Hz

1010 59.94Hz

1011 60Hz

その他 予約

表 8 : rx_t_family_out のエンコード   (続き)

rx_t_family_out 転送ビデオ フォーマッ ト アクテ ィブ ピクセル

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GTX の RX 部と TX 部の制御ロジッ クは独立しているため、 RX と TX は別々に制御できます。 GTX の RX と TX の制御ロジッ ク モジュールは、 両方と もザイ リ ンクスの PicoBlaze マイ クロコン ト ローラーをベースと しています。 マイ ク ロコン ト ローラーは、 GTX の初期化、 リセッ ト 、および動的なモード切り替えのシーケンスを実行するよ うプログラムされています ・ こシーケンスの途中で、 マイ クロコン ト ローラーが正常でない状況に遭遇する場合があ り ます。 通常、 正常でない状況とは、 想定したタイ ミ ング周期内に信号がアサート されないこ とで明示されます。 たとえば、 gttxreset がアサートされる と、 マイ ク ロコン ト ローラーは GTX が txresetdone 信号をネゲート し、 その後、 一定周期内にそれを再びアサートするこ とを求めます。 その際にタイムアウ トが生じる と、 マイ ク ロコン ト ローラーは特定シーケンスを複数回リ ト ラ イします。繰り返し リ ト ラ イした後にシーケンスが完了しない場合、マイ クロコン ト ローラーはシーケンス エラーを示します。

RX および TX マイ ク ロコン ト ローラーには、 これらのステータスをモニタ リ ングするための 3 つのポート があ り ます。表 10 に、 これらのポート を示します。

rx/tx_change_done_out ポートは、 通常の条件では High です。 変更シーケンスの進行中、 マイクロコン ト ローラーがリセット または変更シーケンスを介しする とすぐに、 rx/tx_change_done_out は Low へ遷移し、 そのシーケンスが完了するまでLow を維持します。 シーケンス終了時、 rx/tx_change_done_out ポートが High に遷移する と、 シーケンスが問題なく完了した こ と を示し ます。 シーケン スにエ ラーが生じ た場合は、 rx/tx_change_done_out ポー ト が Low 駆動を続け、rx/tx_change_fail_out ポートが High に遷移します。 シーケンス中に rx/tx_change_fail_out コードが変更され (エラー コード表に記載されていない値の可能性もある )、 rx/tx_change_fail_out が High に遷移しない限り、 エラーは生じていません。 RXマイクロコン ト ローラーと TX マイ クロコン ト ローラーのエラー コードは同じです (表 11 参照)。

いずれか 1 つのマイ クロコン ト ローラーが change_fail_out ポート をアサートする と、その GTX の該当部分は無効ステートと見なす必要があ り ます。 動作状態を継続可能な場合もあ り ますが、その後に GTX の該当部分の SDI モードを変更しよ うと しても、 無効状態のマイクロコン ト ローラーによって無視されます。 無効状態のマイクロコン ト ローラーを回復させる唯一の方法は、 完全リ セッ ト を要求する こ とです。 たとえば RX マイ ク ロ コン ト ローラーがシーケンス エラーとな り、

表 10 : GTX 制御ロジック  ステータス ポート

ポート名 説明

RX rx_change_done_out 直近の RX シーケンスが問題なく完了した場合に High へ遷移します。

rx_change_fail_out 直近の RX シーケンスでエラーが生じた場合に High へ遷移します。

rx_change_fail_code_out rx_change_fail_out が High の場合に、 このポートはエラーの原因を示します。

TX tx_change_done_out 直近の TX シーケンスが問題なく完了した場合に High へ遷移します。

tx_change_fail_out 直近の TX シーケンスでエラーが生じた場合に High へ遷移します。

tx_change_fail_code_out tx_change_fail_out が High の場合に、 このポートはエラーの原因を示します。

表 11 : RX/TX GTX コン ト ローラーのエラー コード

エラー コード

説明

0 リセッ ト タイムアウ ト : このコードは、 マイ クロコン ト ローラーが、 リセッ ト開始後に GTX からのリセッ ト完了信号の待機がタイムアウ ト したこ とを示します。

1 DRP 要求タイムアウ ト : RX マイクロコン ト ローラーと TX マイ クロコン ト ローラーは GTX DRP を共有するため、 どのマイ ク ロコン ト ローラーに DRP アクセス権を与えるかを制御するアービタがあ ります。 マイ クロコン ト ローラーが DRP へのアクセスを要求したにもかかわらず、 一定周期内に許可されない場合は、 このエラー コードがフラグされてシーケンスが終了します。

2 DRP サイクル タイムアウ ト : マイクロコン ト ローラーが GTX DRP で読み出しまたは書き込みサイクルを実行する場合、 DRP サイクルの準備が整ったこ とを示す GTX からの DRPRDY 信号を確認する必要があ り ます。 マイ クロコン ト ローラーは DRPRDY 信号の待機がタイムアウ トする と、 DRP サイクルを繰り返し リ ト ラ イします。 その後のリ ト ラ イでも DRPRDY の待機がタイムアウ トする と、終的に、 このエラー コードを生成できなくな り ます。

3 不正な PLL 出力分周値 : このエラー コードは、 サポート されていない値に PLL 出力分周値を変更するよ うにマイクロコン ト ローラーが指示を受けたこ とを示します。

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rx_change_fail_out ポー ト をアサー ト し た場合、 GTX RX の正常動作を回復するには、 アプ リ ケーシ ョ ンがrx_gtx_full_reset_in ポート を High にアサートする必要があ り ます。 この x_gtx_full_reset_in ポートのアサート を受けて、 マイ ク ロコン ト ローラーは GTX RX の完全リセッ ト を開始します。 この リセッ トが完了する と、 rx_change_done_out ポートが High にアサー ト されて GTX RX が正常に機能するよ うにな り ます。 この リ セッ ト シーケンスでエラーが生じる と、rx_change_fail_out ポートが High にアサート されて GTX RX は正常に動作できない状態を継続します。

SDI のタイ ミング制約

UHD-SDI コアには、 適切なタイ ミ ング制約を適用する必要があ り ます。 このベータ リ リース バージ ョ ンでは、 設計者が制約を正し く適用します。 サンプル デザインには、 適用する一連の正しい制約が含まれているため、 これらをガイ ド と して適切なタイ ミ ング制約を適用できます。

UHD-SDI コア と ラ ッパーに関連する主要ク ロ ッ クには、 PERIOD 制約が必要です。 これらのク ロ ッ クには、 GTX のRXOUTCLK と TXOUTCLK のほかに、 UHD-SDI ラ ッパーの clk_in および drpclk_in ポートに適用される ク ロ ッ ク (通常、同じ ク ロ ッ ク で駆動) があ り ます。 サンプル デザイ ンの場合、 これらの ク ロ ッ ク のタ イ ミ ング制約は、kc705_uhdsdi_demo_timing.xdc という ファ イルに含まれています。

GTX RXOUTCLK および TXOUTCLK を制約する場合は、 次の 2 つの PERIOD 制約を使用します。

create_clock -period 3.367 -name tx0_outclk -waveform {0.000 1.684} [get_pins SDI/GTX/gtxe2_i/TXOUTCLK]

create_clock -period 3.367 -name rx0_outclk -waveform {0.000 1.684} [get_pins SDI/GTX/gtxe2_i/RXOUTCLK]

これら 2 つの制約では、 UHD-SDI ラ ッパーに SDI のインスタンス名が付けられています。 このため、 UHD-SDI ラ ッパーにおける GTX インスタンスへの階層パスは、 SDI/GTX/gtxe2_i とな り ます。 この階層パスの SDI 部分をユーザー アプ リケーシ ョ ンの UHD-SDI ラ ッパーのインスタンス名に変更してください。各 UHD-SDI ラ ッパーで、それぞれの TXOUTCLKおよび RXOUTCLK に対して制約を作成し、 各ク ロ ッ クには独自の名前を付けてください (tx0_outclk、 tx1_outclk など)。

サンプルの TXOUTCLK および RXOUTCLK 制約の場合、 これらのクロ ッ クは 12G-SDI をサポートする際に使用する適切な周波数となる 297MHz に制約されています。 アプリ ケーシ ョ ンでサポート される 大ライン レートが 6G-SDI またはそれよ り低速な場合には、 これらのクロ ッ クを 148.5MHz (6.734 周期) に制約する必要があ り ます。

また、 UHD-SDI ラ ッパーの clk_in および drpclk_in ポートへ接続されるクロ ッ クにも PERIOD 制約を適用してください。

これらのクロ ッ ク とデザイン内のその他のクロ ッ クには set_clock_groups で非同期グループと して制約するこ とで、Vivadoがこれらのクロ ッ クを関連クロ ッ ク と見なさないよ うにします。 サンプル デザインには、 RXOUTCLK、 TXOUTCLK、 および mgtclk の 3 つがあ り ます。mgtclk から派生したクロ ッ クは UHD-SDI ラ ッパーの drpclk_in と clk_in ポートに適用されます。 これらの 3 つのクロ ッ クには、 次の set_clock_groups コマンドが適用されています。

set_clock_groups -asynchronous -group tx0_outclk -group [get_clocks rx0_outclk \ -include_generated_clocks] -group [get_clocks mgtclk -include_generated_clocks]

rx0_outclk には、-include_generated_clocks というオプシ ョ ンがあ り ます。これは、それに続く制約のためです。また、mgtclkにも -include_generated_clocks オプシ ョ ンあ り、 これは、 UHD-SDI ラ ッパーの clk_in および drpclk_in ポートに接続されるクロ ッ クが派生クロ ッ ク (mgtclk の 1/2 周波数) であるためです。

UHD-SDI ラ ッパーには、 SD-SDI モードの場合にデータを回復するための NI-DRU が含まれます。 NI-DRU は SD-SDI モードでのみ動作し、 このモードでの RXOUTCLK の周波数は 148.5MHz です。 12G-SDI をサポートするアプ リ ケーシ ョ ンの場合、 RXOUTCLK は 297MHz に制約され、 NI-DRU は 297MHz でのタ イ ミ ングを満たし ません。 しかし、 NI-DRU はRXOUTCLK が 148.5MHz の場合のみアクティブとなるため、その必要はあ り ません。 NI-DRU を 148.5MHz に制約し、 RXのその他の部分を 297MHz に制約するよ うに、追加制約の適用が可能です。 サンプル デザインでは、次の 2 つの制約を使用しています。

set_property KEEP_HIERARCHY true [get_cells SDI/GTXCTRL/NIDRU]

create_generated_clock -name nidru_clk -source [get_pins SDI/GTX/gtxe2_i/RXOUTCLK] \ -divide_by 2 [get_pins SDI/GTXCTRL/NIDRU/CLK]

次の制約で認識されるべきクロ ッ ク名が合成で変更されないよ うに、 NI-DRU モジュールに KEEP_HIERARCHY 制約が適用されています。 この制約の get_cells 部分は、 SDI/GTX/NIDRU の NI-DRU へのパスを使用しています。 サンプル デザインでは、UHD-SDI ラ ッパーに SDI のインスタンス名が付けられています。このパスの SDI 部分をユーザー アプリ ケーシ ョ

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ンの UHD-SDI ラ ッパーのインスタンス名に変更して ください。 KEEP_HIERARCHY 制約は、 合成にのみ適用され、 インプリ メンテーシ ョ ンには適用されません。 したがって、 インプリ メンテーシ ョ ン ツールが実行する 適化機能に影響を与えるこ とはあ り ません。

create_generated_clock 制約は、 NI-DRU 専用の階層クロ ッ クを作成します。 これは、物理的に分離したクロ ッ クではあ り ません。 タイ ミ ング解析専用に使用される論理クロ ッ クです。 NI-DRU は、 常に GTX の RXOUTCLK で駆動されます。 この制約によ り、NI-DRU の CLK ポートへ接続されたクロ ッ クは GTX RXOUTCLK から派生しますが、その 大周波数の半分になるこ とがタイ ミ ング アナライザーに示されます。RXOUTCLK は 297MHz に制約されるため、NI-DRU は 148.5MHz に制約されます。

注意 : RXOUTCLK が 148.5MHz に制約されている場合は、NI-DRU に create_generated_clock 制約を適用しないでください。この制約を適用する と、 実際に 148.5MHz に制約されるべき と きに、 NI-DRU が 74.25MHz 動作に制約されてしまいます。RXOUTCLK が 297MHz に制約されている場合のみ、 この制約を適用してください。

サンプル デザイ ンには、 デザイ ンのタ イ ミ ング制約を含むも う 1 つの制約フ ァ イルがあ り ます。 フ ァ イル名は、v_smpte_uhdsdi_timing_constraints.xdc です。 このファイルのタイ ミ ング制約は、RX および TX の EDH プロセッサにマルチサイ クル パス制約を適用します。 EDH プロセッサは、 SDI モードでのみ動作します。 さ らに、 これらのプロセッサはNI-DRU からのク ロ ッ ク イネーブル信号を使用します。 この信号は、 RXOUTCLK が 148.5MHz で動作している場合に、RXOUTCLK の 5 サイ クルに 1 回よ り も頻繁にアサート されるこ とはあ り ません。通常、 EDH プロセッサは、 RXOUTCLKに適用される 297MHz にデフォルトで設定されるため、 タイ ミ ングを満たすこ とができません。 したがって、 4 つの制約を使用して、 2 つの EDH プロセッサにマルチサイ クル パス制約を適用します。 各プロセッサに 2 つの制約が適用されます。 UHD-SDI ラ ッパーの INCLUDE_RX_EDH_PROCESSOR パラ メーターを FALSE に設定し、 オプシ ョ ンの RX EDH プロセッサを使用せずにデザインを構築する場合は、RX EDH プロセッサ用の 2 つのマルチサイ クル パス制約を使用する必要はあ り ません。

TX EDH プロセッサ用のマルチサイクル パス制約を次に示します。1 つはセッ ト アップ タイム、 も う 1 つはホールド タイムを設定します。

セッ ト アップ タイムは 10 ク ロ ッ ク サイクルに、 ホールド タイムは 9 ク ロ ッ ク サイクルに設定されています。 これらは、RXOUTCLK が 297MHz に制約されている場合の適切な値です。 RXOUTCLK が 148.5MHz に制約されている場合は、 セット アップ タイムを 5 ク ロ ッ ク サイ クル、 ホールド タイムを 4 ク ロ ッ ク サイ クルに変更する必要があ り ます。

set_multicycle_path -setup -from [get_cells * -hier -filter {name =~ *TX/TXEDH* && \ IS_PRIMITIVE && IS_SEQUENTIAL}] 10

set_multicycle_path -hold -from [get_cells * -hier -filter {name =~ *TX/TXEDH* && \ IS_PRIMITIVE && IS_SEQUENTIAL}] 9

RX EDH プロセッサ用のマルチサイ クル パス制約を次に示します。 セッ ト アップ タイムは 10 ク ロ ッ ク サイクルに、 ホールド タイムは 9 ク ロ ッ ク サイ クルに設定されています。 TX EDH プロセッサの場合と同様、 TXOUTCLK が 297MHz に制約されている場合は、 これらは適切な値です。 ただし、 TXOUTCLK が 148.5MHz に制約されている場合には、 セッ ト アップ タイムを 5 ク ロ ッ ク サイ クル、ホールド タイムを 4 ク ロ ッ ク サイクルに変更する必要があ り ます。デザインに RX EDHプロセッサが含まれていない場合は、 これらの制約を使用しないでください。

set_multicycle_path -setup -from [get_cells * -hier -filter {name =~ *RX/INCLUDE_EDH* \&& IS_PRIMITIVE && IS_SEQUENTIAL}] 10

set_multicycle_path -hold -from [get_cells * -hier -filter {name =~ *RX/INCLUDE_EDH* \&& IS_PRIMITIVE && IS_SEQUENTIAL}] 9

マルチサイクル パス制約は、 パスの 初の部分にワイルドカードを使用します。 これらの制約は、デザインの階層内の複数の位置にある UHD-SDI ラ ッパーに対応します。 したがって、 プロジェク ト内で複数の UHD-SDI ラ ッパーが使用されている場合、 これらの制約を 1 セッ トのみ使用すれば、 すべての UHD-SDI ラ ッパーの EDH プロセッサを適切に制約できます。 一方、 その他のモジ ュールへの適用を回避する場合は、 v_smpte_uhdsdi_timing_constraints.xdc フ ァ イルのSCOPED_TO_REF プロパテ ィ を v_smpte_uhdsdi_edh_processor モジュールに設定する方法を推奨し ます。 この設定は、Vivado GUI を使用、 または Vivado Tcl コンソールから次のコマンドを実行して完了できます。

set_property SCOPED_TO_REF {v_smpte_uhdsdi_edh_processor} [get_files \ v_smpte_uhdsdi_timing_constraints.xdc]

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サンプル デザイン

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  44

サンプル デザイン  このアプリ ケーシ ョ ン ノートでは UHD-SDI のサンプル デザインを提供しています。 このデザインは、 KC705 評価ボードで動作します。KC705 ボードの HPC FMC コネクタへ接続された Fidus 社製 12G-SDI FMC ボードが必要です。サンプル デザインには、テス ト パターン ジェネレーターで駆動される UHD-SDI ト ランス ミ ッ ターが 1 つあり ます。これは、SD-SDI、HD-SDI、 3G-SDI (レベル A および B)、 6G-SDI、 および 12G-SDI 動作に対応できます。 UHD-SDI ト ランス ミ ッ ターは、Vivado Analzyer VIO モジュールで制御します。 サンプル デザインには、 UHD-SDI レシーバーも 1 つ含まれており、 ト ランス ミ ッ ターと同じモードで動作可能です。UHD-SDI レシーバーのステータスは、Vivado Analzyer VIO モジュールで監視します。 UHD-SDI レシーバーによるデータ ス ト リーム、 ラ イン番号、 およびビデオ タ イ ミ ング信号の出力は、 VivadoAnalyzer ILA モジュールに取り込まれて、 Vivado Analyzer ツールで解析できます。 図 15 に、 サンプル デザインのブロ ック図を示します。

KC705 ボードにロードできる、生成済みの FPGA コンフ ィギュレーシ ョ ン ビッ ト ファ イルを提供していますが、 12G-SDI動作には、 -3 スピード グレードの Kintex-7 FPGA が必要です。 標準の KC705 ボードに搭載されているデバイスは、 -2 スピード グレードであるため、おそら く このビッ ト ファ イルでは 12G-SDI レートの動作を実行できません。このビッ ト ファイルは、 -2 スピード グレード デバイスを搭載した KC705 ボードで 6G-SDI レート またはそれよ り低速では動作するはずです。 ただし、 -3 スピード グレード デバイス用に生成されたものであるため、 その動作は保証されていません。

12G-SDI 動作が必要な場合には、 MGTAVCC 電圧レールを 1.05V に設定する必要があ り ます。 この電圧レベルは、 その他の SDI ラ イン レートにも対応できます。 大ライン レートが 6G-SDI またはそれよ り低速の場合は、 -1 スピード グレード デバイスで十分対応でき、 MGTAVCC 電圧レールは標準値の 1.00V に設定できます。 MGTAVCC 電圧を調整する際の設定手順は、 次の リ ンクを参照して ください。 MGTAVCC は、 アド レス 53、 レール #3 です。 その他、 ザイ リ ンク ス アンサー 64007 も参照してください。

http://forums.xilinx.com/xlnx/attachments/xlnx/XLNXBRD/7895/1/KC705_Power_Controllers_Monitoring_Steps%20%281%29.pptx

このサンプル デザインのすべてのソース コードが含まれています。 Tcl スク リプ トが提供されているため、 Vivado のプロジェク ト を作成して、 すべてのソース コード ファ イルを追加し、 デザインに実装してビッ ト ファ イルを生成できます。Tcl スク リプ ト を使用してプロジェク ト を生成する方法は、 サンプル デザインと一緒に提供されている readme.txt ファ イルをお読みください。

今回提供するデザインは、 Vivado 2015.1 を使用して生成およびテス ト されています。 これよ り前の Vivado バージ ョ ンでは動作しません。 サンプル デザインを制御およびモニタ リ ングするには、 Vivado 2015.1 Analyzer が必要です。

このサンプル デザインでは、 12G-SDI 動作のサポート に制限があ り ます。 同時に使用できる 12G-SDI ラ イン レー トは、11.88Gb/s または 11.88/1.001Gb/s のいずれかのみです。KC705 ボードの DIO スイ ッチで、12G-SDI ライン レートが 11.88Gb/sまたは 11.88/1.001Gb/s のいずれになるか決定されます。 DIP スイ ッチは、 PLL へ供給される 2 つの基準クロ ッ クの切り替えを制御します。 DIP がク ローズの場合、 制御ロジッ クが High に遷移し、 QPLL に 148.35MHz の基準クロ ッ クが供給され、 CPLL には 148.5MH の基準クロ ッ クが供給されます。 DIP スイ ッチがオープンの場合、 基準クロ ッ クは逆になり ます。つま り、 DIP スイ ッチがクローズの場合には、 11.88/1.001Gb/s 12G-SDI ラ イン レートのみサポート され、 DIP スイ ッチがオープンの場合、 11.88Gb/s 12G-SDI ライン レートのみサポート されます。

DIP スイ ッチは、 FPGA のコンフ ィギュレーシ ョ ン前に設定しておく必要があ り ます。 FPGA に電源が投入されて、 コンフ ィギュレーシ ョ ン中に DIP スイ ッチが変更された場合でもデザインは動作を継続しますが、 切り替え時のバウンスによって、 特に RX 部で問題が生じる可能性があるため、 動的に変更した場合の正常動作は保証されていません。

基準クロ ッ クの選択を制御する DIP スイ ッチは、 GPIO DIP スイ ッチ (SW11) にあ り ます。 このデバイスには 4 つの DIP スイ ッチがあ り、 4 と ラベルが付いたスイ ッチが基準クロ ッ クを制御するスイ ッチです。 このスイ ッチが下になる と ク ローズとな り、 11.88/1.001Gb/s 12G-SDI ラ イン レート のみサポート されます。 この場合の 「下」 とは、 KC705 ボードの LCDディ スプレイの方向です。

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サンプル デザイン

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  45

ト ランス ミ ッ ターは、 さまざまなフレーム レートで NTSC、 PAL、 720p、 1080i、 1080p フォーマッ トのカラー バーまたはSDI パソロジカル パターンを生成できるビデオ パターン ジェネレーターで駆動されます。

ト ランス ミ ッ ターが 3G-SDI レベル B モードに設定されている場合、 サンプル デザインは 3G-SDI レベル B-DS (デュアルス ト リーム) モードで ト ランス ミ ッ ターを駆動します。 このコンフ ィギュレーシ ョ ンでは、 1080p 25Hz、 29.97Hz、 または30Hz 形式のイ メージがビデオ パターン ジェネレーターで生成され、 2 つのイ メージ コピーが集約されて、 3G-SDI レベルB-DS モードで転送されます。

ト ランス ミ ッ ターが 6G-SDI モードに設定されている場合、 1080p 25Hz、 29.97Hz、 または 30Hz 形式のイ メージがビデオパターン ジェネレーターで生成され、 4 つのイ メージ コピー (各イ メージは Y データ ス ト リームと C データ ス ト リームを含む) がト ランス ミ ッ ターのデータ ス ト リーム 1 から 8 の入力に送られます。 これは、 6G-SDI インターフェイスで転送するために、 3840 x 2160 25、 29.97、 または 30Hz プログレッシブ 4:2:2 YCbCr 10 ビッ ト イ メージを ST 2081-10 マッピング モード 1 でさらに分割した場合の状況をエミ ュレート しています。 このイ メージは、 左右対称なカラー バー パターンであるため、4 つの 1080p サブイ メージが 1 つの 2160p イ メージと して再統合された結果のイ メージは、正しい 2160p 25Hz、29.97Hz、 または 30Hz カラー バー イ メージとな り ます。

ト ランス ミ ッ ターが 12G-SDI モードに設定されている場合、 1080p 50Hz、 59.94Hz、 または 60Hz 形式のイ メージがビデオパターン ジェネレーターで生成され、4 つのイ メージ コピーが ト ランス ミ ッ ターのデータ ス ト リーム 1 から 8 の入力に送られます。 これは、 12G-SDI インターフェイスで転送するために、 3840 x 2160 50、 59.94、 または 60Hz プログレ ッシブ4:2:2 YCbCr 10 ビッ ト イ メージを ST 2082-10 マッピング モード 1 でさ らに分割した場合の状況をエ ミ ュレート しています。4 つの 1080p サブイ メージが 1 つの 2160p イ メージと して再統合された結果のイ メージは、正しい 2160p 50Hz、59.94Hz、または 60Hz カラー バー イ メージとな り ます。

Fidus 社製 FMC ボード の SDI PHY は、 MicroBlaze プロセ ッ サで設定されます。 FPGA コ ン フ ィ ギ ュ レーシ ョ ン後、MicroBlaze が Macom 社製 SDI ケーブル イコラ イザー、 リ ロ ッ ク回路、 およびケーブル ド ラ イバーのリ ビジ ョ ンを判断して、 それらのデバイスを適切に設定します。 コンフ ィギュレーシ ョ ン後、 MicroBlaze は fmc_init_done 信号をアサート します。 この信号は、 UHD-SDI ラ ッパーの rx_refclk_stable および tx_refclk_stable 入力ポートへ接続されているため、 FMC が

X-Ref Target - Figure 15

図 15 : UHD‐SDI サンプル デザインのブロック図

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サンプル デザイン

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初期化されて FMC カードからの基準ク ロ ッ クが安定する まで GTX および PLL の リ セ ッ ト は完了し ません。 また、fmc_init_done 信号は KC705 ボード上の LED も駆動します。 この LED は、KC705 ボードの右上角で、電源スイ ッチの左上に配置された GPIO LED 7 です。 この LED が点灯する と、 FMC の初期化が完了したこ とを示します。

デモの実行

このデモを 12G-SDI レー ト で実行するには、 FFG900 パッケージの -3 スピード グレード XC7K325T FPGA を搭載したKC705 ボードが必要です。図 16 のよ うに、 Fidus 社製 12G-SDI FMC を HPC FMC コネクタへ接続します。 PC の USB ポートから KC705 ボードの JTAG USB コネク タへ USB ケーブルで接続します。 電源ケーブルを KC705 ボードに接続します。

この手順によって、 FMC カードの TX0 SDI 出力がケーブルを介して FMC カードの RX0 SDI 入力へループバッ ク されます。 こ こで留意すべき点は、 12G-SDI ライン レートの場合には、 たとえケーブルが短くても、 その品質が非常に重要である という こ とです。 12G-SDI レートで品質の悪いケーブルを使用する と、 信号の品質が低下し、 UHD-SDI RX で信号を正し く受信できません。

また、 このデモ デザインは、 TX0 が SDI 波形モニターなどの SDI シンクを駆動し、 RX0 は SDI ソースへ接続される方法でも利用できます。 RX と TX は完全に独立しています。

デモ コンフ ィギュレーシ ョ ン DIP スイ ッチを使用して、 基準クロ ッ クのコンフ ィギュレーシ ョ ンを選択します。 このスイ ッチは、 図 16 に示す 4 つの DIP スイ ッチの 4 番目です。 すでに説明したとおり、 このスイ ッチを使用して、 12G-SDIモードで RX および TX が動作するライン レート を選択します。

KC705 ボードの電源をオンにします。

デモ ステータス LED

GPIO_LED_0- RX は SD-SDI モードにロ ッ ク

GPIO_LED_1- RX は HD-SDI モードにロ ッ ク

GPIO_LED_2- RX は 3G-SDI モードにロ ッ ク

GPIO_LED_3- RX は 6G-SDI モードにロ ッ ク

GPIO_LED_4- RX は 12G-SDI モードにロ ッ ク

GPIO_LED_5- RX ビッ ト レート インジケーター

GPIO_LED_6- RX 変更完了インジケーター

GPIO_LED_7- FMC 初期化完了

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Vivado 2015.1 を開きます。

Tcl コンソールで、 cd コマンドを使用してディ レク ト リ をサンプル デザインの bit_files フォルダーに変更します。

Tcl コンソールで、 source bit_files.tcl と入力します。 この Tcl スク リプ トは、 bit_files という名前の Vivado プロジェク ト を開き、 Vivado ハード ウェア マネージャーで KC705 ボードのターゲッ ト FPGA を開いて、 FPGA をプログラムします。bit_files Vivado プロジェク トは、デザインの完全なプロジェク トではあ り ません。デモの制御に使用される VIO および ILAモジュール用のセッ ト アップ情報のみを含みます。 このプロジェク ト を使用するこ とで、 すべての IO 信号の表示方法を設定する必要がなくな り ます。

Tcl スク リプ トが終了する と、 ハード ウェア マネージャーが開き、 タブごとに選択できる 3 つのデバッグ ウインド ウが表示されます。 これらのウインド ウは次のとおりです。

• ILA - hw_ila_1 : RX ILA セッ ト アップ ウインド ウです。

• VIO - hw_vio_1 : 通常、 TX VIO ウインド ウです。

• VIO - hw_vio_2 : 通常、 RX VIO ウインド ウです。

Vivado では、 VIO モジュールを割り当てる順序が常に同じ というわけではないため、 hw_vio_1 が RX VIO ウインド ウに、hw_vio_2 が TX VIO ウインド ウに表示されるこ と もあ り ます。

RX VIO ウインド ウを選択します。 RX ウインド ウに表示されるほとんどの信号名の先頭には rx0_ が付いています。 このVIO ウインド ウを 初に開いたと き、 すべての信号が見える状態ではあ り ません。 画面が十分大きいければ、 図 17 に示すよ うに RX VIO ウインド ウの Signal List Resize Control (信号リ ス ト リサイズ制御) でプルダウンして、すべての信号が見えるよ うに調整できます

X-Ref Target - Figure 16

図 16 : KC705 および 12G‐SDI FMC

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TX から RX へループバッ ク される場合、 RX VIO と TX VIO を同時に確認できる と非常に効率が良くなり ます。 この方法の 1 つと して、 RX VIO と TX VIO ウインド ウの右上角にあるフロート制御をク リ ッ ク して、 両ウインド ウを共にフロート表示にし、 並べて配置します。

TX VIO ウインド ウでは、 UHD-SDI ト ランス ミ ッ ターを制御します。 SDI モード、 ライン レート、 ビデオ パターン、 ビデオ フォーマッ ト を指定したり、その他のオプシ ョ ンを選択する際に使用します。図 18 に、 TX VIO ウインド ウを示しています。 信号の順序は、 図と異なる場合があ り ます。

TX VIO ウ ィンド ウにある 初の 3 つのアイテムは、 それぞれ 後に実行された GTX TX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。 後のシーケンスが正常に完了した場合は、 tx_change_done インジケーターが緑色にな り ます。 シーケンスにエラーが発生した場合は、 tx_change_fail インジケーターが赤色にな り、 tx_change_fail_codeの値にエラーの原因が示されます (表 11 参照)。

表 12 に示すよ うに、 tx_mode_async で SDI モードを指定し、 選択された SDI モードに対して tx_m ト グル ボタンで整数フレーム レート または分数フレーム レート を指定します。 tx_m ト グル ボタンで SD-SDI モードまたは 12G-SDI モードを変更するこ とはあ り ません。 SD-SDI の場合、 有効なレートは 270Mb/s のみです。 また、 12G-SDI モードの場合、 TX ビッ トレートはデモ コンフ ィギュレーシ ョ ン DIP スイ ッチで制御されます。

X-Ref Target - Figure 17

図 17 : RX VIO 信号リストのサイズ変更

X-Ref Target - Figure 18

図 18 : TX VIO ウィンドウ

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tx_mode_async が 3 に指定されている場合、 ト ランス ミ ッ ターは 3G-SDI レベル B-DS 動作用に設定されます。 ただし、UHD-SDI ラ ッパーの tx_mode_in ポートでは 3 という値がサポート されていません。 デモ コードでは、 ト ランス ミ ッ ターが 3G-SDI レベル B-DS モードで動作すべきであるこ とを示すために、 tx_mode_async に 3 を使用していますが、 ロジッ クによって、 UHD-SDI ラ ッパーの tx_mode_in ポートの値は 2 に変更されます。 UHD-SDI ラ ッパーの入力で、 tx_mux_pattern入力ポートによって 3G-SDI レベル A またはレベル B が選択されます。

FPGA がプロ グ ラ ム された直後は、 VIO ウ イ ン ド ウに信号の 新ステータ スが反映されている と は限 り ません。tx_mode_async および tx_m 制御信号は、特にこれに該当します。 これらの制御信号は、古い値であっても VIO に表示されますが、 実際の値は、 FPGA の各デフォルト値に戻り ます。 tx_mode_async のデフォルト値は 0 で、 HD-SDI モードを選択します。 tx_m のデフォルト値は 0 で、1.485Gb/s ライン レート を選択します。 これらの VIO ウインド ウの値は、 [Hardware]ビュー (通常、ハード ウェア マネージャー ウインド ウの左上角) のデバッグ モジュール リ ス ト内の任意の VIO モジュールを ク リ ッ ク して、 [Refresh Input and Output Values for VIO Core] を ク リ ッ クする こ とで、 新値に更新でき ます。 TX がHD-SDI 動作しているにもかかわらず、 tx_mode_async が別の SDI モードに設定されている場合は、 TX VIO ウインド ウが

新値に更新されていません。

ST 2081-1 (6G-SDI 規格) および ST 2082-1 (12G-SDI 規格) に準拠するには、ランレングス短縮や問題回避 (anti pothole) と して知られている同期ビッ ト挿入回路が必要です。 これは、 EAV、 SAV、 ADF シーケンス中に、 1 または 0 で構成される長い実行コードを分割して SDI エンコーダに送り ます。 初期の 6G-SDI および 12G-SDI インプリ メンテーシ ョ ンでは、 この機能がサポート されていないため、 この機能を使用して転送された信号を受信できません。 tx_sync_bit_async ト グル ボタンを使用して、 ト ランス ミ ッ ターの同期ビッ ト挿入機能を有効または無効に指定して ください。

TX VIO は、 ト ランス ミ ッ ター用の 2 つのリセッ ト ボタンを提供します。 tx_full_reset ボタンは、 CPLL、 GTX TX、 およびUHD-SDI TX データ パスを リセッ ト します。 tx_reset ボタンは、 GTX TX および UHD-SDI TX データ パスを リセッ ト しますが、 CPLL はリセッ ト しません。 デモ デザインでループバッ クを行う場合、 通常動作を再開するには、 tx_full_reset 後に必ず rx0_manual_gtrxreset 信号を実行する必要があ り ます。 これは、 TX と RX の両方で同じビデオ フォーマッ トが使用される と、 TX と RX は同じ PLL を用いるため、 tx_full_reset の実行は RX の動作に影響を与えるからです。

tx_txen 制御信号は、 このデモでは非アクティブとな り ます。

tx_pat_sel_async の値は、 SDI TX を駆動するビデオ パターン ジェネレーターで生成されるビデオ パターンを選択します。SD-SDI モードの場合は、 2 つのテス ト パターンがあ り ます。

• 0 および 2 = SMPTE EG-1 カラー バー

• 1 および 3 = SMPTE パソロジカル チェッ クフ ィールド

その他の SDI モードの場合は、 3 つのテス ト パターンがあ り ます。

• 0 = SMPTE RP 219 カラー バー

• 1 および 3 = SDI パソロジカル チェッ クフ ィールド

• 2 = 75% カラー バー

表 12 : TX VIO SDI モードおよびライン レート制御

tx_mode_async tx_m モード ライン  レート

0 0 HD-SDI 1.485Gb/s

1 1.485/1.001Gb/s

1 NA SD-SDI 270Mb/s

2 0 3G-SDI レベル A 2.97Gb/s

1 2.97/1.001Gb/s

3 0 3G-SDI レベル B-DS 2.97Gb/s

1 2.97/1.001Gb/s

4 0 6G-SDI 5.94Gb/s

1 5.94/1.001Gb/s

5 NA 12G-SDI 11.88 または 11.88/1.001Gb/s

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パソロジカル パターンは、SD-SDI、HD-SDI、および 3G-SDI レベル A モードでのみ、正しいパソロジカル チェッ クフ ィールド パターンを生成します。

tx_fmt_sel_async は、ビデオ パターン ジェネレーターで生成されるビデオ フォーマッ ト を選択します (表 13 参照)。サポート されていない組み合わせが選択された場合、 テス ト パターン ジェネレーターはデフォルトの有効パターンに戻り ますが、 この表では空欄と し、 サポート外であるこ とを示しています。

RX VIO ウインド ウには、 UHD-SDI RX のステータスが表示されます (図 19 参照)。 信号の順序は、 図と異なる場合があ ります。

表 13 : TX VIO ビデオ フォーマッ トの選択

tx_fmt_sel SD‐SDIHD‐SDI 3G‐SDI レベル A 3G‐SDI レベル B 6G‐SDI 12G‐SDI

tx_m=0 tx_m=1 tx_m=0 tx_m=1 tx_m=0 tx_m=1 tx_m=0 tx_m=1 DIPSW=0 DIPSW=1

0 NTSC 7 2 0 p50Hz

1 PAL 1080pSF24Hz

1 0 8 0 p S F23.98Hz

2 NTSC 1 0 8 0 i60Hz

1 0 8 0 i59.94Hz

3 PAL 1 0 8 0 i50Hz

4 NTSC 1 0 8 0 i30Hz

1 0 8 0 i29.97Hz

1 0 8 0 i60Hz

1 0 8 0 i59.94Hz

1 0 8 0 i30Hz

1 0 8 0 i29.97Hz

2 1 6 0 p30Hz

2 1 6 0 p29.97Hz

2 1 6 0 p60Hz

2 1 6 0 p59.94Hz

5 PAL 1 0 8 0 p25Hz

1 0 8 0 p50Hz

1 0 8 0 p25Hz

2 1 6 0 p25Hz

2 1 6 0 p50Hz

6 NTSC 1 0 8 0 i24Hz

1 0 8 0 i23.98Hz

7 PAL 7 2 0 p60Hz

7 2 0 p59.94Hz

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QPLL が基準クロ ッ クにロ ッ ク されている場合、 QPLL ロ ッ ク インジケーターが緑色になり ます。 このインジケーターが赤色の場合は、QPLL がロッ ク されていないため、Fidus 12G-SDI FMC ボードからの基準クロ ッ クに問題があるこ とを示します。

rx0_active_streams は、 受信するアクティブ ス ト リーム数を示します。 この値のエンコードは次のとおりです。

• 0 = アクティブ ス ト リームは 1 個

• 1 = アクティブ ス ト リームは 2 個

• 2 = アクティブ ス ト リームは 4 個

• 3 = アクティブ ス ト リームは 8 個

• 4 = アクティブ ス ト リームは 16 個

rx0_bit_rate インジケーターは、 整数フレーム レートの SDI 信号が受信されている場合に 0 を示し、 分数フレーム レートの SDI 信号が受信されている場合に 1 を示します。

rx0_change_done インジケーターは、 後に実行された初期化、 リセッ ト 、 または SDI モードの動的変更が問題なく完了した場合に緑色になり ます。 シーケンスでエラーが発生した場合は、 rx0_change_fail が赤色になり、 rx0_change_fail_code でエラーの原因を示します (表 11 参照)。

rx0_crc_error_indicator は、アクティブ データ ス ト リーム内の CRC エラーに対して反応します。シングル CRC エラーを検出する とすぐに、 このインジケーターは赤色になり ます。 rx0_clr_errs ボタンをク リ ッ ク してク リ アするまで、 このインジケーターは赤色のまま とな り ます。 SD-SDI モードの場合、 rx0_crc_error インジケーターは、 ラインごとの CRC エラーではな く、 フ ィールドごとの EDH エラーを示します。 SD-SDI モード以外のすべてのモードの場合、 rx0_err_count の値は、CRC エラーのあるライン番号を示しますが、 SD-SDI モードの場合は、 EDH エラーのあるフ ィールド番号を示します。 このエラー カウンターは 65535 が 大です。 エラー カウンターは、 rx0_clr_errs ボタンをク リ ッ ク してク リ アできます。

X-Ref Target - Figure 19

図 19 : RX VIO ウインドウ

p

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rx0_level_b インジケーターは、 3G-SDI 信号の受信で、 その信号がレベル B の場合には緑色を示し、 レベル A の場合にはグレイを示します。

rx0_mode_SD、 rx0_mode_HD、 rx0_mode_3G、 rx0_mode_6G、 および rx0_mode_12G イ ンジケーターは、 入力信号の SDIモードを示します。 SDI 入力信号のモードに対応するインジケーターが緑色になり ます。 いずれのインジケーターも緑色にならない場合は、 レシーバーが入力 SDI 信号にロッ ク されていません。

UHD-SDI RX が GTX RX から有効なデータを受信している場合は、 rx0_mode_locked インジケーターが緑色になり ます。

ST 352 パケッ トから取得したユーザー データを表す 4 つの 32 ビッ ト値があ り ます。それぞれの ST 352 値にも対応する有効なインジケーターがあ り、そのチャネルに ST 352 パケッ トが受信されている場合には緑色になり ます。32 ビッ ト フ ィールド内における ST 352 ユーザー データのバイ ト順序は、 {byte 4、 byte 3、 byte 2、 byte 1} です。 rx0_st352_0 に現れる値は、データ ス ト リーム 1 で受信した ST 352 パケッ トからの値です。 rx0_st352_1 に現れる値は、 データ ス ト リーム 3 で受信した ST 352 パケッ トからの値です (ただし、 3G-SDI レベル A モードの場合は、 データ ス ト リーム 2 で受信した ST 352 パケッ トの値を示す)。rx0_st352_2 に現れる値は、データ ス ト リーム 5 で受信した ST 352 パケッ トからの値です。rx0_st352_3に現れる値は、 データ ス ト リーム 7 で受信した ST 352 パケッ トからの値です。

UHD-SDI の RX 部には、 転送フォーマッ ト検出回路があ り ます。 この検出回路は、 SDI ビデオ転送のタイ ミ ングを確認して、 そのフォーマッ ト、 フレーム レート、 および転送のスキャン モード (プログレス /インターレース) を判断します。 転送フォーマッ トは、 画像フォーマッ ト と同じ とは限り ません。 たとえば、 3G-SDI レベル B で転送される 1080p 50Hz 4:2:210b イ メージは、 実際には 1080i 50Hz の転送構造を使用します。 つま り、 ビデオ フォーマッ トは、 画像がプログレッシブであって も イ ン ターレース方式で転送されます。 転送フ ォーマ ッ ト 検出回路が転送フ ォーマ ッ ト を認識する と、rx0_t_locked インジケーターが緑色になり ます。 rx0_t_family の値が表 8 のよ うに転送フォーマッ ト を示し、 rx0_t_rate の値が表 9 のよ うにフレーム レート (インターレース転送であっても常にフレーム レート ) を示します。そして、インターレース転送の場合に rx0_t_scan が 0 とな り、 プログレッシブ転送の場合に rx0_t_scan が 1 とな り ます。

RX VIO は、 レシーバー用の 2 つのリセッ ト ボタンを提供します。 rx0_manual_full_reset ボタンは、 QPLL、 GTX RX、 および UHD-SDI RX データ パスを リセッ ト します。 rx0_manual_gtxreset ボタンは、 GTX RX および UHD-SDI RX データ パスを リセッ ト しますが、 QPLL はリセッ ト しません。 デモ デザインでループバッ クを行う場合、 通常動作を再開するには、rx0_manual_full_reset 後に必ず tx_reset 信号を実行する必要があ り ます。これは、TX と RX の両方で同じビデオ フォーマットが使用される と、TX と RX は同じ PLL を用いるため、rx0_manual_full_reset の実行は TX の動作に影響を与えるからです。

ILA ウインド ウには、 UHD-SDI レシーバーから取得したデータ ス ト リーム、 ライン番号、 およびビデオ タイ ミ ング信号が表示されます。 ハード ウェア マネージャーを開いてターゲッ トへ接続し、 FPGA がプログラムされる とすぐに、 ILA 用のウインド ウが 1 つ現れます。 このウインド ウで ILA のセッ ト アップを制御します (図 20 参照)。

X-Ref Target - Figure 20

図 20 : RX ILA のセッ トアップ ウインドウ

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サンプル デザイン

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デフォルトで、 RX ILA は EAV シーケンスの 後のワードで ト リガーするよ うにセッ ト アップされています。 ILA は、 トリガーする前に 20 サンプルをキャプチャし、 rx0_ce ク ロ ッ ク イネーブルが High の場合のみ、 サンプルをキャプチャするよ うにセッ ト アップされています。これによって、約 2 ラインの 1080 ライン ビデオが ILA でキャプチャされます。ク ロ ック イネーブルの機能を確認できるよ うにするには、 [Basic Capture Setup] で rx0_ce の比較値を X に変更するか、 [Capture]モードを ALWAYS に変更して ください。

ILA を使用してデータをキャプチャする場合は、 この ト リガー ボタンをク リ ッ ク して ください。

ILA がビデオ データをキャプチャして Vivado Analyzer へ送信する と、 Vivado Analyzer に 「hw_ila_data_1.wcfg」 とい う名前の新しいタブが現れます。 このタブには、 図 21 のよ うに、 キャプチャした波形が表示されます。

このウインド ウには、 3 つのタイ ミ ング信号 (rx0_eav、 rx0_sav、 および rx0_trs) が表示されます。 RX で出力される 8 つのデータ ス ト リームからキャプチャしたデータを示します。各データ ス ト リームのペアに対して 1 つのライン番号が与えられています。 rx0_line_0 は、 データ ス ト リーム 1 と 2 のライン番号、 rx0_line_1 は、 データ ス ト リーム 3 と 4 のライン番号という規則で割り当てられます。

rx0_crc_err ベクターには、8 つの各データ ス ト リームに 1 つの CRC エラー ビッ トがあ り ます (ビッ ト 0 はデータ ス ト リーム 1 に対応し、 ビッ ト 7 はデータ ス ト リーム 8 に対応)。

その他、 ク ロ ッ ク イネーブル rx0_ce もあ り ます。 rx0_ce が High の場合のみデータ ワードがキャプチャされるよ うにキャプチャ モードが設定されている場合には、 キャプチャしたデータに対して rx0_ce は常に High を示します。

inrevium 社製 12G‐SDI FMC カード  コン ト ローラー

このアプリ ケーシ ョ ン ノートでは、 FMC カードの I2C および SPI デバイスへのアクセスおよび制御を行うために、 IPI インテグレーター ベースの FMC コン ト ローラーを提供しています。コン ト ローラーは、プロジェク ト階層内に system_basicと してインスタンシエート されており、 SPI、 IIC GPIO IP、 およびシンプルな MicroBlaze アプリ ケーシ ョ ンを実行するための基本 IP コンポーネン トで構成されています。 GPIO の主な目的は、 コンフ ィギュレーシ ョ ン中の FMC チャネル選択を可能にするこ と と、 初期化完了ステート を示すこ とです。

初期化プロセスには 3 つの段階があ り、 初はクロ ッ ク スイ ッチ コンフ ィギュレーシ ョ ンで、 GTX に 148.35MHz および148.5MHz の基準クロ ッ クを供給するために、 2 つのオンボード ク リ スタル オシレーターを選択します。 次に、 出力範囲の設定、 入力イコライゼーシ ョ ン係数の設定、 2 つの SDI ケーブル ド ラ イバー出力のうち 1 つを ミ ュートするなど、 ジェネ リ ッ ク SPI デバイス (ケーブル ド ラ イバー、 イコライザー、 リ ク ロ ッ ク回路) の初期化です。 後に、シ リ コン バージ ョンに基づいた SPI デバイスの初期化です。FMC 用のケーブル イコライザーやリ ロ ッ ク回路のメーカーである Macom 社は、エラ ッ タを発行しています。エラーのない無償 SDI 受信には、シ リ コン バージ ョ ンごとに特別な SPI レジスタの初期化が必要です。 現在の と こ ろ、 FMC コ ン ト ローラーが記述された時点で考慮されたエラ ッ タは、 235x4-ERR-001-A、23145-ERR-001-A、 23145-ERR-001-C、 23145-ERR-001-D、 および M235x4-ERR-001-C です。

X-Ref Target - Figure 21

図 21 : RX ILA のキャプチャ  ウインドウ

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サンプル デザイン

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  54

UART GUI インターフェイスを利用するこ とで、 12G-SDI FMC カードを柔軟に制御できます。 ユーザーは、 次に示す GUIのインス ト ラ クシ ョ ンに従って、 FMC カードの I2C および SPI デバイスに対してレジスタ変更を実行できます。

------------------------- FIDUS Main Menu -------------------------

Select option 1 = Re-Init 2 = IIC Dev Select 3 = SPI CH0 Select 4 = SPI CH1 Select 5 = SPI CH2 Select 6 = SPI CH3 Select ?= help------------------>

FMC コン ト ローラーの SDK プロジェク ト を再コンパイル

kc705_uhdsdi_demo_script.tcl スク リプ トが完成したら、 プロジェク トのハード ウェア情報をエクスポート し、 SDK ソースコードをインポート して SDK 環境を整える必要があ り ます。

1. ハードウェアをエクスポート : Vivado 2015.1 で [File] → [Export] → [Export Hardware] をク リ ッ ク します。

a. [Export Hardware] のポップアップ ウ ィンド ウで、 [Include bitstream] をオンにします。

b. エクスポート先を指定します (各フ ィールドに基づく )。

<unzip_dir>\xapp1249\srcs\fidus_fmc_ctlr\SW

2. ザイ リ ンクス SDK 2015.1 を起動 : [File] → [Launch SDK] をク リ ッ ク します。

a. [Exported location] および [Workspace] を共に次のよ うに指定します。

<unzip_dir>\xapp1249\srcs\fidus_fmc_ctlr\SW

b. SDK で新規のボード サポート パッケージを作成します ([File] → [New] → [Board Support Package])。 プロジェクト名に 「fidus_fmc_ctlr_bsp」 と入力して、 [Finish] をク リ ッ ク します。

c. [Board Support Package Settings] で [OK] をク リ ッ ク します。

3. SDK ソースをインポート : SDK 2015.1 で [File] → [Import] をク リ ッ ク します。

a. [Import] ポップアップ ウ ィンド ウで、 [General] → [Existing Projects into Workspace] をク リ ッ ク します。

b. [Next] をク リ ッ ク します。

c. [Browse] をク リ ッ ク して、 対応するフォルダーを示しているこ とを確認します。

<unzip_dir>\xapp1249\srcs\fidus_fmc_ctlr\SW

d. [OK] をク リ ッ ク します。

e. [fidus_fmc_ctlr] がオンになっているこ とを確認します。

f. [Finish] をク リ ッ ク します。

4. fidus_fmc_ctlr_bsp to fidus_fmc_ctlr を割り当てます。

a. SDK で、 fidus_fmc_ctlr フォルダーを右ク リ ッ ク します。

b. [Change Referenced BSP] をク リ ッ ク します。

c. [fidus_fmc_ctlr_bsp] を選択して [OK] をク リ ッ ク します。

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リファレンス デザイン

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  55

FPGA リソースの使用数

表 14 に、 7 シ リーズ GTX ト ランシーバーと接続する UHD-SDI インターフェイスに必要な FPGA リ ソースを示しています。 リ ソース使用数には、 SDI ラ ッパー インスタンスの中に含まれるインターフェイスの実装に必要なすべてのモジュールが含まれます。 こ こには、 一般的なコンフ ィギュレーシ ョ ンのリ ソース使用数を示します。

こ こに示す結果は、 Vivado 2015.1 を使用して得た値です。

SDI レシーバーおよびト ランス ミ ッ ター インターフェイス デザインでは、 MMCM ( ミ ッ ク ス ド モード ク ロ ッ ク マネージャー ) を使用しません。

通常、SDI TX と SDI RX それぞれにグローバル ク ロ ッ クまたはリージ ョナル ク ロ ッ クが 1 つ必要です。その他、SDI ラ ッパーにタイ ミ ング用と して固定周波数のグローバル ク ロ ッ クが 1 つ必要です。この固定周波数クロ ッ クは、通常 GTX DRPク ロ ッ ク と しても使用されます。 FPGA に実装された SDI インターフェイスの数にかかわらず、 このよ うな固定周波数のグローバル ク ロ ッ クは 1 つしか必要あ り ません。

リファレンス デザインこのアプリ ケーシ ョ ン ノートの リ ファレンス デザインは、 次のリ ンクからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=390743 (登録が必要)

ツール フローおよび検証

こ こで示すチェッ ク リ ス トでは、 リ ファレンス デザインで使用されるツール フローおよび検証手順を示します。

表 14 : 7 シリーズ GTX SDI インターフェイスに必要な FPGA リソース数

UHD‐SDI IP および ラッパーのコンフ ィギュレーシ ョ ンFF LUT メモリ  LUT BUFG

大ライン レート UHD‐SDI コア

3G-SDI RX (EDH プロセッサあ り ) 10414 6761 164 1

RX (EDH プロセッサなし ) 9624 6260 163 1

6G-SDI RX (EDH プロセッサあ り ) 11841 7213 164 1

RX (EDH プロセッサなし ) 11051 6650 163 1

12G-SDI の 8 データス ト リーム

RX (EDH プロセッサあ り ) 11843 7625 164 1

RX (EDH プロセッサなし ) 11053 7066 163 1

12G-SDI の 16 データス ト リーム

RX (EDH プロセッサあ り ) 11923 7622 164 1

RX (EDH プロセッサなし ) 11133 7059 163 1

表 15 : リファレンス デザインの詳細

パラメーター 説明

全般

開発者 Gilbert Magnaye、 John Snow

ターゲッ ト デバイス GTX ト ランシーバーを備える 7 シ リーズ FPGA

ソース コードの提供 あ り

ソース コードの形式 Verilog

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参考資料

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  56

参考資料日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

次の資料は、 SMPTE (Society of Motion Picture and Television Engineers) のサイ ト (www.smpte.org) から入手できます。

1. RP 165 : 『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』

2. SMPTE RP 168 : 『Definition of Vertical Switching Point for Synchronous Video Switching』

3. ST 259 : 『Television - SDTV Digital Signal/Data - Serial Digital Interface』

4. ST 291-1 : 『Television - Ancillary Data Packet and Space Formatting』

5. ST 292-1 : 『1.5 Gb/s Signal/Data Serial Interface』

6. ST 344 : 『Television - 540 Mb/s Serial Digital Interface』

7. ST 352 : 『Payload Identifier Codes for Serial Digital Interfaces』

8. ST 372 : 『Dual Link 1.5 Gb/s Digital Interface for 1920x1080 and 2048 x 1080 Picture Formats』

9. ST 424 : 『Television - 3 Gb/s Signal/Data Serial Interface』

10. ST 425-1 : 『Source Image Format and Ancillary Data Mapping for the 3Gb/s Serial Interface』

11. ST 2081-1 : 『6Gb/s Signal/Data Serial Interface - Electrical』

12. ST 2082-1 : 『12Gb/s Signal/Data Serial Interface - Electrical』

次の資料は、 ザイ リ ンクスのウェブサイ ト (japan.xilinx.com) から入手できます。

13. 『Kintex-7 FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS182 : 英語版、 日本語版)

14. 『Virtex-7 T/XT FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS183 : 英語版、 日本語版)

15. 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476 : 英語版、 日本語版)

既存のザイ リ ン ク ス アプ リ ケーシ ョ ン ノー ト / リファレンス デザイン、 IP カタログ、 サードパーティからデザインへのコード /IP の使用

あ り。 Vivado IP カタログから生成される IP コア

シミ ュレーシ ョ ン

論理シ ミ ュレーシ ョ ンの実施 なし

タイ ミ ング シ ミ ュレーシ ョ ンの実施 なし

論理シ ミ ュレーシ ョ ンおよびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベンチの利用

なし

テス トベンチの形式 N/A

使用したシ ミ ュレータ /バージ ョ ン N/A

SPICE/IBIS シ ミ ュレーシ ョ ンの実施 N/A

インプリ メンテーシ ョ ン

使用した合成ツール/バージ ョ ン Vivado 2015.1

使用したインプリ メンテーシ ョ ン ツール/バージ ョ ン Vivado 2015.1

スタティ ッ ク タイ ミ ング解析の実施 あ り

ハードウェア検証

ハードウェア検証の実施 あ り

使用したハード ウェア プラ ッ ト フォーム KC705

表 15 : リファレンス デザインの詳細 (続き)

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改訂履歴

XAPP1249 (v1.1) 2015 年 8 月 14 日 japan.xilinx.com  57

16. 『LogiCORE IP SMPTE UHD-SDI LogiCORE IP 製品ガイ ド』 (PG205)

17. 『Kintex-7 GTX ト ランシーバーを使用した SMPTE SDI インターフェイスの実装』 (XAPP592 : 英語版、 日本語版)

18. 『20 ビッ ト幅のオーバーサンプル データをベース とするクロ ッ クおよびデータ リ カバリ ユニッ ト 』 (XAPP1240 : 英語版、 日本語版)

改訂履歴次の表に、 この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンク スの製品を選択および使用する こ とのためにのみ提供されます。 適用さ

れる法律が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、

ザイ リ ンク スは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られ

ません)、 すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本

情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わない (契約上、 不法

行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特

別、 付随的、 結果的な損失または損害 (第三者が起こ した行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種

類の損失や損害を含みます) が含まれる ものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であった り、 ザイ リ ンク スがそ

れらの可能性について助言を受けていた場合であったと しても同様です。ザイ リ ンク スは、本情報に含まれるいかなる誤り も訂正する

義務を負わず、本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限

り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはな り ません。 一定の製品は、 ザイ リ ンク スの限定的保証の

諸条件に従う こ と となるので、http://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク スの販売条件を参照して ください。IP コアは、

ザイ リ ン ク スが貴殿または貴社に付与したラ イセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ン ク スの製品は、

フェイルセーフ と して、 または、 フェイルセーフの動作を要求するアプ リ ケーシ ョ ンに使用するために、設計された り意図された り し

ていません。そのよ う な重大なアプ リ ケーシ ョ ンにザイ リ ンク スの製品を使用する場合の リ ス ク と責任は、貴殿または貴社が単独で負

う ものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク スの販売条件を参照して ください。

© Copyright 2015 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 およびこの文書に含まれる

その他の指定されたブラン ドは、米国およびその他各国のザイ リ ンクス社の商標です。すべてのその他の商標は、それぞれの保有者に

帰属します。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 [email protected] まで、 または各ページの右

下にある [フ ィードバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。 フ ィードバッ クは日本語で入力

可能です。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アド レスへのお問い合わせは受け付け

ており ません。 あらかじめご了承ください。

日付 バージョ ン 内容

2015 年 8 月 14 日 1.1 表 13 を更新。

2015 年 4 月 1 日 1.0 初版。