A世代前瞻半導體技術專案計畫

1

科技部自然司 12 / 15 / 2020

綱要

2

▋ Å世代半導體計畫

▋ Å尺度半導體檢測技術

▋挑戰物理極限半導體元件材料

▋未來方向與結語

Å世代半導體

3

提前部署下一個十年所需Beyond 1nm CMOS之前瞻元件與材料、先進製程檢測技術，探索突破現有框架的創新解決方案，維持半導體產業全球領先地位。

經濟部 教育部 科技部

科技部

高階人 才培育

布局下世代前 瞻半導體科技

前瞻半 導體技術

半導體設備 及材料自主 科技部

經濟部

挑戰物理極限半導體元件材料 (自然司)

Å尺度半導體檢測技術 (自然司)

次奈米半導體元件與晶片 (工程司)

關鍵材料

Å世代半導體

Å尺度半導體檢測技術

4

現狀與挑戰： • 解析半導體及材料的原子級結構及元素成分 • 發展半導體材料Å尺度的缺陷檢測技術 • 可滿足製程in-line的檢測需求

技術策略：超高空間解析度的影像及能譜技術

關鍵技術 發展

• 具破壞性但能譜能量解析度不高 • 僅能進行表面結構量測 • 空間解析難以達到原子尺度(Å等級)

對下世代半導體元件所需的多層介面結構進行導向研究

發展高階關鍵檢測技術的全方位系統解決方案

發展新穎 顯微能譜/光譜技術

將具體的研發成果導入產業研發單位 Atomic chemical mapping and analysis

Å尺度半導體檢測技術

5

分析半導體界面的原子級結構 特別是線缺陷(<1 nm) 及面缺陷的分析及檢測 (down to Å scale) 挑戰點缺陷檢測鑑定及分析Characterization and analysis of point defects

建立用於檢測結構與化學成份之Å 尺度解析力的影像及能譜技術

化學成份分析達Å尺度 Chemical characterization down to Å scale

建立半導體與多層結構界面和表面，達成Å 解析度的缺陷檢測分析

符合半導體產業之材料及元件檢測需求之技術開發： 解析奈米尺度之應力分佈等相關技術

發展新穎具元素finger print的micro-spectroscopy技術

納入終端使用者(台灣檢測相關產業)之技術需求

規劃長遠滿足製程in-line 的檢測需求

規劃以電子顯微術STEM，探針顯微術SPM，電子能譜技術EELS，光譜技術等達到上述技術需求

技術指標面向 Defects (planar, line, point) analysis

挑戰物理極限半導體元件材料

6

材料合成與 生長技術

元件關鍵 技術整合

新世代低耗能 元件開發

• 達成> 4 吋晶圓尺寸生長技術 • 載子遷移率目標>200 cm2 /V∙s • 通道材料厚度<1nm

• 低金屬接觸電阻率終極目標<50 Ω∙μm • 非破壞性材料及元件轉移溫度<150 度，移轉面積>99%

• 低維材料建構新穎三維IC

• 建立新世代低耗能電子元件概念及操作模式可行性之評估

• 設計具有 產業應用潛力的新穎低耗能元件

• 整合國內跨領域團隊並強化產業鏈結 • 發展低維(包含二維與一維)半導體材料，以解決3nm 以下之半導體元件技術之重要方案之一

• 挑戰IRDS, DARPA/SRC, and industry/academic leaders; projections為技術目標

挑戰物理極限：特別是電子元件在奈米尺度下所產生的技術障壁。

焦耳熱

能量耗損 元件過熱

穿隧漏電效應

技術策略

7

超越IRDS roadmap (元件架構採開放式挑戰) 超越ITRS Roadmap

根據2019年IRDS 發表的roadmap, 電晶體技術預期會在近年有目前的 FinFET技術轉換到gate-all-around (GAA)技術。由於低維半導體厚度可達1nm以下，將超越IRDS預測之2033年的1nm製程技術。 本計畫之元件架構採開放式的徵求要件，不限於GAA等架構，視材料元件之最佳運作條件進行挑戰突破。

挑戰物理極限半導體元件材料

8

高品質之低維半導體材料 (材料能隙與矽接近(~1eV)，通道厚度< 1 nm，載子遷移率> 200cm2/V∙s，缺陷密度< 1×1012 cm-2)

大面積(晶圓尺寸)生長技術 (短期實驗室技術以2 吋晶圓目標，中期以開發達4 吋晶圓為目標，終極目標是由學術與產業共同開發大於4 吋晶圓技術，並考量實際產業面需求，挑戰目標8-12 吋為產業主導合作開發。)

大面積高品質材料半導體材料合成與生長技術

低金屬接觸電阻 (電阻率短期< 1 kΩ∙μm，中期< 500 Ω∙μm，終極<200 Ω∙μm (挑戰目標< 50 Ω∙μm))

非破壞性的材料及元件的轉移技術 (轉移溫度< 150 oC，面積移轉率> 99%) 低維材料建構新穎三維IC (展示低維半導體元件在BEOL之操作)

低維半導體元件關鍵技術

開發低維材料與新穎量子材料中特殊物性之操控技術(如量子傳輸效應、自旋軌道耦合、多鐵性等等)，建立新世代低耗能電子元件概念及操作模式可行性之評估。

結合材料新穎物性，概念設計(conceptual design)具有產業應用潛力的新穎低耗能元件。

新功能性低功耗元件開發

挑戰物理極限半導體元件材料規劃技術面向

9

Sajedeh Manzeli et al, Nature Reviews Materials 2017 Bilu Liu et.al, Adv. Electron. Mater. 2017

Atomic structure of transition metal dichalcogenides key issues affecting 2D device performance

材料選擇面向

10

Å世代半導體預期效益

11

技術面 發展半導體創新元件，研發前瞻系統中之關鍵積體電路，及量子電腦技術，以確保臺灣半導體產業持續領先國際。

人才面 公私合作培育製程與設計之高階科技人才，引進國際人才，為台灣半導體產業聚才、留才與育才，以鞏固台灣半導體人才庫。

產業面 • 推動台灣半導體設備及零組件在地化 • 將學界研發關鍵材料介接產業，協助材料業者進入半導體產業

Thank You!

12

110年度

A世代前瞻半導體技術專案計畫徵案說明會

工程技術研究發展司

109.12.15

分項三：次奈米半導體元件與晶片關鍵技術探索

召集人 ：交通大學 侯拓宏 教授共同召集人：清華大學 鄭桂忠 教授執行長 ：台灣大學 胡璧合 教授

簡報大綱

計畫緣起計畫背景

2

計畫內容計畫目的 / 計畫目標 / 分項計畫

計畫申請申請說明 / 計畫撰寫 / 計畫審查

01

02

03

01 計畫緣起

3

4

Source: Linley Gwennap

傳統莫爾定律效益遞減資料產生量指數增加

• 當前技術架構無法乘載未來巨量數據處理需求(成本、能效）• 需求與技術供給面的不對等可能限制半導體產業的成長動能

計畫緣起

計畫內容

計畫申請

計畫背景

Two Distinct Eras of Compute Usage in Training AI Systems

Petaflop/s-days1e+4

1e+2

1e+0

1e-2

1e-4

1e-6

1e-8

1e-10

1e-12

1e-14

1960 1970 1980 1990 2000 2010 2020

← First Era Modern Era →

AlphaGoZero

TD-Gammon v2.1

NETtalkALVINN

RNN for Speech

Perceptron

Deep Belief Nets andlayer-wise pretraining

DQN

AlexNet

VGGResNets

3.4-month doubling

BiLSTM for SpeechLeNet-5

TI7 Dota 1v1

Neural MachineTranslation

2-year doubling (Moore’s Law)

資料運算量指數增加

Source: https://openai.com/

3-4個月倍數成長的計算量

計畫背景

5

提前部署下一個十年所需等效 1 nm

CMOS 前瞻元件與材料、先進製程檢測技術。

探索突破現有框架之創新解決方案，維持半導體產業全球領先地位。

高階人才培育

半導體設備及材料自主

布局下世代前瞻半導體科技

維繫台灣半導體全球領先地位

計畫緣起

計畫內容

計畫申請

半導體的需求與未來發展性

大數據、人工智慧、物聯網快速發展

人類每年資料產生量呈指數性增長，預計2025年達 175 ZB。

人工智慧所需之龐大運算量，每三到四個月倍增。

提前部署與創新突破

02 計畫內容計畫目的 / 計畫目標 / 分項計畫

6

計畫目的

7

推動半導體產業下一個十年所需前瞻元件與晶片技術之先期布局，突破現有框架探索破壞性之解決方案。

推動技術先期布局 拉開與國際競爭者差距

由政府投入種子基金進行先期研究，帶動後續產業之研發動能，拉開臺灣半導體技術與國際競爭者差距。

提出前瞻性解決方案

訂立高挑戰性的戰略研發目標，以Grand Challenge方式引導並鼓勵有豐沛研究能量的台灣學界提出前瞻性解決方案。

計畫緣起

計畫內容

計畫申請

計畫終極目標

8

計畫緣起

計畫內容

計畫申請

“GAME” 超高密度與能效之等效1nm積體電路技術

極低能耗元件與運算架構(能效)

NAND220 Mgate/mm2

SRAM50 Mb/mm2

G (Logic Gate)640 Mgate/mm2

M (Memory)1.6 Gb/mm2

Ｇ（Logic Gate）20 Mgate/mm2

640 Mgate/mm2

M (Memory)50 Mb/mm2

1.6 Gb/mm2

黑色:實驗證明綠色:理論潛力

2020 20302025

CMOSVDD 0.7Ｖ; 50 aJ/sw

Von Neumann10 TOPS/W

E (ULE Device)VDD 0.1Ｖ; 1 aJ/sw

A (Architecture)10 POPS/W

E (ULE Device)VDD 0.25Ｖ; 10 aJ/sw

VDD 0.1Ｖ; 1 aJ/sw

A (New Architecture)3 POPS/W

10 POPS/W

2020 20302025

32X

32X

mm2成本固定

1000X

50X

超高密度三維積體電路技術(密度、成本)

超高密度三維積體電路技術

9

解決晶片密度、成本問題

CMOS的二維維縮將減緩，在不大幅增加成本的前提下，晶片密度的提升必須仰賴第三維度垂直方向的延伸。

3D NAND

三維電晶體/電路三維嵌入式記憶體

計畫緣起

計畫內容

計畫申請

10

三維電晶體 /電路

7-layer 3D NS-GAA FET (Leti, 2020 VLSI)

3D 2D nanoribbon FET (intel, 2020 VLSI)

計畫緣起

計畫內容

計畫申請

超高密度三維積體電路技術

11

三維嵌入式記憶體

Three Dimensional Monolithic System-on-Chip (3DSOC)

DARPA: Electronics Resurgence Initiative (ERI)

計畫緣起

計畫內容

計畫申請

超高密度三維積體電路技術

Source: DARPA ERI

12

建議研究主軸（包含但不限於）

1. 應用於三維積體電路技術之低成本晶片級半導體通道層堆疊或轉移技術

2. 低成本之多層數垂直堆疊元件設計與製作技術

3. 垂直式新型態邏輯閘設計(以通用邏輯閘Universal

gates為佳）與金屬導線連接策略

4. 超高密度嵌入式記憶體技術，並可達長時非揮發性資料保存(例如與NAND相當性能)

5. 超高密度嵌入式記憶體技術，並具有高速寫入速度與良好耐久度(例如與SRAM相當性能)

6. 超高密度嵌入式記憶體技術，並具有極低的讀寫能耗(例如與SRAM相當性能)

7. 以先進封裝(含Chiplet)技術實現超高密度邏輯閘或嵌入式記憶體，並考量低製造成本與散熱設計

計畫緣起

計畫內容

計畫申請

超高密度三維積體電路技術

13

解決能效問題

• 極低aJ能耗開關需要全新的元件與材料系統

aJ 電晶體

計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構

10 POPS/W 運算架構

• 極低能耗架構需要邏輯與記憶體的高度整合

Nature Electronics, vol. 1, pp. 22–29 (2018)

14

aJ磁電-自旋軌道元件

Not gate Majority gate Intel, Nature 565, 35 (2019)

MESO: Magnetoelectric Spin–Orbit Logic

計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構

15

記憶體內運算技術計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構

0.001

0.01

0.1

1

10

100

1000

0.001 0.01 0.1 1 10 100 1000

Spe

ed

(TO

P/s)

Power (W)

FPGA

GPU

Nvida V100

GoogleTPU

Nvida Xavier

CMOSASIC

1000 x improvementIn-MemoryComputing

Neuromorphic

TruenorthROLLS Loihi

Binareye (SRAM)

imec (SRAM)

Source: imec

16

1. 結合新興材料與物理之超低操作電壓開關元件

2. 結合新興材料與物理之超低切換能耗開關元件

3. 結合新興材料與物理之超低切換能耗邏輯閘與高密度整合策略

4. 非范紐曼運算所需之新興元件與電路開發

5. 非范紐曼運算於人工智慧推論晶片之設計與實現

6. 非范紐曼運算於人工智慧訓練晶片之設計與實現

建議研究主軸（包含但不限於）

計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構

17

計畫緣起

計畫內容

計畫申請

“GAME” 超高密度與能效之等效1nm積體電路技術

極低能耗元件與運算架構(能效)

NAND220 Mgate/mm2

SRAM50 Mb/mm2

G (Logic Gate)640 Mgate/mm2

M (Memory)1.6 Gb/mm2

Ｇ（Logic Gate）20 Mgate/mm2

640 Mgate/mm2

M (Memory)50 Mb/mm2

1.6 Gb/mm2

黑色:實驗證明綠色:理論潛力

2020 20302025

CMOSVDD 0.7Ｖ; 50 aJ/sw

Von Neumann10 TOPS/W

E (ULE Device)VDD 0.1Ｖ; 1 aJ/sw

A (Architecture)10 POPS/W

E (ULE Device)VDD 0.25Ｖ; 10 aJ/sw

VDD 0.1Ｖ; 1 aJ/sw

A (New Architecture)3 POPS/W

10 POPS/W

2020 20302025

32X

32X

mm2成本固定

1000X

50X

超高密度三維積體電路技術(密度、成本)需針對GAME四項技術指標中至少一項提出創新的解決方案與具體的五年技術規劃藍圖。

技術規劃藍圖中第一年需完成完整的理論架構，支持所提技術達2030年終極目標之可行性。

第二年需完成所提技術之雛型驗證供查驗。

第五年(2025)需完成計畫全程之挑戰目標。

技術規格補充說明

18

計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構(能效)

NAND220 Mgate/mm2

SRAM50 Mb/mm2

G (Logic Gate)640 Mgate/mm2

M (Memory)1.6 Gb/mm2

Ｇ（Logic Gate）20 Mgate/mm2

640 Mgate/mm2

M (Memory)50 Mb/mm2

1.6 Gb/mm2

黑色:實驗證明綠色:理論潛力

2020 20302025

CMOSVDD 0.7Ｖ; 50 aJ/sw

Von Neumann10 TOPS/W

E (ULE Device)VDD 0.1Ｖ; 1 aJ/sw

A (Architecture)10 POPS/W

E (ULE Device)VDD 0.25Ｖ; 10 aJ/sw

VDD 0.1Ｖ; 1 aJ/sw

A (New Architecture)3 POPS/W

10 POPS/W

2020 20302025

32X

32X

mm2成本固定

1000X

50X

超高密度三維積體電路技術(密度、成本)本計畫所列之技術規格為極困難之挑戰性目標。

目的為引導並鼓勵學界勇於提出不同於現有技術之破壞性解決方案，以充分符合本計畫探索未知技術之精神。

計畫成果不僅以是否達成所列技術規格為單一衡量指標。

技術規格補充說明

“GAME” 超高密度與能效之等效1nm積體電路技術

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計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構(能效)

NAND220 Mgate/mm2

SRAM50 Mb/mm2

G (Logic Gate)640 Mgate/mm2

M (Memory)1.6 Gb/mm2

Ｇ（Logic Gate）20 Mgate/mm2

640 Mgate/mm2

M (Memory)50 Mb/mm2

1.6 Gb/mm2

黑色:實驗證明綠色:理論潛力

2020 20302025

CMOSVDD 0.7Ｖ; 50 aJ/sw

Von Neumann10 TOPS/W

E (ULE Device)VDD 0.1Ｖ; 1 aJ/sw

A (Architecture)10 POPS/W

E (ULE Device)VDD 0.25Ｖ; 10 aJ/sw

VDD 0.1Ｖ; 1 aJ/sw

A (New Architecture)3 POPS/W

10 POPS/W

2020 20302025

32X

32X

mm2成本固定

1000X

50X

超高密度三維積體電路技術(密度、成本)學界並無高密度積體電路整合能力，將以單一邏輯閘或記憶體的高度微縮能力為雛型驗證目標。

例如20 MGate/mm2與50

Mb/mm2分別為0.05 mm2/Gate

與0.02 mm2/bit 。

需輔以適當之模擬與理論工具，說明未來高密度整合(含連接導線) 之密度與成本優勢。

技術規格補充說明

“GAME” 超高密度與能效之等效1nm積體電路技術

20

計畫緣起

計畫內容

計畫申請

極低能耗元件與運算架構(能效)

NAND220 Mgate/mm2

SRAM50 Mb/mm2

G (Logic Gate)640 Mgate/mm2

M (Memory)1.6 Gb/mm2

Ｇ（Logic Gate）20 Mgate/mm2

640 Mgate/mm2

M (Memory)50 Mb/mm2

1.6 Gb/mm2

黑色:實驗證明綠色:理論潛力

2020 20302025

CMOSVDD 0.7Ｖ; 50 aJ/sw

Von Neumann10 TOPS/W

E (ULE Device)VDD 0.1Ｖ; 1 aJ/sw

A (Architecture)10 POPS/W

E (ULE Device)VDD 0.25Ｖ; 10 aJ/sw

VDD 0.1Ｖ; 1 aJ/sw

A (New Architecture)3 POPS/W

10 POPS/W

2020 20302025

32X

32X

mm2成本固定

1000X

50X

超高密度三維積體電路技術(密度、成本)通用型運算或特殊應用型(Application Specific)之運算架構。

鼓勵納入人工智慧與資料科學人才共同開發。

得以人工智慧之推論加速晶片設計進行能效評估，但需考量人工智慧運算中非乘積累加運算部分(如非線性激活函數等)，完整呈現系統整體能效。

高精度訓練加速能效目標得設為推論加速的1/10。

技術規格補充說明

“GAME” 超高密度與能效之等效1nm積體電路技術

03 計畫申請申請說明 / 計畫撰寫 / 計畫審查

21

申請說明

22

計畫時程 ▪110年5月1日 – 114年10月31日

研究型別 ▪以申請多年期(110/5/1~114/10/31)單一整合型研究計畫為限。

經費總額 ▪以每年不超過2500萬元為原則 (經費當年度如有結餘，應如數繳回)。

接受申請徵案說明會

審查初審與複審

提案截止

110.02.23(二) 計畫執行

110.05.01 114.10.31

核定補助兩年

至112.04.30

進行計畫期中成果審查

申請時程

計畫時程

計畫緣起

計畫內容

計畫申請

申請說明

研究主持費

▪ 計畫總計畫及各子計畫(至少3項(含)子計畫，不超過6子計畫為原則)內容彙整成一份計畫書，總計畫主持人必須擔任一項子計畫主持人。

▪ 總計畫主持人限參與本專案計畫一件，並不得擔任本專案其他申請案之子計畫主持人。

▪ 本計畫列入科技部專題研究計畫件數計算額度，經核定補助後，列入總計畫主持人執行計畫件數，子計畫主持人則不列入計算。

本專案之總計畫主持人/子計畫主持人，本部得核給研究主持費最高每個月新台幣50,000元/ 30,000元，以鼓勵計畫主持人能專注投入執行。

23

計畫緣起

計畫內容

計畫申請

整合型計畫

計畫撰寫

目標導向

需以本計畫終極目標挑戰次奈米半導體技術極限為宗旨，並有開創性新思維。

技術能力規畫須有國際領先之企圖心，提升台灣半導體實力與國際能見度。

成果將不僅以是否達成所列量化技術規格為單一衡量指標。

明確定義各個技術查核點與技術可行性評估依據。

必要時得研擬多種可能研發路徑並行，以符合本計畫探索未知之精神。

1

前瞻性解決方案2

產業參與3

資源與專長整合4

國際競爭力5

鼓勵與業界合作開發，有效降低國內半導體產業路線探索過程風險。

籌組跨產學研、跨領域研究團隊。

實驗與理論並重。

24

計畫緣起

計畫內容

計畫申請

計畫審查

審查重點

1. 計畫提案企圖心、與本計畫欲突破技術規格項目之切合度

2. 技術可行性：提出具體五年技術規劃藍圖

3. 新穎性與學術研究卓越

4. 產業應用可行性

5. 計畫所提技術之理論基礎

6. 計畫主持人之執行力

7. 團隊成員之互補性與跨領域、跨單位資源整合能力

8. 關鍵專利之佈局規劃

25

計畫緣起

計畫內容

計畫申請

感謝聆聽

26