AIST · 本質を引き出す方法の事例を学ぶこと。（研究のやり方）「接触」という古典的問題を例題として、三者それぞれを大まかに理解し、

[講義イントロダクション.ppt]

半導体・金属界面における

ショットキー障壁の物理と制御

独立行政法人産業技術総合研究所

エレクトロニクス研究部門原史朗

AIST

AIST

11

第1回：イントロダクション4/94/9


AIST22

金属と半導体の接触

この話の何が問題(issue)で、それを学ぶことにどんな意味があるというのか?

金属半導体

接触抵抗発生

抵抗性： Ohmic接触 I = V/R

整流性： Schottky接触 I ∝ exp V

整流性が発見されて１世紀以上たった今でも、Schottky/Ohmicの制御を自由に出来ないし、その機構も確立されていない。

!

どっち?

[金属と半導体の接触.ppt]

AIST33

授業のねらい


○半導体工学（学問）○実用半導体技術（シリコンテクノロジー）○世の中の動き（企業）

有象無象としたものから、本質を引き出す方法の事例を学ぶこと。（研究のやり方）

「接触」という古典的問題を例題として、

三者それぞれを大まかに理解し、かつその関係を理解すること

AIST44

On Road

Off Road

第1回：イントロダクション

第2回：半導体物理の基礎

第3回：表面

第4回： Schottky障壁：研究のヒストリー

第5回：電流輸送機構

第6回：界面評価法

第7回：今後の研究方向性

4/94/9

4/164/16

4/234/23

5/75/7

5/145/14

5/215/21

5/285/28

授業の流れ


AIST55

Schottky接触利用の事始め

シリコンテクノロジー

まとめ

イントロダクションの内容


AIST

電子デバイス

半導体企業とは？

STEP 2 STEP 3

STEP 1

強い結びつき

STEP ４

66

電子デバイスの黎明期

Schottky

真空管

トランジスタ

真空管の時代

鉱石検波器(ラジオの原型)の時代

エジソン効果（整流性の発見）熱電子の実証熱電子放出理論

二極管検波器の発明三極管(増幅作用)の発明

1913 発振の成功

1947 トランジスタ増幅作用の発見

1906 GW Pickard, Si点接触整流器の特許1874 F Braun, 金属/半導体接触での整流性の発見

19071904190218991883

A Meissner,Lde Forest,JA Fleming,OW Richardson,JJ Thomson,

ダイオード

[鉱石検波器と真空管.ai]

AIST77

動作原理

真空管(Electron Tube)

Plate

Grid

CathodeFilament

カソードから出る熱電子がプレートへ流れ込むことによって形成している空間電位分布を、グリッド電圧で制御することにより変化させ、結果的にプレート電圧を制御する。

入力

出力Vp

Vg

Ip

+-

+-

原理の説明回路

入出力特性

Vp 300Vプレート電圧

Vg=0

V g=-10

V g=-20

V g=-30

グリッド電圧200mA

AIST

[真空管.ai]

88

Depletion region(空乏層)

Ohmic金属電極

金属電極

gate

drain

sourceelectron flow

drain

-+

+-

[JMOSFET.dsf]

AISTShockleyの提案した半導体増幅器トランジスタ発明前に、

[DoubleGateMOSPotential.jpg]

1010

[金属と半導体の接触.ppt]

p n p

オーミック電極

主役は、pn接合界面

金属/半導体界面は、脇役へ…..

集積回路での電極面積の縮小に伴う接触抵抗の増大

Siでない結晶基板での、オーミック電極形成の苦労

ショックレー型(M/S型) Tr. の再評価

半導体技術のへそ問題

わからないから、学問化する!

しかし、

(-> 集積回路の現実問題の一つ)

( = オーミックはアートである)

( -> MOS型トランジスタの限界)

( = 集積回路製造技術との非常に強い関連性)より重要

AIST

[NECScotland2.jpg]

1111

自然科学シリコンテクノロジー

半導体工学半導体応用

基礎

大学社会(アカデミズム)

半導体

接触問題

接触問題は、半導体のへそ問題

関連企業


AIST1212

金属/半導体界面の科学と技術の変遷© S.Hara, AIST

UHV技術の利用

‘40 ‘50 ‘60 ‘70 ‘80 ‘90結晶 CZ発明

1917FZ発明 (Keck)

Ge Si無転位結晶

1958(Dash)

(Czochralski)

GaAs LEC法

1965(Mullin)

デバイス Tr.発明1947

(Shockley, Bardeen, Brattain)

IC発明1959

(Kilby) LSI生産1969

[Intel] VLSI1987[東芝] ULSI

1kbDRAM, 8μm 1MbDRAM, 1.2μm 16-64Mb, 0.35μm

2001年:256Mb, 0.15μm

金属/半導体界面点接触蒸着 CVDスパッター

無電解メッキ MBE

シリサイド形成

メタラジカルな方法Ohmic:

Schottky:=酸化膜とコンタミからの逃げ

界面評価 I/V

鉱石検波器

C/V1963

(Goodman) RBS (Mayer etc.) 断面TEM BEEM1988

(Kaiser)

表面評価Kelvin法

1962(Allen)

光電子分光

(Eastman/Spicer)

洗浄技術=仕事関数測定

= 表面準位確認= Pinningの示唆

1972

RCA 1970(Kern) 白木法

1986

CP-4

UVOC1989

BHF 1990

(東北大)

(Higashi)

FT/IR ATR

= 洗浄の原型 = 酸化/還元の分離

オゾン水

(大見)

STM1983

(Binnig/Rohrer)

理論 Schottky model

Bardeen model1947

1938(Schottky/Mott)

1938 MIGSの原型

1965(Heine) (Duke) 1986

(Harrison)(長谷川/大野) 1985

(Tersoff) 1984

Canonical Pinning 理論

(Mönch)

1953

Pinning率実験 (Kurtin)1969

LEED 1927(Davisson,Germer)

(Kelvin)1898

W等

HREELS

NiSi2/Si双晶制御(Tung)1984

I/I 拡散

熱処理法

[MSHistory.ppt]

AIST1313



まとめ

STEP 2:半導体企業とは？


AIST

電子デバイス


STEP 2 STEP 3

STEP 1

強い結びつき

STEP ４

1414

商品製造

商品販売

ICチップ製造

半導体製造装置製造

（受動）部品製造

材料製造

○携帯電話○ゲーム機

○パソコン

○家電製品

○軍需用制御機器

○産業用制御機器

○ CPU○メモリ

○複合チップ

NTTドコモ

Sony, 松下, 国際電気,…

日立, 東芝, NEC, 富士通, 三菱, 松下, シャープ, 三洋, Sony, ローム, (沖電気), …

(米): Intel, Micron, IBM, Motorola, TI, AMD, Lucent(旧AT&T), LSIロジック, NS, …

(台): TSMC, UMC(韓): Samsung(三星), Hyundai(現代)(欧): Infineon (=Siemens+富士電機), Philips,

STMicroelectronics(伊仏)

企業例

（携帯電話の場合）

日立, 東京エレクトロン, Canon, Nikon, 国際電気, アドバンテスト, 日本電子, 東京精密, アネルバ, …(米): アプライドマテリアルズ, KLA,….

例：Siウェーハでは、信越半導体, 三菱マテリアル, 住友シチックス, 小松電子金属

（通称デバイスメーカ）

（通称装置メーカ）

○リソグラフィー装置○ CVD装置○エッチング装置○洗浄装置

○加熱装置○研磨装置○搬送装置○検査装置

○加熱装置 ○パッケージング装置

○真空部品・ポンプ○液体、ガス関係部品○センサ/モニタ

○ウェーハ○ステンレス○プラスチック・テフロン○レジスト（感光材）

○石英ガラス

○機器制御器原料

半導体関連企業

○携帯電話

○ゲーム機

○パソコン（携帯電話の場合）

半導体関連企業のハイアラキー


AIST

[PhilipsNijmegenFab.jpg]

1515

事業部

24時間ほぼフル稼動

人集約型、決して無人でない。

- 1万平米

-電気代1億円/月

1ファブあたり(最近のデータ)

- 500-1,000人

-超純水2トン/分-窒素ガス30m3/分

-建設費1.5千億円以上

-装置1千台 (1分/台/ウェーハ)コストの追求

(Tr./配線構造、製造技術、回路技術)要素技術開発

(材料)インフラ開発

(製造装置)インフラ開発

(クリーン化技術)インフラ開発

(How?)

開発研究所

= 中央研究所

垂直統合構造の崩壊

分業化の進行

- 2万ウェーハ/月

製造装置メーカーの台頭

化学会社の材料開発

クリーン化技術の独立

商品多様化による、回路設計の重要性増大

事業部と開発研究所の距離感

工場の独立（ファウンドリー）

設計専門会社

世界的な競争の激化による開発期間短縮の要請

※昔はline, 今はfabという.

Fab 1 Fab 2 Fab X

パイロットライン - 3千平米/ファブ

最終生産品の試作

古いfabを、試作用にしたりする

垂直統合ハイアラキー

10年くらい前まで商品(CPUとメモリーだけ)が決まっていた頃

数年前～現在

デバイスメーカの構造変化※デバイスとは、CPUとかメモリとかトランジスタ等の主に能動的電子部品のこと。


AIST1616

Siファウンドリ

IPプロバイダ

デバイス・プロセス

CADベンダ

近未来

CPU メモリ特定演算等

IPプロバイダ

IPプロバイダ

IPプロバイダ

I/O

チップユーザ

請負会社(ゼネコン)

製造装置会社材料開発会社

部品会社

(携帯電話製造会社とか、ファミコン製造会社とか…）

どんどん標準化されようとしている

(米国の描く)

※小さいけれどグローバルが大事に。

ゼネコンは日本の発想

生産技術と知的蓄積がどこに偏在するのかが近未来の本質的着眼点


AIST1717

デバイスメーカは、いかにして儲け続けているのだろうか？


AIST1818

1979

100

10,000 100,000 1,000,0001,000

10

10

1

1

0.1

0.01

1980

19811982

19831984

19851986 1987

19881989

1990

19911992

19931994

1995

1996

19971998

19992000

2001

12

ビット単価

[Mill

icen

ts]

生産累積ビット量 [x10 ]

ビット単価の推移

ビット単価低下率は、年率 30% (1978-1998).

1999-2001は、予測値

この20年で、ビット単価は約４桁下がり、ビット生産量は、約6桁増加した。

ソースデータ：Micron社 [PricePerBit.ai]

AIST1919

産業規模は、20年で2桁（10年で1桁）膨張。

[Mooreビジネスモデル.ppt]

[DRAMcycle.ai]

4M

16M

64M

128M

512M

256M

1G0

1000

1995 2000

2000

世代別DRAMの出荷個数出荷個数[百万単位]

ソースデータ：Infineon社

AIST2020

1chipあたりの素子数は10年で100倍に。


Chip価格は不変AIST

■ビット単価： 10-2/decade■累積ビット生産数： 103/decade■ 1chipあたりの素子数： 102/decade

■ chip生産数： 101/decade

■産業規模(総出荷額)： 101/decade

∴ chip価格は不変

Mooreの法則の別表現：Chip価格が下がらなければ利益は確保される。そのためには、チップ性能を10年で100倍にする希有の技術革新を絶えず続け、それにより産業規模を10年で１０倍にする必要がある。

（chip性能）

2121


Mooreの法則 Intelの経営者であったGordon Mooreの予言：

「半導体産業のニーズとそれに答える工場生産においては、1.5年から2年で、集積回路の機能（トランジスタ数等）が倍になる。」

「マイクロプロセッサの性能（クロック周波数×命令数/クロック/秒）は、1.5年から2年で、倍になる。」

○ 1.5年で倍なら： N = N0 10 0.2 year

3年で4倍：10年で100倍

○ 2年で倍なら： N = N0 10 0.15 year

4年で4倍：10年で30倍

(1980年)

1970 1975 1980 1985 1990 1995 2000 2005100

1k

10k

100k

1M

10M

100M

1G

10G

100G

1G256M

64M16M

4M1M

256k64k

16k4k

1k

Den

sity

(bit)

Year

現実の集積化の歩み(メモリの場合)

10年で100倍

ムーア

( )210 5.12.0 ≅×Q


AIST

[MooreLaw.OPJ]

2222


※Mooreの最初の指針は、1965年時点であり、『ビットコストは年々下落するので、年々集積度を高めてゆかなければならないし、それは可能である』(G. Moore, Electronics, vol.38 no. 8, (Apr.19, 1965).)という主旨のより原理的なことに言及している。

Gordon E. Moore, Co-founder, Intel Corporation.Copyright (c) 2005 Intel Corporation.

チャネル長基板不純物濃度 N

チャネル幅

ソース

ドレイン

ゲート

L

（素子サイズの半分）

「世代」

W チャネル長基板不純物濃度

チャネル幅

ソース

ドレインL/k

W/k

（素子サイズの半分）

「n次世代」

N＊k

ゲート

トランジスタの微細化に関する設計指針(IBMグループ： R. H. Dennard, et.al. IEEE J. Solid State Circuits, SC-9, 256 (1974).)

Scaling則

0 1

1

ドレイン電圧

ゲート電圧:1

VD

0 1/k

1/k

ドレイン電圧

ゲート電圧:1/k

VD

縦・横・高、全てを1/k にする。素子寸法 L, W, tox

トランジスタ

配線

1/kk1/k1/k1/k1/k2

1

kk1k

不純物濃度電圧 V、電流 I容量 C = LW/tox遅延時間 VC/I電力 VI電力密度 VI/LW

抵抗 R = ρL/W電圧降下 IR/V遅延 R/C電流密度 I/S

S:断面積

特性は、変わらず

消費電力は、1/k2 。

[Scaling則.ai]

AIST2323

※チップ内トランジスタ数は、ダイ面積が同じなら k2


Scaling則

Mooreの法則世の中の期待

技術指針

3年（1世代)で、素子数4倍

3年（1世代)で、寸法0.7倍、面積0.5倍

面積（ダイ）の増大！

電圧を下げられない

消費電力の増大！

（周辺回路との整合性）

（スピードを落としたくない）

（加工技術はすぐには進歩しない）

=

現実には、

1970 1980 1990 2000 2010 2020

1E-4

1E-3

0.01

0.1

1

10

Des

ign

Rul

e [m

icro

n]

Year

実際のデザインルールMooreの期待値

デザインルール =実際の微細化進行（世代）

Mooreの法則：テクノロジーの破綻

D = D0 10 -0.05 year

D = D0 10 -0.1 year


AIST

[ScalingLaw.OPJ]

2424

「デザインルールは長年ムーアの法則を満足してきた」と勘違いしやすい点に注意。面積の増大等を許容して結果的に法則を満足していた。（→長期的には潜在ニーズに対して、性能が追いつかず、その認識の遅れが、日本の半導体産業の衰退につながった）

超低消費電力用途など新マーケットへのICチップ導入を阻害[Mooreビジネスモデル.ppt]



まとめ

STEP 3:シリコンテクノロジー


AIST2525

電子デバイス


STEP 2 STEP 3

STEP 1

強い結びつき

STEP ４

シリコンテクノロジーって何？(ULSI技術)

微細加工技術清浄化技術

信頼性技術


小さなモノをきちんと作ること

回路技術-ハイスピード化-省電力化・・・


AIST2626

微細加工技術

- Lithography (写真製版技術)

-不純物拡散

- RTP (Rapid Thermal Process) =ハロゲンランプによる瞬間加熱

-エッチング

-薄膜堆積技術

- I/I (Ion Inplantation: イオン注入技術)-熱拡散法

=加速器を用いた不純物導入技術

-熱処理

- Furnace Anneal (熱処理炉加熱) =熱処理炉によるAnneal(焼鈍)

- ドライエッチング- RIE (Reactive Ion Etching)

-ウェットエッチング

~ 異方性エッチング

[ Lithograph = 石版で印刷すること ][ Litho = 石版 ]

~ 等方性エッチング

- CVD (Chemical Vapor Deposition: 化学気相成長法)- PVD (Physical Vapor Deposition: 物理相成長法)-塗布・コーティング-電気メッキ

- CMP (Chemical Mechanical Polishing) =ウェーハ全面を機械的に研磨・平坦化

非平衡熱力学


AIST2727

Lithography (写真製版技術) [ Lithograph = 石版で印刷すること ][ Litho = 石版 ]

レジスト(感光剤+ベースポリマー)塗布

紫外光照射

現像（ポジレジストの場合は、感光部分の除去）

レジストの硬化（ベークアウトとUVキュア）

パターンエッチング

レジストエッチング

狭義のLithography 工程エッチング工程

ポジレジストの場合、最終的に、光が当たった所が、エッチングされる。

レジスト

硬化したレジスト

※ポジ感光剤は、光が当たると、溶けやすくなる。

※最近は化学増幅レジストという、より高感度、高解像度のレジストを、制御された環境下で使用する。


AISTLithography (写真製版技術)2828

CMOSプロセスシーケンスの一例

（ツインウェルCMOS,シャロートレンチ素子分離2層配線,CMP利用の場合）

シリコン基板 n+

高抵抗エピタキシャル層

熱酸化膜形成

熱酸化膜形成

poly-Si堆積

イオン注入汚染防止熱酸化膜形成

平坦化研磨(CMP)（ポリシリコンが露出するまで研磨）

pウェル形成

poly-Siと酸化膜除去

nウェル形成アニール

酸化膜エッチング

絶縁膜堆積平坦化研磨(CMP)

絶縁膜堆積平坦化研磨(CMP)

平坦化研磨(CMP)

電極プラグ形成のための穴開け(VIAホール形成)

電極プラグ形成のための穴開け

電極プラグ埋込(タングステン)

バリア層埋込( Ti/TiN )

平坦化研磨(CMP)

電極プラグ埋込(タングステン)

バリア層埋込( TiN )

第一層アルミ配線

バリア層堆積( TiN )

第二層アルミ配線

バリア層堆積( TiN )

パッシベーション膜堆積SiNパッシベーション膜

電源電圧VDD

電源電圧VDDへ

G

n MOS p MOS

n channelMOS FET

p channelMOS FET

G

GG

S SD D

S SD D

グラウンド 0V

グラウンド0V へ

ゲート電極用熱酸化膜形成

ポリシリコンゲート電極形成

nウェルへの、浅い不純物注入(LDD構造形成)

pウェルへの、浅い不純物注入

不純物活性化アニール

CVD酸化膜堆積によるゲート電極のサイドウォール形成不純物活性化アニール

不純物活性化アニール

nウェルへの、ソース・ドレイン形成のためのイオン注入

pウェルへの、ソース・ドレイン形成のためのイオン注入

素子分離用穴開け

SiO2

SiO2

SiO2 SiO2

SiO2

STI

シャロートレンチ素子分離(STI)のSiO2

poly-Siゲート電極 VIAホール

タングステンプラグ

タングステンプラグ

アルミ配線

アルミ配線

ビア

p - LDD不純物層

n-LDD不純物層

サイドウォール

BPSG絶縁体膜

ソースドレイン

ソースドレイン

STIp well

p well n well

p well n well

STI

SiO2

poly-Si

CVD酸化膜堆積による素子分離絶縁膜埋込

CVD酸化膜堆積による素子分離絶縁膜埋込

出力

出力

出力

入力

入力

インバータ（入力反転器）

=

I/I: Ion Implantationイオン注入（電気的に加速した不純物イオンの基板への打込）CMP: Chemical Mechanical Polishing （ウェーハ前面の平坦化研磨）CVD: Chemical Vapor Deposition 化学気相成長（ガスによる堆積）LDD: Lightly Doped Drain 低濃度ドレイン部分(ソース-ドレインの貫通防止）不純物活性化：I/Iした不純物原子から電子が出やすいように、

結晶格子位置に再配置する(ための熱処理の)こと

（各種イオン注入、各種バリア層詳細工程、検査工程等は省略した、概念シーケンス）

[CMOS-STIプロセスシーケンス.ai]

CMOS = p MOS + n MOS (直列接続)

●

●

(VIAホール形成)

(LDD構造形成)

AIST2929

クリーニング技術

-不純物除去技術 -純化器

-層流化技術-素材技術

-ウェット洗浄

- ドライ洗浄

- フィルター技術

-配管・バルブ技術

-脱気・バブリング

- RCA洗浄-ポストRCA洗浄-有機物除去-水素終端処理

- ミニエンバイロンメント室-ウェーハロード機構

-密閉容器

ミニエンバイロンメント技術

今後の技術トレンド

ウェーハ洗浄技術

クリーンルーム技術

高純度化技術

- UV/O3処理

（主流）

デザインルールの1/10程度のゴミが、製品の不良率に影響


AISTクリーニング技術3232

[Cleanliness.ai]

Class 1,000

Class 100Class 10

Class 1

Class 10,000

Class 100,000

0.01

100

101

102

103

104

105

106

107

108

0.1Particle size [μm]

1 10

ISO Class 1

ISO Class 2

ISO Class 3

ISO Class 4

ISO Class 5

ISO Class 6

ISO Class 7

ISO Class 8

0.01

100

101

102

103

104

105

106

107

108

0.1Particle size [μm]

1 10

Japanese Std. JIS B9920U.S. Fed. Std. 209E ISO 14644-1

(ISO: International Organization of Standeardizatior)

古い単位1ft3あたりの0.5μm以上の粒子の個数

1ft3あたりの0.5μm以上の粒子の個数 = 1

1m3あたりの0.5μm以上の粒子の個数 = 35.31

1m3あたりの0.1μm以上の粒子の個数 = 1000

1m3あたりの0.1μm以上の粒子の個数の対数 = 3

ISO Class 3

Class 1

新しい単位1m3あたりの0.1μm以上の粒子の個数の対数

清浄度の単位（パーティクル量）

通常の大気レベル

通常の大気レベル

スーパークリーン

AIST3333

クラス5 = 10 以上(0.1μm/m )35

製造装置

温調・送風ユニット

送風･(温調･)清浄化ユニット

回収エア

清浄エア

作業室（清浄室）

天井上室

*

回収エア

温調・送風ユニット

湿度調整・清浄化ユニット

汚染エア

床下室

ダウンフロー方式

乱流方式

半導体工場のクリーンルーム方式

製造装置

ウェーハー解放容器に入った

清浄エア

作業室（清浄室）

天井上室

高コストだが、スーパークリーン（クラス3,4程度)になる。

低いコストだが、クラス5が限度

*

*

*

クラス3

スーパークリーン領域= 10 (0.1μm/m )3

3

[乱流・層流CR.ai]

AIST3434

(Unidirectional flow, laminar flow)層流, 整流

(turbulent flow, non-unidirectional flow)

乱流


信頼性技術

製造中の歩留まり(Yeild)

製造後の不良発生

確かな加工技術

クリーニング技術

不純物ゆらぎの抑制

結晶性制御

バリアメタル技術

高精度のリソグラフィ

Hot carrier injection (HCI)Electromigration (EM)Stress Migration (SM)Time-Dependent Dielectric Breakdown (TDDB)

-高エネルギーキャリアがデバイスを破壊する

-電気伝導による配線の断線

-ストレスによる配線の断線

-経時変化で耐圧が劣化する

ほとんどが表面・界面制御の問題

(製品の寿命)

AIST信頼性技術3636



まとめ

イントロダクションの内容


AIST3737

電子デバイス


STEP 2 STEP 3

STEP 1

強い結びつき

STEP ４

On Road

Off Road

第1回：イントロダクション

第2回：半導体物理の基礎

第3回：表面

第4回： Schottky障壁：研究のヒストリー

第5回：電流輸送機構

第6回：界面評価法

第7回：今後の研究方向性

4/94/9

4/164/16

4/234/23

5/75/7

5/145/14

5/215/21

5/285/28

第２回：半導体物理の基礎


AIST3838

演習レポート

まとめ


AIST3939

本日の内容に関して、

5分程度で、自分なりにまとめ、また感想や、もしあれば、

質問・疑問などを書いて提出して下さい。

（名前、学籍番号、(e-mail)を明記すること）

Documents

AIST · 本質を引き出す方法の事例を学ぶこと。 （研究のやり方） 「接触」という古典的問題を例題として、 三者それぞれを大まかに理解し、

AIST · 本質を引き出す方法の事例を学ぶこと。（研究のやり方）「接触」という古典的問題を例題として、三者それぞれを大まかに理解し、