Circuitos Digitales Apuntes de circuitos digitales

Emily Tobar

20 de diciembre del 2013

Circuitos Digitales

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Tabla de contenido

I. Introduccin a la electrnica digital

Introduccin

Circuitos digitales vs. Circuitos anlogos

Sistemas de numeracin

Operaciones aritmticas

Cdigos (codificacin digital)

Deteccin y correccin de errores

II. Algebra de variables lgicos

Variable lgica

Tablas de verdad

Niveles de seal (lgicos)

Compuertas lgicas y sus funciones

Tablas de verdad

Algebre de bucle

Diseo de circuitos combinacionales

Estandarizacin de funciones

Mapas de Karnaugh

Agrupaciones en los mapas K

III. Circuitos MSI y circuitos secuenciales

Circuitos aritmticos

Comparadores de magnitud

Multiplexores y demultiplexores

Codificadores y decodificadores

Conversores de cdigo

Circuitos secuenciales

Flip Flop

Mquina secuencial

Seal de reloj

Diagramas de estados

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Diseo de circuitos secuenciales

Anlisis de circuitos secuenciales

Contadores

Registros de desplazamiento

Bibliografa

Tutorial Autor Editorial Edicin Ao Idioma

Electrnica digital principios y aplicaciones

Tokheim Roger L.

Mxico D.F. Mc. Graw Hill

2008 Esp.

Introduccin a la mecatrnica y los sistemas de medicin

Alciatore David G.

Mxico D.F. Mc. Graw Hill

2008 Esp.

Mandado Prez Enrique Sistemas electrnicos digitales

Mandado Prez, Enrique

Alfa omega / Marcombo

9 Edicin 2008 Esp.

Sistemas Digitales y Electrnica Digital

Garza Garza Juan ngel

Pearson Educacin

2006 Esp.

Formato IEEE

Referencia para libros

[1] Apellido, Iniciales, Titulo, Editorial, Lugar, Fecha (Ao, mes)

[2] J.K. Autor, Titulo del captulo en el libro, edicin, fecha

[3] H. Khalil, Nonlinear Systems, 2nd. Ed. Prentice hall, NI, PP 50-56, 1996

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Formato APA

Libros con un solo autor

Autor, (ao de publicacin) ttulo en itlicas (edicin), lugar de publicacin: casa

publicadora.

Elgar, R (1965), Introduction of the double bass (2 ed.) Lausex: Rymond Edyar

Ventajas y desventajas de las seales analgicas y sistemas digitales

Las seales digitales se ven menos afectadas a causa del ruido

ambiental a comparacin de la seal analgica

Cuentan un sistemas de deteccin y correccin de errores

Facilidad para el procesamiento de seal

La gran desventaja respecto a las seales digitales es el ruido en las

seales analgicas

Comparacin de seales analgicas con las seales digitales

Seal analgica Seal digital Pueden transmitir altas potencias La cantidad de informacin que

transportan es baja La amplitud de sea depende del

generador Tiene un valor de frecuencia y por

lo tanto un periodo Son susceptibles al ruido El tiempo de mantenimiento de los

sistemas es extenso El costo de los elementos es bajo Para transmitir a Grandes

distancias se debe modular en AM o FM

Puede transmitir medianas o bajas potencias

La cantidad de informacin que transporta es alta

La amplitud mxima depende de los elementos que contenga el sistema

El tiempo de mantenimiento es corto

El costo de los elementos es alto Para la transmisin a gran distancia

se necesita FSK, PSK, ASK Son inmunes al ruido Cuenta con sistemas de deteccin y

correccin de errores en la recepcin

Necesita un conversin analgica digital previa y una codificacin posterior en el momento de la recepcin

Prdida de calidad cada vez mayor en el muestreo respecto de la seal original

Un sistema digital aplica sistemas aritmticos ms sencillos

Es ms fcil de transmitir, guardar o manipular

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SISTEMAS DE NUMERACIN

Es un conjunto de smbolos comnmente llamada dgitos con reglas especficas

para realizar las operaciones fundamentales

Tiene una base (r) # de dgitos igual a la base

DMS=r-1 dms=0 Digito ms significado (DMS)

1 2 1 0 1 2( ) ... ...

12489.1321

n n mN r a a a a a a a

#N Base determinada

r= base

1n

m

a DMS

a dms

n= # de dgitos de la parte entera

m= # de dgitos de la parte fraccionaria

4 3 2 1 0 1 2 3 410 10 10 10 10 10 10 10 101 2 4 8 9 .1 3 2 1 10

41 10x 1 0 0 0 0 32 10x 2 0 0 0 24 10x 4 0 0 18 10x 8 0 09 10x 9 11 10x 0. 1 23 10x 0. 0 3 32 10x 0. 0 0 2

41 10x 0. 0 0 0 1 1 2 4 8 9. 1 2 2 1

1 2 1 1 2

1 2 1 1 2

1

... ...n n o mn n o mn

i ii m

N r a r a r d r d r d r d r d r

N r a r

Principales sistemas de numeracin

Sistema Base # de dgitos Dgitos Binario 2 2 0; 1 Cuaternario 4 4 0, 1, 2, 3 Octal 8 8 0, 1, 2, 3, 4, 5, 6, 7 Hexadecimal 16 16 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A,

B, C, D, E, F

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Decimal Binario Octal Hexadecimal 0 0000 0 0 1 0001 1 1 2 0010 2 2 3 0011 3 3 4 0100 4 4 5 0101 5 5 6 0110 6 6 7 0111 7 7 8 1000 10 8 9 1001 11 9

10 1010 12 A 11 1011 13 B 12 1100 14 C 13 1101 15 D 14 1110 16 E 15 1111 17 F

Transformacin de nmeros de cualquier base a base 10:

Para transformar nmeros de cualquier base 10 se emplea el mtodo de

sustitucin, que no es otra cosa que la aplicacin de la forma polinomio de la

representacin de un nmero.

Ejemplos:

2 10

3 2 1 0 1 2 3

10

1001.101 ?

2 2 2 2 .2 2 2

8 0 0 1.0,5 0 0,125

9.625

9.625

16 10

2 1 0 1 2

2

2

10

2. ?

.16 .16 2.16 . 16 16

10 256 11 16 2 1 .15 0,0625 14 16

15 142560 176 2.16 16

1272738.128

2738.9921

AB FE

A B F E

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Transformacin de nmeros en las distintas bases

Para transformar un nmero de base 10 a cualquier base aplicamos el mtodo de

las divisiones y multiplicaciones sucesivas.

Para la parte entera del nmero se emplea las divisiones sucesivas de la siguiente

forma.

Se toma el nmero base 10 y se divide para la base a la cual se quiere transformar,

el residuo de esta primera divisin es el digito menos significativo.

El cociente de esta divisin se vuelve a dividir para la base este proceso se realiza

hasta que el cociente de las divisiones sea menos a la base, y el ultimo cociente es

el digito ms significativo del nmero,

Para la parte fraccionaria empleamos las multiplicaciones sucesivas. Tomamos la

parte fraccionaria y la multiplicamos por la base, este resultado lo separamos en

parte entera y parte fraccionaria, la parte entera es el digito mas significativo de la

parte fraccionaria, la parte fraccionaria del primer resultado la volvemos a

multiplicar por la base, este proceso se lo realiza hasta cuando la parte fraccionaria

sea igual a cero o de acuerdo al grado de precisin que se requiera.

10 2

1730,720 ?

1730 2 13 865 2 10 06 432 2 0 05 03 216 2 1 12 016 108 2 0 0 08 54 2 0 14 27 2 0 07 13 2 1 1 6 2 0 3 2 1 1

10 2(1730) (11011000010) DMS

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DMS

10

2

(1730.720)

(11011000010.1011100001)

10 2(0,72) (0.1011100001...)

10 16(1730.72) (?)

1730 16 0130 108 16 02 12 6

16(6 2. 851 851 )c B EB E

10 8(1730.72) (?)

8(3302,56050753)

0,720x2= 1,44 1 0,44x2= 0,88 0 0,88x2= 1,76 1 0,70x2= 1,52 1 0,52x2= 1,04 1 0,04x2= 0,08 0 0,08x2= 0,16 0 0,16x2= 0,32 0 0,32x2= 0,64 0 0,64x2= 1,28 1

0,72x8= 5,76 0,76x8= 6,08 0,08x8= 0,64 0,64x8= 5,12 0,12x8= 0,96 0,86x8= 7,68 0,68x8= 5,44 0,44x8= 3,43

1730 8 13 216 8 50 56 27 8 2 0 3 3

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Tabla de equivalencias de los sistemas de numeracin

Binario Octal Hexadecimal 0000 0 0 0001 1 1 0010 2 2 0011 3 3 0100 4 4 0101 5 5 0110 6 6 0111 7 7 1000 8 1001 Para octal se ocupan

3 dgitos Binarios 9

1010 A 1011 B 1100 C 1101 D 1110 E 1111 F

COMPLEMENTO

Los complementos en los circuitos son empleados para transformar la resta en

sumas.

Existen 2 tipos de complementos, el complemento 1A y complemento 2 1A CA

Complemento 1 1A CA para obtener el complemento 1A de un numero binario se

cambian los 0 1 y los 1 0 . Ejemplo

1010111011.01011101

0101000100.10100010 (CA)

Complemento 2 2A CA para obtener el 2CA de un numero se puede realizar de 2

formas

a) Se obtiene el 1CA y se le suma 1 al digito menos significativo y el resultado

es el 2CA del numero.

b) Se la conoce con este nombre del mtodo directo, nos ubicamos en el digito

menos significativo del numero, nos movemos hacia la izquiera hasta

encontrar el primer numero, nos movemos hacia la izquiera hasta

encontrar el primer numero los dgitos permanecern constantes o no se

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invierten, a partir de este digito todos las dems se invierten, es decir se

cambian los 0 1 y los 1 0 .

1CA

1010110110.10010000

2CA

0101001001.01101111 1

0101001001.01110000 1010110110.10010000 0101001001.01110000

Aritmtica binaria

6 5 4 32 2 2 2

Suma

10(146.65625)

+ 0 1 0 0 1 1 1 10

1 1 1 1 0 0 0. 1 1 + 1 1 0 0 1. 1 1 1 0 1 1 0 0 1 0 0 1 0. 1 0 1 0 1 72 42 12 02 12 32 52 128 16 2 0,5 O,125 0,03125

120.75 25.90625

146.65625

1101011 + 1101 1111000 + 11011 10010011

1101011 + 11001 11011

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Resta 1CA

Resta 2CA

00011010 - 10101010

1) 00011010 1) 01010101 2) 11100101

2) 01010101

+ 1 + 1 11100110 01010110 3)10101010

3) 00011010

+ 11100110 + 01010110 110010000 01110000 No existe Arrag

R= 10010000 10001111

+ 1 10010000

10101010 - 00011010

10101010 + 11100101

110001111

10001111 + 1

10010000

00011010 - 10101010

00011010 + 01010101 001101111

10010000

10101010 - 11010

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Resta

Resta con 1CA

1. Igualar los dgitos del minuendo como del sustraendo

2. Obtener el 1CA del sustraendo

3. Sumar el minuendo con el complemento 1A del sustraendo

4. Verificar el carry

a) Si existe carry le sumamos al digito menos significativo del resultado del

paso 3

b) Si no existe carry obtenemos el 1CA del resultado del paso 3 y le

agregamos el signo negativo. Ejemplo

101110110.01101 110101.111101

101110110.011010 - 000110101.111101

101110110.011010 + 111001010.000010

1101000000.011100 1

101000000.011101

110101.111101 + 010001001.100101

010111111.100010

110101.111101 101110110.011010

-101000000.011101

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Resta utilizando 2CA

1. Igualar el nmero de dgitos del minuendo y sustraendo

2. Obtener el 2CA del S

3. Sumar el 2CA con el 2CA S

4. Verificar el carry

a) Si existe carry se le desecha y el resultado es positivo

b) Si no existe carry, obtenemos 2CA del resultado del paso 3 y le

agregamos el signo negativo.

a) 1110110110.10101 100010.110101

1110110110.101010 - 0000100010.110101

1110110110.101010 + 1111011101.001011

11110010011.110101

1110010011.110101

b) 101101.1010 101111101.0101

000101101.1010 - 101111101.0101

000101101.1010 - 010000010.1011

010110000.0101

-101001111.1011

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Multiplicacin

x 0 1 0 0 0 1 0 1

1 1 0 1 0 1 0 1. 1 0 1 0 x 1 1 1 1. 1 0 1 1 1 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 0 0 1 0 1. 1 1 1 0 0 1 0

837,890625

Divisin

1 1 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 1 0 0 0 1

53.625 X 15.625 837,390625

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CDIGOS

La codificacin y descodificacin son 2 procesos que se permiten transformar la

informacin que se va a transmitir o enviar, en la transmisin digital se emplea

algunos trminos como los siguientes bit (0, 1), nibble es un conjunto de 4 bits.

Tipos de cdigos

Cdigo binario

Cdigo BCD (decimal codificado en binario)

Cdigo de Gray

Cdigos alfanumricos (ASCII)

Cdigo de deteccin y correccin de errores

o Paridad

o Haming

Cdigo binario

Para representar 1 bit en este cdigo se emplean interruptores o micro suitch

Cdigo BCD

Permite representar dgitos decimales en binarios, para cada digito decimal se

necesitan 4 dgitos binarios.

NBCD (BCD Natural o 8421)

Decimal 8421 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001

15,5 representar en cdigo binario y en NBCD

0,5x2=1,0

10 2(15,5) (1111.1) Cdigo binario

10(15,5) (?)NBCD 00010101.0101) (00010101.0101)NBCD

15 2 1 7 2 1 3 2 1 1

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Cdigo 84-2-1

Un nmero o digito decimal se representa en este cdigo sumando el valor que

tiene de acuerdo a la posicin que ocupa.

Decimal 84-2-1 0 0000 1 0111 2 0110 3 0101 4 0100 5 1011 6 1010 7 1001 8 1000 9 1111

Cdigo de exceso tres

Para representar un digito decimal en este cdigo debemos sumar 3 al valor a

codificarse

32 22 12 02 Decimal Exceso Tres

3X 2X 1X 0X

0 3 0 0 1 1 1 4 0 1 0 0 2 5 0 1 0 1 3 6 0 1 1 0 4 7 0 1 1 1 5 8 1 0 0 0 6 9 1 0 0 1 7 10 1 0 1 0 8 11 1 0 1 1 9 12 1 1 0 0

Representar: 10 2(680.48) (?) , NBCD, 84-2-1, exceso tres

6802 2 0,48x2= 0,96 00 340 2 0,96x2= 1,92

14 170 2 0,92,x2= 1,84 00 10 85 2 0,84x2= 1,68 0 5 42 2 0,68x2= 1,36 1 2 21 2 0,36x2= 0,72 0 1 10 2 0,72x2= 1,44 00 5 2 0,44x2= 0,88 1 2 2 0,88x2= 1,76 0 1

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2(1010101000.011110101)

Cdigo NBCD

10(680.48) (011010000000.01001000)

Cdigo 84-2-1

10(680.48) (101010000000.01001000)

Cdigo exceso tres

2(680.48) (011010110011.01111011)

Cdigo de Gray

Este cdigo es empleado en computacin porque tiene la ventaja de que al pasar de

una palabra cosigo o otra palabra cdigo consecutiva solo cambia 1 bit, por esta

razn tambin se lo conoce con el nombre de cdigo de distancia unitaria, aunque

algunos autores le llaman cdigo reflectivo.

AB

A B AB 0 0 0 0 1 1 1 0 1 1 1 0

Cdigo de Gray de 3 bits

2 2G B O exclusivo

1 2 1G B B

0 1 0G B B

2B 1B 0B 2G 1G 0G

0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 0 0

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Cdigo de Gray de 4 bits

3G 3B

2G 3 2B B

1G 2 1B B

0G 1 0B B

3B 2B 1B 0B 3G 2G 1G 0G

0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0

CDIGOS ALFANUMRICOS

Normalmente la informacin que se desea transmitir no necesariamente consta de

caracteres especiales y caracteres de control para que la informacin enviada sea

receptada en forma eficaz, los cdigos que incluyen todos estos caracteres se

denominan alfanumricos, el cdigo ms utilizado es el cdigo ASCII de 7 u 8 bits.

7 bits 72 218 caracteres

8 bits 82 256 caracteres

6b 5b 4b 3b 2b 1b 0b

A 1 0 0 0 0 0 1 41 d 1 1 0 0 0 0 1 61 1 0 1 1 0 0 0 1 31

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CDIGOS DE DETECCIN Y CORRECCIN DE ERRORES

Cuando se enva informacin a travs de un medio de trasmisin puede suceder

que uno o varios bits cambien debido a las mismas caractersticas del medio de

transmisin, por lo tanto debe existir un dispositivo o sistema en recepcin que

detecte estos errores en algunos casos que lo corrija, uno de los cdigos ms

sencillo para detectar 1 error en el cdigo de Paridad y uno de los cdigos ms

simples para detectar y corregir errores en el cdigo de Hamming

Cdigo de Paridad

Consiste en contar el #1 que tiene el carcter a transmitir y se le agrega 1 bit (ms

significativo) 0-1 de acuerdo a la paridad sea par o impar.

Paridad par a 11100001 A 1000001

11100001 01000001 Paridad impar

a 1100001 A 1000001 01100001 11000001

Cdigo Hamming

Este cdigo detecta y corrige errores el numero de errores que puede detectar y/o

corregir depende de la complejidad que estructura del cdigo, para este caso se va

a detectar y corregir 1 bit para lo cual se sigue el siguiente proceso:

2 1n n m

#n de bits del cdigo #m de bits de informacin m=12

0101110000101 52 5 12 1

17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 H 1 0 1 H 1 1 H 0 0 H 0 H 0 1 0 1

16 8 4 2 1 1 0 0 0 0 1 3 0 0 0 1 0 0 0 0 1 0 11 0 1 0 1 1

Circuitos Digitales

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0 1 0 0 1 12 0 1 1 0 0 0 0 1 0 1 14 0 1 1 1 0 0 1 0 1 1 16 1 0 0 0 0 1 1 0 1 1 Cdigo

17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 Tx 1 1 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 Rx 1 1 0 1 1 1 1 0 0 0 1 0 1 0 0 0 1

1 1 0 1 1 1 0 0 0 0 1 1 1 0 1 0 11 0 1 0 1 1 1 0 0 0 1 12 0 1 1 0 0 1 1 1 0 1 14 0 1 1 1 0 1 0 0 1 1 16 1 0 0 0 0 0 0 0 1 1 (3) En la posicin 3 existe error

Circuitos Digitales

Pgina 20

Algebra de variables lgicas

Una variable lgica es aquella que cumple con las siguientes condiciones:

a) Puede tomar uno de 2 valores posibles.

b) Los son mutuamente excluyentes.

c) Las variables se expresan por sentencias declarativas.

Tabla de verdad

Las tablas de verdad nos permiten tabular todas las posibles combinaciones de

la variable de entrada, las variables de entrada se representan con las primeras

letras maysculas del alfabeto.

2n Combinaciones

n Variables de entrada

Lgica positiva Lgica negativa F=0 F=1 V=1 V=0

1 variable 2 Variables 3 Variables A F(A) B A F(B,A) C B A F(C,B,A) 0 0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1

Conector lgico

As mismo como gramtica existen los conjunciones Y y O para unir 2 o ms

oraciones, en los circuitos digitales ocurre una cosa parecida o similar pero a

las conjunciones que permiten unir 2 o ms variables lgicas se conoce con el

nombre de conectores u operadores lgicos.

A los dispositivos que realizan la operacin similar a la conjuncin Y se la

conoce con el nombre de compuerta AND y al elemento que realiza

La conjuncion o se la denomina como compuerto OR

A and B = A.B =AB

A or C= A+C

Circuitos Digitales

Pgina 21

Compuerta logica

Es un elemento o dispositivo de hardware que tiene dos o mas entradas y una sola

salida a nivel de salida depende o es una combinacin de dos niveles aplicadas a las

entradas

Compuerta lgica

Niveles lgicos

Un nivel lgico es un rango de voltaje que depende del elemento semiconductor

utilizado en la fabricacin de C.I.

Segn el elemento semiconductor empleado tenemos C.I. ttl si se emplean

transitores bipolares en la fabricacin de C.I.

CMOS si se utilizan transitores de efecto de campo en la fabricacin de C.I.

TTL

La familia lgica ttl o C.I. son auqellos que empiezan la numeracin 74xx 0 54xx los

C.I que empiezan con 74 se les conoce como comerciales y su rango de

temperatura va de 0 90c mientras que los C.I. que empiezan con 54 son los de

uso militar ya que su rango de trabajo de temperatura va 20- 120 c

Se polarizan con fuentes de 5v ( 10%)

+ Vcc - GND

Salida Entrada Nivel 0 lgica 0 0,4 v 0 0,8 v Nivel 1 lgica 2,4 5v 2 5v

Margen de ruido

1 L

0 L

Los C.I TTL independientemente se pueden clasificar en:

a. CI de pequea escala (SSI) aquellos que tiene de 1 a 9 compuertas

Ejemplo:

Las compuertas AND, OR, NAND

Circuitos Digitales

Pgina 22

b. Los circuitos de integracin de mediana escala (MSI) aquellos circuitos que

internamente tiene de 10 - 99 compuertas

Ejemplo:

Sumadores, compradores, contadores, etc.

c. Los circuitos de integracin de gran escala (LSI) aquellos que en su interior

tienen de 100 - 999 compuertas

Ejemplo:

Las memorias

d. Circuitos de integracin de muy gran escala (VSLI) corresponden a estos

circuitos aquellos que en su interior tienen mas de 1000 compuertas

Ejemplo:

Microprocesadores y micro controladores

CMOS

Estos C.I empiezan con la numeracin HO y se los puede polarizar con fuentes

desde 3 18 v tericamente

+ VOD - VSS

nivel 0 logica 0 30 % VDD

Nivel 1 logica 70% - 100% VOD

Compuerta lgica AND

En un dispositivo que transfiere el nivel de 1 lgica a su salida cuando todas las

entradas tienen asignados este nivel de 1 lgica

A

B

L V

1 2 3 4 5 6 7

14 13 12 11 10 9 8

GND

Vcc

Tabla de verdad B A L= B-A 0 0 1 1

0 1 0 1

0 0 0 1

A

B

Y=A+B

Circuitos Digitales

Pgina 23

Compuerta OR

Esta compuerta logica tiene el nivel de 1 logica en su salida cuando cualquiera de

las entradas estn conectadas al nivel de 1 logica

A

B

L V

1 2 3 4 5 6 7

14 13 12 11 10 9 8

GND

Vcc

Inversor (NOT)

Es un dispositivo en el cual su salida es el complemento lgico de la seal de

entrada

V L

A

1 2 3 4 5 6 7

891011121314

Vcc

GND

C.I: 74LS04

Tabla de verdad B A Y B+A 0 0 1 1

0 1 0 1

0 1 1 1

Tabla de verdad A 0 1

L= A 1 0

A

B

Y=A+B

A A

Circuitos Digitales

Pgina 24

Compuerta NAND

BA

1 2 3 4 5 6 7

14 13 12 11 10 9 8

GND

Vcc

C.I: 74LS00

Compuerta NOR

BA

1 2 3 4 5 6 7

14 13 12 11 10 9 8

GND

Vcc

C.I: 74LS02

Compuerta OR Exclusiva (Ex OR)

Este tipo de compuertas es muy utilizada en el diseo de circuitos sumadores

comparadores y de prioridad

B A BA BA C.I: 74LS86

B A B BA A BA BA+ BA 0 0 1 1

0 1 0 1

1 1 0 0

0 1 0 0

1 0 1 0

0 0 1 0

0 1 1 0

Tabla de verdad B A BA 0 0 1 1

0 1 0 1

1 1 1 0

Tabla de verdad B A B A 0 0 1 1

0 1 0 1

1 0 0 0

Tabla de verdad B A B A 0 0 1 1

0 1 0 1

0 1 1 0

Circuitos Digitales

Pgina 25

Compuerta NOR - Exclusiva (Ex NOR)

y B A

C.I: 74LS266

B A B A BA BA

B A B A B A 0 0 1 1

0 1 0 1

1 0 0 1

B A B A BA BA BA+ BA 0 0 1 1

0 1 0 1

1 1 0 0

1 0 1 0

1 0 0 0

0 0 0 1

1 0 0 1

Circuitos Digitales

Pgina 26

B A BA BAB BAA . . .BAB BA A 0 0 1 1

0 1 0 1

1 1 1 0

1 1 0 1

1 0 1 1

0 1 1 0

Empleando solo compuertas NOR realizar el diagrama de una compuerta Ex OR y

Ex NOR

Ex NOR

Tablas de verdad

Realizar la tabla de verdad y diagramas lgica de las siguientes funciones.

( , ; , )

( , , , )

, , ,

, , ,

, , ,

F D C B A DC AC AB

F D C B A D C A BC DCB

F D C B A A B AB ABC

F D C B A ABC DC A B

F D C B A C A D BCD CD A C

1. , , ,F D C B A DC AC AB

D 0 0 0 0 0 0 0 0 1 1

C 0 0 0 0 1 1 1 1 0 0

B 0 0 1 1 0 0 1 1 0 0

A 0 1 0 1 0 1 0 1 0 1

BC 1 1 1 1 1 1 1 1 1

AC 1 1 1 1 1 0 1 0 1

B 1 1 0 0 1 1 0 0 1

AB 0 1 0 0 0 1 0 0 0

DC AC AB 1 1 1 1 1 1 1 1 1

Circuitos Digitales

Pgina 27

1 1 1 1 1 1

0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 1 0 1

1 1 1 0 0 0 0

1 1 1 1 0 1 0

1 0 0 1 1 0 0

1 0 0 0 1 0 0

1 1 1 1 1 1 0

2. , , ,F D C B A D C A BC DCB

D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

C 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

A 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

C A 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1

BC 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1

D C A 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1

DCB 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1

D C A BC DCB

0 0 0 0 0 0 1 1 0 0 0 0 1 1 1

Circuitos Digitales

Pgina 28

D C B A C

A

C A D C A

DCB

BC

D C A BC DCB

3. , , ,F D C B A A B C AB AB

D

C 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

A 0 1 0 1 0 1 0 1

B 1 1 0 1 1 1 1 1

AB AB 0 1 1 1 0 1 1 0

A B C AB AB 1 1 1 1 1 1 1

C B A

A B

A B C AB AB

Circuitos Digitales

Pgina 29

4. , , ,F D C B A ABC DC A B

D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

ABC 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0

D 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

B 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

A B 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

DC A B

1 1 1 1 0 0 1 0 1 1 1 1 1 1 1

ABC DC A B

1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

5. , , ,F D C B A C A D BCD CD A C

D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

D 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

A D 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1

C 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

C A D

1 1 1 1 0 0 0 0 0 1 0 1 0 0 0 0

BCD 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0

CD 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0

A C 1 1 1 1 0 1 0 1 1 1 1 1 0 1 0 1

CD A C

0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0

CD A C BCD CD A C

1 1 1 1 0 1 0 1 0 1 0 1 0 0 0 0

Circuitos Digitales

Pgina 30

Algebra de Boole

Permite optimizar o simplificar funciones lgicas en base a leyes extremas

Teoremas e identidades

Ley conmutativa

A B B A . .AB B A

Ley asociativa

A B C A B C A BC AB C

Ley distributiva

A B C AB AC A BC A B A C

Dualidad

0 1

0

Identidades

1

1 1

0

A A A

A A

A

A A

A A

.

. 0

.1

.0 0

A A A

A A

A A

A

A A

Ley de absorcin

A AB A

A AB A B

A AB A B

A AB A B

A AB A B

Leyes de Morgan

..........

..... ........

ABCD A B C D

A B C D ABCD

Circuitos Digitales

Pgina 31

Ejercicios

1. , , ,F D C B A A B AB AB C

1

.

A AB B AB C

A B B A C

A A B A C

A B A C

A A B C

1

1

B C

Simplificar las siguientes funciones aplicando el algebra de Boole y realizar el

diseo lgico de la funcin

1. , , ,F D C B A A DCB A D C

2. , , ,F D C B A DCB ACB ABCD B C D

3. , , ,F D C B A BC ADB CD AB

4. , , ,F D C B A D C B A C BA DA

5. , , ,F D C B A A B C D B C B D C A

1) , , ,F D C B A A DCB A D C

1

.

.

.

1

1

1

A D C B A D C

A A D C D C B

D C D C B

A D E D C B

A DC D C B

A D D C B

A D B

A D

Circuitos Digitales

Pgina 32

2. , , ,F D C B A DCB A D C

1

.

A D C B A D C

A A D C D C B

D C D C B

A DC D

A

B BB

A

A

C CCB

0

1

2

3

4

7

6

5

4. Variables.

Casilleros Adyacentes

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

D C B A F (D,C,B,A)

Circuitos Digitales

Pgina 33

Consulta de 5 variables

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

SIMPLIFICACIN DE FUNCIONES CON MAPAS K

Para la simplificacin de funciones empleando mapas se debe realizar agrupaciones del

orden de 2n, los casilleros que se agrupan son aquellos que son lgicamente

adyacentes, es decir que al pasar de un casillero va otro consecutivo solo debe cambiar

una variable a la vez.

D C B A

15 1 1 1 1

X 5 0 1 0 1

13 1 1 0 1

X 9 1 0 0 1

11 1 0 1 1

X 10 1 0 1 0

14 1 1 1 0

X 6 0 1 1 0

7 0 1 1 1

(13, 11, 14, 7) son lgicamente adyacentes al casillero 15

Circuitos Digitales

Pgina 34

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

11

1

1

1

1

111

1 1

1

1

1)

2)

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

00

0

1

0

0 00 0

Circuitos Digitales

Pgina 35

3)

4)

Una vez realizado las agrupaciones para la simplificacin de la funcin se debe

observar en que regiones con respecto a las variables de entrada se encuentran la

agrupacin, las variable completada a sin completar.

2n : n=#DE VARIABLES QUE SE SIMPLIFICAN

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

1 1

1 1

1

1

1

A

B BB

A

A

C CCB

0

1

2

3

4

7

6

511

1

1

1

Circuitos Digitales

Pgina 36

1. , , ,F D C B A DB CBA DCA CBA

2. , , ,F D C B A C A D B A C B A

3. , , ,F D C B A BA CA B CBA

4. , , ,F D C B A CA CB DCA

Empleando un mapa K simplificar la siguiente funcin si es posible.

, , ,F D C B A CBA DB CA DCA

CBA DB CA D C A

A

B

BA

B

A

A

D DDC

C C C

1

1

1

1

1

1

1 1

11

1

11

11

1 1

Circuitos Digitales

Pgina 37

II PARCIAL

FUNCIONES INCOMPLETAMENTE ESPECIFICADAS

Son aquellas que su salida no est determinada o no tiene un valor especfico para

todas las combinaciones de entada a estos trminos se les conoce con el nombre de

irrelevantes, condiciones no importantes (don`t care). Estos trminos son

importantes en la simplificacin de funciones por que nos permiten optimizar las

funciones de salida, no es necesario agrupar todos estos trminos si solo aquellos

que nos sirven para la simplificacin.

Ejercicio

Disear un circuito que tenga como entrada el cdigo BCD y en la salida se obtenga

los niveles adecuados para encender los segmentos de un display que represente el

digito inclinado

D C B A a b c d e f g

0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 x x x x x x x 1 0 1 1 x x x x x x x 1 1 0 0 x x x x x x x 1 1 0 1 x x x x x x x 1 1 1 0 x x x x x x x 1 1 1 1 x x x x x x x

a

b

c

d

e

f

g

4 entradas (BCD)7 salidas (Display)

Dislay Anodo comn

Circuitos Digitales

Pgina 38

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x

1 x

x x

xx

1

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

1

01 x

x

x x

xx

1

TRMINOS MNIMOS a CBA DCBA

a B CA DCA

a B D C A C A

TRMINOS MXIMOS

Circuitos Digitales

Pgina 39

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x

1 x

x x

xx

1

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x

1 x

x x

xx1

b CBA CBA

b C BA BA

b C B A

A

B

BA

B

A

A

D DDC

0

1

4

5

812

3

2 6

7

C C C

1 0

0 x

x

9

11

10

13

15

14

x

x0

0 x

x0

0

0

Circuitos Digitales

Pgina 40

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x1

x

x x

xx

1

x1

1

x1

1 x

A

B

BA

B

A

A

D DDC

0

1

4 812

5

3

2 6

7

C C C

x

9

11

10

13

15

14

x

x

1

1

x

x

1

1

1 x

x

c DCBA

d CBA DB CBA DBCA

Circuitos Digitales

Pgina 41

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x

x

1 x

x

1 1

1 x

x1

A

B

BA

B

A

A

D DDC

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

C C C

x

x

1

x

x

1

1 x

x

e CB A

f BA DCBA CBA

g DCB CB

g B DC C

g B D C

Circuitos Digitales

Pgina 42

a

D C B A

b

c

d

e

f

g

Circuitos Digitales

Pgina 43

S

C

B A

s BA BA

s B A

c BA

CIRCUITOS MSI

CIRCUITOS ARITMTICOS

Sumador

Comparadores (comparador de magnitud relativa)

CIRCUITOS SELECTORES DE DATOS

Multiplexer (Mux)

Demultiplexer (Dmux)

Visualizadores

Decodificadores

Codificadores

Conversor de cdigo

Display

Circuitos secuenciales

Flip Flop

Contadores

Registros de desplazamientos

CIRCUITOS ARITMTICOS

Sumadores

5 3 7 8

1 3 1

Semi Sumador

TABLA DE VERDAD DIAGRAMA LGICO

B A S C

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

Circuitos Digitales

Pgina 44

s CBA CBA CBA CBA

s C BA BA C BA BA

s C B A C B A

s C B A

DIAGRAMA DE BLOQUES

B

A

S

C

Semi Sumador

Sumador Completo

Circuito combinacional que realiza la suma de tres bits y a la salida se obtiene el bit

de suma y bit de carry.

Co CBA CBA CBA CBA

Co A CB CB CB A A

Co A C B CB

C B A S Co

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 0 0 0 1 1 1 1 1 1

Circuitos Digitales

Pgina 45

DIAGRAMA LGICA

Diagrama lgico

S

C

C B A

Diagramas de bloques

SUMADOR - COMPLETOB

C

A C0

S

Semi- Restador

Circuito convencional que realiza la resta de 2 bits y a la salida se obtiene el bit de

resultado y prstamo.

Tabla de verdad

B A R P 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0

Circuitos Digitales

Pgina 46

R BA BA

R B A

P BA

B A

R

P

Diagrama de Bloques

SEMI - RESTADOR

Restador completo

Es un circuito combinacional que realiza la resta de 3 bits y a la salida se obtiene

el bit de resta y prstamo.

Tabla de Verdad

C B A R P 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1

Circuitos Digitales

Pgina 47

R CBA CBA CBA CBA

R C BA BA C B A

R C B A

P CBA CBA CBA CBA CBA

P C BA BA BA C C

P C B A BA

Diagrama Lgico

R

C B A

P

Diagrama de Bloques

RESTADOR COMPLETO

C

B

A

R

P

Circuitos Digitales

Pgina 48

CONSULTA

SUMADOR PARALELO

Consta de tantos sumadores elementales encadenados como bits tengan los

operandos. El acarrea C-1 se debe poner a cero antes de producirse la suma.

El retardo total del esquema de la figura viene dado por el mximo nmero de

puertas que deben atravesar las seales. Como se considera que cada sumador

tiene un tiempo

De respuesta de dos retardos de 10 ms cada uno para producir la suma y el

acarreo, el resultado total del sumador no ser correcto hasta que transcurran n.

20 ns.

Sumador Completo Sumador Completo Sumador Completo Sumador Completo

0A 0B 1A 2A 3A1B 2B 3B

0S 1S 2S 3S0carry 1carry 2

carry

2carry

SUMADOR SERIE

Es un sumador en serie, las entradas A y B consisten en trenes de impulsos

sincronizados en dos lneas del operador, hemos destacado anteriormente, que la

adicin de 2 nmeros de varios dgitos pueden hacerse aadiendo a la suma de los

dgitos de significado idntico al arrastre del resultado inmediatamente anterior.

Con respecto a los trenes de impulsos, sealaremos que la premisa anticipada

equivale a decir que, en un momento dado, debemos sumar en forma binaria a los

impulsos A y B, el impulso de acarrea procedente del resultado obtenido en un

periodo de tiempo anterior.

Este circuito difiere de la configuracin del sumador completo en paralelo por la

inclusin de un tiempo de retardo, que ser igual al lapso entre impulsos. Por

Circuitos Digitales

Pgina 49

tanto, el impulso de acarreo se retrasa dicho tiempo y se agrega a los impulsos,

dgitos de A y de B, en el momento exacto.

Se observa que la suma en paralelo es ms rpida que en serie porque todos los

dgitos se suman simultneamente en el segundo. Pero en el sumador serie se

precisa un sumador completo, mientras que en el sistema en paralelo se necesita

uno por cada bit. Porque la suma en paralelo supone ms incremento de coste que

la suma en serie.

Semi - Sumador Sumador Completo Sumador Completo Sumador Completo

0A 0B 1A 2A 3A1B 2B 3B

0S 1S 2S 3S

0C 1C 2C

3C0C 0C

4C

02 1

3 2 1 0

3 2 1 0

4 3 2 1 0

CC C

A A A A A

B B B B B

C S S S C

Distribucin de Pines

4

4C 0C GND 1B 1A 1

16 15 14 13 12 11 10 9

1 2 3 4 5 6 7 8

4A 3 3A 3B CCV 2 2B 2A

Circuitos Digitales

Pgina 50

Equivalencia entre Compuertas Lgicas

4B 4 4C 0C GND 1B 1A 1

16 15 14 13 12 11 10 9

1 2 3 4 5 6 7 8

4A 3 3A 3B CCV 2 2B 2A

A A

A

A

A

A

A

A

CCV

CCV

A

A

A

A

A

A

A

B

A

A

A

A

A

B

B

BB

AB

A B

BA

B A

AB

B A

Circuitos Digitales

Pgina 51

Disear un circuito de 2 nmeros de 4 bits empleando sumador 7483 y con

puertos lgicos adicionales.

A B

B obtener complemento 2CA

1. Obtener 1CA de B

2. Sumar 1 al dms

3. Sumar el minuendo con el 2CA del sustraendo

4. Si existe carry desechar

5. No existe carry obtener 2CA del resultado paso 3 y agregar signo negativo.

A

B

#1 #2

0

0

0

1

0

0

0

0

10

1

1

1

1

8

3

1

011

04

10

17

1A

2A

3A

4A

1B

2B

3B

4B

1A

2A

3A

4A

1B

2B

3B

4B

10

8

3

1

011

04

10

17

1

2

3

4

1

2

3

4

10

11

1

1

0

0

01

1

1

0

0

1

0

0

0

CCVCCV

CCV

CCV

5

0C0C

131

5

12GND Signo

13

12

1 0

11

0

0

0

0

#1 Positivo

1000

0101

A

B

B A B A

0 0 1

1 0 0

1 0 0 1 1 1

1000

1010

10010

1

10011

A=1000

B=0101

00101

Circuitos Digitales

Pgina 52

#2 Negativo

1000

1011

A

B

Disear un circuito multiplicador de 2 nmeros de 3 bits cada uno.

2 1 0

2 1 0

A A A A

B B B B

A=1001

B=0100

1101

1

1110

A=0001

B=0001

0010

2A 1A 0A

2B 1B 0B

0 2B A 0 1B A 0 0B A

1 2B A 0 1B A 1 0B A

2 2B A 2 1B A 2 0B A

0 1B A 1 0B A 0 0B A

2 2B A 2 1B A 2 1B A

0 2B A 1 1B A 2 0B A

1 1 1 1 1 0

1 1 1 0 1 1 1

1

0

1

0

1 0

Bit menos

significativo

Circuitos Digitales

Pgina 53

1A2A 0A 1B2B 0B

1

2

3

4

1A

2A

3A

4A

1B

2B

3B

4B

4C

1

2

3

4

1A

2A

3A

4A

1B

2B

3B

4B

0C

0 1B A0 1B A

0 2B A

1 0B A

1 1B A

1 2B A

2 0B A

2 1B A

2 2B A

0B

0B

0B

1B

1B

1B

2B

2B

0A

1A

2A

0A

1A

2A

0A

1A

2A

2B

2 0B A

2 1B A

2 2B A4C

0C

Circuitos Digitales

Pgina 54

1B

1B

0

1

4

5

8

13

12

9

3

2 6

7 15

14

11

10

1

1

1 1

1 1

1A 1A1A

0A

1B0B

0A 0A 0A

0B

0B

0B

Comparador

Es un circuito combinacional que realiza la comparacin o compara la magnitud

relativa de 2 nmeros y como salida se obtiene el valor de (>;B A

Circuitos Digitales

Pgina 55

1B

1B

0

1

4

5

8

13

12

9

3

2

7

6

15

14

11

10

1

1

1 1

1

1

1A 1A1A

0A

1B0B

0A 0A 0A

0B

0B

0B

1 0 1 01 1 0 0A B A B A A B A B B

1 01 0 1 0A B A B A A

1 1 0 01 0 1 0A B A B A A B A B B

1 0 11 0 1A B B A A B

A B A B A B

1A 0A 1B 0B

A B

A B

A B

Circuitos Digitales

Pgina 56

74LS85

Comparador de 2 nmeros de 4 bits

4A entradas

0

1

2

3

A

A

A

A

3 entradas

A B

A B

A B

2 entradas de alimentacin CC

GND

V

4B entradas

0

1

2

3

B

B

B

B

3 salidas

A B out

A B out

A B out

A B

A B

A B

1A

2A

3A

0A

1B

2B

3B

0B

GND

A B IN

A B IN

A B inCCV

1A

2A

3A

1B

2B

3B

0B

0A

1A

2A

3A

1B

2B

3B

0B

0A A B IN

A B IN

A B IN

1A

2A

3A

0A

1B

2B

3B

0B

GND

A

B

A

B

A

B

CCV

CCV

CCV

74 85LS74 85LS

Circuitos Digitales

Pgina 57

MULTIPLEXER

Es un circuito combinacional que tiene varias entradas y una sola salida, tambin

es denominado selector de datos o enrotador de datos, el nmero de entradas de

este circuito es de 2n por lo tanto tiene n entradas de seleccin, la seal o entrada

que se enruta o aparece en la salida depende del cdigo o de los niveles colocados

en las entradas de seleccin.

Adems de estos circuitos poseen una entrada adicional denominado de habitacin

lo cual nos permite habilitar o deshabilitar el C.I. y adems es empleada para

obtener circuitos de mayor capacidad.

C

B

A

y

0S 1S

Entradas de seleccin

2n

n

Entadas de datos

Entrada de seleccin

Multiplexer 2 a 1

Entrada de Datos: 0I , 1I

Entrada de Seleccin: A

Salida: y

Tabla de Funcionamiento

A Y 0

0I

1 1I

Tabla de Verdad

A 0I 1I

y

0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

Circuitos Digitales

Pgina 58

0I

A A1AI

0

1

2

3

4

7

6

5

0I

0I

1I 1I 1I

1 1

1

1

0 1Y AI AI

Diagrama de Lgico

A 0I1I

y

Diagrama de Bloques

Max 2 a 1

A

y

0I

1I

Entrada de Habilitacin (G,E,Cs,..)

Circuitos Digitales

Pgina 59

1I

1I

0

1

4

5

8

13

12

9

3

2

7

6

15

14

11

10

0

1

0

G G

A A A

0I

0I

0I

0

0

1G habilitado

G A y 0 0 1 0 1 1 1 0

0I

1 1 1I

Tabla de Verdad

G A 1I 0I Y

0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1

0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 1

Circuitos Digitales

Pgina 60

1 0 1 00 1

Y D B A D B C D C A

Y G I I G I A G A I

Y G AI AI

Diagrama de Lgico

A 0I1I

y

G y

Diagrama de Bloques

Max 2 a 1

A

y

0I

1I

G

Multiplexer 4 a 1

B A y 0 0

0I

0 1 1I

1 0 2I

1 1 3I

0 1 2 3Y BAI BAI BAI BAI

Circuitos Digitales

Pgina 61

Disear un circuito combinacional que en base a una variable de control actu

como sumador completo si el control est en 0 y como restador completo si el

control est en 1. Disear empleando multiplicar 8 a 1 y multiplixer 4 a 1.

D C B A So S10 0 0 0 0 00 0 0 1 1 00 0 1 0 1 00 0 1 1 0 10 1 0 0 1 00 1 0 1 0 10 1 1 0 0 10 1 1 1 1 11 0 0 0 0 01 0 0 1 1 11 0 1 0 1 11 0 1 1 0 11 1 0 0 1 01 1 0 1 0 01 1 1 0 0 01 1 1 1 1 1

}

}

}

}

}

}

}

}

I0

I1

I2

I3

I4

I5

I6

I7

Multiplixer 8 a 1

Tabla de funcionamiento

# de filas de la Tabla verdad

# entrada de datos

16/8 = 2

C B A Y

0 0 0 I0

0 1 1 I1

0 0 0 I2

0 1 1 I3

1 0 0 I4

1 1 1 I5

1 0 0 I6

1 1 1 I7

Circuitos Digitales

Pgina 62

Entrada de datos = 4

Entrada de seleccin

D C B A S1 S0

0 0 0 0 0 0

}I0 0 0 0 1 1 0

0 0 1 0 1 0

0 0 1 1 0 1

0 1 0 0 1 0

}I1 0 1 0 1 0 1

0 1 1 0 0 1

0 1 1 1 1 1

1 0 0 0 0 0

}I2 1 0 0 1 1 1

1 0 1 0 1 1

1 0 1 1 0 1

1 1 0 0 1 0

}I3 1 1 0 1 0 0

1 1 1 0 0 0

1 1 1 1 1 1

B A Y 0 0 I0 0 1 I1 1 0 I2 1 1 I3

Circuitos Digitales

Pgina 63

Demultiplex

Es un circuito combinacional que tienen una entrada y varias salidas.

1.- Entrada de datos

2n .- Salidas

n.- Entrada de seleccin

Decodificadores

Circuito combinacional que tiene n entradas 2n salidas, en este circuito solo una

salida se activa a la vez y es la que corresponde al cdigo de entrada, estos

elementos son de lgica negativa.

n.- entradas

2n .- salidas

Decodificadores 2 a 4

Circuitos Digitales

Pgina 64

Ejemplo

Empleando decodificadores de 3 a 8 construir un decodificador 4 a 16.

D C B A 150 140

0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Codificador

Son circuitos combinacionales que no tienen relacin entre el nmero de entradas

con el nmero de salidas.

D C B A W X Y Z

0 0 0 1 0 0 0 1

0 0 1 0 1 0 0 1

0 1 0 0 1 1 1 0

1 0 0 0 0 0 1 0

Circuitos Digitales

Pgina 65

Conversor de cdigo

Un circuito conversor de cdigo se construye conectando en paralelo en cascada

un decodificador con un codificador, es decir el cdigo de entrada se coloca en las

entradas del decodificador las salidas del decodificador se conectan a las entradas

del decodificador y el cdigo de salida se obtiene en las salidas del codificador.

Los conversores de cdigo de BCD a 7 segmentos pueden ser de nodo comn o

ctodo comn.

nodo comn.- 74LS47

Ctodo comn.- 74LS48

LT= se habilita en 0, si se conecta a tierra se encienden todos los segmentos

RI= nodo comn se activa con 0

Circuitos Digitales

Pgina 66

Suma en BCD

2 3 0 0 1 0 0 0 1 1

+ 0 1 0 0 1 0 0 0 4 8 0 1 1 0 1 0 1 1 7 1 1 + 0 1 1 0 0 1 1 1 1 0 0 0 1 7 1 7 2 5 0 1 1 1 0 0 1 0 0 1 0 1

+ 0 0 1 1 0 0 1 0 0 0 0 1 3 2 1 1 0 1 0 0 0 1 0 0 1 1 0

1 0 4 6 0 1 1 0 4 6 1 0 0 0 0 1 0

D D C B A

0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1

4 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1

1 1 0 1 0

1 0 1 1 Estas

combinaciones no existen

BCD

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

1 0 0 0 0

1 0 0 0 1

Circuitos Digitales

Pgina 67

8 7 9 1 0 0 0 0 1 1 1 1 0 0 1 + 0 0 1 0 0 1 0 0 1 0 0 0 2 4 8 1 0 1 0 1 0 1 1 1 0 0 0 1 1 1 2 7 + + 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0 7 0 1 1 0 0 1 1 0 1 0 0 0 1 1 0 0 1 0 1 1 2

Disear un circuito combinacional que realice la suma de 2 dgitos BCD, y a la

salida el resultado tambin se presente en cdigo BCD y se visualice en desplay. Si

los dgitos ingresados no son BCD loa desplay deben estar apagados.

D 4C 4 3 2 1 z

0 0 0 0 0 0 0

1 0 0 0 0 1 0

2 0 0 0 1 0 0

3 0 0 0 1 1 0

4 0 0 1 0 0 0

5 0 0 1 0 1 0

6 0 0 1 1 0 0

7 0 0 1 1 1 0

8 0 1 0 0 0 0

9 0 1 0 0 1 0

10 1 1 0 1 0 1

11 1 1 0 1 1 1

12 1 1 1 0 0 1

13 1 1 1 0 1 1

14 1 1 1 1 0 1

15 1 1 1 1 1 1

16 1 0 0 0 0 1

17 1 0 0 0 1 1

18 1 0 0 1 0 1

Circuitos Digitales

Pgina 68

Circuitos Digitales

Pgina 69

1

A BC

2

A>BC

CDisply

0 0 1

0 1 1

1 0 1

1 1 0

CD= 1

A BC

2

A>BC

Disear un circuito combinacional que compare x nmeros de 4 bits cada uno el

numero 5 si A=B, si A>B #9 nmeros se deben visualizar en display.

A=Vcc

B=AB

A>B A

Circuitos Digitales

Pgina 70

Disear un circuito que acepte como entrada el cdigo BCD y a la salida se obtenga

el cdigo de exceso 3.

D C B A X3 X2 X1 X0

0 0 0 0 1 0 0 1 1

1 0 0 0 0 0 1 0 0

2 0 0 1 1 0 1 0 1

3 0 0 1 0 0 1 1 0

4 0 1 0 1 0 1 1 1

5 0 1 0 0 1 0 0 0

6 0 1 1 1 1 0 0 1

7 0 1 1 0 1 0 1 0

8 1 0 0 1 1 0 1 1

9 1 0 0 0 1 1 0 0

(A

Circuitos Digitales

Pgina 71

PARCIAL III

Circuito 555

A STABLE

Tiempo de carga (estado 1)

Tc= 0,7(Ra+Rb).C

Tiempo de descarga

Td= 0,7Rb.C

T= Tc+Td

Disear un circuito estable que permanezca en 1 lgico durante 3 segundos y en 0

lgico 2 segundos y en 0 lgico 2 segundos.

10 /16

0,7

0,7

2

0,7(10 )

285,71

c uf v

Td Rbc

TdRb

c

segRb

uf

Rb k

0,7( )

0,7

3285,7

0,7(10 )

142,86

Tc Ra Rb c

TcRa Rb

c

Ra kuf

Ra k

Fan-out

Familia Lgica TTL

1. Transistor Multiemisor

2. Separador de fase

3. Circuito Pull-up (circuito para correr en 1 lgico la salida)

4. Circuito para poner en 0 la salida.

Compuerta NAND

Activa Normal hfE=50

Regin Activa Inversa hpc=0,05

Circuitos Digitales

Pgina 72

( ) 0,75

( ) 0,7

( ) 0, 2

BE

BE

CE

V sat v

V corte v

V sat v

1. Con cualquiera de las 2 entradas n OL

Q1-> Polarizado directamente trabaja RAN

Q2 y Q3 Trabajan en corte

1 1 ( )

1

1

0.2 0.75

0.95

B L BE sat

B

B

V V V

V v v

V v

11

1

1

1

5 0.95

4

1.01

CC BB

B

B

B

V VI

R

V VI

K

I mA

Corriente de entrada en bajo

1.01ILI mA

Voltaje trmico que tiene un diodo

23

25

(1.38*10 / )

T

BC

KTV

q

V mA

K ctc BolTzman K

T Temperatura Absoluta

q caigoe

3

3 3

3

3

3

1.6 ( 183*130 )

25 5 *1.6 *130

25

130 1.6

5.1

*1.6 ( )

5 5.1 (1.6 ) 0.7 0.7

3.6

BC CC B CC FE

B CC FE B

B

FE

B

OH CC B BE D

OH

OH

V V I K V h I

mv I K V h I

I mv

h K

I uA

V V I K V cond V

V uA K

V v

Circuitos Digitales

Pgina 73

Las dos entradas en 1L

Q1 Trabaja en regin activa inversa

Q2 y Q1 Trabajan de saturacin

1 ( )

1

1

2 ( )

0.75 0.75 0.7

2.2

B BE sat BC

B

B

V V V cond

V

V v

11

1

1

4

5 2.2

4

700

CC BB

B

B

V VI

K

IK

I uA

2 1 1

1 1

1

2

1

1 2

35

700 2(35 )

770

B B E

E B FC

B

B

B

I I

I I h

I uA

I uA uA

I uA

Q3 Est abierto

2

2

2

( ) ( )2

0.75 0.2

0.95

C BE CE

C

C

V V sat u V sat

V v v

V v

22 2 2 2

2 2

2 2

1.36

5 0.95 770 2.53

1.6

2.53 3.3

CC CC E B C

C E

C E

V VI I I I

K

I I uA mAK

I mA I mA

2 4

( )4

4

4 3.3 0.75

2.551

0.75 /1 0.75

E B

BE sat

B

ILB I I I mA mA

VI I mA

K

I v K mA

Q4 Saturado

Circuitos Digitales

Pgina 74

4 4

4

4

0.2 ( )

* *8 12.75

2.55 (50)(0.1)

12.75

18.75

1.01

12.62

12

C B FE

C

C

OH

IL

y v OL Corrientede salidaenalto

I I h IoH mA

I mA

I mA

Fan Out

IFan Out

I

mAFan Out

mA

N

N

Circuitos Secuenciales

Descienden de las seales de entrada y en algunas cosas del estado anterior.

Necesitan una seal externa para su funcionamiento (seal de reloj) clk.

MAQUINAS SECUENCIALES

Una parte muy importante en el anlisis y diseo de los circuitos digitales son los

circuitos secuenciales, ya que existen mucho y variados problemas en los cuales se

pueden aplicar los trminos digitales para disear los circuitos de control, las

seales digitales son recibidas e interceptadas por un sistema digital y en la salida

son generadas seales de control de acuerdo con la secuencia de las seales de

entrada, una maquina secuencial o un sistema bsicamente tiene 2 propiedades.

Posee algn elemento o debe tener algn elemento capacidad de memoria.

Debe tener una o varias vas de realimentacin entre el alimento de

memoria y el sistema o circuito de salida.

Memoria

Es una coleccin de registros de almacenamiento junto con los circuitos necesarios

para transferir informacin dentro y fuera de la memoria.

Tipos de memoria

RAW: - DRAM (en capacitores)

- SRAM (Flip _ Flop)

Circuitos Digitales

Pgina 75

BUS: - Datos

- Direcciones

ROM: - ROM

- PROM

- EPROM: - E EPROM

- UVEPROM

Cerrojo Digital

Celda Binaria

Es un circuito que tiene la salida normal y la salida completamente, adems posee

estradas para almacenar un cero o un uno en un dispositivo las celdas binarias sew

pueden construir con compuertas NAND o compuertas NOR.

Qn = Estado anterior

Qn+1 = Estado Actual

Tabla de verdad

S R Qn Qn+1 0 0 0 0

Mantiene 0 0 1 1 0 1 0 0

RESET 0 1 1 0 1 0 0 1

SET 1 0 1 1 1 1 0 Estado

Indetermiando 1 1 1

Flip Flop

Es el elemento bsico de memoria que almacena 1 bit de informacin tiene una

salida normal y la salida complementada, el nivel de salida no depende nicamente

del estado presente en sus entradas sino tambin del estado anterior en el cual se

encontraba el Flip Flop.

Circuitos Digitales

Pgina 76

Este dispositivo mantiene su estado de salida si no existe una seal externa de

comando denominada seal de reloj o clock. Los distintos tipos de Flip Flop se

diferencian en el nmero de entradas y como estas entradas afectan al estado de

salida. Bsicamente un Flip Flop se compone de un bloque decodificador y de un

celda binaria.

Tiempo de salida: Es el tiempo que se necesita para que la seal pase de un nivel

fijo o de un estado alto se lo conoce tambin con el nombre de flanco positivo.

Es el tiempo que la seal permanece en estado alto, los dispositivos que necesitan

o que en este tiempo se dice que disparan por estado.

Tiempo de bajada: es el tiempo que se demora la seal de reloj en pasar de un

estado alto a un estado bajo, se lo conoce tambin con el nombre de flanco

negativo o flanco de bajada. Es el tiempo que permanece en estado bajo la seal de

reloj

Tipos

1. SR

2. D

3. JK

JK Maestro _ Esclavo

4. T

Flip Flop

Este dispositivo posee las entradas S y R denominadas entradas de datos, la

informacin que se almacena en la celda binaria depende del nivel que tienen estas

entradas.

Decodificador Celda Binaria

CLK S R Q Qn+1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1

Circuitos Digitales

Pgina 77

0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1

S R Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1

S R Qn+1

0 0 Qn 0 1 0 1 0 1 1 1

Tabla de Excitacin

Qn Qn+1 S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 x 0

Circuitos Digitales

Pgina 78

Tabla de excitacin

nQ 1nQ S T

0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0

Flip Flop D (lach)

Se lo conoce tambin como filp flop tipo dato, porque almacena en forma

temporal un dato en su entrada y lo pasa a las salida cuando pasa el pulso de reloj,

en la mayora de los casos este tipo de filp flop se disparan por estado.

/C k D nQ 1nQ D nQ 1nQ

0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 0 1 0 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 0 D

1nQ

1 1 0 1 0 0 1 1 1 1 1 1

Tabla de excitacin

nQ 1nQ D

0 0 0 0 1 1 1 0 0 1 1 1

Flip Flop JK

Este dispositivo es muy utilizado en el diseo de circuitos secuenciales, y es un

refinamiento del flip flop SR cuando sus dos entradas de datos tienen el nivel de

1 lgico su slido es igual al estado anterior pero completado.

Circuitos Digitales

Pgina 79

Tabla de Verdad

/C K J

K

nQ 1nQ J

K

nQ 1nQ

0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0

J K 1nQ

0 0 nQ

0 1 0 1 0 1 1 1

nQ

Tabla de excitacin

nQ 1nQ J K

0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 1

Estas flip flop poseen 2 entradas asincrnicas las cuales nos permiten almacenar

un cero o un 1 en el flip flop dependiendo de la seal evitada.

Circuitos Digitales

Pgina 80

Flip flop T

Este dispositivo no es muy comercial es decir que no se puede encontrar con

facilidad pero se puede adaptar cualquier de las flip flop anteriores para que

trabajen o cumplan la tabla de verdad de este elemento.

Tabla de Verdad

/C K T

nQ 1nQ T

nQ 1nQ T

1nQ

0 0 0 0 0 0 0 0 nQ

0 0 1 1 0 1 1 1 nQ

0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0

Tabla de excitacin

nQ 1nQ T

0 0 0 0 1 1 1 0 1 1 1 0

Diagrama de trampas

Es el anlisis de funcionamiento de los flip flop en funcin de la seal de reloj y de

sus entradas o salidas.

Diseo de circuitos secuenciales

1. Realizar el diagrama de estado

2. Tabla de estados

3. Asignacin binaria de estados

00a 01b 10c

Circuitos Digitales

Pgina 81

4. Simplificacin de estados radiantes.

5. Numero de flip flops para el diseo y tipo. (JK)

6. Tabla de transicin

7. Obtener las ecuaciones de las entradas a los flip flops y simplificar.

Disear un circuito secuencial sincrnico que pase por 4 estados diferentes.

Cuando es sincrnico la seal de reloj debe conectar a todas las entradas.

Circuito asincrnico

Disear un circuito secuencial sincrnico que en base a una entrada de control

trabaje de la siguiente forma, si el control esta en 0 pasa por cuatro estados

diferentes en forma ascendente, si el control esta en 1 pasa por 4 estados

diferentes para en forma descendente.

nQ 1nQ

x=0 x=1 a b d b c a c d b d a c

a=00 b=01 c=10 d=11

4) No existen estados redundantes

5) 2 Flip flop JK

6)

nQ 1nQ Entrada a los Flip - Flop

X 1Q 0Q 1Q 0Q 1J 0J 0J 0K

0 0 0 0 1 0 X X X 0 0 1 1 0 1 X X 1 0 1 0 1 1 X 0 1 X 0 1 1 0 0 X 1 X 1 1 0 0 1 1 1 X 1 X 1 0 1 0 0 0 X X 1 1 1 0 0 1 X 1 1 X 1 1 1 1 0 X 0 X 1

Circuitos Digitales

Pgina 82

Disear un circuito secuencial sincrnico que detecte la siguiente secuencia 10011

Entrada nQ 1nQ Salida

0 a a 0 nQ 1nQ Salida

1 a b 0 X=0 X=1 X=0 X=1 0 b c 0 a a b 0 0 1 b b 0 b c b 0 0 0 c d 0 c d b 0 0 1 c b 0 d a e 0 0 0 d a 0 e a f 0 1 1 d e 0 f a b 0 0 0 e d 0 1 e f 1 0 f a 0 1 f b 0

a=000 3 flip flop JK B=001 Q

1nQ J K

C=010 0 0 0 X D=011 0 1 1 X E=100 1 0 x 1 F=101 1 1 x 0

Ent 1Q 1nQ Salida Entrada flip flop

X 2Q 1Q 0Q 2Q 1Q 0Q S 2J 2K 1J 1K 0J 0K

0 0 0 0 0 0 0 0 0 0 X 0 X 0 X 1 0 0 0 1 0 1 0 0 0 X 1 X X 1 2 0 0 1 0 0 1 1 0 0 X X 0 1 X 3 0 0 1 1 0 0 0 0 0 X X 1 X 1 4 0 0 0 0 0 0 0 0 X 1 0 X 0 X 5 0 0 0 1 0 0 0 0 X 1 0 X X 1 6 0 X 1 0 X X X X X X X X X X 7 0 X 1 1 X X X X X X X X X X 8 1 0 0 0 0 0 1 0 0 X 0 X 1 X 9 1 0 0 1 0 0 1 0 0 X 0 X X 0

10 1 0 1 0 0 0 1 0 0 X X 1 1 X 11 1 1 1 1 1 0 0 0 1 X X 1 X 1 12 1 1 0 0 1 0 1 1 X 0 0 X 1 X 13 1 0 0 1 0 0 1 0 X 1 0 X X 0 14 1 X 1 0 X X X X X X X X X X 15 1 X 1 1 X X x X X X X X X X

Circuitos Digitales

Pgina 83

Anlisis de circuitos secuenciales

1. Analizar el circuito o maquina secuencial

Bloque de entradas

Decodificador

Salidas

2. Obtener las ecuaciones de entradas al bloque decodificador.

3. Tabla de la verdad del flip flop que forman el bloque decodificador

4. Realizar la tabla de estados

Estado Entrada al Siguiente

Presente bloque decodificador Estado

5. Diagrama de estados.

6. Explicacin breve del funcionamiento del circuito

OD Q D 1nQ J K 1nQ T 1nQ

CCJ V 0 1 0 0 nQ 0 nQ

0 2K Q Q 1 1 0 1 0 1

nQ

1T Q 1 0 1

1 1 nQ

Tabla de verdad

Asincrnico por que la seal del reloj es diferente contador asincrnico Mod

6

2Q 1Q 0Q CL

0 0 0 1 000 001 010 011 0 0 1 1

0 1 0 1 111 110 101 100 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 X

2 1 OCL Q Q Q

2 1 0Q Q Q

Circuitos Digitales

Pgina 84