ICEPPシンポジウム 1

ATLAS 実験ミューオントリガーシステム用エレクトロニ

クスの開発

東京大学理学系研究科物理学専攻小林富雄研究室　修士 2 年

澁谷和弘

ICEPPシンポジウム 2

発表内容• ATLAS のトリガーシステム• レベル１トリガーシステム• ミューオントリガーシステム• TGC エレクトロニクスについて• 開発状況• 今後について

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ATLAS 実験のトリガーシステム

Hybrid SWHW

2.5s

40MHz

100Hz

•膨大データの中から興味のあるイベントを効率よく識別•３段階のトリガーシステム

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レベル 1 トリガーシステム

• ミューオン検出器とカロリメータの情報によるトリガー• 40.08MHz でデータを処理するスピードが要求される。

HW 実装が不可欠• 2.5s 間保持するパイプラインバッファが必要

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ミューオントリガー検出器

エンドキャップTGC(Thin Gap Chamber)

バレルRPC(Resistive Plate Chamber)

ステーション間のコインシデンス横運動量の大きさによる選別

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TGC(Thin Gap Chamber)二次元読み出し可能な MWPCanode-cathod 間隔 :1.4mmガス :Co2/n-pentan(55%:45%)HV:2.9kVR(Wire)-(Strip)実験では 2,3 枚重ねて使用する2 枚ダブレット3 枚トリプレット約 3700 枚使用される。読み出し総チャンネル数 32 万チャンネル。

修士論文発表会＠ 30 Jan 2004

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ミューオントリガーシステム

toroidal

Triplet

Pivot

Middle•3Plane で構成 ( 計 7層 )•トロイダル磁場により横運動量解析•Pivot を基準点とし無限運動量トラックからのずれを数値化(ΔR,Δφ)pT

•MiddleLow-Pt 判定 (6GeV 以上 )•TripletHigh-Pt 判定(R-φ は独立に処理 )

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TGC エレクトロニクスの構成

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各パートの役割• トリガー

– LVL1 判定のためのトリガ候補の選出• リードアウト

– LVL1 判定されたデータの読み出し• チェンバーからのデータとそのバンチ ID の取得• 第二座標 (φ) の測定 (MDT では φ 　　　　　　　

　　　測定を行ってない。 )• 読み出しのデータからタイミング　　　　　　

　　　　　のパラメータの決定が行える。

• コントロール– パラメータ設定などのモジュールの制御

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Patch Panel ASIC 32ch を処理 (1strip(wire) 分 ) サブナノの精度で遅延が行える。• バンチクロッシング (25ns) と同期を行

う。

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Slave Board ASIC• トリガー、リードアウト二つの役割を担う。• ステーション間でコインシデンスをとる。• 6GeV 以上のミューオンをトリガー (R, ののの• LVL1 トリガー判定されたデータの読み出し• Wire-Strip は独立に処理が行われる。

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JRC(JTAG Route Controller)• スイッチングコント

ローラ– PP,SLB の設定用

• JTAG プロトコルによりコントロール

• Anti-Fuse FPGA を採用

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PS Board

• PP8 チップ• SLB2 チップ• JRC1 チップTotal 1300board

JRC

SLB

PP

SSWHPTSSW

TGC からの信号 32ch× 8

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High-Pt Board• 7 層のコインシデンス• Triplet の情報から High-Pt

のミューオンを検出• Wire-Strip 独立に処理• Total 192 board

Sector Logic へ(Optical, G-Link)

[Wire]

[Wire]

[Strip]

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Sector Logic• R-φ の統合したコインシデンスがとら

れる。• 最終的に Pt の高い２トラック選出• MUCTPI へデータを送る。• FPGA でロジック構成• Total 144 board HPT

MUCTPI

SSW

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Star Switch• Anti-Fuse FPGA 採用• 複数の SLB からの

データの集約＆圧縮• 既存のフォーマット　 へ変換• PP,SLB の設定が JRC

経由で行える• About 200 board

ROD

SLB

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Read Out Driver• 複数の SSW からのデータを集めイベ

ントビルド• L1ID,BCID の整合性のチェック• LVL2 の ROB へ転送• CPU 搭載 (SH4)• About 24 boards

SSW

ROB

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HSC -CCI• リモートコントロールシステム

– CCI エレキハットから VME で操作される。

– HSCCCI から操作され実験ホール内のHPT,SSW をコントロールする。

• Total 24 boards

HSC

CCI

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エレクトロニクスの設置場所

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ASIC 開発の現状

• ほぼすべての ASIC は量産完了– ( 量産されたチップのチェックは未 )

• Slave Board ASIC は試作中。– ２月中に提出し、試作ができ次第動作検証を行う。

• 使用する ASIC, 実験ホール内に置か　　　　　　　れる FPGA すべてに対して、放射線照　　　　　　射試験終了 (γ線、陽子照射試験 ) 。　　　　　　　問題なく動作することを確認　　　　　　　　　　 (200Gy が基準値 )

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統合テスト

• プロトタイプモジュールの完成に伴い、すべてのモジュールを統合した動作検証を行った。　　　　 ( チェンバーからの信号を Pulse Pattern Generator でエミュレートさせて行った。 )

• トリガーはシミュレーションとの比較の結果正常に動作することが確認。　 ( トリガーを出力するレイテンシーもOK)

• リードアウトは正しく読み出せること　　　　　　　　が確認。

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統合テストの写真です。

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ビームテスト• CERN にて 25ns ビームを用いてビーム

テストを行い、 25ns で正しくバンチ ID することが確かめられた。

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タイミングスキームの検証

各モジュールの入力に遅延を実装PP … delay 、 gate の設定　　クロックへの同期化（バンチ識別）SLB 、 HPT 、 SL … delay の設定　　入力の位相差を吸収 (0.5 クロック単位 )3 バンチの読み出しデータの比較により、 delay 、gate を最適化するタイムジッター 20ns強とバンチ幅 4ns の分布を正確にとらえる値に設定

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PP　 delayスキャン

gateの始めをジッターの始めに一致させるpreviousバンチにヒットがなくなる値に設定 M1=11.7ns、M2=15.6ns、M3=15.6ns

M1,M2間の差は TOF(及びケーブル遅延 )により発生

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今後の予定• SLB ASIC の試作を完了させ、量産体

制へ移る。• 製作されたボードの検査システムを構築する。

• 統合テストはトリガー、リードアウト　　　　　別々で行われてきたが、より実験　　　　　に近い TGC エレキすべてを統合　　　　　　したテストを行う予定。

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おわりです。

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セットアップ図

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ビームテスト

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