AXI メモリコントローラー - Xilinx...クイックスタート XAPP739 (v1.0) 2011 年 9 月 23 日 japan.xilinx.com 2クイックスタートここでは、完成されたプロジェクト

XAPP739 (v1.0) 2011 年 9 月 23 日 japan.xilinx.com 1

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はじめにマルチポートメモリコントローラー (MPMC) は、複数のデバイスが 1 つのメモリコントローラーを

共用するアプリケーションに使用されます。これは、複数のソースからのデータが共通のメモリデバイ

ス (通常、 DDR3 SDRAM メモリ ) を介して移動する、ビデオ、エンベデッドシステム、通信のアプリ

ケーションの多くで一般的に見られる要件です。

このアプリケーションノートでは、 Project Navigator (ProjNav) や CORE Generator™ ツールを含む

ISE® Design Suite Logic Edition のツールを使用して、基本的な DDR3 MPMC デザインを作成する方

法を示します。MPMC は、 ISE Design Suite Logic Edition で提供されるメモリインターフェイスジェ

ネレーター (MIG) IP ブロックと、 AXI インターコネクト IP ブロックを組み合わせて構築します。

AXI は、ARM® AMBA4® AXI 仕様に基づいて標準化された IP インターフェイスプロトコルです。こ

のサンプルデザインに使用する AXI インターフェイスは、 AMBA4 仕様に記載された AXI4、AXI4-Lite、 AXI4-Stream インターフェイスからなります。これらのインターフェイスは、システムを

構築するための、共通した IP インターフェイスプロトコルのフレームワークを提供します。

概要このアプリケーションノートのサンプルデザインは、 Virtex®-6 FPGA ML605 評価プラットフォーム

ボード上で完全に動作するハードウェアシステムです。ML605 のデザインは、ビデオテストパターン

ジェネレーター (TPG) から供給されるデータをメモリに複数回ループ入出力してから、ボード上のデジ

タルビジュアルインターフェイス (DVI) ディスプレイに送信する、簡単なビデオシステムをインプリ

メントします。したがって、DDR3 メモリは、複数のビデオフレームバッファーが共用するマルチポー

トメモリとして機能します。ビデオフレームバッファーは、 2 つの AXI Video Direct Memory Access(AXI VDMA) IP コアによって制御されます。各 AXI VDMA コアは、ビデオ情報を伝送する

AXI4-Stream データを取り込み、 AXI4 インターフェイスを介してメモリとの間でデータをやり取りし

ます。 AXI インターコネクトは、共有 MIG メモリコントローラーへの AXI4 トランザクションを多重

化する、アービトレーション機能を持ったスイッチとして機能することで、 AXI MPMC システムを構

成します。クロックジェネレーターブロックは、システム全体にクロックを供給します。AXI4-Lite マスターブロックは、リセット後に AXI VDMA の設定に必要となる、コンフィギュレーションコマン

ドを生成します。図 1 に、システムのブロック図と、システム内の基本的なデータフローを示します。

注記 : このアプリケーションノートで説明するものと同等のシステムを構築する場合、ISE Design SuiteEmbedded Edition (EDK) ではなく、 Xilinx Platform Studio (XPS) ツールを使用した方がより高度な自

動化を実現できる可能性があります。

アプリケーションノート : Virtex-6 ファミリ

XAPP739 (v1.0) 2011 年 9 月 23 日

AXI マルチポートメモリコントローラー著者 : Khang Dao、 Dylan Bulia

http://japan.xilinx.com

クイックスタート


クイックスタートここでは、完成されたプロジェクトファイルセットからデザインを構築する手順を説明し、ML605 ボー

ド上でデモデザインを動作させる方法も示します。

注記 : Project Navigator の新規プロジェクトからデザインを構築する方法は、 11 ページの「ProjectNavigator 新規プロジェクトからの AXI MPMC デザインの作成」で説明します。

デザインを開き再構築する手順

注記 : これらの手順は、 Linux 環境を使用して作成されています。 PC ユーザーは、 PC 環境の相当する

ディレクトリパス区切り記号やツールの起動コマンドが必要となる場合がありますが、 GUI コマンド

はおおむね同じです。

1. ISE Design Suite 13.2 をインストールします (Logic Edition 以上が必要)。

2. アプリケーションノートのリファレンスデザインファイルをローカルフォルダー (以降は

<design_dir> と表記) に解凍します。

3. Project Navigator を起動します。 PC の場合は、 [スタート ] → [Xilinx ISE Design Suite 13.2] →[Project Navigator] をクリックします。 Linux の場合は ise コマンドを使用します。

X-Ref Target - Figure 1

図 1 : AXI MPMC システムの概要 (Project Navigator)

XAPP739_01_091911

AXI MIG

DDR3Memory

AXI VDMA 0AXI TPG

AXI4-Stream Master

VDMA 0 Config

AXI4-Lite Master

DVI Controller

DVI AXI4-Stream Slave

AXI4-Stream Slave

AXI4-Stream Master

AXI4 Master (MM2S)

AXI4 Master (S2MM)

AXI4-Lite Slave

AXI VDMA 1

AXI4-Stream Slave

AXI4-Stream Master

AXI4 Master (MM2S)

AXI4 Master (S2MM)

AXI4-Lite Slave

AXI Interconnect (4x1)

AXI4 Slave 0 (Read Only)

AXI4 Slave 1 (Write Only)


AXI4 MasterAXI4Slave


VDMA 1 Config

AXI4-Lite MasterClock

Generator

IP Blocks Comprising AXI MPMC Subsytem




4. Project Navigator で [File] → [Open Project] をクリックします (図 2)。

5. <design_dir>/projnav/ml605_mpmc_reference_projnav.xise を選択し、 [Open] をク

リックします (図 3)。


図 2 : Project Navigator でプロジェクトを開く


図 3 : [Open Project] ダイアログボックス

XAPP739_02_082911

XAPP739_03_091911




6. デザインの再構築は行わずに、生成済みのビットストリームをハードウェアで実行するだけの場合

は、手順 8 に進んでください。デザインを再構築する場合は、次の手順に従います。

a. このデザインを初めて動作させる場合は、プロジェクト内の IP コアを再生成する必要があり

ます。 IP コアを再構築するには、 [Hierarchy] ペインで xc6vlx240t-1ff156 を選択し、 [DesignUtilities] → [Regenerate All Cores] をダブルクリックします (図 4)。

注記 : コアを再生成せずにデザインをインプリメントすると、コアごとに再生成を促すプロン

プトが表示されます。その場合は、 IP コアごとに [Yes] をクリックしてください。

7. [Process] → [Implement Top Module] をクリックして、ビットストリームまで作成します (図 5)。この手順により、デザインが構築されビットストリームになりますが、完了までに時間がかかる場

合があります。


図 4 : 全コアの再生成


図 5 : Project Navigator によるデザインのインプリメント

XAPP739_04_082911

XAPP739_05_082911




合成中にエラーが発生し、「unknown module <axi_vdma>」というメッセージが表示された場合

は、次のようにして回避します。

a. Project Navigator を閉じます。

b. <design_dir>/projnav/ml605_mpmc_reference.xise を編集します。

c. テキスト内で次のように書かれた部分を見つけます。

<file xil_pn:name="ipcore_dir/vdma.xise" xil_pn:type="FILE_COREGENISE"><association xil_pn:name="Implementation" xil_pn:seqID="237"/></file>

d. 上記の部分をファイルの先頭、 <files> という行のすぐ下に移動します。

注記 : seqID の値は上記と異なる場合があります。

e. テキストファイルを保存します。

f. このテキストファイルを再度 Project Navigator で開きます。

g. [Project] → [Cleanup Project Files] をクリックします。

h. もう一度プロジェクトを再構築します。これらの処置により、エラーメッセージ「unknown

module <axi_vdma>」は解消されるはずです。

ML605 ボードの設定

8. リファレンスデザインは、図 6 に示す ML605 ボード上で動作します。

注記 : 図 6 には、このアプリケーションノートでは言及または使用しない ML605 の機能も示され

ています。


図 6 : ML605 ボードの写真

1

2

8

13

5

10

15

8

13

16b

16c

23

1918a

18b

18c18d7c 17e

17c

17b

17f21a

21a21b

21c

21d

22

7a(on backside)

7b

17a

17d

20

12

616a

7d

11

14

3

4

9

X739_06_083011




9. ボードに同梱された USB ケーブルを使用してホスト PC と ML605 ボードの USB JTAG ポート (図 6 の 6) を接続します。適切なデバイスドライバーがインストールされていることを確認してく

ださい。

10. ML605 の DVI コネクタ (図 6 の 14) に、 1280x720p、 60Hz のビデオ信号を表示できるビデオモニターを接続します。

11. ML605 ボードに電源ケーブルを接続します (図 6 の 21c)。

12. ML605 ボードの電源をオンにします (図 6 の 18a)。

ビットストリームのダウンロードと実行

デザインの再構築を行わずに、アプリケーションノートに付属する生成済みビットストリームファイ

ルを使用して ML605 をプログラムする場合は、次の手順に従ってください。

注記 : デザインが再構築済みの場合は、これらの手順は実行しないでください。

13. [Processes] ペインで [Generate Programming File] を右クリックし、[Force Process Up-to-Date] をクリックします (図 7)。これよって、 [Generate Programming File] の横に緑色のチェックマークが

付き、デザインを構築せずに iMPACT を実行できるようになります。

14. Project Navigator の [Processes] ペインで [Configure Target Device] を右クリックして [Run] をク

リックし、ビットストリームダウンロードツールの iMPACT を起動します (図 8)。


図 7 : [Generate Programming File] を強制的に最新にする


図 8 : Project Navigator から iMPACT を起動する

XAPP739_07_082911

XAPP739_08_082911




15. [Warning] ウィンドウで [OK] をクリックします (図 9)。

16. iMPACT ツールが起動します。 [Edit] → [Launch Wizard] をクリックします (図 10)。

17. [OK] をクリックして、 ML605 ボードの JTAG スキャンを開始します (図 11)。


図 9 : iMPACT の警告メッセージ


図 10 : iMPACT Wizard の起動


図 11 : iMPACT Wizard の [Welcome] ページ

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18. [Yes] をクリックして、コンフィギュレーションファイルを自動割り当てします (図 12)。

19. JTAG チェーンの最初のデバイスである SystemAce™ インターフェイスについては、 [Bypass] をクリックします (図 13)。


図 12 : [Auto Assign Configuration Files Query Dialog] ダイアログボックス


図 13 : [Assign New Configuration File] ダイアログボックス (SystemAce インターフェイス)

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20. XC6VLX240T デバイスに対して system.bit を選択して [Open] をクリックすることで、

<design_dir>/projnav/system.bit をロードし、 FPGA をコンフィギュレーションします (図 14)。

21. SPI または BPI PROM のオプションに対しては、 [No] をクリックします (図 15)。


図 14 : [Assign New Configuration File] ダイアログボックス (XC6VLX240T デバイス)


図 15 : [Attach SPI or BPI PROM] ダイアログボックス

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22. [Device Programming Properties] ダイアログボックスの [OK] をクリックします (図 16)。

23. FPGA をプログラムします。 xc6vlx240t デバイスを右クリックし、 [Program] をクリックします (図 17)。


図 16 : [Device Programming Properties] ダイアログボックス

XAPP739_16_082911


図 17 : iMPACT の FPGA プログラムコマンド

XAPP739_17_082911


Project Navigator 新規プロジェクトからの AXI MPMC デザインの作成


24. プログラムが完了すると、正常終了のメッセージが表示されます。デザインのダウンロード後、ビ

デオモニターには外側に向かってゆっくりと広がる、白色の円形波紋パターンが複数個表示されま

す。これは、ハードウェア内で実際に動作中の AXI MPMC システムを表しています。ビデオデー

タの複数のフレームが、2 つの AXI VDMA ブロックによって制御された DDR3 メモリを介して移

動しています。


このセクションでは、新規プロジェクトからデザインを構築する手順を示します。 Project Navigator を使用して、 IP ブロックのプロジェクトへの追加/コンフィギュレーション後に、それらを互いに接続し

てシステムを構築し、デザインをビットストリームにインプリメントする方法を説明します。

Project Navigator の新規プロジェクトの開始とプロジェクトオプションの設定

1. ISE Design Suite 13.2 をインストールします (Logic Edition 以上が必要)。

2. リファレンスデザインファイルをローカルフォルダー (以降は <design_dir> と表記) に解凍し

ます。このフォルダーには、デザイン作成プロセスに必要なソースファイルが含まれます。

3. Project Navigator を起動します。 PC の場合は、 [スタート ] → [Xilinx ISE Design Suite 13.2] →[Project Navigator] をクリックします。 Linux の場合は ise コマンドを使用します。

4. [File] → [New Project] をクリックして新規プロジェクトを作成します (図 18)。X-Ref Target - Figure 18

図 18 : Project Navigator による新規プロジェクトの作成

XAPP739_18_082911




5. 新しいディレクトリ (以降は <user_dir> と表記) に ml605_mpmc_reference という名前の新

規プロジェクトを作成して [Next] をクリックします (図 19)。X-Ref Target - Figure 19

図 19 : [Create New Project] ページ

XAPP739_19_082911




6. 図 20 に従ってプロジェクト設定を入力して [Next] をクリックします。

注記 : ML605 ボードを選択することで、 FPGA デバイスの情報が自動的に入力されます。このア

プリケーションノートの説明では、推奨言語として Verilog を使用します。


図 20 : [Project Settings] ページ

XAPP739_20_082911




7. プロジェクト設定の内容を確認して、 [Finish] をクリックします (図 21)。この手順を完了すると、

新規プロジェクトが開き、 Project Navigator に戻ります。

8. ディレクトリ <design_dir>/projnav/ipcore_example を <user_dir> にコピーして、

<user_dir>/ipcore_example を作成します。このディレクトリには、後ほど使用する追加の

ソースファイルが含まれます。

デザインへのメモリコントローラー (MIG IP コア) の追加

ここでは、AXI ベースのメモリコントローラー (MIG IP コア) を ML605 ボード用にコンフィギュレー

ションしてプロジェクトに追加する手順を説明します。Virtex-6 FPGA 向けの MIG IP コアの詳細は、

『Virtex-6 FPGA メモリインターフェイスソリューションユーザーガイド』 [参照 1] に記載されてい

ます。


図 21 : [Project Summary] ページ

XAPP739_21_082911




MIG IP コアの生成

9. [Project] → [New Source] をクリックして、システムに新規 IP コアを追加します (図 22)。

10. ソースタイプとして [IP] を選択し、 [File name] に「DDR3_SDRAM」と入力します。ファイルの場

所 [Location] は、デフォルトの <user_dir>/ipcore_dir としてください。 [Next] をクリックし

ます。

11. [Select IP] ページの [View by Function] タブをクリックし、 IP カタログから [Memories & StorageElements] → [Memory Interface Generators] → [MIG Virtex6 and Spartan6] (Version 3.8) をクリッ

クします。 [Next] をクリックします (図 24)。

注記 : GUI にはバージョン番号が表示されない場合があります。


図 22 : Project Navigator による新規ソースの作成


図 23 : New Source Wizard - [Select Source Type] ページ

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12. [Summary] ページで設定を確認して [Finish] をクリックします。以上によって MIG IP の

CORE Generator ツールプロジェクトが作成され、MIG IP コンフィギュレーション GUI が表示さ

れます (図 25)。


図 24 : New Source Wizard - [Select IP] ページ


図 25 : New Source Wizard - [Summary] ページ

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13. MIG GUI でコアのオプションを確認して [Next] をクリックします (図 26)。

14. [Create Design] を選択して [Next] をクリックします (図 27)。 [Number of Controllers] には、デ

フォルト値の 1 を使用します。

注記 : ML605 ボードは、 [Xilinx Reference Boards] オプションをサポートしていません。

[Component Name] には、先ほど設定した IP ファイルの名前があらかじめ入力されています。


図 26 : Virtex-6 FPGA メモリインターフェイスジェネレーターの最初のページ

XAPP739_26_082911




15. [Pin Compatible FPGAs] ページでは [Next] をクリックします。通常このページは、同一パッケー

ジの複数のデバイス間で互換性を持たせる必要がある場合に、新たにボードピン配置を定義すると

きに使用します (図 28)。


図 27 : [MIG Output Options] ページ


図 28 : Virtex-6 FPGA MIG の [Pin Compatible FPGA] ページ

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16. [Memory Selection] ページでは、[DDR3 SDRAM] と [Enable AXI Interface] を選択して [Next] をクリックします。これによって、 ML605 ボード上に、 AXI インターコネクト IP に接続する AXIインターフェイスを備えた、 DDR3 メモリ用メモリコントローラーが作成されます (図 29)。

17. コントローラーオプションの設定では、デザインのクロック周期を 2500ps に設定して、メモリクロックが 400MHz に設定されるようにします。これは、ML605 ボード上のデバイスと FPGA のス

ピードグレードがサポートする最大クロック周波数です。 ML605 ボードに適合するように、メモ

リの情報を次のとおり設定します。

• [Memory Type] : SODIMM

• [Memory Part] : MT4JSF6464HY-1G1

• [Data Width] : 64

• [ECC] : Disabled

• [Data Mask] : オン

• [Ordering] : Normal

[Next] をクリックします (図 30)。


図 29 : MIG [Memory Selection] ページ - メモリタイプとコントローラーの選択

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18. [AXI Parameter] ページでは、次のパラメーターを選択します (図 31)。

• [AXI Data Width] : 256 ビット

この設定により、 AXI インターフェイスのデータ幅が、 MIG データパスのネイティブデータ

幅に一致します (4 64 ビットメモリデータ幅 = 256 ビット AXI データ幅)。

• [AXI Supports Narrow Burst] : 0

この設定により、 AXI の狭いバーストトランザクションに対するサポートが無効になるため、

エリアとレイテンシが削減されます。狭いバーストトランザクションは、通常マスターが最大

データ幅よりも狭いバーストデータ幅を要求した場合に発生します。単一クロックサイクル

のトランザクションは、この最適化の影響を受けません。『AXI リファレンスガイド』 [参照 2]に記載されているとおり、ザイリンクス IP では、通常狭いバーストトランザクションを使用

しません。

• [AXI ID Width] : 4

この値は、このメモリコントローラーに接続されたマスターのネットワークに応じて設定しま

す。通常は、 ARM AXI4 の資料 [参照 7] に記載されたシステムレベルのパラメーターであり、

メモリコントローラーに接続された AXI インターコネクトまたは IP ブロックによって決ま

ります。このデザインでは 4 に設定すれば、 AXI インターコネクトが使用するデフォルトコンフィギュレーション、すなわち自ら ID 信号を発行しない 4 つのマスターからなるコンフィ

ギュレーションに適合します。ただし、カスタムシステムの場合、接続先の AXI システムの

要件を満たすように、この値を調整する必要が生じる場合があります。特に、デバイス数また

は AXI インターコネクトのコンフィギュレーションが大幅に変更される場合です。

[Next] をクリックします。


図 30 : MIG [Controller Options] ページ

XAPP739_30_082911




19. [Memory Options] ページでは、次のパラメーターを選択します (図 32)。

• [Burst Length] : 8-Fixed

これは、システム内のマスターが、通常長いバーストを使用するビデオデバイスの場合に推奨

される、一般的な設定です。

• [Read Burst Type] : Sequential

これは、システム内のマスターが、通常シーケンシャルバーストを使用するビデオデバイス

の場合に推奨される、一般的な設定です。

• [Output Driver Impedance Control] : RZQ/7

ML605 ボードのデザイン要件に適合させます。

• [RTT/ODT] : RZQ/4

ML605 ボードのデザイン要件に適合させます。

• [Memory Address Mapping Selection] : (いずれの設定も使用可能)

システム内のビデオデバイスは長いシーケンシャルパターンでアクセスするため、どの設定

を選んでも同様の結果が得られると考えられます。 [Bank/Row/Column] マップを選択してい

る理由は、理論上複数のマスターが異なるバンクにアクセスできるようになり、バンクの空き

時間が長くなる可能性があるためです。



図 31 : MIG [AXI Parameter Options] ページ

XAPP739_31_082911




20. [FPGA Options] ページでは、次のデフォルト設定を使用します。

• [System Clock] : Differential

• [Debug Signals for Memory Controlle] : OFF

• [Internal Vref] : (オフ)

ML605 ボードの標準コンフィギュレーションに適合させます。 [Next] をクリックします (図 33)。


図 32 : MIG [Memory Options] ページ

XAPP739_32_083111




21. [Pin/Bank Selection Mode] では [Fixed Pin Out] を選択して [Next] をクリックします。これによっ

て、 ML605 ボードのような既存のボードの定義済みピン配置情報を入力できます (図 34)。

注記 : その他のオプションは新しいボードデザイン用であり、ツールにピン配置を選択させる場合

に使用します。


図 33 : MIG [FPGA Options] ページ

XAPP739_33_082911




22. [Pin Selection] ページでは、通常ユーザーが GUI のプルダウンメニューを使用して、メモリイン

ターフェイスに必要な I/O ピン配置情報を入力します。このデザインでは、 [Read UCF] をクリッ

クして、 ML605 ボード用の生成済みファイルの名前を入力します。これによって、各ピンの位置

を入力する時間を節約できます。図 35 は、 UCF ファイル読み出し後の画面です。

注記 : 時間を節約するために、MIG GUI には UCF ファイルを読み出してピン配置情報をインポー

トするオプションがあります。このファイルのフォーマットについては MIG の資料で解説してい

ます。


図 34 : MIG [Extended FPGA Options] ページ

XAPP739_34_082911




23. <user_dir>/ipcore_example/mig.ucf ファイルを選択し、[Open] をクリックして ML605 のピン配置情報ファイルをロードします。ロードが完了すると、 [Pin Selection] ページに戻ります。

[Next] をクリックします (図 36)。

24. [Constraint Selection] ページでは、 ML605 ボード用に BUFIO とマスターバンクの位置を設定す

る必要があります。『Virtex-6 FPGA メモリインターフェイスソリューションユーザーガイド』 [参照 1] では、カスタムボードを使用する場合に必要なピン配置に基づき、これらの値がどのよう

に決定するかを解説しています。 ML605 ボードの場合、 [Master Bank Inner Left IOs] を 26 に、


図 35 : MIG [Pin Selection] ページ - 既存のピン配置情報を使用


図 36 : MIG [Pin Selection] ページ - 読み出す UCF ファイルの選択

XAPP739_35_082911

XAPP739_36_082911




[Master Bank Inner Right IOs] を 36 に設定します。時間を節約するために、ここでも [Read UCF]をクリックして ML605 ボード用の生成済み UCF ファイルをロードします。

注記 : UCF 読み出しの手順をとばして、単純に、完了時の画面が図 37 となるように BUFIO 情報

を入力してもかまいません。

25. データを手入力せずに BUFIO 情報をロードするには、再度 Read UCF] をクリックして

<user_dir>/ipcore_example/mig.ucf ファイルを選択し、[Open] をクリックして ML605 のピン配置情報ファイルをロードします。ロードが完了すると、 [Constraint Selection] ページに戻り

ます。 [Next] をクリックします (図 38)。


図 37 : MIG [Constraint Selection] ページ


図 38 : MIG [Constraint Selection] ページ - 読み出す UCF ファイルの選択

XAPP739_35_082911

XAPP739_38_082911




26. 設定した情報を [Summary] ページで確認して [Next] をクリックします (図 39)。

27. 使用権許諾契約を確認したうえで [Accept] を選択して [Next] をクリックします (図 40)。これに

よって、シミュレーションテストベンチを作成する際に、 CORE Generator ツールによって生成さ

れるメモリシミュレーションモデルが使用されます。

注記 : 使用権許諾契約に同意すると、システムシミュレーションに適したメモリシミュレーション

モデルが生成されます。同意しない場合は、シミュレーションテストベンチ作成の手順を実行する

際に、別にモデルを入手する必要があります。


図 39 : MIG [Summary] ページ

XAPP739_39_082911




28. PCB デザインの情報を確認して [Next] をクリックします (図 41)。


図 40 : MIG Micron 社のモデル使用権許諾契約

XAPP739_40_082911




29. [Design Notes] ページの内容を確認して [Generate] をクリックします。これによって MIG IP ファ

イルが生成され、 Project Navigator に戻ります (図 42)。


図 41 : MIG [PCB Information] ページ

XAPP739_41_082911




MIG および最上位ファイルのデザインへの取り込み

30. Project Navigator の [Hierarchy] ペインで [DDR3_SDRAM] を選択します。次に、下段の [Processes] ペインで [CORE Generator] ツールを展開し、 [View HDL Instantiation Template] をダ

ブルクリックします。これによって、 DDR_SDRAM.veo ファイルが開きます。開いたファイルを

<user_dir>/system.v という名前で保存し、AXI MPMC デザインの最上位 HDL ファイル作成

の基盤にします (図 43)。


図 42 : MIG [Design Notes] ページ

XAPP739_42_082911




31. <user_dir>/system.v を編集して、 MIG IP から最上位ポートに I/O を接続します。最上位 I/Oポートを定義し、これらを表 1 に従って MIG IP に接続します。

注記 : 時間を節約するために、設定済みの <design_dir>/projnav/system.v を使用すること

も可能です。:


図 43 : Project Navigator による CORE Generator IP インスタンシエーションテンプレートの表示

表 1 : system.v に設定された、 MIG DDR3_SDRAM インスタンスから最上位ポートへの接続

DDR3_SDRAM インスタンスのポート名 system.v 内の最上位ポート名

clk_ref_p clk_ref_p (output)

clk_ref_n clk_ref_n (output)

ddr3_dq ddr3_dq (inout)

ddr3_addr ddr3_addr (output)

ddr3_ba ddr3_ba (output)

ddr3_ras_n ddr3_ras_n (output)

ddr3_cas_n ddr3_cas_n (output)

ddr3_we_n ddr3_we_n (output)

ddr3_reset_n ddr3_reset_n (output)

ddr3_cs_n ddr3_cs_n (output)

ddr3_odt ddr3_odt (output)

ddr3_cke ddr3_cke (output)

ddr3_dm ddr3_dm (output)

ddr3_dqs_p ddr3_dqs_p (inout)

ddr3_dqs_n ddr3_dqs_n (inout)

XAPP739_43_082911




32. Project Navigator で [Project] → [Add Source] をクリックして <user_dir>/system.v を選択後、

[Open] をクリックして、このファイルをプロジェクトに追加します (図 44)。

注記 : 時間を節約するために、設定済みの <design_dir>/projnav/system.v を使用すること

も可能です。

33. [Adding Source Files] ダイアログボックスの [OK] をクリックします (図 45)。

Verilog モジュールの名称の中に、 ISE Design Suite 13.2 内の MIG および AXI インターコネクトと競

合するものがあるため、名前の競合を回避するために次の手順に従う必要があります。 MIG XCO コア

のソースを削除して、代わりに競合のない Verilog ファイルをプロジェクトに追加します。

ddr3_ck_p ddr3_ck_p (input)

ddr3_ck_n ddr3_ck_n (input)

sys_rst sys_rst (input)


図 44 : Project Navigator へのソースファイルの追加


図 45 : ソースファイル関連付けの追加

表 1 : system.v に設定された、 MIG DDR3_SDRAM インスタンスから最上位ポートへの接続 (続き)

DDR3_SDRAM インスタンスのポート名 system.v 内の最上位ポート名

XAPP739_44_082911

XAPP739_45_082911




34. [Hierarchy] ペインで DDR3_SDRAM.xco ファイルを右クリックして削除します。削除の確認を求め

るプロンプトが表示されたら、 [Yes] をクリックします (図 46)。

35. [Project] → [Add Source] をクリックして、必要な MIG Verilog ソースファイルだけを再度追加し

ます (図 47)。


図 46 : Project Navigator からの MIG XCO ファイルの削除



XAPP739_46_083111

XAPP739_47_082911




36. <user_dir>/ipcore_dir/DDR3_SDRAM/user_design/rtl/axi ディレクトリに移動します。

モジュールの重複による競合を防ぐため、図 48 に示すファイルのみを追加します。

注記 : 一定の範囲のファイルをハイライトする場合は Shift キーを押しながら選択し、個別にファ

イルを追加選択する場合は Ctrl キーを押しながら選択します。

37. [Association] の列の値を [All] に設定して [OK] をクリックし、これらの Verilog ファイルを追加しま

す (図 49)。ファイルはインプリメンテーションとシミュレーションの両フローに取り込まれます。


図 48 : Project Navigator に追加するソースファイルの選択


図 49 : 新しい Verilog ソースファイルの関連付け選択

XAPP739 48 083111

XAPP739_49_083111




38. 手順 35 から手順 37 を繰り返し、<user_dir>/ipcore_dir/DDR3_SDRAM/user_design/rtl/

の下の、 controller、 ecc、 ip_top (clk_ibuf.v を除くすべて。このファイルのインスタンシ

エーションは手順 41b で削除)、 phy、 ui サブディレクトリ内の残りの MIG Verilog ファイルを追

加します。

39. ここまでの作業により、 DDR3_SDRAM のインスタンスが、 Project Navigator の [Hierarchy] ペイ

ンの system.v の下に表示されるようになります。未使用の MIG Verilog ファイル

(DDR3_SDRAM 階層の下にないもの) が残っている場合がありますが、これらはプロジェクトから

問題なく削除できます。図 50 に例を示します。

MIG ML605 の調整

CORE Generator ツールの通常の MIG フローの場合、ツールは、作成するサンプルデザインの一部と

して専用のクロック生成モジュールを提供します。この AXI MPMC デザインには、 CORE Generatorツールの MIG デザインが生成するデフォルトの 13.2 バージョンのほかに、追加のクロック接続および

クロック機能が必要です。このため、この後説明する手順によって、 MIG ツールが生成するクロッキン

グロジックを手動で編集し、 ML605 AXI MPMC システムの要件に適合させる必要があります。

注意 : MIG コアを再生成すると、これらの変更は上書きされてしまいます。このため、変更した

ファイルは別の場所にバックアップしておくことを推奨します。

次の手順 40 から手順 43 では、いくつかの MIG ファイルを編集します。時間を節約するために、編集

済みの該当するファイルを <design_dir>/projnav/ipcore_dir/DDR3_SDRAM/user_design/rtl/ip_top ディレクトリ

からコピーしてください。

40. <user_dir>/ipcore_dir/DDR3_SDRAM/user_design/rtl/ip_top/iodelay_ctrl.v

ファイルを編集し、 clk_200 信号用の出力ポートを追加します。変更部分のサマリが左側のペイン

に表示されます (図 51)。

注記 : [File] → [Open] をクリックすると、 Project Navigator のテキストエディターが起動されま

す。


図 50 : Project Navigator による不要な MIG ファイルの削除

XAPP739_50_083111




41. <user_dir>/ipcore_dir/DDR3_SDRAM/user_design/rtl/ip_top/DDR3_SDRAM.v ファイ

ルを次の手順で編集します。 ML605 ボードには、 200MHz の基準クロック入力が 1 つしかなく、

リセット入力はアクティブ Low のため、デフォルトの MIG 出力から変更する必要があります。

a. パラメーターの DIVCLK_DIVIDE を 1 に、 RST_ACT_LOW を 0 に変更します。

b. sys_clk_p/sys_clk_n ポートと、これに対応する clk_ibuf モジュールを削除します。

c. sda/scl SPD EEPROM のポートと、これに対応するロジックを削除します。

d. u_infrastructure インスタンスの mmcm_clk ポートに、 iodelay_ctrl.v ファイルから先ほ

ど作成した clk_200 信号を接続します。

42. 編集の結果得られる DDR3_SDRAM.v ファイルの変更点は、図 52 に示す差異レポートの左側ペイン

に似たものになります。


図 51 : MIG iodelay_ctrl.v ファイルの変更

XAPP739_51_083111


図 52 : MIG DDR3_SDRAM.v ファイルの変更

XAPP739_52_083111




デザイン制約の作成

デザイン制約の大部分は、生成された MIG コアから生じます。ここでは、 MIG の制約を変更する方法

と、このデザインおよび ML605 開発ボード固有の必要な制約を追加する方法を説明します。時間を節

約するために、完成した制約ファイルを <design_dir>/projnav/system.ucf から <user_dir>/system.ucf にコピーすることも可能です。

43. <user_dir>/ipcore_dir/DDR3_SDRAM/user_design/par/DDR3_SDRAM.ucf を <user_dir>/system.ucf という名前でコピーし、これを [File] → [Open in Project Navigator]をクリックするか、ほかのテキストエディターを使用して、次のように変更します。

a. MIG ツールからの初期化完了信号に対するタイミング無視 (TIG) 制約を追加します。

NET "DDR3_SDRAM/u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_init/dfi_init_complete" TIG;

b. sys_clk_p、 sys_clk_n、 sda、 scl、 phy_init_done 関連の制約をすべて削除します。これらの

ポートは使用しないためです。

c. sys_clk_p と TNM_sys_clk の PERIOD 制約を削除します。上記の変更により sys_clk_p を使

用しなくなったためです。

d. system.v に DDR_SDRAM のインスタンシエーションが含まれるように、 INST 階層パスを

変更します。具体的には、 u_memc_ui_top のインスタンスを検索して、すべてを DDR3_SDRAM/u_memc_ui_top に置換します (上記手順 a のものを除く )。

e. clk_ref_p/clk_ref_n に対して、差動終端の制約 DIFF_TERM = 'TRUE' を追加します。

NET "clk_ref_p" IOSTANDARD = LVDS_25 | DIFF_TERM = "TRUE"; NET "clk_ref_n" IOSTANDARD = LVDS_25 | DIFF_TERM = "TRUE";

f. sys_rst IOSTANDARD を SSTL_15 に変更し、 TIG 制約を追加します。

NET "sys_rst" IOSTANDARD = SSTL15 | TIG;

g. ビデオおよびビデオ I2C ピン配置に対して、次の I/O 位置 (LOC) 制約を追加します。

NET dvi_out_reset_n LOC = AP17;NET dvi_out_de LOC = AD16;NET dvi_out_vsync LOC = AD15;NET dvi_out_hsync LOC = AN17;NET dvi_out_clk_p LOC = AC18;NET dvi_out_clk_n LOC = AC17;NET dvi_out_data(0) LOC = AJ19;NET dvi_out_data(1) LOC = AH19;NET dvi_out_data(2) LOC = AM17;NET dvi_out_data(3) LOC = AM16;NET dvi_out_data(4) LOC = AD17;NET dvi_out_data(5) LOC = AE17;NET dvi_out_data(6) LOC = AK18;NET dvi_out_data(7) LOC = AK17;NET dvi_out_data(8) LOC = AE18;NET dvi_out_data(9) LOC = AF18;NET dvi_out_data(10) LOC = AL16;NET dvi_out_data(11) LOC = AK16;NET video_out_scl LOC = AN10;NET video_out_sda LOC = AP10;

44. 差異レポートと、左側ペインに表示される変更済みの system.ucf を比べて、変更箇所を確認し

ます (手順 53)。




45. system.ucf をプロジェクトに追加します。

a. [Project] → [Add Source] をクリックします。

b. <user_dir>/system.ucf の保存場所に移動してファイルを選択し、 [Open] をクリックし

ます。

c. インプリメンテーションに system.ucf ファイルを関連付け、 [OK] をクリックします。

デザインへの AXI インターコネクトの追加

ここでは、プロジェクトに AXI インターコネクト IP ブロックを追加する手順を説明します。 AXI イン

ターコネクト IP コアの詳細は、『LogiCORE AXI インターコネクト IP』データシート [参照 3] に記載

されています。 AXI インターコネクトのコンフィギュレーションおよび AXI システムの最適化プロセ

スについては、『AXI リファレンスガイド』 [参照 2] の「AXI システムの最適化の検討事項とヒント」

の章で解説しています。

46. [Project] → [New Source] をクリックして、システムに新規 IP コアを追加します (図 54)。


図 53 : system.ucf ファイルの変更

XAPP739_53_083111




47. [Select Source Type] ページで [IP] を選択して [File name] に「AXI4」と入力し、 [Location] はデ

フォルトの <user_dir>/ipcore_dir のままにします。 [Next] をクリックします (図 55)。


図 54 : Project Navigator での新規ソースの作成



XAPP739_54_082911

XAPP739_55_082911




48. [Select IP] ページで [View by Function] タブをクリックし、 IP カタログで [AXI Infrastructure] →[AXI Interconnect] (Version 1.03 a) をクリックします。 [Next] をクリックします (図 56)。


49. [Summary] ページで設定を確認し、 [Finish] をクリックします。以上によって AXI インターコネ

クトの CORE Generator ツールプロジェクトが作成され、 IP コンフィギュレーション GUI が表示

されます (図 57)。





XAPP739_56_082911

XAPP739_57_082911




50. AXI インターコネクト IP のコンフィギュレーション GUI (図 58) を使用して、 4 つのマスターエンドポイントコアから 1 つのスレーブへの接続をサポートできるように IP コアをコンフィギュ

レーションします。各 AXI_VDMA には独立した読み出し専用および書き込み専用インターフェイ

スが含まれるため、両方の AXI_VDMA 間に、合計 4 つの AXI マスターが存在することになりま

す。 AXI インターコネクトには、次の設定を使用します。

• [Number of Slave Interfaces] : 4

この設定により、 4 つの AXI マスターエンドポイントがインターコネクトに接続できるよう

になります。

• [Slave Interface Thread ID Width] : 0

AXI_VDMA マスターは ID を生成しないため、 0 に設定します。 ID フィールドを使用しない

スレーブインターフェイスが 4 つ存在することから、 [Master Interface ID Width] の値は 4 になります。これらの ID フィールドは、適切な AXI インターコネクトスレーブインターフェ

イスおよびこれに接続された AXI DMA に応答を返す経路を設定するために使用されます。

• [Address Width] : 32

MIG ツールのアドレス幅設定に適合させます。

• [Interconnect Internal Data Width] : 256

MIG ツールの AXI インターフェイスデータ幅に適合させます。

注記 : この値を 256 ビットよりも小さくすると、 MIG ツールと AXI インターコネクト間にス

ループットのボトルネックが生じます。この値を 256 ビットよりも大きくすると、不必要にエ

リアを増大させます。

• [Period of Interconnect_ACLK in PS] : 5000ps

MIG ツールの AXI インターフェイスと同じクロック周波数の 200MHz で動作するように

AXI インターコネクトを設定します。

注記 : AXI インターコネクトは、その接続先である AXI MIG の 256 ビット × 200MHz の AXIインターフェイスに適合するようにコンフィギュレーションされます。これによって、システ

ム性能が最適化され、必要な幅変換やクロック変換が少なくなります。


図 58 : AXI インターコネクトのグローバル設定

XAPP739_58_083111




51. AXI インターコネクト IP コンフィギュレーション GUI の 2 ページ目を、次のように設定します (図 59)。

• [Master Interface] の [Data Width] : 256 ビット

MIG のスレーブ AXI インターフェイス幅に適合させます。

• [Slave Interface] の [Data Width] : 32 ビット

各 AXI_VDMA マスターの AXI インターフェイス幅に適合させます。

• [Slave Interface] 0 ～ 3 の [Is Aclk Async] : オン

AXI VDMA マスターへのスレーブインターフェイスにはクロックコンバーターが必要です (該当するチェックボックスをオン)。 AXI VDMA マスターが 75MHz で動作するのに対し、

AXI インターコネクトは 200MHz で動作するためです。

• このシステムは比較的シンプルであるため、 [Register Slices] はオンにしません。ただし、タ

イミング要件を満たせない場合は、レジスタスライスのパイプライン化が必要になる場合があ

ります。

52. AXI インターコネクトの IP コンフィギュレーション GUI の 3 ページ目を、次のように設定します (図 60)。

• [Slave Interface 0] と [Slave Interface 2] は、AXI_VDMA の MM2S AXI インターフェイスに

接続するために、読み出し専用 ([READ-ONLY]) にします。

• [Slave Interface 1] と [Slave Interface 3] は、AXI_VDMA の S2MM AXI インターフェイスに

接続するために、書き込み専用 ([WRITE-ONLY]) にします。

• 『AXI リファレンスガイド』 [参照 2] の AXI 最適化の章で説明しているとおり、 AXI_VDMAは比較的長いバーストを使用するため、受け入れ数を 2 にすることでパイプライン化されたト

ランザクションのサポートを可能にすると同時に、エリアを最小化できます。メモリコント

ローラーに対するマスターインターフェイスでは、これよりも大きな受け入れ数 16 を使用す

ることで、メモリコントローラーに対するトランザクションを可能な限り多くパイプライン化

して、スループットを最大化します。

• 『AXI リファレンスガイド』 [参照 2] の AXI 最適化の章で説明しているとおり、スレーブイン

ターフェイスのブロック RAM FIFO を有効にすることでスループットを改善し、AXI MIG よりも低速のスループットで動作する AXI マスターによって生じるパフォーマンスボトルネッ

クを軽減できます。

[Generate] をクリックします。


図 59 : AXI インターコネクトの設定

XAPP739_59_083111XAPP739_59_083




注記 : [Generate] のクリック後、コアが生成されて Project Navigator GUI のアイドル状態に戻るま

でに数分を要します。

53. Project Navigator の [Hierarchy] ペインで [axi4] インスタンスを選択します。次に [Processes] ペイ

ンで [CORE Generator] をダブルクリックした後、 [View HDL Instantiation Template] をクリック

します (図 61)。


図 60 : AXI インターコネクトの設定 (続き)


図 61 : AXI インターコネクト IP コアの HDL インスタンシエーションテンプレートの表示

XAPP739_60_082911

XAPP739_61_082911




54. 得られるテンプレートを <user_dir>/system.v ファイルに追加します。時間を節約するために、

設定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。 MIG IP コアと AXI インターコネクト間の接続を設定するために system.v を編集する場合は、

<user_dir>/system.v ファイルを使用してください。必要に応じて HDL ワイヤを定義して、そ

れらを表 2 に従って接続します。

デザインへの Clocking Wizard の追加

AXI MIG コアには内部に専用のクロック生成およびリセットロジックが含まれるため、CORE Generatorツールの Clocking Wizard による生成が必要となるのは 75MHz のビデオクロックのみです。 MIG ツー

ルは、 Clocking Wizard の入力クロックとして使用可能な 200MHz のクロックを ui_clk ポートを介して

出力します。

55. [Project] → [New Source] をクリック後、 [IP (CORE Generator & Architecture Wizard)] をクリッ

クして、ファイル名として clock_generator を指定します (図 62)。

表 2 : AXI インターコネクトを追加した system.v 内の接続

接続元接続先

IP コアポート名 IP コアポート名

AXI インターコネクト M00_AXI_* MIG s_axi_*

MIG ui_clk (200MHz) AXI インターコネクト INTERCONNECT_ACLK



XAPP739_62_082911




56. [View by Function] タブをクリックし、 [FPGA Features and Design] → [Clocking] → [ClockingWizard] (Version 3.2) をクリックします。 [Next] をクリックして [Summary] ページに進みます (図 63)。




XAPP739_63_083111




57. [Finish] をクリックして、 Clocking Wizard のコンフィギュレーション GUI 画面に進みます (図 64)。

58. [Clocking Features/Input Clocks] ページを、次のように設定します (図 65)。

• [Frequency Synthesis] : オン

• [Input Clock] の [primary] : 200.000MHz

• [Source] : No buffer

• [Phase alignment] : オフ




XAPP739_64_082911




59. [Output Clock Settings] ページを、次のように設定します (図 66)。

• [CLK_OUT1] の出力周波数 ([Output Freq]) に [75MHz] を選択します。

• [Drives] プルダウンメニューから、グローバルクロックバッファーの [BUFG] をクリックし

ます。



図 65 : Clocking Wizard の [Clocking Features/Input Clocks] ページ


図 66 : Clocking Wizard の [Output Clock Settings] ページ

XAPP739_65_082911

XAPP739_66_082911




60. [RESET] および [LOCKED] 信号を有効にして [Next] をクリックします (図 67)。X-Ref Target - Figure 67

図 67 : Clocking Wizard の [I/O and Feedback] 設定ページ

XAPP739_67_082911




61. [MMCM_ADV Settings] ページを確認して [Next] をクリックします (図 68)。X-Ref Target - Figure 68

図 68 : Clocking Wizard の [MMCM_ADV Settings] ページ

XAPP739_68_082911




62. [Clock Summary, Port Naming] ページで、プライマリ入力クロックの名前に「CLK_IN1」と入力し

て [Next] をクリックします (図 69)。X-Ref Target - Figure 69

図 69 : Clocking Wizard の [Clock Summary, Port Naming] 設定ページ

XAPP739_69_082911




63. [Core Summary] ページの設定と出力ファイルを確認し、 [Generate] をクリックしてウィザードを

終了します (図 70)。X-Ref Target - Figure 70

図 70 : Clocking Wizard の [Core Summary] ページ

XAPP739_70_082911




64. Project Navigator の [Hierarchy] ペインで [clock_generator] インスタンスを選択します。次に

[Processes] ペインで [CORE Generator] → [View HDL Instantiation Template] をダブルクリックし

ます (図 71)。

65. 得られるテンプレートを <user_dir>/system.v ファイルに追加します。時間を節約するために、

設定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。

clock_generator への接続を設定するために system.v を編集する場合は、<user_dir>/system.v

ファイルを使用してください。HDL ワイヤを定義して、それらを表 3 に従ってポートに接続します。


図 71 : Project Navigator による CORE Generator IP インスタンシエーションテンプレートの表示

表 3 : クロックジェネレーターを追加した system.v 内の接続

接続元接続先


MIG ui_clk (200MHz) Clock Generator CLK_IN1

MIG ui_clk_sync_rst Clock Generator RESET

Clock Generator LOCKED AXI インターコネクト INTERCONNECT_ARESETN

Clock Generator CLK_OUT1 (75MHz) AXI インターコネクト S0*_AXI_ACLK

注記 :

clock_generator の LOCKED 出力によって AXI インターコネクトの INTERCONNECT_ARESETN 入力を駆動することで、ミックスモードクロックマネージャー (MMCM) で生成されたクロックがすべてロックされるまで、インターコネクトのリセットが解除されないようにします。

XAPP739_71_083111




デザインへの AXI VDMA の追加

ここでは、デザインに両 AXI_VDMA コアを生成する方法について説明します。 VDMA_0 は、

master_example コアからビデオデータを受信し、 DDR3 メモリに格納します。 VDMA_0 はビデオデー

タをメモリから再び読み出し、これを AXI4-Stream チャネルを介して VDMA_1 へとループさせます。

VDMA_1 はデータをメモリに書き込み、再びこれを読み出して、表示のために axi_stream_slave_exampleブロックに供給します。このデザインでは、両方の AXI VDMA コアをまったく同じコンフィギュレー

ションに設定します。

66. [Project] → [New Source] をクリック後、 [IP (CORE Generator & Architecture Wizard)] をクリッ

クして、ファイル名として vdma を指定します。 [Next] をクリックします (図 72)。X-Ref Target - Figure 72


XAPP739_72_082911




67. [View by Function] タブをクリックし、[AXI Infrastructure] → [AXI Video Direct Memory Access](Version 3.1) をクリックして [Next] をクリックします (図 73)。




XAPP739_73_082911




68. [Summary] ページの内容を確認して、 [Finish] をクリックします (図 74)。

VDMA のコンフィギュレーション

VDMA は、妥当なパフォーマンスを引き出せる設定のビデオフレームバッファーとして機能するよう

にコンフィギュレーションされます。ここでは AXI VDMA のコンフィギュレーション方法を示します。

69. 図 75 と、この図の後に記載されたリストに従って設定します。



XAPP739_74_082911




a. [Frame Stores] : 3

これにより、必要なフレームバッファー数が範囲内の最大値に設定され、各バッファーに対応

してコンフィギュレーションレジスタが生成されます。このデザインの場合、フレームバッ

ファーが 3 つあればバッファー機能としては十分であり、チャネルの上書きや古いデータの読

み出しを発生させずに、 MM2S チャネルからのデータ読み出しおよび S2MM チャネルへの

データ書き込みを実行できます。

b. [Enable Scatter Gather Engine] : オフ

スキャッター /ギャザー動作を有効にするには、通常、バッファー記述子を提供および維持す

るためにプロセッサまたは追加のステートマシンが必要になります。このデザインでは、簡素

な AXI4 Lite マスターが、 AXI4 Lite スレーブインターフェイスを介して VDMA を直接コン

フィギュレーションします。ビデオ転送パラメーターの hsize、フレーム遅延、ストライド、開

始アドレスの書き込み後、 vsize を書き込むとビデオ転送が開始されます。転送は、フレーム

同期信号によって、各インターフェイスで上書きや古いデータの読み出しが発生しないように

しながら、無期限に継続します。

c. [Enable Video Parameter Reads] : オフ

ビデオ転送パラメーターの vsize、 hsize、フレーム遅延、ストライド、開始アドレスの読み出

し用マルチプレクサーによって、 AXI4 Lite スレーブインターフェイスを介したレジスタ読み

出しが可能になります。このデザインは VDMA レジスタを読み出さないため、この機能を無

効にして FPGA リソースの使用率を下げることができます。

d. [Use Frame Sync] : オン

この機能により、 VDMA のフレームレートが、接続先のビデオエンドポイント IP に同期し

ます。


図 75 : VDMA IP コンフィギュレーション GUI

XAPP739_75_082911




e. [Interrupt Delay Timer Resolution] : 125

遅延割り込み用の遅延タイマーの分解能を設定します。このデザインでは VDMA 割り込みを

使用しないため、この設定はデフォルト値のままにします。

f. [Enable Asynchronous Clocks] : オフ

このデザインの VDMA 機能は、すべてが同じ 75MHz クロックに基づいて動作します。 AXIインターコネクトでは、 200MHz の DDR3 AXI インターフェイスへの非同期クロッククロッ

シングが発生します。 VDMA を同期モードで動作させることで、 VDMA の FPGA リソース

使用率を低減できます。

g. MM2S と S2MM 両方の [Enable Channel] : オン。

これらは、それぞれメモリマップ方式 (AXI4 読み出し) から AXI4-Stream、 AXI4-Stream からメモリマップ方式 (AXI4 書き込み) に対応しています。

h. MM2S と S2MM インターフェイス両方の [Memory Map Data Width] : 32

ビデオエンドポイントのデータパス幅に適合させた設定です。

i. 両チャネルの [Allow Unaligned Transfers] : オフ

このデザインでは、すべてのビデオラインおよびフレームが 32 ビットのワード境界に揃えら

れています。そのため、 VDMA 内のデータリアラインメントエンジンは不要です。リアライ

ンメントエンジンを無効のままにしておくことで、 FPGA リソースの使用率を低減できます。

j. 両チャネルの [Enable Store and Forward] : オン

このバッファリングを有効にすると、 VDMA は AXI4 に対して、ただちに完了できる読み出

し要求または書き込み要求だけを送信するようにコンフィギュレーションされます。この機能

は、VDMA が AXI4 へのアクセスを長期にわたって不必要にブロックすることを防止します。

k. [Maximum Burst Size] : 128

VDMA 用に幾分大きめの AXI4 バーストサイズを設定します。 128 という設定により、ビデ

オデータのオーバーランやアンダーランを防ぐ、より高い帯域幅が得られます。 [MaximumBurst Size] を大きめに設定することで、DDR3 メモリの使用率も向上します。DDR3 メモリに

は 256 ビット幅の AXI4 スレーブインターフェイスがあり、効率を上げるには長いバースト

が必要です。ただし、バースト長を大きくすると、システムのほかのマスターのレイテンシが

増加する可能性があります。デザインにおけるこのようなトレードオフについては、『AXI リ

ファレンスガイド』 [参照 2] で検討しています。

l. MM2S と S2MM チャネル間のフレームレベルの同期を保ち、各インターフェイスで上書き

や古いデータの読み出しが発生しないように、 Gen-Lock モードを使用します。このデザイン

では、各 VDMA の S2MM チャネルの [Gen-Lock Mode] を [Master] に設定し、 MM2S チャ

ネルの [Gen-Lock Mode] は [Number of Masters] が 1 の [Slave] に設定します。

m. [Line Buffer Depth] : 2048

VDMA のラインバッファーが有効になり、その深さが 2048 バイトに設定されます。ライン

バッファーは、AXI4-Stream とこれに対応する AXI4 インターフェイス間にある程度の柔軟性

を与え、 VDMA から AXI4-Stream 上へのプッシュバックを防止するのに十分なバッファー機

能が得られます。

n. [Line Buffer Threshold] : 1024

ラインバッファーのしきい値は、MM2S がほぼ空であること、および S2MM がほぼフルであ

ることを知らせるフラグの基準値です。これらの機能は、MM2S で受信を開始するのに十分な

データがバッファリングされたこと、あるいは S2MM で送信を開始するのに十分なバッ

ファー領域の空きが確保されたことを知らせるために、ビデオ IP が使用する場合があります。

このデザインでは、ほぼフルおよびほぼ空を示すフラグを使用しないため、任意の設定である

1024 を選びました。




[Generate] をクリックします。

70. Project Navigator の [Hierarchy] ペインで axi_vdma インスタンスを選択します。 [Processes] ペイ

ンで [CORE Generator] → [View HDL Instantiation Template] をダブルクリックします (図 76)。

71. 得られる Verilog テンプレートを、 axi_vdma_0 および axi_vdma_1 インスタンスとして、

<user_dir>/system.v ファイルに 2 回追加します。時間を節約するために、設定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。

注記 : system.v を更新して保存することで axi_vdma を 2 回インスタンシエートした場合、

Project Navigator の [Hierarchy] ペインには、同じ vdma.xco ファイル名が関連付けられた、

axi_vdma_0 と axi_vdma_1 の両方のインスタンスが表示されます。VDMA への接続を設定するた

めに system.v を編集する場合は、 <user_dir>/system.v ファイルを使用してください。 HDLワイヤを定義して、それらを表 4 に従って接続します。


図 76 : Project Navigator による CORE Generator IP インスタンシエーションテンプレートの表示 (system.v の更新前)

表 4 : VDMA を追加した system.v 内の接続

接続元接続先


AXI_VDMA_0 m_axi_mm2s_* AXI インターコネクト S00_AXI_* (read-only)

AXI_VDMA_1 m_axi_mm2s_* AXI インターコネクト S02_AXI_* (read-only)

XAPP739_76_082911




AXI VDMA のコンフィギュレーション用 AXI4-Lite マスターの追加

各 AXI VDMA は、起動時に 1280x720p ビデオフレームに対する循環フレームバッファーとして動作

するようにコンフィギュレーションする必要があります。また、制御レジスタをコンフィギュレーショ

ンするための AXI4-Lite スレーブインターフェイスを備えています。このシステムでは、 2 つの簡単な

書き込み専用 AXI4-Lite マスターをインスタンシエートしています。各 AXI4-Lite マスターの内部に

は、 AXI VDMA ブロックを適切にコンフィギュレーションするための、固定された書き込みコマンド

シーケンスを実行するステートマシンがあります。AXI4-Lite マスター IP ブロックは、AXI VDMA 制御インターフェイスごとに個別に直接接続されます。

72. [Project] → [Add Source] をクリックして、axi_lite マスターのソースコードをシステムに追加しま

す (図 77)。

AXI_VDMA_0 m_axi_s2mm_* AXI インターコネクト S01_AXI_* (write-only)

AXI_VDMA_1 m_axi_s2mm_* AXI インターコネクト S03_AXI_* (write-only)

AXI_VDMA_0 s_axis_mm2s_* AXI_VDMA_1 s_axis_s2mm_*

Clock Generator CLK_OUT1 (75MHz) AXI_VDMA_* *aclk

AXI インターコネクト S00_AXI_ARESET_OUT_N AXI_VDMA_0 axi_resetn

AXI インターコネクト S02_AXI_ARESET_OUT_N AXI_VDMA_1 axi_resetn

注記 :

AXI インターコネクトの未使用ポート「S0*_AXI_*」は、読み出し専用または書き込み専用ポートに設定されたことで使用しなくなった AXI 読み出しまたは書き込み方向に対応したポートであるため、未接続のままでかまいません。



表 4 : VDMA を追加した system.v 内の接続 (続き)

接続元接続先


XAPP739_77_082911




73. [Add Source] ダイアログボックスで <user_dir>/ipcore_example/ ディレクトリに移動し、

axi_lite_master_vdma_0.v および axi_lite_master_vdma_1.v を追加します。[Open] をクリックします (図 78)。


図 78 : [Add Source] ダイアログボックス

XAPP739_78_082911




74. [Association] プルダウンメニューから [All] をクリックします。 [Library] の列に [work] を選択し

て、 [OK] をクリックします。これによって、ソースコードがシミュレーションと合成に関連付け

られます。これらのファイルは、 Project Navigator から参照できます。ファイルをダブルクリック

することで、AXI4-Lite マスターのサンプルに対するソースコードが表示されます。ソースコード

には、適切な動作のための AXI VDMA 制御レジスタのコンフィギュレーション用に、どちらの

AXI VDMA レジスタアクセスが生成されるかも記述されています (図 79)。X-Ref Target - Figure 79

図 79 : 新しいソースファイルの関連付けの選択

XAPP739_79_083111




75. Project Navigator の [Hierarchy] ペインで axi_lite_master_vdma_0 を選択します。次に、

[Processes] ペインで [Design Utilities] → [View HDL Instantiation Template] をダブルクリックし

ます (図 80)。

76. Project Navigator のエディターウィンドウで axi_lite_master_vdma_0 のインスタンシエーション

テンプレートをコピーし、 <user_dir>/system.v ファイルに挿入します。時間を節約するため

に、設定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。


図 80 : Project Navigator による CORE Generator IP インスタンシエーションテンプレートの表示 (axi_lite_master_vdma_0)

XAPP739_80_083111




77. 以上のプロセスを、もう一方の AXI4-Lite マスターに対しても繰り返します。 Project Navigator の[Hierarchy] ペインで axi_lite_master_vdma_1 を選択します。次に、 [Processes] ペインで [DesignUtilities] → [View HDL Instantiation Template] をクリックします (図 81)。

78. Project Navigator のエディターウィンドウで axi_lite_master_vdma_1 のインスタンシエーション

テンプレートをコピーし、 <user_dir>/system.v ファイルに挿入します。時間を節約するため

に、設定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。

79. axi_lite マスターへの接続を設定するために system.v を編集する場合は、<user_dir>/system.v

ファイルを使用してください。 HDL ワイヤを定義して、それらを表 5 に従って接続します。


図 81 : Project Navigator による CORE Generator IP インスタンシエーションテンプレートの表示 (axi_lite_master_vdma_1)

XAPP739_81_083111

表 5 : axi_lite マスターを追加した system.v 内の接続

接続元接続先


Clock Generator CLK_OUT1 (75MHz) axi_lite_master_vdma_* M_AXI_ACLK

AXI インターコネクト S00_AXI_ARESET_OUT_N axi_lite_master_vdma_0 M_AXI_ARESETN

AXI インターコネクト S02_AXI_ARESET_OUT_N axi_lite_master_vdma_1 M_AXI_ARESETN

axi_lite_master_vdma_0 M_AXI_* AXI_VDMA_0 s_axi_lite_*

axi_lite_master_vdma_1 M_AXI_* AXI_VDMA_1 s_axi_lite_*

MIG phy_init_done axi_lite_master_vdma_* DDRX_PHY_INIT_DONE




AXI4-Stream テストパターンジェネレーター (TPG) の追加

AXI VDMA 0 を駆動する AXI4-Stream のソースは、タイムベースジェネレーター (ビデオフレーム同

期信号を生成) を備えたビデオテストパターンジェネレーターです。 TPG ブロックは固定ネットリス

トとして提供されます。この固定ネットリストは、 AXI4-Stream プロトコルを使用して、 AXI VDMA0 に 1280x720p、 60Hz のビデオパターンを送信するようにコンフィギュレーションされています。

このデザインの AXI TPG は、 AXI VDMA の 32 ビット幅のデータパスに 24 ビットの RGB データを

パディングして転送します。 AXI VDMA と AXI MPMC のデータパスは、 32 ビットの RGBA および

YUVA データを転送することもできます。

80. [Project] → [Add Source] をクリックして、AXI4-Stream TPG マスターのソースコードをシステム

に追加します (図 82)。X-Ref Target - Figure 82


XAPP739_82_082911





axis_master_example_0_wrapper_synth.v、 axis_master_example.ngc、

axis_master_example.v を追加します (図 83)。 [Open] をクリックします。



XAPP739_83_082911




82. 次の図のようにこれらのファイルを関連付け、 [OK] をクリックします。ソースコードが、必要に

応じてシミュレーションと合成に関連付けられます。

axis_master_example_0_wrapper_synth.v および axis_master_example.ngc は、コア

の HDL によるブラックボックス定義とネットリストを定義します。 axis_master_example.v

は、 IP のネットリストに基づく HDL シミュレーションモデルです (図 84)。

83. Project Navigator の [Hierarchy] ペインで axis_master_example を選択します。次に、 [Processes]ペインで [Design Utilities] → [View HDL Instantiation Template] をダブルクリックします (図 85)。



XAPP739_84_082911




84. Project Navigator のエディターウィンドウで axis_master_example のインスタンシエーションテン

プレートをコピーし、 <user_dir>/system.v ファイルに挿入します。時間を節約するために、設

定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。AXI4-StreamTPG マスターへの接続を設定するために system.v を編集する場合は、 <user_dir>/system.v

ファイルを使用してください。 HDL ワイヤを定義して、それらを表 6 に従って接続します。


図 85 : Project Navigator での CORE Generator IP インスタンシエーションテンプレートの表示 (axis_master_example)

XAPP739_85_082911

表 6 : AXI4-Stream TPG マスターを追加した system.v 内の接続

接続元接続先


AXI4-Stream TPG (axis_master_example)

m_axis_* (m_axis_aresetn を除く )

AXI_VDMA_0 s_axis_s2mm

AXI_VDMA_0 s2mm_prmry_reset_out_n AXI4-Stream TPG (axis_master_example)

m_axis_aresetn

Clock Generator CLK_OUT1 (75MHz) AXI4-Stream TPG (axis_master_example)

aclk


fsync_o AXI_VDMA_0 s2mm_fsync

MIG phy_init_done AXI4-Stream TPG (axis_master_example)

DDRX_PHY_INIT_DONE




AXI4-Stream DVI ディスプレイコントローラーの追加

AXI VDMA 1 は、 AXI4-Stream 出力を、タイムベースジェネレーター (ビデオフレーム同期信号を生

成) を備えた DVI ディスプレイコントローラーに送信します。 DVI ディスプレイコントローラーブロックには、ML605 ボード上の Chrontel CH7301 ビデオチップをコンフィギュレーションする IIC ドライバーも含まれています。この IP ブロックは固定ネットリストとして提供されます。この固定ネッ

トリストは、AXI VDMA 1 からの 1280x720p、60Hz の AXI4-Stream プロトコルビデオ信号を、ML605ボード上で表示できるようにコンフィギュレーションされています。

85. [Project] → [Add Source] をクリックして、AXI4-Stream DVI マスターのソースコードをシステム

に追加します (図 86)。X-Ref Target - Figure 86


XAPP739_86_082911





axis_slave_example_0_wrapper_synth.v、 axis_slave_example.ngc、

axis_slave_example.v を追加します。 [Open] をクリックします (図 87)。X-Ref Target - Figure 87


XAPP739_87_082911




87. 図 88 のようにこれらのファイルを関連付け、 [OK] をクリックします。ソースコードが、必要に

応じてシミュレーションと合成に関連付けられます。

axis_slave_example_0_wrapper_synth.v および axis_slave_example.ngc は、コアの

HDL によるブラックボックス定義とネットリストを定義します。 axis_slave_example.v は、

IP のネットリストに基づく HDL シミュレーションモデルです。



XAPP739_88_082911




88. Project Navigator の [Hierarchy] ペインで axis_slave_example を選択します。次に、 [Processes] ペインで [Design Utilities] → [View HDL Instantiation Template] をダブルクリックします (図 89)。

89. Project Navigator のエディターウィンドウで axis_slave_example のインスタンシエーションテン

プレートをコピーし、<user_dir>/system.v ファイルに挿入します。時間を節約するために、設

定済みの <design_dir>/projnav/system.v ファイルを使用することも可能です。

AXI4-Stream DVI ディスプレイコントローラースレーブへの接続を設定するために system.vを編集する場合は、 <user_dir>/system.v ファイルを使用してください。 HDL ワイヤを定義し

て、それらを表 7 に従って接続します。


図 89 : ProjectNavigator による CORE Generator IP インスタンシエーションテンプレートの表示 (axis_slave_example)

XAPP739_89_082911

表 7 : AXI4-Stream DVI ディスプレイコントローラースレーブを追加した system.v 内の接続

接続元接続先


AXI_VDMA_1 m_axis_mm2s_* AXI4-Stream DVI (axis_slave_example)

m_axis_mm2s_*

AXI_VDMA_1 s2mm_prmry_reset_out_n AXI4-Stream DVI (axis_slave_example)

aresetn

Clock Generator CLK_OUT1 (75MHz) AXI4-Stream DVI (axis_slave_example)

aclk

AXI4-Stream DVI (axis_slave_example)

fsync_o AXI_VDMA_* mm2s_fsync


fsync_o AXI_VDMA_1 s2mm_fsync




system.v での SDA/SCL に対する IOBUF 接続

system.v では、 SDA/SCL に対して次のように IOBUF を接続します。

IOBUF scl_iobuf ( .I ( SCL_O ), .IO ( video_out_scl ), .O ( SCL_I ), .T ( SCL_T ) );

IOBUF sda_iobuf ( .I ( SDA_O ), .IO ( video_out_sda ), .O ( SDA_I ), .T ( SDA_T ) );

リセット

MIG DDR3 コントローラーは、専用のクロック生成およびリセットロジックを備え、 ui_clk_sync_rstを介してリセット信号を出力します。この出力はシステムのほかの部分をリセットするために使用でき

ます。 ui_clk_sync_rst を、 clock_generator インスタンスのリセット入力に接続してください。 75MHzクロックで動作する、ほかのコアのリセットには LOCKED 出力を使用し、動作開始前に安定したク

ロックを確保できるようにする必要があります。 AXI インターコネクトは、マスターに同期リセット信

号を供給します。AXI_VDMA は AXI4-Stream のマスターとスレーブサンプルコアにリセット信号を

供給します。

MIG phy_init_done AXI4-Stream DVI (axis_slave_example)

DDRX_PHY_INIT_DONE


CHRONTEL_INIT_DONE (IIC の動作が完了するまで、

TPG と axi_lite マスターの起

動を阻止)


CHRONTEL_INIT_DONE


CHRONTEL_INIT_DONE axi_lite_master_vdma_* CHRONTEL_INIT_DONE


SDA/SCL* Top Level I/O Port 手動でインスタンシエートした IOBUF プリミティブを使用して

video_out_scl と video_out_sda の I/O ポートに接続。 72 ページの

「system.v での SDA/SCL に対す

る IOBUF 接続」を参照。


de、 vsync、 hsync、 dvi_data、dvi_clk_p、 dvi_clk_n

Top Level I/O Port dvi_out_de、 dvi_out_vsync、dvi_out_hsync、 dvi_out_data、dvi_out_clk_p、 dvi_out_clk_n

N/A N/A Top Level I/O Port dvi_out_reset_n (この出力ポートを

値 1 に駆動)

表 7 : AXI4-Stream DVI ディスプレイコントローラースレーブを追加した system.v 内の接続 (続き)

接続元接続先



等価 XPS デザイン


システム接続

IP インスタンスと最上位 I/O 間の必要なシステム接続が完了したら、最終的な system.v ファイルを

ビットストリームに再構築できます。新規プロジェクトからの AXI MPMC デザインの構築手順が適切

に完了しているかどうかは、デザインを構築して、それを 2 ページの「クイックスタート」の手順に

従ってハードウェア上で動作させることで確認できます。適切に構築されていない場合やハードウェア

が正常に動作しなかった場合は、デザインを <design_dir>/projnav に保存された元の生成済みデ

ザインと比べてください。

<design_dir>/projnav/ipcore_dir 内の system.v ファイルおよび .xco ファイルを、

<user_dir>/ipcore_dir 内の .xco ファイルと比較して、誤ってコンフィギュレーションされたコ

アがないかどうかを確認します。 ipcore_dir/DDR3_SDRAM ディレクトリも比較して、 MIG ファイル

が正しく変更されていることを確認してください。

注記 : デザインの合成中にエラーが発生し、「unknown module <axi_vdma>」というメッセージが表

示された場合は、 2 ページの「クイックスタート」で説明した回避策で対応します。

シミュレーションテストベンチ

このデザインは、シミュレーションをサポートしていません。長いフレーム時間を伴うビデオデザイン

であるため、複数のビデオフレームのシミュレーションにシミュレータが対応しきれないためです。

等価 XPS デザイン

参考のために、 Xilinx Platform Studio (XPS) によるスタンドアロンの等価デザインも提供しています。

これは、 Project Navigator によるデザインと同じ IP と全体的な機能を備えていますが、 XPS ツールで

ビットストリームを構築できる、 XPS 用に完成されたデザインとして提供されます。図 90 に、 XPS デザインのブロック図を示します。このデザインは、 XPS ネイティブの proc_sys_reset ブロックと

clock_generator ブロックを使用している点、および AXI4-Lite 接続用に、より多くの AXI インターコ

ネクトブロックを使用している点が、Project Navigator によるデザインと異なります。AXI 接続を XPSによってモデル化する場合、AXI4-Lite マスターを各 VDMA に接続する AXI インターコネクトブロッ

クが必要になりますが、これらのロジックは実質的にはパススルーです。


図 90 : AXI MPMC システムの概略ブロック図 (EDK)

XAPP739_90_083111

AXI MIG

DDR3Memory

AXI VDMA 0AXI TPG

AXI4-Stream Master

VDMA 0 Config

AXI4-Lite Master

DVI Controller

DVI AXI4-Stream Slave


AX14 Slave AX14 Master

AX14 Master

AXI4-Stream Slave

AXI4-Stream Master

AXI4 Master (MM2S)

AXI4 Master (S2MM)

AXI4-Lite Slave

AXI VDMA 1AXI4-Stream Slave

AXI4-Stream Master

AXI4 Master (MM2S)

AXI4 Master (S2MM)

AXI4-Lite Slave





AXI4Master

AXI4Slave


VDMA 1 Config

AXI4-Lite Master


AX14 Slave

ClockGenerators

Proc_Sys_Reset


リファレンスデザイン


このデザインは、XPS ツールの通常の構築フローによって再構築できます。XPS ツールの詳細は、『EDKコンセプト、ツール、テクニック : 効率的なエンベデッドシステム構築をサポートするハンディガイド』 [参照 6] を参照してください。 EDK のプロジェクトファイルは、 <design_dir>/edk/system.xmp に保存されています。


このアプリケーションノートのリファレンスデザインファイルは、次のサイトからダウンロードでき

ます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=175135

表 8 にリファレンスデザインのチェックリストを示します。

システムのリソース使用状況とクロック周波数を表 9 にまとめました。システムは ML605 ボード上の

XC6VLX240T-FF1156-1 FPGA のリソースとスピードグレードに合わせて設計されています。これ以

外の FPGA デバイスまたはスピードグレードに対する特性評価は実施していません。

表 8 : リファレンスデザインマトリックス

パラメーター内容

全般

開発元ザイリンクス

ターゲットデバイス (ステッピングレベル、ES、製造、スピードグレード ) Virtex-6 FPGA

ソースコードの提供あり (ネットリストで提供

される 2 ブロックを除く )

ソースコードの形式 Verilog

既存のリファレンスデザイン、アプリケーションノート、サードパー

ティ、CORE Generator™ ツールからデザインへのコードまたは IP の使用

Project Navigator および EDK 用に提供された


シミュレーション

機能シミュレーションの実施 N/A (シミュレーションは

サポートせず)

タイミングシミュレーションの実施 N/A (シミュレーションは

サポートせず)

機能およびタイミングシミュレーション用のテストベンチの利用 N/A (シミュレーションは

サポートせず)

テストベンチの形式 N/A (シミュレーションは

サポートせず)

シミュレータのツールとバージョン N/A (シミュレーションは

サポートせず)

SPICE/IBIS シミュレーションの実施 N/A (シミュレーションは

サポートせず)

インプリメンテーション

合成のツールとバージョン XST 13.2

インプリメンテーションのツールとバージョン ISE Design Suite 13.2 以上

スタティックタイミング解析の実施あり (PAR/TRCE のタイミ

ングにパス)

ハードウェア検証

ハードウェア検証の実施あり

検証に使用したハードウェアプラットフォーム ML605 ボード


https://secure.xilinx.com/webreg/clickthrough.do?cid=175135



注記 : AXI MPMC インターコネクトと MIG ツールは高い性能を引き出せるようにコンフィギュレー

ションされています。システムにはエリアではなく、スループットに対して最適化されています。シス

テムの AXI MPMC の部分は、 2 つの AXI VDMA マスターでは使用し切れないスループットを提供し

ます。したがって、残りのスループットは、 AXI4 マスターを増設するなど、システムの拡張に使用で

きます。 AXI MPMC をエリア、タイミング、スループット、レイテンシ、使用しやすさなど、さまざ

まなトレードオフに対して最適化する方法の詳細は、『AXI リファレンスガイド』 [参照 2] を参照して

ください。

図 1 の各 IP コアのデバイスリソース使用状況の詳細を表 10 に示します。

注記 : 表 10 の情報は、 Project Navigator の [Design Summary] タブで [Design Overview] → [ModuleLevel Utilization] のレポートを選択して得られたものです。この情報は、マップ処理プロパティのオプ

ションである、詳細マップレポートの生成 (-detail) を有効にした場合にのみ生成されます。境界をまた

いだロジックの最適化、モジュール間のロジック共用などがあるため、使用状況の情報は近似値です。

スライスには、複数の IP コアおよび階層の基本要素が組み込まれています。スライスは、そこに組み

込まれた各基本要素が属するすべての階層モジュールごとにカウントされます。このため、モジュール

間にわたってスライス数を合計する際に、重複してカウントされる場合があります。

表 9 : デバイスのリソース使用率

パラメーター仕様/詳細

最大周波数 (スピードグレード表記) -1 200MHz

デバイスのリソース使用率

スライス数 8,650

スライスの LUT 数

18,375

スライスレジスタ数

25,445

GCLK バッファー数

4

ブロック

RAM 数28

HDL 言語のサポート

DDR3 メモリコンフィギュレーション

ビデオクロック周波数

AXI インターコネクトおよび MIG のメインクロッキング

Verilog

64 ビット、 400MHz DDR3-SDRAM

75MHz

200MHz

表 10 : モジュールレベルのリソース使用率

IP コアインスタンス名スライス数スライスの

LUT 数スライスレジスタ数

GCLK

バッファー数

ブロック RAM 数

AXI MIG DDR3_SDRAM 4100 6605 7787 3 0

AXI インターコネクト axi4_0 3712 5980 9943 0 18

VDMA 0 Config axi_lite_master_vdma_0 14 26 14 0 0

VDMA 1 Config axi_lite_master_vdma_1 14 26 14 0 0

AXI VDMA 0 axi_vdma_0 1356 2222 2955 0 4

AXI VMDA 1 axi_vdma_1 1344 2190 2929 0 4

AXI TPG axis_master_example_0 429 903 1223 0 2

DVI Controller axis_slave_example_0 193 410 524 0 0

Clock Generator clock_generator_1 0 0 0 1 0


まとめ


まとめこのアプリケーションノートでは、Project Navigator ツールを用いて高性能 AXI MPMC (MIG および

AXI インターコネクト ) システムを構築する手順を解説しました。ハードウェア上で実際に動作するシ

ステムを作成するために必要なツールの使用手順と設計上の検討事項を示しました。 AXI MPMC シス

テムは、ビデオフレームを DDR3 メモリを介して、テストパターンジェネレーター IP ブロックから

DVI ディスプレイ IP ブロックまで転送する AXI VDMA IP コアによって動作します。このシステムは

新規デザインのテンプレートおよびトレーニング用の資料として使用できます。

参考資料この文書では、次の参考資料を使用しています。

1. UG406 : 『Virtex-6 FPGA メモリインターフェイスソリューションユーザーガイド』

2. UG761 : 『AXI リファレンスガイド』

3. DS768 : 『LogiCORE AXI インターコネクト IP』データシート

4. ISE Design Suite (IDS) 13.2 マニュアルhttp://japan.xilinx.com/support/documentation/dt_ise13-2.htm

5. Virtex-6 FPGA ML605 評価キットhttp://japan.xilinx.com/products/boards/ml605/reference_designs.htm

6. UG683 : 『EDK コンセプト、ツール、テクニック : 効率的なエンベデッドシステム構築をサポートするハンディガイド』

7. Advanced Microcontroller Bus Architecture (AMBA) ARM AXI4 仕様http://www.amba.com

改訂履歴次の表に、この文書の改訂履歴を示します。

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日付バージョン改訂の内容

2011 年 9 月 23 日 1.0 初版リリース


http://www.xilinx.com/support/documentation/ip_documentation/ug406.pdf

http://www.xilinx.com/support/documentation/ip_documentation/axi_ref_guide/v13_2/ug761_axi_reference_guide.pdf

http://www.xilinx.com/support/documentation/ip_documentation/axi_interconnect/v1_03_a/ds768_axi_interconnect.pdf

http://japan.xilinx.com/support/documentation/dt_ise13-2.htm

http://japan.xilinx.com/products/boards/ml605/reference_designs.htm

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/edk_ctt.pdf

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http://www.xilinx.com/warranty.htm

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AXI メモリ コントローラー - Xilinx...クイックスタート XAPP739 (v1.0) 2011 年 9 月 23 日 japan.xilinx.com 2クイック スタート ここでは、完成されたプロジェクト

AXI メモリコントローラー - Xilinx...クイックスタート XAPP739 (v1.0) 2011 年 9 月 23 日 japan.xilinx.com 2クイックスタートここでは、完成されたプロジェクト