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特別研究報告書
題 目
ＣＭＯＳインバータの遅延時間と消費電力の改善の検討
Improvement in Delay Time and Power Dissipation for
CMOS Inverters
指 導 教 員
原 央 教授
報 告 者
学籍番号1055090 氏名新妻 研作
平成 15 年 1 月 27 日
高知工科大学 電子光システム工学コ－ス
目次
第 1 章 はじめに 1
第 2 章 CMOS インバータの過渡特性の解析 2
21 CMOS インバータの素子回路パラメータ 2 22 入力立上り時の特性 7 23 入力立下り時の特性 18 24 まとめ 26
第 3 章 CMOS インバータの消費電力と遅延時間の解析 28
31 CMOS インバータにおける消費電力 28 311 入力立上り時の消費電力 29 312 入力立下り時の消費電力 36
32 ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 43
33 CMOS インバータの遅延時間 46 34 遅延時間と消費電力の関係 49
第 4 章 CMOS インバータの消費エネルギーと
遅延時間の改善 52
41 消費エネルギー 52 411 入力立上り時の消費エネルギー 52 412 入力立下り時の消費エネルギー 54 4 2 遅延時間 5 6 421 入力立上り時の遅延時間 56 422 入力立下り時の遅延時間 58
42 ゲートしきい値電圧を非対称に変化させる ことによる CMOS インバータの特性改善 60
431 基本的な考え 60 432 入力立上り時 61 433 入力立下り時 62
43 基板バイアス効果の利用 63 441 CMOS インバータの素子回路パラメータ 66
442 入力立上り時の解析 67 443 入力立下り時の解析 70 444 入力立上り立下り時間 10ns の解析結果 74 445 配置図 75
第 5 章 おわりに 76
謝辞
参考文献
1
第 1 章 はじめに
ＣＭＯＳ回路は大規模化にもっとも適する回路で最新のプロセスでは１チ
ップに約数億個のトランジスタが集積されている今後もムーアの法則に則り
集積されるトランジスタの数はますます増えるだろうと容易に予測がつく[1]高集積化のガイドにはよく知られているように比例縮小則があるがそこで問
題になっている事項は消費電力や配線遅延など多岐にわたっている 消費電力に関しては電源電圧を下げ消費電力の増大を抑制してきたしか
し回路を安定に動作させるにはゲートしきい値電圧を電源電圧にほぼ比例
して下げなければならない一定電源電圧のもとではゲートしきい値電圧は
ゲート遅延と消費電力を決める重要な要素である[2]ゲートしきい値電圧を下
げるとゲート遅延は小さくなるが消費電力は増大するゲートしきい値電圧
を高くし低消費電力化を図ろうとするとゲート遅延が大きくなりまた回路
が安定して動作しないという問題がでてくるつまり消費電力とゲート遅延は
トレードオフの関係にある 本報告ではＣＭＯＳ回路の最も基本的な回路であるインバータを例にとり
まず COMS の過渡特性について回路シミュレータ（T-Spice）を用いて詳細に
解析し（第 2 章）次ぎにゲート遅延と消費電力の問題をＰチャネルとＮチャネ
ルのトランジスタのゲートしきい値電圧入力パルスの立上り立下り時間など
をパラメータとして検討し（第 3 章）最後にＣＭＯＳ回路のゲート遅延消費
電力の関係を改善する方法を提案する（第 4 章）
2
第 2 章 CMOS インバータの過渡特性の解析
CMOS インバータの回路を図 1-1 に示す微細化の進展した状況では入力
の立上り立下りの過渡時において各接点間に流れる過渡電流は複雑な特性を
示しまずこれらを詳細に知ることが必要である回路シミュレータ（T-Spice）を用いて電流特性を解析した結果を以下に順次示す
２１ CMOS インバータの素子回路パラメータ
CMOS LSI の高集積化微細化低消費電力化が進んでいる状況を考え
下記のパラメータの値を用いることにする
代表的な素子パラメータ ゲート長（L）05um P チャネルゲート幅（W） 125um N チャネルゲート幅（W） 5um ゲート絶縁膜厚（TOX）78Å P チャネルしきい値電圧（VTHO）‐03V N チャネルしきい値電圧（VTHO） 03V ソースドレインの拡散深さ（XJ）01um トランジスタモデルBSIM3v3（表 1-1表 1-2 に詳細を示す）
代表的な回路パラメータ fanout1 （0039ｐF） 前述の PN 両トランジスタのゲート容量を次段容量とした PMOS のゲート容量0028pF NMOS のゲート容量0011pF 入力電圧の立上り立下り時間05ns 電源電圧（Vdd）15V
なお基板出力端子間の PN 接合のキャパシタカップリング効果を除くた
めにPN 両チャネルトランジスタのドレイン領域とソース領域の面積（AD
AS）は零としている
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
目次
第 1 章 はじめに 1
第 2 章 CMOS インバータの過渡特性の解析 2
21 CMOS インバータの素子回路パラメータ 2 22 入力立上り時の特性 7 23 入力立下り時の特性 18 24 まとめ 26
第 3 章 CMOS インバータの消費電力と遅延時間の解析 28
31 CMOS インバータにおける消費電力 28 311 入力立上り時の消費電力 29 312 入力立下り時の消費電力 36
32 ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 43
33 CMOS インバータの遅延時間 46 34 遅延時間と消費電力の関係 49
第 4 章 CMOS インバータの消費エネルギーと
遅延時間の改善 52
41 消費エネルギー 52 411 入力立上り時の消費エネルギー 52 412 入力立下り時の消費エネルギー 54 4 2 遅延時間 5 6 421 入力立上り時の遅延時間 56 422 入力立下り時の遅延時間 58
42 ゲートしきい値電圧を非対称に変化させる ことによる CMOS インバータの特性改善 60
431 基本的な考え 60 432 入力立上り時 61 433 入力立下り時 62
43 基板バイアス効果の利用 63 441 CMOS インバータの素子回路パラメータ 66
442 入力立上り時の解析 67 443 入力立下り時の解析 70 444 入力立上り立下り時間 10ns の解析結果 74 445 配置図 75
第 5 章 おわりに 76
謝辞
参考文献
1
第 1 章 はじめに
ＣＭＯＳ回路は大規模化にもっとも適する回路で最新のプロセスでは１チ
ップに約数億個のトランジスタが集積されている今後もムーアの法則に則り
集積されるトランジスタの数はますます増えるだろうと容易に予測がつく[1]高集積化のガイドにはよく知られているように比例縮小則があるがそこで問
題になっている事項は消費電力や配線遅延など多岐にわたっている 消費電力に関しては電源電圧を下げ消費電力の増大を抑制してきたしか
し回路を安定に動作させるにはゲートしきい値電圧を電源電圧にほぼ比例
して下げなければならない一定電源電圧のもとではゲートしきい値電圧は
ゲート遅延と消費電力を決める重要な要素である[2]ゲートしきい値電圧を下
げるとゲート遅延は小さくなるが消費電力は増大するゲートしきい値電圧
を高くし低消費電力化を図ろうとするとゲート遅延が大きくなりまた回路
が安定して動作しないという問題がでてくるつまり消費電力とゲート遅延は
トレードオフの関係にある 本報告ではＣＭＯＳ回路の最も基本的な回路であるインバータを例にとり
まず COMS の過渡特性について回路シミュレータ（T-Spice）を用いて詳細に
解析し（第 2 章）次ぎにゲート遅延と消費電力の問題をＰチャネルとＮチャネ
ルのトランジスタのゲートしきい値電圧入力パルスの立上り立下り時間など
をパラメータとして検討し（第 3 章）最後にＣＭＯＳ回路のゲート遅延消費
電力の関係を改善する方法を提案する（第 4 章）
2
第 2 章 CMOS インバータの過渡特性の解析
CMOS インバータの回路を図 1-1 に示す微細化の進展した状況では入力
の立上り立下りの過渡時において各接点間に流れる過渡電流は複雑な特性を
示しまずこれらを詳細に知ることが必要である回路シミュレータ（T-Spice）を用いて電流特性を解析した結果を以下に順次示す
２１ CMOS インバータの素子回路パラメータ
CMOS LSI の高集積化微細化低消費電力化が進んでいる状況を考え
下記のパラメータの値を用いることにする
代表的な素子パラメータ ゲート長（L）05um P チャネルゲート幅（W） 125um N チャネルゲート幅（W） 5um ゲート絶縁膜厚（TOX）78Å P チャネルしきい値電圧（VTHO）‐03V N チャネルしきい値電圧（VTHO） 03V ソースドレインの拡散深さ（XJ）01um トランジスタモデルBSIM3v3（表 1-1表 1-2 に詳細を示す）
代表的な回路パラメータ fanout1 （0039ｐF） 前述の PN 両トランジスタのゲート容量を次段容量とした PMOS のゲート容量0028pF NMOS のゲート容量0011pF 入力電圧の立上り立下り時間05ns 電源電圧（Vdd）15V
なお基板出力端子間の PN 接合のキャパシタカップリング効果を除くた
めにPN 両チャネルトランジスタのドレイン領域とソース領域の面積（AD
AS）は零としている
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
43 基板バイアス効果の利用 63 441 CMOS インバータの素子回路パラメータ 66
442 入力立上り時の解析 67 443 入力立下り時の解析 70 444 入力立上り立下り時間 10ns の解析結果 74 445 配置図 75
第 5 章 おわりに 76
謝辞
参考文献
1
第 1 章 はじめに
ＣＭＯＳ回路は大規模化にもっとも適する回路で最新のプロセスでは１チ
ップに約数億個のトランジスタが集積されている今後もムーアの法則に則り
集積されるトランジスタの数はますます増えるだろうと容易に予測がつく[1]高集積化のガイドにはよく知られているように比例縮小則があるがそこで問
題になっている事項は消費電力や配線遅延など多岐にわたっている 消費電力に関しては電源電圧を下げ消費電力の増大を抑制してきたしか
し回路を安定に動作させるにはゲートしきい値電圧を電源電圧にほぼ比例
して下げなければならない一定電源電圧のもとではゲートしきい値電圧は
ゲート遅延と消費電力を決める重要な要素である[2]ゲートしきい値電圧を下
げるとゲート遅延は小さくなるが消費電力は増大するゲートしきい値電圧
を高くし低消費電力化を図ろうとするとゲート遅延が大きくなりまた回路
が安定して動作しないという問題がでてくるつまり消費電力とゲート遅延は
トレードオフの関係にある 本報告ではＣＭＯＳ回路の最も基本的な回路であるインバータを例にとり
まず COMS の過渡特性について回路シミュレータ（T-Spice）を用いて詳細に
解析し（第 2 章）次ぎにゲート遅延と消費電力の問題をＰチャネルとＮチャネ
ルのトランジスタのゲートしきい値電圧入力パルスの立上り立下り時間など
をパラメータとして検討し（第 3 章）最後にＣＭＯＳ回路のゲート遅延消費
電力の関係を改善する方法を提案する（第 4 章）
2
第 2 章 CMOS インバータの過渡特性の解析
CMOS インバータの回路を図 1-1 に示す微細化の進展した状況では入力
の立上り立下りの過渡時において各接点間に流れる過渡電流は複雑な特性を
示しまずこれらを詳細に知ることが必要である回路シミュレータ（T-Spice）を用いて電流特性を解析した結果を以下に順次示す
２１ CMOS インバータの素子回路パラメータ
CMOS LSI の高集積化微細化低消費電力化が進んでいる状況を考え
下記のパラメータの値を用いることにする
代表的な素子パラメータ ゲート長（L）05um P チャネルゲート幅（W） 125um N チャネルゲート幅（W） 5um ゲート絶縁膜厚（TOX）78Å P チャネルしきい値電圧（VTHO）‐03V N チャネルしきい値電圧（VTHO） 03V ソースドレインの拡散深さ（XJ）01um トランジスタモデルBSIM3v3（表 1-1表 1-2 に詳細を示す）
代表的な回路パラメータ fanout1 （0039ｐF） 前述の PN 両トランジスタのゲート容量を次段容量とした PMOS のゲート容量0028pF NMOS のゲート容量0011pF 入力電圧の立上り立下り時間05ns 電源電圧（Vdd）15V
なお基板出力端子間の PN 接合のキャパシタカップリング効果を除くた
めにPN 両チャネルトランジスタのドレイン領域とソース領域の面積（AD
AS）は零としている
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
1
第 1 章 はじめに
ＣＭＯＳ回路は大規模化にもっとも適する回路で最新のプロセスでは１チ
ップに約数億個のトランジスタが集積されている今後もムーアの法則に則り
集積されるトランジスタの数はますます増えるだろうと容易に予測がつく[1]高集積化のガイドにはよく知られているように比例縮小則があるがそこで問
題になっている事項は消費電力や配線遅延など多岐にわたっている 消費電力に関しては電源電圧を下げ消費電力の増大を抑制してきたしか
し回路を安定に動作させるにはゲートしきい値電圧を電源電圧にほぼ比例
して下げなければならない一定電源電圧のもとではゲートしきい値電圧は
ゲート遅延と消費電力を決める重要な要素である[2]ゲートしきい値電圧を下
げるとゲート遅延は小さくなるが消費電力は増大するゲートしきい値電圧
を高くし低消費電力化を図ろうとするとゲート遅延が大きくなりまた回路
が安定して動作しないという問題がでてくるつまり消費電力とゲート遅延は
トレードオフの関係にある 本報告ではＣＭＯＳ回路の最も基本的な回路であるインバータを例にとり
まず COMS の過渡特性について回路シミュレータ（T-Spice）を用いて詳細に
解析し（第 2 章）次ぎにゲート遅延と消費電力の問題をＰチャネルとＮチャネ
ルのトランジスタのゲートしきい値電圧入力パルスの立上り立下り時間など
をパラメータとして検討し（第 3 章）最後にＣＭＯＳ回路のゲート遅延消費
電力の関係を改善する方法を提案する（第 4 章）
2
第 2 章 CMOS インバータの過渡特性の解析
CMOS インバータの回路を図 1-1 に示す微細化の進展した状況では入力
の立上り立下りの過渡時において各接点間に流れる過渡電流は複雑な特性を
示しまずこれらを詳細に知ることが必要である回路シミュレータ（T-Spice）を用いて電流特性を解析した結果を以下に順次示す
２１ CMOS インバータの素子回路パラメータ
CMOS LSI の高集積化微細化低消費電力化が進んでいる状況を考え
下記のパラメータの値を用いることにする
代表的な素子パラメータ ゲート長（L）05um P チャネルゲート幅（W） 125um N チャネルゲート幅（W） 5um ゲート絶縁膜厚（TOX）78Å P チャネルしきい値電圧（VTHO）‐03V N チャネルしきい値電圧（VTHO） 03V ソースドレインの拡散深さ（XJ）01um トランジスタモデルBSIM3v3（表 1-1表 1-2 に詳細を示す）
代表的な回路パラメータ fanout1 （0039ｐF） 前述の PN 両トランジスタのゲート容量を次段容量とした PMOS のゲート容量0028pF NMOS のゲート容量0011pF 入力電圧の立上り立下り時間05ns 電源電圧（Vdd）15V
なお基板出力端子間の PN 接合のキャパシタカップリング効果を除くた
めにPN 両チャネルトランジスタのドレイン領域とソース領域の面積（AD
AS）は零としている
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
2
第 2 章 CMOS インバータの過渡特性の解析
CMOS インバータの回路を図 1-1 に示す微細化の進展した状況では入力
の立上り立下りの過渡時において各接点間に流れる過渡電流は複雑な特性を
示しまずこれらを詳細に知ることが必要である回路シミュレータ（T-Spice）を用いて電流特性を解析した結果を以下に順次示す
２１ CMOS インバータの素子回路パラメータ
CMOS LSI の高集積化微細化低消費電力化が進んでいる状況を考え
下記のパラメータの値を用いることにする
代表的な素子パラメータ ゲート長（L）05um P チャネルゲート幅（W） 125um N チャネルゲート幅（W） 5um ゲート絶縁膜厚（TOX）78Å P チャネルしきい値電圧（VTHO）‐03V N チャネルしきい値電圧（VTHO） 03V ソースドレインの拡散深さ（XJ）01um トランジスタモデルBSIM3v3（表 1-1表 1-2 に詳細を示す）
代表的な回路パラメータ fanout1 （0039ｐF） 前述の PN 両トランジスタのゲート容量を次段容量とした PMOS のゲート容量0028pF NMOS のゲート容量0011pF 入力電圧の立上り立下り時間05ns 電源電圧（Vdd）15V
なお基板出力端子間の PN 接合のキャパシタカップリング効果を除くた
めにPN 両チャネルトランジスタのドレイン領域とソース領域の面積（AD
AS）は零としている
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
3
図 1-1 CMOS インバータの回路図
またこれからの解析に用いる PN 両チャネルトランジスタの Vd－Id 特性を
図 1-2図 1-3 に示す両トランジスタの Vd－Id 特性はほぼ等しい
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
4
00 05 10 15 20
Voltage (V)
0
100
200
300
400
500
600
700
Am
pere
(uA
)
id(Mn)Vg=15
12
09
0603
Vd
Idcharacteristic of NMOS
-20 -15 -10 -05 00
Voltage (V)
-800
-700
-600
-500
-400
-300
-200
-100
0
Am
pere
(uA
)
id(Mp)Vg=-03
-06
-09
-12
-15
Vd
Idcharacteristic of PMOS
図 1-2 N チャネルトランジスタの特
図 1-3 P チャネルトランジスタ特
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
5
表 1-1 N チャネル MOS トランジスタのモデル MODEL NMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 220E+17 VTH0 = 03
K1 = 055969 K2 = 00143708 K3 = 445E-03
K3B = -53543108 W0 = 162E-05 NLX = 159E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 25157067 DVT1 = 07868973 DVT2 = -01516537
U0 = 4215307842 UA = -162E-13 UB = 151E-18
UC = 342E-11 VSAT = 168E+05 A0 = 12039321
AGS = 01897065 B0 = 105E-06 B1 = 500E-06
KETA = 402E-03 A1 = 0 A2 = 04100444
RDSW = 9320670575 PRWG = 00143268 PRWB = -00778419
WR = 1 WINT = 795E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -298E-09
DWB = 455E-09 VOFF = -01007416 NFACTOR = 10401713
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 06097112 ETAB = 00279151
DSUB = 08282778 PCLM = 14375905 PDIBLC1 = 148E-03
PDIBLC2 = 486E-03 PDIBLCB = 00707847 DROUT = 0067852
PSCBE1 = 219E+08 PSCBE2 = 917E-08 PVAG = 0
DELTA = 001 RSH = 33 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 282E-10 CGSO = 282E-10 CGBO = 100E-12
CJ = 104E-03 PB = 07857238 MJ = 03230291
CJSW = 297E-10 PBSW = 06118469 MJSW = 01
CJSWG = 182E-10 PBSWG = 06118469 MJSWG = 01
CF = 0 PVTH0 = -00231416 PRDSW = -94199703
PK2 = 235E-03 WKETA = -501E-03 LKETA = -903E-03
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
6
表 1-2 P チャネル MOS トランジスタのモデル MODEL PMOS LEVEL = 49
VERSION = 31 TNOM = 27 TOX = 780E-09
XJ = 100E-07 NCH = 852E+16 VTH0 = -03
K1 = 04293124 K2 = -00127679 K3 = 707709975
K3B = -5 W0 = 585E-06 NLX = 276E-07
DVT0W = 0 DVT1W = 0 DVT2W = 0
DVT0 = 05352588 DVT1 = 03699224 DVT2 = -00990979
U0 = 154276015 UA = 100E-10 UB = 194E-18
UC = -213E-11 VSAT = 159E+05 A0 = 07971167
AGS = 03642955 B0 = 302E-06 B1 = 500E-06
KETA = -469E-03 A1 = 0 A2 = 03
RDSW = 400E+03 PRWG = -01495422 PRWB = 00478467
WR = 1 WINT = 769E-08 LINT = 0
XL = -200E-08 XW = 0 DWG = -130E-08
DWB = 109E-08 VOFF = -01175159 NFACTOR = 2
CIT = 0 CDSC = 240E-04 CDSCD = 0
CDSCB = 0 ETA0 = 01320699 ETAB = 00150943
DSUB = 09160874 PCLM = 35066145 PDIBLC1 = 00105875
PDIBLC2 = 252E-03 PDIBLCB = 00352067 DROUT = 00608519
PSCBE1 = 799E+10 PSCBE2 = 500E-10 PVAG = 10502329
DELTA = 001 RSH = 26 MOBMOD = 1
PRT = 0 UTE = -15 KT1 = -011
KT1L = 0 KT2 = 0022 UA1 = 431E-09
UB1 = -761E-18 UC1 = -560E-11 AT = 330E+04
WL = 0 WLN = 1 WW = 0
WWN = 1 WWL = 0 LL = 0
LLN = 1 LW = 0 LWN = 1
LWL = 0 CAPMOD = 2 XPART = 05
CGDO = 311E-10 CGSO = 311E-10 CGBO = 100E-12
CJ = 141E-03 PB = 099 MJ = 05609493
CJSW = 357E-10 PBSW = 099 MJSW = 0333021
CJSWG = 442E-11 PBSWG = 099 MJSWG = 0333021
CF = 0 PVTH0 = 798E-03 PRDSW = -189074123
PK2 = 172E-03 WKETA = 288E-03 LKETA = -276E-03
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
7
２２ 入力立上り時の特性 （a） 出力電圧 図 1-4 に入力立上り時の出力電圧のシミュレーション結果を示す入力立上
り時間は 05ns とし入力電圧の変化を破線で示しているこの出力電圧の 15V付近（0～04ns の範囲）を拡大した図 1-5 を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
PN 両チャネルトランジスタのゲートしきい値電圧が‐03V+03V である
ことと図 1-4 の入出力電圧の波形からPMOS は 0～03ns で非飽和状態03～04ns で飽和状態04ns 以降はカットオフ状態であると考えられるNMOSは 0~01ns でカットオフ状態01~04ns で飽和状態04ns 以降は非飽和状態
であると考えられる
図 1-4 入力立上り時の出力電圧の変化 （入力立上り時間 05ns）
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
8
また図 1-5 から分かるように 0～026ns の間で出力電圧が電源電圧（Vdd）より
約 006V 高くなっているがこれは PN 両トランジスタのゲートドレイン
間キャパシタンスにより入力電圧の上昇に応じて出力電圧が引き上げられた
ためと考えられる
000 005 010 015 020 025 030 035 040
Time (ns)
11
12
13
14
15
16
17
18
Vol
tage
(V)
v(Vin)v(Vout)
rise characteristic of input-output Voltage
図 1-5 出力電圧の変化の拡大図 （入力立上り時間 05ns）
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
9
（ｂ） N チャネルトランジスタの電流 NMOS の接点間に流れる電流のモデルを図 1-6 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はゲートから
ドレインに流れ込む充電電流Igs(Mn)はゲートからソースに流れ込む充電電流
であるドレイン領域ソース領域の面積は零としているため基板からの充
電電流は無い（基板からチャネル領域への僅かな充電電流があるが小さいの
で以下無視する）
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-6 NMOS の接点間を流れる電流のモデル図
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
10
T-Spice ではドレインソースゲート基板の 4 つの端子に出入りする電
流はもとめることができるがそれらの端子間を流れる過渡電流は求めること
はできないしたがって特別な工夫をしなければチャネル電流（Ids(Mn)）は求
められない まずソースドレイン端子を出入りする電流をもとめるその結果を図 1-7
に示す実線がソース側から流れ出る電流－Is(Mn)で破線がドレイン側から
流れ込む電流 Id(Mn)である両電流に差が見られるのはゲートソース間キャ
パシタゲートドレイン間キャパシタを介してキャパシタカップリングによ
りゲートからソースゲートからドレインに流れ込む充電電流のためである
ゲートからソースに流れ込む充電電流 Igs(Mn)はソース側から流れ出る電流
‐Is(Mn)に加算されているまたゲートからドレインに流れ込む電流 Igd(Mn)はドレイン側から流れ込む電流 Id(Mn)から差し引かれているしたがって
‐Is(Mn)が Id(Mn)より大きくなっているのである
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-7 NMOS の電流特性 実線はソースから流れ出る電流（‐Is(Mn)） 破線はドレインから流れ込む電流（Id(Mn)）
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
11
図 1-7 の 0～02ns の範囲を拡大して図 1-8 に示す 0～01ns の範囲ではNMOS はまだカットオフ状態なのにも関わらず微小な
電流が流れていることが分かるこれはチャネル領域を介してゲートソース
間ゲートドレイン間にキャパシタが構成されているのではなくゲート
ソース間ゲートドレイン間のオーバーラップ部分を介してこれらの間にキ
ャパシタが構成されているためである実線のソース側から流れ出る電流
‐Is(Mn)が正であるのはゲートからソースにゲートソース間キャパシタを
介して充電電流 Igs(Mn)が流れていることを示している破線のドレイン側から
流れ込む電流が負であるのはゲートからドレインにゲートドレイン間キャ
パシタを介して充電電流が流れるためである 0～01ns の範囲でゲートからソースに流れ込む充電電流 Igs(Mn)がゲート
からドレインに流れ込む充電電流 Igd(Mn)より僅かに大きいこれは図 1-4図 1-5 でも述べたようにゲート電圧の上昇に対してソースは一定であるがド
レイン電圧は僅かに上昇するためである
000 005 010 015 020
Time (ns)
-20
-10
-0
10
20
30
40
50
60
70
80
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-8 図 1-7 の 0～02ns の範囲の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）
破線はドレインから流れ込む電流 （Id(Mn)
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
12
図 1-8 で 01～013ns の範囲では－Is(Mn)Id(Mn)ともそれぞれ正負
の方向に増加しているこの範囲では NMOS が導通しチャネル領域のキャパ
シタがゲートソース間ゲートドレイン間に分割されるしかし NMOS は
飽和状態にあるためゲートソース間キャパシタがドレインゲート間キャ
パシタより大きくIgs(Mn)＞Igd(Mn)となるこのため－Is(Mn)の増加が
Id(Mn)の増加より大きくなるのである 013ns 以降では‐Is(Mn)Id(Mn)とも正方向に急激に増加しているこれは
NMOS が導通しドレインからソースに流れるチャネル電流が急激に増加した
ためである
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
13
図 1-7 で 05ns 付近を見てみると‐Is(Mn)Id(Mn)の減少の仕方に僅かな
変化が見られるこの部分を拡大して図 1-9 に示す05ns になると入力電圧の
変化は止まりIgs(Mn)は零になり‐Is(Mn)の減少は早まるしかし図 1-4 に
見られるように出力電圧（NMOS のドレイン電圧）は下がり続けているので
Igd(Mn)は値を変えても流れ続けるこのためまた Id(Mn)は‐Is(Mn)より小
さくなるのである
030 035 040 045 050 055 060 065 070
Time (ns)
100
150
200
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-9 図 7 の 05ns 付近の拡大図 実線はソースから流れ出る電流 （－Is(Mn)）破線はドレインから流れ込む電流（Id(Mn)）
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
14
（ｃ）P チャネルトランジスタの電流 図 1-6 と同様に PMOS の接点間に流れる電流のモデルを図 1-10 に示す
Ids(Mp)はソース側からドレイン側に流れるチャネル電流－Id(Mp)はドレイ
ン側から流れ出る電流Is(Mp)はソース側から流れ込む電流Igd(Mp)はゲート
からドレインに流れ込む充電電流Igs(Mp)はゲートからソースに流れ込む充電
電流である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-10 PMOS の接点間を流れる電流のモデル図
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
15
入力立上り時に PMOS のソースドレインに出入りする電流を図 1-11 に示
す実線はドレイン側から流れ出る電流‐Id(Mp)で破線はソース側から流れ
込む電流 Is(Mp)であるPMOS の電流特性は NMOS の電流特性（図 1-7）よ
りも複雑な形状になっているがこれは出力電圧のオーバーシュート（図 1-5）によりドレイン側からソース側に通常とは逆方向の電流が流れることや入力
電圧の上昇にともなうゲートからソースゲートからドレインへの充電電流の
影響が大きいことが原因となっているゲートからの充電電流は図 1-10 から
わかるようにソース側では Is(Mp)から差し引く方向でドレイン側では－
Id(Mp)に加算する方向である 図 1-11 の 0～025ns の範囲でIs(Mp)－Id(Mｐ)とも最小点を 015ns 付近
にもち下にくぼんだ形状を示すこれは出力電圧のオーバーシュートにより
ドレイン側からソース側に流れる電流のためである（PMOS に通常流れる方向
と逆方向に流れる）025～05ns の範囲でもIs(Mn)が負に振り込んでいるこ
とからPMOS のソースからドレインに流れるチャネル電流（いわゆるインバ
ータの貫通電流）よりゲートからソースへの充電電流が大きいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-100
-50
0
50
100
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-11 P チャネルトランジスタの電流 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
16
図 1-12 に図 1-11 の破線 Is(Mp)を 02～045ns の範囲で拡大して示すこの
図の詳細を見ていく025ns 付近で一度電流の増加が止まって見えるがこれ
は出力電圧のオーバーシュートが終わり電圧の下降に移るためPMOS の逆方
向電流が流れなくなってしまうためである（図 1-5 参照）しかし入力電圧の
上昇は続いているためゲートソース間に充電電流が流れつづける03～035nsの範囲で Is(Mp)は上昇を示すがこれは PMOS をソースからドレインに流れる
チャネル電流（いわゆるインバータの貫通電流）のためである同様な増加は
図 1-11 の Id(Mp)にも見られるその後PMOS のカットオフ状態になる 04nsまで貫通電流が流れつづける
020 025 030 035 040 045
Time (ns)
-70
-65
-60
-55
-50
-45
-40
-35
-30
-25
-20
-15
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-12 図 1-11 の 02～045ns の範囲の拡大図 破線はソースから流れ込む電流（Is(Mp)）
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
17
図 1-13 に図 1-11 の 035～06ns の範囲の拡大図を示す04ns 以降の PMOSはカットオフ状態となるがゲートソース間のオーバーラップ領域のキャパ
シタのためゲートからソースに一定の充電電流が流れるしかし05ns にな
ると入力電圧の上昇は止まりゲートからソースに流れる充電電流は零になる
しかしゲートからドレインに流れる充電電流は入力電圧の上昇が止まった
05ns 以降もドレイン電圧（出力電圧）が下がる間は流れ続ける
035 040 045 050 055 060
Time (ns)
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-13 図 1-11 の 035～06ns の範囲の拡大図 実線はドレインから流れ出る電流（－Id(Mp)） 破線はソースから流れ込む電流 （Is(Mp)）
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
18
２３ 入力立下り時の特性
（ａ）出力電圧 図 1-14 に入力立下り時の出力電圧の変化を示す入力立下り時間は入力立
上り時と同様に 05ns とし入力電圧の変化を破線で示し出力電圧の変化を
実線で示している PMOS は 0～01ns の範囲ではカットオフ状態で01ns 以降は導通状態に入
り01~04ns の範囲では飽和状態04ns 以降は非飽和状態である NMOS は0～032ns の範囲は非飽和状態に032ns～04ns の範囲では飽
和状態にあり04ns 以降はカットオフ状態に入る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
v(Vin)v(Vout)
図 1-14 入力立下り時の出力電圧の変化
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
19
図 1-15 に図 1-14 の 0V 付近の拡大図を示す図から分かるように 0～025nsの間で出力電圧が接地電圧（Gnd）より低くなり最小値で－004V になってい
るこれは入力立上り時同様にPN 両トランジスタのゲートドレイン間キ
ャパシタにより入力電圧の下降に応じて出力電圧が引き下げられるためであ
るまた 01ns 付近からさらに出力電圧が引き下げられるがこれは 01ns より
PMOS が導通状態に入ってチャネルが形成され実質的なゲートドレイン間
のキャパシタンスが大きくなりさらに充電電流が流れるためである
000 005 010 015 020 025 030
Time (ns)
-030
-025
-020
-015
-010
-005
-000
005
010
015
020
025
Vol
tage
(V)
v(Vin)v(Vout)
図 1-15 図 1-14 の 0V 付近の拡
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
20
（ｂ）P チャネルトランジスタの電流
PMOS の接点間に流れる電流のモデルを図 1-16 に示す入力立上り時（図
1-11）とは異なりゲートドレイン間ゲートソース間に流れる電流の向
きが逆になっている Ids(Mp)はソースからドレインに流れるチャネル電流Is(Mp)はソース側から
流れ込む電流－Id(Mp)はドレイン側から流れ出る電流Igs(Mp)はソースから
ゲートに流れ込む充電電流Igd(Mp)はドレインからゲートに流れ込む充電電流
である
Is(Mp)
-Id(Mp)
Igd(Mp)
Igs(Mp)
ゲート
ソース
ドレイン
Ids(Mp)
図 1-16 P チャネルトランジスタの接点間を流れる電流のモデル
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
21
入力立下り時に支配的な役割を果たす PMOS の電流の変化を図 1-17 に示す
実線がソース側から流れ込む電流 Is(Mp)で破線がドレイン側から流れ出る電
流－Id(Mp)である入力立上り時と同様に両電流に差が見られるが両電流の
差は入力立上り時（図 1-7）より大きいこれはNMOS に比べ PMOS のゲー
ト幅（W）が 25 倍大きいため（トランジスタ素子パラメータ参照）ゲートソ
ース間ゲートドレイン間キャパシタが大きくなりそれらを介するキャパ
シタカップリングによる充電電流（Igs(Mp)Igd(Mp)）が大きくなるためであ
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-17 P チャネルトランジスタの電流特性 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
22
図 1-18 に図 1-17 の 0～03ns の範囲の拡大図を示す 0～01ns の範囲では PMOS はカットオフ状態ではあるがゲートドレイン間
に形成されているオーバーラップによるキャパシタにより立上り時と同様に
充電電流が流れるしかしPMOS のオーバーラップによるキャパシタンスが
大きいためNMOS より大きな電流が流れているまた01ns 以降 PMOS が
飽和状態となりチャネルが形成されるチャネル領域のキャパシタがドレイ
ンゲート間ソースゲート間のキャパシタに分割されるがゲートソー
ス間キャパシタがゲートドレイン間キャパシタより大きいこのため Igs(Mp)＞Igd(Mp)となりIs(Mp)の増加が Id(Mp)の増加より大きくなる
000 005 010 015 020 025 030
Time (ns)
-50
-0
50
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-18 図 1-17 の 0～03ns の範囲の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
23
図 1-19 に図 1-17 の 05ns 付近の拡大図を示す 05ns になると入力電圧の下降が止まりIgs(Mp)は零になりIs(Mp)の減少は
早まるしかし出力電圧は上昇を続けるため Igd(Mp)は値を変えて流れ続け
ているこのため Is(Mp)より－Id(Mp)の方が小さくなる
025 030 035 040 045 050 055 060 065 070 075
Time (ns)
100
150
200
250
300
Cur
rent
(uA
)
is(Mp)-id(Mp)
図 1-19 図 1-17 の 05ns 付近の拡大図 実線はソースから流れ込む電流 （Is(Mp)）
破線はドレインから流れ出る電流（－Id(Mp)）
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
24
（ｃ）N チャネルトランジスタの電流
NMOS の接点間に流れる電流のモデルを図 1-20 に示す Ids(Mn)はドレインからソースに流れるチャネル電流Id(Mn)はドレイン側か
ら流れ込む電流－Is(Mn)はソース側から流れ出る電流Igd(Mn)はドレインか
らゲートに流れ込む充電電流Igs(Mn)はソースからゲートに流れ込む充電電流
である
Id(Mn)
-Is(Mn)
Igd(Mn)
Igs(Mn)
ゲート
ソース
ドレイン
Ids(Mn)
図 1-20 NMOS の接点間を流れる電流のモデル
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
25
入力立下り時に NMOS のソースドレインに出入りする電流を図 1-21 に示
す実線はドレインから流れ込む電流 Id(Mn)で破線はソースから流れ出る電
流－Is(Mn)である 0～025ns の範囲でId(Mn)－Is(Mn)とも最小点を 017ns 付近にもち下に
くぼんだ形状を示すこれは出力電圧のアンダーシュートによりソースから
ドレインに流れる電流のためである 入力立上り時と同様にソース側から流れ出る電流－Is(Mn)の大半は負方向に
振り込んでいることからドレインからソースへ流れるチャネル電流（いわゆ
る貫通電流）よりソースからゲートへの充電電流 Igs(Mn)が大きいことがわか
るしかしPMOS に比べゲート幅（W）が小さいので Igs(Mn)の影響が小さ
く入力立上り時のように大きく変化はしない（図 1-12 参照）そのため 03ns付近では一時的に Igs(Mn)より貫通電流の方が大きくなる（－Is(Mn)が正に振
り込んでいる）
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
-0
10
20
30
40
50
60
Cur
rent
(uA
)
-is(Mn)id(Mn)
図 1-21 N チャネルトランジスタの電流 実線はドレインから流れ込む電流 (Id(Mn) 破線はソースから流れ出す電流 (－Is(Mn))
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
26
２４ まとめ 本章では入力立上り時立下り時に MOS トランジスタのドレイン側とソース
側に流れる電流やインバータの入出力電圧について解析してきた微細化に
伴いこれまで一般的に考えられてきたインバータ特性とはかなり異なった入
出力特性特性や電流特性がみられたゲートドレイン間に流れる電流の影響
が出力電圧のオーバーシュートやアンダーシュートという形であらわれまた
ドレイン電流やソース電流が複雑になっていることがわかる これらの電流特性や電圧特性はMOS トランジスタのしきい値電圧をはじめ
とするデバイスパラメータによって大きく支配されるその中でも PMOSNMOS のしきい値電圧はインバータの駆動電流に大きく影響している 第 3 章でゲートドレイン間電流ゲートソース間電流を除いたチャネル
電流の特性から消費エネルギーを考えしきい値電圧をトランジスタパラメー
タとして変化させると消費エネルギーと遅延時間にどのような変化があらわれ
るのか解析していく
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
27
第 3 章 CMOS インバータの消費電力と遅延時間の解析
インバータの消費電力と遅延時間の解析においてもPMOSNMOS の各素
子パラメータおよび回路パラメータは２１で記述した値と同様のものを用い
たゲートしきい値電圧もとくに説明がないかぎり－03V（PMOS）＋03V（NMOS）とした本章の解析ではインバータの回路ではNMOS のソース
とアースの間に 1V の直流電源を付加しているこれは NMOS のチャネル電流
Ids(Mn)を求める上で必要であったためである（その詳細は３１節で説明する）
それ以外の場合はこの 1V の直流電源ははずして解析している
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
VsDC1V
図 3-1 消費電力を解析するための CMOS インバータ回路
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
28
３１ CMOS インバータにおける消費電力 一般的に消費電力は VI であらわされるここでは PMOSNMOS のソース
ドレイン間に流れるチャネル電流（Ids(Mp)Ids(Mn)）にドレインソース間
電圧を掛けた値がその素子の消費電力になる過渡状態のチャネル電流は
前述したように T-Spice の通常の解析では求められないため次ぎのような工
夫をした T-Spice では電源の消費電力を解析する方法がある図 3-1 の回路でNMOS
のソースとアース間に付加した直流電圧源 Vs は NMOS のソース側から供給す
る消費電力を求めるためのものであるこの消費電力は NMOS のチャネル電流
Ids(Mn)による消費電力であるのでチャネル電流 Ids(Mn)と電源電圧 Vs の掛
算になっているつまりIds(Mn)は直流電源 Vs の消費電力を電源電圧 Vsで割ることによって求めることができる同様に PMOS のドレインソース間
のチャネル電流 Ids(Mp)も直流電源 Vdd の消費電力を Vdd で割ることにより
求めることができる この他にチャネル電流を求める近似的な方法としてゲートソース間充電
電流 Igs(Mn)とゲートドレイン間充電電流 Igd(Mn)が同じ値と近似しソース
から流れ込む電流 Is(Mn)とドレインから流れ出す電流－Id(Mn)を足し合わせて
2 で割ることでチャネル電流 Ids(Mn)を近似的に求めることができるしかし
ゲートドレイン間に流れる充電電流 Igs(Mn)はミラー効果により実質的なキャ
パシタがゲートソース間に比べ大きくこの近似はあまり良くないことが分
かったまたミラー効果を考慮してゲートからドレインへ流れる充電電流
Igd(Mn)の値を Ids(Mn)の 2 倍として（大信号動作として増幅度は－１と考えら
れるから）解析を試みたがこの方法も近似が良くないことが分かった 以上のことを踏まえ前述した電源の消費電力から PMOSNMOS のチャネ
ル電流を求める方法で入力立上り時の PMOS と NMOS の消費電力入力立
下り時の PMOSNMOS の消費電力を求めた
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
29
３１１ 入力立上り時の消費電力 （ａ） N チャネルトランジスタの消費電力
NMOSのドレインソース間に流れるチャネル電流 Ids(Mn)を図3-2に示す
入力立上り時の NMOS に流れる電流は負荷キャパシタの放電を行うため大き
な電流が流れているこれはゲートソース充電間電流 Igs(Mn)ゲートドレ
イン間充電電流 Igd(Mn)の影響が無いため図 2-7 の－Is(Mn)Id(Mn)の間に
入る値を示しまた負方向に振り込む電流も見られない
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IN
図 3-2 NMOS のチャネル電流 Ids(Mn)
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
30
入力立上り時の NMOS の過渡的な消費電力 PWN の変化を図 3-3 に示す 前述したように NMOS の消費電力はドレインソース間の電圧差（Vout）に
ドレインソース間チャネル電流 Ids(Mn)を掛けたものであるまた 01ns 以降
NMOS はカットオフ状態から飽和状態に移るため PWN は急激な増加をしてい
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWN
(uW
)
PWN
図 3-3 入力立上り時の NMOS の消費電力 PWN
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
31
次に図 3-2 と図 3-3さらに出力電圧を加えてまとめて図 3-4 に示す図の
縦軸は出力電圧を基にしたスケールになっているので消費電力とチャネル電
流は 3times10^3 倍して図示している実線は NMOS の消費電力 PWN で破線
がチャネル電流 Ids(Mn)2 点鎖線はドレインソース間の電圧（NMOS では
出力電圧 Vout）である当然のことながら消費電力のピークの位置はチャ
ネル電流のピークの位置より左側（出力電圧の高い方）にあるまた出力電
圧の下降する速度はチャネル電流のピーク位置でもっとも大きくなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
PWN
Cur
rent
Vol
tage
()
PWNINv(Vout)
図 3-4 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （3times10^3A） Ids(Mn) 実線は NMOS の消費電力 （3times10^3W） PWN 2 点鎖線は NMOS のソースドレイン間電圧 （V） Vout
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
32
（ｂ） P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-5 に示す
解析に入る前は従来の常識でPMOS には貫通電流のみ流れると考えていた
しかし図からも分かるようにドレインからソースへ貫通電流とは逆の方向
の電流が流れているしかもかなり大きな電流である025ns までは出力電
圧のオーバーシュート（図 2-42-5 参照）によりドレインからソース方向に
電流が流れるのである025ns 以降は通常の貫通電流である電流の値を見る
と貫通電流よりも通常とは逆方向に流れる電流値が何倍にもなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-45
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
Cur
rent
(uA
)
IP
図 3-5 PMOS のチャネル電流 Ids(Mp)
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
33
入力立上り時の過渡的な PMOS の消費電力 PWP を図 3-6 示すPWP を求め
る上で必要になる PMOS のドレインソース間電圧は電源電圧 Vdd から出力
電圧 Vout を引いた電圧を用いているそのため0～025ns 間は出力電圧のオ
ーバーシュートによりドレインソース間にかかる電圧は負になるこのため
図 26 では負方向に流れていた Ids(Mp)はPMOS の消費電力として正になる
また図 26 では 0~025ns までのドレインソース間電流と貫通電流は 4 倍異
なったが0~025ns の範囲では出力電圧 Vout は電源電圧 Vdd に近いためド
レインソース間電圧は小さいそのため0~025ns の範囲の消費電力と貫通
電流による消費電力には図 26 のような顕著な違いが見られない図 2-42-5に見られるように出力電圧のオーバーシュートはピーク時で約 006V で図 26より 01~025ns の範囲のドレインソース間電流はピーク時で約 47uA のため
消費電力はピーク時で約 27uW となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
PWP
(uW
)
PWP
図 3-6 入力立上り時の PMOS の消費電力 PWP
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
34
図 3-5図 3-6さらに電源電圧から出力電圧差し引いた波形（PMOS のソー
スドレイン間電圧）も含めて図 3-7 に示す図 3-7 の縦軸は図 3-4 と同様に出
力電圧を基にしたスケールになっているので消費電力は 05times10^6 倍チャ
ネル電流 Ids(Mp)は 05times10^5 倍して表示している実線は PMOS の消費電力
PWP で破線がチャネル電流 Ids(Mp)2 点鎖線は電源電圧 Vdd から出力電圧
Vout を差し引いた電圧である 入力立上り時のPMOSの消費電力はNMOSに比べ 2桁以上小さいがNMOS
による負荷キャパシタの放電の約 1 割を PMOS のドレインからソース方向に流
れる電流が担っている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
-p(V
1) (
WA
V)
PWPIPVdd-Vout
図 3-7 PMOS のソースドレイン間電圧消費電力チャネル電流 破線は PMOS チャネル電流 （05times10^5A） Ids(Mp) 実線は PMOS の消費電力 （05times10^6W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V） Vdd－Vout
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
35
（ｃ） 電源の供給する電力 入力立上り時に電源が供給する電力を図 3-8 に示すこの電力は PMOS のチ
ャネル電流 Ids(Mp)と同じ形になる図 3-8 に示した PMOS の消費電力 PWPと異なりPMOS のドレインからソースにチャネル電流が流れる期間で電力が
負になっているこれは電源に電力が返されていることを意味しているこの
例では貫通電流による消費エネルギー（下図で正側の積分値）は 175(fJ)なの
に対し電源へ返されるエネルギー（下図で負側の積分値）は 94(fJ)になる
このときの NMOS の消費エネルギーは 679(fJ)になるので電源へかなりの割
合で電力を返していることになる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-70
-60
-50
-40
-30
-20
-10
0
10
20
30
PW_V
dd (u
W)
PW_Vdd
図 3-8 入力立上り時の供給の消費電力 PW_Vdd
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
36
３１２ 入力立下り時の消費電力 （ａ）P チャネルトランジスタの消費電力
PMOS のドレインソース間に流れるチャネル電流 Ids(Mp)を図 3-9 に示す
入力立下り時の PMOS に流れる電流は負荷キャパシタの充電を行うため大き
な電流が流れている01ns 以降は PMOS はカットオフ状態から飽和状態へ移
るため Ids(Mp)は急激な増加をしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rern
t (uA
)
IP
図3-9 PMOSのチャネル電流 Ids(Mp)
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
37
PMOS の過渡的な消費電力である PWP を図 3-10 に示すPWP は PMOS の
チャネル電流 Ids(Mp)にPMOS のソースドレイン間電圧である電源電圧 Vddから出力電圧 Vout を差し引いた電圧を掛けてあらわしているまたPMOSNMOS の特性がほぼ等しいため入力立上り時の NMOS の消費電力 PWN（図
3-3）と同様に 036ns 付近を頂点をもつ波形を示す
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
PWP
(uW
)
PWP
図 3-10 入力立下り時の PMOS の消費電力 Vdd
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
38
図 3-11 に図 3-9 と図 3-10ドレインソース間電圧（電源電圧 Vdd から出
力電圧を差し引いた電圧）を示す図の縦軸はドレインソース間電圧を基に
したスケールにしているため消費電力は 05times10^4 倍チャネル電流は 05times10^4 倍してあらわしている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
PWP
Cur
rent
Vol
tage
()
PWPIPVdd-Vout
図 3-11 PMOS のソースドレイン間電圧消費電力チャネル電流
破線は PMOS チャネル電流 （05times10^4A） Ids(Mp) 実線は PMOS の消費電力 （05times10^4W） PWP 2 点鎖線は PMOS のソースドレイン間電圧（V）Vdd－Vout
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
39
（ｂ）N チャネルトランジスタの消費電力 入力立下り時に NMOS ドレインソース間に流れるチャネル電流 Ids(Mn)を
図 3-12 に示す0～025ns の範囲では Ids(Mn)は出力電圧のアンダーシュート
により通常の貫通電流とは逆方向にソース側からドレイン側に電流が流れる
025ns 以降流れる電流はすべて貫通電流である図 2-21 に示したドレインか
ら流れ込む電流 Id(Mn)ソースから流れ出る電流 Is(Mn)に比べゲートドレ
イン間ゲートソース間に流れる充電電流 Igs(Mn)Igd(Mn)の影響が無いた
め理解しやすい形となっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
IN
図3-12 NMOSのチャネル電流 Ids(Mn)
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
40
入力立下り時の過渡的な NMOS 消費電力 PWN を図 3-13 に示す PWN は NMOS のドレインソース間に流れるチャネル電流 Ids(Mn)にドレイ
ンソース間電圧を掛けて求めている0～025ns の範囲は出力電圧のアンダー
シュートによるソースからドレインに流れる電流の消費電力であるがこの時
のピーク電圧は－004V なので消費電力としての影響は小さい
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
20
25
30
35
40
PWN
(uW
)
PWN
図 3-13 NMOS の消費電力 PWN
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
41
図 3-12 と図 3-13出力電圧の波形を加えて図 3-14 に示す図 3-14 の縦軸は
図 3-7 と同様に出力電圧を基にしたスケールになっているので消費電力は 03times10^6 倍チャネル電流 Ids(Mn)は 06times10^5 倍して表示している破線は
NMOS のチャネル電流 Ids(Mn)実線は NMOS の消費電力 PWN2 点破線は
出力電圧である図からもわかるように出力電圧のが大きく上昇する 03ns 以
降でチャネル電流が最大となる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-20
-15
-10
-05
00
05
10
15
PWM
Cur
rent
Vol
tage
()
v(Vout)INPWN
図 3-14 NMOS のソースドレイン間電圧消費電力チャネル電流 破線は NMOS チャネル電流 （06times10^5A） Ids(Mn) 実線は NMOS の消費電力 （03times10^6W） PWN 2 点鎖線は NMOS ソースドレイン間電圧 （V） Vout
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
42
（ｃ） 電源の供給する電力 入力立下り時に電源が供給する電力を図 3-15 に示すこの電力は PMOS の
チャネル電流 Ids(Mp)と同じ形になる図 3-6 に示した入力立上り時の PMOSの消費電力 PWP と異なりすべて消費エネルギーとなっているこれは負荷キ
ャパシタを充電するため大電流を供給しているためであるまたこの時の
電源の消費エネルギー（下図の電力の積分値）は 124(fJ)PMOS の消費電力（図
3-30 の電力の積分値）は 674(fJ)貫通電流による消費電力（図 3-13 の 025ns以降の電力の積分値）は 054(fJ)である
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
450
500
550
600
PW_V
dd (u
W)
PW_Vdd
図 3-15 入力立下り時の電源の供給電力 PW_Vdd
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
43
３２ ゲートしきい値電圧による CMOS インバータの消費エネルギーの変化 ３１では入力立上りと入力立下り時について PMOSNMOS の消費電力
および電源の供給する電力について解析結果を示したこれらの解析では
PMOSNMOS のゲートしきい値電圧はplusmn03V としたこれは CMOS の多く
の回路では電源電圧の 15 ほどのしきい値電圧を採用しているためである PMOSNMOS のしきい値電圧を（絶対値で）高くするとチャネル電流は
減りまた過渡状態における電流の導通時間が減るこのため消費電力を時
間で積分した消費エネルギーは一般的に減少することが予想されるこの様子
を詳しく知るためにしきい値電圧をplusmn01plusmn03plusmn05V の場合について消
費エネルギーに注目して解析した
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
44
入力立上りにおける解析結果を図 3-16 に示すひし形の点で表されているの
は電源の供給エネルギー四角の点は PMOS の消費エネルギー三角の点は
NMOS の消費エネルギーであるしきい値が高くなると一般的に消費エネル
ギーが小さくなるPMOS の消費エネルギーは NMOS の消費エネルギーより
格段に小さく貫通電流による消費エネルギーが小さいことが分かる電源が
供給するエネルギーはしきい値電圧がplusmn03Vplusmn05V では負になっているこ
れは PMOS を通常とは逆方向に電流が流れ電源にエネルギーが還流している
ためであるしきい値が高くなると PMOSNMOS ともに導通状態になる時間
が短くなるため電源へのエネルギーの還流が支配的になる重複になるが
詳細な値を表 3-1 に示す
CMOSインバータのエネルギー（立上り05ｎ）
-20E-14
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 11187E-14 -76642E-15 -10516E-14
ENG(P-ch Tr) 43900E-15 45356E-16 44540E-16
ENG(N-ch Tr) 83142E-14 67885E-14 63509E-14
図 3-16 入力立上り時にしきい値電圧を対称に変化させた時の消費エネルギー
表 3-1 図 3-16 の詳細な値
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
45
図 3-16 と同様に入力立下り時の電源の供給エネルギーと PMOSNMOSの消費エネルギーを図 3-17 に示すひし形の点で示されているのは電源の供給
エネルギー四角の点は PMOS の消費電力三角の点は NMOS の消費電力で
ある図からしきい値が高くなると一般的に消費電力が小さくなることがわか
るまた NMOS の消費エネルギーは小さく貫通電流による消費エネルギーが
小さいことがわかる詳細な値は表 3-2 に示す
CMOSインバータのエネルギー （立下り05n）
00E+00
20E-14
40E-14
60E-14
80E-14
10E-13
12E-13
14E-13
16E-13
01 03 05
VtnVtp
エネ
ルギ
ー[J
]
ENG(Supply)
ENG(P-ch Tr)
ENG(N-ch Tr)
図 3-16図 3-17あるいは表 3-1表 3-2 を見て分かることであるが入力
立上り時の NMOS の消費エネルギーと入力立下り時の PMOS のエネルギーは
ほぼ等しいそしてこれらの合計は入力立下り時に電源が供給するエネルギ
ーにほぼ等しい
電源供給PMOS 消費NMOS 消費のエネルギー(J)
VtnVtp [V] plusmn01 plusmn03 plusmn05
ENG(Supply) 14998E-13 12441E-13 11666E-13
ENG(P-ch Tr) 85666E-14 67445E-14 63239E-14
ENG(N-ch Tr) 40044E-15 34986E-16 20234E-16
表 3-2 図 3-17 の詳細な
図 3-17 入力立下り時にしきい値電圧を対称に変化させた時の消費エネルギー
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
46
３３ CMOS インバータの遅延時間 一般的に遅延時間は回路内の CR によって決まることが知られているCMOS
インバータの場合C には負荷キャパシタ（次段ゲートキャパシタ）拡散層と
基板との間の PN 接合による寄生容量配線による寄生容量がある[3]R につ
いてはPMOSNMOS のチャネルの抵抗配線による抵抗などがある[3] 本報告の解析では PMOSNMOS のドレイン領域と基板ソース領域と基板
の寄生 PN 接合キャパシタの影響をドレインソース領域の面積を零にするこ
で排除しているため実質的なキャパシタは自分自身のチャネル領域のキャパ
シタと負荷キャパシタだけである 遅延時間の求め方として電源電圧の中間電圧である 075V で入力電圧 Vin
と出力電圧 Vout との時間差をとったT-Spice には立上り立下りの時におけ
る遅延時間をとるためのコマンドとしてmeasure があるためこれを用いて解
析した PMOSNMOS の両トランジスタはほぼ同じ特性を設定したので入力立上
りと入力立下りの時の遅延時間には僅かの差しかみられない下に PMOSNMOS のゲートしきい値電圧がplusmn03V の場合について入力立上り時の遅延時
間 Tdr と入力立下り時の遅延時間 Tdf を示す Tdr= 16095e-010 [s] Tdf= 15879e-010 [s] また遅延時間は負荷キャパシタ C を充電（放電）する時間と近似的に考え
られるので駆動電流を I とするとCVdd≒ITdすなわち Td≒CVddIとなり時間 Td は駆動電流に反比例し負荷キャパシタ C電源電圧 Vdd に比
例する[4]ここでは Vdd は一定のもとで駆動電流を大きくすることすなわ
ちゲートしきい値電圧を小さくすることで遅延時間の改善を考える
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
47
図 3-18 は入力立上り 05ns でPMOS と NMOS のしきい値電圧 VtpVtnを対称的にplusmn01Vplusmn03Vplusmn05V と変化させた場合の遅延時間の変化をあら
わしている 図からもわかるようにしきい値が高くなると遅延時間は大きくなりしき
い値が小さくなると遅延時間が小さくなる表 3-3 に図 3-18 の詳細な値を示す
CMOSインバータの遅延時間（立上り05ｎ）
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 012312 016094 022099
図 3-18 入力立上り時にしきい値電圧を対称に変化させた時の遅延時間 Td
表 3-3 図 3-18 の詳細な遅延時間
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
48
入力立下り 05ns で立上り時と同様な解析をおこなったその結果を図 3-19に示すPMOSNMOS のトランジスタ特性がほぼ同じため遅延時間も図 3-18と僅かしか変らない
fall 05n遅延時間
010
012
014
016
018
020
022
024
01 03 05
VtnVtp
遅延
時間
[ns]
Td
遅延時間(ns)
VtnVtp [V] plusmn01 plusmn03 plusmn05
Td [ns] 011959 015879 022294
図 3-19 入力立下り時にしきい値電圧を対称に変化させた時の遅延時間
表 3-4 図 3-19 の詳細な遅延時間
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
49
３４ 遅延時間と消費電力の関係 ３２３３では入力立上り時と入力立下り時について消費エネルギー
と遅延時間の個々に対するゲートしきい値電圧の影響を調べたここでは消費
エネルギーと遅延時間がしきい値によってどのような関係にあるか示していく 入力立上り時の消費エネルギーは NMOS によるものが支配的なので（NMOS
の消費電力ENGN）ここでは NMOS の消費エネルギーと遅延時間を図 3-20に示す実線は遅延時間Tdで破線はNMOSの消費エネルギーENGNである
またお互いの関係を分かりやすくするためにENGN は 10^－14 倍Td は 40times10^9 倍表示にしている 図からも分かるように消費エネルギーはしきい値が高くなるにしたがって
右肩上りになり遅延時間は逆に右肩下がりになることが見て取れるつまり
消費エネルギーと遅延時間はしきい値電圧の値によりトレードオフの関係にあ
る
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(N-ch Tr)[J] 10^14倍表示Td[ns] 40times10^9倍表示
図 3-20 入力立上り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGN
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
50
次に入力立下りの時のしきい値の変化による消費エネルギーと遅延時間の関
係を合わせて図 3-21 に示す入力立下り時は負荷キャパシタを充電するために
PMOS に流れる電流が支配的になるためPMOS での消費エネルギーを比較に
用いた図 39 の実線は遅延時間 Td で破線は PMOS の消費エネルギーENGPであるまたお互いの関係を分かりやすくするために図 3-20 と同様に ENGPは 10^－14 倍Td は 40 倍表示にしている
図 3-21 は図 3-20 とほとんど同じ形になったつまり入力立上り時立下り
時に関係無くしきい値の変化により消費エネルギーと遅延時間はトレードオ
フの関係にある
4
5
6
7
8
9
10
01 03 05
VtnbrvbarVtpbrvbar [V]
ENG(P-ch Tr)[J] 10^14倍表示
Td[ns] 40times10^9倍表示
図 3-21 入力立下り時の消費エネルギーと遅延時間の関係 実線は遅延時間 （times0025ns） Td 破線は消費エネルギー （times10^－14J） ENGP
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
51
しきい値による消費エネルギーと遅延時間を変化を詳しい数値で表 3-5 表 3-6 に示す表 3-5 は入力立上り時の遅延時間と NMOS の消費エネルギー
表 3-6 は入力立下り時の遅延時間と PMOS の消費エネルギーである 表中にある PTd 積は遅延時間と消費エネルギーを掛算したものでインバー
タ回路の特性を表す指標の一つとなっているPTd 積は遅延時間もしくは消
費エネルギーが小さくなることにより小さな値になるため以後本報告では
PTd 積で改善度を表すことになる 図 3-20 からもわかるようにしきい値が高くなると遅延時間は大きくなる
がNMOS の消費エネルギーは小さくなるまたしきい値が低くなると遅延
時間は小さくなるが消費エネルギーが大きくなるこれらの PTd 積はしきい
値がplusmn03V の場合とplusmn01V の時はほとんど変化せずplusmn05V の場合は通常の
しきい値であるplusmn03V よりも特性がかなり悪くなっている 図 3-21 からもわかるように入力立下り時でも入力立上り時同様の結果がみ
られた
N-ch 消費 PTd 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ) (10^-24Js)
-01 01 0123 83142 10226
-03 03 0161 67885 10929
-05 05 0221 63509 14035
P-ch 消費 PTD 積 Vtp [V] Vtn [V] 遅延時間(ns)
エネルギー(fJ） (10^-24Js)
-01 01 0120 85666 10280
-03 03 0159 67445 10724
-05 05 0223 63239 14102
表 3-5 入力立上り時のしきい値による遅延時間と NMOS の消費エネルギー
表 3-6 入力立下り時のしきい値による遅延時間と PMOSの消費エネルギー
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
52
第 4 章 CMOS インバータの消費エネルギーと遅延時間の改善
３２３３３４では PMOSNMOS のゲートしきい値電圧を絶対値
で同じ方向で増減させて解析をおこない消費エネルギーと遅延時間がトレー
ドオフの関係にあることを示したここではまず PMOSNMOS のしきい値
電圧を非対称に変化させることも含めてマトリックス状に変化させてCMOSインバータの消費消費エネルギー遅延時間の改善の方向をさぐっていく[6]
解析に際しPMOS のしきい値電圧 Vtp は－01V－03 V－05 VNMOSのしきい値電圧 Vtn は＋01V＋03V＋05V と全て組み合わせで計 9 つの解
析点をとった ４１ 消費エネルギー ４１１ 入力立上り時の消費エネルギー 図 4-1 に入力立上り時のしきい値の変化による PMOS の消費エネルギーを
示した破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01VでNMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析
結果である同様に四角の点で実線はVtp を－03V での解析結果である
三角の点で 2 点鎖線はVtp－05V での解析結果であるまた数値を表 4-1 に
まとめている
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
53
N-ch Trの消費エネルギー[J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
01 03 05
Vtn
消費
エネ
ルギ
ー[J
]
Vtp=-01
Vtp=-03
Vtp=-05
電源電圧 15V での通常のしきい値であるplusmn03V の場合と比較して入力立
上り時の消費電力が改善されているのは灰色の背景で示され値だけである入
力立上り時は PMOS は貫通電流が流れるのでVtp を－05V とすることで
NMOS の消費エネルギーにも改善が見られる
表 4-1 図 4-1 の詳細な消費エネルギー(J)
Vtn[V] 01 03 05
Vtp=-01 83142E-14 73942E-14 67319E-14
Vtp=-03 73920E-14 67885E-14 64318E-14
Vtp=-05 67781E-14 64774E-14 63509E-14
図 4-1 入力立上り時のしきい値の変化による PMOS の消費エネルギー
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
54
４１２ 入力立下り時の消費エネルギー 入力立上り時と同様に入力立下り時に支配的になる PMOS の消費エネルギー
としきい値の関係を図 4-2 に示すこの消費エネルギーは図 4-1 に示した入力立
上り時の NMOS の消費エネルギーとほぼ同じ変化を示している 破線でひし形の点で示した値はPMOS のしきい値電圧 Vtp を－01V で
NMOS のしきい値電圧 Vtn を 01V03V05V と変化させた場合の解析結果
である同様に四角の点で実線は Vtp を－03V での解析結果三角の点で 1 点鎖線は Vtp－05V での解析結果であるまた数値を表 4-2 にまとめている
fall 05ｎ P-ch Tr消費エネルギー [J]
60E-14
65E-14
70E-14
75E-14
80E-14
85E-14
90E-14
01 03 05
Vtn
消費
エネ
ルギ
ー
[J]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-2 入力立下り時のしきい値の変化による NMOS の消費エネルギー
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
55
入力立上り時と同様に PMOSNMOS のゲートしきい値電圧がplusmn03V の場
合を比較の基準として消費電力が改善される値を灰色の背景で示した前述し
たように入力立上り時の NMOS入力立下り時の PMOS の消費エネルギー
がともに最小になるのはしきい値電圧がplusmn05V の時であるので一般的にしき
い値電圧を高くすると消費エネルギーはおさえられることがわかる
表 4-2 図 4-2 の詳細な消費エネルギーの値(J)
Vtn[V] 01 03 05
Vtp=-01 85666E-14 74855E-14 68025E-14
Vtp=-03 74111E-14 67445E-14 64540E-14
Vtp=-05 66013E-14 63251E-14 63239E-14
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
56
４２ 遅延時間 ４２１ 入力立上り時の遅延時間 消費エネルギーの解析結果と同様にVtp が－01V－03V－05VVtnが01V03V05Vのすべての組み合わせで計9つの解析点をとって解析した
入力立上り時の遅延時間を図 4-3 に示す破線でひし形の点で示した値は
PMOS のしきい値電圧 Vtp を－01V でNMOS のしきい値電圧 Vtn を 01V
03V05V と変化させた場合の解析結果である同様に四角の点で実線は
Vtp を－03V での解析結果である三角の点で 2 点鎖線はVtp－05V での解
析結果である それぞれの線の間隔がさほど開いていないので入力立上り時の遅延時間は
Vtp には大きく依存しないことがわかる一方Vtn には大きく依存しNMOSゲートしきい値電圧 Vtn が 01V と 05V では約 2 倍の遅延時間の差がある
CMOSインバータの遅延時間 [ns]
005
007009
011013
015
017019
021023
025
01 03 05
Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-3 入力立上り時のしきい値の変化による遅延時間
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
57
表 4-3 に図 4-3 の詳細な値を示す消費エネルギーの時と同様に Vtn＝03V Vtp=－03V を基準として見てみるとそれより遅延時間が小さくなっているの
は灰色の背景の値で示されているものである前述したように遅延時間は負荷
キャパシタの放電する時間によって決まるので入力立上り時に支配的になる
NMOS のしきい値電圧 Vtn を低くすることによってNMOS の電流駆動力を
大きくし遅延時間を小さくできるのである
表 4-3 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0123 0174 0230
Vtp=-03 0106 0161 0223
Vtp=-05 0093 0154 0221
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
58
４２２ 入力立下り時の遅延時間 入力立上り時と同様にVtp が－01V－03V－05VVtn が 01V03V
05V のすべての組み合わせで計 9 つの解析点をとって解析した入力立上り時
の遅延時間を図 4-4 に示す破線で三角形の点で示した値はPMOS のしきい
値電圧 Vtp を－01V で NMOS のしきい値電圧 Vtn を 01V03V05V と変
化させた場合の解析結果である同様に四角の点で実線はVtp を－03V で
の解析結果であるひし形の点で 1 点鎖線はVtp－05V での解析結果である 入力立上り時の遅延時間は Vtp は大きく依存しなかったが入力立下り時は
負荷キャパシタの充電を行うためPMOS の駆動電流が遅延時間を決める大き
な要因となるそのためVtn には大きく依存せずVtp に大きく依存している
ことが図 4-4 からわかる
fall 05n 遅延時間 [ns]
005
007
009
011
013
015
017
019
021
023
025
01 03 05 Vtn
遅延
時間
[ns]
Vtp=-01
Vtp=-03
Vtp=-05
図 4-4 入力立下り時のしきい値の変化による遅延時間
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
59
表 4-4 に図 4-4 の詳細な値を示す灰色の背景の値は基準としたしきい値電圧
plusmn03V 時の値より遅延時間が小さい値である表 4-4 では表 4-3 とは異なり
PMOS のしきい値電圧 Vtp を低くすることにより遅延時間が小さくできること
がわかる
表 4-4 CMOS インバータの遅延時間(ns)
Vtn[V] 01 03 05
Vtp=-01 0120 0102 0089
Vtp=-03 0172 0159 0153
Vtp=-05 0229 0223 0223
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
60
４３ ゲートしきい値電圧を非対称に変化させることによる CMOS インバータの特性改善
４３１ 基本的な考え これまで CMOS インバータの消費エネルギーと遅延時間の問題をPMOS お
よび NMOS のゲートしきい値電圧（VtnVtp）をパラメータとして詳細に解
析してきたこれらの結果から （１） 入力立上り（出力立下り）の特性では
（１－１）Vtn が支配的な効果をもつ Vtn が大きいと消費エネルギーは小さく遅延時間は大きい Vtn が小さいと遅延時間は小さく消費エネルギーは大きい
（１－２）|Vtp|も補助的で程度は少ないがVtn と同様の効果をもつ |Vtp|の効果は遅延時間より消費エネルギーの方に大きくあら
われてVtn が小さい場合により大きくあらわれる （２） 入力立下り（出力立上り）の特性では
（２－１）|Vtp|が支配的な効果をもつ |Vtp|が大きいと消費エネルギーは小さく遅延時間は大きい |Vtp|が小さいと遅延時間は小さく消費エネルギーは大きい
（２－２）Vtn も補助的で程度は少ないが|Vtp|と同様な効果をもつ Vtn の効果は遅延時間より消費エネルギーの方に大きくあらわ
れて|Vtp|が小さい場合により大きくあらわれる であることがわかる CMOS インバータの入力立上りと入力立下りにはほとんど同じ特性が要求
されVtn と|Vtp|には通常同じ値が採用されるしたがって消費エネルギー
と遅延時間の改善には限界があることになる しかし以上の考えは Vtn と|Vtp|を固定して考えた結果でありもし Vtnと|Vtp|を入力の立上りと立下りで変化させることができればかなり違った姿
を描くことができるすなわち （１）入力立上り（出力立下り）ではVtn を小さくして遅延時間を小さくし
|Vtp|を大きくすることにより消費エネルギーの増加を防ぐ （２）入力立下り（出力立上り）では|Vtp|を小さくして遅延時間を小さくし
Vtn を大きくすることにより消費エネルギーの増加を防ぐ といった方法であるすなわちVtn と|Vtp|を入力立上り入力立下りに対応
して逆方向に増減させる（非対称に変化させる）方法である以下具体的な
数値例で詳細に検討する
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
61
４３２ 入力立上り時 入力立上り時においてしきい値電圧を非対称に変化させた場合の遅延時間と
消費エネルギーの関係について考えてみる表 4-3 より遅延時間を小さくす
るためには Vtn を低くすることが必要であるしかし表 4-1 に見られるよう
にVtn を低くすると NMOS の消費エネルギーは大きくなってしまうここで
|Vtp|を高くすることによって消費エネルギーの増加を防ぐことを考える表
4-3表 4-1 から 3 つのケースを選んで表 4-5 にまとめるここで消費エネル
ギーと遅延時間の積（PTd 積）も表に示しておく
表 4-5 からわかるようにVtn=03VVtp=－03V を基準としてVtn を 01V
にすることにより遅延時間は小さくなるが消費エネルギーは増加するこ
の消費エネルギーの増加を防ぐために Vtp=－05V にすると消費エネルギーだ
けでなく遅延時間も改善されるPTd 積では 423の改善になる
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929 （基準）
-03 01 0106 73920 7836 283
-05 01 0093 67781 6304 423
表 4-5 入力立上り時のしきい値による PTd 積の改善
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
62
４３３ 入力立下り時 入力立上り時と同様に入力立下り時におけるしきい値電圧を非対称に変化
させた場合の遅延時間と消費エネルギーの関係について考えてみる表 4-4 よ
り遅延時間を小さくするためには|Vtp|を低くすることが必要であるしかし
表 4-2 に見られるようにPMOS の消費エネルギーは大きくなってしまうこ
こで Vtn を高くすることによって消費エネルギーの増加を防ぐことを考える 表 4-4表 4-2 より3 つのケースを選んで表 4-6 にまとめる表 4-5 からわ
かるようにVtn=03VVtp=－03V を基準としてVtp=－01V にすることに
より遅延時間は小さくなるが消費エネルギーは増加するこの消費エネル
ギーの増加を防ぐために Vtn=05V にすると消費エネルギーだけでなく遅
延時間も改善できるPTd 積では 436もの改善になる
以上の結果からPMOSNMOS のしきい値電圧が入力立上り時には Vtp=－05VVtn=01V 入力立下り時には Vtp=－01VVtn=05V と入力に対し
て動的に非対称に変化させることで消費エネルギーと遅延時間の関係を大幅
に改善できることがわかった
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720 （基準）
-01 03 0102 74855 7635 288
-01 05 0089 68025 6054 436
表 4-6 入力立下り時のしきい値による PTd 積の改善
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
63
４４ 基板バイアス効果の利用 ４３では入力立上り入力立下りのそれぞれの場合についてゲートしきい
値を変化させて解析した結果を示しインバータの遅延時間と消費エネルギー
の改善への方向を示した ここでゲートしきい値電圧を変える方法としてよく知られた基板バイアス
効果の可能性を検討してみる以下にこれまでに CMOS インバータ回路に用
いてきた NMOSPMOS の基板バイアス効果の解析結果を示す 図 4-5 にNMOS トランジスタの基板バイアス（Vb）を－15V～03V の範
囲で 03V ステップで変化させた Id Vgminus 特性を示す
00 05 10 15
Voltage (V)
0
5
10
15
20
25
RO
OT_
Id (m
A
12)
ROOT_Id
図 4-5 NMOSの基板バイアスVbを 03Vでステップで変化させた Id Vgminus 得性
Vg
uarr Vb=－15
Vb=03 darr
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
64
NMOS と同様にPMOS トランジスタの基板バイアス（Vb）を－03V～15V
まで 03V ステップで変化させた Id Vgminus 特性を示す
-15 -10 -05 00
Voltage (V)
0
5
10
15
20
25
30
RO
OT_
Id (m
A
12)
ROOT_Id
これらの図 4-5図 4-6 からわかるように基板バイアスを電源電圧 Vdd の
範囲でかえればNMOS トランジスタでは 03V のゲートしきい値電圧を 06VまでPMOS トランジスタでは－03V のゲートしきい値電圧を－06V まで変
えられることがわかるしかし順方向の基板バイアスはPN 両チャネルトラ
ンジスタのソース基板間の PN 接合が順方向になるため充分にはかけられな
い
図 4-6 PMOS の基板バイアス Vb を 03V でステップで変化させた Id Vgminus 特性
Vg
Vb=15 uarr
darrVb=－03
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
65
PMOSNMOS のゲートしきい値電圧を基板バイアス効果を用いて非対称の
方向にしかも動的に変化させるインバータ回路を図 4-7 に示す C1 と C2 は直列接続しC3C4 も直列接続しそれらは入力端子と基板（接
地）の間に挿入されているC1 と C2 の接続点は PMOS の基板に接続C3 と
C4 の接続点は NMOS の基板に接続している 入力立上り時にはC1C2 のキャパシタで入力電圧を分割しPMOS の基
板に逆バイアスを加えゲートしきい値を大きくするまた C3C4 のキャパシ
タでも入力電圧を分割しNMOS の基板に順方向バイアスを加えしきい値を
小さくする入力立下り時にはC1C2 のキャパシタで入力電圧を分割し
PMOS の基板に順方向バイアスを加えゲートしきい値を小さくするまた C3C4 のキャパシタでも入力電圧を分割しNMOS の基板に逆方向バイアスを加
えしきい値を大きくする
Vin
0039pF
Vout
PMOS
NMOS
L=05u W=125u
L=05uW=5u
C1
C3
C2
C4
図 4-7 しきい値電圧を非対称に変化させる具体的回路例
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
66
４４１ CMOS インバータの素子回路パラメータ 図 4-7 の回路でMOS トランジスタのパラメータは２１で示したものと同
じ値を用いているキャパシタ C1C2C3C4 に関しては入力電圧の変化
に対応して基板バイアス効果を大きくあらわすためにC2 は C1 の半分C4 は
C3 の半分とするまた入力端子の負荷を大きくならしないためにC1 は Pチャネルトランジスタのゲート容量の半分C3 は N チャネルトランジスタのゲ
ート容量の半分の値を用いることにするこれらの値はC1=0014pF
C2=0007pFC3=00055pFC4=000275pF とした なお解析初期状態では NMOSPMOS の基板が浮遊した状態になっている
ので初期条件としてPMOS 基板では 15VNMOS 基板では 0V を与えてい
る
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
67
４４２ 入力立上り時の解析 入力立上り時間 05ns での入力立上り時の解析結果を以下に示す 入力立上り時の遅延時間について考える図 4-8 は入力立上りに対する出力
の変化を示した図である実線は基板バイアス回路（図 4-7）を用いた場合の
出力である破線はしきい値固定の回路（図 1-1）の出力である図からもわ
かるように入力 075V と出力 075V の差を取った遅延時間は基板バイアス
回路を用いた方が約 003ns 小さいことがわかる
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
VoutVinVout2
図 4-8 入力立上り時の出力電圧の変化
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
68
図 4-9 に入力立上り時における NMOS のチャネル電流を示す実線は基板バ
イアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけて
いない場合の NMOS のチャネル電流（図 3-2 と同じ）である図からもわかる
ように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増加
（430uA から 440uA）しているしかしチャネル電流がピーク値を示す時間
は破線の基板バイアスを用いていない場合の 044ns 付近に対し実線の基板バ
イアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
ININ
図 4-9 入力立上り時の NMOS のチャネル電流
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
69
図 4-10 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-5 と同じ）である図からもわか
るように基板バイアスを用いた方が基板バイアスを用いない場合より電源
への還流電流インバータの貫通電流がともに増加しているまた NMOS のチ
ャネル電流と同様に基板バイアスを用いた場合は基板バイアスを用いないもの
と比較して PMOS チャネル電流のピーク値が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-50
-40
-30
-20
-10
0
10
20
Cur
rent
(uA
)
IPIP2
入力立上り時間 05ns の場合の図 4-5 の回路の遅延時間消費エネルギーをま
とめて表 4-7 に示す遅延時間は 0027ns約 17改善されたが消費エネル
ギーは増加しているしかし PTd 積では 127の改善になっている
N-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0161 67885 10929
非対称に変化 0134 71255 9548 127
表 4-7 入力立上り時の PTd 積の改善
図 4-10 入力立上り時の PMOS のチャネル電流
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
70
４４３ 入力立下り時の解析結果 入力立下り時間 05ns で入力立下り時の解析結果を示す 入力立上り時と同様に遅延時間と消費エネルギーについて考える図 4-11 は
入力立下りに対する出力の変化を示した図である実線は基板バイアスを用
いた場合（図 4-7）の出力電圧である破線は基板バイアスを用いない場合（図
1-1）の出力電圧である図から入力電圧 075V 時と出力電圧 075V 時の差を
とった遅延時間は基板バイアス回路を用いた方が約 002ns 小さいことがわか
る
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
00
05
10
15
Vol
tage
(V)
Vout2VinVout
図 4-11 入力立下り時の出力電圧の変化
71
図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
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-25
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0
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10
15
20
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Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
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図 4-12 に入力立上り時における PMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の PMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の PMOS のチャネル電流（図 3-19 と同じ）である図からもわ
かるように基板バイアスを用いた方がピーク時のチャネル電流が僅かに増
加（400uA から 430uA）しているしかしチャネル電流がピーク値を示す時
間は破線の基板バイアスを用いていない場合の 042ns 付近に対し実線の基板
バイアスを用いた場合は 04ns 付近と早くなっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
0
50
100
150
200
250
300
350
400
Cur
rent
(uA
)
IPIP2
図 4-12 入力立下り時の PMOS のチャネル電流
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
72
図 4-13 に入力立下り時における NMOS のチャネル電流を示す実線は基板
バイアスを用いた場合の NMOS のチャネル電流で破線は基板バイアスをかけ
ていない場合の NMOS のチャネル電流（図 3-12 と同じ）である図からもわ
かるように基板バイアスを用いた方が基板バイアスを用いない場合よりソ
ース側からドレイン側に流れる電流が増加しているインバータの貫通電流は
減少しているこのことからも過渡状態の後半では NMOS のしきい値電圧
Vtn が高くなっていることがわかる また PMOS のチャネル電流と同様（図 4-10）に基板バイアスを用いた場合は
基板バイアスを用いないものと比較してNMOSチャネル電流のピーク値を示す
時間が早まっている
000 010 020 030 040 050 060 070 080 090 100
Time (ns)
-40
-35
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
Cur
rent
(uA
)
ININ2
図 4-13 入力立下り時の NMOS のチャネル電流
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
73
入力立下り時間 05nsの場合の遅延時間と消費エネルギーの解析結果を表 4-8にまとめて示す遅延時間は 0019ns約 19改善はされるが消費エネルギ
ーが僅かに増加しているしかしPTd 積では 89の改善となっている
P-ch 消費 PTD 積 Vtp Vtn 遅延時間(ns)
エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0159 67445 10720
非対称に変化 0140 70136 9819 89
表 4-7表 4-8 ともに PTd 積は改善されているが遅延時間が少なくなり
消費エネルギーが増加することがわかるこれは負荷キャパシタの増加や基
板とソースドレイン間に寄生的にある PN 接合を通じて電流が流れるためで
あると考えられるまた表 4-5表 4-6 に比べ改善率より低いこれは４３で
行った解析ではしきい値は過渡的に変化せず固定しきい値として解析した
が４４では入力電圧に呼応して基板にバイアスが加わりしきい値が過渡的
に変化する
表 4-8 入力立下り時の PTd 積の改善
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
74
４４４ 入力立上り立下り時間 10ns の解析結果 これまでは入力立上り立下り時間が 05ns の場合について解析してきた
がここでは入力立上り立下り時間を10nsとし図4-7の回路の解析を行った ４４２４４３と同様の解析を行いその結果を表 4-9（入力立上り）
表 4-10（入力立下り）にしめす
N-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0202 77485 15652
非対称に変化 0149 82172 12244 218
P-ch 消費 PTD 積 Vtp Vtn
遅延時間
(ns) エネルギー(fJ） (10^-24Js) 改善率（）
-03 03 0204 77779 15867
非対称に変化 0165 78289 12918 186
入力立上り立下り 05ns の場合と同様に消費エネルギーの改善はみられな
かったが入力立上りでは遅延時間で 0053ns約 26の改善入力立下り
では遅延時間で 0039ns19の改善となっている入力立上り立下り時間
05ns の場合と比較して改善の度合は大きい
表 4-9 入力立上り時間 10ns の PTd の改善
表 4-10 入力立下り時間 10ns の PTd の改善
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
75
４４５ 配置図 図 4-14 に SOI 構造を想定した場合の配置図の１例を示す 右側が NMOS左側が PMOS で太い線で囲まれている部分が基板である
基板バイアス効果を用いるためのキャパシタは
の部分であらわしている
灰色の幅を持った線はゲート入力で透明の幅を持った線はメタル配線である
その他は以下に示すC1C3 は入力電圧を基板に伝えるため入力信号を伝え
る入力線の下に配置しC2 は電源（Vdd）と基板C4 は接地（GND）と基板
の間に配置した
Vout
Vin VddGND
PMOSNMOS
Drain
C1
C2
C3
Ｎ+拡散層
コンタクトホール
C4
P+拡散層
基板部分
キャパシタ部
WL
図 4-14 SOI を想定した配置図
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
76
第 5 章 おわりに
第 2 章では CMOS インバータの過渡特性を示し一般的に考えられてきたイ
ンバータ特性とは大きく異なった特性になることを示した第 3 章では CMOSインバータの消費エネルギーと遅延時間の解析を行い消費エネルギーと遅延
時間にはトレードオフの関係があることを示し従来の固定型のしきい値電圧
ではこの関係は改善に限界があることを示した第 4 章では従来の固定型し
きい値電圧の考え方からPMOSNMOS 両トランジスタのしきい値電圧を動
的に変化させ消費エネルギーと遅延時間の改善への方向性を示し具体的な
回路例で解析した結果PTd 積の改善がみられたことを示した またキャパシタのカップリングによって基板にバイアスをかけることの提案
解析その結果として遅延時間の大幅な改善が見られることを示した
謝辞
大学学部 4 年次から本論文に至るまで電子光システム工学コースコース
長という重責にありながら不出来な私をここまで導きご指導してくださっ
た原 央教授多くの助言知識を授けてくださった矢野 政顕教授橘 昌
良助教授に深く感謝致します またA205 研究室の同士諸君には公私ともに大変お世話になりました心
よりお礼申し上げます
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
77
参考文献
[1] 原 央他 著 ldquoMOS 集積回路の基礎rdquo 近代科学社 （1992） [2] 原 央他 著 ldquoMOS トランジスタの動作理論rdquo 近代科学社 （1980） [3] SMジィー 著 ldquo半導体デバイスrdquo 産業図書 （1987） [4] Yuan TaurTak H Ning 著 ldquo最新VLSIの基礎rdquo 丸善株式会社 （2002） [5] JRBurns ldquo Switching response of complematary-symmetry MOS
transiutor logic circuitsrdquo RCA review P625 (1946) [6] 新妻 研作原 央 ldquoCMOS インバータの速度と消費電力の改善の検討rdquo
P137平成 14 年度電気関係学会四国支部連合大会
