主題文章2

可三維堆疊鰭式及超薄通道電晶體3D Stackable FinFETs and UTB Transistors

楊智超、黃文賢、謝東穎、謝嘉民國家奈米元件實驗室

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摘　要

近年來我們利用尖峰式雷射結晶 (Pulse Laser Crystallization)技術，在多種材料上

成長高品質的多晶矽材料，我們稱之為“類晶矽”(Epi-like Si)，其材料特性已接近

結晶矽，我們將其製作成鰭式電晶體 (Fin Field-effect Transistor, FINFETs)及超薄通

道 (Ultra Thin Body, UTB)電晶體，相較於在矽晶圓 (Bulk Si Wafer)上製作電晶體，此

SOI(Silicone-on-insulator)結構所製作出的電晶體有較低漏電流，較低能量損耗，高

速度等優點，目前鰭式電晶體已可以做到通道寬度 /閘極長度在 50奈米 /50奈米，

超薄通道電晶體矽通道 (Channel)厚度可降低至 30奈米以內，並且有相當優良之電

晶體特性，相較於目前半導體製程溫度動輒 800 oC以上，我們的製程溫度都控制在

450oC以下，利於未來發展更多樣的累加型三維堆疊元件及晶片。

Abstract

Recently, we utilized pulse laser crystallization technology to fabricate high quality poly-

Si material, so call epi-like Si. With this epi-like Si, we have fabricated high performance

FINFETs (Fin Field-Effect Transistor) and UTB (Ultra-Thin Body) transistors on SiO2/

Si wafer. Devices with lower leakage current, lower energy consumption and higher

operating speed can be performed with this silicone-on-insulator (SOI) structure. FINFETs

with 50nm/50nm (width/length) gate and UTB with ultra thin Si channel (<20 nm) have

been demonstrated. The electrical properties of these devices perform quit well. As

compare to high temperature process used in conventional semiconductor industry, our

process temperature is lower than 450oC. This low thermal budget technology bene!ts

fo r re a l i z i n g v a r i o u s m o n o l i t h i c 3 D d e v i c e s a n d c i rc u i t s i n t h e f u t u re .

關鍵字／Keywords 累加型三維堆疊元件(Monolithic 3D Device)、低熱預算(Low

Thermal Budget)、可三維堆疊鰭式電晶體(3D Stackable FinFETs)、

可三維堆疊超薄通道電晶體(3D Stackable UTB Transistors)

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奈米通訊NANO COMMUNICATION 20卷 No.3

可三維堆疊鰭式及超薄通道電晶體

前　言

自1970年以來，半導體工業一直遵循摩爾定律

(Moore's Law) ，每18個月元件效能就有倍速的成長，半

導體元件藉由尺寸的微縮，而使得功率消耗減少，運算

速度加快，最重要當然是單位面積產出增加而使得成本

下降，然而隨著製程演進，金氧半場效電晶體(MOSFET)

面臨極大挑戰，如何使元件尺寸縮小又有更好的元件效

能變得非常重要，其中鰭式電晶體 (FinFETs)[1-3]及超薄結

構(Ultra Thin Body, UTB)電晶體[4-6]獲得最多關注，鰭式電

晶體仰賴直立式矽通道(Channel)結構，矽通道上方及兩

側皆有閘極氧化層及金屬閘極包覆，可更有效控制電流

開關, 而超薄電晶體則是減薄矽通道厚度，降低底層漏

電流，同樣可達到有效控制電流的開關，這兩種方法都

是當閘極微縮至20nm以下，用來解決短通道效應(Short

Channel E!ects, SCEs)造成的漏電流問題。

超越摩爾定律(More than Moore)是近年來在世界級

半導體元件會議上所提出[7]，如圖1所示，平面製作電晶

體將面臨物理極限的考驗，而製程中3D堆疊即是其中解

決問題最重要的概念之一，藉由垂直疊加元件，進而提

高單位面積的元件數量，使得製作成本下降，而金屬導

線連線距離也可因此而縮短，減少電子訊號的延遲(RC

delay)，然而一個高效能的3D堆疊電晶體需要仰賴低溫製

程及新型結構開發[8,9]。

三維堆疊電晶體製作方式，大致上可分為兩類，一

類為先完成矽基(Bulk Si)或SOI單層電晶體後，再利用智

切法(Smart Cut)技術將另一片矽薄膜轉移至此完成的晶片

上，繼續完成第二層電晶體製作，以此類推製作多層堆

疊的三維晶片[10]，如圖2所示。

此項技術困難度在於如何成功轉移矽薄膜及提升

後續低溫電晶體的特性及良率；另一種方法，則是直接

以低溫製程(<700℃)在基板上直接製作可多層堆疊之電

晶體，此電晶體通道多為多晶矽(poly-Si)，此材料及其

製程特性相當適合拿來作為軟性電子元件或3D堆疊電

晶體的開發，然而大多數以多晶矽做為電子元件的物理

及電特性並不如單晶矽來得好，晶粒與晶粒邊界(Grain

Boundary)的缺陷對元件電性來說是一個很嚴重的問題

[11]，因此如何將多晶矽材料品質提升至與單晶矽接近，

或利用特殊結構成長大晶粒矽通道，並且製作電晶體於

晶粒上[12]，對於發展3D堆疊晶片來說是一項非常重要的

圖 1 超越摩爾定律示意圖。

圖 2 智切法 (Smart Cut)製作三維堆疊晶片示意圖。

主題文章2010

議題。

目前已知有許多結晶技術正在開發，其主要的製作

方法有固相結晶法(Solid Phase Crystallization, SPC) [13,14]、

金屬誘導側向結晶法(Metal-induced Lateral Crystallization,

MILC) [15,16]及本團隊所採用的尖峰式雷射結晶(Pulse Laser

Crystallization, PLC)技術[17-19]。相較於傳統矽基半導體動

輒800~1000℃的高溫，前兩項固相結晶法以及金屬誘導

側向結晶法，其製程溫度已可控制介於500~700℃之間，

然而還是需要長時間的製程時間才能製作出高品質的矽

材料通道，因此在製作三維堆疊元件時，長時間的高溫

對底材(如：玻璃、PI⋯)將造成劣化或變形，雖然不至

於破壞元件結構，但也足以讓元件特性劣化，更別說許

多材料無法承受如此高溫。因此我們選擇了尖峰式雷射

結晶做為我們開發累加型三維堆疊元件，其製作原理是

由於矽材料在短波段光源有很大的吸收係數，利用尖峰

式雷射讓表面瞬間達到熔點來進行矽的再結晶程序，其

結晶瞬間表面溫度高，製程時間短，因此製作出的多晶

矽擁有比前兩種結晶技術更大的晶粒以及更快的製程速

度，更重要的是對下方結構或已完成的電晶體傷害小。

利用尖峰式雷射結晶技術，搭配多項低溫製程技

術，本研究已成功製作出下列兩種低溫高效能電晶體：

1.低溫高效能鰭式電晶體 (Fin f ield- effec t

transistors, FinFETs)

傳統 氧半場效電晶體(Metal-oxide-semiconductor

Field Effect Transistor，MOSFET)，是由 屬-氧化物-半導

體所組成(圖4)， 用閘極電場控制通道電 的基本元件，

最初是以平面型矽基底電晶體開始發展，而隨著製程的

進步，電晶體的尺寸也持續的微縮，但在通道長 微縮至

米級後，電晶體元件特性受到側向電場影響嚴重，即

短通道效應(Short Channel Effect)，造成 電 提高、閘極

控制能 低，為 解決此問題，於是發展出超薄結構電

晶體，由於矽通道只有薄薄一層，電流被抑制在通道內

且被閘極所控制，因此大大減少電晶體漏電流(Leakage)

的發生，而平面型雙閘極電晶體，則是在這層薄矽通道

下方又增加了下閘極，增加另一側電流的控制能力，此

結構在製作過程中，容 產生上下 閘極無法對齊的問

題，且這兩種薄矽通道結構都必須製作於SOI(Silicone-

on-insulator)結構上，而SOI晶片價格相對昂貴，因此有

了鰭式電晶體結構的構想，鰭式電晶體顧名思義其通道

成類似魚鰭的叉狀，可於矽結構的兩側控制電流的接通

與斷開，INTEL又稱這種三面閘極控制的結構為Tri-Gate，

此結構設計大大改善了電流的可控性並且減少漏電流

(Leakage)產生，而文獻中亦提到如果要有效縮小閘極長

度(Lg)，必須同時減少鰭狀結構(Fin)的厚度，如此才能

有效抑制短通道效應。此鰭式電晶體結構又可衍伸出許

多不同型態，如圖4所示[19]，可分為Tri-Gate、Pi-Gate、

-Gate及Gate All Around (GAA)結構，其目的都是為了讓

閘極更有效控制矽通道電流的開關。

圖 3 利用孔洞結構成長大晶粒矽通道並 (a)製作 3D堆疊晶片；

(b)單晶矽 TEM剖面圖 (c)矽通道上視圖。

011

奈米通訊NANO COMMUNICATION 20卷 No. 2

可三維堆疊鰭式及超薄通道電晶體

我們利用雷射結晶(Laser Crystallization)成長類

磊晶矽於絕緣層上，由於雷射結晶更具有低熱預算

(Low Thermal Budget)及側向成長(Lateral Growth)的優

點，可應用於各類型的低溫材料上，形成垂直於基板

之均相晶界類磊晶矽，而伴隨著元件尺寸的微縮，經

由雷射結晶之類磊晶矽元件特性與單晶矽差距已逐漸

縮小；搭配主流高介電常數氧化層/金屬電極(High-k

Dielectric/ Metal Gate) 作為閘極結構，本研究成功製

作出通道寬/閘長/矽通道厚(Wc/Lg/Tsi=50/50/50nm)

為奈米級類的磊晶矽鰭式電晶體(FinFETs)，如圖5所

示，其中我們以原子層沉積 (Atomic Layer Deposition,

ALD)技術，成長 4 奈米厚度氧化鋁(Al2O3)及50奈米

厚度氮化鈦(TiN)做為FinFETs電晶體中高介電常數氧

化層及金屬閘極，其電性量測結果如圖6 所示，元

件次臨界擺幅(Subthreshold Swing, S.S)在Vd操作偏壓

為0.1V時，N-MOS及P-MOS都有接近100mV/dec的水

準，而開/閉路電流比(on/o! current ratio，Ion/Io!)都

高於106，此結果顯示我們的類磊晶矽鰭式電晶體電

性部分也已經超越許多文獻記錄，但與目前世界晶圓

代工大廠台積電和Samsung以磊晶晶片所製作之鰭式

電晶體相比，仍有努力空間。另外，我們也利用側向

蝕刻製程特性，完成另一種結構型態 -Gate電晶體，

電性結果也與此相當。對此，我們將進行製程優化以

得到更好電晶體物理及電特性，並達成更小，特性更

圖 4 電晶體演進示意圖。

圖 5 50 奈米類磊晶矽鰭式電晶體 TEM 圖 (b) Tr i - G ate； (a )

Ω-Gate。

圖 6 50奈米類磊晶矽鰭式 Tri-Gate電晶體 Id-Vg曲線圖。

主題文章2012

好之類磊晶矽鰭式電晶體的目標。

2.低溫高效能超薄通道(Ultra-thin Body, UTB)

電晶體

隨著電晶體縮小到 米尺寸，在元件性能上的差 性

漸增，以至於製造上高 越 越難以實現。主要原因有

二：原子摻雜效應(即 散摻雜在 米尺寸的設備就變得很

重要)和製造過程中引起的變化。在低功耗應用電晶體，

超薄主動層(Ultra-thin Body)結構具備可抑制關閉 態的

電 ，而 需要額外的摻雜，同時也減少閘極長 變化的敏

感性，因此絕緣層上覆矽(Silicon on Insulator, SOI)型的結

構材料可提供較Bulk-CMOS元件較低的接面電容(Junction

Capacitance)與漏電流及抑制元件的短通道效應(Short

Channel Effect)。而為能更有效抑制短通道效應，有效

提高閘極的覆蓋率及改善閘極的控制力，已成為下世代

高性能元件的主流趨勢。雖然超薄主動層具有上述之元

件整合優點，然而若要製作30奈米以下之高性能超薄主

動層仍面臨幾個瓶頸：(1)高成本的SOI晶片及<30奈米之

SOI晶片製作困難性; (2)為達<30奈米超薄主動層需求，則

多以回蝕刻(back-etch)方式將SOI晶片減薄後再進行元件

製作，然而乾蝕刻的電漿轟擊效應造成之介面缺陷的問

題，卻仍需後續額外製程予以解決。

近年來，利用雷射結晶(Laser Crystallization)成長類

磊晶矽於絕緣層上，製作高性能電子元件已逐漸受國際

矚目，由於雷射結晶更具有低熱預算及側向成長(Lateral

Growth)的優點，可應用於各類型的低溫材料上，形成垂

直於基板之均相晶界類磊晶多晶矽，而伴隨著元件尺寸

的微縮，經由雷射結晶之類磊晶矽元件特性與單晶矽差

距已逐漸縮小；我們利用電漿回蝕刻(Etch Back)方式，

可將類磊晶矽薄膜減薄至30奈米以下，並搭配化學溶液

進行表面處理；利用此減薄技術製作之主動層，並搭配

高介電常數金屬閘極結構(High- /Metal Gate)可製作低溫

高效能超薄通道(Ultra-thin Body, UTB)電晶體(圖7)，初步

Id-Vg曲線如圖8顯示，其Vd操作偏壓為1V時，P-MOS元件

次臨界擺幅為150mV/dec，而N-MOS則為140 mV/dec，而

元件開/閉路電流比(on/off Current Ratio, Ion/Ioff )都維持

大於106的水準，此電性結果皆優於未減薄通道之元件性

能，對於發展3D堆疊式元件具有極大意義。

結　論

本研究目前已成功開發各類型高性能低熱預算技術

(包含綠光雷射結晶矽、電漿微晶矽薄膜、綠光雷射尖峰

圖 7 奈米類磊晶矽超薄結構 (Ultra-thin Body, UTB)電 圖 8 55奈米類磊晶矽超薄結構 (Ultra-thin Body, UTB)電

晶體 TEM圖 º 晶體 Id-Vg曲線圖。

013

奈米通訊NANO COMMUNICATION 20卷 No. 2

可三維堆疊鰭式及超薄通道電晶體

式退火、綠光雷射金屬矽化及高性能電漿穿隧氧化層 )，

並已製作出可三維堆疊低溫高效能鰭式電晶體及超薄通

道電晶體，此製作皆屬低熱預算技術，因此未來可適用

於開發不同結構型態之電晶體元件並預期展現出極佳元

件性能，同時也可應用於未來主流趨勢的累加型三維堆

疊晶片 (3D+-ICs)。

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