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3-2nMOSFET 基本直流特性
GS T DSV V V− >
( ) 212D GS T DS DSI V V V Vβ ⎡ ⎤= − −⎢ ⎥⎣ ⎦
0DS GS TV V V> − >
( ) ( )2 12D GS T DSI V V Vβ λ= − +
n oxW CLμβ =
( )
線形領域
飽和領域
理想トランジスタ・モデル
2 22 A S F BS
T FB Fox
qN VV V
Cε φ
φ−
= + +
C FiFB M F
E EVq
χ φ −= Φ − − −
VB
VS VG VD
VB
VS
VG
VD
ソース・ドレインの内、電位の低い方をソースと定義する
ソース・ドレインは構造上同じであるが動作上では大きく異なる
p
LW
n n
3-40GS TV V− < サブスレッショルド電流
ゲート直下、ソースからドレインまでどこにも反転層が形成されていない状態
S G D
x
y0金属
酸化膜
n+ n+
p
B
ゲート電圧により障壁の高さが変調
qVBE
E
EC
EV
y
x = 0
MOSの解析がそのまま使える
チャネルはソース、ドレインと導通していないので、チャネルの電位(中央部)はソース・ドレイン電圧の影響を受けず MOSキャパシタの式 (VG, VB のみ)
で決まる
EC
EV-qVG
-qφS
x0
EFi-qφF
E
-qVB-qVGB
3-50GS TV V− < サブスレッショルド電流
ドレイン電流は伝導電子の拡散により決まる動作は npn トランジスタ
npn コレクタ電流
2
exp expn i BCBEC
B A B B
qD n qVqVI AW N k T k T
⎡ ⎤⎛ ⎞ ⎛ ⎞= −⎢ ⎥⎜ ⎟ ⎜ ⎟
⎝ ⎠ ⎝ ⎠⎣ ⎦
npn nMOS
IC コレクタ電流 ドレイン電流 ID
A 接合面積 W・d
WB ベース幅 L
NA ベース濃度 基板濃度 NA= ni exp(qφF /kBT )
VBE ベース・エミッタ間電圧 φS + VBS
VBC ベース・コレクタ間電圧 φS + VBD
d の評価
( )expi FB
qn nk T
φ φ⎛ ⎞
= −⎜ ⎟⎝ ⎠
0
SS S
x S
Qd x xdxφφ φ φ
ε=
≅ + = +( )0
0B S
S
ndx k Tdn x qQ
ε∞
≅ = −=
∫
3-6
2S A SQ qN Sε φ≅ −2
S SS
S S
Q QCφ φ
∂= − ≅ −
∂ を用いて
( )2
exp 2 1 expS DSBD S F BS
ox B B
C qVk T qI VC q k T k T
β φ φ⎡ ⎤⎛ ⎞ ⎛ ⎞⎛ ⎞
= − + − −⎢ ⎥⎜ ⎟ ⎜ ⎟⎜ ⎟⎝ ⎠ ⎝ ⎠ ⎝ ⎠⎣ ⎦
Bn n
k TDq
μ=
閾値付近を考え ( ) ( ) ( )2 2S S S F S S FQ Q Cφ φ φ φ≅ − − と近似する
( )0 1 2S SGS FB S BS T BS S F
ox ox
Q CV V V V VC C
φ φ φ⎛ ⎞
= + + − ≅ + + + −⎜ ⎟⎝ ⎠
1 S
ox
CnC
= + と置くと
( ) ( )2
011 exp 1 exp DSB
D GS T BSB B B
qVk T q n qI n V V Vq nk T n k T k T
β⎡ ⎤⎛ ⎞ ⎛ ⎞⎛ ⎞ −
= − − + − −⎢ ⎥⎜ ⎟ ⎜ ⎟⎜ ⎟⎝ ⎠ ⎝ ⎠ ⎝ ⎠⎣ ⎦
subthreshold 係数
電流が1桁変化するゲート電圧変化ln(10)kTs n
q=
, ,
0GS TV V− < サブスレッショルド電流
VT 0 は強反転の閾値 VT において VBS = 0 と置いたもの
3-7
0.E+00
1.E-04
2.E-04
3.E-04
4.E-04
-1 0 1 2 3
1.E-15
1.E-14
1.E-13
1.E-12
1.E-11
1.E-10
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
-1 0 1 2 3
リーク電流
電子・正孔対形成による電流
nJ qR∇⋅ =
OFFI q RdV∝ − ∫
R : 単位体積・単位時間あたりの再結合数
-R
Jn
source drain
IOFF
− R : 単位体積・単位時間あたりの対形成数
VGS [V]
I D[A
]
Subthershold電流領域
I D[A
]
リーク電流
EC
EV
3-8Shockley-Read-Hall (SRH) 再結合
( )1n T Tc nN f− n T Te N f p T Tc pN f ( )1p T Te N f−
ET
EC
EV
phononET
NT : トラップ密度
n p n pT
n p n p
c c np e eR N
c n c p e e−
=+ + +
n n thc vσ=
( )T Fi BE E k Tn n ie c n e −=
p p thc vσ=
( )T Fi BE E k Tp p ie c n e− −=
σn, σp : 散乱断面積
vth :熱速度
E
k
( )( ) ( )( )2
T Fi B T Fi B
iE E k T E E k T
p i n i
np nRn n e p n eτ τ− − −
−=
+ + +
( ) 1 7~ 10p T pN c sτ− −= ( ) 1 7~ 10n T nN c sτ − −=
fT : トラップに電子がある確率
電子減少率=正孔減少率
( )1n T T n T TR c nN f e N f= − −
( )1p T T p T Tc pN f e N f= − −
n pT
n p n p
c n ef
c n c p e e+
=+ + +
熱平衡では更に(詳細釣り合いの法則)
( )( ) ( )1n T T n T Tc nN f E e N f E− =
( ) ( )( )1p T T p T Tc pN f E e N f E= −
( ) ( ) /1
1F BE E k Tf Ee −
=+ *3 Bk T m=
3-9SRH による リーク 電流(暗電流)
OFF 領域 ゲート直下すべてに空乏層が形成
, ~ 0n p
( ) ( )1 1T Fi B T Fi B
i TE E k T E E k T
p n
n NRc e c e− − −− −
= −+
( ) ( )1 1T Fi B T Fi B
i TOFF E E k T E E k T
p n
qn NI dVc e c e− − −− −
=+∫
0
0.2
0.4
0.6
0.8
1
1.2
-5 -4 -3 -2 -1 0 1 2 3 4 5
cn ~ cp
( )2coshi T
OFFT Fi B
qcn NI dVE E k T
=−⎡ ⎤⎣ ⎦
∫
1/co
sh(x
)
(ET − EFi)/kBT
バンドギャップ中央 ( EFi ) における
トラップの寄与が最も大きい
深い準位 (deep level)
3-10
EC
EV
trap
電界によりバリヤ
幅が小さくなる
トラップ電荷のCoulomb ポテンシャルによりバリヤ高さが小さくなる
電界効果 (trap-assisted band-to-band tunneling)
Acceptor 型トラップDonor 型トラップ
電気的中性 トラップは負に帯電電気的中性 トラップは正に帯電
ep : Dirac wellen : Coulomb well
( )
( )( )
( )
2
1
T Fi B T Fi B
iAT E E k T E E k T
i iCoul Dirac
p F p n n
np nR Nn n e p n ec cχ
− − −
−=
+ ++
+Γ +Γ
( )
( )( )
( )
2
1
T Fi B T Fi B
iDT E E k T E E k T
i iDirac Coul
p p n F n
np nNn n e p n e
c c χ
− − −
−+
+ ++
+Γ +Γ
fp BE k TF eχ Δ= fp SE q qF πεΔ = ( ) ( ){ }1 5 33 2, , exp 1
ba b K a au Ku b u du⎡ ⎤Γ = − −
⎣ ⎦∫* 34 2
, ,3
fp n nCoul nn
n
E m EEkT E q E
⎛ ⎞Δ ΔΔ⎜ ⎟Γ = Γ⎜ ⎟Δ⎝ ⎠
* 34 2,0,
3n nDirac n
n
m EEkT q E
⎛ ⎞ΔΔ⎜ ⎟Γ = Γ⎜ ⎟⎝ ⎠
* 34 2, ,
3p pp fpCoul
pp
m EE EkT E q F
⎛ ⎞ΔΔ Δ⎜ ⎟Γ = Γ⎜ ⎟Δ⎝ ⎠
* 34 2,0,
3p ppDirac
p
m EEkT q F
⎛ ⎞ΔΔ⎜ ⎟Γ = Γ⎜ ⎟⎝ ⎠
n C TE E EΔ = −
p T VE E EΔ = −
F : 電界の絶対値(エネルギー E と区別するため F を使う)
ep : Coulomb wellen : Dirac well
3-11バンド間トンネル
電界小 : トラップを介したバンド間トンネル(trap-assisted band-to-band tunneling)
電界大 : バンド間トンネル(band-to-band tunneling)
0F FR BF eσ −= −σ = 5/2
F0 = 1.9 x 107 V/cm
B = 4 x 1014 cm-1/2V-5/2s-1
Si : 間接遷移 フォノン過程が伴う
y
xゲート・ドレインのオーバーラップ領域
x
ゲート
酸化膜
y
p
n+VD
G. A. M. Hurkx, et al., IEEE Trans. Electron Devices vol. 39, p. 331, 1992
3-12
GIDL (Gate Induced Drain Leakage) 電流
1.E-14
1.E-13
1.E-12
1.E-11
1.E-10
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
-5 -4 -3 -2 -1 0 1 2 3
VGS [V]
I D[A
/μm
] trap-assisted band-to-band tunneling
band-to-band tunneling
total
no electron-hole generation
Simulation (L = 0.13 μm, tox = 4 nm)VDS = 3V
3-13
Auger 再結合
EC
EV
( ) ( )2 2n i p iR a n np n a p np n= − + −
an ~ 8.3 x 10-32 cm6/sap ~ 1.8 x 10-31 cm6/s
3キャリヤ・プロセス
その他の電子-正孔再結合過程
3-14ホットエレクトロン効果
EC
EVソース
ドレイン
ドレイン近傍で電子は高エネルギー状態
高エネルギーの電子
ゲート酸化膜へのキャリヤ注入
閾値シフト絶縁破壊ドレイン-ソース間 breakdown
Impact ionization
3-15
電子 正孔
Impact IonizationEC
EV 電子が散乱(フォノン)によりエネルギーを失う
エネルギーのバランス
電子が電界により加速されてエネルギーを得る
電界が強くなると、電子のエネルギーが Eg (バンドギャップエネルギー)を超え、 impact ionization が起こる
伝導電子2個+正孔1個伝導電子1個 n n p pG J Jα α= +
αn, αp : impact ionization 係数
nb En na eα −= pb E
p pa eα −=
F (V/cm) <2.4x105 5.3x105 <
an (cm-1) 2.6x106 6.2x105 5.0x105
bn (V/cm) 1.43x106 1.08x106 9.9x106
ap (cm-1) 2.0x106 5.6x105
bp (V/cm) 1.97x106 1.32x106
Eg
電子・正孔対形成率
伝導電子1個+正孔2個正孔1個
3-16
DAHCDrain Avalanche Hot Carrier injection
CHEChannel Hot Electron injection
SGHESecondary Generated Hot Electron injection
SHESubstrate Hot Electron injection
ホットエレクトロン注入
VB
VG VD
VG = VD
Source Drain
Gate
VB
VG VD
VG < VD
Source Drain
Gate
VB
Source Drain
Gate VB >> 0
VB
VG VD
Source Drain
GateVG < VD
|VB | > 0
3-17耐圧(Breakdown Voltage)
Avalanche Breakdown (Bipolar Breakdown)チャンネル・ホット・エレクトロン
Impact ionization
正孔が基板に流れる
基板電流により内部基板の電位が上昇
ソース・基板間ダイオードが順方向バイアスされる
ダイオードを通して電子が基板に入り、ドレインに引き込まれる
Breakdown
−−
+
+
−ISUB
VDS
I D
VGS
1
1 2
2
33
4
4
5
5 6
6
n+ n+
S
B
DG
3-18飽和速度
飽和速度
飽和速度を起こす電界
EC ~ 104 V/cm 電子~ 5 x 104 V/cm 正孔
電子の方が飽和速度に達しやすい
電子エネルギー > 光学フォノン・エネルギー (Ep~ 0.063 eV)になると電子が光学フォノンを励起して電子速度が一定値に収束
*
83
pS
Ev
mπ=
107
106
105
102 103 104 105
ドリ
フト
速度
(cm
/s)
106
電界 ( V/cm)
v = μn E v = μp E移動度
3-19
( ) 0
01
nn
n
sat
EE
v
μμ μ=+
( ) 0n nEμ μ=
( )n satv E E vμ= =
E 小
E 大
( )n n ox GS TdVI W C V V Vdy
μ= − − ( )0
01
nn ox GS T
n
sat
dVI W C V V VdV dyv dy
μμ= − −
+
( ) 20
0
12
n oxD GS T DS DS
nDS
sat
W CI V V V VL V
v
μμ
⎡ ⎤= − −⎢ ⎥⎣ ⎦+線形領域
速度飽和を考慮したドレイン電流の式
飽和領域の電流は 0D
DS
IV∂
=∂
(最大値)から決まる
( ) ( )001 1 11 22 2
GS T GS TDsat
nnGS TGS T
satsat
V V V VVV VV V v Lv L
μμ− −
= ≅+ −+ + −
2012
n oxD Dsat
W CI VL
μ=
3-21
RS RD
RG
CGS CGD
CGBCSB CDB
Body
Source Drain
Gate
寄生抵抗
( )DS DS D S DV V I R R′= + +
GS GS D SV V I R′= +
本来のトランジスタにかかる電圧
VDS
ID
( )DS D S DV I R RΔ = +
本来の特性
VGS
ID
GS D SV I RΔ =
3/ 22D S DI R IβΔ ≈
RD :線形領域で重要RS :すべての領域で重要RG :交流で重要
3/ 22D S DI R IβΔ ≈
3-22測定データから寄生抵抗を求める方法
DI
ID
VGS = VDS
0
2 GSV
GS D GSD
V I dVI
− ∫
傾き=2β
VT
( )2GS T D DV V I Iβ− −
VGS=VDS
RS
飽和領域を用いる方法
線形領域を用いる方法
RD+RS
( )1 GS T D SV V I R− −
DS DV I
傾き= 1/β
データが直線に乗るようにRS, VT を定める
VDS ~ 0.02V
F. J. G. Sanchez, et al., IEEE Trans. Electron Devices, vol. 49, p. 82, 2002
H. Katto, IEEE Electron Device Lett. vol. 18, p. 408, 1997
3-23
RS RD
RG
CGS CGD
CGBCSB CDB
Body
Source Drain
Gate 寄生容量
N N
P
反転層
N N
P
N N
P
空乏層
Subthreshold 領域
線形領域
飽和領域
2oxWLC CGS
CGD
VGS > VT
DS
GS T
VV V−1
23
oxWLCCGC
VGSVT
2oxWLC
oxWLC
CGB
VDS > 0
CGC
VT+VDS
CGD
CGS
23
oxWLC
CGSO CGDO
CGC
CGC (フリンジ容量 CGSO, CGDO を除く)の成分
22 113 2GS ox
XC WLCX
⎡ ⎤−⎛ ⎞= −⎢ ⎥⎜ ⎟−⎝ ⎠⎢ ⎥⎣ ⎦22 11
3 2GD oxC WLCX
⎡ ⎤⎛ ⎞= −⎢ ⎥⎜ ⎟−⎝ ⎠⎢ ⎥⎣ ⎦
DS
GS T
VXV V
=−
3-24スケーリング
電界=一定
物理量 記号 factor 問題
長さ tox, L, W 1/K
電圧 V 1/K Subthreshold係数縮小不可
基板濃度 NA K
素子電流 I 1/K
素子容量 C 1/K
素子遅延時間 td 1/K
素子消費電力 Pd 1/K2
抵抗 R K 時定数
電流密度 j K electro-migration
素子数/チップ
ゲート遅延 (ns)電源電圧 (V)チャンネル長 (μm)tox (nm)
103
251210
120
5 x 104
15550
106
0.053.55-5
115
5 x 107
0.010.9-1.8
0.255
1970 1980 1990 2000
1/K
3-25短チャネル効果
チャネル長 L
閾値 VT
ドレイン電圧 VDS
閾値 VT
Drain Induced Barrier Lowering (DIBL)
n+ n+
ソース拡散層による空乏層
ドレイン拡散層による空乏層
ゲートによる空乏層
n+ n+
punchthroughL 小
VDS 大
障壁小
3-26狭チャネル効果
ゲート幅 W
閾値 VT
チャネル幅 W
空乏層
フリンジの空乏層電荷の比重が大きくなる
2 BTT fb F
ox
QV VC
φ= + −
B W WBT B
Q WL Q L QQ QWL W+
= = +
QBT , QB , QW < 0
QBT は単位面積当たりの(最大)空乏層電荷QBT < 0 (nMOSの場合)
3-27LDD (lightly doped drain)
SiO2
SiO2
SiO2
n+n+
n−
ゲート ドレインソース
ドレイン側の電界緩和
ホットエレクトロン効果の緩和GIDL低減
n+n+
N− N−
リン・インプラ
砒素・インプラ-4.E+05
-3.E+05
-2.E+05
-1.E+05
0.E+00
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
LDD無
LDD有
E y[V
/cm
]
y [μm]
LDD無LDD有
3-28ポケット (Halo)
n+n+
n−ゲート
n−
p+
p 基板
ソース・ドレインの近くに p+ を入れることにより ショート・チャンネル効果を抑制
ポケット有
ポケット無 ΔVT
/ ΔV D
S
H.-S. Huang, et al. International Symposium on Nano Science and Technology, 2004
3-29
thermionic emission 電流(RLD:Richardson-Laue-Dushman)
Fowler-Nordheim トンネル電流
直接トンネル電流
3 24 22 23
216
b
ox
mqEox
b
q Ej eφ
π φ
−
=
bφ Vox
oxox
ox
VEt
=
2 2
2 32
b
Bk TBmqk Tj eφ
π
−
=
bφVox
ゲート酸化膜を通した伝導
EF
EF( ){ }
3 23 24 22 2 1 1
3216
box b
ox
mqV
Eox
b
q Ej eφ
φ
π φ
− − −
=
3-31High-k ゲート絶縁膜
ゲート酸化膜厚さ tox 減少 →
ゲート・リーク電流(トンネル電流)増大
oxox
ox
Ctε
=
dielectric permitivity band gap (eV) Ec barrierSiO2 3.9 9 3.5Si3N4 7 5.3 2.4Al2O3 9 8.8 2.8TiO2 80 3.5 0
Ta2O5 26 4.4 0.3Y2O3 15 6 2.3La2O3 30 6 2.3HfO2 25 6 1.5ZrO2 25 5.8 1.4
ZrSiO4 15 6 1.5HfSiO4 15 6
tox を小さくする代わりに誘電率の
大きな材料を使用
S. H. Lo et al., IEEE Electron Device Lett. Vol. 18, No. 5, p. 209, 1997
10-12A0.1μmx0.1μm
3-32ゲート材料
多結晶Si空乏化 実効的に tox が厚く見える
空乏層電荷による散乱→移動度低下
pMOSFET でゲートから基板にボロンの突き抜けが起こる
理想的には金属ゲート
EC
EV
真空準位
4.05eV
5.17eV
Nb 3.99-4.3Al 4.06-4.2Ta 4.12-4.25Mo 4.3-4.6Zr 3.9-4.05V 4.12-4.3Ti 3.95-4.33TaN 4.2-3.9
Re 4.72-5.0Ir 5.-5.7Pt 5.32-5.5RuO2 4.9-5.2
nMOS ゲート用
pMOS ゲート用
Co 4.41-5.0W 4.1-5.2Os 4.7-4.83Cr 4.5-4.6Ru 4.60-4.71Rh 4.60-4.71Au 4.52-4.77Pd 4.8-5.22Ni 4.5-5.3その他、WNx, TNx 多くのシリサイドp+ polySi
n+ polySin+ polySiGe
p+ polySiGe0-0.51
High-k ゲート絶縁膜と多結晶Siの相性が悪い
3-33SOI (silicon on insulator)
n+ n+
埋め込み酸化膜
D < Wmax = 最大空乏層幅完全空乏型Fully-depleted
D > Wmax部分空乏型Partially-depleted
D
利点: 寄生容量の低減欠点: 基板浮遊効果
発熱完全空乏型
・理想的な subthreshold 係数
・閾値を基板濃度で設定できない(ゲート材料の仕事関数で設定)
部分空乏型
・閾値を基板濃度で設定可能・基板浮遊効果が大きくなる
熱伝導率 (W/Km)Si 140SiO2 1.1
正孔蓄積効果
発熱による電流減少
3-34SOI 基板浮遊効果
N+ N+
埋め込み酸化膜正孔蓄積
基板が接地されていない
基板電位が定まらない
閾値が定まらない
A. Wei, M. Sherony, and D. A. Antoniadis, IEEE Trans. Electron Devices, vol. 45, p. 430, 1998.
3-35SOI Dynamic Pass Gate Leakage
n+ n+
埋め込み酸化膜
0 VVCC VCC
n+ n+
埋め込み酸化膜
0 VVCC0 V
VS = VCC → 0
正孔蓄積
Ip
In
MOS 効果
バリヤ低下→ subthreshold 電流
Bipolar 効果
ID ~ hFE Ip
正孔が抜けるまでバリヤが上がらない
通常のMOSであれば
基板電極から正孔が直ちに抜き取られる
定常状態
1~10 ns 後
蓄積層
VGS = −VCC
3-36ひずみ Si
Si
SiGe SiGe
引張りひずみ
n+ n+
p- relaxed Si1-xGex
p- graded buffer Si1-yGey
P-Si substrate
strained Si
y = 0 → x
SiO2
Si 結晶ひずみ
バンド構造変化
フォノン散乱↓有効質量↓
移動度↑
ゲート界面はSi
少ない界面準位SiO2の形成
http://www.miraipj.jp/ja/result/030704/06.pdf