Cyclone Vデバイスのクロック・ネットワークおよ …...4‒2 第4章：CycloneVデバイスのクロック・ネットワークおよびPLL CycloneVデバイスのクロック・ネットワーク

CV-52004-2.0

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Cyclone Vデバイス・ハンドブックVolume 1：デバイスのインタフェースおよび統2012 年 6月

June 2012CV-52004-2.0

4. Cyclone V デバイスのクロック・ネットワークおよび PLL

この章では、Cyclone® V デバイスの階層クロック・ネットワークおよび PLL（Phase-Locked Loop）の高度な機能を説明します。 Quartus® II ソフトウェアにより、PLL およ

びその機能を外部デバイスなしで使用できます。

この章は、以下の項で構成されています。

■ 「Cyclone V デバイスのクロック・ネットワーク」

■ 4–18 ページの「Cyclone V の PLL」

Cyclone V デバイスのクロック・ネットワークCyclone V デバイスには、階層構造に編成される以下のクロック・ネットワークが含

まれています。

■ グローバル・クロック・ネットワーク（GCLK）

■ リージョナル・クロック・ネットワーク（RCLK）

■ ペリフェリ・クロック・ネットワーク（PCLK）

クロック・ネットワークには、大 128 個の固有クロック・ドメインがあります。

Cyclone V デバイスは、エリアごとに大 50 個の固有 GCLK、RCLK、および PCLK ク

ロック・ソースをサポートします（16 個の GCLK + 22 個の RCLK + 12 個の PCLK[ エリ

ア 1 およびエリア 4 のみ ]）。

表 4–1 に、Cyclone V デバイスのクロック・リソースを示します。

表4‒1. Cyclone V デバイスのクロック・リソース̶暫定仕様（その１）

クロック・リソースデバイス利用可能なリソース数クロック・リソースのソース

クロック入力ピン

■ Cyclone V E A5、A7、および A9

■ Cyclone V GX C3、C4、C5、C7、および C9

■ Cyclone V GT D5、D7、および D9

24 本のシングル・エンドまたは 12 本の差動

CLK[0..11]p および CLK[0..11]nピン

Cyclone V E A2 およびA4

32 本のシングル・エンドまたは 16 本の差動

CLK[0..15]p および CLK[0..15]nピン

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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4‒2 第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLLCyclone V デバイスのクロック・ネットワーク

1 内部で生成された GCLK、RCLK または PCLK は Cyclone V の PLL をドライブできません。

PLL への入力クロックは、専用のクロック入力ピン、PLL から供給される GCLK また

は RCLK によってドライブされる必要があります。

1 シングル・エンド PLL クロック入力として使用される場合、CLKnピンはグローバル・

クロック・ネットワークまたはリージョナル・クロック・ネットワークで PLL をド

ライブします。CLKnピンは、PLL への専用配線パスを持っていません。

f クロック入力ピン接続について詳しくは、 Cyclone V Device Family Pin Connection Guidelines を参照してください。

GCLK ネットワークおよびRCLK ネットワーク

■ Cyclone V E A5、A7、および A9

■ Cyclone V GX C3、C4、C5、C7、および C9

■ Cyclone V GT D5、D7、および D9

■ GCLK ネットワーク：16

■ RCLK ネットワーク：88

CLK[0..11]p および CLK[0..11]nピン、PLL クロック出力、およびロジック・

アレイ

Cyclone V E A2 およびA4

CLK[0..15]p および CLK[0..15]nピン、PLL クロック出力、およびロジック・

アレイ

PCLK ネットワーク

■ Cyclone V E A5

■ Cyclone V GX C3、C4、および C5

■ Cyclone V GT D5

12

DPA クロック出力、PLD トランシーバ・インタフェース・クロック、I/O

ピン、およびロジック・アレイ

■ Cyclone V E A7

■ Cyclone V GX C7

■ Cyclone V GT D7

18

■ Cyclone V E A9

■ Cyclone V GX C9

■ Cyclone V GT D9

24

エリアあたりの GCLK および RCLK

すべて 38 16 GCLK + 22 RCLK

デバイスあたりの GCLK および RCLK

すべて 104 16 GCLK + 88 RCLK

表4‒1. Cyclone V デバイスのクロック・リソース̶暫定仕様（その２）

クロック・リソースデバイス利用可能なリソース数クロック・リソースのソース

Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1：デバイスのインタフェースおよび統合

http://www.altera.com/literature/dp/cyclone-v/PCG-01014.pdf

http://www.altera.com/literature/dp/cyclone-v/PCG-01014.pdf

第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL 4‒3Cyclone V デバイスのクロック・ネットワーク

グローバル・クロック・ネットワークCyclone V デバイスは、デバイス全体を通じてドライブ可能な GCLK を提供します。

GCLK は、アダプティブ・ロジック・モジュール（ALM）、デジタル信号処理（DSP）ブロック、エンベデッド・メモリ・ブロック、PLL などの機能ブロックに対する低

スキュー・クロック・ソースとして機能します。Cyclone V の I/O エレメント（IOE）と内部ロジックは、GCLK をドライブして、内部で生成されるグローバル・クロッ

ク、および同期クリアまたは非同期クリアやクロック・イネーブルなど、その他の

高ファンアウト・コントロール信号を生成することもできます。図 4–1 に、

Cyclone V デバイスの GCLK ネットワークを示します。

図4‒1. GCLK ネットワーク

図 4–1 の注：

(1) CLK[12..15] [p,n]ピンは、Cyclone V E A2 および A4 デバイスのみに使用可能です。

GCLK[12..15]

GCLK[8..11]

GCLK[4..7]

GCLK[0..3] Q1Q4

Q2Q3

CLK[0..3][p,n]

CLK[8..11][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)

2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1：デバイスのインタフェースおよび統合


リージョナル・クロック・ネットワークRCLK はそれ自身がドライブするエリアにのみ属します。RCLK ネットワークは、デ

バイスの 1 つのエリア内に含まれるロジックに対して、小のクロック遅延とス

キューを実現します。Cyclone V の特定のエリア内の I/O エレメントと内部ロジック

は、RCLK をドライブして、内部で生成されるリージョナル・クロック、および同期

クリアまたは非同期クリアやクロック・イネーブルなど、その他の高ファンアウト・

コントロール信号を生成することもできます。図 4–2 に、Cyclone V デバイスの RCLKネットワークを示します。

図4‒2. RCLK ネットワーク

図 4–2 の注：


RCLK[69..64] RCLK[75..70]

RCLK[87..82] RCLK[81..76]

RCLK[63..58] RCLK[57..52]

RCLK[45..40] RCLK[51..46]

RCLK[9..0] RCLK[19..10]

RCLK[39..30] RCLK[29..20]

Q1 Q2

Q4 Q3

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)



ペリフェリ・クロック・ネットワークCyclone V デバイスは、左から始まる水平 PCLK のみを提供します。 DPA ブロック、

PLD トランシーバ・インタフェース・クロック、水平方向の I/O ピン、および内部ロ

ジックからのクロック出力により、PCLK ネットワークをドライブできます。PCLKは、GCLK および RCLK ネットワークと比べるとスキューが高いです。PCLK は汎用配

線に使用して、Cyclone V デバイスの内外に信号をドライブできます。図 4–3 に、

Cyclone V デバイスの PCLK ネットワークを示します。

図4‒3. PCLK ネットワーク

図 4–3 の注：


Q1 Q2

Q4 Q3

Horizontal PCLK

Horizontal PCLK

Horizontal PCLK

Horizontal PCLK

CLK[0..3][p,n]

CLK[8..11][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)



エリアあたりのクロック・ソースCyclone V デバイスの各スパイン・クロックは、30 個のセクション・クロック

（SCLK）ネットワークを備えており、ロジック・アレイ・ブロック（LAB）ロウあた

りに 6 個のロウ・クロック、9 個のカラム I/O クロック、および 2 個のコア・リファ

レンス・クロックをドライブできます。SCLK は、デバイスのコア機能ブロック、

PLL、および I/O インターフェースへのクロック・リソースです。

スパイン・クロックは、各クロックが各 LAB ロウのクロック配線に接続する前の、

GCLK、RCLK、および PCLK ネットワーク間にあるもう 1 層の配線です。スパイン・

クロックを設定する必要はありません。Quartus® II ソフトウェアは、GCLK、RCLK、および PCLK ネットワークによってスパイン・クロックを自動的に配線します。

PCLK および RCLK は、も大きいデバイスのエリアごとの各スパイン・クロックの

SCLK をドライブできます。

図 4–4 図 4-4 に、エリアごとの各スパイン・クロックで GCLK、RCLK、PCLK または

PLL フィードバック・クロック・ネットワークによってドライブされる SCLK を示し

ます。GCLK、RCLK、PCLK、および PLL フィードバック・クロックは、SCLK への配

線を共用します。Quartus II ソフトウェアでのデザイン・フィッティングを確実に成

功させるために、クロック・リソースの総数は各領域の SCLK 限界を超えてはいけま

せん。

図4‒4. エリアごとのスパイン・クロックあたりの階層クロック・ネットワーク

図 4–4 の注：

(1) も大きいデバイスのエリアごとの各スパイン・クロックで SCLK をドライブできる PCLK の数は、大 24 です。

(2) も大きいデバイスのエリアごとの各スパイン・クロックで SCLK をドライブできる RCLK の数は、大 22 です。

SCLK

Column I/O clock: clock that drives the I/O column core registersand I/O interfaces.

Core reference clock: clock that feeds into the PLL as the PLL reference clock.

Row clock: clock source to the LAB, memory blocks, and row I/O interfaces in the core row.

GCLK

RCLK

PCLK

9

230

16

5

24 (1)

22 (2)

6

Clock output from the PLL thatdrives into the SCLKs.

PLL feedback clock



クロック領域この項では、Cyclone V デバイスの以下のタイプのクロック領域を説明します。

■ デバイス全体のクロック領域

■ リージョナル・クロック領域

■ デュアル・リージョナル・クロック領域

デバイス全体のクロック領域デバイス全体のクロック領域を形成するために、ソースはデバイス全体に配線可能

なグローバル・クロック・ネットワークをドライブします。ソースは必ずしもク

ロック信号ではありません。このクロック領域は、他のクロック領域に比べて遅延

が大になりますが、デバイス内のすべてのデスティネーションに信号を配信する

ことができます。グローバル・リセット信号とクリア信号の配線、またはデバイス

全体のクロックの配線に適したオプションです。

リージョナル・クロック領域リージョナル・クロック領域を形成するために、ソースはデバイスの 1 つのエリア

中に配線できる信号 RCLK ネットワークをドライブします。このクロック領域では、

デバイスの 1 つのエリア内でのスキューが低になります。1 つのエリア内にすべて

のデスティネーションがある場合に適しています。

デュアル・リージョナル・クロック領域デュアル・リージョナル・クロック領域を形成するために、1 つのソース（クロッ

ク・ピンまたは PLL 出力）が 2 つ（各エリアから 1 つずつ）の RCLK ネットワークを

ドライブして、デュアル・リージョナル・クロックを生成します。この技術により、

デバイスの 2 つエリアにまたがるデスティネーションが、同じ低スキュー・クロッ

クを利用できます。この信号をサイド全体に配線した場合の遅延は、RCLK 領域での

配線の場合とほぼ同じになります。内部ロジックは、デュアル・リージョナル・ク

ロック・ネットワークもドライブできます。



図 4–5 に、デュアル・リージョナル・クロック領域を示します。

図4‒5. Cyclone V デバイスのデュアル・リージョナル・クロック領域

Clock pins or PLL outputs can drive half of the device to createdual-regional clocking regionsfor improved interface timing.

regions for improved



クロック・ネットワーク・ソースCyclone V デバイスでは、クロック入力ピン、PLL 出力、高速シリアル・インタ

フェース（HSSI）出力、および内部ロジックが GCLK ネットワークおよび RCLK ネッ

トワークをドライブできます。専用クロック・ピン、GCLK ネットワークおよび

RCLK ネットワーク間の接続については、表 4–2 および 4–11 ページの表 4–3 を参照

してください。

専用クロック入力ピンCLKピンは、差動クロックまたはシングル・エンド・クロックのいずれかです。

Cyclone V デバイスは、大 16 までの差動クロック入力または大 32 までのシング

ル・エンド・クロック入力をサポートします。また、専用クロック入力ピン

CLK[15..0]は、非同期クリア、プリセット、およびグローバル・クロック・ネット

ワークやリージョナル・クロック・ネットワークを経由するプロトコル信号用のク

ロック・イネーブルなど、ファンアウトの大きいコントロール信号に使用すること

もできます。シングル・エンド・クロック・インプットとして使用する場合、CLKnピンは、グローバル・クロック・ネットワークまたはリージョナル・クロック・

ネットワークを介して PLL をドライブします。

内部ロジック内部ロジックからファンアウトの大きい低スキュー信号をドライブするために、各

GCLK、RCLK および水平方向の PCLK ネットワークは LAB 配線を経由してドライブす

ることが可能です。

1 内部で生成された GCLK、RCLK、または水平方向 PCLK は Cyclone V PLL をドライブでき

ません。PLL への入力クロックは、専用のクロック入力ピン、またはピン /PLL から

供給される GCLK または RCLK のみを使用する必要があります。

HSSI 出力3 つの HSSI 出力ごとに、コアへの 4 本の PCLK のグループを生成します。

f HSSI 出力について詳しくは、 I/O Features in Cyclone V Devices の章を参照してください。

PLL クロック出力Cyclone V PLL クロック出力は、GCLK ネットワークおよび RCLK ネットワークの両方

をドライブできます。


http://www.altera.com/literature/hb/cyclone-v/cv_52005.pdf

4‒10第4章：Cyclone

Vデバイスのクロック・ネットワークおよびPLL

CycloneVデバイスのクロック・ネットワーク

Cyclone Vデバイス・ハンドブック

2012年

6月

Altera CorporationVolum

e 1：デバイスのインタフェースおよび統合

7 8 9 10 11— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

Y — — — —

Y — — — —

Y — — — —

Y — — — —

— Y Y Y Y

— Y Y Y Y

— Y Y Y Y

— Y Y Y Y

GCLKネットワークおよび RCLKネットワークへのクロック入力ピン接続表 4–2 に、専用クロック入力ピンおよび GCLK の間の接続を示します。

表4‒2. GCLK ネットワークへのクロック入力ピンの接続(1)̶ 暫定仕様

クロック・リソースCLK （p/n ピン）

0 1 2 3 4 5 6GCLK0 Y Y Y Y — — —

GCLK1 Y Y Y Y — — —







GCLK8 — — — — Y Y Y

GCLK9 — — — — Y Y Y

GCLK10 — — — — Y Y Y

GCLK11 — — — — Y Y Y

GCLK12 — — — — — — —

GCLK13 — — — — — — —

GCLK14 — — — — — — —

GCLK15 — — — — — — —

表 4–2 の注：

(1) この表は、Cyclone V E A2 および A4 デバイスを除くすべての Cyclone V デバイスに適用可能です。

第4章：Cyclone

Vデバイスのクロック・ネットワークおよびPLL

4‒11Cyclone

Vデバイスのクロック・ネットワーク

2012年

6月

Altera CorporationCyclone V

デバイス・ハンドブック

Volume 1：

デバイスのインタフェースおよび統合

ます。1 つのクロック入力ピンは、2ネットワークを生成できます。

n ピン）

7 8 9 10 11

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

— — — — —

Y — — — —

— Y — — —

— — Y — —

— — — Y —

— — — — Y

表 4–3 に、Cyclone V デバイスでの専用クロック入力ピンおよび RCLK の間の接続を示し

つの隣接する RCLK ネットワークをドライブし、デュアル・リージョナル・クロック・

表 4‒3. RCLK ネットワークへのクロック入力ピン接続(1) ̶ 暫定仕様

クロック・リソースCLK（p/

0 1 2 3 4 5 6RCLK [20,24,28,30,34,38,58,59,60,61,62,63,64,68,82,86]

Y — — — — — —

RCLK [21,25,29,31,35,39,58,59,60,61,62,63,65,69,83,87]

— Y — — — — —

RCLK [22,26,32,36,58,59,60,61,62,63,66,84] — — Y — — — —

RCLK [23,27,33,37,58,59,60,61,62,63,67,85] — — — Y — — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,70,74,76,80]

— — — — Y — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,71,75,77,81]

— — — — — Y —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,72,78]

— — — — — — Y

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,73,79]

— — — — — — —

RCLK [0,4,8,10,14,18,40,41,42,43,44,45,64,68,82,86]

— — — — — — —

RCLK [1,5,9,11,15,19,40,41,42,43,44,45,65,69,83,87]

— — — — — — —

RCLK [2,6,12,16,40,41,42,43,44,45,66,84] — — — — — — —

RCLK [3,7,13,17,40,41,42,43,44,45,67,85] — — — — — — —

表 4–3 の注：

(1) この表は、Cyclone V E A2 および A4 デバイスを除くすべての Cyclone V デバイスに適用可能です。


クロック出力接続

f GCLKネットワークおよびRCLKネットワークへのCyclone V PLL接続について詳しくは、 PLL Connectivity to GCLK and RCLK Networks for Cyclone V Devices を参照してください。

クロック・コントロール・ブロックGCLK、RCLK、および PCLK ネットワークごとに、専用のクロック・コントロール・

ブロックがあります。コントロール・ブロックは、以下の機能をサポートしていま

す。

■ クロック・ソースの選択（ダイナミック選択はグローバル・クロックにのみ対

応）

■ グローバル・クロックのマルチプレキシング

■ クロックのパワーダウン（スタティックまたはダイナミックなクロック・イネー

ブル / ディセーブルは GCLK と RCLK にのみ対応）

表 4–4 に、入力クロック・ピン、PLL カウンタ出力、およびクロック・コントロー

ル・ブロック入力の間のマッピングを示します。

表4‒4. 入力クロック・ピン、PLL カウンタ出力、およびクロック・コントロール・ブロック入力の間のマッピング

クロック供給元inclk[0] and inclk[1] Cyclone V デバイスの同じサイドの 4 本の専用クロック・ピンのいずれか。

inclk[2]

■ クロック・コントロール・ブロックの同じサイドにある PLL からの PLL カウンタの C0 および C2（Cyclone V デバイスのトップ、ボトム、およびライト・サイド）。

■ クロック・コントロール・ブロックの同じサイドにある PLL からの PLL カウンタの C4（Cyclone V デバイスのレフト・サイド）。

inclk[3]

クロック・コントロール・ブロックの同じサイドにある PLL からの PLL カウンタの C1 および C3（Cyclone V デバイスのトップ、ボトム、およびライト・サイド）。この入力クロック・ポートは、Cyclone V デバイスのレフト・サイドにあるクロック・コントロール・ブロックには接続されません。


http://www/literature/hb/cyclone-v/cyclone_v_pll_connectivity_to_gclk_and_rclk_networks.xls


GCLK コントロール・ブロックGCLK 選択ブロックのクロック・ソースは、マルチプレクサ選択入力をドライブする

内部ロジックを使用してスタティックまたはダイナミックに選択できます。クロッ

ク・ソースをダイナミックに選択する場合は、大 2 つの PLL カウンタ出力および

大 2 つのクロック・ピンから選択できます。図 4–6 に、GCLK コントロール・ブ

ロックを示します。

図4‒6. Cyclone V デバイスの GCLK コントロール・ブロック

図 4–6 の注：

(1) デバイスがユーザー・モードの場合、内部ロジックによってクロック選択信号をダイナミックに制御することができます。

(2) デバイスがユーザー・モードである場合、これらのクロック選択信号は、ダイナミックにコントロールできないため、コンフィギュレーション・ファイル（SRAM オブジェクト・ファイル [.sof] またはプログラマ・オブジェクト・ファイル [.pof]）を通じてのみ設定できます。

(3) シングル・エンド PLL クロック入力として使用される場合、CLKnピンは専用のクロック入力ではありません。CLKn ピンは、GCLK を使用して PLL をドライブすることができます。

CLKpPins

PLL Counter Outputs

InternalLogic

Static ClockSelect (2)

CLKSELECT[1..0](1)

2

2

2 CLKnPin(3)

GCLK

InternalLogic

PLL CounterOutputs

Enable/ Disable

This multiplexer supports user-controllable dynamic switching



RCLK コントロール・ブロックRCLK 選択ブロックのクロック・ソース選択は、Quartus II ソフトウェアで生成される

コンフィギュレーション・ファイル（.sof または .pof）のコンフィギュレーション・

ビット設定を使用して、スタティックにのみコントロールできます。図 4–7 に、

RCLK コントロール・ブロックを示します。

GCLK および RCLK ネットワーク・マルチプレクサ用の入力クロック・ソースと

clkena信号は、Quartus II ソフトウェアで ALTCLKCTRL メガファンクションを使用して

設定できます。

f ALTCLKCTRL メガファンクションについて詳しくは、 Clock Control Block (ALTCLKCTRL) Megafunction User Guide を参照してください。

PCLKコントロール・ブロックHSSI 出力または内部ロジックのいずれかを使用して HSSI 水平方向 PCLK コントロー

ル・ブロックをドライブすることができます。図 4–8 に、PCLK コントロール・ブ

ロックを示します。

図4‒7. RCLK コントロール・ブロック

図 4–7 の注：

(1) デバイスがユーザー・モードである場合、これらのクロック選択信号は、コンフィギュレーション・ファイル（.sof または .pof）を通じてのみ設定できます。これらはダイナミックにコントロールできません。

(2) シングル・エンド PLL クロック入力として使用される場合、CLKnピンは専用のクロック入力ではありません。CLKn ピンは、RCLK を使用して PLL をドライブすることができます。

CLKpPin

PLL CounterOutputs

InternalLogic

CLKnPin

Enable/Disable

RCLK

InternalLogic

Static Clock Select (1)

2

(2)

図4‒8. 水平方向の PCLK コントロール・ブロック

HSSI output orDPA clock output

Internal logic

Static Clock Select

Horizontal PCLK


http://www.altera.com/literature/ug/ug_altclock.pdf

http://www.altera.com/literature/ug/ug_altclock.pdf


外部PLL クロック出力コントロール・ブロックALTCLKCTRL メガファンクションを使用して、専用の外部クロック出力ピンをイネー

ブルまたはディセーブルすることができます。図 4–9 に、外部 PLL 出力クロック・

コントロール・ブロックを示します。

図4‒9. Cyclone V デバイスの外部 PLL クロック出力コントロール・ブロック External

図 4–9 の注：

(1) デバイスがユーザー・モードである場合、これらのクロック選択信号は、コンフィギュレーション・ファイル（.sof または .pof）を通じてのみ設定できます。これらはダイナミックにコントロールできません。

(2) クロック・コントロール・ブロックは、FPLL_<#>_CLKOUTピンの IOE 内のマルチプレクサに信号を供給します。FPLL_<#>_CLKOUTピンは兼用ピンです。したがって、このマルチプレクサは内部信号またはクロック・コントロール・ブロックの出力のいずれかを選択します。

PLL CounterOutputs

FPLL_<#>_CLKOUT pin

IOE

(1)

(1)

Internal Logic

(2)

9

Enable/ Disable

Static Clock Select

Internal Logic

Static Clock Select



クロックのパワーダウンCyclone V デバイスの GCLK と RCLK クロック・ネットワークは、スタティック手法と

ダイナミック手法の両方でパワーダウンできます。

クロック・ネットワークがパワーダウンされると、クロック・ネットワークから信

号が供給されるすべてのロジックがオフ状態になり、デバイスの全体的な消費電力

が減少します。未使用の GCLK、RCLK および PCLK ネットワークは、Quartus II ソフト

ウェアで生成されるコンフィギュレーション・ファイル（.sof または .pof）のコン

フィギュレーション・ビット設定を通じて、自動的にパワーダウンされます。

ダイナミック・クロック・イネーブルまたはディセーブル機能により、内部ロジッ

クを通じて、デュアル・リージョナル・クロック領域を含む GCLK および RCLK ネッ

トワーク上で、同期してパワーアップ / ダウンをコントロールすることができます。

1 PLLをドライブする GCLKまたは RCLKはダイナミックにイネーブルまたはディセーブ

ルできません。

クロック・イネーブル信号図 4–10 に、クロック・コントロール・ブロックのクロック・イネーブル / ディセー

ブル回路が Cyclone V デバイスにどのように実装されるかを示します。

GCLK または RCLK 出力が PLL の入力をドライブする場合には、クロック・コント

ロール・ブロックのクロック・イネーブル / ディセーブル回路を使用することはでき

ません。

Cyclone V デバイスでは、clkena信号は PLL 出力カウンタ・レベルではなく、クロッ

ク・ネットワーク・レベルでサポートされます。これにより、PLL が使用されてい

ないときでもクロックをゲート・オフできます。また clkena信号を使用して、PLLから専用の外部クロックをコントロールすることも可能です。

図4‒10. clkena の実装

図 4–10 の注：

(1) R1 と R2 バイパス・パスは、PLL 外部クロック出力には使用できません。

(2) 選択ラインは、.sof または .pof のビット設定によってスタティックにコントロールされます。

clkenaouttput of clock

select mux

(1)

(1) (2)

GCLK/RCLK/FPLL_<#>_CLKOUT (1)

D DQ Q

R1 R2



図 4–11 に、クロック出力イネーブルの波形例を示します。clkena信号は、クロック

出力の立ち下がりエッジに同期されます。

Cyclone V デバイスは、GCLK/RCLK ネットワークの非同期イネーブル / ディセーブル

を補助する、追加のメタステーブル対策レジスタも備えています。Quartus II ソフト

ウェアでこのレジスタをバイパスするように設定できます。

ループ関連のカウンタは影響を受けないため、PLL は clkena信号に関係なくロック

状態を保持できます。この機能は、低消費電力またはスリープ・モードを必要とす

るアプリケーションに便利です。clkena信号は、システムが再同期化中の周波数

オーバーシュートを許容できない場合には、クロック出力をディセーブルすること

もできます。

図4‒11. clkena 信号 (1)

図 4–11 の注：

(1) clkena信号を使用して、GCLK および RCLK ネットワーク、または FPLL_<#>_CLKOUTピンをイネーブルまたはディセーブルします。

clkena

output of the AND gate with R2 bypassed

(when ‘ena’ port is registered as falling edge of input clock)

output of the clock

select mux

output of the AND gatewith R2 not bypassed

(when ‘ena’ port is registered asdouble register with input clock)


4‒18 第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLLCyclone V の PLL

Cyclone V の PLLPLL は、デバイス・クロック管理、外部システム・クロック管理、および高速 I/O イ

ンタフェースのための強力なクロック管理および合成機能を提供します。

Cyclone V デバイスは、3 個のトランシーバ・チャネルのそれぞれのグループに PLLを提供します。これら 3 つの PLL はストリップにあります。ストリップ内の PLL で

は、ストリップ小数 PLL の PLL カウンタの C[8..4]のみがクロック・ネットワーク

で使用されます。PLL カウンタの C[3..0]は、HSSI アプリケーションの高速要件を

サポートするために使用されます。

Cyclone V デバイスには、小数 PLL または整数 PLL として機能できる小数 PLL が含ま

れています。高集積の Cyclone V デバイスでは、大 8 個の汎用小数 PLL を提供して

います（図 4–16 を参照）。Cyclone V デバイスの出力カウンタは、整数または小数の

周波数合成をサポートする各小数 PLL 専用です。

表 4–5 に、Cyclone V PLL の機能を示します。

表4‒5. Cyclone V デバイスの PLL 機能̶暫定仕様

機能 Cyclone V

整数 PLL 使用可

小数 PLL 使用可

C 出力カウンタ 9

M、N、C カウンタ・サイズ 1 ～ 512

専用外部クロック出力2 本のシングル・エンドまたは

1 本の差動

専用クロック入力ピン4 本のシングル・エンドまたは

4 本の差動

外部フィードバック入力ピンシングル・エンドまたは差動

スペクトラム拡散入力クロック・トラッキング使用可 (1)

ソース・シンクロナス補正使用可

直接補正使用可

ノーマル補正使用可

ゼロ遅延バッファ補正使用可

外部フィードバック補正使用可

LVDS 補正使用可

フェーズ・シフト分解能 78.125 ps (2)

プログラマブル・デューティ・サイクル使用可

パワーダウン・モード使用可

表 4–5 の注：

(1) 発生する入力クロック・ジッタは、入力ジッタ許容差仕様の範囲内です。入力クロックの偏重周波数は、フィッタ・レポートで指定される PLL 帯域幅以下です。

(2) 小フェーズ・シフトは、動作制御発振器（VCO：Voltage-Controlled Oscillator）の期間を 8 で除算して求められます。フェーズの増分については、Cyclone V デバイスはすべての出力周波数を小 45°の増分でシフトできます。周波数および分周パラメータによっては、より細かな微調整も可能です。


第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL 4‒19Cyclone V の PLL

図 4–12 ～ 4–23 ページの図 4–16 に、小数 PLL の物理的位置を示します。4–20 ペー

ジの図 4–13 ～ 4–23 ページの図 4–16 に示された PLL ストリップは、トランシーバ

を持っている Cyclone V デバイスのみに使用可能です。シングル・エンド I/O 規格を

使用する場合、CLK[0..11]pのみが PLL への専用入力ピンになります。

1 グローバル・クロックまたはリージョナル・クロックを通して PLL をドライブする

と、PLL 入力でジッタがより高くなる可能性があり、PLL はグローバル・クロックま

たはリージョナル・クロックを完全に補正できなくなります。Altera® は、シング

ル・エンド・クロック入力を使用して PLL をドライブする場合には適なパフォー

マンスを実現するために CLKpピンを使用することを推奨しています。

図4‒12. Cyclone V E A2 および A4 デバイスの PLL の位置

図 4–12 の注：

(1) 小数 PLL の座標は次期バージョンの Quartus II ソフトウェアで完成する予定です。

Pins

Logic

al clo

cks

2

CLK[

4..5

][p,n

]

Fractional PLL Fractional PLL

Fractional PLL

4 444

4

Pins

Logical clocks Logical clocks

Pins

4 Logical clocks 2 Logical clocks

2

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PinsLo

gical

clock

s2

CLK[

6..7

][p,n

]Fractional PLL



図4‒13. Cyclone V GX C3 デバイスの PLL の位置

図 4–13 の注：


Fractional PLL

Fractional PLL4

4

4

4

Pins

Logical clocks

Pins

4 Logical clocks

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PLL Strip

Pin

s

Logi

cal c

lock

s2

CLK

[6..7

][p,n

]

Fractional PLL

Pin

s

Logi

cal c

lock

s2

CLK

[4..5

][p,n

]

Fractional PLL

2 Logical clocks

2 Logical clocks

4



図4‒14. Cyclone V E A5 デバイス、Cyclone V GX C4 および C5 デバイス、および Cyclone V GT D5 デバイスのPLL の位置

図 4–14 の注：


Pins

Logi

cal c

lock

s2

CLK

[4..5

][p,n

]

Fractional PLL

Fractional PLL

Fractional PLL

Fractional PLL

4

4

4

4 2

Pins

Logical clocks Logical clocks

Pins

4 Logical clocks

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PLL Strip

PinsLo

gica

l clo

cks

244

CLK

[6..7

][p,n

]

Fractional PLLFractional PLL4

2 Logical clocks



図4‒15. Cyclone V E A7 デバイス、Cyclone V GX C7 デバイス、および Cyclone V GT D7 デバイスの PLL の位置

図 4–15 の注：

(1) 各インデックスはデバイス内の 1 つの小数 PLL を表します。小数 PLL の物理的位置は、Quartus II の Chip Planner 内の位置に相当します。

(2) 各デバイス・パッケージですべての CLKピンが使用可能であるわけではありません。クロック・ピンの可用性についてはデバイスごとの Pin-Out ファイルを参照してください。

2

4

4

Pins

Logical clocks 2 Logical clocks

2 Logical clocks

Pins

4 Logical clocks

CLK[8..11][p,n]

CLK[0..3][p,n]

Pins

Pins

Logi

cal c

lock

s24

4

CLK

[4..5

][p,n

]C

LK[6

..7][p

,n]

FRACTIONALPLL_X0_Y56






2

4

4

4

Logi

cal c

lock

s2

FRACTIONALPLL_X0_Y1

CLK[2,3]

CLK[10,11]

PLL Strip



図4‒16. Cyclone V E A9 デバイス、Cyclone V GX C9 デバイス、および Cyclone V GT D9 デバイスの PLL の位置

l

図 4–16 の注：

(1) 各インデックスはデバイス内の 1 つの小数 PLL を表します。小数 PLL の物理的位置は、Quartus II の Chip Planner 内の位置に相当します。

Pin

sC

LK[4

..5][p

,n]

4

Pins

Logical clocks 2 Logical clocks

2 Logical clocks

PinsCLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

244

Logi

cal c

lock

s

4 Logical clocks





FRACTIONALPLL_X0_Y1 FRACTIONALPLL_X121_Y1

4

4

4

4

PLL Strip

4

4

Pin

sC

LK[6

..7][p

,n]

2Lo

gica

l clo

cks

FRACTIONALPLL_X0_Y108 FRACTIONALPLL_X121_Y108



小数 PLL のアーキテクチャ図 4–17 に、Cyclone V の小数 PLL の上位レベルのブロック図を示します。

小数PLL の使用小数 PLL を整数モードまたはエンハンスト・フラクショナル・モードのいずれかに

コンフィギュレーションできます。1 つの小数 PLL は、大 9 個の出力カウンタお

よびすべての外部クロック出力を使用できます。

小数 PLL は、以下の機能として使用することができます。

■ ボード上に必要なオシレータ数を低減させる

■ 単一の基準クロック・ソースから複数のクロック周波数を合成することによっ

て、FPGA で使用されるクロック・ピン数を低減させる

■ クロック・ネットワーク遅延補正

■ ゼロ遅延バッファ

■ トランシーバ用の送信クロック

図4‒17. 小数 PLL の上位レベルのブロック図

図 4–17 の注：

(1) これは VCO ポストスケール・カウンタ Kです。

(2) TX シリアル・クロックは C0および C2のみによってドライブされ、TX ロード・イネーブルは C1および C3でドライブできます。

(3) この fbin ポートには、Cyclone V PLL の Mカウンタから信号が供給されます。

(4) シングル・エンド・クロック入力では、CLK<#>pピンのみが PLL への専用接続を持っています。 CLK<#>nピンを使用する場合、グローバル・クロックまたはリージョナル・クロックが使用されます。

ClockSwitchover

Block

inclk0

inclk1

Dedicatedclock inputs

Cascade inputfrom adjacent PLL

pfdena

clkswitchclkbad0clkbad1activeclock

LockCircuit

locked

PFD÷N VCO÷2(1)

GCLK/RCLK

84

fbin

DIFFIOCLK network

GCLK/RCLK network

Direct compensation modeZDB, External feedback modes

LVDS Compensation mode

Source Synchronous, normal modes

÷C0

÷C1

÷C2

÷C3

÷C8

÷M

PL

L O

utp

ut

Mu

x

Casade outputto adjacent PLLGCLKsRCLKsExternal clockoutputsTX serial clock (2)

TX load enable (2)

fbout(3)

External memoryinterface DLL

88

To DPA block

÷2, ÷4

CP LF

PMA clocks

Delta Sigma Modulator



PLL の外部クロック I/O ピンコーナー小数 PLL（PLL ストリップからのものではない PLL）用のすべての Cyclone V外部クロック出力は、兼用クロック I/O ピンです。各コーナー小数 PLL に関連してい

る 2 つの外部クロック出力ピンは、以下の組み合わせのいずれかを構成します。

■ 2 つのシングル・エンド・クロック出力

■ 1 つの差動クロック出力

■ I/O ドライバ・フィードバックの 2 つのシングル・エンド・クロック出力、および

ゼロ遅延バッファ（ZDB）モード・サポートのための 1 つのシングル・エンド・

クロック入力

■ 1 つのシングル・エンド出力、およびシングル・エンド外部フィードバック

（EFB）モード・サポートのための 1 つのシングル・エンド・フィードバック入力

■ 1 つの差動クロック出力、および差動 EFB サポートのための 1 つの差動フィード

バック入力

1 Cyclone V E A7 デバイス、Cyclone V GX C7 デバイス、および Cyclone V GT D7 デバイスの

レフト・サイドにあるセンター小数 PLL は、外部クロック出力をサポートしません。

図 4–18 に、Cyclone V デバイスの PLL に関連している兼用クロック I/O ピンを示しま

す。

図4‒18. Cyclone V デバイスの PLL に関連している兼用クロック I/O ピン

図 4–18 の注：

(1) これらのクロック出力ピンは、C[8..0] または Mカウンタのいずれかによって供給できます。外部クロック出力として使用されていない場合、これらのクロック出力ピンを通常のユーザー I/O ピンとして使用することができます。

(2) FPLL_<#>_CLKOUT0および FPLL_<#>_CLKOUT1は、シングル・エンド・クロック出力ピンです。

(3) FPLL_<#>_CLKOUTpピンおよび FPLL_<#>_CLKOUTnピンは差動出力ピンであり、 FPLL_<#>_FBpおよび FPLL_<#>_FBnは差動フィードバック EFB をサポートするための差動フィードバック入力ピンです。

(4) FPLL_<#>_FBピンは、シングル・エンド RFB モード用のシングル・エンド・フィードバック入力ピンです。

C0

C1

C2

C3

C4

C5

C6

C7

C8

M

I/O / FPLL_<#>_CLKOUT0/ FPLL_<#>_CLKOUTp /FPLL_<#>_FB(1), (2), (3), (4)

I/O / FPLL_<#>_CLKOUT1 /FPLL_<#>_ CLKOUTn(1), (2), (3)

I/O /FPLL_<#>_FBp(1), (2), (3), (4)

fbin

EXTCLKOUT[0]

EXTCLKOUT[1]

EXTCLKOUT[1..0]

VCO

Fractional PLL

I/O / FPLL_<#>_FBn (1), (2), (3)

210



図 4–18 は、PLL 上の出力カウンタ（C[8..0]）または Mカウンタが専用外部クロッ

ク出力に供給できるということを示しています。したがって、1 つのカウンタまたは

周波数で、ある PLL から得られるすべての出力ピンをドライブすることができます。

シングル・エンド出力ペアの各ピンは、同フェーズまたは逆フェーズにすることが

できます。Quartus II ソフトウェアは、デザインの NOT ゲートを IOE に配置して、ペ

アのもう 1 本のピンに対して 180° のフェーズを実装します。

クロック出力ピンのペアは、LVDS、差動高速トランシーバ・ロジック（HSTL）、差

動 SSTL はもとより、標準出力ピンと同じ I/O 規格もサポートします。また、

Cyclone V PLL は、GCLK または RCLK ネットワークを介してどの通常の I/O ピンにも

ドライブ・アウトできます。外部 PLL クロック機能が不要な場合は、外部クロック出

力ピンをユーザー I/O ピンとして使用することもできます。

f PLLのクロック入力ピンおよび出力ピンでサポートされているI/O規格について詳しく

は、 I/O Features in Cyclone V Devices の章を参照してください。

PLL コントロール信号PLL の演算および再同期を観察および制御する場合は、pfdena、areset、および

locked信号を使用できます。

pfdenapfdena信号は、プログラマブル・ゲートでフェーズ周波数検出器（PFD）出力をコン

トロールします。

pfdena信号は、シャット・ダウンまでにシステムが現在の設定を格納する時間が与

えられるように、後にロックされた周波数を維持するために使用します。PFD を

ディセーブルすると、VCO は後に設定された値のコントロール電圧および周波数

で動作し、長期的なドリフトを起こして周波数が低くなります。PLL のロックが解

除されたり、入力クロックがディセーブルされても、PLL は継続して動作します。

pfdenaの制御には、独自のコントロール信号か、クロック・スイッチオーバー回路

から得られるコントロール信号（activeclock、clkbad[0]、または clkbad[1]）を

使用できます。

aresetareset信号は、各 PLL に対するリセットまたは再同期化入力です。これらの入力信号

をドライブできるのは、デバイスの入力ピンまたは内部ロジックです。

aresetが High にドライブされると、PLL カウンタがリセットされ、PLL 出力がクリア

されて、PLL のロックが解除されます。VCO は標準設定に戻されます。aresetが再

び Low にドライブされると、PLL が再ロックして入力に再同期されます。


http://www.altera.com/literature/hb/cyclone-v/cv_52005.pdf


PLL がロックを喪失するたびに、areset信号をアサートして、PLL の入力クロック

と出力クロック間での正しいフェーズ関係を保証する必要があります。Quartus II MegaWizard™ Plug-In Manager を使用すると、ロック損失状態で自動的にリセットす

る（セルフ・リセット）ように PLL を設定できます。以下の条件のいずれかが trueの場合は、areset信号を含めなければなりません。

■ PLL リコンフィギュレーションまたはクロック・スイッチオーバーがデザインで

使用可能になっている。

■ ロック状態喪失後に、PLL 入力クロックと出力クロック間のフェーズ関係を維持

する必要がある。

1 PLL への入力クロックがトグルしていなかったり、またはパワーアップ後に不安定な

場合、入力クロックが安定して仕様範囲内に収まった後、areset信号をアサートし

ます。

lockedPLL の locked信号出力は、PLL が基準クロックをロックし、PLL クロック出力は

MegaWizard Plug-In Manager で設定された、必要なフェーズおよび周波数で動作して

いることを示しています。ロック検出回路は、フィードバック・クロックがフェー

ズと周波数の両方で基準クロックにロックした場合に、信号をコア・ロジックに供

給します。

アルテラでは、デザインに areset信号と locked信号を使用して、PLL のステータ

スを制御および観察することを推奨しています。

クロック・フィードバック・モードこの項では、以下のクロック・フィードバック・モードについて説明します。

■ ソース・シンクロナス

■ LVDS 補正

■ 直接補正

■ ノーマル

■ ZDB

■ EFB

各モードでクロックの逓倍と分周、フェーズ・シフト、プログラマブル・デュー

ティ・サイクルを実行できます。

入力および出力遅延が PLL で完全に補正されるのは、特定の PLL に対応する専用ク

ロック入力ピンをクロック・ソースとして使用する場合に限られます。

RCLK または GCLK ネットワークを使用して PLL をドライブする場合、あるいは PLLが PLL と関連付けられない専用クロック・ピンによってドライブされる場合には、

Quartus II ソフトウェアでは入力 / 出力遅延が完全に補正されない可能性があります。

例えば、PLL が ZDB モードでコンフィギュレーションされ、PLL 入力が関連付けられ

た専用クロック入力ピンでドライブされる場合を考えてみましょう。このコンフィ

ギュレーションでは、完全に補正されたクロック・パスにより、クロック入力と

PLL からの出力クロックの 1 つとの間の遅延がゼロになります。ただし、PLL 入力が

非専用入力によって（GCLK ネットワークを経由して）供給される場合、出力クロッ

クが入力クロックと完全にアラインメントされないことがあります。



ソース・シンクロナス・モードデータとクロックが入力ピンに同時に到着する場合、どの IOE 入力レジスタのク

ロック・ポートとデータ・ポートでも同じフェーズ関係が維持されます。同じ I/O 規

格を使用している限り、IOE のデータ信号とクロック信号には同様のバッファ遅延が

発生します。

アルテラは、ソース・シンクロナス・データ転送に対してソース・シンクロナス・

モードを使用すること推奨しています。

図 4–19 に、このモードでのクロックおよびデータの波形例を示します。

ソース・シンクロナス・モードは、使用されるクロック・ネットワークの遅延、お

よび以下の 2 つのパスにおける遅延の差を補正します。

■ IOE レジスタ入力へのデータ・ピン

■ PLL PFD 入力へのクロック入力ピン

Cyclone V PLL はソース・シンクロナス補正モードを使用するように設定されたとき

には、データ・バスなど複数のパッド－入力レジスタ・パスを補正することができ

ます。

Quartus II ソフトウェアのアサインメント・エディタの「PLL Compensation」アサイン

メントを使用して、どの入力ピンを PLL 補正ターゲットとして使用するかを選択し

ます。入力レジスタがソース・シンクロナス補正 PLL の同じ出力によってクロック

される場合は、データ・バス全体を含めることができます。クロック遅延を適切に

補正するには、すべての入力ピンがデバイスの同じサイドになければなりません。

PLL は、補正されたバスのすべての入力ピンの中で長のパッド－レジスタ間の遅

延を持つ入力ピンに対して補正を行います。

「PLL Compensation」アサインメントを割り当てない場合、Quartus II ソフトウェアは

PLL の補正された出力によってドライブされるすべてのピンを補正ターゲットとし

て自動的に選択します。

図4‒19. ソース・シンクロナス・モードでのクロックおよびデータの間のフェーズ関係

Data pin

PLL reference clockat the input pin

Data at the register

Clock at the register



LVDS補正モードソース・シンクロナス・モードの目的は、内部リアライザ / デシリアライザ

（SERDES）キャプチャ・レジスタのピンから見たのと同じデータおよびクロックの

タイミング関係を維持することです。ただし、クロックは反転します（180° フェー

ズ・シフト）。したがって、このモードは LVDS クロック・ネットワークの遅延、お

よび以下の 2 つのパスの間における遅延差を補正するのに理想的です。

■ データ・ピンから SERDES キャプチャ・レジスタ。

■ クロック入力ピンから SERDES キャプチャ・レジスタ。さらに、出力カウンタは

180° のフェーズ・シフトを提供する必要があります。

図 4–20 に、LVDS モードでのクロックおよびデータの波形例を示します。

図4‒20. LVDS モードでのクロックおよびデータの間のフェーズ関係

Data pin

PLL reference clockat the input pin

Data at the register

Clock at the register



直接補正モード直接補正モードでは、PLL はクロック・ネットワークに対する補正を行いません。

このモードでは、PFD へのクロック・フィードバックが通過する回路が減るため、

ジッタ性能が向上します。PLL の内部クロック出力と外部クロック出力はいずれも、

PLL クロック入力を基準にしてフェーズ・シフトされます。図 4–21 に、直接補正

モードでの PLL クロックのフェーズ関係の波形例を示します。

ノーマル・モードノーマル・モードの内部クロックは、入力クロック・ピンにフェーズ・アラインメ

ントされます。外部クロック出力ピンは、このモードで接続された場合は、クロッ

ク入力ピンに相対したフェーズ遅延を生じます。Quartus II TimeQuest のタイミング・

アナライザは、この 2 本のピンに生じるフェーズ差をレポートします。ノーマル・

モードでは、GCLK または RCLK ネットワークによって生じる遅延が完全に補正され

ます。

図4‒21. 直接補正モードでの PLL クロック間のフェーズ関係

図 4–21 の注：

(1) PLL クロック出力は、ルーチン遅延に応じて PLL 入力クロックよりも遅れます。

PLL ReferenceClock at the

Input PinPLL Clock at the

Register Clock Port (1)

External PLL Clock Outputs (1)

Phase Aligned



図 4–22 に、ノーマル・モードでの PLL クロックのフェーズ関係の波形例を示しま

す。

ゼロ遅延バッファ・モードゼロ遅延バッファ（ZDB）モードでは、デバイス全体でのゼロ遅延のために、外部ク

ロック出力ピンはクロック入力ピンとフェーズ調整されます。このモードはすべて

の Cyclone V PLL でサポートされます。

このモードを使用する場合、入力ピンと出力ピンでのクロック・アラインメントを

保証するには、入力クロックと出力クロックに同じ I/O 規格を使用する必要がありま

す。PLL クロック入力ピンまたは出力ピンに差動 I/O 規格を使用することはできませ

ん。Cyclone V デバイスでは、ZDB モードは大 2 つのシングル・エンド・クロック

出力をサポートできます。

f PLL クロック出力について詳しくは、4–25 ページの「PLL の外部クロック I/O ピン」を

参照してください。

ZDB モードでシングル・エンド I/O 規格と共に clkピンと外部クロック出力

（CLKOUT）ピンを確実にフェーズ調整するには、デザインの双方向 I/O ピンをインス

タンス化して、PLL の fboutポートと fbinポートを接続するフィードバック・パス

として使用する必要があります。PLL はこの双方向 I/O ピンを使用して、PLL のク

ロック出力ポートから外部クロック出力ピンまでの出力遅延を模倣し、これを補正

します。

1 デザイン内でインスタンス化する双方向 I/O ピンには、常にシングル・エンド I/O 規格

を割り当てる必要があります。

1 ZDB モードを使用する場合、信号反射を防止するために、双方向 I/O ピンにボード・

トレースを置いてはいけません。

図4‒22. ノーマル・モードでの PLL クロック間のフェーズ関係

図 4–22 の注：

(1) 外部クロック出力は、PLL 内部クロック信号よりも早くなるか、または遅くなることがあります。

PLL Clock at theRegister Clock Port

Dedicated PLL Clock Outputs (1)

Phase Aligned

PLL ReferenceClock at the

Input Pin



図 4–23 に、Cyclone V PLL の ZDB モードを示します。

図 4–24 に、ZDB モードでの PLL クロックのフェーズ関係の波形例を示します。

図4‒23. Cyclone V デバイスの ZDBモード

inclk÷÷N PFD VCOCP/LF

C0

C1

C2

C3

C4

C5

C6

C7

C8

M

EXTCLKOUT[1]

EXTCLKOUT[0]fbout

fbin

210 mux

FPLL_<#>_FB

図4‒24. ZDB モードでの PLL クロック間のフェーズ関係

図 4–24 の注：

(1) 内部 PLL クロック出力は、PLL クロック出力よりも早くなるか、または遅くなることがあります。

PLL Clock at theRegister Clock Port (1)

Dedicated PLLClock Outputs

Phase Aligned

PLL Reference Clock at the Input Pin



外部フィードバック・モードEFB モードでは、M カウンタの出力（fbout）が PLL の fbin入力にフィードバック

され（ボード上でトレースを実行）、フィードバック・ループの一部になります。

兼用の外部クロック出力の 1 つは、このモードでは fbin入力ピンになります。EFB入力ピンの fbinは、クロック入力ピンとフェーズ調整されます。これらのクロック

と整合させることで、デバイス間のクロック遅延とスキューを強制的に減らすこと

ができます。

EFB モードを使用する場合、入力クロック、フィードバック入力、および出力クロッ

クに同じ I/O 規格を使用する必要があります。

このモードは、コーナー小数 PLL を除くすべての Cyclone V PLL でサポートされてい

ます。

図 4–25 に、Cyclone V デバイスの EFB モードを示します。

図4‒25. Cyclone V デバイスの EFB モード(1), (2)

図 4–25 の注：

(1) シングル・エンド EFB モードでは、FPLL_<#>_CLKOUT1が fbout出力ピンであり、FPLL_<#>_FBが fbin 入力ピンです。

(2) 差動 EFB モードでは、FPLL_<#>_CLKOUT[p,n]が fbout[p,n] 出力ピンであり、FPLL_<#>_FB[p,n] が fbin[p,n]入力ピンです。

(3) 外部ボード接続のための 1 つの差動クロック出力、および差動 EFB サポートのための 1 つの差動フィードバック入力です。

(4) 外部ボード接続のための 1 つのシングル・エンド・クロック出力、およびシングル・エンド EFB サポートのための 1 つのシングル・エンド・フィードバック入力です。

inclk÷÷N PFD VCO

(3)(2)

(2)

CP/LF

C0

C1

C2

C3

C4

C5

C6

C7

C8

M

mux

EXTCLKOUT[0]

EXTCLKOUT[1]

externalboardtrace

fbout

fbin

fbin[n]

fbout[n]

fbout[p]

fbin[p]

210

I/O / FPLL_<#>_CLKOUT0/ FPLL_<#>_CLKOUTp /FPLL_<#>_FB

I/O / FPLL_<#>_CLKOUT1 /FPLL_<#>_ CLKOUTn

I/O /FPLL_<#>_FBp

I/O / FPLL_<#>_FBn



図 4–26 に、EFB モードでの PLL クロック間のフェーズ関係の波形例を示します。

C クロックの逓倍と分周Cyclone V の各 PLL は、(K × M)/(N × C) スケーリング係数を使用して、PLL 出力ポート

のクロック合成を行います。入力クロックは、プリ・スケール係数 Nによって分周

され、Kおよび Mのフィードバック係数で逓倍されます。コントロール・ループは、

fin × (K × M/N) になるように VCO をドライブします。

ポスト・スケール・カウンタの Kは、VCO の後に挿入されます。VCO のポスト・ス

ケール・カウンタをイネーブルする場合、カウンタは VCO 周波数を 2 で分周します。

Kカウンタがバイパスされる場合、VCO周波数は 2で分周されることなく出力ポートに

行きます。

各出力ポートには、Kカウンタからの出力を分周する専用のポスト・スケール・カウ

ンタの Cがあります。周波数の異なる PLL 出力が複数ある場合、VCO は周波数規格

に適合する出力周波数の小公倍数に設定されます。例えば、1 つの PLL から要求

される出力周波数が 33 MHz と 66 MHz の場合、Quartus II ソフトウェアは VCO を

660 MHz に設定します（VCO 範囲内での 33 MHz と 66 MHz の小公倍数）。その後、

ポスト・スケール・カウンタの Cは各出力ポートの VCO 周波数を分周します。

図4‒26. EFB モードでの PLL クロック間のフェーズ関係(1)

図 4–26 の注：

(1) PLL クロック出力は、fbinクロック入力よりも早くなるか、または遅くなることがあります。

Dedicated PLL Clock Outputs (1)

PLL Clock at the Register

Clock Port (1)

fbin Clock Input Pin

Phase Aligned

PLL Reference Clock at the Input Pin



PLL ごとに 1 つのプリ・スケール・カウンタの N、および 1 つの逓倍カウンタの Mが

あり、Mと Nは両方とも範囲は 1 ～ 512 です。整数モードの PLL 動作では、Mは整数

値です。delta-sigma モジュレータ（DSM）は M逓倍カウンタと共に使用されて、小

数モードで動作する PLL をイネーブルします。DSM は、サイクルごとに Mカウンタ

の分周値をダイナミックに変更します。異なる Mカウンタ値は、「average」Mカウン

タ値を非整数にすることができます。小数モードでは、Mカウンタ分周値は「clock high」カウント、「clock low」カウント、および小数値の合計に等しくなります。小

数値は K[31..0]/2^24K に等しくなります。DSM がディセーブルされている場合、

PLL は整数モードで動作します。

Nカウンタは、目的が周波数分周の計算だけなので、デューティ・サイクル・コント

ロールを使用しません。これらのポストスケール・カウンタの範囲は、50% デュー

ティ・サイクル設定で 1 ～ 512 です。各カウンタの High と Low カウント値の範囲

は、1 ～ 256 です。デザインに選択された High および Low のカウント値の合計によ

り、特定のカウンタの分周値が選択されます。

Quartus II ソフトウェアは、アルテラの PLL メガファンクションに入力される入力周

波数、逓倍値、および分周値に従って、適切なスケーリング係数を自動的に選択し

ます。

プログラマブル・デューティ・サイクルプログラマブル・デューティ・サイクルにより、PLL は可変デューティ・サイクルの

クロック出力を生成できます。この機能は PLL ポストスケール・カウンタでサポー

トされます。

デューティ・サイクルの設定は、ポストスケール・カウンタに対して Low および

High の時間カウントを設定することによって行われます。Quartus II ソフトウェアは、

周波数入力と所要の逓倍または分周レートによってデューティ・サイクルを選択し

ます。

ポストスケール・カウンタ値により、デューティ・サイクルの精度が決まります。

精度は 50% をポストスケール・カウンタ値で除算した値で定義されます。例えば、

C0カウンタが 10 の場合、5% ～ 90% の範囲でデューティ・サイクルを選択する場合、

5% のステップが可能です。

PLL が外部フィードバック・モードの場合、fbinピンをドライブするカウンタの

デューティ・サイクルに 50% を設定する必要があります。プログラマブル・デュー

ティ・サイクルをプログラマブル・フェーズ・シフトと組み合わせることで、オー

バーラップのない正確なクロックを生成できます。



クロック・スイッチオーバークロック・スイッチオーバー機能により、PLL は 2 つの基準入力クロックを切り換

えることができます。この機能はクロック冗長性の目的で、あるいは前のクロック

が停止した場合に冗長クロックがオンになるシステムのようなデュアル・クロック・

ドメイン・アプリケーションに使用します。クロックがそれ以上トグルしていない

とき、またはユーザー・コントロール信号 clkswitchをベースにしている場合、デ

ザインはクロック・スイッチオーバーを自動的に実行できます。

Cyclone V PLL では、次のクロック・スイッチオーバー・モードがサポートされてい

ます。

■ 自動スイッチオーバー — クロック・センス回路は、現在の基準クロックをモニタ

し、それがトグルを停止した場合は、自動的に他のクロック inclk0または

inclk1に切り替えます。

■ マニュアル・クロック・スイッチオーバー — クロック・スイッチオーバーは

clkswitch信号を通じて制御されます。clkswitch信号がロジック Low からロジッ

ク High に変化し、3 クロック・サイクル以上 High の状態が続けば、PLL の基準ク

ロックは inclk0から inclk1、あるいはその逆に切り替わります。

■ マニュアル・オーバーライドによる自動スイッチオーバー — このモードは、自動

およびマニュアル・クロック・スイッチオーバーを備えています。clkswitch信

号が High になると、自動クロック・スイッチオーバー機能が無効になります。

clkswitch信号が High である限り、それ以上のスイッチオーバーの動作はブロッ

クされます。



Cyclone V デバイスの PLL は、完全にコンフィギュレーション可能なクロック・ス

イッチオーバ機能をサポートしています。図 4–27 に、PLL 内に組み込まれた自動ス

イッチオーバー回路のブロック図を示します。現在の基準クロックが存在しない場

合、クロック・センス・ブロックは自動的に PLL リファレンス用のバックアップ・

クロックに切り換わります。このクロック・スイッチオーバー回路は、PLL から 3つのステータス信号の clkbad[0]、clkbad[1]、および activeclockを送信し、カス

タム・スイッチオーバー回路をロジック・アレイに実装します。デザインの PLL の

inclk1ポートに接続することで、クロック・ソースをバックアップ・クロックとし

て選択できます。

自動クロック・スイッチオーバーPLL の現在の基準クロックがトグルを停止したときに、inclk0および inclk1を自動

的に切り換える場合は、スイッチオーバー回路を使用します。inclk0クロックと

inclk1クロックのいずれかに障害が発生して他方が使用可能な場合は、これらのク

ロックを何回でも切り換えることができます。

例えば、基準クロックと同じ周波数の冗長クロックが必要なアプリケーションの場

合、スイッチオーバー・ステート・マシンは、図 4–27 に示すようにマルチプレクサ

選択入力をコントロールする信号（clksw）を生成します。この場合、 inclk1が PLLの基準クロックになります。

自動クロック・スイッチオーバー・モードを使用するときは、次の要件を満足する

必要があります。

■ 両方のクロック入力が動作中である。

■ 2 つのクロック入力の期間の違いが 20% 未満である。

現在のクロック入力がトグルを停止して他のクロックもトグルしていない場合、ス

イッチオーバーは開始されず、clkbad[0..1]信号は有効になりません。また、両方

のクロック入力の周波数が異なり、期間の差が 20% 以内である場合、クロック・セ

ンス・ブロックがクロックのトグル停止を検出しますが、PLL はスイッチオーバー

が完了した後にロックを喪失し、再ロックの時間を必要とする場合があります。

図4‒27. 自動クロック・スイッチオーバー回路のブロック図

SwitchoverState

Machine

ClockSense

n Counter PFD

clkswitch

activeclock

clkbad[1]

clkbad[0]

muxout

inclk0

inclk1

refclkfbclk

clksw

Clock Switch Control Logic



1 アルテラでは、クロック・スイッチオーバーを使用するときは、areset信号を使用

して PLL をリセットし、PLL の入力クロックと出力クロックのフェーズ関係を維持

することを推奨しています。

自動スイッチオーバー・モードを使用する場合、clkbad[0]信号と clkbad[1]信号

は 2 つのクロック入力のステータスを示します。これらの信号がアサートされると、

対応するクロック入力がトグルを停止したことをクロック・センス・ブロックが検

出したことになります。これらの 2 つの信号は、inclk0と inclk1との周波数の差が

20% を超える場合は無効になります。

activeclock信号は、2 つのクロック入力（inclk0または inclk1）のどちらが PLL の基

準クロックとして選択されているかを示します。2 つのクロック入力の周波数の差が

20% を超える場合は、activeclock信号が唯一の有効なステータス信号になります。

1 入力クロックのグリッチによって、入力クロック間の周波数の差が 20% 以上になる

ことがあります。

図 4–28 に、自動スイッチオーバー・モードを使用する場合のスイッチオーバー機能

の波形例を示します。この例では、inclk0信号は Low に保持されています。inclk0信号が約 2 クロック・サイクルの間 Low に保持された後、クロック・センス回路は

clkbad[0]信号を High にドライブします。また基準クロック信号はトグルしていない

ため、スイッチオーバー・ステート・マシンが clkswitch信号を通じて、マルチプ

レクサをコントロールし、バックアップ・クロック inclk1に切り換えます。

マニュアル・オーバーライドマニュアル・オーバーライドによる自動スイッチオーバー・モードでは、clkswitch入力をユーザーまたはシステム制御の切り換え条件に使用できます。このモードは、

同じ周波数で切り換える場合、または異なる周波数の入力間で切り換える場合に使

用できます。

図4‒28. クロック検出の喪失による自動スイッチオーバー

図 4–28 の注：

(1) スイッチオーバーは、使用可能なクロックに応じて、inclk0 または inclk1 の立ち下がりエッジでイネーブルされます。この図では、スイッチオーバーは inclk1 の立ち下がりエッジでイネーブルされます。

inclk0

inclk1

muxout

clkbad0

clkbad1

(1)

activeclock



例えば、inclk0が 66 MHz で inclk1が 200 MHz の場合、自動クロック・センス回路

は周波数の差が 100% を超える（2×）クロック入力（inclk0、inclk1）周波数をモ

ニタできないため、ユーザーが clkswitchを使用してスイッチオーバーをコント

ロールする必要があります。

この機能は、クロック・ソースがバックプレーン上の複数のカードからきていて、

システムが動作周波数の切り換えをコントロールする必要がある場合に便利です。

バックアップ・クロック周波数を選択し、VCO が推奨動作周波数範囲で動作するよ

うに、M、N、C、および Kの各カウンタを設定します。ALTERA_PLL MegaWizard Plug-in Manager は、inclk0 周波数と inclk1周波数の組み合わせがこの要件に適合しない場

合は、ユーザーに通知します。

図 4–29 に、clkswitchによって制御されたときのクロック・スイッチオーバー波形

を示します。この場合、両方のクロック・ソースが動作し、inclk0が基準クロック

として選択されます。clkswitchが High になり、スイッチオーバー・シーケンスを

開始します。inclk0の立ち下がりエッジで、カウンタの基準クロック muxoutがゲー

ト・オフされ、クロックのグリッジ発生を防止します。基準クロックのマルチプレ

クサは、inclk1の立ち下がりエッジで PLL 基準を inclk0から inclk1に切り換え、

activeclock信号が変化して、現在 PLL に信号を供給しているクロックを示します。

マニュアル・オーバーライドによる自動スイッチオーバー・モードでは、

activeclock信号は clkswitch信号を反映します。マニュアル切り換えの間、両方の

クロックとも機能しているため、clkbad信号は High になりません。スイッチオー

バー回路はエッジ・センシティブなので、clkswitch信号の立ち下がりエッジで回路

が inclk1から inclk0に戻ることはありません。clkswitch信号が再び High になる

と、このプロセスが繰り返されます。clkswitch信号および自動スイッチオーバー

は、切り換えられるクロックが使用可能な場合にのみ機能します。クロックが使用

できない場合、ステート・マシンはクロックが使用可能になるまで待機します。

図4‒29. clkswtich（マニュアル）コントロールによるクロック・スイッチオーバー(1)

図 4–29 の注：

(1) マニュアル・クロック・スイッチオーバー・イベントを開始するために、clkswitch信号が High になると、両方の inclk0 および inclk1を実行しなければなりません。

inclk0

inclk1

muxout

clkswitch

activeclock

clkbad0

clkbad1



マニュアル・クロック・スイッチオーバーマニュアル・クロック・スイッチオーバー・モードでは、clkswitch信号は、inclk0または inclk1のどちらが PLL への入力クロックとして選択されるかを制御します。

デフォルトでは、inclk0が選択されます。

clkswitchの Lowから Highへの遷移の後、clkswitchが少なくとも 3 inclkサイクルの

間 High に保持されると、クロック・スイッチオーバー・イベントが開始されます。

将来、別のスイッチオーバー・イベントを実行するには、clkswitchを再び Low に

戻す必要があります。将来、別のスイッチオーバー・イベントが必要ない場合は、

初の切り換えの後、 clkswitchをロジック High 状態のままにしておくことができ

ます。

clkswitchに低 3 inclkサイクルの間 High パルスを与えると、別のスイッチオー

バー・イベントが実行されます。

inclk0と inclk1の周波数が異なり、常時動作している場合、clkswitchの小 High 時

間は、inclk0と inclk1の周波数が近い方のクロック・サイクルで 3 サイクル以上な

ければなりません。

図 4–30 に、マニュアル・スイッチオーバー回路のブロック図を示します。

ALTERA_PLL メガファンクションでスイッチオーバー遅延を指定することによって、

クロック・スイッチオーバーの動作を遅らせることができます。スイッチオーバー

遅延を指定する場合、clkswitch信号は、3 inclkサイクル以上およびクロック・ス

イッチオーバーを初期化するように指定された遅延サイクル数の分だけ High の状態

である必要があります。

f Quartus II ソフトウェアの PLL ソフトウェア・サポートについて詳しくは、 Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide を参照してください。

図4‒30. Cyclone V PLL のマニュアル・クロック・スイッチオーバー回路

n Counter PFD

fbclk

clkswitch

inclk0

inclk1

muxout refclk

Clock SwitchControl Logic


http://www.altera.com/literature/ug/altera_pll.pdf?GSA_pos=2&WT.oss_r=1&WT.oss=Altera_PLL

http://www.altera.com/literature/ug/altera_pll.pdf?GSA_pos=2&WT.oss_r=1&WT.oss=Altera_PLL


ガイドラインCyclone V PLL でクロック・スイッチオーバーを実装する場合は、以下のガイドライ

ンに従います。

■ 自動クロック・スイッチオーバーでは、inclk0と inclk1の周波数の差が 20% 以内

でなければなりません。この要件に適合しない場合、clkbad[0]信号と

clkbad[1]信号は正しく機能しません。

■ マニュアル・クロック・スイッチオーバーを使用する場合、inclk0と inclk1の差

が 100% を超える（2×）場合でも可能です。しかし、2 つのクロック・ソースの

周波数またはフェーズの差、あるいは周波数とフェーズの差のために、PLL が

ロックを失うことがあります。PLL をリセットすると、入力クロックと出力ク

ロック間の正しいフェーズ関係が維持されます。

1 マニュアル・クロック・スイッチオーバー・イベントを開始するために、

clkswitch信号が High になると、両方の inclk0および inclk1を実行しなけ

ればなりません。この要件に適合しない場合、クロック・スイッチオー

バーは正しく機能しません。

■ クロック・スイッチオーバ機能と小さな周波数ドリフトを必要とするアプリケー

ションでは、狭帯域幅 PLL を使用する必要があります。低帯域幅 PLL は、基準入

力クロックの変動に対する反応が高帯域幅 PLL よりも遅くなります。切り換えが

起こったとき、低帯域幅 PLL が出力にクロック停止を伝える速度は、高帯域幅

PLL よりも遅くなります。ただし、狭帯域幅 PLL ではロック時間も長くなること

に注意してください。

■ 切り換えが起こった後、PLL が新しいクロックにロックするための有限の再同期

期間が生じる場合があります。PLL が再ロックするのに必要な正確な時間は、

PLL のコンフィギュレーションによって異なります。

■ PLL に入る入力クロックと PLL からの出力クロックのフェーズ関係は、デザインで

重要です。クロック・スイッチオーバーを実行した後、低 10 ns は aresetをア

サートします。ロックされた信号が High になって安定するのを待ってから、PLLからの出力クロックを再度イネーブルします。

■ 図 4–31 に、現在のクロックが失われると VCO 周波数が徐々に低下し、VCO がバッ

クアップ・クロックにロックすると上昇する様子を示します。

図4‒31. VCO スイッチオーバー動作周波数

ΔFvco

Primary Clock Stops Running

Switchover Occurs

VCO Tracks Secondary Clock


4‒42 第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL改訂履歴

■ システムが PLL の再同期化期間中に周波数変動に対応できない場合は、クロック

の切り換え中にシステムをディセーブルします。clkbad[0]と clkbad[1]のス

テータス信号を使用すると、VCO が新の周波数を維持できるように、PFD をオ

フにすることができます（PFDENA = 0）。また、切り換えステート・マシンを使用

して、セカンダリ・クロックに切り換えることも可能です。PFD が再びイネーブ

ルされると、出力クロック・イネーブル信号（clkena）はスイッチオーバーおよ

び再同期化の期間中にクロック出力をディセーブルできます。ロックの表示が安

定すると、システムは出力クロックを再びイネーブルできます。

PLL リコンフィギュレーションおよびダイナミック・フェーズ・シフト

f ウェイクアップ時間および POR 回路について詳しくは、 AN661: Implementing Fractional PLL Reconfiguration with ALTERA_PLL and ALTERA_PLL_RECONFIG Megafunctions の章を参

照してください。

改訂履歴表 4–6 に、本資料の改訂履歴を示します。

表4‒6. 改訂履歴

日付バージョン変更内容

2012 年 6 月 2.0

■ 章の再構成。

■ 図 4–4、図 4–6、図 4–7、図 4–11、図 4–13、図 4–15、図 4–16、図 4–17、図 4–19、および図 4–20 の更新。

■ 表 4–2、表 4–3、および表 4–5 の更新。

■「クロック領域」、「クロック・ネットワーク・ソース」、「クロック出力接続」、「クロック・イネーブル信号」、「PLL コントロール信号」、「C クロックの逓倍と分周」、「プログラマブル・デューティ・サイクル」、「クロック・スイッチオーバー」、および「PLL リコンフィギュレーションおよびダイナミック・フェーズ・シフト」の項の追加。

2012 年 2 月 1.1 表 4–2 の更新。

2011 年 10 月 1.0 初版。


http://www.altera.com/literature/an/an661.pdf

http://www.altera.com/literature/an/an661.pdf

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Cyclone Vデバイスのクロック・ネットワークおよ …...4‒2 第4章：CycloneVデバイスのクロック・ネットワークおよびPLL CycloneVデバイスのクロック・ネットワーク