1

Corso di Laboratorio VIElettronica Digitale

Dott. Mario E. Bertaina

Studio IV piano E.N. (lato fisica cosmica)Telefono: 011-6707492

E-mail: bertaina@to.infn.it

2

ELETTRONICA DIGITALERappresentazione di numeriFunzioni logiche combinatorie elementari (NOT,OR,AND,NOR,NAND,XOR)Algebra booleanaCircuiti logici integrati in logica TTL e DTLFan OutMultivibratori monostabili e bistabiliLogica sincronizzata: Flip/Flop, Master/Slave, J/K, Registro di ScorrimentoConversione Analogico Digitale, DAC

ESPERIENZE DI LABORATORIO

Diodo rettificatoreLinea di RitardoAmplificatore Operazionali (Invertente, Non Inv., Diff., Integr., Logaritmico)NAND TTL Monostabile

Registro di ScorrimentoJ/KDAC ComandoConnessione, Misure

ADC

3

Elettronica Digitale

INFORMAZIONE TRATTATA IN FORMA:ANALOGICA DIGITALEGrandezza rappresentata Grandezza rappresentatada un livello di V/I che tramite circuiti quantizzativaria con continuità

• ADC (Analog Digital Converter) opera la conversione daanalogico a digitale

• DAC (Digital Analog Converter) opera la conversione da digitalead analogico

4

OPERAZIONI ARITMETICHE E LOGICHE IN ELETTRONICA DIGITALE

• Circuiti che in condizioni stazionarie hanno solo 2 stati stabili:

Es. TRANSISTOR : INTERDIZIONE VCout = 4 ±1 V

SATURAZIONE VCout = 0.2 ±0.2 V

• Associamo ad ogni livello di tensione un’affermazione logica: 0 – 1 ; VERO – FALSO

Convenzionalmente:

0 FALSO => V BASSO1 VERO => V ALTO LOGICA POSITIVA

0 FALSO => V ALTO1 VERO => V BASSO LOGICA NEGATIVA

5

RAPPRESENTAZIONE DEI NUMERI

DECIMALE:Es. 139 : 1 X 102 + 3 X 101 + 9 X 100

Cifra: Coefficiente di una potenza di 10n cifre => 0 - (10n - 1) es. n=3 999

BINARIO:Es. 1001 : 1 X 23 + 0 X 22 + 0 X 21 + 1 X 20

Cifra: Coefficiente di una potenza di 2n cifre => 0 - (2n - 1) es. n=3 7

6

DIGIT BINARIO = BITINSIEME DI BIT BYTE

111115

101010

01117

00113

00102

00011

00000

BINARIODECIMALE

4 BITS 0 – (24-1) 0 – 15n BITS 0 – (2n-1)

7

FUNZIONI LOGICHE ELEMENTARI & CIRCUITI CHE LE REALIZZANO

DUE GRANDI CLASSI DI FUNZIONI LOGICHE (F.L.)• COMBINATORIE• SEQUENZIALI

COMBINATORIE: F.L. caratterizzate dalla composizione di F.L. elementari,(es. NAND = NOT + AND)

SEQUENZIALI = il risultato di un’operazione dipende dagli input iniziali, le operazioni sono compiute seguendo una sequenza (es. SHIFT REGISTER)

I CIRCUITI SONO CARATTERIZZATI DA:• N ingressi ( 1 – N)• M uscite (1 – M)

8

LA FUNZIONE E’ COMPLETAMENTE DEFINITA DALLA TABELLA DI VERITA’

I1 I2 …… IN U1 U2 …… UM

0 0 ……. 0 1 1 …… 0 0 0 ……. 1 1 0 ... … 10 1 …. …. 0 … … ... … ...….. …. …. …. ….. Configurazione di uscita0 1 ….. 1 per ogni configuraz ione di ingresso ed1 1 …. …. 1 eventualmente configur azione precedente

9

FUNZIONI LOGICHE ELEMENTARI

NOT OD INVERTITORE

01

10

UI

1 IN ; 1 OUT

RAPPRESENTAZIONE:

O

∆

OU = Ī

Vcc

U

IRs

Rc

I = 1 VI = 5VTR. SAT.VU = VCE

sat ~ 0.2 V

I = 0 VI ~ 0.2 V < VγTR. INT.VU = VCC ~ 5 V

10

ORN IN A,B,C…1 OUT

RAPPRESENTAZIONE:

∆

U = A+B+…(somma)

V0=0V

R

1) VA=VB=V0 (0V = 0 log.) D non conduconoU = 0V (0 logico)

2) VA=V1 (>V0 = 1 logico) D conduconoU = V0+(V1-Vγ-V0)[R/(R+Rs+Rf)]~ V1-Vγ

se R>>Rs e Rf

R/(R+Rs+Rf) ~ 1V1-Vγ 1 logico

111

101

110

000

UBA

AB U

LOGICA POSITIVA:

A

∆B

Rf

U

Rs

Vγ

11

ANDN IN A,B,C…1 OUT

RAPPRESENTAZIONE:

∆U = A⋅⋅⋅⋅B⋅⋅⋅⋅…(prodotto)

V0=5V

R

1) VA,VB=Vγ (1 logico) U = V0 (1 logico)

2) VA(0 logico) V1 < V0

VA (0 logico) = V1 – V0

U=V0-(V0-V1-Vγ)[R/(R+Rs+Rf)] se R>>Rs e Rf

R/(R+Rs+Rf) ~ 1V1+Vγ 0 logico

111

001

010

000

UBA

AB U

LOGICA POSITIVA:

A

∆B

Rf

U

Rs

Vγ

12

NOR N IN A,B,C…1 OUT

011

001

010

100

UBA

U = A+BAB U

NAND N IN A,B,C…1 OUT

011

101

110

100

UBA

U = A⋅⋅⋅⋅BAB U

13

ALGEBRA di BOOLE

TEOREMI (verifica con tabella di verità)

A = AA + B = B +A commutativaA ⋅ C = C ⋅ A “(A + B) + C = A + B + C associativa(A ⋅ B) ⋅ C = A ⋅ B ⋅ C “(A+B) ⋅ C = (A ⋅ C) + (B ⋅ C) distributivaA + A = 1A ⋅ A = 0

Teoremi di De Morgan:

A + B = A ⋅ B

A ⋅ B = A + B

14

CIRCUITI LOGICI INTEGRATI

FAMIGLIE DI C.L.I.CIRCUITO (FUNZIONE) BASEC.L. COMPLESSILIVELLO DI INTEGRAZIONEDISSIPAZIONEVELOCITA’FAN-OUT

TTL (Transistor Transistor Logic)

NAND

Logica positiva∆

V0=5V

R

A

∆B

Rf

Rs

Vγ

Vcc

U

Rs

RcAND + NOT

011

101

110

100

UBA

15

∆

VCC=5V

5kΩ

A

∆B

U

NAND (DTL)

2.2kΩ

∆∆

∆

5kΩ

I

∆∆

P

VCC=5V

A = 0 (1 IN BASSO)VA=0.2V D conduce VP=VA+Vγ=0.2+0.6=0.8Vperchè D1, D2, BE conducano VP ~ 3Vγ ~ 1.8 V D1, D2 interdetti, transistor interdetto Vu = 5 V U = 1

DD1 D2

I1 I25kΩ

PB

E

16

∆

VCC=5V

5kΩ

A

∆B

U

NAND (DTL)

2.2kΩ

∆∆

∆

5kΩ

I

∆∆

P

VCC=5V

A = B = 1 (VA ~ VB ~ 5V)D interdetti, D1, D2, BE conduconoTransistor in saturazione ? Se si VB=0.8VVP=VB+2VD=0.8+2x0.7=2.2VI1= (VCC-VP)/5 = (5-2.2)/5 = 0.56 mA I2 = 0.8/5 = 0.16 mAIB=I1-I2=0.56-0.16=0.4mAIC=(VCC-VCE)/2.2 = (5-0.2)/2.2=2.18mA IC/IB=2.18/0.4=5.5se βmin > 5.5 transistor in saturazione VU=0.2V

DD1 D2

I1 I25kΩ

PB

E

17

NAND (TTL)

VCC(5V)

∆A B O

Q1

Q2

P

4kΩ 1.4kΩ 100Ω

Q3

Q4

U

1kΩ

∆

4kΩ

P

VCC=5V

A ⋅ B = 0 VA⋅VB = 0.2 V VP=0.9 V PO, Q2, Q3 interdetti VU = 5 V

18

NAND (TTL) VCC(5V)

∆A B O

Q1

Q2

P

4kΩ 1.4kΩ 100Ω

Q3

Q4

U

1kΩ

∆

4kΩ

P

VCC=5V

A = B = 1 VA = VB = 5 V PA e PB interdetti VP alto PO, Q2, Q3 in saturazionese Q4 in saturazione VE4 = VC3+VD0=0.2+0.7=0.9V

VB4 = VB3 + VC2sat = 0.7 + 0.2 = 0.9 V IMPOSSIBILE

Q4 interdetto

CONDUZIONI SOLO IN COMMUTAZIONI

19

FAN OUT

OUT DI NAND COMANDA N INGRESSI ANALOGHI(ci riferiamo a slide 16)

1) Se U ALTO non c’è corrente

2) Se U BASSO c’è corrente da ingresso stadio successivoOgni stadio con IN collegato ad U I in transistorI = (VC –V(P))/5kΩ = (5-0.7-0.2)/5kΩ = 4.1/5 = 0.82 mAIC = 2.18 +0.82xN mAβmin deve essere sufficiente per transistor in saturazioneβmin ~ 30βmin x IB > 2.18 + 0.82xN(30x0.4-2.18)/0.82 > NN < 9.82/0-82=11.9Nmax ~ 10

20

NAND

AND

21

MULTIVIBRATORI

MONOSTABILI 1 STATO STABILEBISTABILI 2 STATI STABILIASTABILI 0 STATI STABILI

22

MONOSTABILE CON NAND TTL

B=1 VB=5VB

A C

X

Y

Z

R

011

101

110

100

UIN2IN1

τ = RC

Y

A

Z

X 1 2 3 4

010114

011103

101102

010111

ZYXBA

oppure:

010114A

101113A

23

A

B

X

Y

MULTIVIBRATORE BISTABILE (FLIP/FLOP)

TABELLA DI VERITA’

1100

01

1011

1001

0110

YXBA

INDETERMINATOSI CONSERVA SIT.PRECEDENTE

non usato

MEMORIA

A

Bset

resetX

Y

24

S

R

X

Y

LOGICA SINCRONIZZATA

I1I2

I1=0I2=1

I1=1I2=0

SENZA RESET …. TEMPI DI SALITADIFFERENZE TEMPI DI TRANSITO

PROBLEMA DEI RITARDI IN LOGICA COMBINATORIA

25

R’=R⋅C

(X) Q

(Y) Q

S’=S⋅C

S

C

R

Sd

Rd

C=0 S’ = R’ = 1 STATO PRECEDENTE

C = 0 ES S = 1 R = 0C = 1 S = 1 R = 0 S’ = 0

R’ = 1 SET

C = 0 ES S = 0 R = 1C = 1 S = 0 R = 1 S’ = 1

R’ = 0 RESET

non usato

11

101

010

Qn00

Qn+1RS

• S, R cambiano con C = 0• Il FLIP-FLOP scatta sullaabilitazione del clock• Ogni clock fa avanzare ilprocesso di un passoportando l’elaborazione allostadio successivo

26

Hp: Q1 = Q2 = ….. = 0Ck 1 Q1 = 1 Q2 = 0 (da S1 = 1, R1 = 0)Ck 2 Q1 = 1 Q2 = 1……

FLIP/FLOP

S1

R1

Ck Ck

Q1 S2

Q1 R2

Q2

Q2

Q impostati su abilitazione di Ck

Ck

Q1

Q2

Q3 ?

Q impostati su disabilitazione di Ck

Ck

Q1

Q2

27

Q

Q

T

S

Ck

R

∆

MASTER / SLAVE

Ck

T

CK

Q

M/S

S

R

C

Q

Q

28

M/S

S1

R1

Ck

M/S

S2

R2

M/S

S3

R3

S4

R4

REGISTRO DI SCORRIMENTO

INIZIO S1 = 1, R1 = 0 , Q1 = S2 = Q2 = S3 = ….. = 0DOPO CK1 S2 = 1 se S1 = 0 e R1 = 1DOPO CK2 S1 = 0 , S2 = 0 , S3 = 1 , S4 = 0DOPO CK3 S1 = 0 , S2 = 0 , S3 = 0 , S4 = 1

29

SHIFT REGISTER

AB

QA

30

Q

Q

a

Ck

K

∆

J / K

J

KCk

Q

Q

b

J

CL

IN controllati da OUT

J = K = 0 IN disabilitati Qn+1 = QnJ = 0 , K = 1 se Q = 0 b disabil. da Q

a disabil. da JQ = 1 b abilitato Qn+1 = 0

J = 1 , K = 0 ……………… Qn+1 = 1J = K = 1 dipende da OUT

Q = 1 b abilitato Qn+1 = 0 Q = 0 a abilitato Qn+1 = 1

Qn+1 = Qn = 0

Qn11

101

010

Qn00

Qn+1KJ

31

J0

K0

1

Q0

C0

J1

K1

1

Q1

C1

J2

K2

1

Q2

C2

CK

CK

Q0

Q1

Q2

Q2 Q1 Q0Dopo 1 Ck 0 0 1

2 0 1 03 0 1 14 1 0 05 1 0 1

CONTATOREBINARIO

32

Data sheets SN74LS164

33

Data sheets 54/74 families

34

Schema shift register + pulsante di comando