セクション 18. 12 デジタルコンバータ (ADC)ww1.microchip.com/downloads/jp/DeviceDoc/61194A_JP.pdf専用S&H および共有S&H 回路の詳細については、それぞれ18.3.2「専用S&H」および18.3.3

注意 : この日本語版文書は参考資料としてご利用ください。新情報は必ずオリジナルの英語版をご参照願います。

セクション 18. 12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)

18

12ビ

ット

パイ

プラ

イン

型ア

ナロ

グ/デ

ジタ

ル

コン

バー

タ(A

DC

)

ハイライト

本セクションには下記の主要項目を記載しています。

18.1 はじめに ................................................................................................................. 18-2

18.2 制御レジスタ .......................................................................................................... 18-5

18.3 ADC の動作、用語、変換シーケンス ................................................................... 18-30

18.4 ADC モジュールの設定 ........................................................................................ 18-39

18.5 その他の ADC 機能 ............................................................................................... 18-47

18.6 割り込み ............................................................................................................... 18-53

18.7 省電力モード中の動作 .......................................................................................... 18-55

18.8 リセットの影響 .................................................................................................... 18-56

18.9 伝達関数 ............................................................................................................... 18-56

18.10 ADC サンプリング要件 ........................................................................................ 18-57

18.11 接続に関する注意事項 .......................................................................................... 18-57

18.12 関連アプリケーションノート .............................................................................. 18-58

18.13 改訂履歴 ............................................................................................................... 18-59

© 2013 Microchip Technology Inc. Preliminary DS61194A_JP - p. 18-1

PIC32 ファミリリファレンスマニュアル

18.1 はじめに

PIC32 の 12 ビットパイプライン型アナログ / デジタルコンバータは下記の特長を備えます。

• 12 ビット分解能

• 6 段の変換パイプラインと 4 段の処理パイプライン

• 357 ns の小変換レイテンシ - 大 28 Msps の総変換レート

• 外部参照電圧入力ピン

• 6 個のサンプル / ホールド (S&H) 回路 (SH0 ～ SH5) - 5 個の専用 S&H 回路 - 入力と変換トリガを回路ごとに選択して高速な変換が可能

- 1個の共有S&H回路 - 複数入力の自動スキャンが可能 (共通変換トリガ源を選択可能 )• 入力には大 48 個のアナログ入力に加えて内部参照電圧と内蔵温度センサを選択可能

• 各アナログ入力に 32 ビット変換結果レジスタを実装

- 変換結果は符号なしまたは符号付きデータとしてフォーマット可能

• 6 個のデジタルコンパレータ

- 比較条件を選択可能

- 選択したアナログ入力に適用

• 6 個のオーバーサンプリングフィルタ

- 分解能の向上

- 選択したアナログ入力に適用

• CPU スリープおよびアイドル中に動作可能

ADC1 モジュールの概略ブロック図を図 18-1 に示します。2 種類の S&H 回路のブロック図を図 18-2 と図 18-3 に示します。

5 個の専用 S&H 回路は、マルチプレクサとスイッチを介してアナログ入力を S&H コンデンサに接続します。これらのマルチプレクサにより、S&H 回路の入力とコンフィグレーションを選択します。マルチプレクサはコンフィグレーション設定 (SHxALT<1:0> と SHxMOD<1:0>) に基づいて設定されます。このコンフィグレーション情報は、変換開始時にアナログサンプルと一緒に 6 段パイプラインコンバータに渡されます。コンバータはこのコンフィグレーション情報 ( 値のフォーマット、計測モード、サンプリングしたアナログ入力 (ANx)) に基づいてアナログサンプルを処理します。変換が完了すると、終結果がそのアナログ入力に固有の結果バッファに保存されます。変換が完了すると、終結果がそのアナログ入力に固有の結果バッファに保存されます。デジタルフィルタとデジタルコンパレータがその入力からのデータを処理するよう設定されている場合、データはそれらに渡されます。

1 個の共有 S&H は、多数の入力を持つマルチプレクサを内蔵しています。専用 S&H は 1 つの入力 ( または内部参照電圧等の代替入力 ) だけを使用し、タイミングが重要な信号や過渡信号の高速 / 高精度サンプリングに適するのに対し、共有 S&H はそれら以外の全ての入力に接続されており、入力を柔軟に選択できる他、スキャンロジックを使って複数の入力を自動的にスキャンできます。

専用 S&H および共有 S&H 回路の詳細については、それぞれ 18.3.2「専用 S&H」および 18.3.3「共有 S&H」で説明します。専用および共有 S&H 回路に割り当てられているアナログ入力には3 つのクラスがあります。専用 S&H にはクラス 1 入力を接続でき、共有 S&H にはクラス 2 またはクラス 3 入力を接続できます。これらの入力タイプについては、18.3.1「アナログ入力」で詳しく説明します。パイプラインコンバータについては、18.3.4「6 段パイプラインコンバータ」で説明します。

Note: ファミリリファレンスマニュアルの本セクションは、デバイスデータシートの補足を目的としています。本書の内容は PIC32 ファミリの一部のデバイスには対応していません。

本書の内容がお客様のご使用になるデバイスに対応しているかどうかは、新のデバイスデータシート内の「12 ビットアナログ / デジタルコンバータ (ADC)」の冒頭に記載している注意書きでご確認ください。

デバイスデータシートとファミリリファレンスマニュアルの各セクションは、Microchip 社のウェブサイト (http://www.microchip.com) からダウンロードできます。

DS61194A_JP - p. 18-2 Preliminary © 2013 Microchip Technology Inc.

http://www.microchip.com

セクション 18. 12 ビットパイプライン型アナログ / デジタルコンバータ12

ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

図 18-1: ADC1 モジュールのブロック図

AN5

AN42

IVREF

IVTEMP

Six-Stage Conversion

Pipeline

Six Digital Comparators

Six Digital

Result Registers

Reference

Selection

VREFH VREFL

AVDD

Sample and Hold 1(Dedicated)

AN1

AN46

AN6


AN4

AN49

AN9

ADC1DATA0

ADC1DATA44

VREFSEL<2:0>

VoltageAVSSVREF+VREF-

FLTRDATA

Interrupt

Digital Stages

Analog Stages

SH4ALT<1:0>SH4MOD<1:0>




AN0

AN45

AN5

Sample and Hold 5(Shared)


(see Figure18-2)

(see Figure18-2)

(see Figure18-2)

(see Figure18-3)


AN3

AN48

AN8


(see Figure18-2)


AN2

AN47

AN7


(see Figure18-2)

AN10

Filters

Divider1, 2, 4, 6, ...254

FRC SYSCLK REFCLKO3

Clock Selection

PBCLK3

ADCDIV<6:0>

ADCSEL<6:0>

TQ

TAD



図 18-2: 専用 S&H 0 ～ 4 のブロック図

図 18-3: 共有 S&H 5 のブロック図

0

1

0

1

SHxALT<1:0>

Channel Input ID and Result Format

SHxMOD<1:0>

Positive Input

Alternate

Negative Input

S&H

SHxMOD<1>

VREFL

Single-Ended

Differential

SHxALT<0>

To Analog Stages

To Analog Stages

To Digital Stages

(Class 1)

Positive Input

Configuration

Note: 専用および共有 S&H 回路に対するアナログ入力の割り当てについては、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ」を参照してください。

0

1

Input ID Input Mode Data Format

AN5

S&H

SH5MOD<1>

Single-Ended

Differential

AN11

AN12

AN42

IVREF

IVTEMP

AN10

SH5ALT<1:0>

Channel

SH5MOD<1:0>

To Analog

To Analog

To Digital

Positive Input(Class 2)

Positive Input(Class 3)

Stages

Stages

Stages

Channel Scan Logic

(Negative Input)

VREFL

Configuration

Note: 専用および共有 S&H 回路に対するアナログ入力の割り当てについては、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ」を参照してください。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.2 制御レジスタ

PIC32 の 12 ビットパイプライン型 ADC モジュールは、下記の特殊機能レジスタ (SFR) を備えています。

• AD1CON1: ADC1 制御レジスタ 1

このレジスタは、スリープおよびアイドル中の挙動とデータのフォーマットを含む ADC モジュールの基本的動作を制御します。また、このレジスタは、割り込みの早期生成タイミングと、アナログ入力のスキャンに使うトリガ源も選択します。


このレジスタは、ADC モジュールのクロック源、クロック分周比、共有 S&H 回路のサンプリング時間を制御します。また、このレジスタは、ADC コア回路の性能を制御および適化します。さらに、ADC モジュールを特殊な低消費電力ステートに移行させるための制御ビットも格納しています。


このレジスタを使うと、1 つのアナログ入力を指定して、手動でその入力の変換を要求できます。また、CAL ビットを使って、ADC 校正プロセスを手動で開始できます。

• AD1IMOD: ADC1 入力モード制御レジスタ

このレジスタでは、5 個の専用 S&H 回路 (SH0 ～ SH4) のそれぞれに代替アナログ入力を選択できます。また、シングルエンド動作または差動動作の選択と、符号付きまたは符号なしデータフォーマットの選択も行います。

• AD1GIRQEN1: ADC1 グローバル割り込みイネーブルレジスタ 1AD1GIRQEN2: ADC1 グローバル割り込みイネーブルレジスタ 2

これらのレジスタでは、各入力の変換割り込みがグローバル ADC1 割り込みを生成するかどうかを指定します。

• AD1CSS1: ADC1 入力スキャン選択レジスタ 1AD1CSS2: ADC1 入力スキャン選択レジスタ 2

これらのレジスタでは、共通のスキャントリガによってスキャンするアナログ入力を指定します。

• AD1DSTAT1: ADC1 データレディステータスレジスタ 1 AD1DSTAT2: ADC1 データレディステータスレジスタ 2

これらのレジスタは、各アナログ入力の変換割り込みのステータスを格納します。各ビットは、対応する入力の変換結果のデータレディステータスを示します。

• AD1CMPCONn: ADC1 デジタルコンパレータ制御レジスタ n (n = 1、2、3、4、5、6)

これらのレジスタは、デジタルコンパレータの動作 ( 割り込みの生成、比較基準等 ) を制御します。これらのレジスタは、コンパレータイベント発生時のステータスも提供します。

• AD1CMPENn: ADC1 デジタルコンパレータイネーブルレジスタ n (n = 1、2、3、4、5、6)

これらのレジスタでは、デジタルコンパレータで変換結果を処理するアナログ入力を選択します。

• AD1CMPn: ADC1 デジタルコンパレータレジスタ n (n = 1、2、3、4、5、6)

これらのレジスタは、デジタルコンパレータで使う上限および下限のデジタル比較値を格納します。

• AD1FLTRn: ADC1 フィルタレジスタ n (n = 1、2、3、4、5、6)

これらのレジスタは、オーバーサンプリングフィルタアキュムレータの制御 / ステータスビットと、16 ビットのフィルタ出力データを格納します。

• AD1TRGR1: ADC1 入力変換制御レジスタ 1

このレジスタでは、アナログ入力 AN0 ～ AN3 のトリガ源を選択します。







• AD1DATAn: ADC1 データ出力レジスタ (n = 0 ～ 44)

これらのレジスタは、ADC 出力データレジスタです。AD1DATAn レジスタはアナログ入力「n」(ANn) の変換結果を格納します。

• AD1CALx: ADC1 校正レジスタ (x = 1 ～ 5)

これらのレジスタは ADC 校正値を格納します。

ADC モジュールには、割り込み制御用に下記のビットも割り当てられています。これらのビットの格納位置については、各デバイスデータシート内の「割り込み」を参照してください。

• 割り込み要求フラグステータスビット (AD1IF)

• 割り込みイネーブル制御ビット (AD1IE)

• 割り込み優先度制御ビット (AD1IP<2:0> と AD1IS<1:0>)


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- p. 18-7

セク

ショ

ン18. 12

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イプライン型アナログ

/デジタル

コン

バー

タ

ットの詳細な説明を記載しています。

表

レ 20/4 Bit 19/3 Bit 118/2 Bit 17/1 Bit 16/0

AD — — EIE<2:0>

— — — — —

AD SAMC<7:0>

ADCDIV<6:0>

AD — — — — —

ADINSEL<5:0>

AD 0> SH1ALT<1:0> SH0ALT<1:0>

:0> SH1MOD<1:0> SH0MOD<1:0>

AD IEN20 AGIEN19 AGIEN18 AGIEN17 AGIEN16

IEN4 AGIEN3 AGIEN2 AGIEN1 AGIEN0

AD — — — — —

IEN36 AGIEN35 AGIEN34 AGIEN33 AGIEN32

AD S20 CSS19 CSS18 CSS17 CSS16

SS4 CSS3 CSS2 CSS1 CSS0

AD — — — — —

S36 CSS35 CSS34 CSS33 CSS32

AD DY20 ARDY19 ARDY18 ARDY17 ARDY16

DY4 ARDY3 ARDY2 ARDY1 ARDY0

AD — — — — —

DY36 ARDY35 ARDY34 ARDY33 ARDY32

AD — — — — —

TWN IEHIHI IEHILO IELOHI IELOLO

AD — — — — —


AD — — — — —


AD — — — — —


AD — — — — —


AD — — — — —


AD PE20 CMPE19 CMPE18 CMPE17 CMPE16

PE4 CMPE3 CMPE2 CMPE1 CMPE0

凡

12ビットパイプライン型アナログ/デジタルコンバータ(ADC) 18

表 18-1 に、ADC 関連の特殊機能レジスタ (SFR) をまとめて示します。この表の後に、各ビ

18-1: ADC 関連 SFR のまとめ

ジスタ名ビットレンジ

Bit 31/15 Bit 30/14 Bit 29/13 Bit 28/12 Bit 27/11 Bit 26/10 Bit 25/9 Bit 24/8 Bit 23/7 Bit 22/6 Bit 21/5 Bit

1CON1 31:16 FILTRDLY<4:0> STRGSRC<4:2> STRGSRC<1:0> —

15:0 ADCEN — ADSIDL — FRACT — — — — — —

1CON2 31:16 ADCRDY — — — — — — —

15:0 — BOOST LOWPWR — — — ADCSEL<1:0>

1CON3 31:16 CAL GSWTRG RQCONVRT — — — — — — — —

15:0 — — — VREFSEL<2:0> — — — —

1IMOD 31:16 — — — — — — SH4ALT<1:0> SH3ALT<1:0> SH2ALT<1:

15:0 — — — — SH5MOD<1:0> SH4MOD<1:0> SH3MOD<1:0> SH2MOD<1

1GIRQEN1 31:16 AGIEN31 AGIEN30 AGIEN29 AGIEN28 AGIEN27 AGIEN26 AGIEN25 AGIEN24 AGIEN23 AGIEN22 AGIEN21 AG

15:0 AGIEN15 AGIEN14 AGIEN13 AGIEN12 AGIEN11 AGIEN10 AGIEN9 AGIEN8 AGIEN7 AGIEN6 AGIEN5 AG

1GIRQEN2 31:16 — — — — — — — — — — —

15:0 — — — AGIEN44 AGIEN43 AGIEN42 AGIEN41 AGIEN40 AGIEN39 AGIEN38 AGIEN37 AG

1CSS1 31:16 CSS31 CSS30 CSS29 CSS28 CSS27 CSS26 CSS25 CSS24 CSS23 CSS22 CSS21 CS

15:0 CSS15 CSS14 CSS13 CSS12 CSS11 CSS10 CSS9 CSS8 CSS7 CSS6 CSS5 C

1CSS2 31:16 — — — — — — — — — — —

15:0 — — — CSS44 CSS43 CSS42 CSS41 CSS40 CSS39 CSS38 CSS37 CS

1DSTAT1 31:16 ARDY31 ARDY30 ARDY29 ARDY28 ARDY27 ARDY26 ARDY25 ARDY24 ARDY23 ARDY22 ARDY21 AR

15:0 ARDY15 ARDY14 ARDY13 ARDY12 ARDY11 ARDY10 ARDY9 ARDY8 ARDY7 ARDY6 ARDY5 AR

1DSTAT2 31:16 — — — — — — — — — — —

15:0 — — — ARDY44 ARDY43 ARDY42 ARDY41 ARDY40 ARDY39 ARDY38 ARDY37 AR

1CMPCON1 31:16 — — — — — — — — — — —

15:0 — — — AINID<4:0> ENDCMP DCMPGIEN DCMPED IEB

1CMPCON2 31:16 — — — — — — — — — — —


1CMPCON3 31:16 — — — — — — — — — — —


1CMPCON4 31:16 — — — — — — — — — — —


1CMPCON5 31:16 — — — — — — — — — — —


1CMPCON6 31:16 — — — — — — — — — — —


1CMPEN1 31:16 CMPE31 CMPE30 CMPE29 CMPE28 CMPE27 CMPE26 CMPE25 CMPE24 CMPE23 CMPE22 CMPE21 CM

15:0 CMPE15 CMPE14 CMPE13 CMPE12 CMPE11 CMPE10 CMPE9 CMPE8 CMPE7 CMPE6 CMPE5 CM

例 : — = 未実装、「0」として読み出し、

PIC

32フ

ァミ

リリ

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レン

スマ

ニュ

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CMPE20 CMPE19 CMPE18 CMPE17 CMPE16










CHNLID<5:0>

CHNLID<5:0>

CHNLID<5:0>

CHNLID<5:0>

CHNLID<5:0>

CHNLID<5:0>

TRGSRC2<4:0>

TRGSRC0<4:0>

Bit 20/4 Bit 19/3 Bit 118/2 Bit 17/1 Bit 16/0

AD1CMPEN2 31:16 CMPE31 CMPE30 CMPE29 CMPE28 CMPE27 CMPE26 CMPE25 CMPE24 CMPE23 CMPE22 CMPE21

15:0 CMPE15 CMPE14 CMPE13 CMPE12 CMPE11 CMPE10 CMPE9 CMPE8 CMPE7 CMPE6 CMPE5









AD1CMP1 31:16 ADCCMPHI<15:0>

15:0 ADCCMPLO<15:0>


15:0 ADCCMPLO<15:0>


15:0 ADCCMPLO<15:0>


15:0 ADCCMPLO<15:0>


15:0 ADCCMPLO<15:0>


15:0 ADCCMPLO<15:0>

AD1FLTR1 31:16 AFEN — — OVRSAM<2:0> AFGIEN AFRDY — —

15:0 FLTRDATA<15:0>


15:0 FLTRDATA<15:0>


15:0 FLTRDATA<15:0>


15:0 FLTRDATA<15:0>


15:0 FLTRDATA<15:0>


15:0 FLTRDATA<15:0>

AD1TRG1 31:16 — — — TRGSRC3<4:0> — — —

15:0 — — — TRGSRC1<4:0> — — —

表 18-1: ADC 関連 SFR のまとめ ( 続き )

レジスタ名ビットレンジ

Bit 31/15 Bit 30/14 Bit 29/13 Bit 28/12 Bit 27/11 Bit 26/10 Bit 25/9 Bit 24/8 Bit 23/7 Bit 22/6 Bit 21/5

凡例 : — = 未実装、「0」として読み出し、

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イプライン型アナログ

/デジタル

コン

バー

タ

AD TRGSRC6<4:0>

TRGSRC4<4:0>

AD TRGSRC10<4:0>

TRGSRC8<4:0>

AD

AD

AD

AD

AD

AD

表

レ 20/4 Bit 19/3 Bit 118/2 Bit 17/1 Bit 16/0

凡

12ビットパイプライン型アナログ/デジタルコンバータ(ADC) 18

1TRG2 31:16 — — — TRGSRC7<4:0> — — —

15:0 — — — TRGSRC5<4:0> — — —

1TRG3 31:16 — — — TRGSRC11<4:0> — — —

15:0 — — — TRGSRC9<4:0> — — —

1DATAn 31:16 DATA<31:16>

15:0 DATA<15:0>

1CAL1 31:16 ADCAL<31:16>

15:0 ADCAL<15:0>

1CAL2 31:16 ADCAL<31:16>

15:0 ADCAL<15:0>

1CAL3 31:16 ADCAL<31:16>

15:0 ADCAL<15:0>

1CAL4 31:16 ADCAL<31:16>

15:0 ADCAL<15:0>

1CAL5 31:16 ADCAL<31:16>

15:0 ADCAL<15:0>

18-1: ADC 関連 SFR のまとめ ( 続き )

ジスタ名ビットレンジ

Bit 31/15 Bit 30/14 Bit 29/13 Bit 28/12 Bit 27/11 Bit 26/10 Bit 25/9 Bit 24/8 Bit 23/7 Bit 22/6 Bit 21/5 Bit

例 : — = 未実装、「0」として読み出し、


レジスタ 18-1: AD1CON1: ADC1 制御レジスタ 1ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

FILTRDLY<4:0> STRGSRC<4:2>(1)

23:16R/W-0 R/W-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0

STRGSRC<1:0> — — — EIE<2:0>(2)

15:8R/W-0 U-0 R/W-0 U-0 R/W-0 U-0 U-0 U-0

ADCEN(3) — ADSIDL — FRACT — — —

7:0U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知

bit 31-27 FILTRDLY<4:0>: オーバーサンプリングデジタルフィルタ遅延ビットこれらのビットは、オーバーサンプリングデジタルフィルタを使う場合のサンプリング時間を指定します ( サンプリング時間 =1.5 + FILTRDLY<4:0> TAD)。11111 = サンプリング時間は 32.5 TAD

11110 = サンプリング時間は 31.5 TAD•••

00001 = サンプリング時間は 2.5 TAD

00000 = サンプリング時間は 1.5 TAD

bit 26-22 STRGSRC<4:0>: スキャントリガ源選択ビット (1)

11111 = 予約済み•••

01101 = 予約済み01100 = コンパレータ 2 COUT 01011 = コンパレータ 1 COUT01010 = OCMP501001 = OCMP301000 = OCMP100111 = TMR5 一致00110 = TMR3 一致00101 = TMR1 一致00100 = INT000011 = 予約済み00010 = 予約済み00001 = グローバルソフトウェアトリガ (GSWTRG)00000 = トリガなし

Note 1: 選択可能なオプションはデバイスによって異なります。詳細は、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

2: ARDYxビットをポーリングする事で変換の完了を検出する場合、早期割り込み機能は使わないでください。グローバルではなく単独の割り込みルーチンを使って ADC モジュールから全ての結果を取得 ( フェッチ )する場合にのみ、早期割り込みを使う事ができます。

3: ADCEN ビットは、ADC モジュールのコンフィグレーションを済ませてからセットする必要があります。ADCEN = 1 の状態で ADCSEL<1:0> および ADCDIV<6:0> 等の ADC コンフィグレーションビットを変更した場合、モジュールの挙動は予測不可能です。ADCEN を「0」にクリアすると、ADC クロックは無効になり、内部制御ロジックはリセットされ、モジュールが使う全てのステータスフラグはクリアされます。しかし、この状態でも SFR は読み / 書きできます。

Note: ADCRDY ビット (AD1CON2<31>) がセットされるまで、ADC モジュールは正常に動作しません。



ビッ

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/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

bit 21-19 未実装 :「0」として読み出しbit 18-16 EIE<2:0>: 早期割り込みイネーブルビット (2)

これらのビットは、ARDYx ビットをセットするタイミング ( 有効データが実際に読み出し可能になるタイミングよりも何クロック前にセットするか ) を選択します。ARDYx ビットは割り込みをトリガするため、グローバルではなく単独の割り込みルーチンを使って各 ADC 結果をフェッチする場合、これらのビットを設定する事で割り込みを早期に生成できます。111 = 対応するデータレディビットARDYxを実際のデータレディよりも7 TADクロックサイクル前にセットする110 = 対応するデータレディビットARDYxを実際のデータレディよりも6 TADクロックサイクル前にセットする101 = 対応するデータレディビットARDYxを実際のデータレディよりも5 TADクロックサイクル前にセットする100 = 対応するデータレディビットARDYxを実際のデータレディよりも4 TADクロックサイクル前にセットする011 = 対応するデータレディビットARDYxを実際のデータレディよりも3 TADクロックサイクル前にセットする010 = 対応するデータレディビットARDYxを実際のデータレディよりも2 TADクロックサイクル前にセットする001 = 対応するデータレディビットARDYxを実際のデータレディよりも1 TADクロックサイクル前にセットする000 = 対応するデータレディビットARDYxを実際のデータレディの時点でセットする

bit 15 ADCEN: ADC 動作モードビット (3)

1 = ADC モジュールを有効にする0 = ADC モジュールを無効にする

bit 14 未実装 :「0」として読み出しbit 13 ADSIDL: アイドル中停止ビット

1 = デバイスがアイドルモードに移行するとモジュールは動作を停止する0 = デバイスがアイドルモード中でもモジュールは動作を継続する

bit 12 未実装 :「0」として読み出しbit 11 FRACT: 小数データ出力フォーマットビット

1 = 小数0 = 整数

bit 10-0 未実装 :「0」として読み出し

レジスタ 18-1: AD1CON1: ADC1 制御レジスタ 1


2: ARDYxビットをポーリングする事で変換の完了を検出する場合、早期割り込み機能は使わないでください。グローバルではなく単独の割り込みルーチンを使って ADC モジュールから全ての結果を取得 ( フェッチ )する場合にのみ、早期割り込みを使う事ができます。

3: ADCEN ビットは、ADC モジュールのコンフィグレーションを済ませてからセットする必要があります。ADCEN = 1 の状態で ADCSEL<1:0> および ADCDIV<6:0> 等の ADC コンフィグレーションビットを変更した場合、モジュールの挙動は予測不可能です。ADCEN を「0」にクリアすると、ADC クロックは無効になり、内部制御ロジックはリセットされ、モジュールが使う全てのステータスフラグはクリアされます。しかし、この状態でも SFR は読み / 書きできます。

Note: ADCRDY ビット (AD1CON2<31>) がセットされるまで、ADC モジュールは正常に動作しません。

( 続き )




ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24

HS, HC, R-x U-0 U-0 U-0 U-0 U-0 U-0 U-0

ADCRDY(1

)— — — — — — —


SAMC<7:0>

15:8U-0 R/W-0 R/W-0 U-0 U-0 r-0 R/W-0 R/W-0

— BOOST LOWPWR — — — ADCSEL<1:0>(2,3)

7:0U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— ADCDIV<6:0>(2)

凡例 : HS = ハードウェアでセット HC = ハードウェアでクリア r = 予約済み



bit 31 ADCRDY: ADC レディービット (1)

1 = ADC モジュールは正常に動作できる状態にある0 = ADC は使用できる状態ではない


bit 23-16 SAMC<7:0>: 共有 S&H 用サンプリング時間11111111 = 256 TAD

•••

00000001 = 2 TAD

00000000 = 1 TAD

このフィールドは、共有 S&H 回路の ADC サンプリング時間 (ADC クロックサイクル数 ) を指定します。

bit 15 未実装 :「0」として読み出し

bit 14 BOOST: 参照電圧昇圧ビット1 = VREF を昇圧する0 = VREF を昇圧しない

VREF の仕様値については、各デバイスデータシート内の「電気的特性」を参照してください。

VREF (VREFH - VREFL) が 0.65 * (AVDD - AVSS) よりも小さい場合、このビットをセットする事で S/N 比(SNR) を大限に高める事ができます。詳細は 18.4.7「参照電圧源の選択」を参照してください。このビットを変更した場合、CAL ビット (AD1CON3<31>) をセットして ADC モジュールを再校正する必要があります。

bit 13 LOWPWR: ADC 低消費電力ビット1 = ADC モジュールを低消費電力ステートに移行させるこのビットをクリアすると、校正サイクルを要さずに、ほとんど遅延なく、低消費電力ステートから動作を再開できます。0 = ADC 低消費電力ステートを終了する


bit 10 予約済み : このビットには常に「0」を書き込む必要があります。

Note 1: ADCEN (AD1CON1<15>) を「0」にクリアすると、これらのビットも「0」にクリアされます。

2: これらのビットは、ADC モジュールを有効にする (ADCEN ビット (AD1CON1<15>) を「1」にセットする )前に設定しておく必要があります。

3: 選択可能なオプションはデバイスによって異なります。詳細は、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

bit 9-8 ADCSEL<1:0>: ADC クロック源 (TQ) ビット (2,3)

11 = FRC オシレータ出力10 = REFCLK301 = システムクロック (TCY)00 = 予約済み

bit 7 未実装 :「0」として読み出し

bit 6-0 ADCDIV<6:0>: ADC 入力クロック分周比ビット (2)

これらのビットを使って、選択したクロック源を分周する事で、適切な ADC クロックレート (TAD) を生成します。1111111 = 2 TQ * (ADCDIV<6:0>) = 254 * TQ = TAD

•••

0000011 = 2 TQ * (ADCDIV<6:0>) = 6 * TQ = TAD

0000010 = 2 TQ * (ADCDIV<6:0>) = 4 * TQ = TAD

0000001 = 2 TQ * (ADCDIV<6:0>) = 2 * TQ = TAD

0000000 = TQ = TAD

レジスタ 18-2: AD1CON2: ADC1 制御レジスタ 2 ( 続き )

Note 1: ADCEN (AD1CON1<15>) を「0」にクリアすると、これらのビットも「0」にクリアされます。

2: これらのビットは、ADC モジュールを有効にする (ADCEN ビット (AD1CON1<15>) を「1」にセットする )前に設定しておく必要があります。





ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24R/W-0, HC R/W-0, HC R/W-0, HC U-0 U-0 U-0 U-0 U-0

CAL GSWTRG RQCONVRT — — — — —

23:16U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 U-0 U-0

— — — VREFSEL<2:0>(2) — —

7:0U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — ADINSEL<5:0>(1)

凡例 : HC = ハードウェアでクリア



bit 31 CAL: 校正ビット校正プロセス中は、AD1CON2 レジスタの ADCRDY ステータスビットがクリアされます。校正が完了すると CAL ビットはクリアされ、ADCRDY ステータスビットはセットされます。 1 = ADC 校正サイクルを開始する ( 校正には約 160 TAD クロックサイクルを要します )0 = 校正サイクルは実行中ではない

bit 30 GSWTRG: グローバルソフトウェアトリガビット1 = AD1TRGn レジスタの TRGSRC<4:0> ビットまたは AD1CON1 レジスタの STRGSRC<4:0> ビットで

GSWTRG ビットをトリガ信号として選択している ADC 入力のアナログ / デジタル変換をトリガする 0 = このビットは、2 PBCLK3 クロックサイクル以内に自動的にクリアされます

bit 29 RQCNVRT: 単独 ADC 入力変換要求ビットこのビットを使うと、対応する ADINSEL<5:0> ビットで選択されているアナログ入力に対し、1 回の A/D変換を手動で要求できます (TRGSRC<4:0> ビットまたは STRGSRC<4:0> ビットを書き換える必要はありません )。この機能は、ユーザソフトウェアで特定入力の ADC 結果を任意のタイミングで取得する必要があるデバッグまたはエラー処理中に非常に便利です。1 = ADINSEL<5:0> ビットフィールドで選択されている ADC 入力の変換をトリガする0 = このビットは自動的にクリアされます。


bit 12-10 VREFSEL<2:0>: VREF 入力選択ビット (2)


Note 1: 利用可能なアナログ入力については、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

2: これらのビットは、ADC モジュールを有効にする (ADCEN ビット (AD1CON1<15>) を「1」にセットする ) 前に設定しておく必要があります。

VREFSEL<2:0> VREFH VREFL

111 予約済み予約済み




011 VREF+ VREF-

010 AVDD VREF-

001 VREF+ AVss

000 AVDD AVss



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

bit 5-0 ADINSEL<5:0>: ADC 入力選択ビット (1)

このビットフィールドでは、RQCNVRT ビットがセットされた時に変換する ADC モジュール入力を選択します ( アナログ入力の番号をバイナリコードで指定 )。111111 = 予約済み

•

•

•

101101 = 予約済み101100 = IVTEMP ( 内部温度参照電圧 )101011 = IVREF ( 内部参照電圧 )101010 = AN42

•

•

•

000010 = AN2000001 = AN1000000 = AN0

レジスタ 18-3: AD1CON3: ADC1 制御レジスタ 3 ( 続き )

Note 1: 利用可能なアナログ入力については、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

2: これらのビットは、ADC モジュールを有効にする (ADCEN ビット (AD1CON1<15>) を「1」にセットする ) 前に設定しておく必要があります。



レジスタ 18-4: AD1IMOD: ADC1 入力モード制御レジスタ

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0

— — — — — — SH4ALT<1:0>


SH3ALT<1:0> SH2ALT<1:0> SH1ALT<1:0> SH0ALT<1:0>

15:8U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — — SH5MOD<1:0> SH4MOD<1:0>


SH3MOD<1:0> SH2MOD<1:0> SH1MOD<1:0> SH0MOD<1:0>

凡例 :




bit 25-24 SH4ALT<1:0>: 専用 S&H 4 (SH4) アナログ入力選択ビット11 = 予約済み ( 使用禁止 )10 = 予約済み ( 使用禁止 )01 = 代替入力00 = 既定値のクラス 1 入力 (AN4)





Note 1: 代替入力はクラス 1 入力でのみ利用できます。利用可能なクラス 1 入力と、それらの代替入力については、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

2: 代替入力を選択 (SHxALT<1:0> 0) した場合も、既定値クラス 1 入力用のデータ / ステータス / 制御レジスタを使います。代替入力を選択すると、物理的な入力源のみが変更されます。

3: SHxMOD<1:0> は、出力データのフォーマットと、反転入力に接続する入力を選択します。反転入力用に利用可能な ANx 入力オプションについては、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

4: デバイスによっては、一部のビットが利用できない場合があります。詳細は各デバイスデータシート内の「12 ビットアナログ / デジタルコンバータ (ADC)」を参照してください。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18


bit 11-10 SH5MOD<1:0>: S&H 5 (SH5) 入力コンフィグレーション選択ビット11 = 差動入力、符号付きデータ出力10 = 差動入力、符号なしデータ出力01 = シングルエンド入力、符号付きデータ出力00 = シングルエンド入力、符号なしデータ出力






レジスタ 18-4: AD1IMOD: ADC1 入力モード制御レジスタ ( 続き )

Note 1: 代替入力はクラス 1 入力でのみ利用できます。利用可能なクラス 1 入力と、それらの代替入力については、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

2: 代替入力を選択 (SHxALT<1:0> 0) した場合も、既定値クラス 1 入力用のデータ / ステータス / 制御レジスタを使います。代替入力を選択すると、物理的な入力源のみが変更されます。

3: SHxMOD<1:0> は、出力データのフォーマットと、反転入力に接続する入力を選択します。反転入力用に利用可能な ANx 入力オプションについては、各デバイスデータシート内の「12 ビットパイプライン型アナログ / デジタルコンバータ (ADC)」を参照してください。

4: デバイスによっては、一部のビットが利用できない場合があります。詳細は各デバイスデータシート内の「12 ビットアナログ / デジタルコンバータ (ADC)」を参照してください。



レジスタ 18-5: AD1GIRQEN1: ADC1 グローバル割り込みイネーブルレジスタ 1

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0


AGIEN31 AGIEN30 AGIEN29 AGIEN28 AGIEN27 AGIEN26 AGIEN25 AGIEN24







凡例 :



bit 31-0 AGIENx: グローバル ADC 割り込みイネーブルビット (1,2,3)

1 = この入力のデータレディイベント (ARDYx ビットの「0」から「1」への遷移 ) はグローバル ADC 割り込みを生成する

0 = この入力のデータレディイベントはグローバル割り込みを生成しない

Note 1: これらのビットを設定する事で、1 つまたは複数のアナログ入力のデータレディイベントによって単一のグローバル ( グループ ) 割り込みを生成できます。これらのビットは、入力ごとのデータレディイベントを反映する単独割り込みの生成には影響しません。各入力の単独割り込みと単一のグローバル割り込みは、どちらも IECx レジスタ内の対応するビットをセットする事で有効になります。詳細は各デバイスデータシート内の「割り込みコントローラ」を参照してください。

2: このレジスタの AGIENx は ANx (x = 0 ～ 31) に対応します。




ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

レジスタ 18-6: AD1GIRQEN2: ADC1 グローバル割り込みイネーブルレジスタ 2

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

23:16U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — AGIEN44 AGIEN43 AGIEN42 AGIEN41 AGIEN40



凡例 :



bit 31-0 AGIENx: グローバル ADC 割り込みイネーブルビット (1,2,3)

1 = この入力のデータレディイベント (ARDYx ビットの「0」から「1」への遷移 ) はグローバル ADC 割り込みを生成する

0 = この入力のデータレディイベントはグローバル割り込みを生成しない

グローバル ADC 割り込みは、IECx レジスタ内の対応するビットをセットする事で有効になります ( 詳細は、各デバイスデータシート内の「割り込みコントローラ」を参照 )。

Note 1: これらのビットを設定する事で、1 つまたは複数のアナログ入力のデータレディイベントによって単一のグローバル ( グループ ) 割り込みを生成できます。これらのビットは、入力ごとのデータレディイベントを反映する単独割り込みの生成には影響しません。各入力の単独割り込みと単一のグローバル割り込みは、どちらも IECx レジスタ内の適切なビットをセットする事で有効になります。詳細は各デバイスデータシート内の「割り込みコントローラ」を参照してください。

2: このレジスタの AGIENx は ANx (x = 32 ～ 44) に対応します。




レジスタ 18-7: AD1CSS1: ADC1 入力スキャン選択レジスタ 1

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0


CSS31 CSS30 CSS29 CSS28 CSS27 CSS26 CSS25 CSS24







凡例 :



bit 31-0 CSSx: ADC 入力スキャン選択ビット (1,2,3)

1 = ANx を入力スキャンに含める0 = ANx は入力スキャンに含めない

Note 1: このレジスタの CSSx は ANx (x = 0 ～ 31) に対応します。

2: クラス 1 およびクラス 2 アナログ入力をスキャンに含める場合、対応する CSSx ビットをセットするだけでなく、それらの入力のトリガ源として STRIG 入力を選択する必要があります。STRIG オプションの選択については、AD1TRGn( レジスタ 18-15) のビット定義を参照してください。


レジスタ 18-8: AD1CSS2: ADC1 入力スキャン選択レジスタ 2

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

23:16U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — CSS44 CSS43 CSS42 CSS41 CSS40



凡例 :



bit 31-0 CSSx: ADC 入力スキャン選択ビット (1,2,3)

1 = ANx を入力スキャンに含める0 = ANx は入力スキャンに含めない

Note 1: このレジスタの CSSx は ANx (x = 32 ～ 44) に対応します。

2: クラス 1 およびクラス 2 アナログ入力をスキャンに含める場合、対応する CSSx ビットをセットするだけでなく、それらの入力のトリガ源として STRIG 入力を選択する必要があります。STRIG オプションの選択については、AD1TRGn( レジスタ 18-15) のビット定義を参照してください。




ビッ

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アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

レジスタ 18-9: AD1DSTAT1: ADC1 データレディステータスレジスタ 1

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0

ARDY31 ARDY30 ARDY29 ARDY28 ARDY27 ARDY26 ARDY25 ARDY24







凡例 : HS = ハードウェアでセット HC = ハードウェアでクリア



bit 31-0 ARDYx: アナログ入力変換データレディビット (1,2,3)

1 = このビットはバッファがデータレディになるとセットされます。IECx レジスタ内の対応するビットがセットされていれば割り込みが生成されます。あるいは、AD1GIRQEN レジスタ内でこの入力がADC グローバル割り込みに対して有効にされ、かつ IECx レジスタ内のグローバル割り込みに対応するビットがセットされていれば、グローバル割り込みが生成されます。

0 = このビットは、対応するデータレジスタが読み出されるとクリアされます。

Note 1: このレジスタの ARDYx は ANx (x = 0 ～ 31) に対応します。

2: クラス 1 入力で代替入力を使う場合も、データレディステータスは既定値入力のレディービットによって示されます。


レジスタ 18-10: AD1DSTAT2: ADC1 データレディステータスレジスタ 2

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

23:16U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

15:8U-0 U-0 U-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0

— — — ARDY44 ARDY43 ARDY42 ARDY41 ARDY40






bit 31-0 ARDYx: アナログ入力変換データレディビット (1,2)

1 = このビットはバッファがデータレディになるとセットされます。IECx レジスタ内の対応するビットがセットされていれば割り込みが生成されます。あるいは、AD1GIRQEN レジスタ内でこの入力がADC グローバル割り込みに対して有効にされ、かつ IECx レジスタ内のグローバル割り込みに対応するビットがセットされていれば、グローバル割り込みが生成されます。

0 = このビットは、対応するデータレジスタが読み出されるとクリアされます。

Note 1: このレジスタの ARDYx は ANx (x = 32 ～ 44) に対応します。




レジスタ 18-11: AD1CMPCONn: ADC1 デジタルコンパレータ制御レジスタ n (n = 1、2、3、4、5、6)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

23:16U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

— — — — — — — —

15:8U-0 U-0 U-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0 HS, HC, R-0

— — — AINID<4:0>(1)

7:0R/W-0 R/W-0 HS, HC, R-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

ENDCMP DCMPGIEN(2) DCMPED IEBTWN IEHIHI IEHILO IELOHI IELOLO





bit 12-8 AINID<4:0>: アナログ入力 ID ビット (1)

これらのビットは、デジタルコンパレータイベント (DCMPED = 1) を生成したアナログ入力の ID 値を示します。直近の読み出し後に、有効にされている複数のアナログ入力によって複数のイベントが発生した場合、これらのビットは後にイベントが発生したアナログ入力を示します。

bit 7 ENDCMP: デジタルコンパレータイネーブルビット1 = デジタルコンパレータを有効にする0 = デジタルコンパレータを有効にせず、DCMPED ステータスビットをクリアする

bit 6 DCMPGIEN: デジタルコンパレータグローバル ADC 割り込みイネーブルビット (2)

1 = デジタルコンパレータイベント (DCMPED の「0」から「1」への遷移 ) はグローバル ADC 割り込みを生成する

0 = デジタルコンパレータイベントはグローバル ADC 割り込みを生成しない

グローバル ADC 割り込みは、IECx レジスタ内の対応するビットをセットする事で有効になります ( 詳細は、各デバイスデータシート内の「割り込みコントローラ」を参照 )。

bit 5 DCMPED: デジタルコンパレータイベント検出ステータスビット1 = このビットは、比較イベント検出時にデジタルコンパレータハードウェアによってセットされます。

IECx レジスタ内の対応するビットがセットされていれば割り込みが生成されます。あるいは、DCMPGIEN ビットでこのコンパレータが ADC グローバル割り込みに対して有効にされ、かつ IECxレジスタ内のグローバル割り込みに対応するビットがセットされていれば、グローバル割り込みが生成されます。

0 = このビットは、AINID<4:0> ビットが読み出されるか、ADC モジュールが無効になるとクリアされます。

bit 4 IEBTWN: LOW/HIGH 間デジタルコンパレータイベントビット (2)

1 = ADCMPLO<15:0> DATA<31:0> < ADCMPHI<15:0> の場合にデジタルコンパレータイベントを生成する

0 = 上記の条件ではデジタルコンパレータイベントを生成しない

bit 3 IEHIHI: HIGH/HIGH デジタルコンパレータイベントビット (2)

1 = ADCMPHI<15:0> DATA<31:0> の場合にデジタルコンパレータイベントを生成する0 = 上記の条件ではデジタルコンパレータイベントを生成しない

bit 2 IEHILO: HIGH/LOW デジタルコンパレータイベントビット (2)

1 = DATA<31:0> < ADCMPHI<15:0> の場合にデジタルコンパレータイベントを生成する0 = 上記の条件ではデジタルコンパレータイベントを生成しない

bit 1 IELOHI: LOW/HIGH デジタルコンパレータイベントビット (2)

1 = ADCMPLO<15:0> DATA<31:0> の場合にデジタルコンパレータイベントを生成する0 = 上記の条件ではデジタルコンパレータイベントを生成しない

bit 0 IELOLO: LOW/LOW デジタルコンパレータイベントビット (2)

1 = DATA<31:0> < ADCMPLO<15:0> の場合にデジタルコンパレータイベントを生成する0 = 上記の条件ではデジタルコンパレータイベントを生成しない

Note 1: AINID<4:0>値のレンジは0～31です。デジタルコンパレータイベントはAN0～AN31でのみ発生します。

2: デジタルコンパレータが有効 (ENDCMP = 1) な時にこれらのビットを変更した場合、モジュールの挙動は予測不可能です。



ビッ

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アナ

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/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

レジスタ 18-12: AD1CMPENn: ADC1 デジタルコンパレータイネーブルレジスタ n (n = 1、2、3、4、5、6)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0


CMPE31 CMPE30 CMPE29 CMPE28 CMPE27 CMPE26 CMPE25 CMPE24







凡例 :



bit 31-0 CMPE31:CMPE0: ADC1 デジタルコンパレータイネーブルビットこれらのビットをセットすると、対応するアナログ入力の変換結果がデジタルコンパレータによって処理されます。CMPEn ビットは入力 ANn に対応します。

Note 1: CMPExはANx (x = 0～31)にのみ対応します(デジタルコンパレータ入力はAN0～AN31に制限されます)。

2: デジタルコンパレータが有効 (ENDCMP = 1) な時に、このレジスタ内のビットを変更した場合、モジュールの挙動は予測不可能です。



レジスタ 18-13: AD1CMPn: ADC1 デジタルコンパレータレジスタ n (n = 1、2、3、4、5、6)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0


ADCMPHI<15:8>


ADCMPHI<7:0>


ADCMPLO<15:8>


ADCMPLO<7:0>

凡例 :



bit 31-16 ADCMPHI<15:0>: ADC コンパレータ上限値ビットこれらのビットは、A/D 変換データと比較する上限値を格納します。ユーザは、対応する S&H のSHxMOD<1:0> ビットと、FRACT ビットで指定されているグローバルなフォーマットに従って、上限値を設定する必要があります。これらのビットは、それぞれ AD1MOD および AD1CON1 レジスタに格納されています。

bit 15-0 ADCMPLO<15:0>: A/D 変換コンパレータ下限値ビットこれらのビットは、A/D 変換データと比較する下限値を格納します。ユーザは、対応する S&H のSHxMOD<1:0> ビットと、FRACT ビットで指定されているグローバルなフォーマットに従って、下限値を設定する必要があります。これらのビットは、それぞれ AD1MOD および AD1CON1 レジスタに格納されています。

Note: デジタルコンパレータが有効 (ENDCMP = 1) な時に、このレジスタ内のビットを変更した場合、モジュールの挙動は予測不可能です。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

レジスタ 18-14: AD1FLTRn: ADC1 フィルタレジスタ n (n = 1、2、3、4、5、6)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24R/W-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

AFEN — — OVRSAM<2:0> AFGIEN AFRDY

23:16U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — CHNLID<5:0>


FLTRDATA<15:8>


FLTRDATA<7:0>


R =読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し


bit 31 AFEN: オーバーサンプリングフィルタイネーブルビット1 = オーバーサンプリングフィルタを有効にする0 = オーバーサンプリングフィルタを無効にし、AFRDY ビットをクリアする


bit 28-26 OVRSAM<2:0>: オーバーサンプリングフィルタレシオビット111 = 128 倍 ( 積算値を 3 ビット右へシフト、出力データは 15.1 フォーマット )100 = 32 倍 ( 積算値を 2 ビット右へシフト、出力データは 14.1 フォーマット )101 = 8 倍 ( 積算値を 1 ビット右へシフト、出力データは 13.1 フォーマット )110 = 2 倍 ( 積算値をシフトしない、出力データは 12.1 フォーマット )011 = 256 倍 ( 積算値を 4 ビット右へシフト、出力データは 16 ビット )010 = 64 倍 ( 積算値を 3 ビット右へシフト、出力データは 15 ビット )001 = 16 倍 ( 積算値を 2 ビット右へシフト、出力データは 14 ビット )000 = 4 倍 ( 積算値を 1 ビット右へシフト、出力データは 13 ビット )

bit 25 AFGIEN: オーバーサンプリングフィルタグローバル ADC 割り込みイネーブルビット1 = オーバーサンプリングフィルタのデータレディイベント (AFRDY の「0」から「1」への遷移 ) は ADC

グローバル割り込みを生成する0 = オーバーサンプリングフィルタのデータレディイベントは ADC グローバル割り込みを生成しない

bit 24 AFRDY: オーバーサンプリングフィルタデータレディフラグビット1 = このビットは、FLTRDATA<15:0> ビット内のデータが読み出し可能になるとセットされます。0 = このビットは、FLTRDATA<15:0> が読み出されるか、モジュールが無効になるとクリアされます。


bit 21-16 CHNLID<5:0>: チャンネル ID 選択ビット (1)

これらのビットは、オーバーサンプリングフィルタのデータ源として使うアナログ入力を指定します。111111 = 予約済み•••

101101 = 予約済み101100 = IVTEMP

101011 = IVREF

101010 = AN42•••000010 = AN2000001 = AN1000000 = AN0

bit 15-0 FLTRDATA<15:0>: オーバーサンプリングフィルタデータ出力値ビットこれらのビットは、オーバーサンプリングフィルタの結果を格納します。




レジスタ 18-15: AD1TRGR1: ADC1 入力変換制御レジスタ 1

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC3<4:0>

23:16U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC2<4:0>

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC1<4:0>

7:0U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC0<4:0>

凡例 :




bit 28-24 TRGSRC3<4:0>: アナログチャンネル AN3 変換トリガ源選択ビット11111 = 予約済み

•

•

•

01101 = 予約済み01100 = コンパレータ 2 COUT01011 = コンパレータ 1 COUT01010 = OCMP501001 = OCMP301000 = OCMP100111 = TMR5 一致00110 = TMR3 一致00101 = TMR1 一致00100 = INT000011 = STRIG(1)

00010 = 予約済み00001 = グローバルソフトウェアトリガ (GSWTRG)00000 = トリガなし


bit 20-16 TRGSRC2<4:0>: アナログチャンネル AN2 変換トリガ源選択ビットビットの定義は bit 28-24 と同じです。





Note 1: トリガ源として STRIG を選択した入力は、スキャントリガ源によってトリガされます。正しくスキャンを実行するには、STRGSRC<4:0> ビット (AD1CON1<26:22>) だけでなく AD1CSS1 および AD1CSS2レジスタ内の対応する CSSx ビットも適切に設定する必要があります。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18


ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC7<4:0>

23:16U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC6<4:0>

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC5<4:0>

7:0U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC4<4:0>

凡例 :





•

•

•

01101 = 予約済み01100 = C2OUT01011 = C1OUT01010 = OCMP501001 = OCMP301000 = OCMP100111 = TMR5 match00110 = TMR3 一致00101 = TMR1 一致00100 = INT000011 = STRIG(1)












ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC11<4:0>

23:16U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC10<4:0>

15:8U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC9<4:0>

7:0U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— — — TRGSRC8<4:0>

凡例 :





•

•

•

01101 = 予約済み01100 = C2OUT01011 = C1OUT01010 = OCMP501001 = OCMP301000 = OCMP100111 = TMR5 match00110 = TMR3 一致00101 = TMR1 一致00100 = INT000011 = STRIG(1)











ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

レジスタ 18-18: AD1DATAn: ADC1 データ出力レジスタ (n = 0 ～ 44)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0

31:24R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

DATA<31:24>

23:16R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

DATA<23:16>

15:8R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

DATA<15:8>

7:0R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

DATA<7:0>

凡例 :



bit 31-0 DATA<31:0>: データ出力値ビットこれらのビットは、 FRACTビットと、対応するS&H回路のSHxMOD<1:0>ビットの指定に従ってフォーマットされます。

Note: 代替入力をクラス 1 入力の入力源として使う場合でも、変換結果は既定値入力と同じデータ出力レジスタ

に格納されます。

レジスタ 18-19: AD1CALx: ADC1 校正レジスタ (x = 1 ～ 5)

ビットレンジ

Bit31/23/15/7

Bit30/22/14/6

Bit29/21/13/5

Bit28/20/12/4

Bit27/19/11/3

Bit26/18/10/2

Bit25/17/9/1

Bit24/16/8/0


ADCAL<31:24>


ADCAL<23:16>


ADCAL<15:8>


ADCAL<7:0>

凡例 :



bit 31-0 ADCAL<31:0>: ADC モジュール校正データビット



18.3 ADC の動作、用語、変換シーケンス

12 ビット ADC は下記の 3 ステップで A/D 変換を実行します。

1. 入力信号をサンプリングする

2. 入力信号をキャプチャ ( ホールド ) し、コンバータに入力する

3. アナログ信号をデジタル値に変換する

入力信号のサンプリング中に、S&H 回路内のコンデンサが充電されます。コンデンサの電圧が入力電圧に達するまで充電されるよう、適切なサンプリング時間を設ける必要があります(18.10「ADC サンプリング要件」参照 )。適切なタイミングで入力をコンデンサから切り離した後、アナログ電圧をコンバータに入力します。コンバータは、そのアナログ電圧をデジタル値に変換した結果を出力します。

コンバータにはクロック源と参照電圧が必要です。このクロックは ADC クロックと呼び、その周期は TAD です。クロック源、クロック分周比、参照電圧源は選択可能です。

12 ビット ADC は 2 種類の S&H 回路 ( 専用と共有 ) を備えています。1 つの ADC モジュールは、大で 5 個の S&H 回路と 1 個の共有 S&H 回路を内蔵します。S&H 回路に接続する入力は 3 つのカテゴリ ( クラス 1、クラス 2、クラス 3) に分類されます。

18.3.1 アナログ入力

デバイスが備えるアナログ入力は 3 つのカテゴリ ( クラス 1、クラス 2、クラス 3) に分類されます。どのクラスでも、各アナログ入力は独自のデータ出力レジスタを備え、そこに変換結果を保存します。

表 18-2: アナログ入力のタイプ

クラス 1 入力は専用 S&H 回路に割り当てられています。各専用 S&H にはクラス 1 入力が 1 つずつ割り当てられています。各クラス 1 入力は独自のトリガ選択レジスタを備えます。

クラス 1 入力はチャンネルスキャンリストに含める事もできます。その場合、共通のスキャントリガ源によってトリガされます。

クラス 2 入力は共有 S&H 回路向けに使う事ができ、単独でトリガする事も、チャンネルスキャンリストに含める事もできます。単独で使う場合、クラス 2 入力は各入力のトリガレジスタで指定されているトリガ源によってトリガされます。

クラス 3 入力はチャンネルスキャン用にのみ使う事ができ、共通のスキャントリガ源によってトリガされます。チャンネルスキャンでは、クラス 1、クラス 2、クラス 3 入力を組み合わせてチャンネルスキャンリストに含める事ができます。

タイプ S&H/ 入力タイプトリガトリガ動作

クラス 1 専用 S&H 向けの入力入力ごとに選択したトリガ源またはチャンネルスキャントリガ

トリガ発生時にサンプリングを終了して変換を開始する

クラス 2 共有 S&H 向けの入力入力ごとに選択したトリガ源またはチャンネルスキャントリガ

トリガ発生時にサンプリング / 変換シーケンスまたはチャンネルスキャンシーケンスを開始する

クラス 3 共有 S&H チャンネルスキャン向けの入力

チャンネルスキャントリガ

トリガ発生時にチャンネルスキャンシーケンスを開始する

Note: 各クラス 1 入力に対して代替入力を選択する事もできます。この代替入力はクラス1、2、3 入力とは別の入力です。クラス 1 入力の代わりに代替入力を使う場合、トリガ源はそのクラス 1 入力のトリガレジスタによって選択され、結果データはそのクラス 1 入力の出力レジスタに保存され、変換の優先度もそのクラス 1 入力のままです。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.3.2 専用 S&H

専用 S&H 回路は、その名が示すように、クラス 1 アナログ入力専用です。これらの S&H 回路では、高速で高精度なサンプリング / 変換が可能であり、特にタイミングが重要な信号や過渡信号をキャプチャする必要がある場合に適します。専用 S&H 回路の入力は、シングルエンドまたは差動モードに設定できます。

各専用 S&H はサンプリングモード中に入力信号をサンプリングし続け、非同期トリガイベントが発生すると、ただちにサンプリングを終了してホールドステートに移行します。ここで重要なのは、サンプリングを終了させるトリガイベントは ADC クロックに対して非同期に発生するという事です。非同期トリガが発生すると S&H 回路は即座にホールドステートに移行しますが、クロックに同期するために大で 1 ADC クロック周期を要します。そして、その 2 ADC クロック周期後に、変換要求をパイプラインコンバータに向けて発行します。より高優先度の変換要求が存在しなければ、変換は即座に始まります。そうではない場合、変換は優先順位に従って実行されます。変換プロセスの初段の間、S&H はホールドステートを維持します。変換が完了すると、データが結果バッファに転送され、割り込みが生成されます。

図 18-4: 専用 S&H の変換シーケンス

専用 S&H で周期的トリガ源を使う場合、総サンプリング時間はトリガ周期によって決まるため、必要なサンプリング時間を確保できる周期でトリガする必要があります。詳細は 18.10

「ADC サンプリング要件」を参照してください。

Note 1: 専用 S&H には、小サンプリング時間を保証するための機構は組み込まれていません。システム設計者は、トリガの前に S&H で十分なサンプリング時間を確保できる事を保証する必要があります。

2: 専用 S&H 回路で代替入力を選択すると、物理的に異なる入力が接続されますが、専用 S&H は既定値クラス 1 入力用のトリガ設定とデータ結果レジスタをそのまま代替入力用に使います。

Sample Hold Sample

Convert

S&H circuit is connected to the analog input for sampling.

S&H circuit is disconnected from the analog input during Hold

Trigger asynchronously switches the S&H circuit to a Hold state and the conversion request is issued synchronously to the ADC clock.

ADC conversion is complete and the result is written to the ADC result buffer. If interrupts are enabled an interrupt is generated.



18.3.3 共有 S&H

信号のタイミングを重視する必要がない場合、共有 S&H 回路を使うと、多数のクラス 2 およびクラス 3 入力を非常に柔軟に処理できます。共有 S&H 回路もシングルエンドまたは差動モードに設定できます。しかし差動モードの場合、選択した全ての非反転入力に対して共通の反転入力が使われます。

共有 S&H には、非反転入力のマルチプレクサを介して、大部分のアナログ入力を接続できます。専用 S&H とは異なり、共有 S&H のトリガイベントは、指定された時間 (ADC クロック数 ) のサンプリングプロセスを開始します。サンプリングが終了すると、共有 S&H はホールドステートに移行し、変換要求を発行します。変換プロセスの初段の間、S&H はホールドステートを維持します。

図 18-5: 共有 S&H の変換シーケンス

共有 S&H を使う場合、ADC1 制御レジスタ 2 の SAMC<7:0> ビット (AD1CON2<23:16>) でサンプリング時間を指定します。共有 S&H を使って 1 つの入力を周期的にトリガする場合、[ サンプリング時間 + 2 TAD] (2 TAD はパイプラインコンバータへの伝達に要する時間 ) よりもトリガ周期を短くしない事が必要です。

共有 S&H には 2 つの動作モード ( クラス 2 入力単独トリガモードとチャンネルスキャンモード ) があります。共有 S&H は、これらのモードのどちらかだけを実行する事も、同時に両方のモードを実行する事もできます。クラス 2 またはクラス 3 入力の変換要求が即座に処理されるという保証はありません。パイプラインコンバータに対する変換要求は、各入力の優先順位に従って処理されます。

18.3.3.1 クラス 2 のトリガ

クラス 2 入力に単独トリガを定義した場合、共有 S&H はそれらの入力を図 18-5 に示すシーケンスを使ってサンプリング / 変換します。複数のクラス 2 入力で異なるトリガを使う場合、トリガタイミングの影響を理解しておく事が重要です。

いずれかのクラス 2 入力が変換中である時に別のクラス 2 入力でトリガが発生すると、後者のサンプリング / ホールド / 変換は、実行中のサンプリング / ホールドサイクルが完了するまでストールします ( 図 18-6 参照 )。

図 18-6: 複数のクラス 2 入力が単独トリガを使用する場合の変換シーケンス

Sample Hold

Convert

S&H circuit is disconnected from the analog input.

Trigger causes S&H circuit to begin sampling for the specified number of ADC clocks, and then switches to the Hold state.

Conversion request occurs when the S&H circuit enters the Hold state.

Ananlog-to-Digital conversion is complete and the result is written to the ADC result buffer. If interrupts are enabled an interrupt is generated.

Convert AN5

Sample AN5 Hold

Trigger for AN5

Hold

Convert AN6

Sample AN6

Trigger for AN6S&H cycle for AN6 delayed until AN5 S&H cycle is complete.



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

共有 S&H の複数の入力が同時にトリガされた場合、処理の順番は自然順序優先度 ( 番号の若い入力ほど優先度が高い ) によって決まります。例えば AN5、AN6、AN7 が同じトリガ源を使っている場合、ANI5が初にサンプリング /変換され、その後にAN6、AN7の順番で処理されます。

共有 S&H でクラス 2 入力の単独トリガを使う場合、SAMC<7:0> ビット (AD1CON2<23:16>) で全ての入力に共通のサンプリング時間を指定し、ADC1 入力変換制御レジスタ ( レジスタ 18-15参照 ) の対応する TRGSRC<4:0> ビットで各入力のトリガ源を指定します。

18.3.3.2 チャンネルスキャンロジック

チャンネルスキャンを使うとクラス 1、クラス 2、クラス 3 を含む複数の入力を自動的にスキャンできます。全てのクラス 2 およびクラス 3 入力のスキャンには 1 つの共有 S&H を使い、クラス 1 入力のスキャンには、それぞれの専用 S&H を使います。チャンネルスキャンでは、全ての入力に対して共通のトリガ源を使います。各入力のトリガが利用可能であっても使いません。トリガが発生すると、全てのクラス 1 入力は同時にキャプチャされ、自然順序優先度に従って順番に変換されます。このトリガによって、スキャンリスト内で優先度がも高いクラス 2 またはクラス 3 入力のサンプリングも始まります。サンプリングが完了した入力は、全てのクラス 1 入力の変換が開始された後にコンバータへ渡されます。残りのクラス 2 およびクラス 3 入力は、自然順序優先度に従って、番号の若い入力から順番にサンプリングされます。

図 18-7: 3 つのクラス 2 入力を含むチャンネルスキャンの変換シーケンス

共有 S&H をスキャンモードで使う場合、ADC1 制御レジスタ 2 の SAMC<7:0> ビット(AD1CON2<23:16>) で全ての入力に共通のサンプリング時間を指定し、ADC1 制御レジスタ 1のスキャントリガ源選択ビット STRGSRC<4:0> (AD1CON1<26:22>) でトリガ源を指定します。

予測可能な結果を保証するには、全てのチャンネルのサンプリングが完了するまでスキャンを再トリガしない事が必要です。システム設計者は、チャンネルスキャンの実行中にスキャンを再トリガしないよう配慮する必要があります。

チャンネルスキャン中にクラス 2 入力の単独トリガが発生した場合、それらの入力の優先度が現在処理中のサンプルよりも高ければ、実行中のチャンネルスキャンシーケンスは保留されます。AN6、AN7、AN8 を含むチャンネルスキャンの実行中に、クラス 2 入力 AN5 の独立トリガが発生した場合のシーケンスを図 18-8 に示します。図では、実行中のチャンネルスキャンが AN5 のサンプリング / 変換によって割り込まれています。

図 18-8: クラス 2 入力の単独トリガによるチャンネルスキャンの中断

Sample AN5 Hold

Convert AN5

Shared S&H circuit is disconnected from the analog input.

Trigger causes the S&H circuit to begin sampling the first input in the scan list for the specified number of ADC clocks, and then switches to the Hold state.

When each Analog-to-Digital conversion is complete, the result is written to the ADC result buffer and an interrupt is generated.

Convert AN6

Sample AN6 Sample AN7Hold Hold

Convert AN7

Once the first sample has begun conversion, sampling begins for the next input in the scan list.

Convert AN6

Sample AN6 Hold

Scan trigger starts the scan process of inputs AN6, AN7, and AN8

Convert AN7

Sample AN7 Sample AN5Hold Hold

Convert AN5

Sample AN8 Hold

Convert AN8

Independent trigger of Class 2 input AN5 occurs here

Sampling and conversion of AN5 pre-empts the scan process. AN5 is sampled and converted between AN7 and AN8



18.3.4 6 段パイプラインコンバータ

12 ビット ADC は、6 段パイプラインコンバータアーキテクチャを採用しています。これにより、大 6 個のサンプルを同時に変換でき、複数サンプルを変換する場合のレイテンシを低減できます。サンプルの変換時間は ADC クロック周期によって決まります。

複数の入力が同時に変換可能になった場合 ( 同時にサンプリングを開始した場合等 )、コンバータはそれらの信号を自然順序優先度に従って順番に受け取ります。つまり、より高優先度の入力が処理中であれば、より低優先度の入力は保留されます。

図 18-9 では、AN0(S&H0)、AN1(S&H1)、AN2(S&H2) が全て同じトリガを使って同時にサンプリングを開始するよう設定されています。自然順序優先度に従い、AN0 が初に 6 段コンバータに伝達され、次に AN1、後に AN2 が伝達されます。各 S&H は、サンプルがコンバータに渡されるまでホールドステートを維持し、その後自動的にサンプリングを再開します。

図 18-9: パイプラインコンバータ ( 変換プロセス )

-

-

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A0 T1

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-

-

-

A0 A0 T1

A0

-

-

-

A1 A0 T1

A1

A0

-

-

A2

A0 T1

A1

A0

A2

A0 T1

A1

A0

A2

A0 T1

A1

A2

A2 -

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- -

- -

- - - -

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-

-

-

-

-

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-

-

-

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A0

A1

-

A0

A1

A2

A0

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-

-

-

-

-

-

-

AN0 (SH0)

AN1 (SH1)

AN2 (SH2)

Six-Stage Pipeline

Converter

Result Registers

When trigger occurs all three inputs switch from S&H state and the conversion process begins.

-

-

-

-

-

-

-

-

-

-

-

-

-

- - - A0 A1 A0 T1A2 - -- - -

-

-

-

-

-

-

-

-

-



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

入力変換における自然順序優先度の影響を図 18-10 に示します。この図では、AN0(S&H0)、AN1(S&H1)、AN2(S&H2) が別々のトリガによって AN1、AN2、AN0 の順番でトリガされています。AN2 と AN0 のトリガは、AN1 をコンバータパイプラインに伝達し終える前に発生します。AN0 よりも AN2 の方が先にトリガされましたが、AN1 の伝達が完了した時点で、AN0 の方が先にコンバータパイプラインに伝達されます。これは、AN0 の方が AN2 よりも自然順序優先度が高いからです。

図 18-10: パイプラインコンバータ ( 変換プロセスにおける自然順序優先度の影響 )

18.3.5 サンプリング / 変換シーケンス

S&Hとパイプラインコンバータの組み合わせによってサンプリング /変換シーケンスを構成するため、実行時間にはサンプリング時間と変換時間が含まれます。これらのシーケンスは S&Hのタイプ ( 専用または共有 ) と動作モードによって異なります。基本的な動作を以下で説明します。

18.3.5.1 パイプライン変換時間

変換時間は、S&H がホールドステートに移行してから結果レジスタ内のデータが読み出し可能になるまでの時間です。この時間中に、サンプルは S&H 回路からパイプラインコンバータへ伝達されます。他のサンプルの変換が保留中ではない場合、この時間は一定です。複数の S&H回路に対してパイプラインコンバータは 1 つしか存在しないため、他の S&H 回路がコンバータへの伝達を保留中であれば、そのサンプルはコンバータの初段が空くまで待機する必要があります。前述のように、保留中のサンプルは、自然順序優先度に従って順番にパイプラインコンバータの初段へ伝達されます。

18.3.5.2 専用 S&H ( クラス 1 入力 ) の変換時間

前述のように、クラス 1 入力がトリガされると、専用 S&H はホールドステートに移行します。この非同期トリガが発生した ADC クロック周期の 2 クロック周期後に変換が始まります。トリガが発生してから結果データが読み出し可能 ( データレディ ) になって割り込みが発生するまでに要する時間は、式 18-1 のように定義されます。

-

-

-

-

A0

A0

-

-

-

A1 A0 T1

A1

A0

-

-

A2

A0 T1

A1

A0

A2

A0 T1

A1

A0

A2

A0 T1

A1

A2

A2 -

-

- -

- -

- - - -

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

A1

-

-

A1

-

A0

A1

A2

A0

-

-

-

-

-

-

-

-

AN0 (SH0)

AN1 (SH1)

AN2 (SH2)

Six-Stage Pipeline

Converter

Result Registers

AN1 Trigger occurs firstAN2 Trigger occurs secondAN0 Trigger occurs last

- - - A0 A1 A0 T1A2 - --

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-



式 18-1: 専用 S&H の変換時間

18.3.5.3 専用 S&H ( クラス 1 入力 ) のサンプリング時間

専用 S&H 回路は、トリガが発生するまで入力をサンプリングし、トリガが発生した時点で変換シーケンスを開始します。サンプリング時間はトリガの周期によって決まります。これとは異なり、共有 S&H 回路では、トリガが発生した時点で入力が S&H に接続されてサンプリングが始まり、指定されたサンプリング時間が経過した時点で変換シーケンスが始まります。

図 18-11 に、1 つのクラス 1 入力を周期的なトリガ源によってトリガする場合の簡単な例を示します。

サンプリング時間は、トリガ周期 TTR とホールド時間 THOLD の差として求まります。S&H がホールドステートを終了した時点 ( 図 18-11 の③ ) で、入力は即座に再トリガ可能になります。このため、トリガの周期が短いと、小サンプリング時間要件を満たせなくなる可能性があるという事に注意が必要です。制御ロジックには、専用 S&H クラス 1 入力の小サンプリング時間を保証するための機構は一切組み込まれていません。

図 18-11: 専用 S&H のタイミング

Note: クラス 1 入力のトリガ周期には、小サンプリング時間要件を満たせる長さが必要です。

TDCONV 10 TAD=

TAD = ADC クロック周期

Note: これは保留中の変換が存在しない場合の計算式です。より高優先度の変換が保留中である場合、それら 1 つにつき 1 TAD が変換時間に加算されます。

専用 S&H 回路は、トリガされた時点で入力ピンから切り離されて、ホールドステートに移行します。

ホールドステートへの移行は、ADC クロックに対して非同期に発生します。ホールドステートに移行してから 1 クロックサイクル以内に、ADC 制御ロジックは ADC クロックに同期します。

その後コンバータへの伝達には 2 クロック周期を要し、これが終了すると S&H は再びサンプリングモードに移行して次のトリガを待機します。

S&H は入力信号をサンプリングし、次のトリガが発生すると上記のプロセスを繰り返します。

1

2

3

4

ADC Clock

Trigger

S&Hx

TAD

TSAMP

1 2 3 4

THOLD

TTR

TH1 TH2



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

クラス 1 入力のサンプリング時間は、式 18-2 を使って求まります。

式 18-2: 専用 S&H のサンプリング時間

式 18-2 に示したように、より高優先度の変換が保留中である場合、それらの入力 1 つにつき1 TAD が TH2 に加算されます。複数のクラス 1 入力が同時にトリガされた場合、常に優先度の低い入力の変換は保留されます。図 18-12 では、S&H0 と S&H1 が同時にトリガされて S&H1の変換が保留されたため、S&H1 のサンプリング時間が S&H0 よりも 1 TAD だけ短くなる事を示しています。このような状況では、低優先度の入力でも十分なサンプリング時間を確保できるよう、トリガ周期 TTR を長くする事が必要になる場合があります。

図 18-12: 複数のクラス 1 入力が同時にトリガされた場合のサンプリング時間への影響

TSAMP TTR THOLD+=

TTR = トリガ周期 ( システム設計によって決まる )

Note: システムを設計する際は、クラス 1 入力の小サンプリング時間要件を満たせるよう、トリガ周期に配慮する必要があります。専用 S&H クラス 1 入力は、必要なサンプリング時間を確保するための機構を備えていません。サンプリング時間はトリガ周期によって決まります。TH1 ( クロックへの同期に必要な期間 )は、ADC クロックに対する非同期トリガのタイミングに応じて 1 TAD よりも短くなります。トリガ周期 TTR が小サンプリング時間を満たすかどうかを計算する際は、ADC クロックに対するトリガのタイミングに関係なく、TH1 に対して 1 TAD を見積もる事を強く推奨します。

THOLD = TH1 + TH2

TH2 = 2 TAD ( より高優先度の変換が保留中の場合、それら 1 つにつき 1 TAD を加算 )

TH1 = 1 TAD ( クロックへの同期に要する時間 )

ADC Clock

Trigger

S&H0

TAD

TSAMP

TSAMP – 1TADS&H1

THOLD

THOLD + 1 TAD

TTR



18.3.5.4 共有 S&H ( クラス 2 入力 ) の変換時間

前述のように、クラス 2 入力がトリガされると、共有 S&H はサンプリングプロセスを開始します。サンプリングプロセスが完了すると、S&H はホールドステートに移行し、変換が始まります。サンプリング時間は SAMC 値によって決まります。トリガが発生してから結果データが読み出し可能 ( データレディ ) になって割り込みが発生するまでに要する時間は、式 18-3 のように定義されます。

式 18-3: 共有 S&H のサンプリング / 変換時間

18.3.5.5 クラス 2 およびクラス 3 入力を含むチャンネルスキャンの変換時間

前述のように、スキャントリガが発生すると、チャンネルスキャン向けに設定されたクラス 1、クラス 2、クラス 3 入力の連続的なサンプリング / 変換プロセスが始まります。チャンネルスキャンの完了に要する時間は、ADC クロック周期、スキャンする入力の数、サンプリング時間によって決まります。クラス 2 およびクラス 3 入力だけを含むスキャンリストの場合、トリガ発生から後にスキャンされた入力のデータが読み出し可能になって割り込みが発生するまでに要する時間は、式 18-4 によって定義されます。

式 18-4: チャンネルスキャンのサンプリング / 変換時間

TSCONV TSSAM TCONV+=


Note: これは保留中の変換が存在しない場合の計算式です。より高優先度のクラス 2 入力の変換が保留中である場合、変換時間とサンプリング時間の合計 (SAMC + 1) * TAD

には、それらの入力 1 つにつき 1 TAD が加算されます。

共有 S&H のサンプリング期間の完了時に、より高優先度のクラス 1 入力の変換が保留中であった場合、共有 S&H の変換は、それらのクラス 1 入力 1 つにつき 1 TAD

だけ遅延します。

TSCONV SAMC 1+ TAD 10 TAD+=

TSCONV SAMC 11+ TAD=

SAMC = SAMC<7:0> ビット (AD1CON2<23:16>) で指定

Note: これは保留中の変換が存在しない場合の計算式です。より高優先度のクラス 1 入力の変換が保留中である場合、それらの入力 1 つにつき 1 TAD が変換時間に加算されます。より高優先度のクラス 2 入力の変換が保留中である場合、それらの入力 1 つにつき、変換時間には 1 TAD が加算され、サンプリング時間には(SAMC + 1) * TAD が加算されます。


N = スキャンするチャンネルの数


TSCAN N SAMC 4+ 6 TAD+=



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.4 ADC モジュールの設定

ADC モジュールの動作は、関連するレジスタのビットを設定する事で制御します。設定手順の概要を以下に示します。各設定手順のオプションと詳細については後で説明します。

ADC モジュールの設定手順は以下の通りです。

1. アナログポートピンを設定する (18.4.1「アナログポートピンの設定」参照 )

2. ADC MUX でアナログ入力を選択する (18.4.2「ADC マルチプレクサによるアナログ入力の選択」参照 )

3. ADC 結果のフォーマットを選択する (18.4.5「ADC 結果のフォーマットの選択」参照 )

4. 変換トリガ源を選択する (18.4.6「変換トリガ源の選択」参照 )

5. 参照電圧源を選択する (18.4.7「参照電圧源の選択」参照 )

6. スキャンする入力を選択する (18.4.8「スキャン入力の選択」参照 )

7. ADC クロック源とプリスケーラを選択する (18.4.9「ADC クロック源とプリスケーラの選択」参照 )

8. 必要に応じて追加のアクイジション時間を指定する (18.10「ADC サンプリング要件」参照 )

9. ADC モジュールを有効にする (18.4.10「ADC モジュールの有効化」参照 )

10. ADC 校正を実行する (18.4.12「ADC 校正」参照 )

11. 必要に応じて ADC 割り込みを設定する (18.6「割り込み」参照 )

18.4.1 アナログポートピンの設定

アナログ入力に割り当てられている I/O ポートの ANSELx レジスタを使うと、対応するピンをアナログ入力ピンまたはデジタルピンとして設定できます。ANSELx ビットを「1」にセットすると、対応するピンはアナログ入力として設定されます。ANSELx ビットを「0」にクリアすると、対応するピンはデジタル制御向けに設定されます。ピンをアナログ入力向けに設定した場合、対応するポート I/O のデジタル入力バッファは無効になり、電流を消費しません。ANSELx レジスタはデバイスリセット時にセットされます (ADC 入力ピンは既定値のアナログ入力として設定されます )。

TRISx レジスタは、ポートピンのデジタル機能を制御します。アナログ入力として使うポートピンは、適切な TRISx レジスタ内の対応するビットをセットする事で、入力ピンとして設定しておく必要があります。TRISx ビットをクリアすると、ADC 入力に割り当てられている I/O ピンは出力として設定され、そのポートのデジタル出力レベル (VOH または VOL) が変換されます。TRISx ビットはデバイスリセット時に全てセットされます。ポートピンコンフィグレーションの詳細は、各デバイスデータシート内の「I/O ポート」を参照してください。

Note: ステップ 1 ～ 8 は、どのような順番で実行しても構いません。ステップ 9 ～ 11 は、必ずステップ 1 ～ 8 の後で、上記の順番通りに実行する必要があります。

Note: ADC とピンを共有する PORT レジスタを読み出す場合、アナログ入力として設定されている全てのピンは、 PORTx ラッチの読み出し時に「0」として読み出されます。アナログ入力としてではなくデジタル入力として定義されたピンにアナログレベル電圧を印加すると、入力バッファにデバイス仕様値を超える電流が流れる可能性があります。



18.4.2 ADC マルチプレクサによるアナログ入力の選択

各 S&H は、非反転入力と反転入力を備えています。入力の選択オプションは、以下で述べるように、専用 S&H と共有 S&H で異なります。

各専用 S&H には、クラス 1 非反転入力が 1 つだけ割り当てられています。つまり、専用 S&Hの全ての制御設定、ステータス情報、データへのアクセスには、その S&H 専用のアナログ入力 (ANx) に割り当てられているレジスタを使います。例えば、ADC1 の S&H0 は入力 AN0 を専用に使います。そして、S&H0 からの結果の読み出しには AD1DATA0 レジスタ、グローバル割り込みの有効化には AGIEN0 ビット、割り込みステータスの読み出しには ARDY0 ビット、デジタルコンパレータの有効化には CMPE0 ビット、トリガ源の設定には TRGSRC0 ビットを使います。これは全てのクラス 1 専用 S&H 回路に当てはまり、下記のように代替入力を選択した場合も、同じレジスタとビットを使います。

専用 S&H 回路の柔軟性を高めるため、各 S&H は 1 つの代替入力を備えています。各専用 S&Hの代替入力は、ADC1 入力モード制御レジスタ AD1IMOD 内の下記のビットを使って選択します。

• SH0ALT<1:0> (AD1IMOD<17:16>)

• SH1ALT<1:0> (AD1IMOD<19:18>)

• SH2ALT<1:0> (AD1IMOD<21:20>)

• SH3ALT<1:0> (AD1IMOD<23:22>)

• SH4ALT<1:0> (AD1IMOD<25:24>)

5 個の専用 S&H 回路を内蔵するデバイスの例を表 18-3 に示します。

表 18-3: 非反転入力の選択

18.4.3 共有 S&H の非反転入力の選択

共有 S&H 回路の非反転入力は、全てのクラス 2 およびクラス 3 入力によって共有されます。クラス 2 アナログ入力は、その入力のトリガが発生した時点で自動的に共有 S&H 回路に接続されます。あるいは、チャンネルスキャン中のクラス 2 およびクラス 3 入力は、順番に共有 S&H回路に接続されます。チャンネルスキャンに含める入力の選択については、18.4.8「スキャン入力の選択」で説明します。

モジュール既定値入力を選択(SHxALT<0> = 0)

代替入力を選択(SHxALT<0> = 1)

ADC1 SH0 = AN0SH1 = AN1SH2 = AN2SH3 = AN3SH4 = AN4

SH0 = AN45SH1 = AN46SH2 = AN47SH3 = AN48SH4 = AN49

Note: 表 18-3 に示した選択は、説明のための一例に過ぎません。ご使用になるデバイスの実際のチャンネル割り当てについては、デバイスデータシート内の「12 ビットアナログ / デジタルコンバータ (ADC)」を参照してください。



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.4.4 反転入力のシングルエンド / 差動オプション( 共有および専用 S&H)

反転入力は、AD1MOD レジスタの SHxMOD<1:0> ビットで選択します。SHxMOD<1:0> ビットでは、入力をシングルエンドまたは差動のどちらかに設定できます(電圧レンジはレールツーレール )。また、これらのビットは、内部 ADC アナログ入力と参照電圧をスケーリングし、デジタル変換結果を所定のフルスケール出力レンジに適合するよう設定します。

表 18-4: 入力の設定

各S&H用のSHxMOD<1:0>ビットは、AD1IMODレジスタ内で下記のように定義されています。

• SH0MOD<1:0> (AD1IMOD<1:0>)

• SH1MOD<1:0> (AD1IMOD<3:2>)

• SH2MOD<1:0> (AD1IMOD<5:4>)

• SH3MOD<1:0> (AD1IMOD<7:6>)

• SH4MOD<1:0> (AD1IMOD<9:8>)

• SH5MOD<1:0> (AD1IMOD<11:10>)

SHxMOD<1:0>の設定

入力の設定入力電圧

(Note 1 参照 )出力

11 差動2 の補数

小入力 VINP – VINN = -VREF -2048

大入力 VINP – VINN = VREF +2047

10 差動ユニポーラ

小入力 VINP – VINN = -VREF 0


01 シングルエンド2 の補数

小入力 VINP = VINN -2048


00 シングルエンドユニポーラ

小入力 VINP = VINN 0


凡例 : VINP = 非反転 S&H 入力、 VINN = 反転 S&H 入力、VREF = VREFH – VREFL

Note 1: デバイスを適正に動作させて損傷を防ぐため、入力電圧レベルは、デバイスデータシート内の「電気的特性」に記載されている制限値を超えない事が必要です。


PIC

32フ

ァミ

リリ

ファ

レン

スマ

ニュ

アル

DS

61194A

_JP

- p. 18-42P

relimin

ary

© 2013 M

icrochip Technolo

gy Inc.

整数、符号なし小数、符号付き小数 ) で読み

力フォーマットビットFRACT (AD1CON1<11>)

選択できます (18.4.4「反転入力のシングルエ

08 d07 d06 d05 d04 d03 d02 d01 d00

08 d07 d06 d05 d04 d03 d02 d01 d00

0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0

18.4.5 ADC 結果のフォーマットの選択

ADC 結果レジスタ内のデータは、4 通りのデータフォーマット ( 符号なし整数、符号付き出せます。整数データは右寄せ、小数データは左寄せです。

• 整数/小数データフォーマットは、全てのADC入力に適用されるグローバルな小数データ出で選択します。

• 符号付き / 符号なしデータフォーマットは、S&H 回路ごとに SHxMOD<1:0> ビットでンド / 差動オプション ( 共有および専用 S&H)」参照 )。

図 18-13 に、各フォーマットの ADC 結果を示します。

図 18-13: ADC 出力データフォーマット

ADC 結果

d11 d10 d09 d08 d07 d06 d05 d04 d03 d02 d01 d00

符号なし整数

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 d11 d10 d09 d

符号付き整数

S S S S S S S S S S S S S S S S S S S S S d10 d09 d

符号なし小数

d11 d10 d09 d08 d07 d06 d05 d04 d03 d02 d01 d00 0 0 0 0 0 0 0 0 0 0 0 0

符号付き小数

S d10 d09 d08 d07 d06 d05 d04 d03 d02 d01 d00 0 0 0 0 0 0 0 0 0 0 0 0


ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.4.6 変換トリガ源の選択

クラス 1 およびクラス 2 入力は、入力ごとにトリガして変換する事も、チャンネルスキャン中にトリガする事もできます。クラス 3 入力は、チャンネルスキャン中にしかトリガできません。入力単独のトリガおよびチャンネルスキャントリガは、内蔵タイマまたは出力コンペアモジュールイベント、INT0 に接続された外部デジタル回路、アナログコンパレータに接続された外部アナログ回路から生成できます。あるいは、ソフトウェアで SFR 内のトリガビットをセットする事でトリガを生成できます。

18.4.6.1 クラス 1 およびクラス 2 入力のトリガ選択

クラス 1 およびクラス 2 入力に対しては、入力ごとに変換トリガ源を指定できます。各アナログ入力のトリガ源は、AD1TRG1 ～ AD1TRG3 レジスタ内の TRGSRCn<4:0> ビットで指定します。利用可能な変換トリガオプションの詳細は、各デバイスデータシート内の「12 ビットアナログ / デジタルコンバータ (ADC)」を参照してください。利用可能なトリガ源の例を以下に挙げます。

• 汎用 (GP) タイマ : 32 ビットタイマ (Timer3/2、Timer5/4) または 16 ビットタイマ (Timer1、Timer3、Timer5) は、周期一致時に特殊 ADC トリガイベント信号を生成します。これら以外のタイマは、この機能を備えていません。詳細は『PIC32 ファミリリファレンスマニュアル、セクション 14. タイマ』(DS61105) を参照してください。

• 出力コンペア : 出力コンペアモジュール (OC1、OC3、OC5) の出力 (LOW から HIGH への遷移 ) を使って ADC トリガを生成できます。詳細は『PIC32 ファミリリファレンスマニュアル、セクション 16. 出力コンペア』(DS61111)、と各デバイスのデータシートを参照してください。

• コンパレータ : アナログコンパレータの出力 (LOW から HIGH への遷移 ) を使って ADC トリガを生成できます。詳細は『PIC32 ファミリリファレンスマニュアル、セクション 19. コンパレータ』 (DS61110) と、各デバイスデータシート内の「コンパレータ」を参照してください。

• 外部 INT0 ピントリガ : ADC モジュールは INT0 ピンのアクティブ状態への遷移時に変換を開始します。INT0 ピンは、変換処理のトリガ用に立ち上がりエッジ入力または立ち下がりエッジ入力として設定できます。

• グローバルソフトウェアトリガ : このトリガオプションを選択した全ての入力の変換を手動でトリガできます。これらの入力をトリガするには、ユーザソフトウェアでグローバルソフトウェアトリガビット GSWTRG (AD1CON3<30>) をセットします。

18.4.6.2 クラス 1、クラス 2、クラス 3 入力のスキャントリガの選択 (SH3 のみ )

利用可能な全てのアナログ入力は、自動的なチャンネルスキャン向けに設定できます。クラス 1入力はそれぞれの専用 S&H 回路を使ってサンプリングされ、クラス 2 およびクラス 3 入力は共有 S&H 回路を使ってサンプリングされます。STRGSRC<4:0> ビット (AD1CON1<26:22>)でスキャン用に選択されている全ての入力に対して、共通の変換トリガ源を使います。この変換トリガが発生するたびに、ユーザが指定したチャンネルスキャンリストに含まれる全ての入力が、自然順序優先度に従って順番に変換されます。クラス 1 入力の場合、トリガが発生した時点でサンプリングが終了します。クラス 2 およびクラス 3 入力の場合、トリガが発生した時点で、自然順序優先度に従った一連のサンプリング / 変換プロセスが始まります。

チャンネルスキャントリガにも、クラス 1 およびクラス 2 入力の単独トリガと同様にトリガオプションを選択できます。クラス 1 またはクラス 2 入力をチャンネルスキャンに含める場合、それらの TRGSRCn<4:0> ビットでは、トリガ源として STRIG オプションを選択しておく必要があります。

Note 1: 複数のクラス1またはクラス2アナログ入力の変換トリガが同時に発生した場合、それらは自然順序優先度に従って順位付けされます。番号が若い入力ほど高い優先度を持ちます (AN0 が優先 )。従って、タイミングが重要な信号や過渡信号のサンプリング/変換には、高優先度のクラス1入力(専用S&H回路)が適しています。

2: クラス 1 入力のトリガ源を選択する際は、小サンプリング時間要件を満たす必要があります。



18.4.6.3 手動による単独変換トリガ

ユーザソフトウェアは、任意のアナログ入力を選択して、1 回の変換を手動で要求できます。これは、ADC のトリガ源設定を変更する事なく、プログラム実行中にいつでも要求できます。手動で変換を実行する入力は、ADC 入力選択ビット ADINSEL<5:0> (AD1CON3<5:0>) で指定します。変換のトリガには、ADC 入力単独変換要求ビット RQCNVRT (AD1CON3<29>) を使います。RQCNVRT ビットは 2 周辺モジュールクロックサイクル後に自動的にクリアされ、ユーザソフトウェアは必要に応じて次の変換をトリガできます。

18.4.7 参照電圧源の選択

ユーザアプリケーションは、ADC モジュールの参照電圧 ( 内部または外部 ) を選択できます。ADC 用参照電圧の選択には、VREF 入力選択ビット VREFSEL<2:0> (AD1CON3<12:10>) を使います。上位参照電圧 (VREFH) と下位参照電圧 (VREFL) には、内部の AVDD/AVSS 電圧レールまたは VREF+/VREF- 入力ピンを選択できます。外部 ADC 参照電圧を使うと、コンバータ内のノイズを低減できます。

外部参照電圧ピンへの印加電圧は仕様を満たしている必要があります。詳細は各デバイスデータシート内の「電気的特性」を参照してください。

選択した上側 / 下側参照電圧の電圧差 (VREFH - VREFL) が 0.65 * (AVDD - AVSS) よりも小さい場合、参照電圧昇圧ビット BOOST (AD1CON2<14>) をセットする事で、アナログ / デジタル変換の SNR を大限に高める事ができます。

18.4.8 スキャン入力の選択

アナログ入力をスキャンリストに含めるには、入力スキャン選択レジスタ (AD1CSS1 またはAD1CSS2) 内の対応するビットを「1」にセットします。AD1CSS1 および AD1CSS2 レジスタ内の各ビットは、各アナログ入力に対応します。スキャンリストにクラス 1 またはクラス 2 入力を含める場合、AD1TRG1～AD1TRG3レジスタ内のそれらの入力に対するTRGSRCn<4:0>ビットで、トリガ源を STRIG オプション ( スキャンプロセス中にトリガする ) に設定しておく必要があります。

スキャン変換シーケンスは、STRGSRC<4:0> ビット (AD1CON1<26:22>) で指定されているスキャン変換トリガが発生するたびに開始されます。18.3「ADC の動作、用語、変換シーケンス」で説明したように、スキャンシーケンスは、スキャンリストに含まれる各入力を自然順序優先度に従って順番にサンプリング / 変換します。

18.4.9 ADC クロック源とプリスケーラの選択

ADC モジュールのクロック源 (TQ) には、内部高速 RC (FRC) オシレータ出力またはシステムクロック (SYSCLK) を使います。デバイスによっては、参照クロックを変換クロック源として使える場合もあります。利用可能な参照クロック源については、各デバイスデータシート内の

「12 ビットアナログ / デジタルコンバータ (ADC)」を参照してください。

ADCSEL<1:0> ビット (AD1CON2<9:8>) を「11」に設定すると、内部 FRC オシレータが ADCクロック源として使われます。内部 FRC オシレータを使うと、ADC モジュールはスリープおよびアイドル中も動作を継続できます。

Note: 他のアナログ周辺モジュールが外部 VREF+ および VREF- ピンを共有している場合があります。詳細は各デバイスデータシート内の「ピン配置図」を参照してください。なお、外部参照電圧を使う場合、VREF+およびVREF-ピンに対応するANSELxビットをアナログモード向けに設定しておく必要があります。

Note: AD1CSS1 および AD1CSS2 レジスタは、S&H 回路の非反転入力だけを指定します。チャンネルの反転入力は、スキャンシーケンス中に変更されません。

Note: 精密なADCアクイジションタイミングを要求するアプリケーションでは、SYSCLKを ADC クロック源として使う事を推奨します。



ビッ

トパ

イプ

ライ

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アナ

ログ

/デ

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ル

コン

バー

タ(A

DC

)

18

ADC クロック源 (TQ) ビット ADCSEL<1:0> (AD1CON2<9:8>) = 01 の場合、SYSCLK を変換クロック源として使います。ADCSEL<1:0> ビット = 00 の場合、ADC クロック源は無効になります。

ADC クロック周期 (TAD) は、選択したクロック源をプリスケーラで分周した後の周期です。この分周比は、ADC 入力クロック分周比ビット ADCDIV<6:0> (AD1CON2<6:0>) で指定します。分周後の TAD のレンジは、1 * TQ ～ 254 * TQ です。

アナログ / デジタル変換を正しく実行するには、TAD を適正な範囲に保つ必要があります。ADCモジュールは、1 ～ 28 MHz の ADC クロック周波数で動作します。

ADCモジュールがアナログ/デジタル変換を完全に実行できる大レート(実効変換スループット ) は 28 Msps です。しかし、1 つの入力チャンネルの大変換レートは、サンプリング時間要件によって決まります。複数のクラス 1 入力を使って 1 つのアナログ信号をサンプリング /変換する事で、速の変換レートを達成できます。

式 18-5 に、 TAD 値を ADCDIV<6:0> 制御ビット (AD1CON2<6:0>) とデバイスの命令サイクルクロック周期 TCY の関数として示します。

式 18-5: A/D 変換クロックの周期

共有 S&H 回路の場合、アナログ入力のサンプリング時間 ( トリガから変換開始までの時間 ) は、

RQCNVRT <7:0>ビット (AD1CON2<23:16>)を使って、TADクロックサイクル数で指定します。

18.4.10 ADC モジュールの有効化

ADC 動作モードビット ADCEN (AD1CON1<15>) を「1」にセットすると、モジュールは有効になり、給電されて完全に機能します。

ADCEN ビットを「0」にクリアすると、モジュールは無効になります。無効になると、回路のデジタル部とアナログ部の動作は停止し、消費電流は小限に抑えられます。

ユーザソフトウェアは、ADC モジュールを無効状態から有効にした後、アナログ段が安定するまで待機する必要があります。安定化時間の詳細は、各デバイスデータシート内の「電気的特性」を参照してください。

18.4.11 ADC ステータスビット

ADC モジュールは、下記のステータスビットを使って、現在の状態を示します。

• ADCRDY (AD1CON2<31>): ADC モジュールが変換を開始できる状態かどうかを示します。ADCRDY ビットは、ADC モジュールが有効になって校正された後にセットされます。ユーザアプリケーションは、ADCRDY ビットがセットされるまで、ADC 動作を実行しない事が必要です。

Note: 小変換レイテンシ ( トリガ発生から結果が読み出し可能になるまでの時間 ) は10 * TAD です。トリガは ADC クロックに対して非同期に発生するため、実際のレイテンシは大で 11 * TAD になる可能性があります。

Note: ADC モジュールが有効な時に、ADC 制御ビットに書き込んで各種の設定を変更する事は推奨しません (ADC クロック、チャンネルの割り当て、チャンネルのスキャン、参照電圧の選択、S&H 回路の動作モード、割り込みの設定等 )。

ADCDIV = 0 の場合

TAD = TQ

ADCDIV > 0 の場合

TAD = 2 TQ * ADCDIVいずれの場合も

35.71 ns TAD 1.0 µs



18.4.12 ADC 校正

ADC モジュールを有効にする前に、ユーザはコンフィグレーションメモリから ADC 校正データを読み出し、そのデータを校正レジスタ AD1CAL1 ～ AD1CAL5 に書き込んでおく必要があります (詳細は、デバイスデータシート内の「特殊機能」参照 )。ADCENビット (AD1CON1<15>)がセットされるたびに、ADC モジュールは自己校正サイクルを実行します。自己校正サイクルが完了すると、ADC レディステータスビット ADCRDY (AD1CON2<31>) が自動的にセットされ、ADC モジュールが使用可能である事を示します。

ユーザアプリケーションで校正ビット CAL (AD1CON3<31>) をセットする事で、再校正サイクルを手動で開始できます。下記の条件が発生した場合、再校正が必要です。

• LVDFLT イベントが発生した

• ADC モジュールを有効にした後に参照電圧が変化した

• ADC モジュールを有効にした後に BOOST ビットの設定を変更した



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.5 その他の ADC 機能

以下では、ADC モジュールが追加機能として備えるデジタルコンパレータとオーバーサンプリングフィルタについて説明します。

18.5.1 デジタルコンパレータ

デジタルコンパレータを使うと、選択したアナログ入力の変換結果がユーザ定義の制限値を超えた時に割り込みを生成できます。コンパレータを使う場合も、変換を開始するには変換トリガが必要です。変換が完了すると、コンパレータは自動的に変換結果と制限値を比較します。このオプション機能は、デジタルコンパレータモジュールイネーブルビット ENDCMP(AD1CMPCON<7>) をセットすると有効になります。

ユーザアプリケーションは、AD1CMP レジスタで定義した上限または下限値よりも ADC 結果が高いまたは低い時に発生する割り込みを利用して、変換結果を監視できます。上限値と下限値はADCMPHI<15:0>ビット (AD1CMP<31:16>)とADCMPLO<15:0>ビット (AD1CMP<15:0>)で指定します。

デジタルコンパレータを使って監視するアナログ入力 (AN0 ～ AN31 のみ ) は、AD1CMPENレジスタの CMPEx ビット (x = 0 ～ 31) で指定します。割り込みを生成する比較基準は、AD1CMPCON レジスタを使って下記のように指定します。

• IEBTWN = 1: AD1CMPLO ≤ AD1DATAn < AD1CMPHI であれば割り込みを生成する

• IEHIHI = 1: AD1CMPHI ≤ AD1DATAn であれば割り込みを生成する

• IEHILO = 1: AD1DATAn < AD1CMPHI であれば割り込みを生成する

• IELOHI = 1: AD1CMPLO ≤ AD1DATAn であれば割り込みを生成する

• IELOLO = 1: AD1DATAn < AD1CMPLO であれば割り込みを生成する

コンパレータイベントの生成回路を図 18-14 に示します。ADC モジュールが生成した変換結果は指定されたデータフォーマットで各入力の結果レジスタに保存され、コンパレータに入力されます。コンパレータは SH0MOD<1:0> (AD1IMOD<1:0>)、SH1MOD<1:0> (AD1IMOD<3:2>)、SH2MOD<1:0> (AD1IMOD<5:4>)、SH3MOD<1:0> (AD1IMOD<7:6>)、SH4MOD<1:0>(AD1IMOD<9:8>)、SH5MOD<1:0> (AD1IMOD<11:10>) ビットのいずれか ( 使用する S&H 回路で決まる ) に基づいて、データのフォーマット ( 符号付き / 符号なし ) を判別します。小数 / 整数フォーマットは、FRACT ビット (AD1CON1<11>) で指定されているグローバルな ADC 設定に基づいて判別します。デジタルコンパレータは、選択された比較基準に基づいて、ADC 結果と上限および下限値 (AD1CMP レジスタで定義 ) を比較します。

比較結果に応じて、デジタルコンパレータ割り込みイベントが生成されます。コンパレータイベントが発生すると、アナログ入力 ID ビット AINID<4:0> (AD1CMPCON<12:8>) が自動的に更新されます。ユーザアプリケーションは、AINID<4:0> ビットを使って、割り込みイベントを生成したアナログ入力を判別できます。

Note 1: デジタルコンパレータモジュールは、32 個のアナログ入力 (AN0 ～ AN31) だけをサポートします。

2: ユーザソフトウェアは、変換データのフォーマット ( 符号付き / 符号なし、整数/ 小数 ) と同じフォーマットで AD1CMP レジスタに上限および下限値を書き込む必要があります。



図 18-14: デジタルコンパレータ

AD1DATAn<

AD1CMPLO

AD1DATAn=

AD1CMPLO

AD1DATAn>

AD1CMPLO

AD1DATAn<

AD1CMPHI

AD1DATAn=

AD1CMPHI

AD1DATAn>

AD1CMPHI

IELOLO

IELOHI

IEHILO

IEHIHI

IEBTWN

ENDCMP

Inte

rrup

t Gen

erat

ion

Logi

c F

or

Dig

ital C

ompa

rato

r

AD1DATAn



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.5.2 オーバーサンプリングデジタルフィルタ

ADC モジュールは、大で 6 個のオーバーサンプリングデジタルフィルタをサポートします。オーバーサンプリングデジタルフィルタは、アキュムレータとデシメータ ( ダウンサンプラ ) で構成され、これらは共にローパスフィルタとして機能します。アナログ入力を要求サンプリングレートよりも高いレートでサンプリングし、これにオーバーサンプリングデジタルフィルタを適用する事で、変換スループットは低下するものの、ADC モジュールの実効分解能を向上させる事ができます。例えば、4 倍オーバーサンプリングによって分解能は 1 ビット向上します。同様に、16 倍オーバーサンプリングでは 2 ビット、64 倍オーバーサンプリングでは 3 ビット、256倍オーバーサンプリングでは 4 ビットの分解能の向上が得られます。

オーバーサンプリング変換を実行するには、ユーザアプリケーションで下記のビットを設定する必要があります。

• ADC1 フィルタレジスタ内のオーバーサンプリングフィルタレシオ (OVRSAM<2:0>) ビット(AD1FLTRn<28:26>) でオーバーサンプリングの倍率を選択する

• オーバーサンプリング中の一連のサンプルのサンプリング時間を設定する

- クラス1入力を使う場合、ADC1制御レジスタ1のFILTRDLY<4:0>ビット(AD1CON1<31:27>)を使って、オーバーサンプリング中に繰り返し実行する変換のサンプリング時間を選択する

- クラス 2 またはクラス 3 入力を使う場合、ADC1 制御レジスタ 2 の SAMC<7:0> ビット(AD1CON2<23:16>) を使って、サンプリング時間を選択する

• オーバーサンプリングするアナログ入力を、チャンネル ID 選択 (CHNLID<5:0>) ビット(AD1FLTRn<21:16>) で選択する

• 必要に応じて、アキュムレータフィルタグローバル割り込みイネーブル (AFGIEN) ビット(AD1FLTRn<25>) をセットして、オーバーサンプリングフィルタ割り込みイベントをグローバル ADC 割り込みに含める

• オーバーサンプリングフィルタアキュムレータイネーブル (AFEN) ビット (AD1FLTRn<31>)をセットして、オーバーサンプリングフィルタを有効にする

以上のようにオーバーサンプリングデジタルフィルタを設定した後、外部変換トリガが発生すると、オーバーサンプリングプロセスが始まります。その後、オーバーサンプリングするチャンネルに対してトリガ信号が発生すると、アキュムレータがクリアされて初の変換が始まります。各変換要求がパイプラインコンバータに渡されるたびに、次のサンプリングが始まります。これらのサンプリング時間は、クラス 1 入力では FILTRDLY<4:0> ビット、クラス 2 およびクラス 3 入力では SAMC<7:0> ビットによって定義されます。以上のプロセスは、オーバーサンプリングに必要な数 (4、8、16、32、64、128、256 個のいずれか ) のサンプルが変換されるまで繰り返されます。変換されたサンプルの値は積算され、その値がオーバーサンプリングフィルタデータ出力ビット FLTRDATA<15:0> (AD1FLTRn<15:0>) に転送されると、アキュムレータフィルタデータレディ割り込みフラグビット AFRDY (AD1FLTRn<24>) がセットされます。

図 18-15 に、クラス 1 入力における 4 倍オーバーサンプリングのタイミング図を示します。トリガが発生するまで、クラス 1 入力専用 S&H は入力信号をサンプリングし、トリガが発生すると初の変換が始まります。サンプルがコンバータに伝達されると、S&H はサンプリングを再開す

ると同時にフィルタ遅延タイマ (FILTRDLY<4:0> で定義 ) を起動します。フィルタ遅延タイマがタイムアウトすると、次の変換シーケンスが発生します。各サンプルの変換値はアキュムレータで積算されます。OVRSAM<2:0> ビットで指定されている数のサンプルが積算されるまで、以上のシーケンスを繰り返します。後のサンプルが変換されて値がアキュムレータに積算されると、その結果が左シフトされて FLTRDATA<15:0> ビットに格納されます。

図 18-15: クラス 1 入力の 4 倍オーバーサンプリング

Convert

Input tracking Hold

Initial trigger starts the conversion process

Hold Hold Hold

S&H reverts to tracking (sampling) the input after the sample is passed to the converter.

4x oversampling process of a Class 1 input resulting in one additional bit of ADC resolution

Convert Convert Convert

Conversion results are added to accumulator

Prior to trigger the S&H tracks the input

When last sample has been passed to the converter the S&H resumes tracking input

(FLTRDLY +1.5) TAD (FLTRDLY +1.5) TAD(FLTRDLY +1.5) TAD Input tracking

After a delay of (FLTRDLY + 1.5) TAD , an oversample trigger occurs.



入力のサンプリング中に、それよりも優先度の低い入力の変換要求が発生しても、オーバーサンプリングのタイミングは妨害されず、サンプルはコンバータに渡されます。共有 S&H の場合、より高優先度の変換要求が発生すると、オーバーサンプリングのタイミングが妨害されて、予測不可能な結果が生じる可能性があります。ユーザアプリケーションは、より高優先度のADC 変換要求による中断が生じないと予期されるタイミングで、オーバーサンプリングフィルタの開始トリガを生成する必要があります。

図 18-16 に、クラス 2 およびクラス 3 入力を使った 4 倍オーバーサンプリングのタイミング図を示します。クラス 2 またはクラス 3 入力がトリガされると、SAMC ビットで定義された長さのサンプリング期間が始まります。オーバーサンプリングロジックによるトリガの反復生成には、 FLTRDLY<4:0> ビットではなく SAMC<4:0> ビットの設定に基づくサンプリング時間が適用されます。

クラス 2 およびクラス 3 入力は全て共有 S&H を使うため、オーバーサンプリングは、より低優先度のクラス 2 およびクラス 3 トリガをブロックします。より高優先度のクラス 2 およびクラス 3 トリガは、オーバーサンプリングプロセスを完全に妨害するため、完全に防ぐ必要があります。

図 18-16: クラス 2 入力の 4 倍オーバーサンプリング

図 18-17 に、共通のトリガを使用する 2 つのクラス 1 入力を使った 4 倍オーバーサンプリングのタイミング図を示します。初のトリガで、両方の S&H 回路は同時にホールドステートに移行します。優先度の高い AN0 入力が先にコンバータに渡され、その直後に AN1 入力が渡されます。後続のオーバーサンプリングプロセスでは、変換時間に 1 TAD が追加されます。各アナログ入力は、オーバーサンプリングプロセスが完了した時点で、別々に割り込みを生成します。

図 18-17: 2 つのクラス 1 入力のオーバーサンプリング

Convert

Hold

Trigger initiates sampling

Hold Hold Hold

4x oversampling process of a Class 2 input resulting in one additional bit of ADC resolution


Conversion results are added to accumulator Last conversion results in a 14-bit sum, the sum is right shifted by 1 producing a 13-bit result in FLTRDATA

Once sample is passed to the converter , an oversample trigger is issued

(SAMC) TAD (SAMC) TAD (SAMC) TAD(SAMC) TAD

Input tracking

Convert

Input tracking

Hold

Initial trigger starts the conversion process. AN0 is transferred to converter first.

Hold Hold Hold

4x oversampling of two Class 1 inputs using a common trigger


When the last sample has been passed to the converter, the S&H circuit resumes tracking input

(FLTRDLY +1.5) TAD (FLTRDLY +1.5) TAD(FLTRDLY +1.5) TAD

Convert

Input tracking


Hold Hold Hold(FLTRDLY +1.5) TAD (FLTRDLY +1.5) TAD

AN1 is transferred to the converter after the higher priority AN0 transfer is complete

Hold (FLTRDLY +1.5) TAD

Subsequent retriggers occur after the sample has been transferred to the converter and the FLTRDLY time has expired

Input tracking

When the last conversion is complete, the result is transferred into the appropriate FLTRDATA register

AN0

AN1



ビッ

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ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

共有 S&H に接続した 2 つのアナログ入力でオーバーサンプリング機能を使う場合、システムはサンプリングをインターリーブします (2 つの入力を交互にサンプリングします )。図 18-18 に、AN10 と AN11 を使ったコンフィグレーション例を示します。この場合、AN10 と AN11 の単独トリガに同じトリガ源を選択しても、あるいは AN10 と AN11 をスキャンリストに含めても、同じ結果が得られます。

1 つの共有 S&H を使うため、サンプリングは 2 つの入力で交互に発生します。従って、同じ設定を使って 1 つの入力だけでオーバーサンプリングする場合に比べると、サンプリングレートは 1/2 に低下します。

図 18-18: 2 つのクラス 2 入力のオーバーサンプリング

共有 S&H を使って複数の入力をオーバーサンプリングする場合、入力は交互にサンプリングされるという事を理解しておく事が重要です。従って、クラス 2 またはクラス 3 入力は、同時に 2 つまでオーバーサンプリングできます。

この交互処理は、クラス 2 入力のオーバーサンプリング中に、より低優先度のクラス 2 入力を使った通常のサンプリングがトリガされた場合にも適用されます ( 図 18-19 参照 )。図の例では、AN9 のオーバーサンプリング中に、2 回の AN10 サンプリングと 1 回の AN11 サンプリングが AN9 サンプリングと交互に発生しています。

図 18-19: 通常サンプリングによって割り込まれたクラス 2 入力のオーバーサンプリング

1 つのクラス 2 入力をオーバーサンプリングしている時に、より低優先度の入力でオーバーサンプリングがトリガされると、図 18-20 のように処理されます。

図 18-20: 異なるトリガを使う 2 つのクラス 2 入力のオーバーサンプリング

共有 S&H でオーバーサンプリングを使う場合、オーバーサンプリングが妨害されないよう、入力のトリガを制限する事が重要です。これを行わないと、予期せぬ結果が生じる可能性があります。

Last conversion for AN10; Result is put in FLTRDATA register assigned to the oversampling filter for AN10

Sample 1 (AN10)

Hold Hold Hold Hold Hold HoldSample 1 (AN11)

Sample 2 (AN10)

Sample 2 (AN11)

Sample 4 (AN10)

Sample 4 (AN11)

Convert (AN10)

Convert (AN11)

Convert (AN10)

Convert (AN11)

Convert (AN10)

Convert (AN11)

Trigger initiates sampling of the highest priority input, AN10

Last conversion for AN11; Result is put in FLTRDATA register assigned to the oversampling filter for AN11

4x oversampling process of two Class 2 inputs triggered from the same source

AN9 Oversample

AN10 Sample

AN9 Trigger AN10 Trigger AN9 Completes

AN9 Oversample

AN11 Sample AN10 SampleAN9

Oversample

AN11 Trigger AN10 Trigger

AN9 Oversample

AN10 Oversampling AN10 and AN11 Interleaved Oversampling AN11 Oversampling

First half of AN10 oversampling

AN10 Trigger AN11 Trigger AN10 Completes AN11 Completes

Last half of AN10 and first half of AN11 oversampling

Last half of AN11 oversampling



18.5.3 オーバーサンプリングの変換時間

式 18-6 と式 18-7 に、それぞれクラス 1 およびクラス 2 入力のオーバーサンプリングに要する時間の計算式を示します。これらの時間は、トリガ発生から変換結果が読み出し可能になるまでの時間を表します。

式 18-6: クラス 1 入力のオーバーサンプリング時間

式 18-7: クラス 2 入力のオーバーサンプリング時間

TC1OVS_SAMP FILTDLY 1.5+ TAD=

Note 1: この式は、オーバーサンプリング変換シーケンス中に、より高優先度のクラス 1 入力がトリガされない事を前提とします。より高優先度のクラス 1 変換が発生するたびに、上式の値に 1 TAD が加算されます。

2: 初のサンプルのサンプリング時間はトリガ周期によって決まります ( これは、クラス 1 入力をどのように変換する場合でも同じです )。この式は、2 回目以降のオーバーサンプリング反復トリガによるサンプリング時間を示しています。


N = サンプルの総数 (OVRSAM<2:0> ビット (AD1FLTR<28:26>) で指定 )

FILTDLY = FILTDLY<4:0> ビット (AD1CON1<31:27>) で指定

TC1OVS_CONV N FILTDLY 4+ 8+ TAD=

オーバーサンプリングする入力のトリガ 1 回あたりの総変換時間

反復トリガリング中のサンプリング時間 (Note 2 参照 )

TC1OVS_TRG_MIN N FILTDLY 4+ TAD=

オーバーサンプリングする入力の小トリガ周期

(Note 1 参照 )

(Note 1 参照 )

TC2OVS_SAMP SAMC 1+ TAD=

Note: この式は、より高優先度のクラス 1 アナログ入力による変換の保留が生じない場合を想定しています。


N = サンプルの総数 (OVRSAM<2:0> ビット (AD1FLTR<28:26>) で指定 )


TC2OVS_CONV N SAMC 4+ 7TAD+=

総変換時間

サンプリング時間



ビッ

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アナ

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ジタ

ル

コン

バー

タ(A

DC

)

18

18.6 割り込み

各 ADC モジュールは、各種の要因による割り込みをサポートし、それらを単独で処理する事もグローバルに処理する事もできます。また、早期割り込み機能を使って、割り込みサービスレイテンシを補償する事もできます。

有効な割り込みが発生すると、CPU はその割り込みに割り当てられているベクタへジャンプします。CPU はジャンプ先のベクタアドレスからコード実行を始めます。このベクタアドレスのユーザソフトウェアは、必要な動作 ( データ結果の処理、割り込みフラグのクリア等 ) を実行した後に終了する必要があります。割り込みとベクタアドレステーブルの詳細は、『PIC32 ファミリリファレンスマニュアル、セクション 08. 割り込み』(DS61108) と、各デバイスデータシート内の「割り込みコントローラ」を参照してください。

18.6.1 割り込み要因

各 ADC モジュールは、下記のイベントから割り込みを生成できます。

• ANx データレディイベント - アナログ入力 (ANx) の変換が完了すると、AD1STATn レジスタ内の対応する ARDYx ビットがセットされます。 ARDYx ビットがセットされた時点で、その入力は単独の割り込みを生成できます。

• デジタルコンパレータイベント - デジタルコンパレータが設定されて有効になっている場合、変換結果が比較条件を満たすと、AD1CMPCONn レジスタの DCMPED ビットがセットされます。各デジタルコンパレータは、対応する DCMPED ビットがセットされた時に、単独の割り込みを生成できます。

• オーバーサンプリングフィルタデータレディ - オーバーサンプリングフィルタがアキュムレーション / デシメーション処理を完了して結果を保存した時点で、AD1FLTRn レジスタのAFRDY ビットがセットされます。各オーバーサンプリングフィルタは、対応する AFRDYビットがセットされた時に、単独の割り込みを生成できます。

• バンドギャップ異常イベント - 高精度ADCに必要なバンドギャップ参照電圧に異常が発生すると、AD1CON2 レジスタの LVDFLT ビットがセットされます。LVDFLT ビットがセットされた時に、ADC 異常割り込みを生成できます。

18.6.2 割り込みの有効化、割り込み優先度、割り込みベクタ

上記の各 ADC イベントは、対応する割り込みイネーブル (IE) ビットがセットされていれば、割り込みを生成します。各イベントには、割り込みフラグビット (IF)、優先度ビット (IP<2:0>)、副優先度ビット (IS<1:0>) も割り当てられています。割り込みの有効化と優先度設定の詳細は、

『PIC32 ファミリリファレンスマニュアル、セクション 08. 割り込み』(DS61108) を参照してください。上記の各 ADC イベントには、割り込みベクタも割り当てられています。各割り込み要因に割り当てられているベクタアドレスと制御 / ステータスビットの詳細は、各デバイスデータシート内の「割り込みコントローラ」を参照してください。

18.6.3 単独およびグローバル割り込み

上記の割り込みを個別に生成し、それらに対応する各割り込みサービスルーチンで個々のイベントに効率的に対応する事で、複数の ADC イベントの処理を大幅に適化できます。加えて、実行するタスクに応じて各種の ISR を容易に使い分ける事ができるため、ユーザソフトウェアによる実装と管理も容易です。

しかし、1 つの ISR で複数の割り込みイベントを処理する事が望ましい場合もあります。これは、各 ADC イベントの論理和 (OR) を使って単一のグローバル割り込みを生成する事で容易に実装できます。グローバル割り込み向けに有効にされた ADC イベントが発生すると、CPU は全て同じ割り込みルーチンへジャンプします。このグローバル ISR では、ポーリングによって割り込みの要因を特定し、それに応じた処理を実行できます。

ADC イベント

• 各 ANx のデータレディ割り込みイベントは、AD1GIRQEN1 または AD1GIRQEN2 レジスタ内の対応する AGIENx ビットをセットした場合にのみ、グローバル ADC 割り込みを生成します。

• デジタルコンパレータ割り込みイベントは、DCMPGIEN ビット (AD1CMPCON<6>) をセットした場合にのみ、グローバル ADC 割り込みを生成します。

• オーバーサンプリングフィルタ割り込みイベントは、 AFGIEN ビット (AD1FLTRn<25>) をセットした場合にのみ、グローバル ADC 割り込みを生成します。



グローバル割り込みを使うには、グローバル割り込みに対応する IE、IF、IP、IS ビットと割り込みベクタを設定する必要があります (18.6.2「割り込みの有効化、割り込み優先度、割り込みベクタ」参照 )。

ADC の各種割り込みは、単独割り込みとしてもグローバル割り込みとしても設定できます。一部の割り込みを単独で処理し、その他をグローバル ISR で処理する事も可能です。

18.6.4 早期割り込み

AD1CON1 レジスタの EIE<2:0> ビットを使うと、変換が完了する前に早期割り込みを生成できます。これにより、入力がまだ変換処理中であっても、プロセッサアプリケーションソフトウェアは ISR へのジャンプを開始できます。早期割り込みを使うと、ADC の変換処理と割り込み関連のプロセッサオーバーヘッドをオーバーラップさせる事で、割り込みサービスレイテンシを補償できます。EIE<2:0> ビットを設定する事で、アナログ信号がサンプリングされてからユーザアプリケーションソフトウェアがデータを使えるようになるまでの遅延を短縮できます。

EIE<2:0> ビットの設定に応じて、データが実際に AD1DATAx レジスタから読み出し可能になる前にAD1STATxレジスタのARDYxビットがセットされます。EIE<2:0>ビットの値は、ARDYxビットを早期にセットするタイミング ( 実際の変換完了に先立つ TAD クロックサイクル数 ) を指定します。EIE<2:0> ビットの設定は、ADC の全ての ARDYx ビットに適用されます。アプリケーションがポーリングによって変換完了を検出する場合、早期割り込みを使わないでください。これには、グローバル ISR 内のポーリングも含みます。加えて、EIE<2:0> ビットの設定は、オーバーサンプリングフィルタデータレディ信号 AFRDY には適用されない事に注意してください。

Note: 早期割り込み機能は、単独の割り込みルーチンを使ってデータを取得する場合にのみ使えます。ARDYx ビットをポーリングする場合 ( グローバル割り込みサービスルーチン内でのポーリングを含む )、早期割り込み機能は使わないでください。



ビッ

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ライ

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アナ

ログ

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ジタ

ル

コン

バー

タ(A

DC

)

18

18.7 省電力モード中の動作

省電力モード ( スリープ、アイドル ) 中は CPU、バス、他の周辺モジュールのデジタル動作が小限となるため、変換ノイズを低減できます。

18.7.1 スリープモード

デバイスがスリープに移行すると SYSCLK は停止し、SYSCLK をクロック源として動作する全ての周辺モジュールも停止します。ADC モジュールのクロック源として SYSCLK を選択している場合、または REFCLK3 を選択し、かつ REFCLK3 が SYSCLK を供給源とする場合、ADC モジュールはスリープ中に停止します。

上記のどちらの場合も、変換中にスリープへの移行が発生すると、その変換は中止されます。スリープからの復帰時に、コンバータは中止された変換を再開しません。ADC レジスタの内容は、スリープへの移行およびスリープからの復帰によって影響されません。

ADCクロックがSYCLK以外のスリープ中も動作するクロック源から供給されている場合、ADCモジュールはスリープ中でも動作できます。スリープ中に ADC モジュールを動作させる場合、FRC クロック源は妥当な選択ですが、スリープ中も動作するクロックを入力とする REFCLK3クロック源も使えます。

スリープ中に A/D 変換を実行する事で、変換中のデジタルスイッチングノイズが減少します。変換が完了すると、そのアナログ入力の ARDYx ステータスビットがセットされ、変換結果が対応する ADC 結果レジスタ (AD1DATAn) に書き込まれます。

いずれかの ADC 割り込みが有効 (AD1IE = 1) であれば、ADC 割り込みが発生した時点でデバイスはスリープから復帰します。ADC 割り込みの優先度が現在の CPU 割り込み優先度よりも高い場合、プログラム実行は ADC ISR から再開します。これ以外の場合、プログラム実行はデバイスをスリープへ移行させた WAIT命令の直後の命令から再開します。

ADC モジュールの動作に対するデジタルノイズの影響を小限に抑えるには、スリープ中にA/D 変換を実行できるよう変換トリガ源を選択する必要があります。例えば、外部割り込みピン (INT0) 変換トリガオプション (TRGSRCn<4:0> = 00100) を使うと、デバイスがスリープに移行した後もサンプリング / 変換を実行できます。

18.7.2 アイドルモード

ADC モジュールをアイドル中に停止させるかどうかは、アイドル中停止ビット ADSIDL(AD1CON1<13>) で指定します。ADSIDL = 0の場合、デバイスがアイドルに移行しても ADCモジュールは通常動作を継続します。いずれかの ADC 割り込みが有効であれば、ADC 割り込みが発生した時点でデバイスはアイドルから復帰します。ADC割り込みの優先度が現在のCPU割り込み優先度よりも高い場合、プログラム実行は ADC ISR から再開します。これ以外の場合、プログラム実行はデバイスをアイドルへ移行させた WAIT 命令の直後の命令から再開します。

ADSIDL = 1の場合、ADC モジュールはアイドル中に停止します。変換動作中にデバイスがアイドルに移行した場合、その変換は中止されます。中止された変換は、アイドルからの復帰時に再開されません。

18.7.3 ADC 低消費電力モード

ADC 低消費電力ビット LOWPWR (AD1CON2<13>) をセットする事で、ADC モジュールを低消費電力ステートに移行させる事ができます。この低消費電力モードを使うと、ADCEN ビット (AD1CON1<15>)を使ってADCモジュールを無効にしてから再度有効にする場合に比べて、モジュールの再起動に要する時間を大幅に短縮できます。これは、ADCEN ビット(AD1CON1<15>) を使って ADC モジュールを有効にすると、時間のかかる ADC 校正シーケンスが実行されるためです。一方、ADC 低消費電力ステート中は ADC バイアスジェネレータがOFF にならないため、LOWPWR ビット (AD1CON2<13>) をクリアしてから ADC モジュールが再起動するまでに 2 * TAD サイクルしか要しません。

Note: ADC モジュールをスリープ中に動作させるには、ADC クロック源を内部 FRC(ADCSEL<1:0> ビット (AD1CON2<9:8>) = 11) に設定する必要があります。あるいは、REFCLK3 も使えますが、その場合、REFCLK3 にはスリープ中も動作するクロック源を使う必要があります。ADC クロックの設定を変更するには、ADC モジュールを無効にする必要があります。

Note: ADC 低消費電力ステートの終了後、初の 5 回の変換はデバイスデータシートの仕様精度を満たさない可能性があります。



18.8 リセットの影響

どのタイプのリセットイベントが発生しても、ADC 制御およびステータスレジスタはそれぞれの既定値 ( 制御ビットは非アクティブ状態 ) にリセットされます。これにより ADC モジュールは無効になり、アナログ入力ピンはアナログ入力モードに設定されます。実行中であった変換動作は中止され、変換結果はデータ格納バッファに書き込まれません。AD1DATAn レジスタの値は、デバイスリセット時に 0x00000000 に初期化されます。

18.9 伝達関数

12 ビット ADC の一般的な伝達関数を図 18-21 に示します。参照電圧 (VREFH – VREFL) に対する入力差動電圧 (VINH – VINL) の比がデジタル値に変換されます。

• 小レベルのコード変化は (VREFH – VREFL)/8192 または 0.5 LSb で発生します (A)。

• コード 00 0000 0001は (VREFH – VREFL)/4096 または 1.0 LSb を中心値とします (B)。

• コード 10 0000 0000は 2048*(VREFH – VREFL)/4096 を中心値とします (C)。

• 1*(VREFH – VREFL)/8192 よりも低い入力電圧はコード 00 0000 0000に変換されます (D)。

• 8192*(VREFH – VREFL)/8192 よりも高い入力電圧はコード 11 1111 1111に変換されます (E)。

図 18-21: ADC の伝達関数

1000 0000 0001 (= 2049)

1000 0000 0010 (= 2050)

1000 0000 0011 (= 2051)

0111 1111 1101 (= 2045)

0111 1111 1110 (= 2046)

0111 1111 1111 (= 2047)

1111 1111 1110 (= 4094)

1111 1111 1111 (= 4095)

0000 0000 0000 (= 0)

0000 0000 0001 (= 1)

Output Code

1000 0000 0000 (= 2048)

(VINH – VINL)

VREFLVREFH – VREFL

4096

2048 * (VREFH – VREFL)

4096

VREFH

VREFL + VREFL +

(A)

(B)

(C)

(D)

(E)



ビッ

トパ

イプ

ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

18

18.10 ADC サンプリング要件

12 ビット ADC のアナログ入力モデルを図 18-22 に示します。A/D 変換の総アクイジション時間は、内部回路のセトリングタイムとホールドコンデンサの充電時間によって決まります。

ADC モジュールの仕様精度を達成するには、ホールドコンデンサ (CHOLD) をアナログ入力ピンの電圧レベルまで完全に充電する必要があります。アナログ出力ソースのインピーダンス(RS)、相互接続インピーダンス (RIC)、内部サンプリングスイッチのインピーダンス (RSS) による複合インピーダンスは、コンデンサ CHOLD の必要充電時間に直接影響します。従って、一定のサンプリング時間内にホールドコンデンサを完全に充電できるよう、アナログソースの複合インピーダンスを十分に小さくする必要があります。内部ホールドコンデンサは、毎回のサンプリング動作の前に放電されます。

変換を終了してからから次の変換を開始するまでの間に、アクイジション時間として 1 TAD 以上の時間を確保する必要があります。詳細は各デバイスデータシートの「電気的特性」を参照してください。

図 18-22: 12 ビット ADC のアナログ入力モデル

18.11 接続に関する注意事項

静電気放電 (ESD) 保護のため、アナログ入力と VDD および VSS の間にダイオードが接続されています。従って、アナログ入力の電圧は VDD ～ VSS のレンジ内である事が必要です。入力電圧がいずれかの向きに 0.3 V 以上このレンジを超えるとダイオードの 1 つに順バイアスがかかり、入力電流が仕様値を超えた場合にデバイスが損傷する可能性があります。

入力信号のアンチエイリアシング用に外付け RC フィルタを追加する場合、アクイジション時間要件を満たせるように R ( 抵抗部品 ) を選択する必要があります。アナログ入力ピンにハイインピーダンス経由で接続した外付け部品 ( コンデンサ、ツェナーダイオード等 ) は、リーク電流をほとんど生じない事が必要です。

CPINVA

Rs ANxVT = 0.6V

VT = 0.6VILEAKAGE

RIC = 300 SamplingSwitch

RSS

CHOLD= DAC capacitance

VSS

VDD

= 1.2 pF± 500 nA

Note: CPIN 値はデバイスパッケージによって決まります。テストは実施していません。Rs 5 kの場合、CPIN の影響は無視できます。

RSS = 44

凡例 :

CPIN = 入力コンデンサ容量 VT = しきい値電圧

RSS = サンプリングスイッチの抵抗 RIC = 相互接続インピーダンス

RS = ソースインピーダンス CHOLD = サンプル / ホールド静電容量

ILEAKAGE = 各種接合部によるピン部位のリーク電流



18.12 関連アプリケーションノート

本書に関連するアプリケーションノートの一覧を以下に記載します。一部のアプリケーションノートは PIC32 デバイスファミリ向けではありません。ただし概念は共通しており、変更が必要であったり制限事項が存在するものの利用が可能です。12 ビットパイプライン型アナログ /デジタルコンバータ (ADC) モジュールに関連する新のアプリケーションノートは以下の通りです。

タイトルアプリケーションノート番号

Understanding A/D Converter Performance Specifications AN693

Achieving Higher ADC Resolution Using Oversampling AN1152

Note: PIC32 ファミリ関連のアプリケーションノートとサンプルコードはマイクロチップ社のウェブサイト (www.microchip.com) でご覧頂けます。


www.microchip.com

www.microchip.com

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ビッ

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ライ

ン型

アナ

ログ

/デ

ジタ

ル

コン

バー

タ(A

DC

)

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18.13 改訂履歴

リビジョン A (2013 年 5 月 )

本書は初版です。



NOTE:


2013 Microchip Technology Inc. DS61194A_JP - p. 18-61

本書に記載されているデバイスアプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

関して、状態、品質、性能、商品性、特定目的への適合性を

はじめとする、いかなる類の表明も保証も行いません。

Microchip 社は、本書の情報およびその使用に起因する一切の

責任を否認します。Microchip 社の明示的な書面による承認な

しに、生命維持装置あるいは生命安全用途に Microchip 社の製

品を使用する事は全て購入者のリスクとし、また購入者はこ

れによって発生したあらゆる損害、クレーム、訴訟、費用に

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渡されません。

商標

Microchip 社の名称と Microchip ロゴ、dsPIC、FlashFlex、KEELOQ、KEELOQ ロゴ、MPLAB、PIC、PICmicro、PICSTART、PIC32 ロゴ、rfPIC、SST、SST ロゴ、SuperFlash、UNI/O は、

米国およびその他の国における Microchip TechnologyIncorporated の登録商標です。

FilterLab、Hampshire、HI-TECH C、Linear Active Thermistor、MTP、SEEVAL、Embedded Control Solutions Company は、

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です。

Silicon Storage Technologyは、その他の国におけるMicrochipTechnology Incorporated の登録商標です。

Analog-for-the-Digital Age、Application Maestro、BodyCom、

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る Microchip Technology Incorporatedの登録商標です。

SQTP は、米国における Microchip Technology Incorporatedのサービスマークです。

GestICとULPPは、その他の国におけるMicrochip TechnologyGermany II GmbH & Co. & KG (Microchip TechnologyIncorporated の子会社 ) の登録商標です。

その他、本書に記載されている商標は各社に帰属します。

©2013, Microchip Technology Incorporated, Printed in theU.S.A., All Rights Reserved.

ISBN: 978-1-62077-540-0

Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に流

通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解ではこうした手法は、

Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知的所

有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱くお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保護

機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社

のコード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システムプロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コードホッピングデバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。

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== ISO/TS 16949 ==

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アトランタDuluth, GA Tel:678-957-9614 Fax:678-957-1455

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アジア / 太平洋

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ヨーロッパ

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10/28/13

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セクション 18. 12 デジタル コンバータ (ADC)ww1.microchip.com/downloads/jp/DeviceDoc/61194A_JP.pdf専用S&H および共有S&H 回路の詳細については、それぞれ18.3.2「専用S&H」および18.3.3

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