Embed Size (px)
Citation preview
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 1
© Copyright 2012 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. AMBA and ARM are registered trademarks of ARM in the EU and other countries. All other trademarks are the property of their respective owners.
概要 こ のアプ リ ケーシ ョ ン ノ ー ト では、 LogiCORE™ IP Advanced eXtensible Interface (AXI) イ ン ターコ
ネ ク ト コ アの性能、 特性を活かし たビデオ システムを設計する際の検討事項について解説し ます。 デ
ザイ ンは、 FMAX で動作する AXI イ ン ターコネ ク ト コ アを用いて DDR メ モ リ 帯域幅の約 80% を使用
する こ と で高いシステム スループ ッ ト を実現する こ と、およびデザイ ンの特定領域を最適化する こ と に
重点を置き ます。
デザイ ンでは 8 つの AXI ビデオ ダ イ レ ク ト メ モ リ ア ク セス (VDMA) エンジンを用い、16 のス ト リ ー
ムを同時に転送し ます (8 つの送信ビデオ ス ト リ ーム と 8 つの受信ビデオ ス ト リ ーム)。各ス ト リ ームの
フ ォーマ ッ ト は 1920 x 1080 ピ ク セルで、 リ フ レ ッ シ ュ レー ト は 60 または 75Hz、 ピ ク セルあた り の
データ ビ ッ ト は最大 32 ビ ッ ト です。 各 VDMA は、 必要なビデオ タ イ ミ ング信号を設定する ために、
ビデオ タ イ ミ ング コ ン ト ローラー (VTC) ブロ ッ ク を使用し てテス ト パターン ジェネレーター (TPG) から駆動されます。 AXI VDMA によ って読み出されたデータは、 複数のビデオ ス ト リ ームを単一の出
力ビデオ ス ト リ ーム に多重化ま たはオーバーレ イ 処理す る、 共通のオ ン ス ク リ ーン デ ィ ス プ レ イ
(OSD) コ アに送信 さ れます。 OSD コ アの出力は、 色空間コ ンバーターを介し て、 オンボー ド HDMI (High Definition Media Interface) ビデオ デ ィ スプレ イ イ ン ターフ ェ イ ス を駆動し ます。
DDR メ モ リ の性能を確認する ために、 パフ ォーマン ス モニ ター ブロ ッ ク が追加されています。 DDR ト ラ フ ィ ッ ク は、 8 つの VDMA パイ プ ラ イ ン を介し て 16 のビデオ ス ト リ ーム を転送する AXI イ ン
ターコネ ク ト を通過し ます。 AXI VDMA ブロ ッ ク によ って転送された 16 のビデオ ス ト リ ームは、 共
有された DDR3 SDRAM でバッ フ ァ リ ング され、 MicroBlaze™ プロセ ッ サによ って制御されます。
リ フ ァ レ ン ス システムは、 ザイ リ ン ク スの KC705 評価ボー ド ( リ ビジ ョ ン C または D) に搭載された
Kintex-7 FPGA XC7K325TFFG900-1 を ターゲ ッ ト と し ています [参照 1]。
含まれるシステム リ フ ァ レン ス デザイ ンは、ISE® Design Suite : System Edition に含まれる Xilinx Platform Studio (XPS) ツールのバージ ョ ン 13.4 を使用し て作成および構築されています。 XPS によ って、 IP ブロ ッ ク を イ ン
ス タ ンシエー ト 、 コ ンフ ィ ギュ レーシ ョ ン、 および接続し て複雑なエンベデッ ド システムを構築する作
業が簡略化されます。デザイ ンには、ザイ リ ン ク スのソ フ ト ウ ェ ア開発キ ッ ト (SDK) を使用し て構築さ
れた ソ フ ト ウ ェ ア も含まれます。 この ソ フ ト ウ ェ アは、 MicroBlaze プロセ ッ サ サブシステム上で実行
され、 制御、 ステータ ス、 モニターの各機能を イ ンプ リ メ ン ト し ます。 こ のアプ リ ケーシ ョ ン ノー ト で
は、 XPS および SDK の完全なプロ ジェ ク ト フ ァ イルが提供されてお り 、 これら をデザイ ンの検査およ
び再構築に活用し た り 、 新規デザイ ンのテンプレー ト と し て使用する こ と が可能です。
はじめに ザイ リ ン ク スの AXI IP を活用し て、 高性能なビデオ シ ス テム を作成でき ます。 AXI イ ン ターコ ネ ク
ト 、 メ モ リ イ ン ターフ ェ イ ス ジェネレーター (MIG)、 VDMA の各 IP ブロ ッ ク を使用し て、 複数のビ
デオ ス ト リ ームの処理や共通の DDR3 SDRAM メ モ リ を共有する フ レーム バッ フ ァーに対応でき る ビ
デオ システム コ アを作成でき ます。AXI は、AMBA® (Advanced Microcontroller Bus Architecture) 仕
様に基づいて標準化された IP イ ン ターフ ェ イ ス プロ ト コルです。 リ フ ァ レン ス デザイ ンで使用されて
いる AXI イ ン ターフ ェ イ スは、AMBA AXI4 仕様に記載された AXI4、AXI4-Lite、および AXI4-Stream の各イ ン ターフ ェ イ スで構成されています [参照 2]。 これらのイ ン ターフ ェ イ スは、 デザイ ンを構築す
る ための共通 IP イ ン ターフ ェ イ ス プロ ト コルのフ レーム ワーク を提供し ます。
アプ リ ケーシ ョ ン ノ ー ト : 7 シ リーズ FPGA
XAPP741 (v1.1) 2012 年 4 月 30 日
AXI イ ン ターコネク ト を使用し た 7 シ リーズ FPGA による高性能ビデオシステムのデザイ ン著者 : Sateesh Reddy Jonnalagada、 Vamsi Krishna
ハー ド ウ ェ ア要件
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 2
また、 AXI イ ン ターコネ ク ト と AXI MIG は、 複数のデバイ スが 1 つの メ モ リ デバイ ス を共有する ア
プ リ ケーシ ョ ンで使用される、 高帯域幅のマルチポー ト メ モ リ コ ン ト ローラー (MPMC) を イ ンプ リ メ
ン ト し ます。 これは、 複数の ソースから のデータが共通の メ モ リ デバイ ス (通常、 DDR3 SDRAM) を
介し て移動する、 ビデオ、 エンベデッ ド システム、 通信のアプ リ ケーシ ョ ンの多 く で一般的に求められ
る要件です。
AXI VDMA は、 フ レーム バッ フ ァー機能、 スキ ャ ッ ター ギ ャザー、 2 次元 (2D) DMA 機能を備え る
高性能なビデオに最適化された DMA エンジンを イ ンプ リ メ ン ト し ます。 AXI VDMA は、 ビデオ デー
タ ス ト リ ーム を メ モ リ と の間で送受信し、 動的ソ フ ト ウ ェ ア制御モー ド ま たは静的コ ン フ ィ ギ ュ レー
シ ョ ン モード で動作し ます。
ク ロ ッ ク ジ ェネレーター と プロセ ッ サ システムの リ セ ッ ト ブロ ッ クは、 システム全体に ク ロ ッ クおよ
び リ セ ッ ト を供給し ます。 I/O ペ リ フ ェ ラルおよびプロセ ッ サ サポー ト IP を含むシス テムの高度な制
御は、 エンベデッ ド MicroBlaze プロセ ッ サが担います。 性能 と エ リ アのバラ ン ス を と る よ う にシステ
ムを最適化するには、 複数の AXI イ ン ターコネ ク ト ブロ ッ ク を使用し、 AXI イ ン ターコネ ク ト ブロ ッ
ク を個別に調整および最適化し て、 セグ メ ン ト 化/階層化された AXI イ ン ターコネ ク ト ネ ッ ト ワーク を
イ ンプ リ メ ン ト し ます。
ハー ド ウ ェ ア要件 リ フ ァ レン ス システムのハード ウ ェア要件は次の とお り です。
• ザイ リ ン ク ス KC705 評価ボード ( リ ビジ ョ ン C または D)
• Type-A/Mini-B の 5 ピン USB ケーブル 2 本
• 高品質 HDMI - DVI ケーブル (これ以外では正し く 色が表示されない)
• 解像度 1920 x 1080 ピ ク セル、 最大 75 フ レーム/秒をサポー ト するデ ィ スプレ イ モニ ター ( リ フ ァ
レン ス デザイ ンのテス ト には Dell P2210T モニ ターを使用)
こ の リ フ ァ レ ン ス シス テムを構築し、 ダ ウ ン ロー ド するには、 次の ソ フ ト ウ ェ ア ツールを イ ン ス ト ー
ルし てお く 必要があ り ます。
• Xilinx Platform Studio 13.4
• ISE Design Suite 13.4
• SDK 13.4
リ フ ァ レンス デザイ ン仕様
MicroBlaze プロセ ッ サのほかに、 リ フ ァ レ ン ス デザイ ンには次のコ アが含まれています。
• MDM
• LMB ブロ ッ ク RAM
• AXI_INTERCONNECT
• AXI2AXI Connector
• CLOCK GENERATOR
• PROC_SYS_RESET
• AXI_UARTLITE
• AXI IIC
• AXI_INTC
• AXI_7SERIES_DDRX
• AXI_BRAM
• AXI_VTC
• AXI_TPG
リ フ ァ レンス デザイ ン仕様
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 3
• AXI_VDMA
• AXI_PERFORMANCE_MONITOR
• AXI_OSD
• csc_rgb_to_ycrcb422
• HDMI_OUT IP
図 1 および表 1 に、 それぞれシステムのブロ ッ ク図と ア ド レ ス マ ッ プを示し ます。
X-Ref Target - Figure 1
図 1 : リ フ ァ レンス システムのブロ ッ ク図
表 1 : リ フ ァ レンス システムのア ド レス マ ッ プ
ペ リ フ ェ ラル イ ンス タ ンス ベース ア ド レス 上位ア ド レス
axi_intc microblaze_0_intc 0x41200000 0x4120FFFF
lmb_bram_if_cntlr microblaze_0_ibram_ctrl 0x00000000 0x00001FFF
lmb_bram_if_cntlr microblaze_0_ibram_ctrl 0x00000000 0x00001FFF
mdm debug_module 0x41400000 0x4140FFFF
axi_uartlite rs232_uart_1 0x40600000 0x4060FFFF
axi_7series_ddrx ddr3_sdram 0xC0000000 0xFFFFFFFF
axi_vtc axi_vtc_0 0x7EE20000 0x7EE2FFFF
axi_vtc axi_vtc_1 0x7EE00000 0x7EE0FFFF
axi_iic axi_iic_0 0x40800000 0x4080FFFF
axi_tpg axi_tpg_0 0x7EF20000 0x7EF2FFFF
X741_01_033012
AXITPG
AXIVTC
AXIMDM
AXIINTC
AXI
UARTLite
AXIVDMA
AXITPG
AXIVDMA
AXI
OSD0
1 to 4VDMAs
AXIVTC
MicroBlazeProcessor
DDR3SDRAM
AXI2AXI-C
HDMIPort
AXI Interconnect (AXI_MM0)
AXI Interconnect (AXI_Lite)
AXI Interconnect (AXI_Lite_Video)
AXI_PERFORMANCE_MONITOR
AXI2AXI-C
AXI Interconnect (AXI_MM1)
AXITPG
AXITPG
AXIVDMA
AXIVDMA
5 to 8VDMAs
1 to 4TPGs
5 to 8TPGs
AXI Interconnect (AXI_MM2)
AXI2AXI-C
RGB
to YUV
32 32
323232
32
6464646464
512 512
512
512
64 64 64
32
AXIIIC
ハー ド ウ ェ ア システム仕様
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 4
ハー ド ウ ェ ア システム仕様
こ のセ ク シ ョ ンでは、 メ イ ン IP ブロ ッ ク の設定方法など、 リ フ ァ レ ン ス デザイ ンの高度な機能につい
て説明し ます。 IP の便利な機能、 性能と エ リ アの ト レード オフ、 その他の設定などの情報について も解
説し ます。 これらの情報はビデオ システム向けですが、 システム性能の最適化に用いられている原則は
高性能な AXI システムに幅広 く 適用でき ます。 AXI システムの最適化および設計上の ト レー ド オフに
関する詳細は、 『AXI リ フ ァ レン ス ガイ ド』 [参照 3] を参照し て く ださい。
こ のアプ リ ケーシ ョ ン ノ ー ト は、 設計者が XPS についてのあ る程度の一般的知識を有し ている こ と を
前提 と し ています。 XPS ツールの詳細は、 『EDK コ ンセプ ト 、 ツール、 テ ク ニ ッ ク : 効率的なエンベ
デッ ド システム構築をサポー ト するハンデ ィ ガイ ド』 [参照 4] を参照し て く ださい。
ビデオ関連の IP こ の リ フ ァ レ ン ス デザイ ンは、 1920 x 1080 ピ ク セル フ ォーマ ッ ト 、 60 または 75 フ レーム/秒で動作
する ビデオ パイプラ イ ンを 8 つイ ンプ リ メ ン ト し ます。 それぞれの画像は 1 ピ ク セルあた り 4 バイ ト
で構成され、(アルフ ァ チャネル情報付き) RGBA などの高品質ビデオ ス ト リ ームの上限に対応し ます。
60 フ レーム/秒で動作する ビデオ パイプラ イ ンには 497.7MB/s (～ 4Gb/s) の帯域幅が必要で、75 フ レー
ム/秒の場合は 622MB/s (～ 5Gb/s) が必要です。
注記 : リ フ ァ レ ン ス デザイ ンに付属する ソース コード は、 75Hz で動作する 1920 x 1080 ピ ク セル向け
です。 同じデザイ ンを 60Hz で動作させるには、 マイ ク ロプロセ ッ サ ハード ウ ェア仕様 (MHS) フ ァ イ
ル内で、ク ロ ッ ク ジェネレーターの 6 番目のポー ト の入力周波数を 148,000,000 に変更する必要があ り
ます。
ビデオ ト ラ フ ィ ッ クは TPG IP コアで生成され、OSD コ アによ って表示されます。生成される ト ラ フ ィ ッ
クの読み出し /書き込みの総帯域幅は 16 個のビデオ ス ト リ ームに相当し、 9.9538GB/s (79.6Gb/s) を必要
と し ます。
こ のアプ リ ケーシ ョ ン ノ ー ト では、 高精細度のビデオ ス ト リ ームを 16 個用いた AXI システムの性能
を具体的に説明し ます。 ビデオ シ ス テムには最低限、 ソース、 何ら かの内部処理、 およびデ ィ ス テ ィ
ネーシ ョ ンが含まれます。 それらは、 さ ま ざ まな IP モジ ュールを用いた複数の工程での内部処理を可
axi_tpg axi_tpg_1 0x7EF00000 0x7EF0FFFF
axi_tpg axi_tpg_2 0x7EEE0000 0x7EEEFFFF
axi_tpg axi_tpg_3 0x7EEC0000 0x7EECFFFF
axi_tpg axi_tpg_4 0x7EEA0000 0x7EEAFFFF
axi_tpg axi_tpg_5 0x7EE80000 0x7EE8FFFF
axi_tpg axi_tpg_6 0x7EE60000 0x7EE6FFFF
axi_tpg axi_tpg_7 0x7EE40000 0x7EE4FFFF
axi_performance_monitor axi_performance_monitor_0 0x71E00000 0x71E0FFFF
axi_osd axi_osd_0 0x7EF40000 0x7EF4FFFF
axi_vdma axi_vdma_0 0x7E2E0000 0x7E2EFFFF
axi_vdma axi_vdma_1 0x7E2C0000 0x7E2CFFFF
axi_vdma axi_vdma_2 0x7E2A0000 0x7E2AFFFF
axi_vdma axi_vdma_3 0x7E280000 0x7E28FFFF
axi_vdma axi_vdma_4 0x7E260000 0x7E26FFFF
axi_vdma axi_vdma_5 0x7E240000 0x7E24FFFF
axi_vdma axi_vdma_6 0x7E220000 0x7E22FFFF
axi_vdma axi_vdma_7 0x7E200000 0x7E20FFFF
表 1 : リ フ ァ レンス システムのア ド レス マ ッ プ (続き)
ペ リ フ ェ ラル イ ンス タ ンス ベース ア ド レス 上位ア ド レス
ビデオ関連の IP
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 5
能にし ます。 図 2 に示すよ う な標準的なビデオ システムは、 多 く の場合、 入力、 前処理、 メ イ ン処理、
後処理、 および出力の工程で構成されます。 図に示されている ビデオ工程の多 く で、 ビデオ レー ト での
メ モ リ ア ク セスが必要です。 ビデオ データは、 内部処理工程の要求に従って、 メ モ リ に対し て入出力
されます。 こ こ では、 一般的な条件をシ ミ ュ レーシ ョ ンするために、 一連の TPG が内部 IP ブロ ッ ク の
メ モ リ ト ラ フ ィ ッ ク を作成し ます。
AXI イ ン ターコネク ト
デザイ ンには複数の AXI イ ン ターコ ネ ク ト が含まれ、 それぞれが、 スループ ッ ト 、 エ リ ア、 タ イ ミ ン
グの検討項目間のバラ ン スが と られる よ う 調整されています (『LogiCORE IP AXI イ ン ターコネ ク ト 製
品仕様 (v1.05a)』 [参照 5] 参照)。 イ ン ス タ ン スの AXI_MM0、 AXI_MM1、 AXI_MM2 は、 高スルー
プ ッ ト および高 FMAX に最適化 さ れ、 高速のマ ス ターおよびス レーブで使用 さ れます。 AXI_MM0、
AXI_MM1、 AXI_MM2 イ ン ターコネ ク ト は、 よ り 高いスループ ッ ト 向けに最適化されています。 これ
ら は、 TPG によ って生成されたフ レーム データ をバ ッ フ ァーし、 VDMA を介し てその同じデータ を
バッ フ ァーから取 り 出し て、LCD 上に表示する ために使用されます。AXI_Lite および AXI_Lite_Video イ ン ターコネ ク ト イ ン ス タ ン スは通常、 エ リ アに対し て最適化されます。 これらは、 プロセ ッ サによ る
ス レーブ レジス タへのア ク セスおよび AXI VDMA 制御のための VDMA レジス タ空間への書き込みに
使用されます。 AXI VDMA の動作およびレジ ス タの詳細は、 『LogiCORE IP AXI ビデオ ダ イ レ ク ト
メ モ リ ア ク セス v5.00.a 製品ガ イ ド』 [参照 6] で説明されています。
AXI イ ン ターコネク ト (AXI_MM イ ンス タ ンス)
こ の AXI イ ン ターコネ ク ト イ ン ス タ ン スは、 コ ア データ幅 512 ビ ッ ト 、 周波数 200MHz で動作し て、
こ のデザイ ンで可能な最高の FMAX およびスループ ッ ト を実現し ます。 AXI イ ン ターコネ ク ト コ アの
データ幅およびク ロ ッ ク周波数は、 接続先 と なる AXI MIG の性能と一致する ため、 これらの間でデー
タ幅やク ロ ッ ク の変換は必要あ り ません。 AXI イ ン ターコ ネ ク ト コ アのデータ幅およびク ロ ッ ク周波
数を、 メ モ リ コ ン ト ローラーのネ イ テ ィ ブ データ幅およびク ロ ッ ク周波数よ り 小さ く する と、 シス テ
ムに帯域幅のボ ト ルネ ッ クが発生し ます。 512 ビ ッ ト AXI イ ン ターフ ェ イ スの 200MHz でのタ イ ミ ン
グ要件を満たすよ う に、 AXI_MM イ ン ターコネ ク ト と AXI_MIG の間でレジス タ ス ラ イ スのバン ク を
1 つ有効にし ます。AXI イ ン ターコネ ク ト と AXI MIG によ って、MicroBlaze プロセ ッ サの命令キ ャ ッ
シ ュ (ICache) およびデータ キ ャ ッ シュ (DCache) ポー ト 、 8 つの AXI VDMA MM2S ポー ト 、 8 つの
AXI VDMA S2MM ポー ト に接続される 18 ポー ト の AXI MPMC が構成されます。こ の AXI イ ン ター
コ ネ ク ト の コ ン フ ィ ギ ュ レーシ ョ ンは、 『AXI リ フ ァ レ ン ス ガ イ ド』 [参照 3] に記載さ れてい る AXI MPMC ベースのシステムに対する システム性能最適化の推奨事項に従っています。
X-Ref Target - Figure 2
図 2 : 標準的なビデオシステム
X741_02_022812
I/OInterface
Pre-Processing
Line Buffers
CoreProcessing
Line Buffers Line Buffers
Frame Buffers
External Memory
Frame Buffers Frame Buffers
Post-Processing
Source
CPU/Controller
ビデオ関連の IP
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 6
AXI VDMA イ ンス タ ンス
AXI VDMA コ アは、AXI4 ド メ イ ンから AXI4-Stream ド メ イ ン (およびその逆方向) へのビデオ読み出
し /書き込み転送機能を提供する よ う 設計 さ れてい ます。 AXI VDMA に よ っ て、 シ ス テ ム メ モ リ と
AXI4-Stream ベースの対象ビデオ IP 間の高速データ移動が可能にな り ます。 AXI4 イ ン ターフ ェ イ ス
は、 AXI イ ン ターコネ ク ト 間の高速データ転送と バッ フ ァー記述子のフ ェ ッチに使用されます。
AXI VDMA コ アは、 完全に同期し たフ レーム DMA 操作と 2D DMA 転送の Gen-Lock および Frame Sync など、 ビデオ特有の機能を備えています。 同期動作に加えて、 中央プロセ ッ サによ る制御を容易に
する ため、フ レーム格納番号と スキ ャ ッ ター ギ ャザーモード またはレジス タ直接操作モード が利用でき
ます。
こ のデザイ ンは、 よ り シンプルな AXI VDMA レジス タ直接モード だけで十分にシステムを イ ンプ リ メ
ン ト でき、スキ ャ ッ ター ギャザー機能に要するエ リ ア コ ス ト が不要と なる ため、スキ ャ ッ ター ギャザー
機能は使用し ていません。 スキ ャ ッ ター ギ ャザーは、 システムが AXI VDMA の動作を比較的複雑な ソ
フ ト ウ ェアで制御する必要があ る場合にのみ有効にし て く ださい。
AXI VDMA コ アの初期化レ ジ ス タ、 ス テータ ス レ ジ ス タ、 および管理レ ジ ス タ には、 AXI4-Lite ス
レーブ イ ン ターフ ェ イ ス を介し てア ク セス し ます。
こ のデザイ ンは 8 つの AXI VDMA イ ン ス タ ン ス を用い、 AXI4 メ モ リ マ ッ プ側では 2 つの 64 ビ ッ ト
イ ン ターフ ェ イ ス、 ス ト リ ー ミ ング側では 2 つの 32 ビ ッ ト イ ン ターフ ェ イ ス を使用し ます。 VDMA のア ッ プサイザーは、ス ト リ ー ミ ング側の 32 ビ ッ ト の ト ラ ンザク シ ョ ンから メ モ リ マ ッ プ側の 64 ビ ッ
ト 幅の ト ラ ンザク シ ョ ンへの変換に使用されます。 同様に、 ダウ ンサイザーは 64 ビ ッ ト メ モ リ マ ッ プ
方式の ト ラ ンザク シ ョ ンを、 32 ビ ッ ト のス ト リ ー ミ ング側 ト ラ ンザク シ ョ ンに変換し ます。
AXI VDMA イ ン ス タ ン スの 64 ビ ッ ト 幅の MM2S イ ン ターフ ェ イ スおよび S2MM イ ン ターフ ェ イ ス
は、 AXI イ ン ターコネ ク ト の AXI_MM イ ン ス タ ン スに接続されます。 マス ターは 148.5MHz (フ レー
ム レー ト 60Hz)/185MHz (フ レーム レー ト 75Hz) (ビデオ ク ロ ッ ク ) で動作する ため、200MHz の AXI イ ン ターコネ ク ト コ アの周波数への非同期ク ロ ッ ク コ ンバーターが必要です。 AXI イ ン ターコネ ク ト
のア ッ プサイザーは、 AXI VDMA か らの 64 ビ ッ ト ト ラ ンザク シ ョ ンを AXI イ ン ターコ ネ ク ト コ ア
への 512 ビ ッ ト 幅の ト ラ ンザク シ ョ ンへ変換し ます。
AXI VDMA イ ン ス タ ン スのスループ ッ ト を最大にするには、 最大バース ト 長を 256 に設定し ます。 さ
ら に、 マス ター イ ン ターフ ェ イ スの読み出しおよび書き込みの発行数を 4 に設定し、 読み出し /書き込
み FIFO の深さ を 512 にし てスループ ッ ト を最大にし ます。 これらの設定は、 『AXI リ フ ァ レン ス ガイ
ド』 [参照 3] に記載されている AXI エン ド ポイ ン ト マス ターの性能に関する推奨事項に従っています。
さ らに、読み出し側と書き込み側の AXI VDMA 内部のラ イ ン バッ フ ァーは深さが 1K に設定されてお
り 、 AXI VDMA の格納および転送機能が両チャネルで有効になる こ と でシステム性能が向上する と共
に、 システム ス ロ ッ ト リ ングの危険性を軽減し ます。 詳細は、 『LogiCORE IP AXI ビデオ ダ イ レ ク ト
メ モ リ ア ク セス v5.00.a 製品ガ イ ド』 [参照 6] を参照し て く ださい。
デザイ ンでパラ メ ーター C_PRMRY_IS_ACLK_ASYNC が 1 に設定されている場合は、 次の手順に従
います。
1. コ ア イ ン ス タ ン ス を右ク リ ッ ク し て [Make This IP Local] を ク リ ッ ク し、XPS プロ ジェ ク ト にロー
カル pcore を作成し ます。
2. pcores/axi_vdma_v5_00_a/data/ デ ィ レ ク ト リ に移動し ます。
3. axi_vdma_2_1_0.tcl フ ァ イルを開き ます。
4. Tcl フ ァ イル内で、 同じ ク ロ ッ ク ド メ イ ン内の信号を不適切に制約し ている 77 行目から 136 行目
を コ メ ン ト ア ウ ト し ます。 た と えば、 コ アが非同期モード (C_PRMRY_IS_ACLK_ASYNC=1) に設定
され、 m_axi_mm2s_aclk と s_axi_lite_aclk が同じ ク ロ ッ ク ソース を使用する場合、 次のタ イ ミ ン
グ無視 (TIG) 制約を コ メ ン ト ア ウ ト し ます。
puts $outputFile "TIMESPEC TS_${instname}_from_s_axi_lite_aclk_to_m_axi_mm2s_aclk = FROM \"s_axi_lite_aclk\" TO \"m_axi_mm2s_aclk\" TIG;"
ビデオ関連の IP
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 7
puts $outputFile "TIMESPEC TS_${instname}_from_m_axi_mm2s_aclk_to_s_axi_lite_aclk = FROM \"m_axi_mm2s_aclk\" TO \"s_axi_lite_aclk\" TIG;"
5. フ ァ イルを保存し ます。
6. XPS で [Project] を ク リ ッ ク し、 [Rescan User Repositories] を ク リ ッ ク し ます。
MicroBlaze プロセ ッサの ICache および DCache
MicroBlaze プロセ ッ サは、 ビデオ データパス を設定し てモニターする ソ フ ト ウ ェア アプ リ ケーシ ョ ン
を メ イ ン メ モ リ から実行するため、MicroBlaze プロセ ッ サの ICache マス ターおよび DCache マス ター
は AXI イ ン ターコネ ク ト に接続され、 100MHz で動作し ます。 MicroBlaze プロセ ッ サを この周波数で
動作させる る と、 タ イ ミ ングが向上し、 エ リ アの削減につなが り ます。
詳細は、『MicroBlaze プロセ ッ サ リ フ ァ レ ン ス ガイ ド : エンベデッ ド開発キ ッ ト (EDK) 13.4』 [参照 7] を参照し て く ださ い。ク ロ ッ ク を 100MHz にする こ と で、AXI イ ン ターコネ ク ト で整数比の同期ク ロ ッ
ク コ ンバーターが使用可能にな り 、 これによ って非同期コ ンバーターよ り も低いレ イ テンシ と よ り 小さ
いエ リ アが得られます。
AXI_7SERIES_DDRX
AXI イ ン ターコネ ク ト に接続される唯一のス レーブは、 axi_7series_ddrx メ モ リ コ ン ト ローラー (MIG ツールを XPS に統合するブロ ッ ク ) です。メ モ リ コ ン ト ローラーの AXI イ ン ターフ ェ イ スは、512 ビ ッ
ト 幅で 200MHz で動作し、 スループ ッ ト およびタ イ ミ ングを最適化するために、狭いバース ト のサポー
ト は無効になっています。 こ のコ ン フ ィ ギ ュ レーシ ョ ンは、 メ モ リ ク ロ ッ ク が 800MHz の 64 ビ ッ ト
DDR3 DIMM に対応する AXI イ ン ターフ ェ イ スのネ イ テ ィ ブ ク ロ ッ クおよび幅に適合し てお り 、 ス
ピード グレード -1 の Kintex-7 デバイ スにおける メ モ リ コ ン ト ローラーの最大性能を実現し ます。
ス レーブ イ ン ターフ ェ イ スの読み出し /書き込み発行数は 8 です。 イ ン ターフ ェ イ スが 200MHz でのタ
イ ミ ングを確実に満たすよ う に、 レジス タ ス ラ イ ス を有効にし ています。 これらの設定によ り 、 ト ラ ン
ザ ク シ ョ ンの高度なパイプ ラ イ ン処理が可能にな り 、 システム スループ ッ ト が向上し ます。 メ モ リ コ
ン ト ローラーの詳細は、『7 シ リ ーズ FPGA メ モ リ イ ン ターフ ェ イ ス ソ リ ューシ ョ ン ユーザー ガイ ド』
[参照 8] を参照し て く ださ い。
AXI イ ン ターコネク ト (AXI_Lite、 AXI_Lite_Video)
MicroBlaze プロセ ッ サのデータ ペ リ フ ェ ラル (DP) イ ン ターフ ェ イ スのマス ターは、制御およびステー
タ ス情報のために、デザイ ンの AXI4-Lite ス レーブ レジス タすべてに対し て書き込みと読み出し を実行
し ます。
これらのイ ン ターコネ ク ト は 32 ビ ッ ト で、 高い FMAX およびスループ ッ ト は必要 と し ません。 こ のた
め、 これらには独立し た AXI イ ン ターコネ ク ト を使用し、 デザイ ン内のよ り 低速の FMAX で動作する
部分に接続されます。
デザイ ンには 16 を越え る AXI4-Lite ス レーブ イ ン ターフ ェ イ スの数があ る ため、 プロセ ッ サがシステ
ム内のすべての AXI4-Lite イ ン ターフ ェ イ スにア ク セスする には、 AXI2AXI コ ネ ク タおよび追加の
AXI イ ン ターコネ ク ト のイ ン ス タ ン スが必要です。
デザイ ンの AXI_Lite および AXI_Lite_Video AXI イ ン ターコネ ク ト ブロ ッ ク に高いスループ ッ ト は必
要ないため、 これらのブロ ッ クは共有ア ク セス モード に設定されています。 つま り 、 これらのイ ン ター
コ ネ ク ト ブロ ッ ク は、 性能よ り も エ リ アを優先し て最適化でき ます。 これら のイ ン ターコ ネ ク ト の ク
ロ ッ ク を 50MHz にする こ と で、AXI イ ン ターコネ ク ト で整数比の同期ク ロ ッ ク コ ンバーターが使用可
能にな り 、 これによ って非同期ク ロ ッ ク コ ンバーターよ り も低いレ イ テンシ と よ り 小さいエ リ アが得ら
れます。
ビデオ関連の IP
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 8
AXI_Lite イ ン ターコネク ト
AXI_Lite イ ン ターコネ ク ト のス レーブは、MDM、AXI_UARTLITE、AXI_IIC、AXI_INTC、AXI_VTC (2 つのイ ン ス タ ン ス)、 AXI OSD、 AXI_Lite_Video イ ン ターコネ ク ト へのス レーブ AXI2AXI コネ ク
タ用です。
AXI_Lite_Video イ ン ターコネク ト
AXI2AXI コネ ク タは、AXI_Lite イ ン ターコネ ク ト をマス ターと し て AXI_Lite_Video イ ン ターコネ ク
ト に接続し ます。 こ の AXI イ ン ターコ ネ ク ト のス レーブは、 AXI_TPG (8 イ ン ス タ ン ス) および AXI VDMA ス レーブ イ ン ターフ ェ イ ス (8 イ ン ス タ ン ス) です。
AXI VTC
AXI VTC は、 汎用のビデオ タ イ ミ ング ジェネレーター兼デ ィ テ ク ターです。 このコ アの入力側は、 水
平同期パルス と 垂直同期パルス、 極性、 ブ ラ ンキング、 タ イ ミ ング、 およびア ク テ ィ ブ ビデオ ピ ク セ
ルを自動検出し ます。 出力側は、 標準的なビデオ システムで使用される水平ブラ ンキング と垂直ブラ ン
キングおよび同期の各パルス を生成し、 プロ グ ラ ム可能なパルス極性をサポー ト し ます。
AXI VTC には、 プロセ ッ サから ス レーブ制御レジス タにア ク セスする ための AXI4-Lite イ ン ターフ ェ
イ スが含まれます。 AXI VTC の詳細は、 『LogiCORE IP ビデオ タ イ ミ ング コ ン ト ローラー v3.0 デー
タ シー ト 』 [参照 9] を参照し て く ださい。
こ のデザイ ンでは、 2 つの AXI VTC イ ン ス タ ン ス を検出機能な しで使用し ています。 1 つ目のイ ン ス
タ ン スはビデオ パイプラ イ ンのビデオ入力部で使用され、 2 つ目はその出力部であ る AXI OSD で使用
されます。
Video Timing Controller v3.0 コ アの使用にはラ イセン スが必要で、 CORE Generator™ ツールの v13.2 以上で生成でき ます。
AXI TPG
AXI TPG には、 プロセ ッ サから ス レーブ制御レジス タにア ク セスする ための AXI4-Lite イ ン ターフ ェ
イ スが含まれます。
リ フ ァ レン ス デザイ ンでは、 DDR3 メ モ リ へのビデオ ト ラ フ ィ ッ クは、 一連の TPG によ って生成され
ます。 各 TPG ブロ ッ クは、 ビデオ業界で検証およびテス ト に広 く 使用されている複数のビデオ テス ト
パターンを生成でき ます。 また、 リ フ ァ レ ン ス デザイ ンではシステム性能を示すために生成される ト ラ
フ ィ ッ ク量のみが重要なため、TPG はビデオ ソースの代用と し て 使用されます。制御ソ フ ト ウ ェアは、
全画面カ ラー、 カ ラー バー、 水平および垂直バース ト パターン、 ゾーン プレー ト などのパターンを生
成し ます。 どのテス ト パターンを選択し て も、 生成されるデータ量は同じ 1080p HD ビデオです。 た と
えば、RGBA (32 ビ ッ ト )、1080p60 パターンは 4Gb/s のデータ ス ト リ ームに相当する 497.7MB/s の ト
ラ フ ィ ッ ク を生成し ます。同様に、RGBA (32 ビ ッ ト )、1920 x 1080 ピ ク セル、フ レーム レー ト 75Hz の
パターンは 622MB/s の ト ラ フ ィ ッ ク、 すなわち約 5Gb/s のデータ ス ト リ ームを生成し ます。
ソ フ ト ウ ェ ア制御によ って複数の動作モー ド が使用可能にな り ます。 こ のアプ リ ケーシ ョ ン ノ ー ト で
は、 TPG は常に全画面カ ラー、 カ ラー バー、 水平ラ ンプ、 垂直ラ ンプ、 ゾーン プレー ト の中から任意
の 1 テス ト パターンを生成し ます。 これらのパターンはテス ト 用であ り 、放送業界の規格向けにキ ャ リ
ブレー ト されてはいません。
AXI OSD
OSD LogiCORE IP は柔軟なビデオ処理ブロ ッ ク を提供し、 アルフ ァ ブレ ンデ ィ ング、最大 8 つまでの
独立し たレ イヤーの合成が可能です。 また、 最大 4K x 4K の画像を処理でき る単純なテキス ト およびグ
ラ フ ィ ッ ク ス を、 色成分あた り 8、 10、 ま たは 12 ビ ッ ト の YUVA 4:4:4 あ るいは RGBA 画像フ ォー
マ ッ ト で生成し ます。こ のアプ リ ケーシ ョ ン ノー ト の OSD は 8 つのビデオ ス ト リ ームを独立し た表示
レ イ ヤー と し て合成し ます。 TPG コ アが生成する ビデオ ス ト リ ームはソ フ ト ウ ェ ア制御で有効にな る
ビデオ関連の IP
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 9
ため、 デ ィ スプレ イには合成済みのレ イ ヤーが重なって表示されます。 図 3 に、 OSD コ アの 3 レベル
のレ イヤーから な るブロ ッ ク図を示し ます。
AXI OSD には、 プロセ ッ サから ス レーブ制御レジス タにア ク セスする ための AXI4-Lite イ ン ターフ ェ
イ スが含まれます。 AXI OSD の詳細は、 『LogiCORE IP Video On-Screen Display v2.0 データ シー ト 』
[参照 10] を参照し て く ださい。
Video On-Screen Display コ アの使用には SignOnce IP サイ ト ラ イセン スが必要で、 ザイ リ ン ク ス ISE Design Suite に含まれる CORE Generator ツールを使用し て生成でき ます。
コ アのシ ミ ュ レーシ ョ ン評価ラ イセン スは、 CORE Generator ツールに付属し ています。 FPGA のビ ッ
ト ス ト リ ーム生成を含むコ アの完全な機能を使用するには、ザイ リ ン ク スから フル ラ イセン ス を入手す
る必要があ り ます。
AXI Performance Monitor
AXI Performance Monitor コ ア (AXI PERFORMANCE MONITOR) は、AXI イ ン ターコネ ク ト に接続
された DDR3 メ モ リ のスループ ッ ト を計測し ます。 プロセ ッ サは、AXI Performance Monitor コ アに含
まれる ス レーブ AXI4-Lite イ ン ターフ ェ イ ス を介し て、 こ のコ アのレ ジ ス タ にア ク セス し ます。 AXI Performance Monitor コ アは、AXI ス レーブ と AXI イ ン ターコネ ク ト 間の読み出しチャネルおよび書き
込みチャネルをモニ ターするのみです。 こ のコ アが、 モニ ターし ている AXI ト ラ ンザク シ ョ ンを修正/ 変更する こ と はあ り ません。また、適切な信号を コ アに接続する こ と によ って、システムの glass-to-glass 遅延が計算されます。
X-Ref Target - Figure 3
図 3 : 3 レ イヤーから成る OSD コアのブロ ッ ク図
X741_03_022812
BackgroundColor
PrioritySelect
Position
Screen Size
GraphicsController(Layer 2)
Layer 0 Layer 1
Priority 0Multiplexer(Lowest)
AlphaBlend
Element
ControlRegisters
Priority 0Multiplexer(Lowest)
Host Control
Host Status
AlphaBlend
Element
AlphaBlend
Element
AlphaBlend
Control
AlphaBlend
Control
H/CCounters
AlphaBlend
Control
InterruptStatus
Priority 0Multiplexer(Lowest)
Alpha Blend Pipeline
ソ フ ト ウ ェ ア アプ リ ケーシ ョ ン
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 10
注記 : こ のアプ リ ケーシ ョ ン ノ ー ト では、 glass-to-glass 遅延は、 TPG (ビデオ ソース) から LCD 画面
(ビデオ シン ク ) に 1 フ レームを表示する までにかかる ク ロ ッ ク サイ クル数 と し て定義されています。
スループ ッ ト を計測するには、 システムで複数の信号を接続する必要があ り ます。 DDR ス レーブ イ ン
ターコネ ク ト (AXI_MM) は、 モニ ターの 4 つのス ロ ッ ト のいずれかに接続し ます。 さ らに、 プロセ ッ
サから コ ア レジス タにア ク セスするために、 AXI_Lite バス イ ン ターフ ェ イ ス も接続し ます。 これら 2 つのバス イ ン ターフ ェ イ スの信号のほかに、 コ ア ク ロ ッ ク (2 つのバス イ ン ターフ ェ イ スのク ロ ッ ク周
波数の う ちの高い方) も 接続す る 必要が あ り ま す。 シ ス テ ム の glass-to-glass 遅延を評価す る には、
Vid_clk、 Vtc0_Fsync、 Vsync_osd、 Tpg_Active_video_in、 Tpg_Data、 Osd_Active_Video_In、 および
Osd_data も接続し ます。VTC が生成する Fsync 信号と、色空間コ ンバーターが生成する Vsync 信号で
glass-to-glass 遅延を評価し ます。
こ のコ アは、 読み出しバイ ト 、 書き込みバイ ト 、 読み出し要求、 書き込み要求、 および書き込み応答の
総数などの性能基準も計測でき ます。 カ ウ ン ト の開始および終了条件は、 レジス タ イ ン ターフ ェ イ ス を
介し てプロ セ ッ サか ら送られます。 コ アのグ ローバル ク ロ ッ ク カ ウ ン ターが、 カ ウ ン ト の開始イベン
ト と終了イベン ト 間の ク ロ ッ ク数を計測し ます。 パフ ォーマン ス モニ ターで使用される カ ウ ン ターは、
レジス タ イ ン ターフ ェ イ ス を介し て 32 ビ ッ ト または 64 ビ ッ ト に設定でき ます。 ユーザーが選択可能
な最終的な基準値も レジス タ イ ン ターフ ェ イ ス を介し て読み出すこ と ができ ます。
こ のアプ リ ケーシ ョ ン ノー ト では、AXI Performance Monitor コ アは、DDR3 ス レーブに接続されてコ
アのスループ ッ ト を計測し ます。 パフ ォーマン ス モニ ターに接続さ れた有効信号、 レデ ィ 信号、 ス ト
ローブ信号などの AXI 信号は、 バス上のイベン ト 計測する各種カ ウ ン ターを有効にする ために使用さ
れます。
ソ フ ト ウ ェ ア アプリ ケーシ ョ ン
AXI VDMA DISPLAY アプ リ ケーシ ョ ン
ソ フ ト ウ ェ ア アプ リ ケーシ ョ ンはビデオ パイプ ラ イ ン を開始し、 これによ ってユーザーが リ アルタ イ
ムで帯域幅を確認でき る よ う にな り ます。 また、 LCD 画面上にパターンをレ イヤー別に表示し た り 、 全
レ イヤーをアルフ ァ ブレンデ ィ ング し た ものを表示し た り し ます。
システムを制御する ためのアプ リ ケーシ ョ ン レベルのソ フ ト ウ ェ アは、 各 IP に対し て提供された ド ラ
イバーを使用し て C 言語で記述されています。 各 IP のプロ グ ラマ モデルは、 ド ラ イバーが使用する特
定の API を記述し ます。 あ るいは、 アプ リ ケーシ ョ ン レベルで IP 制御レジス タ を直接使用し、 割 り 込
みを処理する よ う にアプ リ ケーシ ョ ン ソ フ ト ウ ェ アを記述する こ と もでき ますが、アプ リ ケーシ ョ ン レ
ベルでは、 提供された ド ラ イバーと制御レ イヤーを使用する方がはるかに便利です。
リ フ ァ レン ス デザイ ンのアプ リ ケーシ ョ ン ソ フ ト ウ ェ アは、 次を実行し ます。
1. ソ フ ト ウ ェア アプ リ ケーシ ョ ンは、 まず IIC イ ン ターフ ェ イ ス を介し て KC705 ボード の HDMI ポー ト を リ セ ッ ト し ます。
2. デフ ォル ト のグレー パターンを書き込むよ う に TPG イ ン ス タ ン ス を設定し ます。 動作は、 AXI VTC イ ン ス タ ン スの開始まで開始されません。
3. プロセ ッ サによ る レジス タへの書き込みを含む、 AXI VDMA イ ン ス タ ン ス を開始し ます。 その後、
読み出し /書き込みチャネルを起動し、 VDMA イ ン ス タ ン スでの転送を開始し ます。
4. AXI VTC イ ン ス タ ン ス を 1920 x 1080 ピ ク セル (75Hz) のタ イ ミ ング設定で開始し ます。
5. AXI OSD を解像度 1920 x 1080 の出力用に設定し ます。
次のテス ト パターンを書き込むよ う に、 デザイ ンの 8 つの TPG イ ン ス タ ン ス を設定し ます。
• カ ラー バー (レ イヤー 0)
• ゾーン プレー ト パターン (レ イヤー 1)
• 垂直バー (レ イヤー 2)
• 水平バー (レ イヤー 3)
• 格子バー (レ イヤー 4)
ハー ド ウ ェ ア上でのリ フ ァ レンス デザイ ンの実行
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 11
• 全画面赤 (レ イヤー 5)
• 全画面緑 (レ イヤー 6)
• 全画面青 (レ イヤー 7)
最初の設定シーケン スが終わる と、 ユーザーは番号 (オプシ ョ ン 0 ～ 7) を選択する こ と で特定のレ イ
ヤーを表示させる こ と ができ ます。特定のレ イヤーの番号を選択する と、そのレ イヤーに対する アルフ ァ
ブレンデ ィ ング値が最大に、その他のレ イヤーの値が最小にな る よ う に OSD レジス タが変更されます。
オプシ ョ ン 8 (全レ イヤーのアルフ ァ ブレ ンデ ィ ング) を選択し た場合は、 アルフ ァ ブレンデ ィ ング レ
ジス タにレ イ ヤーご と に異な る値が設定される ため、 すべてのレ イ ヤーを同時に LCD 画面上に表示で
き ます。オプシ ョ ン 9 はコ アから性能基準を読み出し、オプシ ョ ン d はシステムにおける glass-to-glass 遅延を表示し ます。
ハー ド ウ ェ ア上でのリ フ ァ レンス デザイ ンの実行
こ のセ ク シ ョ ンでは、 ハー ド ウ ェ アで リ フ ァ レ ン ス デザイ ン を実行する手順について説明し ます。 リ
フ ァ レン ス デザイ ンは、 図 4 に示す KC705 ボード上で実行されます。
これら手順の括弧内の番号は図 4 に示す番号に対応し ています。 ただし、 図内の番号の中にには説明で
触れていないものも あ り ます。
注記 : 図の番号すべてに関する説明は、 『Kintex-7 FPGA 用 KC705 評価ボー ド ユーザー ガ イ ド』 [参
照 1] を参照し て く ださい。
1. USB ケーブルをホス ト PC から USB JTAG ポー ト (6) に接続し ます。 適切なデバイ ス ド ラ イバー
がイ ン ス ト ールされている こ と を確認し ます。
2. 別の USB ケーブルをホス ト PC から USB UART ポー ト に接続し ます。 2 ページの 「ハード ウ ェア
要件」 に記載された USB-UART ド ラ イバーがイ ン ス ト ールされている こ と を確認し ます。
X-Ref Target - Figure 4
図 4 : KC705 ボー ド
X741_04_030112
3
30 3133
14
17
21
429
1
8
7
121510
11
18
6
13
16
2
26
9
00Square callout references a componenton the back side of the board
Round callout references a componenton the front side of the board
00
527
19
28
22
24
23
User rotary switchlocated under LCD
25
20
ハー ド ウ ェ ア と ソ フ ト ウ ェ アの実行結果
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 12
3. KC705 の HDMI コネ ク タ (18) に、 解像度 1920 x 1080、 最大 75Hz のビデオ信号を表示可能なビ
デオ モニターを接続し ます。
4. 電源ケーブルを接続し ます。
5. 電源をオンにし ます (27)。
6. ホス ト PC 上で、 次の設定で HyperTerminal などのター ミ ナル プロ グ ラ ムを開始し ます。
• ボー レー ト : 9600
• データ ビ ッ ト : 8
• パ リ テ ィ : な し
• ス ト ッ プ ビ ッ ト : 1
• フ ロー制御 : な し
構築済みビ ッ ト ス ト リームと コ ンパイル済みソ フ ト ウ ェ ア アプ リ ケーシ ョ ンを使用
し た リ フ ァ レンス システムの実行
<unzip_dir>/kc705_video_8x_pipeline/ デ ィ レ ク ト リ の ready_for_download デ ィ レ ク ト
リ にあ る フ ァ イルを使用し てシステムを実行する手順は、 次の とお り です。
1. ザイ リ ン ク スのコマン ド シェルまたはター ミ ナル ウ ィ ン ド ウで次のコマン ド を実行し、 デ ィ レ ク
ト リ を ready_for_download に変更し ます。 60Hz または 75Hz のいずれかのデ ィ レ ク ト リ に移
動し ます (この例では 75Hz)。
% cd <unzip dir>/kc705_video_8x_pipeline/ready_for_download/75Hz
2. 次のコマン ド で、 Xilinx Microprocessor Debugger (XMD) ツールを起動し ます。
% xmd
3. XMD にビ ッ ト ス ト リ ームをダウ ン ロード し ます。
XMD% fpga -f download.bit
4. XMD でプロセ ッ サに接続し ます。
XMD% connect mb mdm
5. プロセ ッ サ コード (ELF) フ ァ イルをダウ ン ロード し ます。
XMD% dow axi_vdma_display.elf
6. ソ フ ト ウ ェアを実行し ます。
XMD% run
ハー ド ウ ェ ア と ソフ ト ウ ェ アの実行結果
KC705 ボー ド に接続 さ れた Dell P2210T LCD モ ニ タ ーには カ ラ ー バー パ タ ー ン が表示 さ れ、
HyperTerminal 画面には、 図 5 に示すよ う な出力が表示されます。
パフ ォーマンス
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 13
ユーザーは、 HyperTerminal 画面に表示された次の 11 のビデオ パターンから 1 つを選択でき ます。
0 = カ ラー バー (レ イヤー 0)
1 = ゾーン プレー ト パターン (レ イヤー 1)
2 = 垂直ラ ンプ (レ イヤー 2)
3 = 水平ラ ンプ (レ イヤー 3)
4 = 格子バー (レ イヤー 4)
5 = 全画面赤 (レ イヤー 5)
6 = 全画面緑 (レ イヤー 6)
7 = 全画面青 (レ イヤー 7)
8 = 全レ イヤー同時のアルフ ァ ブレン ド (レ イヤー 0 ～ 7)
9 = リ アルタ イ ムのシステム性能 (転送 1 秒)
d = 1 フ レームの リ アルタ イ ム システム glass-to-glass delay 遅延
パフ ォーマンス AXI_MM イ ン ターコネ ク ト は 512 ビ ッ ト で、 200MHz で動作し ます。 各チャネルの理論上の最大帯域
幅は 12.8GB/s です。
DDR3 PHY は 64 ビ ッ ト で、 メ モ リ ク ロ ッ ク周波数は 800MHz に設定されています。 DDR3 の理論上
のスループ ッ ト は 12.8GB/秒で、 これはこ のデザイ ンで使用可能な総帯域幅です。
ソ フ ト ウ ェア アプ リ ケーシ ョ ンのオプシ ョ ン 9 を選択する と、 次のよ う な出力が表示されます (表示さ
れる値は、 若干異な る場合があ る)。
---------DDR3, AXI4 Slave Profile Summary........Theoretical DDR Bandwidth = 12800000000 bytes/secPractical DDR bandwidth = 9975795872 bytes/secPercentage of DDDR Bandwidth consumed
by eight Video Pipelines (Approx.) = 77.9359%
X-Ref Target - Figure 5
図 5 : HyperTerminal の出力
X741_05_022912
ハー ド ウ ェ アの構築
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 14
総帯域幅は約 9,975MB/s で、 メ イ ン メ モ リ の理論的総帯域幅 12,800MB/s の約 77% にあた り ます。
ソ フ ト ウ ェア アプ リ ケーシ ョ ンのオプシ ョ ン d を選択する と、 次のよ う な出力が表示されます。
Processing Time Per Frame (Glass to Glass delay) = 13.572015 ms
注記 : 表示される値は、 若干異なる場合があ り ます。
ハー ド ウ ェ アの構築
このセ ク シ ョ ンでは、 ハード ウ ェア デザイ ンの再構築について説明し ます。
プロ ジ ェ ク ト を再構築する前に、 AXI OSD および AXI VTC のラ イ セン スがイ ン ス ト ールされている
こ と を確認する必要があ り ます。 AXI VTC または AXI OSD の評価ラ イセン ス を取得するには、 次の
ウ ェブサイ ト を参照し て く ださ い。
• ザイ リ ン ク ス Video Timing Controller [参照 11]
• ザイ リ ン ク ス On-Screen Display LogiCORE IP [参照 12]
注記 : リ フ ァ レン ス デザイ ンに含まれる ソース コード は、 75Hz のフ レーム レー ト にのみ対応し ます。
MHS フ ァ イルの 6 番目の ク ロ ッ ク ポー ト に対する入力周波数を 148,000,000 に変更し てビ ッ ト ス ト
リ ー ム を 生成す る と、 60Hz モー ド での動作が可能にな り ま す。 生成済みの ビ ッ ト ス ト リ ーム は、
<unzipdir>/kc705_video_8x_pipelne/HW/K7_MB_video_pipelines/implementation/download.bit
にあ り ます。
1. XPS で kc705_video_8x_pipeline/HW/k7_MB_video_pipelines/system.xmp を開き ま
す。
2. [Hardware] → [Generate Bitstream] を ク リ ッ ク し、 システムのビ ッ ト ス ト リ ームを生成し ます。
3. [Device Configuration] → [Update Bitstream] を ク リ ッ ク し、bootloop プロ グ ラ ムでブロ ッ ク RAM を初期化し ます。 これによ り 、 プロセ ッ サが確実に メ モ リ 内の安定し たプロ グ ラ ムからブー ト され
ます。
SDK でのソ フ ト ウ ェ アのコ ンパイル
1. SDK を起動し ます。 Linux の場合は xsdk と入力し ます。
2. Workspace Launcher で、 次のワーク スペース を選択し ます。
<unzip dir>/kc705_video_8x_pipeline/SW/SDK_Workspace
3. [OK] を ク リ ッ ク し ます。
4. [Xilinx Tools] → [Repositories] を ク リ ッ ク し、 リ ポジ ト リ を設定し ます。
5. ローカル リ ポジ ト リ の場合、 [New] を ク リ ッ ク し ます。
6. デ ィ レ ク ト リ を <unzip dir>/kc705_video_8x_pipeline/SW/repository に変更し ます。
7. [OK] を ク リ ッ ク し ます。
8. [File] → [Import] → [General] → [Existing Projects] を選択し て、 ボード サポー ト パッ ケージ
(BSP)、 ハード ウ ェア プラ ッ ト フ ォーム、 ソ フ ト ウ ェア アプ リ ケーシ ョ ンを ワーク スペースにイ ン
ポー ト し ます。
9. [Next] を ク リ ッ ク し て <unzip dir>/kc705_video_8x_pipeline/SW に移動し ます。
10. [OK] を ク リ ッ ク し ます。
11. すべてのチェ ッ ク ボ ッ ク ス (axi_vdma_display と K7_MB_video_pipelines_hw_platform を含む) がオンになっている こ と を確認し ます。
12. 関連する ソ フ ト ウ ェア アプ リ ケーシ ョ ンが選択されている こ と を確認し ます。
13. [Finish] を ク リ ッ ク し ます。
デザイ ンの特性
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 15
こ の段階で、 BSP と ソ フ ト ウ ェ ア アプ リ ケーシ ョ ンがコ ンパイルされます。 こ の処理には 2 分か ら 5 分程度かか り ます。 これで、 SDK で既存のソ フ ト ウ ェ ア アプ リ ケーシ ョ ンの変更やソ フ ト ウ ェア アプ
リ ケーシ ョ ンの新規作成が可能にな り ま し た。
SDK でのハー ド ウ ェ アおよびソ フ ト ウ ェ アの実行
1. [Xilinx Tools] → [Program FPGA] を ク リ ッ ク し ます。
注記 : bootloop が microblaze_0 に使用されている こ と を確認し ます。
2. [Program] を ク リ ッ ク し ます。
3. [Project Explorer] ウ ィ ン ド ウで、[vdma_display] → [Run As] → [Launch on Hardware] を右ク リ ッ
ク し ます。
デザイ ンの特性 リ フ ァ レ ン ス デザ イ ン は、 ISE Design Suite : Embedded Edition 13.4 を 使用 し て、 Kintex-7 FPGA XC7K325TFFG900-1 にイ ンプ リ メ ン ト されます。
次の リ ソースが使用されます。
• 使用される LUT の総数 : 203,800 の う ち 97,101 (47%)
• 使用される I/O の総数 : 500 の う ち 163 (32%)
• 使用される内部 メ モ リ の総数 :
• RAMB36E1 : 445 の う ち 148 (33%)
• RAMB18E1 : 890 の う ち 40 (4%)
注記 : デバイ スの リ ソース使用率の結果は、 イ ンプ リ メ ンテーシ ョ ン ツールのバージ ョ ンによ って異な
り ます。 厳密な結果は変動する可能性があ り ます。 上記の値は、 指標と し て使用し て く ださい。
リ フ ァ レンス デザイ ン
リ フ ァ レ ン ス デザイ ンは、 ハー ド ウ ェ ア上で完全に検証され、 テ ス ト されています。 こ のデザイ ンに
は、 各種モジュールの多様な機能についての詳細が含まれています。 イ ン ターフ ェ イ スは、 ISE Design Suite 13.4 によ り 、 メ モ リ コ ン ト ローラーに対する メ イ ン AXI イ ン ターフ ェ イ スに 200MHz で適切に
配置配線されています。
こ のアプ リ ケーシ ョ ン ノ ー ト の リ フ ァ レ ン ス デザイ ン フ ァ イルは、 次のサイ ト から ダウ ン ロード でき
ます。
https://secure.xilinx.com/webreg/clickthrough.do?cid=184421
表 2 に、 リ フ ァ レ ン ス デザイ ンの詳細を示し ます。
表 2 : リ フ ァ レンス デザイ ンの詳細
パラ メ ーター 内容
全般
開発元 Sateesh Reddy Jonnalagada、Vamsi Krishna
ターゲ ッ ト デバイ ス (ステ ッ ピング レベル、 ES、 製造、
ス ピード グレード )Kintex-7 FPGA
ソース コード の提供 あ り
ソース コード の形式 VHDL/Verilog (ソース コード の一部は暗号
化済み)
既存のザイ リ ン ク ス アプ リ ケーシ ョ ン ノ ー ト / リ フ ァ レ
ン ス デザ イ ン、 CORE Generator ツール、 サー ド パー
テ ィ からデザイ ンへのコード /IP の使用
EDK 用に提供 さ れた リ フ ァ レ ン ス デザ イ
ンお よ び COREGenerator ツールで生成 さ
れる ビデオ コ ア
シ ミ ュ レーシ ョ ン
使用率とパフ ォーマンス
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 16
使用率とパフ ォーマンス
表 3 に、 デバイ ス と使用率についての情報を示し ます。
表 4に、 3 ページの図 1 に示し た IP コ アのデバイ ス リ ソース使用率を詳し く 示し ます。 表 4 の情報は、
XPS の [Design Overview] → [Module Level Utilization] レ ポー ト を 選択 し て表示 さ れ る [Design Summary] タブから得られます。使用率の情報は、モジ ュールの境界を越えた ロ ジ ッ ク最適化と モジュー
ル間のロ ジ ッ ク共有のため、 概算値と なっています。
論理シ ミ ュ レーシ ョ ンの実施 N/A
タ イ ミ ング シ ミ ュ レーシ ョ ンの実施 N/A
論理およびタ イ ミ ン グ シ ミ ュ レーシ ョ ンでのテ ス ト ベ
ンチの利用
N/A
テス ト ベンチの形式 N/A
使用し たシ ミ ュ レータ ソ フ ト ウ ェ ア/バージ ョ ン N/A
SPICE/IBIS シ ミ ュ レーシ ョ ン N/A
イ ンプ リ メ ンテーシ ョ ン
使用し た合成ソ フ ト ウ ェ ア ツール/バージ ョ ン XST 13.4
使用し た イ ンプ リ メ ンテーシ ョ ン ソ フ ト ウ ェ ア ツール/ バージ ョ ン
ISE Design Suite 13.4 : System Edition
ス タ テ ィ ッ ク タ イ ミ ング解析の実施 あ り (PAR/TRCE のタ イ ミ ングにパス)
ハー ド ウ ェ ア検証
ハード ウ ェア検証の実施 あ り
検証に使用し たハード ウ ェ ア プラ ッ ト フ ォーム KC705 ボード
表 2 : リ フ ァ レンス デザイ ンの詳細 (続き)
パラ メ ーター 内容
表 3 : デバイス使用率
デバイススピー ド グレー ド
パッ ケージスラ イス レジス タ
配置済み
スラ イス
スラ イス LUT
I/O RAMB36E1 RAMB18E1
XC7K325T -1 FFG900137,110
33%)42,322(83%)
102,253(50%)
163(32%)
148(33%)
40(4%)
表 4 : モジュール レベルのリ ソース使用率
IP コ ア イ ンス タ ンス名 スラ イススラ イス レジスタ
LUT LUTRAMブロ ッ ク
RAMFIFO
DSP48E1 スラ イス
BUFG BUFR
AXI 7 シ リ ーズ DDR3 コ ン ト ロー ラー
DDR3_SDRAM4,840 7,171 9,914 2,928 0 0 0 0
AXI イ ン ターコネ ク ト
axi_lite 1,004 1,575 1,159 140 0 0 0 0
axi_lite_video 459 169 638 0 0 0 0 0
axi_mm0 5,062 16,190 7,972 134 0 0 0 0
axi_mm1 8,670 24,531 19,335 3,511 0 0 0 0
axi_mm2 8,488 7,171 9,914 3,511 0 0 0 0
AXI VTC axi_vtc_0 449 716 691 2 0 0 0 0
axi_vtc_1 461 717 709 2 0 0 0 0
使用率とパフ ォーマンス
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 17
AXI TPG (関連す る グルー ロ ジ ッ ク を含む)
axi_tpg_0 379 1,088 904 14 1 3 0 0
axi_tpg_1 393 1,088 905 14 1 3 0 0
axi_tpg_2 400 1,088 880 14 1 3 0 0
axi_tpg_3 399 1,088 899 14 1 3 0 0
axi_tpg_4 413 1,088 883 14 1 3 0 0
axi_tpg_5 390 1,088 887 14 1 3 0 0
axi_tpg_6 404 1,088 915 14 1 3 0 0
axi_tpg_7 396 1,088 914 14 1 3 0 0
xsvi2axi_0 9 27 3 0 1 0 0 0
xsvi2axi_1 7 27 7 0 1 0 0 0
xsvi2axi_2 7 27 11 0 1 0 0 0
xsvi2axi_3 7 27 11 0 1 0 0 0
xsvi2axi_4 8 27 7 0 1 0 0 0
xsvi2axi_5 7 27 11 0 1 0 0 0
xsvi2axi_6 9 27 11 0 1 0 0 0
xsvi2axi_7 8 27 11 0 1 0 0 0
AXI VDMA axi_vdma_0 2,207 5,108 3,345 319 14 0 0 0
axi_vdma_1 2,226 5,108 3,406 319 14 0 0 0
axi_vdma_2 2,214 5,108 3,355 319 14 0 0 0
axi_vdma_3 2,211 5,108 3,382 319 14 0 0 0
axi_vdma_4 2,152 5,108 3,505 319 14 0 0 0
axi_vdma_5 2,240 5,108 3,345 319 14 0 0 0
axi_vdma_6 2,206 5,108 3,455 319 14 0 0 0
axi_vdma_7 2,181 5,108 3,476 318 14 0 0 0
AXI OSD (関連す る グルー ロ ジ ッ ク、 デ ィ ス プ レ イド ラ イバーを含む)
osd_0 3,129 7,373 3,685 218 8 24 0 0
csc_rgb_to_ycrcb422_0 150 377 293 105 0 4 0 0
hdmi_interface_0 7 19 19 19 0 0 0 0
ク ロ ッ ク、 リ セ ット 、 その他のシ ステム ロ ジ ッ ク
clock_generator_0 1 0 1 0 0 0 4 0
proc_sys_reset 18 31 22 2 0 0 0 0
MicroBlaze プ ロ セ ッサ サブシステ ム ( ローカル メ モ リ 、 JTAG ベー ス デ バ ッ グ 用 の デバッ グ モジュール を含む)
microblaze_0 1,167 1,396 1,813 245 20 3 0 0
debug_module 92 128 120 23 0 0 1 0
microblaze_0_bram_block 0 0 0 0 32 0 0 0
microblaze_0_d_bram_ctrl 6 2 4 0 0 0 0 0
microblaze_0_dlmb 1 1 0 0 0 0 0 0
microblaze_0_i_bram_ctrl 2 2 1 0 0 0 0 0
microblaze_0_ilmb 1 1 0 0 0 0 0 0
microblaze_0_intc 57 72 94 0 0 0 0 0
表 4 : モジュール レベルのリ ソース使用率 (続き)
IP コ ア イ ンス タ ンス名 スラ イススラ イス レジスタ
LUT LUTRAMブロ ッ ク
RAMFIFO
DSP48E1 スラ イス
BUFG BUFR
ま とめ
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 18
表 5 に、 物理 メ モ リ イ ン ターフ ェ イ スの帯域幅の計算値を示し ます。
\
表 6 に、 メ モ リ を介し て移動する ビデオ データの総帯域幅の一覧を示し ます。
表 7 に、 理論上の最大帯域幅の う ち、 ビデオ ス ト リ ームによ って使用される割合 (％) を示し ます。
ま とめ こ のアプ リ ケーシ ョ ン ノー ト では、 約 10GB/s の帯域幅で動作する よ う にコ ンフ ィ ギュ レーシ ョ ン され
た AXI イ ン ターコネ ク ト コ アを用いたビデオ システムについて解説し ま し た。 8 つのビデオ パイプラ
イ ンは、 それぞれ 1920 x 1080 ピ ク セル、 75 フ レーム/秒の高精細度ビデオ ス ト リ ームを処理し、 AXI イ ン ターコネ ク ト を介し て DDR メ モ リ に接続されます。 デザイ ンに求められる高い性能要件を満たす
ため、 DDR3 コ ン ト ローラー (800MHz ク ロ ッ ク、 64 ビ ッ ト データ幅の DDR メ モ リ ) は使用可能な帯
域幅の約 80% を活用でき る よ う コ ンフ ィ ギュ レーシ ョ ン されています。
参考資料 こ のアプ リ ケーシ ョ ン ノー ト では、 次の参考資料が使用されています。
1. UG810 : 『Kintex-7 FPGA 用 KC705 評価ボード ユーザー ガ イ ド』
2. AMBA AXI4 仕様 http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.set.amba/index.html
3. UG761 : 『AXI リ フ ァ レ ン ス ガイ ド』
4. UG683 : 『EDK コ ンセプ ト 、 ツール、 テ ク ニ ッ ク : 効率的なエンベデッ ド システムの構築をサポー ト するハンデ ィ ガイ ド』 (v13.4)
5. DS768 : 『LogiCORE IP AXI Interconnect 製品仕様 (v1.05.a)』
6. PG020 : 『LogiCORE IP AXI Video Direct Memory Access v5.00.a 製品ガイ ド』
AXI_IIC axi_iic_0 221 259 343 20 0 0 0 0
AXI UartLite RS232_Uart_1 73 86 107 18 0 0 0 0
合計 56,369 136,824 102,253 13605 188 55 5 0
表 4 : モジュール レベルのリ ソース使用率 (続き)
IP コ ア イ ンス タ ンス名 スラ イススラ イス レジスタ
LUT LUTRAMブロ ッ ク
RAMFIFO
DSP48E1 スラ イス
BUFG BUFR
表 5 : DDR3 物理メ モ リ イ ン ターフ ェ イスの理論上の最大帯域幅
データ幅 データ レー ト 理論上の最大帯域幅
64 ビ ッ ト (SODIMM) 1600Mb/s 12.8GB/s (102.4Gb/s)
表 6 : ビデオ ト ラ フ ィ ッ クで使用される平均帯域幅
フ レーム解像度リ フ レ ッ シュ レー ト (Hz)
ピ クセルあた
りのビ ッ ト 数ビデオ ス ト リーム数 ビデオの総帯域幅
1920 x 1080 60 32 16 7.962GB/s (63.696Gb/s)
1920 x 1080 75 32 16 9.953GB/s (79.62Gb/s)
表 7 : 理論上の最大帯域幅の使用率 (％)
ビデオの総帯域幅
フ レーム レー ト (Hz)
理論上の最大帯域幅理論上の最大帯域幅の使
用率 (%)
7.962GB/s (63.696Gb/s) 60 12.8GB/s (102.4Gb/s) 62.2
9.953GB/s (79.62Gb/s) 75 12.8GB/s (102.4Gb/s) 77.7
改訂履歴
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 19
7. UG081 : 『MicroBlaze プロセ ッ サ リ フ ァ レ ン ス ガイ ド : エンベデッ ド開発キ ッ ト EDK 13.4』
8. UG586 : 『7 シ リ ーズ FPGA メ モ リ イ ン ターフ ェ イ ス ソ リ ューシ ョ ン ユーザー ガイ ド』
9. DS857 : 『LogiCORE IP Video Timing Controller v3.0 製品仕様』
10. DS837 : 『LogiCORE IP Video On-Screen Display v2.0 製品仕様』
11. ザイ リ ン ク ス Video Timing Controllerhttp://japan.xilinx.com/products/intellectual-property/EF-DI-VID-TIMING.htm
12. ザイ リ ン ク ス On-Screen Display LogiCORE IPhttp://japan.xilinx.com/products/intellectual-property/EF-DI-OSD.htm
13. UG111 : 『エンベデッ ド システム ツール リ フ ァ レン ス マニュ アル : EDK v13.4』
改訂履歴 次の表に、 こ の文書の改訂履歴を示し ます。
Notice of Disclaimer
The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.
本資料は英語版 (v1.1) を翻訳し た もので、 内容に相違が生じ る場合には原文を優先し ます。
資料によ っては英語版の更新に対応し ていないものがあ り ます。
日本語版は参考用と し てご使用の上、 最新情報につき ま し ては、 必ず最新英語版をご参照 く ださい。
日付 バージ ョ ン 内容
2012 年 3 月 23 日 1.0 初版 リ リ ース
2012 年 4 月 30 日 1.1 「ハード ウ ェ ア要件」 を更新。 図 1 に Added AXI VTC ブロ ッ ク
を追加。「ビデオ関連の IP」の 7.96Gb/s を 79.6Gb/s に変更。「AXI イ ン ターコネ ク ト 」、 「AXI VDMA イ ン ス タ ン ス」、 および 「参考
資料」 の 『LogiCORE IP AXI ビデオ ダ イ レ ク ト メ モ リ ア ク セス
(axi_vdma) 製品仕様 (v3.01.a)』 への参照を、『LogiCORE AXI ビ
デオ ダ イ レ ク ト メ モ リ ア ク セ ス v5.00.a 製品ガ イ ド』 に変更。
「AXI イ ン ターコネ ク ト (AXI_MM イ ン ス タ ン ス)」のラ ン ク と い
う 言葉をバン ク に変更。 「ハー ド ウ ェ ア上での リ フ ァ レ ン ス デザ
イ ンの実行」 を更新。 「デザ イ ンの特性」 の RAMB36E1 および
RAMB18E1 を更新。
Notice of Disclaimer
XAPP741 (v1.1) 2012 年 4 月 30 日 japan.xilinx.com 20
こ の資料に関する フ ィ ード バッ クおよび リ ン ク などの問題につき ま し ては、
[email protected] までお知らせ く だ さ い。 いただき ま し たご意見を参考に早急に対応さ
せていただき ます。 なお、 この メ ール ア ド レ スへのお問い合わせは受け付けてお り ません。 あ らかじめ
ご了承 く ださ い。
