インテル Agilex 電源供給ネットワークのデザイン・ガイドラ …...AN 910: インテル® Agilex 電源供給ネットワークのデザイン・ガイドライン

AN 910: インテル® Agilex™ 電源供給ネットワークのデザイン・ガイドライン

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AN-910 | 2020.12.18

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mailto:[email protected]?subject=AN%20910:%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%C2%AE%20Agilex%E2%84%A2%20%E9%9B%BB%E6%BA%90%E4%BE%9B%E7%B5%A6%E3%83%8D%E3%83%83%E3%83%88%E3%83%AF%E3%83%BC%E3%82%AF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%E3%83%BB%E3%82%AC%E3%82%A4%E3%83%89%E3%83%A9%E3%82%A4%E3%83%B3%20(AN-910%202020.12.18)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

https://www.intel.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/an/an910-j.pdf

https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/lsa1588927912914.html

目次

1. インテル® Agilex™ 電源供給ネットワークのデザイン・ガイドラインの概要............................................ 3

2. パワーシーケンスについてのガイドライン..................................................................................... 42.1. パワーアップ・シーケンス (PUS) での電源レールシーケンスのグループ化................................... 42.2. パワーダウン・シーケンス (PDS)....................................................................................5

3. 電源供給の概要....................................................................................................................73.1. パワー・アーキテクチャー............................................................................................. 7

3.1.1. 電力バジェット.............................................................................................73.1.2. パワーツリー............................................................................................... 7

3.2. レールマージ要件....................................................................................................113.3. 電源レール仕様...................................................................................................... 11

3.3.1. 電源ネット................................................................................................ 113.3.2. 電源レールの許容誤差.................................................................................. 133.3.3. 電源ネットおよび過渡仕様............................................................................. 14

3.4. デカップリング・キャップの推奨事項...............................................................................143.4.1. インテル Agilex F シリーズ 2486A および 2581A FPGA パッケージ・ボードレベルの

デカップリング・キャップの概要........................................................................ 153.4.2. インテル Agilex E タイル・ボードレベルのデカップリング・キャップの概要......................163.4.3. インテル Agilex P タイル・ボードレベルのデカップリング・キャップの概要......................17

4. ボード電源供給ネットワークの推奨事項..................................................................................... 184.1. ボード・デカップリング・キャップ・ガイド........................................................................... 184.2. FPGA コア・ファブリック VCCL 電圧レギュレーターの選択.................................................... 214.3. リモートセンス接続..................................................................................................224.4. 負荷ラインの要件....................................................................................................234.5. VCCL コアボードの電流スルーレート.............................................................................23

5. 複合電源供給レールのノイズ低減のためのボード LC 推奨フィルター................................................... 245.1. P タイルレール LC フィルターボードのスキームおよび接続....................................................245.2. E タイルレール LC フィルターボードのスキームおよび接続....................................................25

6. その他の電源レールの PCB 電圧レギュレーターの推奨事項..............................................................27

7. ボード電源供給ネットワークのシミュレーション............................................................................29

8. インテル Agilex デバイスファミリー PDN デザインの概要.............................................................32

9. AN 910: インテル Agilex 電源供給ネットワークのデザイン・ガイドラインの文書改訂履歴.......................34

目次

AN 910: インテル® Agilex™ 電源供給ネットワークのデザイン・ガイドラインフィードバック

2


1. インテル® Agilex™ 電源供給ネットワークのデザイン・ガイドラインの概要

このアプリケーション・ノートは、インテル® Agilex™ デバイスファミリーの電源供給ネットワーク(PDN) のデザイン・ガイドラインに関する情報を提供しています。オンボードの固定デカップリング・キャップおよび最小シミュレーションを含む、インテル Agilex デバイスファミリー PDN の堅固なデザイン・ガイドラインが提案されています。

以前の FPGA ファミリー (例えば、インテル Stratix® 10 デバイスおよびインテル Arria® 10 デバイス) では、PDN ツールは、Early Power Estimator (EPE) からの消費電力データ、およびピン接続ガイドラインとともに使用され、ボードレベルの PDN をデザインおよび最適化しました。ただし、コア専用の実行不可能な PDN デザインツール (デカップリング・キャップ) を実現し、悲観的な結果が得られたため、PDN ツールはインテル Agilex デバイスファミリーでは使用およびサポートされていません。

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ISO9001:2015登録済


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



2. パワーシーケンスについてのガイドライン

この項では、インテル Agilex デバイスファミリーの推奨されるパワーシーケンスのガイドラインについて説明しています。

2.1. パワーアップ・シーケンス (PUS) での電源レールシーケンスのグループ化

FPGA のパワーシーケンスを簡素化するために、電圧レールは、表 1 (4 ページ) に示すとおり 3 つのグループに分けられます。最も低いグループの電圧レールは PUS で最初に上昇し、パワーダウン・シーケンス (PDS) で最後に下降します。PUS では、Group 1 の電圧レールが最初に上昇し、次に Group2、その次に Group 3 が上昇します。PDS では、Group 3 の電圧レールが最初に下降し、次に Group2、その次に Group 1 が下降します。各グループ内のすべての電圧レールは、同時にイネーブルおよびディスエーブルになります。

表 1 (4 ページ) は、インテル Agilex デバイスファミリーの電源レールのグループ化と、ES デバイスおよびプロダクション・デバイスの両方に必要な PUS カバーを示しています。

表 1. PUS を目的としたインテル Agilex デバイス電源レールのグループ化

電源グループ FPGA コアおよびハード・プロセッサー・シス

テム (HPS)

追加の電圧レール

E タイル P タイル F タイル R タイル

Group 1 VCC

VCCP

VCCH

VCCL_SDM

VCCH_SDM

VCCPLLDIG_SDM

VCCL_HPS

VCCPLLDIG_HPS

VCCRT_GXE

VCC_HSSI_GXE

VCCRTPLL_GXE

VCC_HSSI_GXP

VCCRT_GXP

VCCFUSE_GXP

VCC_HSSI_GXF

VCCFUSECORE_GXF

VCCERT_UX_GXF

VCCERT1_BRK_GXF

VCCERT2_BRK_GXF

VCC_HSSI_GXR

VCCE_PLL_REF_GXR

VCCERT_GXR

Group 2 VCCPT

VCCPLL_SDM

VCCADC

VCCPLL_HPS

VCCA_PLL (1)

VCCH_GXE

VCCCLK_GXE

VCCH_GXP

VCCCLK_GXP

VCCFUSEWR_GXF

VCCCLK_GXF

VCCH_UX_GXF

VCCEHT_BRK_GXF

VCCED_GXR

VCCCLK_GXR

VCCH_FUSE_GXR

VCCEHT_GXR

Group 3 VCCA_PLL (2)

VCCR_CORE

VCCIO_PIO_SDM

VCCBAT

VCCIO_PIO

VCCFUSEWR_SDM

- - - -

continued...

(1) AGF014 2486A Early Silicon 用です。

(2) AGF014 2486A プロダクション・シリコン用です。

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電源グループ FPGA コアおよびハード・プロセッサー・シス

テム (HPS)

追加の電圧レール

E タイル P タイル F タイル R タイル

VCCIO_SDM

VCCIO_HPS

以下に、PUS に必要なインテル Agilex デバイスファミリーの概要をリストします。

• PUS は要件であり、推奨事項ではありません。

• PUS は制御されたイベントである必要があります (Group 1 > Group 2 > Group 3)。

• HBM PUS および PDS は JEDEC 仕様で定義されています。

• VCCBAT_SDM はいつでも電源を入れることができます。

• Configuration via Protocol (CvP) または自律ハード IP (HIP) は、最初の電源供給のランプアップから最後の電源供給のランプアップまで 10 ミリ秒以内である必要があります。

• すべての電圧レールは単調にランプアップする必要があります。

• すべての電圧レールは、最大 tRAMP 仕様までランプアップする必要があります (デバイス・データシートに記載されているとおりです)。

• PUS 中に I/O ピンを駆動しないでください。

詳細については、インテル Agilex パワー・マネジメント・ユーザーガイド内の、パワーアップ・シーケンス要件の項を参照してください。

2.2. パワーダウン・シーケンス (PDS)

パワーダウン・シーケンス (PDS) は、パワーアップ・シーケンス (PUS) の逆です。パワーダウンには、制御されたパワーダウン (PCB でパワーダウン、リセット、またはシャットダウンを実行する意図がある場合) と制御されていないパワーダウン (PCB をパワーダウンする意図がなく、誤動作またはシステム障害によって発生する場合) の 2 つのケースがあります。

PDS は、インテル Agilex デバイスファミリーの通常動作および制御されたパワーダウンで常に必要であり、推奨されています。制御されたパワーダウン・イベントで PDS を実行するには、PUS の逆の手順に従う必要があります。詳細については、インテル Agilex デバイスファミリー・ピン接続ガイドラインを参照してください。

インテル Agilex デバイスファミリーには、コアまたはファブリックに対する制御されていない PDS 要件はありません。

図 1 (8 ページ) および図 2 (9 ページ) に示すように、推奨されるフィルタリングを使用して Eタイル電源レールが VCCH に接続されている場合、制御されていない PDS は必要ありません。フィルタリング・トポロジーのインダクターおよびコンデンサーの値は、高周波ノイズをフィルタリングし、IP を外部ノイズから分離するために、適切な帯域幅を提供するよう選択されます。E タイル電源レールが分離されていて VCCH に接続されていない場合、制御されていないパワーダウン・イベントで PDS が必要になります。制御されていないパワーダウン・イベントでの H タイル (インテル Agilex AGF0141785A デバイス) には、PDS が必要です。制御されていないパワーダウン・イベントでの E タイルおよび H タイルの両方に推奨されるパワーダウン回路の詳細については、AN 692: インテル Cyclone®

10 GX、インテル Arria 10、およびインテル Stratix 10 デバイスの電源シーケンスについての考慮事項を参照してください。

P タイルおよび R タイルは、制御されていないパワーダウン・イベントでは PDS が発生しません。

2. パワーシーケンスについてのガイドラインAN-910 | 2020.12.18

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https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/agilex/ug-ag-pwr.pdf

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/dp/agilex/pcg-01023.pdf

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an692.pdf




以下に、インテル Agilex が推奨する PDS の概要をリストします。

• 制御されたパワーダウン・イベントには PDS が必要です。PUS 手順の逆に従ってください。

• PDS は必須ではありませんが、特に明記されていない限り、制御されていないパワーダウン・イベントに推奨されます。

— E タイルおよび H タイルはどちらも、制御されていないパワーダウン・イベントに PDS を必要とします。

• すべての電圧レールは、1 分以内に 100 mV 未満である必要があります (これは、電力損失状態にも当てはまります)。

• 上記の条件 (1 分以内に 100 mV 未満) が満たされる場合、デバイスの信頼性が保証され、デバイスの損傷やパフォーマンスの低下はありません。

100mV1 Minute

• 部分的なパワーダウンは許可されていません。

2. パワーシーケンスについてのガイドラインAN-910 | 2020.12.18


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3. 電源供給の概要

この項では、特にインテル Agilex デバイスファミリーの最大消費電力バジェットについて説明します。また、ボード上の電圧レギュレーターの最小数を達成し、コストを削減するために、ボード上の推奨パワーツリーまたはマージされた電源レールについても説明します。この項では、パッケージレベルでの電源レール名、オンボード (パッケージピン) 仕様、レール公差、および PDN 時間領域シミュレーションの推奨ステップ負荷についても説明します。

3.1. パワー・アーキテクチャー

3.1.1. 電力バジェット

インテルは、Power Thermal Calculator (PTC) を使用して、アプリケーションの電力を決定することをお勧めします。正確な消費電力から最大消費電力までの倍率に基づいて、推奨されるデカップリング・キャップをスケーリングする必要があります。

ボードデザインで推奨される電圧レギュレーター電流は、マージされた電源レールの合計電流よりも大きい必要があることを確認してください。

3.1.2. パワーツリー

この項では、インテル Agilex デバイスファミリーの推奨されるパワーツリーについて説明します。

3.1.2.1. インテル Agilex F シリーズ (2486A、2581A: P タイルおよび E タイル) デバイスパッケージに推奨されるパワーツリー

図 1 (8 ページ) および図 2 (9 ページ) の接続図は、ボード上の電源レールの推奨接続および必要な接続の両方を示しています。機能には、必要な接続が必須です。必要な接続に従わないと、予期しない動作が発生する可能性があります。推奨されるマージされた電源レールおよび接続は、プラットフォーム・デザインのコスト、面積、および電力を削減および最適化することを目的としています。

図 1 (8 ページ) および図 2 (9 ページ) は、1.2V の VCCIO を備えたシステムに実装された推奨レールマージを示しています。システムが 1.5V の VCCIO 用にデザインされている場合、同じグループ内に 1.5V の出力電圧を持つ別個の電圧レギュレーターを割り当てて、それらの I/O バンク用にデザインする必要があります。

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図 -1: Early Silicon に推奨される F シリーズ 2486A パワーツリーこのパワーツリーは、推奨される FPGA PCB 電源レールのグループ化を示しています。表 6 (13 ページ) にリストされている電源レールの仕様を満たしている限り、FPGA コア・ファブリック VCCL 電圧レギュレーターの選択 (21 ページ) にリストされている推奨電圧レギュレーターを使用できます。

12V_2 12V_1

12V

VCCH 0.9V

0.8V

3.3VP1V8_GR21.8V

1.1V

2.5V

EM21201.2V

P1V8_GR3

2.4V

EN6301QI1.8V

EN6301QI

VCCL 0.8V

EM63A0QI

EN6340

EZ6301QI

EZ6301QI

EM2140

ED8401 + 4 x ET6160

VCCPLLDIG_HPS

VCCPLLDIG_SDM

VCCRT_GXP

VCCRT_GXE

VCCRTPLL_GXE

VCCL_HPS

VCC/VCCP

VCCL_SDM

VCCH/VCCFUSE_GXP/VCCH_SDM

VCC_HSSI_GXE/VCC_HSSI_GXP

VCCCLK_GXE

VCCH_GXE

VCCCLK_GXP

VCCA_PLL

VCCPLL_SDM

VCCADC

VCCPLL_HPSVCCPT

VCCFUSEWR_SDM

VCCIO_HPS

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

12V12V Pwr ConnATX 2x4+2x3

VCCIO_SDM

VCCH_GXP

Power-up Sequence

0 1 2 3

EM2120H013.3V - 20A

VCCIO_PIO_P1V2/VCCIO_PIO_SDM

(1)

注:(1) VCCPLLDIG_HPS は、デバイスの速度に関係なく、常にパワーツリーのフィルターを介して VCCL_HPS に接続されます。VCCL_HPS および VCCPLLDIG_HPS は、デバイスの速度に関係なく、パワーシーケンスの Group 1 に常に含まれます。• -1 デバイス速度の場合: VCCL_HPS は、ターボモードのパフォーマンス用に 0.9V または 0.95V のいずれかとして選択できます。ターボモードに 0.9V が選択されている場合、VCCL_HPS および VCCPLLDIG_HPS はパワーツリーの VCCH 0.9V グループレールに移動されます。ターボモードに 0.95V が選択されている場合、VCCL_HPS および VCCPLLDIG_HPS は、Group 1 の追加の

• -2 または -3 デバイス速度の場合: パワーツリーは上記の図のようになります (VCCL_HPS および VCCPLLDIG_HPS は

• -4 デバイス速度の場合: VCCL_HPS および VCCPLLDIG_HPS は、VCCL_SDM (0.8V) および VCCPLLDIG_SDM とともに 0.8Vグループレールに接続されます。詳細については、インテル Agilex デバイス・データシートを参照してください。

(1)

電圧レギュレーター=0.95V によって別々に供給されます。

VCCL 0.8V グループレールに接続されます)。

3. 電源供給の概要AN-910 | 2020.12.18


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図 -2: プロダクション・シリコンに推奨される F シリーズ 2486A および 2581A パワーツリーこのパワーツリーは、推奨される FPGA PCB 電源レールのグループ化を示しています。表 6 (13 ページ)にリストされている電源レールの仕様を満たしている限り、FPGA コア・ファブリック VCCL 電圧レギュレーターの選択 (21 ページ)にリストされている推奨電圧レギュレーターを使用できます。

12V_2 12V_1

12V

EM2122OHQI3.3V

VCCH 0.9V

0.8V

3.3VP1VB_GR21.8V

1.1V

2.5V

EM21201.2V

P1VB_GR3

2.4V

EN6301QI1.8V

EN6301QI

VCCL 0.8V

EM63A0QI

EN6340

EZ6301QI

EZ6301QI

EM2140

ED8401 +4 x ET6160

Power-up Sequence

0 1 2 3

VCCPLLDIG_HPS (1)

VCCPLLDIG_SDM

VCCRT_GXP

VCCRT_GXE

VCCRTPLL_GXE

VCCL_HPS (1)

VCC/VCCP

VCCL_SDM

VCCH/VCCFUSE_GXP/VCCH_SDM

VCC_HSSI_GXE/VCC_HSSI_GXP

VCCCLK_GXE

VCCH_GXE

VCCCLK_GXP

VCCPLL_SDM

VCCADC

VCCPLL_HPSVCCPT

VCCFUSEWR_SDM

VCCIO_HPS

VCCIO_PIO_P1V2/VCCIO_PIO_SDM/VCCR_CORE

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

FLTR

12V12V Pwr ConnATX 2x4+2x3

VCCIO_SDM

VCCH_GXP

EM63A0QI1.2V

VCCA_PLL

注:(1) VCCPLLDIG_HPS は、デバイスの速度に関係なく、常にパワーツリーのフィルターを介して VCCL_HPS に接続されます。VCCL_HPS および VCCPLLDIG_HPS は、デバイスの速度に関係なく、パワーシーケンスの Group 1 に常に含まれます。• -1 デバイス速度の場合: VCCL_HPS は、ターボモードのパフォーマンス用に 0.9V または 0.95V のいずれかとして選択できます。ターボモードに 0.9V が選択されている場合、VCCL_HPS および VCCPLLDIG_HPS はパワーツリーの VCCH 0.9V グループレールに移動されます。ターボモードに 0.95V が選択されている場合、VCCL_HPS および VCCPLLDIG_HPS は、Group 1 の追加の

• -2 または -3 デバイス速度の場合: パワーツリーは上記の図のようになります (VCCL_HPS および VCCPLLDIG_HPS は VCCL 0.8V

• -4 デバイス速度の場合: VCCL_HPS および VCCPLLDIG_HPS は、VCCL_SDM (0.8V) および VCCPLLDIG_SDM とともに 0.8Vグループレールに接続されます。詳細については、インテル Agilex デバイス・データシートを参照してください。

電圧レギュレーター=0.95V によって別々に供給されます。

グループレールに接続されます)。

VREF_ADC

VREF_ADC (上記のパワーツリーには記載されていません) は、FPGA の ADC の I/O バッファーに入力されるため、差動信号として扱われます。FPGA への入力信号および出力信号は、VREF_ADCp および VREF_ADCn と呼ばれます。差動信号 VREF_ADC の実際の電圧は 1.25V です。この電圧 1.25Vは、Group 2 の 1.8V から供給され、ダイオードを使用して 1.8V を 1.25V に変換します。これは、ES

3. 電源供給の概要AN-910 | 2020.12.18


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シリコンおよびプロダクション・シリコンの両方に当てはまります。VREF_ADC が VCCA_PLL 以下の電圧であることを条件とするインテル Stratix 10 デバイスファミリーと比較すると、インテル Agilexデバイスファミリーの VREF_ADC 電圧レベルに制限はありません。

VCCPT と VCCR_CORE: インテル Agilex AGF014 2486A ES およびプロダクション・シリコンの違い

電力を削減するために、レール給電 CRAM を 1.8V から 1.2V に変更する取り組みが行われています。初期のシリコンには、VCCPT 用の 1.8V 電源があります (VCCPT はパッケージ内の VCCR_CORE をカバーしています)。ただし、プロダクション・シリコンでは、これはパッケージ内の別々の VCCPT およびVCCR_CORE 電源レールに変更され、1.2V 電源が VCCR_CORE に割り当てられ、1.8V 電源がVCCPT に割り当てられます。ES パッケージとピン互換で、追加の供給を考慮して追加の 1.2V ボールを含む製品パッケージもあります。すでに PCB デザイン段階にあるボードへの影響を回避するために、ES パッケージのボールアウトには、インテル Agilex AGF014 ES パッケージに 1.2V のVCCR_CORE のボールがすでに含まれています。したがって、ES からプロダクション・シリコンへの変更は、ボード設計者に対してトランスペアレントである必要があります。デキャップテーブルは、1.2VVCCR_CORE 電源用にデキャップを個別に提供しました。プロダクション・シリコンでは、VCC_COREは VCCPT とは別にパッケージでピンアウトされます。ただし、初期のシリコンでは、VCC_CORE およびVCCPT の両方の電源ネットがパッケージで結合され、パッケージで VCCPT ピンとしてピンアウトされます。

VCCA_PLL: インテル Agilex AGF014 2486A ES およびプロダクション・シリコンの違い

図 1 (8 ページ) のパワーツリーは、VCCA_PLL が 1.8V である初期のシリコンデザインを表しています。プロダクション・シリコン・デザインの場合、VCCA_PLL は 1.2V に低下し (消費電力を削減するため)、この電源レールを個別にサポートするために、ボード上の VCCA_PLL に別個の電圧レギュレーターが必要です。Group 2 にあるこの VCCA_PLL 電源レールは、シリコンでの電圧仕様および許容誤差が異なるため、Group 3 の 1.2V 電源レールとマージできません。

インテル Agilex AGF014 2486A プロダクション・シリコンのパワーツリーの更新

プロダクション・シリコンの電源レールの変更に対処するために、図 1 (8 ページ) のパワーツリーは、図2 (9 ページ) のパワーツリーと比較してわずかに変化します。変更点は次のとおりです。

• VCCR_CORE を VCCPT から分離します。

• VCCR_CORE を Group 3 の VCCIO 1.2V 電源レール (VCCIO_PIO_P1V2) とマージします。

• Group 2 の 1.8V 電源ネットから VCCA_PLL 電源レールを切断します。Group 2 の更新された電源ネット 1.8V の電圧レギュレーターによってサポートされている最大電流が 5A に変更されます。

• Group 2 のパワーツリーに新しい電圧レギュレーター (最大電流 6A) を追加して、Group 2 の1.2V 電源ネットをカバーします。Group 2 のこの新しい 1.2V 電源ネットは、VCCA_PLL (最大電流 5.68A) に接続されます。

• VCCA_PLL は Group 3 の VCCIO_1P2V 電源レールとマージされますが、LC フィルターが追加されて、この電源ネットを同じレールに接続されている他の電源ネットから分離します。Group 3 のVCCA_PLL を VCCIO_1P2V にマージすると、Group 3 のこの VCCIO_1P2V 電源レールの電圧ノイズ許容値は、表 6 (13 ページ) の±5％から±3％に変化します。

3. 電源供給の概要AN-910 | 2020.12.18


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3.2. レールマージ要件

同じシーケンスグループ内の同じ公称値の IP 電圧レールは、各 IP の各パッケージボールへの電源供給ネットワークがその IP の許容仕様を満たすように注意してデザインされていると仮定してマージできます。したがって、適切な解析および/またはシミュレーションを実行して、電圧降下および相互規制が制御されていることを確認する必要があります。

デザインコストおよびサイズを最適化するために、表 2 (11 ページ) に記載されていないその他の接続をお勧めします (従う必要はありません)。

表 2. 必要なレール接続

レール 1 レール 2 注記

1 VCCH VCC_HSSI_GXE 直接接続します。フィルターはオプションです。

2 VCCH VCCRT_GXE PDS プルダウン回路の必要性を排除するために必要です。LC フィルターを介して接続します。電圧降下を減らすために、フェライトビーズの代わりにインダクターを使用してください。

3 VCCH VCCRTPLL_GXE PDS 回路を排除するために必要です。フェライトビーズ LC フィルターを介して接続します。

4 VCCH VCC_HSSI_GXP 直接接続します。フィルターはオプションです。

5 VCCH VCCRT_GXP VCC_HSSI_GXP およびVCCRT_GXP は同じ電圧レギュレーターに接続する必要があります。LC フィルターを介して接続します。

多くの電源レールがマザーボードにマージされているため、特にフェーズ・ロック・ループ (PLL) やクロックなどの敏感な回路へのレール接続でシステム機能を確保するには、LC フィルターが必要です。インテルは、LC フィルターの要件に従うことをお勧めします。

E タイルおよび P タイルの VCCH_AIB はパッケージに接続されていません。それらが同じ電源シーケンスグループにとどまっている場合は、それらを分離できます。ただし、適切な機能を提供するには、VCCH_SDM を両方に接続する必要があります。

3.3. 電源レール仕様

3.3.1. 電源ネット

この項では、インテル Agilex デバイスファミリーの電源ネットとそのサブシステムの詳細、およびパワーツリー (7 ページ) に記載されている推奨パワーツリーに基づくボードレベルの接続について説明します。

3.3.1.1. インテル Agilex パッケージの電源ネットおよびサブシステムの詳細

表 3 (12 ページ) は、インテル Agilex F シリーズ FPGA Core/Fabric の電源ネットと、図 1 (8 ページ) および図 2 (9 ページ) の推奨パワーツリーに基づくサブシステムの詳細を示しています。

3. 電源供給の概要AN-910 | 2020.12.18


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表 3. インテル Agilex F シリーズ 2486A と 2581A FPGA パッケージの電源レールネットおよびサブシステムの詳細

システムボールレール名 PTC レール名ボード接続システム接続

FPGA VCCL VCC VCCL ファブリック・コア

FPGA/HPS VCCL_HPS VCCL_HPS HPS コア

FPGA/HPS VCCPLLDIG_HPS VCCPLLDIG_HPS HPS デジタル PLL

FPGA/PIO VCC VCCP I/O 96 PHY

FPGA VCCH_AIB VCCH VCCH AIB-G 用レール

FPGA/SDM VCCH_SDM VCCH_SDM VCCH 用 SDM POR モニタリング・ボール

FPGA/SDM VCCL_SDM VCCL_SDM VCCL_SDM SDM コア

FPGA/SDM VCCPLLDIG_SDM VCCPLLDIG_SDM SDM デジタル PLL

FPGA VCCR VCCPT P1V8_GR2 CRAM

FPGA/PIO VCCA VCCA_PLL(3) Main DDR PLL

FPGA/SDM VCCADC_SDM VCCADC ADC

FPGA/SDM VCCPLL_SDM VCCPLL_SDM SDM アナログ PLL

FPGA/HPS VCCPLL_HPS VCCPLL_HPS HPS アナログ PLL

FPGA/SDM VCCN_PIO_SDM VCCIO_PIO_SDM VCCIO_PIO_P1V2 VCCN_PIO 用 SDMPOR モニター

FPGA/PIO VCCN_PIO VCCIO_PIO I/O 96 I/O バッファー

FPGA VCCR_CORE VCCR-CORE I/O が DDR4/1.2V の場合にのみ VCCIO と共有

FPGA/SDM VCCN_SDM VCCIO_SDM P1V8_GR3 SDM 1.8V I/O 電源

FPGA/HPS VCCN_HPS VCCIO_HPS HPS I/O 電源

FPGA/SDM VCCFUSEWR_SDM VCCFUSEWR_SDM VCCFUSEWR_SDM SDM ヒューズ

表 4. インテル Agilex E タイルの電源レールネットおよびサブシステムの詳細

ボールレール名 PTC レール名ボード接続システム接続

VCCERT_E-TILE VCCRT_GXE VCCH E タイル TX/RX トランシーバー・アナログ

VCCERT_PLL_E-TILE VCCRTPLL_GXE E タイル TX/RX トランシーバー・アナログ

VCC_HSSI_E-TILE VCC_HSSI_GXE E タイル TX/RX トランシーバー・アナログ

VCCERT_E-TILE VCCH_GXE VCCH_GXE E タイル TX/RX トランシーバー・アナログ

VCCN2P5IO VCCCLK_GXE VCCCLK_GXE E タイル 2.5V I/O 電源

(3) 初期のシリコン用。プロダクション・シリコンの場合、この電源レールは 1.2V です。

3. 電源供給の概要AN-910 | 2020.12.18


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表 5. インテル Agilex P タイルの電源レールネットおよびサブシステムの詳細

ボールレール名 PTC レール名ボード接続システム接続

VCC_HSSI_P-TILE VCC_HSSI_GXP VCCH P タイル TX/RX トランシーバー・デジタル

VCCFUSE_P-TILE VCCFUSE_GXP P タイルヒューズ

VCCERT_P-TILE VCCRT_GXP P タイル TX/RX トランシーバー・アナログ

VCCERT_P-TILE VCCH_GXP P1V8_GR2 P タイル TX/RX アナログ

VCCN1P8V_IO VCCCLK_GXP P タイルの 1.8 GPIO

3.3.2. 電源レールの許容誤差

この項では、インテル Agilex デバイスファミリーのボード上の電源レールの許容誤差およびバジェット (AC + DC) について説明します。レールの許容誤差は、FPGA パッケージボールで満たす必要があります。レールの許容誤差を測定するには、次のインストラクションを考慮する必要があります。

• VCCL (コアパワーネット) 測定は、20MHz に制限された帯域幅に設定されたスコープで、FPGAリモート差動センスライン (FPGA パッケージに差動センスピンが割り当てられています) で行われます。

• その他の電源レール (VCCL (コア電源) を除く) では、レールの許容誤差は、パッケージの電源ボールに直接接続されている最下層のボードビアで満たす必要があります。

• その他のレールの場合、電圧レギュレーターのセンスポイント (ある場合) を FPGA ピンフィールド(パッケージシャドウ内) に、対応するパッケージ電源ボールのできるだけ近くに配置します。これらのレールについては、このリモートセンス位置で出力電圧を測定します。

表 6. インテル Agilex デバイスのレール許容誤差

Vnom (必須) DC セットポイント(推奨)

VR リップル (推奨) AC (過渡) (推奨) AC + DC (必須) (4)

VCCL (コア) VID (0.68, 0.8,0.85)

0.5% 2.5% ±3%

VCCH 0.9 0.5% 2.5% ±3%

VCCL_SDM 0.8 0.5% 2.5% ±3%

VCCH_GXE 1.1 0.5% 0.5% 2% ±3%

VCCCLK_GXE 2.5 0.5% 0.5% 3.5% ±5%

P1V8_GR2 1.8 0.5% 0.5% 2% 3%

VCCIO_PIO_P1V2 1.2 0.5% 1% 3.5% 5%

P1V8_GR3 1.8 0.5% 1% 3.5% 5%

VCCFUSEWR_SDM 2.4 0.5% 1% 3.5% 5%

表 6 (13 ページ) は、表 1 (4 ページ) の推奨電力グループおよび、図 1 (8 ページ) と図 2 (9 ページ) のパワーツリーに基づく電源レールの許容誤差 (AC + DC) を示しています。

(4) この仕様は DC + AC レールの許容誤差を表しており、パッケージのピン/ボールで測定して満たす必要があります。

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図 1 (8 ページ) および図 2 (9 ページ) の異なるパワーツリーを使用する場合、各電源ネットのレール公差は、表 6 (13 ページ) の推奨されるグループ化カテゴリーに分類される必要があります。

3.3.3. 電源ネットおよび過渡仕様

表 7 (14 ページ) で提供されるレール過渡は、ボードレベルのデザインおよびシミュレーションに使用されます。PCB レベルの PDN システムのシミュレーションおよびデザイン用に、以下の FPGA パッケージボールで推奨される負荷スルーレートおよびステップ負荷を選択します。表 7 (14 ページ) は、FPGA パッケージピンでの最大許容ステップ負荷を示しています。表 7 (14 ページ) の推奨ステップ負荷は、時間領域シミュレーション用の EDA ツールの PCB ポストレイアウト・モデル (パッケージおよびシリコン/ダイモデルを除くデカップリング・キャップおよび電圧レギュレーター・モデルを含む) とともに FPGA パッケージボールに接続され、FPGA パッケージボールで表 6 (13 ページ) のそれぞれの電源ネットのレール許容値を満たします。

表 7 (14 ページ) は、パッケージボールでの推奨ステップ負荷およびステップ負荷のスルーレートを示しています。

表 7. パッケージピンでのインテル Agilex デバイスファミリーの過渡およびステップ負荷仕様

パッケージボール時 (ステップ負荷)

パッケージボールでの DI/dt (ボードデザイン用)-スルーレート

注記

DI（A）-ステップ負荷 DI/dt (A/µs)-スルーレート

VCCL 17 200 これは、シミュレーション・モデルに基づく最も厳しいものです。

VCC 1.56 6.8 ボールの電流は片側です (4 つのI/O バンクを合わせて)。

VCCR 2.4 12 PDN は両方の仕様を満たす必要があります。

VCCN 0.645 10.8 現在の仕様は I/O バンクごとです。各 I/O バンクは、96 x I/O で構成されています。より多くの I/Oバンクが同じ電圧レギュレーターに参加できますが、電流仕様はI/O バンクごとに残ります。

VCCH_AIB 1.12 4.8 ボールの電流は AIB ごとです。

VCCERT_GXE 2 20 E タイルごとです。

VCC_HSSI_GXP 1.6 20 現在のステップ負荷は、VCC_HSSI_GXP 電源ごとです。

VCCERT_GXP 2.02 13.5 ステップ負荷は最も遅く、電流振幅は最大です。

0.5 10 ステップ負荷は最も速く、電流振幅は最も遅いです。

3.4. デカップリング・キャップの推奨事項

ボードレベル PCB でのソリッドおよび推奨 FPGA デカップリング・キャップの要件は、この項にすべての電源ネットの表形式で、最大 FPGA 消費電力および推奨パワーツリーに基づいてリストされています。この表には、電圧レギュレーターで推奨されるデカップリング/バルクキャップは含まれていません。特定の電源レール (または組み合わせた電源レール) の最大電圧レギュレーターのリップル仕様および最大電流 (DC + AC) サポートに基づいて、電圧レギュレーターのデータシートから電圧レギュレーターのバルクキャップ (デカップリング・キャップ) を選択する必要があります。

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パッケージボールでのパワーテールの許容誤差および仕様を確実に満たすには、PCB 上の電源レールグループおよび推奨電圧レギュレーターとともに、推奨されるデカップリング・キャップに従う必要があります。最大消費電力よりも少ない電力を消費するボード/PCB の場合、電源レールごとの最大消費電力に対するボード消費電力の比率によって、デカップリング・キャップをスケーリングする必要があります。ただし、パッケージボールで電源レールの許容誤差を確実に満たすには、過渡 PDN シミュレーションを実行する必要があります。

3.4.1. インテル Agilex F シリーズ 2486A および 2581A FPGA パッケージ・ボードレベルのデカップリング・キャップの概要

表 8 (15 ページ) は、インテル Agilex F シリーズ 2486A および 2581A デバイスパッケージのPCB 推奨 FPGA デカップリング・キャップの要件を示しています。

表 8. インテル Agilex F シリーズ 2486A および 2581A FPGA デカップリング・キャップの概要

システムボールレール名インテルAgilex

Power andThermal

Calculator(PTC) レール

名

下部キャップ FPGA ペリフェラル・キャップ (5) 注記

厚い PCB(>65 ミルの厚

さ)

薄い PCB(≤65 ミルの厚

さ)


さ)


さ)

FPGA VCCL VCC 9x 47uF0805

5x 47uF0805

6x 47uF0805

3x 47uF0805

厚い 0805(47uF) キャップを下部キャビティーの内側に配置します。FPGA の近くの最上層で 47uF0805 ペリフェラル・キャップを使用します。

FPGA/PIO VCC VCCP

FPGA/HPS VCCPLLDIG_HPS

VCCPLLDIG_HPS

1x 1uF 0201 1x 1uF 0201 該当なし該当なし -

FPGA/HPS VCCL_HPS VCCL_HPS 2x 10uF0402 または3x 4.7uF0201

2x 10uF0402 または3x 4.7uF0201

1x 22uF0603

1x 22uF0603

SoC 中心のデザインの場合

FPGA VCCH_AIB VCCH 4x 22uF0603

4x 22uF0603

2x 47uF0805

2x 47uF0805

厚い 0603(22uF) キャップを下部キャビティーの内側に配置します。

FPGA/SDM VCCH_SDM VCCH_SDM 1x 1uF 0201 1x 1uF 0201 VCCH と同じ VCCH と同じ -

FPGA/SDM VCCL_SDM VCCL_SDM 2x 1uF 0201 2x 1uF 0201 該当なし該当なし -

FPGA/SDM VCCPLLDIG_SDM

VCCPLLDIG_SDM

1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ

LC フィルターキャップ

-

FPGA VCCR VCCPT 2x 4.7uF0201

2x 4.7uF0201

1x 10uF0402

1x 10uF0402

-

continued...

(5) ペリフェラル・キャップはオプションであり、電圧レギュレーターが FPGA パッケージから適度に離れて配置されているシステムにのみ推奨されます。配置したら、それらは完全な電圧レギュレーター・キャップ・ソリューションの一部である必要があります。

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システムボールレール名インテルAgilex

Power andThermal

Calculator(PTC) レール

名

下部キャップ FPGA ペリフェラル・キャップ (5) 注記


さ)


さ)


さ)


さ)

FPGA VCCR_CORE VCCR_CORE 1x 1uF 0201 1x 1uF 0201 該当なし該当なしインテルAgilexAGF0142486A プロダクション・デバイス

FPGA/PIO VCCA VCCA_PLL 2x 10uF0402

2x 10uF0402



-

FPGA/SDM VCCADC_SDM

VCCADC 1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ


-

FPGA/SDM VCCPLL_SDM VCCPLL_SDM 1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ


-

FPGA/HPS VCCPLL_HPS VCCPLL_HPS 1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ


-

FPGA/SDM VCCN_PIO_SDM

VCCIO_PIO_SDM

該当なし該当なし該当なし該当なし -

FPGA/PIO VCCN_PIO VCCIO_PIO 2x 4.7uF0402

2x 4.7uF0402

1x 10uF0402

1x 10uF0402

チャネルごと

FPGA/SDM VCCN_SDM VCCIO_SDM 1x 1uF 0201 1x 1uF 0201 該当なし該当なし -

FPGA/HPS VCCN_HPS VCCIO_HPS 1x 1uF 0201 1x 1uF 0201 該当なし該当なし -

FPGA/SDM VCCFUSEWR_SDM

VCCFUSEWR_SDM

1x 1uF 0201 1x 1uF 0201 該当なし該当なし -

3.4.2. インテル Agilex E タイル・ボードレベルのデカップリング・キャップの概要

表 9. インテル Agilex E タイルのデカップリング・キャップの概要

ボールレール名インテル AgilexPTC レール名

下部キャップ FPGA ペリフェラル・キャップ注記

厚い PCB (>65ミルの厚さ)

薄い PCB (≤65ミルの厚さ)



VCCERT_E-TILE

VCCRT_GXE 6x 4.7uF 0201 6x 4.7uF 0201 LC フィルターキャップ 2x10uF0402

LC フィルターキャップ 2x10uF0402

-

VCCERT_PLL_E-TILE

VCCRTPLL_GXE 2x 0201 1uF 2x 0201 1uF LC フィルターキャップ


-

VCC_HSSI_E-TILE

VCC_HSSI_GXE

3x 10uF 0402または 10x4.7uF 0201

3x 10uF 0402または 10x4.7uF 0201

該当なし該当なし -

VCCERT_E-TILE

VCCH_GXE 2x 4.7uF 0201 2x 4.7uF 0201 2x 10uF 0402 2x 10uF 0402 -

VCCN2P5IO VCCCLK_GXE 1x 1uF 0201 1x 1uF 0201 該当なし該当なし -

(5) ペリフェラル・キャップはオプションであり、電圧レギュレーターが FPGA パッケージから適度に離れて配置されているシステムにのみ推奨されます。配置したら、それらは完全な電圧レギュレーター・キャップ・ソリューションの一部である必要があります。

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3.4.3. インテル Agilex P タイル・ボードレベルのデカップリング・キャップの概要

表 10. インテル Agilex P タイルのデカップリング・キャップの概要

ボールレール名インテル AgilexPTC レール名

下部キャップ FPGA ペリフェラル・キャップ注記





VCC_HSSI_P-TILE

VCC_HSSI_GXP

1x 10uF 0402 1x 10uF 0402 該当なし該当なし -

VCCFUSE_P-TILE

VCCFUSE_GXP 1x 1uF 0201 1x 1uF 0201 該当なし該当なし複数の P タイルパッケージの場合、2つの P タイルごとに 1x 04024.7uF を使用します。

VCCERT_P-TILE VCCRT_GXP 6x 4.7uF 0201 6x 4.7uF 0201 LC フィルターキャップ


11x 1uF 0201を使用できます。

VCCERT_P-TILE VCCH_GXP 1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ


-

VCCN1P8V_IO VCCCLK_GXP 1x 1uF 0201 1x 1uF 0201 LC フィルターキャップ


-

3. 電源供給の概要AN-910 | 2020.12.18


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4. ボード電源供給ネットワークの推奨事項

この項では、電圧レギュレーターの選択や、一般的な電圧レギュレーターから供給される電源レールのフィルタリング回路など、その他の推奨される電源供給ネットワークのデザインについて説明します。この項のデザイン例は、社内でデザインされた開発キットを示しています。

この項では、ボード上のボード・デカップリング・キャップの配置例についても説明します。

4.1. ボード・デカップリング・キャップ・ガイド

OPD (LSC および DSC として) に加えて、インテル Agilex デバイスファミリーは、大きなサイズの背面キャップをダイまたはパッケージのできるだけ近くに配置して過渡レギュレーションを改善し、2 番目または 3 番目の電圧ドループを低減するキャビティー・サイトまたはステートも提供します。合計 15 個のデカップリング・キャップ (VCC コアおよび VCCH の下部キャップについては、表 8 (15 ページ) を参照してください) は、図 3 (19 ページ) に示すように、9x 0805 47uF (VCC コアの場合) および6x 0603 22uF (VCCH の場合) を含むボード・キャビティーに追加できます。

図 3 (19 ページ) は、ソケットなしでマイクロビアを使用するインテル Agilex FPGA 用にデザインされた PCB の最上層のキャビティー内におけるデカップリング・キャップ・スキームまたは接続の例です。図 3 (19 ページ) の最上層は、VCC コア電源に割り当てられ、デキャップ・マウンティング内の最上層の GND ピンはマイクロビアを介して第 2 層 (グランド) に接続されます。

AN-910 | 2020.12.18








図 -3: ソケットなしの PCB、薄いスタックアップ、およびマイクロビアの使用のための大きなサイズのデキャップを備えた裏面ボード・キャビティー

(a) Bottom-side Decoupling Caps within Cavity Area

(b) Top-side of PCB within Cavity Area

下部にキャビティー・キャップが配置されているため、マイクロビアを使用せずにスタックアップするために、いくつかの GND ボールのパッドにビアを含めることはできません。パッケージ電流能力を低下させないようにし、低リターンのインダクタンス・パスを確保するには、図 4 (20 ページ) に示すように、これらのフローティング・ボールを隣接する GND ビアに接続するグランドアイランドを最上層に追加します。

4. ボード電源供給ネットワークの推奨事項AN-910 | 2020.12.18


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図 4 (20 ページ) は、ソケットなしで GND ピンにスルービアのみを使用したインテル Agilex F シリーズ 2486A および 2581A FPGA でデザインされた PCB の最上層のキャビティー内のデカップリング・キャップ・スキームまたは接続の例です。

図 -4: 大きなサイズのデキャップ、厚いスタックアップ、およびスルービアの使用を備えた裏面ボード・キャビティー

(a) Bottom-side Decoupling Caps within Cavity area

(b) Top-side of PCB within Cavity area

さらに、その他の推奨される 0201 および 0402 デカップリング・キャップは、パッケージシャドウ内の最下層のビアフィールド (FPGA ピンフィールド) に配置できます。すべてのレールに対するボード側のデキャップ (FPGA ペリフェラル) の推奨事項は、FPGA デバイスのエッジに近い最上層または最下層のいずれかに配置できます。



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これは、インテル Agilex デバイスファミリーのキャビティー内の推奨されるデキャップの配置の要約です。

• 下部の VCCL キャビティー・デキャップは次のとおりです。

— 厚い PCB: 9x 0805 47µF

— 薄い PCB: 5x 0805 47µF

• 下部の VCCH キャビティー・デキャップ: 4x 0603 22µF

— VCCH のオプション: 消費電力に応じて、一部の 0603 キャップを VCCL または VCCN/VCCR に割り当てることができます。

注意:

インテル Agilex 開発キットボードのキャビティー内のパワーツリーおよびデカップリング・キャップの数は、シリコンおよびガイドラインの早期リリースにより、このアプリケーション・ノートで推奨されているものとわずかに異なる場合があります。このアプリケーション・ノートで推奨されるパワーツリー、ガイドライン、およびデカップリング・キャップは、最終的なデバイス製造の測定によって十分に確立され、検証されています。

パッケージ内の OPD により、最上層のキャビティー領域にコンポーネントがないことは信頼性によるものです。ただし、パッドまたはその他の銅は、最上層のこの領域に使用できます。これは、キャップがビアを介して最上層に接続する最下層のキャビティー領域に収まる場合は、できるだけ多くのキャップを配置できることを意味します。

4.2. FPGA コア・ファブリック VCCL 電圧レギュレーターの選択

インテルは、パワーステージには業界標準の一般的なフットプリントを使用することをお勧めします。これにより、検証フェーズで 6 つの異なるベンダーから選択できる柔軟性が得られます。これにより、プログラムのスケジュールに影響を与えることなく、PCB のパフォーマンスおよびコストの目標に最適なベンダーを選択することもできます。業界標準の一般的なフットプリントでコアのパワーステージを提供するベンダーは次のとおりです。

• インテル Enpirion®

• MPS

• Infineon

• Fairchild

• TI

• Intersil

• ADI

• LTC

次のコントローラーは、動作および通信が検証されています。インテル Agilex Power ManagementController Tool を使用して、サポートされているコントローラーおよびパワーステージの既存のリストに追加しました。

表 11. サポートされているコントローラーおよびパワーステージのリスト

ベンダーコントローラーパワーステージフェーズ数

インテル Enpirion / インテル ED8401 ET6160 (60A) 4

MPS MPS2975/2972 MP86956A (60A) 5

Intersil/Renesas ISL68236 ISL99227 (60A) 5

ADI LTC3888-1 LTC7051 (60A) 4



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インテル Stratix 10 デバイスからの検証済み VR コントローラーも引き続きサポートされます。

次のパワーツリーは、内部ボード (開発キット) でテストされています。したがってインテルは、このVCCL (コア) 電圧レギュレーターの図に従うことをお勧めします。

図 -5: インテル Agilex AGF014 2486A FPGA 開発キットに実装された VCC/VCCP コア電圧レギュレーターのデザイン

12V DDR-T

102.5A/19.2A0.8V

U47, U76, U77, U78, U79 4-Phase

ED8401 +ET6160

160A VD

1.5A x3

8.11A

FPGA Core ControllerPower Stages

120nH

Recommended Bulk Capsby Power Controller/

Stages Vendor

FPGA_VCC_EN

FPGA_VCC/VCCP 0.8V

ET6160

ET6160

ED8401

x4 Phases

ET6160

ET6160

to VCC/VCCP Core

4.3. リモートセンス接続

ダイセンスピンは、コア・ファブリック電圧レギュレーター用に提供されています。VCCL の電圧レギュレーター・センス・ラインは、パッケージに付属の差動ペア・センス・ラインまたはピンに接続する必要があります。電圧レギュレーターのフィードバック入力は、この FPGA ダイ・リモート・センス・ラインに接続する必要があります。

その他の電源レールまたはグループに関連する他のすべての電圧レギュレーターの場合、リモートセンスは、対応する電源ボールの幾何学的中心に物理的にできるだけ近いダイシャドウの下のビアまたはピンフィールド内に配置する必要があります。表 6 (13 ページ) で提供されている電圧レールの仕様は、このリモートセンス位置、例えばボードの裏側、パッケージのパワーボールに接続されているビアでセンシングする場合にのみ有効であることに注意してください。

VID およびマルチ電圧デザインを含む、インテル Agilex コアのセンスラインを使用する必要があります。

注意: コアに電流を均一に分配すると、すべてのパッケージ IR ドロップを補償できます (このパッケージ IRドロップは約 13mV です)。ただし、コア内で電流を不均一に分配すると、パッケージの IR ドロップの50％しか補償できません (約 6mV)。



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4.4. 負荷ラインの要件

インテル Agilex AGF014 デバイスファミリーのパッケージの負荷ラインはオプションです。負荷ラインの要件は、将来のインテル Agilex デバイスファミリー用に更新されます。

4.5. VCCL コアボードの電流スルーレート

VCCL コア・ファブリックの電流スルーレートは非常に高くなっています。ただし、その一部は、金属-絶縁体-金属 (MIM) キャップによってフィルターで除去されます。これは、それらが近接しているため、負荷に対して最も低いインピーダンスを提供するためです。OPD を追加すると、残りの高速エッジのほとんどがフィルターで除去され、ボード・キャビティー・キャップおよび電圧レギュレーター・キャップがダイレベル電流のごく一部のみを処理できるようになります。

PDN がパッケージボールで指定された電流を供給できることを確認する必要があります。複合電源供給レールのノイズ低減のためのボード LC 推奨フィルター (24 ページ) では、パッケージボールの電圧許容誤差または仕様がデザインを通じて確実に満たされるようにするための、推奨される PCB システムレベルのシミュレーションについて説明します。



23


5. 複合電源供給レールのノイズ低減のためのボード LC 推奨フィルター

5.1. P タイルレール LC フィルターボードのスキームおよび接続

ノイズ・フィルタリングの目的で、パワーツリー (7 ページ) の P タイル電圧レール (VCCCLK_GXP、VCCHT_GXP、VCCRT_GXP) 用に、図 6 (24 ページ)、図 7 (24 ページ)、および図 8 (25 ページ) のフィルタリング・トポロジーをお勧めします。フィルターは、デカップリング・キャップの推奨事項(14 ページ) の推奨デカップリング・キャップの表にあるペリフェラル・キャップと同じくらい FPGA の近くに配置できます。LC フィルターに加えて、最下層のピンまたはビアフィールド内のデカップリング・キャップの推奨事項 (14 ページ) のデカップリング・キャップの表で推奨されている底面または背面のキャップも追加する必要があります。

図 -6: VCCCLK_GXP の推奨フィルター

22uF0603

22uF0603

22uF0603

22uF0603

VCCCLK_GXPP1V8_GR2

BLM18KG700TN1

FB

図 -7: VCCHT_GXP の推奨フィルター

10uF0603

10uF0603

1uF0402

1uF0402

VCCHT_GXPP1V8_GR2

BLM18KG260TN1FC FBMJ1608 HS220NTR

FB

AN-910 | 2020.12.18








図 -8: VCCRT_GXP の推奨フィルター

22uF0805

22uF0805

22uF0805

VCCRT_GXPVCCH

BLM18KG260TN1FC FBMJ1608 HS220NTR

FB

5.2. E タイルレール LC フィルターボードのスキームおよび接続

E タイルには、PDS 制御回路の必要性を排除するための厳密な接続要件があります。図 9 (25 ページ) および図 10 (26 ページ) の接続で、E タイルは、インテル Stratix 10 デバイスファミリ—に存在する PDS 要件を排除します。電圧レール上のプルダウン放電 FET または抵抗は必要ありません。フィルターは、表 8 (15 ページ) のペリフェラル・キャップと同じくらい FPGA の近くに配置できます。

図 -9: VCCRT_GXE の接続要件および推奨フィルター

22uF0805

47uF0805

100uF0805

VCCRT_GXEVCCH SL1616A

L

5. 複合電源供給レールのノイズ低減のためのボード LC 推奨フィルターAN-910 | 2020.12.18


25


図 -10: VCCRTPLL_GXE の接続要件および推奨フィルター

47uF0805

47uF0805

47uF0805

VCCRTPLL_GXEVCCH

BLM18KG260TN1

Inductor MPN: SL1616A-R10MHF

FB

5. 複合電源供給レールのノイズ低減のためのボード LC 推奨フィルターAN-910 | 2020.12.18


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6. その他の電源レールの PCB 電圧レギュレーターの推奨事項

インテルは、さまざまなインテル Agilex デバイスファミリー・ボード上で検証されているその機能、効率、およびパフォーマンスのため、すべてのインテル Agilex PCB ベースのデザインでインテルEnpirion 電圧レギュレーターを使用することをお勧めします。その他の電圧レギュレーターを使用することもできますが、他のベンダーのソリューションを検証する負担を取り除くために、テスト済みで信頼できる電源ソリューションを使用することをお勧めします。これは、FPGA 固有のパフォーマンスの検証および最適化に帯域幅を集中できるようにするためです。

VCCIO_PIO_P1V2

VCCIO_PIO_P1V2 に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion PowerSolutions EM2120x01QI 20A PowerSoC です。詳細については、Intel Enpirion PowerSolutions EM2120x01QI 20A PowerSoC Datasheetを参照してください。

VCCH

VCCH に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion Power SolutionsEM2140P0QI 40A PowerSoC です。詳細については、Intel Enpirion Power SolutionsEM2140P0QI 40A PowerSoC Datasheetを参照してください。

VCCH_GXE

VCCH_GXE に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion EN6340QI 4APowerSoC です。詳細については、Intel Enpirion EN6340QI 4A PowerSoC Datasheet を参照してください。

VCCCLK_GXE

VCCCLK_GXE に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion EZ6301QITriple Output Module です。詳細については、Intel Enpirion EZ6301QI Triple Output ModuleDatasheet を参照してください。

VCCL_SDM

VCCL_SDM に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion EZ6301QI TripleOutput Module です。詳細については、Intel Enpirion EZ6301QI Triple Output ModuleDatasheet を参照してください。

P1V8_GR2

P1V8_GR2 に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion EN63A0QI 12APowerSoC です。詳細については、Intel Enpirion EN63A0QI 12A PowerSoC Datasheetを参照してください。

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https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ds/em2120_13149.pdf




https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ds/en6340qi_13519.pdf

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ds/ez6301qi_13926.pdf




https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ds/en63a0qi_07077.pdf





P1V8_GR3

P1V8_GR3 に推奨される電圧レギュレーター・ソリューションは、Intel Enpirion EZ6301QI TripleOutput Module です。詳細については、Intel Enpirion EZ6301QI Triple Output ModuleDatasheet を参照してください。

VCCFUSEWR_SDM

VCCFUSEWR_SDM に推奨される電圧レギュレーター・ソリューションは、Intel EnpirionEZ6301QI Triple Output Module です。詳細については、Intel Enpirion EZ6301QI TripleOutput Module Datasheet を参照してください。

6. その他の電源レールの PCB 電圧レギュレーターの推奨事項AN-910 | 2020.12.18


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7. ボード電源供給ネットワークのシミュレーション

この項では、インテル Agilex デバイスファミリーのボードデザインおよびシステムレベルの PDN シミュレーション用に、PDN ポストレイアウトのシミュレーションを図 11 (29 ページ) に示しています。

図 -11: デバイス PDN および過渡ノイズ解析の方法論パッケージピンのステップ負荷が PCB モデルに注入され、パッケージピンの電圧ドループ (DC + AC) に対応します。

Current (A)

Load

Idle

0.8V

0.776

BoardPower

EMIB EMIBPKG

インテルは、上記のガイドラインに従って、推奨されるデカップリング・キャップ、電圧レギュレーター、および LC フィルタリングを使用して PCB 上のすべての電源レールをデザインすることをお勧めします。ポストレイアウトのフェーズでは、PCB に対してのみ IR ドロップおよび過渡 (時間領域) PDN 解析を実行することをお勧めします。つまり、型にはまらず、インテル Agilex デバイスのインピーダンス・ターゲットおよび周波数ターゲットの解析 (周波数領域シミュレーション) はお勧めしません。

PDN のデザイン・パフォーマンスが、表 6 (13 ページ) の必要な許容範囲または仕様内にあることを確認するには、VCCL コア、VCC、VCCR、VCCN、VCCH_AIB、VCC_HSSI_P-Tile、および VCCERT_P-Tile などのいくつかの重要な電源ネットの時間領域ポストレイアウト PDN シミュレーションを実行する必要があります。

PDN 時間領域シミュレーションは、電圧レギュレーターからパッケージボールまでの PCB でのみ実行されます。したがって、パッケージ、OPD、およびオンチップモデルは、PDN 時間領域シミュレーションには必要ありません。

次の手順は、時間領域 PDN シミュレーションを示しています (図 12 (30 ページ) で示されているとおりです)。

1. ターゲットの電源レール SPICE モデルに実装された VRM モデルを取得します。

2. デカップリング・キャップおよび LC フィルタリングを備えた PCB のポストレイアウト PCB モデル(HSPICE または PowerSI などのツールを使用した散乱パラメーター) を、電圧レギュレーター(ベンダーによる VRM 推奨バルクデキャップを含む) からパッケージピン (散乱パラメーターを使

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用する場合、PCB モデルは最大 1GHz の DC から抽出する必要があります) に抽出します。インテルは、問題のあるシミュレーションを回避するために、ブロードバンド Spice または IDEM ツールを使用して散乱パラメーターを回路モデルに変換することをお勧めします。

3. 前の手順で抽出した電圧レギュレーターモデル (HSPICE モデルの可能性あり) および PCB モデルを使用して、可能な EDA ツール (Keysight ADS、Cadence、または LTspice) で回路図を作成します。

• この回路図は、電圧レギュレーターに加えて、パッケージピンまでの PCB またはデカップリング・キャップ・モデルを表しています。

• パッケージ、OPD、またはダイモデルはこの回路図に組み込まれていません (パッケージピンでのステップ負荷は PCB の周波数のみをカバーします。つまり、高電流周波数コンポーネントはパッケージおよびオンダイによって排除されます)。

• パッケージ・ピン・フィードバックからのセンスピンを電圧レギュレーターのセンスピンに接続します。

4. 表 7 (14 ページ) に示すパッケージピンに最大ステップ負荷電流を接続します (例えば、コアの場合、200A/µs のスルーレートおよび 17A のステップ負荷です)。

5. パッケージピンでの電圧降下を調べて、表 6 (13 ページ) の電源レールの仕様が満たされているかどうかを確認します (例えば、VCCL コアの場合、DC+AC 電圧許容誤差は±3％です)。

• 表 6 (13 ページ) のパッケージの電源レールの許容範囲または仕様を満たしていない場合、PCB を確認し、デカップリング・キャップまたは位置を調整する必要があります。

図 -12: VCCL コアの時間領域 PDN テストベンチの例「A」はパッケージボールの VCCL ノードです (パッケージのすべての VCCL ピンは A に接続されています)。「A」の電圧は、電圧許容誤差に基づいて評価する必要があります。

Voltage Regulator Model + Voltage Regulator Inductor/Decoupling Caps Models

A

Sense Feedback

Power Supply

Step LoadI Min = 0AI Max = 17ADelay = 1nsSlew Rate = 200A/us

PCB Model – Scattering Parameter or Broadband Spice Model – Including AC Caps

S2PSNP1File

TranTran 1StopTime = 10.0 nsecMaxTimeStep = 1.0 nsec1 2

Ref+

_

PDN IR ドロップ解析は DC シミュレーションであり、表 6 (13 ページ) の DC 仕様を満たすには、パッケージピンまでの PCB 上のすべての電源レールで実行する必要があります。

図 13 (31 ページ) は、PDN デザイン・ガイドラインおよび FPGA デカップリング・キャップの抽出で使用されるリファレンス・スタックアップを示しています。ただし、FPGA PDN のパフォーマンスは、社内でデザインされた DK-SI-AGF014E3ES ボードなどのより厚い PCB でも検証されています。

7. ボード電源供給ネットワークのシミュレーションAN-910 | 2020.12.18


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図 -13: リファレンス・スタックアップ

1080HRC

1086

1080HRC

1086

1080HRC

1086

1086

1080HRC

1080HRC

1086

1086

1086

1086

1080HRC

1086

1080HRC

1080HRC

0.0008/0.0016

0.00201

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

0.0032

0.0006

0.0030

0.0006

0.0028

0.0006

0.0030

0.0006

0.0029

0.0006

0.0030

0.0006

0.0026

0.0013

0.0030

0.0013

0.0027

0.0013

0.0030

0.0013

0.0025

0.0006

0.0030

0.0006

0.0028

0.0006

0.0006

0.0006

0.0006

0.0008 / 0.0016

0.06280.06480.0644

+/–0.0050

0.0656

3.5 0.03 Soldermask

F /S 0.5 oz w/plating

3.46 0.0040 fill

P 0.5 oz

3.54 0.0040 core

S 0.5 oz

3.51 0.0040 fill

P 0.5 oz

3.54 0.0040 core

S 0.5 oz

3.50 0.0040 fill

P 0.5 oz

3.54 0.0040 core

S 0.5 oz

3.54 0.0040 fill

P 1 oz

3.54 0.0040 core

P 1oz

3.58 0.0040 fill

P 1 oz

3.54 0.0040 core

P 1 oz

3.56 0.0040 fill

S 0.5 oz

3.54 0.0040 core

P 0.5 oz

3.52 0.0040 fill

S 0.5 oz

3.54 0.0040 core

P 0.5 oz

3.52 0.0040 fill

S 0.5 oz

3.54 0.0040 core

P 0.5 oz

3.46 0.0040 fill

F / S 0.5 oz w/plating

30503 Soldermask

After Iamination thickness (in)Over laminate thickness (in) (with soldermask)Customer requirement (in)Customer tolerance (in)

Total thickness (in) Over platted copper

0.0027

0.0030

0.0030

0.0020

0.0032

18

17

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

7. ボード電源供給ネットワークのシミュレーションAN-910 | 2020.12.18


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8. インテル Agilex デバイスファミリー PDN デザインの概要

インテル Agilex デバイスファミリーの PDN デザイン・ガイドラインの概要は次のとおりです。

1. 現在の PDN デザイン・ガイドラインは、最大の消費電力、つまり最悪のユースケースを表しています。

• 何らかの理由で (さまざまなアプリケーション、コンフィグレーション、または PTC 電力データが PDN デザイン・ガイドラインに使用される最大電力よりも低い場合)、設計電流および最大電流の比率に基づいて、推奨されるデカップリング・キャップをスケーリングする必要があります。比率の使用は推定値であり、パッケージボールの電圧仕様を確実に満たすには、時間領域シミュレーションが必須です。

2. PCB に推奨されるパワーアップまたはパワーダウン・シーケンス・グループを適用します。詳細については、AN 692: インテル Cyclone 10 GX、インテル Arria 10、およびインテル Stratix 10デバイスの電源シーケンスについての考慮事項、およびインテル Agilex パワー・マネジメント・ユーザーガイドを参照してください。

3. 提案されたマージされた電源ネットを備えた各インテル Agilex デバイス用に、パワーツリー (7ページ) に示されている推奨パワーツリーを使用します。

• インテル Agilex AGF014 2486A Package Early Silicon の PCB には最低 9 x 電圧レギュレーターが必要であり、インテル Agilex AGF014 プロダクション・シリコンの PCB には最小 10 x 電圧レギュレーターが必要です。推奨電圧レギュレーターは FPGA 専用であり、ボード上のその他のデバイスをカバーしていません。

• PCB 上の電圧レギュレーターの最小推奨数は、コスト、面積、および電力効率の高いソリューション戦略によるものです。ただし、個別の電圧レギュレーターを使用して、すべての電源レールを分離できます。

4. パワーツリーで推奨される電圧レギュレーターを使用するか、PCB-VRM インダクターまたはバルクキャップの電源レールごとに必要な最大リップルまたは総電流サポートに基づいて、独自の電圧レギュレーターをデザインする必要があります。デカップリング・キャップの推奨事項 (14 ページ)の表は、FPGA デカップリング・キャップを示しており、電圧レギュレーターのバルクキャップは含まれていません。

5. 各電源ネットには、推奨される底面または FPGA ペリフェラルのデカップリング・キャップを使用します。

6. 電源ネットには推奨される LC フィルターを使用します。

7. IR ドロップ補正用のセンスラインを使用します。

8. パッケージピンで許容される最大推奨ステップ負荷に従うように FPGA をコンフィグレーションします。

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9. IR ドロップ解析のポストレイアウト・シミュレーションを実行して、これが表 6 (13 ページ) のパッケージピンの DC 仕様内にあるかどうかを確認します。

10. ポストレイアウトの時間領域 PCB シミュレーションを、VCCL コアなどの重要な電源ネットのパッケージピンまで実行して、表 6 (13 ページ) のパッケージピンの AC 電圧許容誤差または仕様を満たします。

11. FPGA パッケージピンの電圧許容誤差 (DC または AC) を満たしていない場合は、PCB を確認し、デカップリング・キャップを更新して、シミュレーションをやり直す必要があります。

8. インテル Agilex デバイスファミリー PDN デザインの概要AN-910 | 2020.12.18


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9. AN 910: インテル Agilex 電源供給ネットワークのデザイン・ガイドラインの文書改訂履歴

ドキュメント・バージョン

変更内容

2020.12.18 プロダクション・シリコンに推奨される F シリーズ 2486A および 2581A パワーツリーの図を更新して、VCCCLX_GXP をVCCCLK_GXP に修正しました。

2020.12.16 プロダクション・シリコンに推奨される F シリーズ 2486A および 2581A パワーツリーの図を更新して、VCCA_PLL の電源グループを 2 から 3 に修正しました。

2020.12.05 • 文書全体で「ES シリコン」への参照を「初期のシリコン」に更新しました。• Early Silicon に推奨される F シリーズ 2486A パワーツリーの図を更新しました。• プロダクション・シリコンに推奨される F シリーズ 2486A および 2581A パワーツリーの図を更新しました。　• ボード・デカップリング・キャップ・ガイドの項を更新しました。

— 底面の VCCH キャビティー・デキャップを 6x 0603 22µ から 4x 0603 22µ に更新しました。— インテル Agilex 開発キットボードのキャビティー内のパワーツリーおよびデカップリング・キャップの数が、シリコ

ンおよびガイドラインの早期リリースにより、推奨されているものとわずかに異なる場合があることを明確にするための注記を追加しました。

• インテル Agilex F シリーズ 2486A および 2581A FPGA デカップリング・キャップの概要の表を更新しました。• 必要なレール接続の表を更新しました。

2020.08.25 • Recommended F-Series 2486A Power Tree for ES Siliconの図を更新しました。　• プロダクション・シリコンに推奨される F シリーズ 2486A および 2581A パワーツリーの図の注 (1) を更新しまし

た。　

2020.08.19 初版

AN-910 | 2020.12.18








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インテル Agilex 電源供給ネッ トワークのデザイン・ガイドラ …...AN 910: インテル® Agilex 電源供給ネッ トワークのデザイン・ガイドライン

インテル Agilex 電源供給ネットワークのデザイン・ガイドラ …...AN 910: インテル® Agilex 電源供給ネットワークのデザイン・ガイドライン