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POLITECNICO DI MILANO Definizione ed Implementazione di un’Infrastruttura per la Condivisione di IP-Core per Sistemi Riconfigurabili Filippo Sironi: [email protected] Relatore: Prof. Francesco Bruschi Correlatore: Ing. Marco D. Santambrogio

Filippo Sironi: filippo.sironi@dresd

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Definizione ed Implementazione di un’Infrastruttura per la Condivisione di IP-Core per Sistemi Riconfigurabili. Filippo Sironi: [email protected]. Relatore: Prof. Francesco Bruschi Correlatore: Ing. Marco D. Santambrogio. Motivazioni ed Obiettivi. Motivazioni - PowerPoint PPT Presentation

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POLITECNICO DI MILANO

Definizione ed Implementazione di un’Infrastruttura per la Condivisione

diIP-Core per Sistemi Riconfigurabili

Filippo Sironi: [email protected]

Relatore: Prof. Francesco BruschiCorrelatore: Ing. Marco D. Santambrogio

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Motivazioni ed ObiettiviMotivazioni ed Obiettivi

Motivazionicondividere le funzionalità hardware disponibili in una rete di dispositivi riconfigurabili

Obiettividefinire una soluzione per condividere le funzionalità hardwarefornire un’implementazione della soluzione proposta

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IndiceIndice

Contesto applicativo

Soluzione proposta

Sviluppo del software

Risultati sperimentali

Conclusioni e Sviluppi futuri

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Contesto applicativoContesto applicativo

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Soluzione propostaSoluzione propostaFunctionalities DatabaseConsoleFunctionalities Manager

comunicazioni internecomunicazioni esterne

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Sviluppo del Software (1/2)Sviluppo del Software (1/2)Functionalities Database

ricerche efficientigestione sempliceaccessi concorrenti

Consolegestione del database

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Sviluppo del Software (2/2)Sviluppo del Software (2/2)Functionalities Manager

protocollo di comunicazionerequest/response

get: <request-number> port-number: <port-

number> function: <function> fpga: <fpga> [version: <version>]

ack: <request-number>

bitstream: <bitstream>

version: <version>

protocollo di trasferimento

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Risultati sperimentali (1/2)Risultati sperimentali (1/2)Dispositivi utilizzati

Xilinx Virtex-II Pro XC2VP7 Evaluation BoardµCLinux 2.4Access Point WiFi 802.11b/g

Architettura hardware ed OccupazionePowerPC 405controller della memoria SDRAM e flashcontroller ICAP (Xilinx ICAP)controller UART (Xilinx UARTLite) e Ethernet (Xilinx eMac)

Risorsa Risorse utilizzate

Risorse disponibili

Percentuale di utilizzo

Slice 4417 4928 89 %Slice Flip-Flop 4693 9856 47 %4-input LUT 6081 9856 61 %

BRAM 12 44 27 %PowerPC 405 1 1 100 %

ICAP 1 1 100 %

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Risultati sperimentali (2/2)Risultati sperimentali (2/2)Riconfigurazione dinamica

Protocollo di trasferimento

Dimensione del Bitstream [Byte]

Tempo di Riconfigurazione

[ms]

Throughput[Mbyte/s]

33218 10.88 2.91134084 11.15 2.91434087 11.16 2.91434953 11.44 2.91485473 27.97 2.914

Tempo di trasmissione [ms]

Throughput[Kbyte/s]

(560751 Byte)

Efficienza

1991 281.643 20.48 %2048 273.804 19.91 %1965 285.369 20.75 %1980 283.207 20.60 %1954 286.976 20.87 %

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Conclusioni e Sviluppi futuriConclusioni e Sviluppi futuri

Il sistema operativo supportariconfigurazione dinamica degli IP-Coregestione centralizzata degli IP-Corecondivisone degli IP-Core

Sviluppi futuripolitica di adozione dell’implementazione software di funzionalità hardware poco onereseutilizzo dei sistemi di comunicazione inter-processo in luogo delle comunicazioni TCP/IP

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DomandeDomande