FJDL7074-004-02 - lapis-semi.com · ML7074-004 はVoIP 向け音声コーデックです。本LSI はSpeech CODEC としてG.729.A/G.711 を選択可能で、32msec の遅延に対応するエコーキャンセラ、DTMF

FJDL7074-004-02発行日： 2007 年 10 月 31 日

ML7074-004 VoIP CODEC

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■ 概要 ML7074-004 は VoIP 向け音声コーデックです。本 LSI は Speech CODEC として G.729.A/G.711 を選択

可能で、32msec の遅延に対応するエコーキャンセラ、DTMF 検出、トーン検出、トーン発生機能などを備

えており TA、Router 等に VoIP 機能を付加する場合に適な LSI です。 ■ 特長 ●単一 3.3V 電源動作（DVDD0,1,2,AVDD: 3.0～3.6 V） ●Speech CODEC: G.729.A(8kbps) / G.711(64kbps)-law,A-law 選択可能

ITU-T G.711 AppendixⅠ準拠 PLC（Packet Loss Concealment）機能サポート ●32msec の遅延に対応するエコーキャンセラ ●DTMF 検出機能 ●トーン検出機能 2 系統（1650Hz,2100Hz ＊検出周波数変更可能） ●トーン発生機能 2 系統 ●FSK 生成機能 ●ダイヤルパルス検出機能 ●ダイヤルパルス送出機能 ●16bit タイマ 1ch 内蔵 ●送信・受信データ転送用 FIFO バッファ(640byte)内蔵 Frame/DMA（スレーブ）インタフェース選択可能 ●マスタークロック周波数:

4.096 MHz(水晶振動子/外部入力) ●ハードウェア、ソフトウェアパワーダウン可能 ●アナログ入出力形式：

入力アンプ２系統内蔵 10k駆動出力アンプ２系統内蔵 10k駆動

●パッケージ： 64 ピンプラスチック QFP（QFP64-P-1414-0.80-BK）

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ML7074-004

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■ ブロック図

Echo Canceller

DTMF_REC

+

-

AFF

D/A

LPF

G.729.A

TONE_GEN0

(TONEA/B)

TX

Buffer0

RX

Buffer0

Frame/DMA

Controller

INTB

A0-A7

Control

Register

8b

D0-D15

16b

VREF

CSB

RDB

WRB

FR0B

FR1B

ACK0B

ACK1B

AIN1N

GSX1

VFRO0

AVREF

OSC

Power

PLL

Speech Codec

10kΩ

10kΩ

DVDD2

DGND2

AVDD

AGND

PDNB

TST1

XI

XO

G.711

TXGAIN

RXGAIN

DVDD1

DGND1

DVDD0

DGND0

TST2

TST3

CKGN

MCK

SYNC(8kHz)

LPAD

GPAD

ATTs

ATTr

Bus Control Unit

Center

Clip

Encoder

G.729.A

G.711

Decoder

DTMF_DET

INT

DTMF_DET

TX

Buffer1

RX

Buffer1

AIN0N

GSX0

10kΩ

AIN0P

Linear PCM Codec

VFRO1

10kΩ

STGAIN

SYNC

BCLK

PCMI

PCMO

TONE_DET1

TONE1_DET

S/P

P/S

Serial I/F

TONE0_DET

TONE1_DET

GPI0

GPI1

GPO0

GPO1

TONE_DET0

TONE0_DET

FSK_GEN

TST0

CLKSEL

AMP0

AMP1

AMP2

AMP3

Sin

Rout

Sout

Rin

A/D

BPF

Codec

DPGEN

DPDET

CR16-B0(GPI0)

CR17-B0(GPO0)

DP_DET

DP_DET

TIMER

DTMF_CODE[3:0]

DTMF_CODE[3:0]

TONE_GEN1

(TONEC/D)

G.711

Encoder

G.711

Decoder

FGEN_FLAG

FGEN_FLAG

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■ 端子接続（上面図）

64 ピンプラスチック QFP

49

AVREF

VFRO0

VFRO1

AVDD

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

DGND0

DGND1

TST3

TST2

TST1

TST0

PCMO

PCMI

BCLK

SYNC

DVDD1

RDB

WRB

CSB

FR0B

FR1B

DVDD0

A0A1A2A3A4A5A6A7

DGND2

XI

XO

DVDD2

GPI0

GPI1

GPO0

GPO1

PDNB

INTB

ACK0B

ACK1B

CLKSEL

AIN1N

GSX1

AIN0P

AIN0N

GSX0

AGND

1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16L7074-004

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■ 端子説明ピン

番号

端子名 I/O PDNB

= “0”

説明

1 TST1 I “0” テスト制御入力 1 通常”0”を入力してください。


3 PCMO O “Hi-z” PCM データ出力

4 PCMI I I PCM データ入力

I CLKSEL=”0”

PCM シフトクロック入力

5 BCLK

I/O

“L” CLKSEL=”1”

PCM シフトクロック出力

I CLKSEL=”0”

PCM 同期信号 8kHz 入力

6 SYNC

I/O

“L” CLKSEL=”1”

PCM 同期信号 8kHz 出力

7 DVDD0 — — ディジタル電源

8 ACK0B I I 送信バッファ DMA アクセスアクノリッジ信号入力

9 ACK1B I I 受信バッファ DMA アクセスアクノリッジ信号入力

10 FR0B

(DMARQ0B)

O ”H” FR0B:(CR11-B7=”0”)

送信バッファフレーム信号出力

DMARQ0B: (CR11-B7=”1”)

送信バッファ DMA アクセスリクエスト信号出力

11 FR1B

(DMARQ1B)

O “H” FR1B: (CR11-B7=”0”)

受信バッファフレーム信号出力

DMARQ1B: (CR11-B7=”1”)

受信バッファ DMA アクセスリクエスト信号出力

12 INTB O “H” 割り込み要求出力

割り込み発生時に約 1.0 sec 間 “L”を出力します

13 CSB I I チップセレクト制御入力

14 RDB I I リード制御入力

15 WRB I I ライト制御入力

16 DGND0 — I ディジタルグランド（0.0 V）

17 D0 I/O I データ入出力









8bit バスアクセス(CR11-B5=”1”)で使用する場合には入力を固定してください。

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33 DVDD1 — — ディジタル電源

34 A0 I I アドレス入力








42 PDNB I “0” パワーダウン入力

“0” パワーダウンリセット

”1” 通常動作

43 CLKSEL I I SYNC、BCLK 入出力制御入力

“0” SYNC、BCLK は入力

“1” SYNC、BCLK は出力

44 DGND1 — — ディジタルグランド（0.0 V）

45 GPI0 I I 汎用入力端子 0 （5V トレラント入力）

／２次機能ダイヤルパルス検出入力端子

46 GPI1 I I 汎用入力端子 1 （5V トレラント入力）

47 GPO0 O “L” 汎用出力端子 0 （5V トレラント出力、外部プルアップ可能）

／２次機能ダイヤルパルス送出端子

48 GPO1 O “L” 汎用出力端子 1 （5V トレラント出力、外部プルアップ可能）

49 AVDD — — アナログ電源

50 AIN0P I I AMP0 非反転入力

51 AIN0N I I AMP0 反転入力

52 GSX0 O “Hi-z” AMP0 出力(10kΩ駆動)

53 GSX1 O “Hi-z” AMP1 出力(10kΩ駆動)

54 AIN1N I I AMP1 反転入力

55 AVREF O “L” アナログ信号グランド（1.4 V）

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56 VFRO0 O “Hi-z” AMP2 出力(10kΩ駆動)

57 VFRO1 O “Hi-z” AMP3 出力(10kΩ駆動)

58 AGND — アナロググランド（0.0V）

59 DGND2 — ディジタルグランド（0.0V）

60 XI I I 4.096MHz 水晶振動子 I/F、4.096MHz クロック入力

61 XO O “H” 4.096MHz 水晶振動子 I/F

62 DVDD2 — ディジタル電源



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■ 絶対最大定格

項目記号条件定格単位

アナログ電源電圧 VDA － -0.3 ～ 5.0 V

ディジタル電源電圧 VDD － -0.3 ～ 5.0 V

アナログ入力電圧 VAIN アナログ端子 -0.3 ～ VDD + 0.3 V

VDIN1 ノーマルディジタル端子 -0.3 ～ VDD + 0.3 V ディジタル入力電圧

VDIN2 5V トレラント端子 -0.3 ～ 6.0 V

保存温度 Tstg － -55 ～ +150 ℃

■ 推奨動作条件 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)

項目記号条件 Min. Typ. Max. 単位

アナログ電源電圧 VDA － 3.0 3.3 3.6 V

ディジタル電源電圧 VDD － 3.0 3.3 3.6 V

動作温度範囲 Ta － -20 － 60 ℃

VIH1 ディジタル入力端子 2.0 － VDD+

0.3

V ディジタル高レベル入力電圧

VIH2 GPI0,GPI1 端子 2.0 － 5.5 V

ディジタル低レベル入力電圧 VIL ディジタル端子 -0.3 － 0.8 V

ディジタル入力立ち上がり時間 tIR ディジタル端子－ 2 20 ns

ディジタル入力立ち下がり時間 tIF ディジタル端子－ 2 20 ns

ディジタル出力負荷容量 CDL ディジタル端子－－ 50 pF

AVREF 用バイパスコンデンサ容量 Cvref AVREF-AGND 間 2.2+0.1 － 4.7+0.1 F

マスタークロック周波数 Fmck MCK -0.01% 4.096 +0.01% MHz

PCM シフトクロック周波数 Fbclk BCLK（入力時） 64

（±0.1%）

－ 2048

（±0.1%）

kHz

PCM 同期信号周波数 Fsync SYNC（入力時） -0.1% 8.0 +0.1% kHz

クロックデューティ比 DRCLK MCK、BCLK(入力時) 40 50 60 %

tBS BCLK to SYNC(入力時) 100 －－ ns PCM 同期タイミング

tSB SYNC to BCLK(入力時) 100 －－ ns

PCM 同期信号幅 tWS SYNC(入力時) 1BCLK － 100 s

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■ 電気的特性

● 直流特性 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


ISS スタンバイ状態

(PDNB=”0”,VDD=3.3V,Ta=25℃)

－ 5.0 20.0 A

IDD1 動作状態 1

PCM I/F モード使用時

(SC_EN=”1”,PCMIF_EN=”1”,

AFE_EN=”1”)

XI,XO 4.096MHz 水晶振動子を接続

－ 45.0 55.0 mA

電源電流

IDD2 動作状態 2

全系動作時

(SC_EN=”1”,PCMIF_EN=”0”,

AFE_EN=”0”)

XI,XO 4.096MHz 水晶振動子を接続

－ 50.0 65.0 mA

IIH Vin=DVDD － 0.01 1.0 A ディジタル入力端子

入力リーク電流 IIL Vin=DGND -1.0 -0.01 － A

IOZH Vout=DVDD － 0.01 1.0 A ディジタル I/O 端子

出力リーク電流 IOZL Vout=DGND -1.0 -0.01 － A

高レベル出力電圧 VOH ディジタル出力端子、入出力端子

IOH=4.0mA

IOH=1.0mA(XO 端子)

2.2 －－ V

低レベル出力電圧 VOL ディジタル出力端子、入出力端子

IOL=-4.0mA

IOL=-1.0mA(XO 端子)

－－ 0.4 V

入力容量 *1 CIN 入力端子－ 8 12 pF

注記 : *1 設計保証値

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● アナログインタフェース (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


入力抵抗 *1 RIN AIN0N,AIN0P,AIN1N 10 －－ MΩ

出力負荷抵抗 RL GSX0,GSX1,VFRO0,VFRO1 10 －－ kΩ

出力負荷容量 CL アナログ出力端子－－ 50 pF

オフセット電圧 VOF VFRO0,VFRO1 -40 － 40 mV

出力電圧レベル *2 VO GSX0,GSX1,VFRO0,VFRO1

RL=10kΩ

－－ 1.3 Vpp

注記 : *1 設計保証値 *2 –7.7dBm(600Ω)=0dBm0、+3.17dBm0=1.3Vpp

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● 交流特性 Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)

条件項目記号

周波数(Hz) レベル(dBm0) Min. Typ. Max. 単位

LT1 0～60 25 －－ dB

LT2 300～3000 -0.15 － 0.20 dB

LT3 1020 基準－

LT4 3300 -0.15 － 0.80 dB

LT5 3400 0 － 0.80 dB

送信周波数特性

LT6 3968.75

0

13 －－ dB

LR2 0～3000 -0.15 － 0.20 dB

LR3 1020 基準－

LR4 3300 -0.15 － 0.80 dB

LR5 3400 0 － 0.80 dB

受信周波数特性

LR6 3968.75

0

13 －－ dB

SDT1 3 35 －－ dBp

SDT2 0 35 －－ dBp

SDT3 -30 35 －－ dBp

SDT4 -40 28 －－ dBp

送信信号対雑音比

[*1]

SDT5

1020

-45 23 －－ dBp

SDR1 3 35 －－ dBp

SDR2 0 35 －－ dBp

SDR3 -30 35 －－ dBp

SDR4 -40 28 －－ dBp

受信信号対雑音比

[*1]

SDR5

1020

-45 23 －－ dBp

GTT1 3 -0.2 － 0.2 dB

GTT2 -10 基準－

GTT3 -40 -0.2 － 0.2 dB

GTT4 -50 -0.6 － 0.6 dB

送信レベル間損失誤差

GTT5

1020

-55 -1.2 － 1.2 dB

GTR1 3 -0.2 － 0.2 dB

GTR2 -10 基準－

GTR3 -40 -0.2 － 0.2 dB

GTR4 -50 -0.6 － 0.6 dB

受信レベル間損失誤差

GTR5

1020

-55 -1.2 － 1.2 dB

NIDLT －アナログ入力

=AVREF

－－ -68 dBm0p無通話時雑音

[*1]

NIDLR － PCMI=”1” －－ -72 dBm0p

送信絶対レベル [*2] AVT 1020 0 0.285 0.320 0.359 Vrms

受信絶対レベル [*2] AVR 1020 0 0.285 0.320 0.359 Vrms

PSRRT － 30 －－ dB 電源雑音除去比

PSRRR

雑音周波数:0～50kHz

雑音レベル:50mVpp － 30 －－ dB

注記：*1 P-メッセージフィルタ使用 *2 0.320Vrms=0dBm0=-7.7dBm(600Ω)

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● 交流特性(ゲイン設定) Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


送受ゲイン設定精度 GAC ― -1.0 － 1.0 dB

● 交流特性(トーン出力) Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


周波数偏差 fDFT 設定周波数に対して -1.5 － 1.5 %

出力レベル oLEV 設定ゲインに対して -2.0 － 2.0 dB

● 交流特性(DTMF 検出器、その他検出器) Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


検出レベル精度 dLAC 設定検出レベルに対して -2.5 － 2.5 dB

● 交流特性(エコーキャンセラ) (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


・アナログ I/F モード使用時

・PCM I/F モード(16bit リニア)使用時 35

エコー減衰量 eRES

・PCM I/F モード(G.711)使用時

－

30

－ dB

消去可能エコー遅延時間 tECT －－－ 32 ms

測定方法

Sin Sout

Delay

White noise generator

Rout Rin

ATT

E.R.L(echo return loss)

Echo delay time

Echo Canceller

LPF5kHz

LevelMeter

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● PDNB,XO,AVREF タイミング

(特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


パワーダウン信号パルス幅 tPDNB PDNB 端子 1 －－ s

発振起動時間 txtal －－ 2+α 100 ms

AVREF 立ち上がり時間 tAVREF AVREF=1.4(90%)

C5=4.7F,C6=0.1F

(図 9を参照してください)

－－ 600 ms

イニシャルモード開始時間 tINIT －－ 1 － s

*αは使用する水晶振動子による発振安定時間に依存する値です。

図 1 PDNB,XO,AVREF タイミング

PDNB

AVREF

約1.4V

0V

VDD

XO

0V

VDD

txtal

0V

tAVREF

DVDD,AVDD0V

VDD

tPDNB

"1"

"0"

CR5-B7(READY)

イニシャルモード

tINIT

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● PCM I/F モード (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


ビットクロック周波数 fBCLK CDL=20pF（出力時） -0.1% 64 +0.1% kHz

ビットクロック・デューティー比 dBCLK CDL=20pF（出力時） 45 50 55 %

同期信号周波数 fSYNC CDL=20pF（出力時） -0.1% 8 +0.1% kHz

dSYNC1 CDL=20pF（出力時）

64kHz 出力時

12.4 12.5 12.6 % 同期信号・デューティー比

dSYNC2 CDL=20pF（出力時）

128kHz 出力時

6.24 6.25 6.26 %

tBS BCLK to SYNC（出力時） 100 －－ ns

送受信同期タイミング tSB SYNC to BCLK(出力時) 100 －－ ns

入力セットアップ時間 tDS － 100 －－ ns

入力ホールド時間 tDH － 100 －－ ns

tSDX －－ 100 ns ディジタル出力遅延時間

tXD1 －－ 100 ns

tXD2 －－ 100 ns ディジタル出力ホールド時間

tXD3

PCMO 端子

プルアップ、プルダウン抵抗

RDL=1kΩ、CDL=50pF

－－ 100 ns

0 1

MSB LSB

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 - 16

G.711

LSB

16bitリニア

図 2 PCM I/F モード入力タイミング(ロングフレーム)

0 1

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 9 -

MSB LSB

G.711

17

LSB

16bitリニア

図 3 PCM I/F モード入力タイミング(ショートフレーム)

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0 1

LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

2 3 4 5 6 7 8 9 -

MSBHi-z

tSDX tXD1 tXD2 tXD3

G.711

17

LSB

tXD3

16bitリニア

図 4 PCM I/F モード出力タイミング(ロングフレーム)

0 1

LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

2 3 4 5 6 7 8 9 10

MSBHi-z

tXD1 tXD2 tXD3

G.711

- 18

LSB

16bitリニア

tXD3

図 5 PCM I/F モード出力タイミング(ショートフレーム)

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● コントロールレジスタインタフェース (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


アドレス・セットアップ時間 tAS 10 －－ ns

アドレス・ホールド時間 tAH 10 －－ ns

ライトデータ・セットアップ時間 tWDS 10 －－ ns

ライトデータ・ホールド時間 tWDH 10 －－ ns

CSB セットアップ時間 tCS 10 －－ ns

CSB ホールド時間 tCH 10 －－ ns

WRB パルス幅 tWW 10 －－ ns

リードデータ出力遅延時間 tRDD －－ 20 ns

リードデータ出力ホールド時間 tRDH 3 －－ ns

RDB パルス幅 tRW 25 －－ ns

CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 6 コントロールレジスタインタフェース

A7-A0入力

D7-D0入出力

CSB入力

WRB入力

RDB入力

ライトタイミングリードタイミング

tAS tAH

tWDS tWDH

tCH

tRDD

tCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tCS tCH

tAS tAH

tCD

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● 送信、受信バッファインタフェース(フレームモード時) (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


FR1B セットアップ時間 tF1S 3 －－ ns

FR1B 出力遅延時間 tF1D －－ 20 ns





CSB セットアップ時間 tCS 10 －－ ns

CSB ホールド時間 tCH 10 －－ ns


FR0B セットアップ時間 tF0S 3 －－ ns

FR0B 出力遅延時間 tF0D －－ 20 ns




CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 7 送信、受信バッファインタフェース(フレームモード時)

A7-A0入力

D15-D0入出力

CSB入力

WRB入力

RDB入力


tAS tAH

tWDS tWDH

tCH

tRDD

tCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tCS tCH

tAS tAH

FR1B出力

FR0B出力

tF1S tF1D

tF0S tF0D

tCD

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ML7074-004

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● 送信、受信バッファインタフェース(DMA モード時) (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


DMARQ1B セットアップ時間 tDR1S 3 －－ ns

tDR1RD －－ 25 ns DMARQ1B 出力遅延時間

tDR1FD －－ 25 ns





ACK セットアップ時間 tAKS 10 －－ ns

ACK ホールド時間 tAKH 10 －－ ns


DMARQ0B セットアップ時間 tDR0S 3 －－ ns

tDR0RD －－ 25 ns DMARQ0B 出力遅延時間

tDR0FD －－ 25 ns




ACKB ディスエーブル時間 tAD

CL=50pF

10 －－ ns

図 8 送信、受信バッファインタフェース(DMA モード時)

A7-A0入力

D15-D0入出力

ACK0B入力

WRB入力

RDB入力


tAS tAH

tWDS tWDH tRDD

tAKS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tAKH

tAS tAH

DMARQ1B出力

DMARQ0B出力

tDR1S

tDR1RD

tDR0S

tDR0RD

ACK1B入力

tAKHtAKS tAD

tDR1FD

tDR0FD

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■ 端子機能説明

● AIN0N、AIN0P、GSX0、AIN1N、GSX1 送信アナログ入力及び送信レベル調整用端子です。AIN0N,AIN1N は内部送信アンプ AMP0,AMP1の反転入力端子、AIN0P は AMP0 の非反転入力端子に接続されています。また GSX0,GSX1 は

AMP0,AMP1 の出力端子に接続されています。AMP0,AMP1 の選択は CR10-B0 で行います。レベル

調整は図 9を参照してください。パワーダウン時(PDNB=”0”または CR0-B7=”1”)には GSX0 ,GSX1 の

出力はハイインピーダンス状態になります。アプリケーションにおいて、AMP0 を使用しない場合には

GSX0 と AIN0N を短絡し、AIN0P と AVREF を接続してください。AMP1 を使用しない場合には GSX1と AIN1N を短絡してください。（注意）通話中に、アンプ選択を変更した場合には微小ノイズが発生しますので、通話を開始する前に使用す

るアンプを選択することを推奨します。

● VFRO0、VFRO1 受信アナログ出力端子です。VFRO0 ,VFRO1 は内部受信アンプ AMP2,AMP3 の出力端子に接続され

ています。VFRO0 ,VFRO1 の各出力信号はそれぞれ CR10-B1,B2 で選択可能です。選択時(”1”)の場

合には受信信号を出力し、非選択時(“0”)には AVREF(約 1.4V)を出力します。パワーダウン時にはこれ

らの出力端子はハイインピーダンス状態になります。出力信号は DC カップリング用のコンデンサを通し

て使用することを推奨します。（注意）通話中に、出力選択を変更した場合には微小ノイズが発生しますので、通話を開始する前に使用する

アンプを選択後に通話を開始することを推奨します。リセット解除時、リセット時には VFRO0,VFRO1 の出力を AVREF 出力側に選択した状態で行うことを推

奨します。

図 9 アナログインタフェース

R1

R2

A/D

D/A

VREF

AIN1N

GSX1

AVREF

10kΩ

AIN0N

GSX0

10kΩ

AIN0P

R3

R4

C6　0.1μF

C1

C2

C3

C4

VFRO010kΩ

VFRO110kΩ

C52.2～4.7μF

CR10-B0

CR10-B1

CR10-B2

Gain = R2/R1 <= 63(+36dB)R1 : VariableR2 : Max 500k

+

Gain = R4/R3 <=63(+36dB)R1 : VariableR2 : Max 500k

Out : Max 1.3Vp-p

Out : Max 1.3Vp-p

AMP0

AMP1

AMP3

AMP2

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● AVREF アナログ信号グランド電位の出力端子です。出力電位は約 1.4V で GND 端子との間にバイパスコンデ

ンサ 2.2～4.7F（アルミ電解タイプ）と 0.1F（セラミックタイプ）を並列に入れてください。AVREF はパワ

ーダウン時 0.0V 出力となります。パワーダウン解除後(PDNB=”1”かつ CR0-B7=”0”)から立ち上がり始

めます。立ち上がり時間は約 0.6sec となります。

● XI、XO マスタークロック用水晶振動子接続、マスタークロック用クロック入力端子です。 PDNB によるパワーダウン、CR0-B7(SPDN)によるソフトパワーダウン時には発振は停止します。パワー

ダウン解除後に発振起動し、発振安定待ち時間(約 16msec)をカウント後、LSI 内部にクロックが供給さ

れます。水晶振動子、マスタークロックの入力例を図 10に示します。

図 10 発振回路、クロック入力例

● PDNB パワーダウン制御入力端子です。”0”でパワーダウン状態になります。また、この端子は LSI のリセット端

子としての機能もかねています。LSI の誤動作を防ぐため電源投入後の初のパワーダウンリセットは

PDNB で行ってください。またパワーダウン状態にする場合は 1s 以上、PDNB を”0”に固定してくださ

い。また、電源起動中にはコントロールレジスタ CR0-B7(SPDN)を”0”→”1”→”0”と制御することで LSI のパ

ワーダウンリセットを行うことが可能です。パワーダウンが解除され約 1.0 秒後に READY(CR5-B7)が”1”となり、各種機能設定のモード（イニシャ

ルモード）に入ります。PDNB と AVREF、XO、イニシャルモードのタイミングは図 1を参照してください。（注意）電源投入時には PDNB によるパワーダウン状態で起動してください。

● DVDD0、DVDD1、DVDD2、AVDD

電源端子です。DVDD0、1、2 はデジタル回路、AVDD はアナログ回路の電源に接続されています。こ

れらの端子は LSI 近傍で接続し DGND、AGND との間にバイパスコンデンサ 10F（電解コンデンサ）と

0.1F（セラミックタイプ）を並列に入れてください。

● DGND0、DGND1、DGND2、 AGND グランド端子です。DGND0,1,2 はデジタル回路、AGND はアナログ回路のグランドに接続されています。

これらの端子は LSI 近傍で接続してください。

● TST0、TST1、TST2、TST3 テスト用入力端子です。通常使用時には”0”を入力して使用してください。

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ML7074-004

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● INTB 割り込み要求出力端子です。割り込み要因が変化した場合には約 1.0sec 間”L”を出力します。割り込

み要因が変化していない状態では”H”を出力します。割り込み要因は CR3,CR4,CR5 を読み出すことに

よって確認することができます。以下に割り込み要因を示します。

・アンダーフローエラー(CR3-B0) MCU 側から受信バッファへの書き込みが完了する前に、受信バッファからの内部読み出しが発

生した場合に割り込みが発生します。 MCU 側から受信バッファに正常に書き込みが行われアンダーフローエラーが解除された場合

に割り込みが発生します。・オーバーランエラー(CR3-B1)

MCU 側から送信バッファのデータ読み出しが完了する前に、送信バッファに次のデータの内部

書き込みが発生した場合に割り込みが発生します。 MCU 側から送信バッファを正常に読み出しが行われオーバーランエラーが解除された場合に

割り込みが発生します。・ダイヤルパルスを検出(CR4-B6) ・DTMF を検出(CR4-B4) ・DTMF_CODE0,1,2,3 を検出(CR4-B0,B1,B2,B3)

DTMF 信号を検出した場合に割り込みが発生します。 DTMF 信号を検出している状態から非検出状態になった場合に割り込みが発生します。 DTMF 信号を検出している状態で、検出コード(CR4-B0,B1,B2,B3)が変化した場合に割り込み

が発生します。・TONE0 を検出(CR3-B3)

1650Hz のトーン信号を検出した場合に割り込みが発生します。トーン信号の検出している状態で、非検出となった場合に割り込みが発生します。

・TONE1 を検出(CR3-B4)

2100Hz のトーン信号を検出した場合に割り込みが発生します。トーン信号の検出している状態で、非検出となった場合に割り込みが発生します。

・DSP_ERR を検出(CR3-B7)

LSI 内部の DSP にエラーが発生した場合に割り込みが発生します。・FGEN_FLAG クリア(CR5-B0)

FSK 生成器への出力データ設定用レジスタ FGEN_D[7:0](CR18)への設定が可能になると、

FGEN_FLAG が”0”クリアされ、割り込みが発生します。

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● A0-A7 フレーム/DMA/コントロールレジスタのアクセス用アドレス入力端子です。各アドレスは以下のようになり

ます。

送信バッファ(TX Buffer) A7-A0 = 10xxxxxxb (下位 6bit は無効です)

受信バッファ(RX Buffer) A7-A0 = 01xxxxxxb(下位 6bit は無効です)

コントロールレジスタ(CR) A7-A0 = 00xxxxxxb

● D0-D15

フレーム/DMA /コントロールレジスタのアクセス用データ入出力端子です。入出力端子ですのでプルア

ップ抵抗を接続してください。CR11-B5 で 8bit バスアクセスを選択した場合には、D0-D7 が有効となりま

す。8bit バスアクセス(CR11-B5=”1”)で使用する場合には上位 D8-D15 は常時入力状態となりますの

で”0”もしくは”1”で入力を固定してください。

● CSB フレーム / コントロールレジスタアクセス用のチップセレクト入力端子です。

● RDB

フレーム / DMA / コントロールレジスタアクセス用のリードイネーブル入力端子です。

● WRB フレーム / DMA / コントロールレジスタアクセス用のライトイネーブル入力端子です。

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● FR0B（DMARQ0B）・FR0B（フレームモード時 CR11-B7=”0”）

フレームアクセス用の送信バッファフル時に出力する送信フレーム出力端子です。送信バッファがフ

ルになった場合に”L”を出力し、規定ワード数が MCU 側から読み出されるまで”L”を保持します。・DMARQ0B(DMA モード時 CR11-B7=”1”)

DMA アクセス用の送信バッファフル時に出力する DMA リクエスト出力端子です。送信バッファがフル

になった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK0B=”0”)かつリードイネーブル信号の

立下り(RDB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワード数が MCU 側か

ら読み出されるまで繰り返します。

● FR1B(DMARQ1B) ・FR1B(フレームモード時 CR11-B7=”0”)

フレームアクセス用の受信バッファエンプティー時に出力する受信フレーム出力端子です。受信バッ

ファがエンプティーになった場合に”L”を出力し、規定ワード数が MCU 側から書き込まれるまで”L”を保持します。

・DMARQ1B(DMA モード時 CR11-B7=”1”) DMA アクセス用の受信バッファエンプティ－時に出力する DMA リクエスト出力端子です。受信バッフ

ァがエンプティーになった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK1B=”0”) かつライト

イネーブル信号の立下り(WRB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワ

ード数が MCU 側から書き込まれるまで繰り返します。

● ACK0B DMA モード時（CR11-B7=”1”）に有効となる、送信バッファ DMA アクセス用の DMARQ0B に対する

DMA アクノリッジ入力端子です。フレームモード（CR11-B7=”0”）で使用する場合には本端子を”1”で固定してください。

● ACK1B

DMA モード時（CR11-B7=”1”）に有効となる、受信バッファ DMA アクセス用の DMARQ1B に対する

DMA アクノリッジ入力端子です。フレームモード（CR11-B7=”0”）で使用する場合には本端子を”1”で固定してください。

● GPI0,GPI1

汎用入力端子です。各 GPI0、GPI1 の状態(”1”,”0”)を CR16-B0、B1 から読み出すことができます。また GPI0 は２次機能としてダイヤルパルス検出器(DPDET)の入力端子となります。

● GPO0,GPO1

汎用出力端子です。各 GPO0、GPO1 には CR17-B0、B1 で設定された値が出力されます。また GPO0 は２次機能としてダイヤルパルス送出器(DPGEN)の出力端子となります。

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● CLKSEL SYNC、BCLK の入出力制御入力端子です。”0”で入力、”1”で出力となります。

● SYNC

PCM 信号の 8kHz 同期信号入出力端子です。CLKSEL が”0”の場合には BCLK と同期した 8ｋHz のク

ロックを常時入力してください。また、CLKSEL が”1”の場合には BCLK と同期した 8kHz のクロックを出

力します。CR0-B1(LONG/SHORT)が”0”でロングフレーム同期、”1”でショートフレーム同期となります。

● BCLK PCM 信号のシフトクロック入出力端子です。CLKSEL が”0”の場合には SYNC と同期したクロック入力

が必要です。G.711 を選択している場合には 64～2048kHz を入力し、16bit リニアを選択している場合

には 128～2048kHz を入力してください。CLKSEL が”1”の場合には SYNC と同期したクロックを出力し

ます。G.711 を選択している場合には 64kHz のクロックを出力し、16bit リニア、G.729.A を選択している

場合には 128kHz のクロックを出力します。

（備考）上記、SYNC、BCLK の入出力制御、周波数は下記、表 1のようになります。

表 1 SYNC、BCLK 入出力制御表 CLKSEL SYNC BCLK 備考

“0” 入力

(8kHz)

入力

(64kHz～2048kHz)

電源起動後から常時クロックを入力してください。

G.711 選択時には 64～2048kHz を入力、

16bit リニア選択時には 128～2048kHz を入力してください。

“1” 出力

（8kHz）

出力

(64kHz,128kHz)

パワーダウン時は”L”出力となります。

G.711 選択時には 64kHz 出力、

G.729.A、16bit リニア選択時には 128kHz 出力となります。

● PCMO

送信側 PCM 信号出力端子です。BCLK、 SYNC の立ち上がりと同期して PCM 信号が出力されます。 PCMO からの出力は選択された符号形式の有効データ区間のみデータを出力し、それ以外の区間は

ハイ・インピーダンス状態となります。図 11に PCM I/F モードの基本タイミングチャートを示します。

PCM I/F モードを使用しない場合には (CR12-B0=”0”) PCMO はハイ・インピーダンス状態となります。

● PCMI 受信側 PCM 信号入力端子です。BCLK の立ち下がりでシフトされ MSB から入力されます。図 11の PCM I/F モードの基本タイミングチャートを示します。 PCM I/F モードを使用しない(CR12-B0=”0”)場合には入力を”0”もしくは”1”で固定してください。

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図 11 PCM I/F モードタイミング

BCLK(IN/OUT))

PCMI

SYNC(IN/OUT)

・16bitリニア・ロングフレーム同期モード(CR0-B1="0")

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT))

・G.711(μ-law,A-law)・ショートフレーム同期モード(CR0-B1="1")

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0Hi-zHi-z Hi-z

PCMO D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0Hi-zHi-z Hi-z

PCMI D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

BCLK(IN/OUT))

PCMI

SYNC(IN/OUT)

D15

D14

D13

D12

D11

D10

D9

D8

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT))

・16bitリニア・ショートフレーム同期モード(CR0-B1="1")

Hi-z

PCMOHi-zHi-z

PCMID7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

D15

D14

D13

D12

D11

D10

D9

D8

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D7

D6

D5

D15

D14

D13

D12

D11

D10

D9

D8

：：

D15

D14

D13

D12

D11

D10

D9

D8

Hi-z

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

D15

D14

D13

D12

D11

D10

D9

D8

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D7

D6

D15

D14

D13

D12

D11

D10

D9

D8

：：

・G.711(μ-law,A-law)・ロングフレーム同期モード(CR0-B1="0")

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■ 機能説明

● 送信、受信バッファについて

送信、受信バッファの制御可能なパラメータを表 2に示します。

表 2 送信受信バッファの制御可能なパラメータ内容変更可能なパラメータ初期値備考

Speech CODEC G.729.A /

G.711(-law,A-law)

G.729.A Speech CODEC の形式によって FIFO のバッファリングサイズが

自動的に変更されます

バッファリング時間 10ms/20ms 10ms バッファリング時間によって自動的にワード数が変更されます。

アクセス方式フレーム/DMA フレーム ―

FIFO データ幅 16bit / 8bit 16bit データ幅によって自動的にワード数が変更されます

● 送信、受信バッファサイズ

送信、受信バッファは FIFO(First In First Out)形式のダブルバッファで構成されており、1 つのバッファで

10msec もしくは 20msec 分のデータをバッファリングします。送信バッファフルあるいは受信バッファエンプティ―時に MCU 側に要求するフレーム信号(FR0B、

FR1B)、DMA 要求信号(DMARQ0B、DMARQ1B)の発生タイミングは、バッファリング時間に依存しま

す。また、FIFO のワード数は選択する Speech CODEC、FIFO のデータ幅によってワード数が自動的に

変更されます。各 Speech CODEC、データ幅のバッファサイズ、ワード数を表 3に示します。

表 3 送信受信バッファのバッファサイズ、ワード数 10ms モード 20ms モード

Speech CODEC バッファサイズ 16bit 8bit バッファサイズ 16bit 8bit

G.729.A(8kbps) 10 byte 5 ワード 10 ワード 20byte 10 ワード 20 ワード

G.711(64kbps) 80 byte 40 ワード 80 ワード 160byte 80 ワード 160 ワード

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● 送信、受信バッファ構成

送信、受信バッファへのアクセスタイミングを図 12に示します。送信、受信ともにダブルバッファ構成と

なっていますが、MCU 側からアクセスする場合には 1 つのバッファとしてアクセスすることができます。

図 12 送信、受信バッファアクセスタイミング

送信バッファ TX Buffer0

10m/20msec

受信バッファ RX Buffer0

MCUからの書き込み

MCUからの読み出し

TX Buffer1 TX Buffer0

RX Buffer1 RX Buffer0

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● データ幅選択(16bit モード、8bit モード) 送信、受信バッファのアクセス方法にはデータ幅として 16bit、8bit をコントロールレジスタ CR11-B5 で選

択可能です。 16bit モード時には D15-D0 のデータ幅 16bit でアクセスとなり、8bit モード時には D7-D0 に送信、受信

データが入出力されます。8bit アクセスモード時には D15-D8 は常に入力状態となります。

● データ格納フォーマット各パラメータにおける送信、受信時の格納フォーマットを図 13、図 14に示します。

A. G729.A

図 13 G.729.A データフォーマット

G.729.A(8kbps)　・1フレーム80bit/10msec　・2フレーム160bit/20msec

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

(a)10ms/16bitモード (b)20ms/16bitモード

1フレー

ム目

bit7・・・・・bit0

・・

(c)10ms/8bitモード

1フレー

ム目 bit15・・・・・bit8

bit71・・・・bit64


・・

(d)20ms/8bitモード

D15 D0

・・

D15 D0

D7 D0 D7 D0

ワード数

1

2

4

5

bit47 ・・・・・・・・・・・・bit323

ワード数

1

2

・

9

・

10













bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

1フレー

ム目

2フレー

ム目

ワード数

1

2

・

9

・

10

11

・

・

12

19

20

1フレー

ム目

ワード数

1

2

4

5

3

6

7

9

10

8

2フレ

ーム目

GB20

GB21

GB22

GB23

GA20

GA21

GA22

S20

S21

S22

S23

C20

C21

C22

C23

C24

C25

C26

C27

C28

C29

C210

C211

C212

P20

P21

P22

P23

P24

GB10

GB11

GB12

GB13

GA10

GA11

GA12

S10

S11

S12

S13

C10

C11

C12

C13

C14

C15

C16

C17

C18

C19

C110

C111

C112

P0P10

P11

P12

P13

P14

P15

P16

P17

L30

L31

L32

L33

L34

L20

L21

L22

L23

L24

L0

ワード数

1

2

4

5

3

L10

L11

L12

L13

L14

L15

L16

B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

G.729.A 符号、ワード構成

ワード構成

シンボル名bit No

FJDL7074-004-02

ML7074-004

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B. G.711(64kbps)

図 14 G.711 データフォーマット

G.711(64kbps,μ-law/A-law)　・8bit/125μsecバッファー構成　・80サンプル/10msec　・160サンプル/20msec

・・

(a)10ms/16bitモード

(b)20ms/16bitモード

bit7 bit6 bit5 bit4

PCM符号構成

・・・・・・・・・・

bit3 bit2 bit1 bit0

10

3

157156

159158

0

・・

(c)10ms/8bitモード

78

79

(d)20ms/8bitモード

ワード構成

1

2

39

40

.

.

1

2

79

80

.

.

1

2

79

80

.

.

0

・・

158

159

1

2

159

160

.

.

ワード数ワード数

ワード数ワード数

10

3

7776

7978

bit7・・・bit0 bit7・・・bit0

2 2

bit7・・・bit0 2

11

bit7・・・bit0

D15 D0

D7 D0

D15 D0

D7 D0

FJDL7074-004-02

ML7074-004

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● 送信、受信バッファ制御方法各パラメータにおける送信、受信バッファへの制御方法を図 15、図 16、図 17、図 18に示します。

A. G729.A (10msec / フレームモード)

図 15 G.729.A 制御タイミング(10msec / フレームモード)

読み

出し

有効

区間

FR

0B

(出力

)

MC

U 読

み出

し④

エラ

ー

TX_E

RR

(CR

3-B

1)

10 m

sec

EN

CSpe

ech

CO

DEC

Init

T1

T2

T3

T4

T5

T8

T6

T7

停止

T9

SC

_EN

(CR

2-B

7)

①起

動最

大25

0μse

c②

動作

③停

止最

大25

0μse

c

⑤起

動間

隔

10.0

mse

c以上

停止

①起

動D

EC

_OU

TO

N "

0"

, S

C_E

N "

0"->"1"

SC

_EN

が"1"

に設

定さ

れて

から

約25

0μ

sec以

内に

Spe

echC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は最

初の

10m

sec間

で初

期化

を行

い、

T1期

間か

らエ

ンコ

ード

を開

始し

ます

。デ

コー

ダは

Spe

ech

CO

DEC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

最初

の受

信デ

ータ

の書

き込

みを

行い

、tW

AIT

の待

ち時

間が

経過

して

いれ

ば、

DEC

出力

制御

ビッ

ト（D

EC

_OU

TO

N)を

"1"

に設

定す

るこ

とが

でき

ます

。(t

WA

IT=1

mse

c以

上)

DEC

_OU

TO

Nを

"1"に

設定

後、

約15m

S後

にデ

コー

ド出

力を

開始

しま

す。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

REnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,2,3

,4,・

・・・）

　　

　　

　ラ

イト

有効

期間

WEnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで出

力さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,2,3

,4,・

・・・）

③停

止SC

_EN

"1"

->"0

"、

DEC

_OU

TO

N "

1"->

"0"

に設

定し

てくだ

さい

。停

止後

のエ

ンコ

ード

、デ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0"

に設

定さ

れて

から

約25

0μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

　　

受信

エラ

ー：

ライ

ト有

効期

間 W

E4が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効区

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RX_E

RR

が"1

"と

なり

割り

込み

が発

生し

ます

。R

X_E

RR

は次

ライ

ト有

効期

間以

降、

正常

にR

Xバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE4で

エラ

ーが

発生

した

場合

には

、G

.729.A

で規

定さ

れた

フレ

ーム

消失

補償

処理

（B

FI：

Bad

Fra

me

Indi

cat

or）を

行い

ます

。

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE4が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効区

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

_ER

Rが

"1"と

なり

割り

込み

が発

生し

ます

。TX

_ER

Rは

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔Spe

echC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10

.0m

sec以

上必

要で

す。

この

間に

Spe

ech

CO

DEC

の変

更が

可能

です

。ラ

イト

有効

区間

:Spe

ech

CO

DEC

起動

後の

最初

のラ

イト

有効

期間

WE1に

は、

時間

制限

はあ

りま

せん

。　

　　

ライ

ト有

効期

間W

E2以

降は

、FR

1B

の立

ち下

がり

から

9.0

mse

c以

内に

RXバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。リ

ード

有効

区間

:FR

0B

の立

ち下

がり

から

9.0

mse

c以

内に

TX

バッ

ファ

から

の読

み出

しを

終了

して

くだ

さい

。

RE1

RE2

RE3

RE4

RE5

RE6

RE7

RE8

INIT

約12

5use

c

10 m

sec

Spe

ech

CO

DEC

無音

出力

DEC

OU

T無

音出

力/I

nit

無音

出力

/In

it

FR

1B

(出力

)

MC

U 書

き込

み

書き

込み

有効

区間

WE1

INTB

　（出

力）

RX_E

RR

(CR

3-B

0)

DEC

_OU

TO

N(C

R2-

B5)

WE2

WE3

WE4

WE5

WE6

WE7

WE8

WE9

WE10

tWA

IT

約15

mse

c

R5

R6

R7

R8

R1

R2

R3

R4

(BFI)

無音

出力

無音

約12

5use

c

④エ

ラー

10 m

sec

FJDL7074-004-02

ML7074-004

30/99

B. G729.A (20msec / フレームモード)

図 16 G.729.A 制御タイミング(20msec / フレームモード)

読み

出し

有効

区間

FR

0B

(出力

)

MC

U 読

み出

し④

エラ

ー

TX_E

RR

(CR

3-B

1)

20 m

sec

EN

CSpe

ech

CO

DEC

Init

T1

T3

T5

T7

停止

T9

SC

_EN

(CR

2-B

7)

①起

動

最大

250μ

sec

②動

作③

停止

最

大25

0μse

c

⑤起

動間

隔

10.0

mse

c以上

停止

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"->"1"

　　

　　

　S

C_E

Nが

"1"に

設定

され

てか

ら約

250μ

sec以

内に

Spe

echC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は最

初の

10m

sec間

で初

期化

を行

い、

T1期

間か

らエ

ンコ

ード

を開

始し

ます

。デ

コー

ダは

Spe

ech C

OD

EC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

最初

の受

信デ

ータ

の書

き込

みを

行い

、tW

AIT

の待

ち時

間が

経過

して

いれ

ば、

DEC

出力

制御

ビッ

ト（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

sec以

上)

DEC

_OU

TO

Nを

"1"に

設定

後、

約15

mS

後に

デコ

ード

出力

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

REnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1,3

,5,・

・・・）

ライ

ト有

効期

間W

Enで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで

出力

され

ます

。こ

の動

作を

停止

まで

繰り

返し

ます

。（n=1,

3,5,

・・・・）

③停

止S

C_E

N "

1"-

>"0"

、D

EC

_OU

TO

N "

1"->"

0"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

、デ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0"に

設定

され

てか

ら約

250μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

　　

受信

エラ

ー：

ライ

ト有

効期

間 W

E5が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RX

_ER

Rが

"1"

とな

り割

り込

みが

発生

しま

す。

RX

_ER

Rは

次ラ

イト

有効

期間

以降

、正

常に

RXバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE5で

エラ

ーが

発生

した

場合

には

、G

.729.A

で規

定さ

れた

フレ

ーム

消失

補償

処理

（B

FI：

Bad

Fra

me Indi

cat

or）

を行

いま

す。

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE3が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

_ER

Rが

"1"と

なり

割り

込み

が発

生し

ます

。TX

_ER

Rは

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔S

peechC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10

.0m

sec以

上必

要で

す。

この

間に

Spe

echC

OD

EC

の変

更が

可能

です

。ラ

イト

有効

区間

:Spe

echC

OD

EC

起動

後の

最初

のラ

イト

有効

期間

WE1に

は、

時間

制限

はあ

りま

せん

。　

　　

ライ

ト有

効期

間W

E3以

降は

、FR

1Bの

立ち

下が

りか

ら18.

0mse

c以

内に

RX

バッ

ファ

への

書き

込み

を終

了し

てくだ

さい

。リ

ード

有効

区間

:FR

0B

の立

ち下

がり

から

18.0

mse

c以内

にTX

バッ

ファ

から

の読

み出

しを

終了

して

くだ

さい

。

RE1

RE3

RE5

RE7

INIT

FR

1B

(出力

)

MC

U 書

き込

み

書き

込み

有効

区間

INTB

　（出

力）

RX_E

RR

(CR

3-B

0)

WE1

DEC

_OU

TO

N(C

R2-

B5)

約12

5use

c

約10

mse

c

20 m

sec

Spe

ech

CO

DEC

無音

出力

DEC

OU

T無

音出

力/I

nit

20 m

sec

約15

mse

c

④エ

ラー

WE3

WE5

WE7

WE9

WE11

約12

5use

c

tWA

IT

R5(

BFI)

R7

R1

R3

無音

出力

無音

出力

/Ini

t無

音

FJDL7074-004-02

ML7074-004

31/99

C. G.711(μ-law, A-law) (10msec / フレームモード)

図 17 G.711(μ-law,A-law)制御タイミング(10msec / フレームモード)

読み

出し

有効

区間

FR

0B

(出力

)

MC

U 読

み出

し④

エラ

ー

TX_E

RR

(CR

3-B

1)

10 m

sec

EN

CSpe

ech

CO

DEC

T1

T2

T3

T4

T5

T6

T9

T7

T8

停止

/ Init

T1

T10

SC

_EN

(CR

2-B

7)

①起

動

最大

250

μse

c②

動作

③停

止

最大

250

μse

c

⑤起

動間

隔

10.

0m

sec以

上

停止

/ Init

RE1

RE2

RE3

RE4

RE5

RE6

RE7

RE8

RE9

①起

動D

EC

_OU

TO

N "

0"

, S

C_E

N "

0"->"1"

SC

_EN

が"1

"に設

定さ

れて

から

約25

0μ

sec以

内に

Spe

echC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は初

期化

され

た状

態で

起動

し、

Spe

ech

CO

DEC

起動

後、

直ぐ

にエ

ンコ

ード

を開

始し

ます

。デ

コー

ダは

Spee

chC

OD

EC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

最初

の受

信デ

ータ

の書

き込

みを

行い

、tW

AIT

の待

ち時

間が

経過

して

いれ

ば、

DEC

出力

制御

ビッ

ト（D

EC

_OU

TO

N)を

"1"

に設

定す

るこ

とが

でき

ます

。(t

WAIT

=1m

sec以

上)

DEC

_OU

TO

Nを

"1"に

設定

後、

約3.

75m

S間

は無

音デ

ータ

を出

力し

、そ

の後

デコ

ード

出力

を開

始し

ます

。但

し、

PLC

機能

を無

効に

設定

して

いる

場合

には

、D

EC

_OU

T_O

Nを

"1"に

設定

後、

デコ

ード

出力

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

REnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1,2

,3,4

,・・・・）

　　

　　

　ラ

イト

有効

期間

WEnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで出

力さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1,

2,3,

4,・

・・・）

③停

止SC

_EN

"1"->"0"、

DEC

_OU

TO

N "

1"->"0"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

、デ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0

"に設

定さ

れて

から

約25

0μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

　　

受信

エラ

ー：

ライ

ト有

効期

間 W

E4が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RX_E

RR

が"1

"とな

り割

り込

みが

発生

しま

す。

RX_E

RR

は次

ライ

ト有

効期

間以

降、

正常

にR

Xバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE4で

エラ

ーが

発生

した

場合

には

、デ

コー

ド出

力期

間 R

4では

、G

.711

Appe

ndix

Iで規

定さ

れた

PLC

(Pac

ket

Loss

Conceal

ment）

アル

ゴリ

ズム

に従

い生

成さ

れた

デー

タを

出力

しま

す。

但し

、G

.711

PLC

機能

を無

効設

定し

た場

合に

は、

無音

デー

タを

出力

しま

す。

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE5が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

_ER

Rが

"1"

とな

り割

り込

みが

発生

しま

す。

TX_E

RR

は次

リー

ド有

効期

間以

降、

正常

に送

信バ

ッフ

ァか

ら読

み出

され

るフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。デ

ータ

読み

出し

が終

了し

ない

場合

でも

、送

信バ

ッフ

ァの

デー

タは

通常

通り

更新

され

ます

。

⑤起

動間

隔Spe

ech

CO

DEC

停止

後か

ら次

の起

動ま

での

間隔

は10.

0mse

c以上

必要

です

。こ

の間

にSpe

echC

OD

EC

の変

更が

可能

です

。ラ

イト

有効

区間

:Spe

echC

OD

EC

起動

後の

最初

のラ

イト

有効

期間

WE1に

は、

時間

制限

はあ

りま

せん

。　

ライ

ト有

効期

間W

E2は

、FR1B

の立

ち下

がり

から

4.0m

sec以

内に

RXバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

ライ

ト有

効期

間W

E3以

降は

、FR

1Bの

立ち

下が

りか

ら9.

0mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。リ

ード

有効

区間

:FR0B

の立

ち下

がり

から

9.0m

sec以

内に

TX

バッ

ファ

から

の読

み出

しを

終了

して

くだ

さい

。

FR

1B

(出力

)

MC

U 書

き込

み

書き

込み

有効

区間

INTB

　（出

力）

RX_E

RR

(CR

3-B

0)

WE1

Spe

ech

CO

DEC

DEC

_OU

TO

N(C

R2-B

5)

tWA

IT

約125

use

c

無音

出力

/In

itR

5R

6R

7R

8R

9R

1R

2R

3R

4 (

PLC

)無

音出

力/In

itD

EC

OU

T

無音

10 m

sec

約3.7

5mse

c

10 m

sec

WE2

④エ

ラー

WE3

WE4

WE5

WE6

WE7

WE8

WE9

WE10

約125

use

c

WE11

FJDL7074-004-02

ML7074-004

32/99

D. G.711(μ-law, A-law) (20msec / フレームモード)

図 18 G.711(μ-law,A-law)制御タイミング(20msec / フレームモード)

読み

出し

有効

区間

FR

0B

(出力

)

MC

U 読

み出

し④

エラ

ー

TX_E

RR

(CR

3-B

1)

20 m

sec

EN

CSpe

ech

CO

DEC

T1

T3

T5

T9

T7

停止

/ Init

T1

SC

_EN

(CR

2-B

7)

①起

動最

大250

μse

c②

動作

③停

止最

大250

μse

c

⑤起

動間

隔

10.

0m

sec以

上

停止

/ Init

①起

動D

EC

_OU

TO

N "

0"

, S

C_E

N "

0"->"1"

SC

_EN

が"1"

に設

定さ

れて

から

約25

0μ

sec以

内に

Spee

chC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は初

期化

され

た状

態で

起動

し、

Spee

chC

OD

EC

起動

後、

直ぐ

にエ

ンコ

ード

を開

始し

ます

。デ

コー

ダは

Spe

echC

OD

EC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

最初

の受

信デ

ータ

の書

き込

みを

行い

、tW

AIT

の待

ち時

間が

経過

して

いれ

ば、

DEC

出力

制御

ビッ

ト（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

sec以

上)

DEC

_OU

TO

Nを

"1"に

設定

後、

約3.

75m

S間

は無

音デ

ータ

を出

力し

、そ

の後

デコ

ード

出力

を開

始し

ます

。但

し、

PLC

機能

を無

効に

設定

して

いる

場合

には

、D

EC

_OU

T_O

Nを

"1"に

設定

後、

デコ

ード

出力

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

REnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=

1,3,

5,・

・・・

）ラ

イト

有効

期間

WEnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで出

力さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,3,5

,・・・

・）

③停

止S

C_E

N "

1"-

>"0"

、D

EC

_OU

TO

N "

1"-

>"0"

に設

定し

てくだ

さい

。停

止後

のエ

ンコ

ード

、デ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0"

に設

定さ

れて

から

約25

0μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

　　

受信

エラ

ー：

ライ

ト有

効期

間 W

E5が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RX_E

RR

が"1

"とな

り割

り込

みが

発生

しま

す。

RX_E

RR

は次

ライ

ト有

効期

間以

降、

正常

にR

Xバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE5で

エラ

ーが

発生

した

場合

には

、デ

コー

ド出

力期

間 R

5では

、G

.711

App

endix

Iで規

定さ

れた

PLC

(Pac

ket

Los

s C

oncea

lmen

t）ア

ルゴ

リズ

ムに

従い

生成

され

たデ

ータ

を出

力し

ます

。但

し、

G.7

11

PLC

機能

を無

効設

定し

た場

合に

は、

無音

デー

タを

出力

しま

す。

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE3が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

_ER

Rが

"1"と

なり

割り

込み

が発

生し

ます

。TX_E

RR

は次

リー

ド有

効期

間以

降、

正常

に送

信バ

ッフ

ァか

ら読

み出

され

るフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。デ

ータ

読み

出し

が終

了し

ない

場合

でも

、送

信バ

ッフ

ァの

デー

タは

通常

通り

更新

され

ます

。

⑤起

動間

隔S

peec

hCO

DEC

停止

後か

ら次

の起

動ま

での

間隔

は10

.0m

sec以

上必

要で

す。

この

間に

Spe

echC

OD

EC

の変

更が

可能

です

。ラ

イト

有効

区間

:Spe

echC

OD

EC

起動

後の

最初

のラ

イト

有効

期間

WE1に

は、

時間

制限

はあ

りま

せん

。　

ライ

ト有

効期

間W

E3は

、FR

1B

の立

ち下

がり

から

13.0

mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。　

　　

　　

ライ

ト有

効期

間W

E5以

降は

、FR

1B

の立

ち下

がり

から

18.0

mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。リ

ード

有効

区間

:FR

0Bの

立ち

下が

りか

ら18

.0m

sec以

内に

TX

バッ

ファ

から

の読

み出

しを

終了

して

くだ

さい

。

RE1

RE3

RE5

RE7

Spe

ech

CO

DEC

FR

1B

(出力

)

MC

U 書

き込

み

書き

込み

有効

区間

WE1

INTB

　（出

力）

RX_E

RR

(CR

3-B

0)

tWA

IT

DEC

_OU

TO

N(C

R2-B

5)

20 m

sec

無音

出力

/In

itD

EC

OU

TR

5(P

LC

)R

7R

9R

1R

3無

音出

力/In

it無

音

約3.7

5mse

c

20 m

sec

WE3

約125

use

c

WE5

WE7

WE9

WE11

④エ

ラー

約125

use

c

FJDL7074-004-02

ML7074-004

33/99

● コントロールレジスタ制御方法

コントロールレジスタの制御方法を図 19に示します。本 LSI には制御用のコントロールレジスタを

CR0-CR20 まで内蔵しています。また、そのコントロールレジスタ内に割り当てられた制御ビット(CR1-B7)、アドレス(CR6,CR7)、データ(CR8,CR9)を使用して本 LSI に内臓している DSP 内部のデータメモリを変更

し制御を行います。 DSP 内部のデータメモリのアクセス方法に関しては、内部データメモリアクセス、制御方法を参照してく

ださい。コントロールレジスタのアドレスは上位 2 ビットが”0”となります。CR11-B5(16b/8b)で選択された 16bit、8bit のデータ幅に関係なくコントロールレジスタの制御は D7-D0 の 8bit 幅で行います。16bit アクセスモ

ードでデータバスを使用している場合には、D15-D8 の入出力はコントロールレジスタへのライト、リード

制御に依存します。ライト時には”1”か”0”を D15-D8 に入力し、リード時には”1”が読み出されます。

図 19 コントロールレジスタ制御方法

A7-A0

D7-D0

CSB

WRB

RDB

ライトリード

アドレス

データ

アドレス

データ

アドレス = 00xxxxxxb

FJDL7074-004-02

ML7074-004

34/99

● 送信、受信バッファアクセス方法

A・フレームモード時（CR11-B7=”0”）フレームモード時の送信バッファ(TX Buffer)制御タイミング、アクセス方法を図 20に示します。送信側

（音声圧縮側）の音声圧縮データを格納している送信バッファがフルになった場合に、FR0B は”H”から”L”となることによって MCU 側に読み出しの要求を行います。下記タイミングにて送信バッファ内のデ

ータを読み出してください。送信バッファの読み出しアドレスは”10xxxxxxb”で下位 6bit は無視されます。

また FR0B は、送信バッファ内にあるデータがすべて読み出されるまで”L”を保持します。

図 20 送信バッファ制御タイミング

フレームモード時の受信バッファ(RX Buffer)制御タイミングを図 21に示します。受信側（音声伸長側）

の音声圧縮データを格納する受信バッファがエンプティ－になった場合に、FR1B は”H”から”L”となる

ことによって MCU 側に書き込みの要求を行います。下記タイミングにて受信バッファ内にデータの書き

込みを行ってください。受信バッファの書き込みアドレスは”01xxxxxxb”で下位 6bit は無視されます。

FR1B は、受信バッファがフルに書き込まれるまで”L”を保持します。

図 21 受信バッファ制御タイミング

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ0

アドレス

FR0B

データn-1

アドレス = 10xxxxxxb(固定)データ数 = n word

（送信バッファフル）（送信バッファエンプティ－）

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ 0

アドレス

FR1B

データn-1


（受信バッファエンプティ－）（受信バッファフル）

FJDL7074-004-02

ML7074-004

35/99

B・DMA モード時（CR11-B7=”1”） DMA モード時の送信バッファ制御タイミングを図 22に示します。送信側（音声圧縮側）の音声圧縮デ

ータを格納する送信バッファがフルになった場合に、DMARQ0B は”H”から”L”となることによって MCU側に DMA 要求を行います。DMA 要求後に DMAACK0B が”1”から”0”となることによってアクノリッジ

が入力され、かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受け付けると、DMARQ0B は自動

的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて送信バッファ内のデータ

を読み出してください。DMARQ0B は、送信バッファ内にあるデータがすべて読み出されるまで DMA要求を繰り返します。

図 22 DMA モード時の送信バッファ制御タイミング

DMA モード時の受信バッファ制御タイミングを図 23に示します。受信側（音声伸長側）の音声圧縮デ

ータを格納する受信バッファがエンプティ－になった場合に、DMARQ1B は”H”から”L”となることによっ

て MCU 側に DMA 要求を行います。DMA 要求後に DMAACK1B が”1”から”0”となることによってアク

ノリッジが入力され、かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受け付けると、DMARQ1Bは自動的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて受信バッファ内に

データの書き込みを行ってください。DMARQ1Bは、受信バッファがフルに書き込まれるまでDMA要求

を繰り返します。

図 23 DMA モード時の受信バッファ制御タイミング

A7-A0

D15-D0

アドレス

データ 0

アドレス

DMARQ0B

データn-1


（送信バッファーフル）（送信バッファーエンプティ－）

DMAACK0B

WRB

RDB

A7-A0

D15-D0

WRB

RDB

アドレス

データ 0

アドレス

DMARQ1B

データn-1


（受信バッファーエンプティ－）（受信バッファーフル）

DMAACK1B

FJDL7074-004-02

ML7074-004

36/99

● コントロールレジスタ

コントロールレジスタのマップを表 4に示します。CR6-CR9 は DSP 内部のデータメモリアクセス用に使用

します。また、各レジスタ名の下に変更可能な動作モードを示しています。

表 4 コントロールレジスタマップ Address Contents Reg

Name A7-A0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

SPDN # AFE

_EN # # #

LONG/

SHORT

OPE

_STAT CR0 00h

/E - I/ - - - I/ I/

R/W

XDMWR XDMRD # # # # # # CR1 01h

I/E I/E - - - - - - R/W

SC_EN FGEN

_EN

DEC_

OUTON

TDET１

_EN

TDET0

_EN

DTMF

_EN EC_EN #

CR2 02h

I/E I/E /E I/E I/E I/E I/E -

R/W

DSP

_ERR # #

TONE1

_DET

TONE0

_DET #

TX

_ERR

RX

_ERR CR3 03h

- - - - - - - -

R/

INT DP_DET # DTMF

_DET

DTMF_

CODE3

DTMF_

CODE2

DTMF_

CODE1

DTMF_

CODE0 CR4 04h

- - - - - - - -

R/

READY # # # # # # FGEN

_FLAG CR5 05h

- - - - - - - I/E

R/W

内部データメモリアクセス（上位アドレス）

A15 A14 A13 A12 A11 A10 A9 A8 CR6 06h

I/E

/W

内部データメモリアクセス(下位アドレス)

A7 A6 A5 A4 A3 A2 A1 A0 CR7 07h

I/E

/W

内部データメモリアクセス(上位データ)

D15 D14 D13 D12 D11 D10 D9 D8 CR8 08h

I/E

R/W

内部データメモリアクセス(下位データ)

D7 D6 D5 D4 D3 D2 D1 D0 CR9 09h

I/E

R/W

# DPDET

_EN #

TDET1

_SEL

TDET0

_SEL

VFRO1

_SEL

VFRO0

_SEL

AIN

_SEL CR10 0Ah

- I/E - I/ I/ I/E I/E I/E

R/W

FRAME/

DMA

10ms

/20ms

16B

/8B # #

SC

_SEL1

SC

_SEL0

G711_

PLCDIS CR11 0Bh

I/ I/ I/ - - I/E I/E I/E

R/W

FJDL7074-004-02

ML7074-004

37/99

# # # # # PSC

_SEL1

PSC

_SEL0

PCMIF

_EN CR12 0Ch

- - - - - I/E I/E I/

/W

CR13 0Dh $ $ $ $ $ $ $ $ /

CR14 0Eh $ $ $ $ $ $ $ $ /

TA2 TA1 TA0 # # # # # CR15 0Fh

I/ I/ I/ - - - - - R/W

# # # # # # GPI1 GPI0 CR16 10h

- - - - - - - - R/

# # # # # # GPO1 GPO0 CR17 11h

- - - - - - I/E I/E R/W

FGEN

_D7

FGEN

_D6

FGEN

_D5

FGEN

_D4

FGEN

_D3

FGEN

_D2

FGEN

_D1

FGEN

_D0 CR18 12h

I/E

R/W

TGEN0

_RX

TGEN0

_TX

TGEN0

_CNT5

TGEN0

_CNT4

TGEN0

_CNT3

TGEN0

_CNT2

TGEN0

_CNT1

TGEN0

_CNT0 CR19 13h

I/E

R/W

TGEN1

_RX

TGEN1

_TX

TGEN1

_CNT5

TGEN1

_CNT4

TGEN1

_CNT3

TGEN1

_CNT2

TGEN1

_CNT1

TGEN1

_CNT0 CR20 14h

I/E

R/W

- 15h-3Fh $ $ $ $ $ $ $ $ /

注記；レジスタ名 # :予約ビットです。初期値("0")を変更しないでください。 $ :アクセス禁止ビットです。R/W を行わないでください。変更可能動作モード I/E :イニシャルモード中、動作モード中に変更可能 I/ :イニシャルモード中のみ変更可能 /E :動作中のみ変更可能 R/W R/W :読み出し、書き込み可能 /W :書き込み専用 R/ :読み出し専用 / :アクセス禁止

(注意) 動作中に下記コントロールレジスタを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行いますので、

250s 以上の間状態を保持してください。 CR1,CR2 ,CR5、CR10,CR12,CR11,CR19、CR20

下記コントロールレジスタの設定方法に関しては内部データメモリアクセス、制御方法を参照してください。

CR6,CR7,CR8,CR9

FJDL7074-004-02

ML7074-004

38/99

(1) CR0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR0 SPDN # AFE

_EN # # #

LONG/

SHORT

OPE

_STAT

変更可能モード /E - I/ - - - I/ I/

初期値 0 0 0 0 １※ 0 0 0

R/W

B7 : ソフトパワーダウンリセット制御

0 : 通常動作モード 1 : パワーダウンリセット

本ビットを 200nsec 以上”1”に設定することでパワーダウンリセット状態にすることができます。パワーダウ

ンリセット時にはコントロールレジスタ、内部データメモリの内容はすべて自動的にクリアーされます。”1”を設定後に”0”を設定することでパワーダウンリセットは解除されます。

B6 : 予約ビット初期値変更禁止 B5 : アナログフロントエンドパワーダウン制御 0 : 通常動作状態 1 : パワーダウン状態（AVREF を除く）

PCM I/F モードを使用する場合にはアナログフロントエンド機能は使用しないため本ビットを”1”とすること

を推奨します。また本ビットを”1”にする時は同時に VFRO0,VFRO1 の出力を AVREF 側

(CR10-B2,B1=”0”)に設定してください。 B4-2 : 予約ビット初期値変更禁止 B1 : SYNC フレーム制御 0 : ロングフレーム同期信号 1 : ショートフレーム同期信号 B0 : 動作開始制御 0 : 動作ホールド 1 : 動作開始

パワーダウンリセット解除後、イニシャルモードに入ります。イニシャルモードではコントロールレジスタ、

内部データメモリの変更が可能になります。READY(CR5-B7)を連続して読み出し、”1”を検出後にコント

ロールレジスタ、内部データメモリの変更を開始してください。コントロールレジスタ、内部データメモリ書き込み終了後、本ビットを”1”にすると、READY(CR5-B7=”0”)となり通常動作モードとなります。コントロールレジスタ、内部データメモリの変更は通常動作モードに移行してから行ってください。内部データメモリの変更方法は、後述の内部データメモリ変更方法を参考にしてください。フローチャートを図 24に示します。

（注意）※ 本ビットの初期値は”0”ですが、イニシャルモード開始前に自動的に”1”に設定されます。また、PCMIF_EN(CR12-B0)が”1”の場合にはイニシャルモード後に”0”が自動的に設定されます。本レジスタを設定する場合には、上記値を変更しないように設定してください。

FJDL7074-004-02

ML7074-004

39/99

図 24 イニシャルモード・フローチャート


PDNB = 0 or SPDN = 1

PDNB = 1 & SPDN = 0

OPE_STAT(CR0-B0) = 1

デフォルト格納メモリ変更

通常動作開始


パワーダウン解除

READY(CR5-B7) = 1

READY(CR5-B7) = 0

パワーダウン状態

約1.0sウェイト

LSI内部初期化

外部からの設定

LSI内部自動処理

通常動作モード

コントロールレジスタ設定

コントロールレジスタ、内部データメモリアクセス禁止区間

CR15 = 40h

FJDL7074-004-02

ML7074-004

40/99

(2) CR1 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR1 XDMWR XDMRD # # # # # #

変更可能モード I/E I/E - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 内部データメモリライト制御 0 : 書き込み停止 1 : 書き込み

内部データメモリにおいて，CR6,CR7(A15～A0)に設定されたアドレスに CR8,CR9(D15～D0)に設定されたデータを書き込みます。書き込みが終了すると本ビットは自動的に”0”にクリアされ

ます。連続で設定する場合には、本ビットが”0”になっていることを確認後に設定してください。

内部データメモリの制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてくだ

さい。 B6 : 内部データメモリリード制御 0 : 読み出し停止 1 : 読み出し

内部データメモリにおいて，CR6,CR7(A15～A0)に設定されたアドレスのデータを CR8,CR9(D15～D0)に読み出します。読み出しが終了すると本ビットは自動的に”0”にクリアされます。連続で

読み出す場合には、本ビットが”0”になっていることを確認後に読み出しを行ってください。

内部データメモリの制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてくだ

さい。

（注意）上記、内部データメモリライト、リード制御を同時に行うことはできません。CR1-B7,B6=”11”の設定は禁

止ですので設定しないでください。 B5-B0 : 予約ビット初期値変更禁止

FJDL7074-004-02

ML7074-004

41/99

(3) CR2 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR2 SC_ENFGEN

_EN

DEC_

OUTON

TDET１

_EN

TDET0

_EN

DTMF

_EN EC_EN #

変更可能モード I/E I/E /E I/E I/E I/E I/E -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : Speech CODEC 制御レジスタ

0 : Speech CODEC 停止エンコーダーは停止、送信バッファへのデータ格納停止。デコーダは停止、無音データを常時出力。

Speech CODEC 停止中に音声圧縮の符号形式を変更することができます。 1:Speech CODEC 動作

本ビットを”1”に設定することで動作を開始します。Speech CODEC は初期化を行い起動します。（注意） SC_EN を”0”に設定し、Speech CODEC を停止する場合、同時に DEC_OUTON も”0”に設定してくだ

さい。また、SC_EN を”1”に設定し、Speech CODEC を起動する場合、DEC_OUTON が必ず”0”の状

態で行って下さい。

B6 : FSK_GEN 制御レジスタ 0：FSK_GEN 停止 1：FSK_GEN 動作

本ビットを”1”に設定することで FSK 生成器は動作を開始します。制御方法の詳細は、後述の内部デ

ータメモリアクセス、制御方法の FSK 生成器の頁をご参考にしてください。 B5 : デコード出力制御レジスタ

本ビットにより、Speech CODEC 起動後の初のデコード出力タイミングを制御します。 Speech CODEC 起動後、初の受信データの書き込みを行い、tWAIT の待ち時間が経過していれば、

本ビットを”1”に設定することができます。本ビットを”1”に設定すると、選択した Speech CODEC の符号

化形式により、以下のようにデコード出力を開始します。 G.711(μ-law/A-law)選択時：

PLC 機能を有効に設定した場合、本ビットを”1”に設定後、約 3.75mS の無音データが出力されその後デコード出力を開始します。 PLC 機能を無効に設定した場合は、本ビットを”1”に設定後、デコード出力を開始します。

G.729.A 選択時：本ビットを”1”に設定後、約 15msec 後にデコード出力を開始します。

また、SC_EN を”0”に設定し Speech CODEC を停止する場合、本ビットも同時に”0”に設定してください。

制御方法の詳細は、図 15 ～図 18の送信、受信バッファ制御をご参照ください。（注意）tWAIT の待ち時間として、Speech CODEC 起動後、1mS 以上必要となります。

B4 : TONE_DET1 検出器制御レジスタ

0 : TOEN_DET1 停止 1 : TONE_DET1 動作

本ビットを”1”に設定することで動作を開始します。2100Hz*のトーンを検出している期間、TONE1_DET (CR3-B4)に”1”が設定されます。

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ML7074-004

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B3 : TONE_DET0 検出器制御レジスタ 0 : TONE_DET0 停止 1 : TONE_DET0 動作

本ビットを”1”に設定することで動作を開始します。1650Hz*のトーンを検出している期間、TONE0_DET (CR3-B3)に”1”が設定されます。

（備考）＊検出周波数は変更可能です。変更を希望する場合にはローム営業窓口までお問い合わせください。

B2 : DTMF 検出器制御レジスタ 0 : DTMF 検出機能停止 1 : DTMF 検出機能動作

B1 : エコーキャンセラ制御レジスタ

0 : エコーキャンセラ機能停止(エコーキャンセラをスルーします。) 1 : エコーキャンセラ機能動作

（備考）動作開始時にエコーキャンセラ内部係数はクリアーされて起動します。

B0 : 予約ビット初期値変更禁止

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(4) CR3 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR3 DSP

_ERR # #

TONE1

_DET

TONE0

_DET #

TX

_ERR

RX

_ERR

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : DSP ステータスレジスタ

0 : 正常動作状態 1 : 異常動作状態

本LSIには、内部的にウォッチドックタイマを内蔵しており、本LSIの周辺における外乱、または電源異常

等によって DSP のプログラムに暴走が起きた際に DSP_ERR ステータスが”1”に設定され、割り込みが発

生します。本ビットが”1”になった場合には、PDNB、あるいは CR0-B7 の SPDN を使用しパワーダウンリ

セットを設定してください。本ビットはパワーダウンリセットによってクリアーされす。

（注意） DSP_ERR ステータスは全ての異常動作を検出できるわけではありません。DSP が暴走した場合でもウォ

ッチドックタイマがクリアーされるような異常動作状態になった場合には検出できません。

B6-B5 : 予約ビット初期値変更禁止 B4 : TONE1 検出器検出ステータスレジスタ 0 : 非検出 1 : 検出 B3 : TONE0 検出器検出ステータスレジスタ 0 : 非検出 1 : 検出 B2 : 予約ビット初期値変更禁止 B1 : 送信バッファステータスレジスタ

0 : 送信バッファ正常動作状態 1 : 送信バッファエラー状態

送信バッファでオーバーランエラーが発生した場合に”1”になります。それ以外は”0”になります。 B0 : 受信バッファステータスレジスタ

0 : 受信バッファ正常動作状態 1 : 受信バッファエラー状態

受信バッファでアンダーフローが発生した場合に”1”になります。それ以外は”0”になります。上記、各ビットに変化( ”0”→”1” , ”1”→”0” )があった場合に割り込みが発生します。

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(5) CR4 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR4 INT DP_DET # DTMF

_DET

DTMF_

CODE3

DTMF_

CODE2

DTMF_

CODE1

DTMF_

CODE0

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : 割り込み発生ステータスレジスタ

INTB の論理を反転した直結レジスタです。 INTB が”L”の場合に”1”が読み出されます。それ以外は”0”が読み出されます。

0 : INTB が”H”の区間 1 : INTB が”L”の区間

（注意） DSP_ERR が発生した場合は INT レジスタと INTB の状態は一致しない場合があります。

B6 : ダイヤルパルス検出器検出ステータスレジスタ

ダイヤルパルス検出器の検出ステータスレジスタです。ダイヤルパルスが検出されている区間”1”になります。それ以外は”0”になります。

0 : ダイヤルパルス非検出 1 : ダイヤルパルス検出

B5 : 予約ビット初期値変更禁止

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B4 : DTMF 検出器検出ステータスレジスタ DTMF 検出器の検出ステータスレジスタです。 DTMF 信号が検出されている区間”1”になります。それ以外は”0”になります。

0 : 非検出 1 : 検出

B3-0 : DTMF コード表示レジスタ

DTMF_EN(CR2-B2)を”1”に設定し、DTMF 信号を検出している区間(CR4-B4 DTMF_DET=”1”)に有

効なコードが格納されます。DTMF 信号の非検出(DTMF_DET=”0”)時には”0000”を出力します。各コ

ードを表 5に示します。

表 5 DTMF 検出コード表

DTMF_3 DTMF_２ DTMF_１ DTMF_０低群[Ｈｚ] 高群[Ｈｚ] ﾀﾞｲﾔﾙ番号

００００６９７１２０９ 1

０００１７７０１２０９ 4

００１０８５２１２０９ 7

００１１９４１１２０９ *

０１００６９７１３３６ 2

０１０１７７０１３３６ 5

０１１０８５２１３３６ 8

０１１１９４１１３３６ 0

１０００６９７１４７７ 3

１００１７７０１４７７ 6

１０１０８５２１４７７ 9

１０１１９４１１４７７ #

１１００６９７１６３３ A

１１０１７７０１６３３ B

１１１０８５２１６３３ C

１１１１９４１１６３３ D

上記、ビット B6,B4-B0 に変化( ”0”→”1” , ”1”→”0” )があった場合に割り込みが発生します。

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(6) CR5 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR5 READY # # # # # # FGEN

_FLAG

変更可能モード - - - - - - - I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : イニシャルモード表示レジスタ 0 : イニシャルモード以外 1 : イニシャルモード中

パワーダウンリセット解除後、本 LSI はイニシャルモードに入ります。イニシャルモード時に本ビットは”1”になります。

B6-B1 : 予約ビット初期値変更禁止 B0 : FSK 出力データ設定完了フラグ

FSK 出力データ設定レジスタ(CR18)へのデータ書き込み後、本ビットを”1”にセットしてください。FSK信号生成部の内部バッファへの取り込み完了で、本ビットは”0”に自動クリアされ、同時に割り込みを発

生します。なお、本ビットが”1”の時には、CR5 への書き込みは行わないで下さい。上記、ビット B0 で( ”1”→”0” )の変化があった場合に割り込みが発生します。

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(7) CR6 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR6 A15 A14 A13 A12 A11 A10 A9 A8

変更可能モード I/E

初期値 0 0 0 0 0 0 0 0

/W

B7-B0 : 内部データメモリ上位アドレス

内部データメモリ上位アドレス設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法

を参照してください。 (8) CR7

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR7 A7 A6 A5 A4 A3 A2 A1 A0


初期値 0 0 0 0 0 0 0 0

/W

B7-B0 : 内部データメモリ下位アドレス

内部データメモリ下位アドレス設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法

を参照してください。 (9) CR8

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR8 D15 D14 D13 D12 D11 D10 D9 D8


初期値 0 0 0 0 0 0 0 0

R/W

B7-B0 : 内部データメモリ上位データ

内部データメモリ上位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、

制御方法を参照してください。 (10) CR9

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR9 D7 D6 D5 D4 D3 D2 D1 D0


初期値 0 0 0 0 0 0 0 0

R/W

B7-B0 : 内部データメモリ下位データ

内部データメモリ下位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、

制御方法を参照してください。

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(11) CR10 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR10 # DPDET_

EN #

TDET1_

SEL

TDET0_

SEL

VFRO1

_SEL

VFRO0

_SEL

AIN

_SEL

変更可能モード - I/E - I/ I/ I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 予約ビット初期値変更禁止 B6 : ダイヤルパルス検出器制御レジスタ 0 : ダイヤルパルス検出器停止 1 : ダイヤルパルス検出器動作 B5 : 予約ビット初期値変更禁止 B4 : TDET1 検出パス選択レジスタ 0 : 送信系 1 : 受信系 B3 : TDET0 検出パス選択レジスタ 0 : 送信系 1 : 受信系 B2 : VFRO1 選択 0 : AVREF(約 1.4V を出力) 1 : 受信側音声出力 B1 : VFRO0 選択 0 : AVREF(約 1.4V を出力) 1 : 受信側音声出力 B0 : 入力アンプ選択 0 : AMP0 を選択 1 : AMP1 を選択

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(12) CR11 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR11 FRAME/

DMA

10ms

/20ms

16B

/8B # #

SC

_SEL1

SC

_SEL0

G711_

PLCDIS

変更可能モード I/ I/ I/ - - I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : FRAME/DMA 選択レジスタ

0 : FRAME アクセス 1 : DMA スレーブインタフェースアクセス

送信バッファ、受信バッファへのアクセス方法を選択します。初期値はフレームアクセスになります。 B6 : 10ms/20ms 選択レジスタ

0 : 10ms 1 : 20ms

送信バッファ、受信バッファのバッファリング時間を選択します。初期値は 10ms になります。 B5 : MCU インタフェースデータ幅選択レジスタ

0 : データ幅 16bit インタフェース 1 : データ幅 8bit インタフェース

送信バッファ、受信バッファへのデータバス幅を選択します。初期値は 16bit になります。 8bit で使用する場合には D15～D8 は”1”もしくは”0”で固定してください。

B4-B3 : 予約ビット初期値変更禁止 B2,B1 : Speech CODCE 選択レジスタ

・アナログ I/F モードを使用する場合 ( 0 , 0 ) : G.729.A ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

CR2-B7(SC_EN)が”0”の状態で Speech CODEC を選択可能です。動作中の変更は禁止です。・PCM I/F モードを使用する場合(CR12-B0=”1”)

本ビットは PCMI/F の符号形式の選択ビットとなります。また、Speech CODEC の選択レジスタは CR12-B2,B1 となります。

( 0 , 0 ) : 16bit リニア（2 の補数形式） ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

CR2-B7(SC_EN)が”0”の状態で符号形式を選択可能です。動作中の変更は禁止です。 B0 : G.711 PLC 機能ディセーブル制御レジスタ

本ビットに”1”を設定することで、G.711 PLC 機能を無効にします。 G.711 PLC 機能を無効に設定した場合、受信エラー発生時には無音データを出力します。

0 :有効 1 :無効

CR2-B7(SC_EN)が”0”の状態で有効/無効の設定が可能です。動作中の変更は禁止です。

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ML7074-004

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(13) CR12 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR12 # # # # # PSC

_SEL1

PSC

_SEL0

PCMIF

_EN

変更可能モード - - - - - I/E I/E I/

初期値 0 0 0 0 0 0 0 0

/W

B7-B3 : 予約ビット初期値変更禁止 B2,B1 : PCM I/F モード使用時の Speech CODCE 選択レジスタ

( 0 , 0 ) : G.729.A ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

CR2-B7(SC_EN)が”0”の状態で Speech CODEC を選択可能です。動作中の変更は禁止です。

B0 : PCM I/F モード制御レジスタ 0 : アナログ I/F モード Speech CODEC の選択を CR11-B2,B1 で設定してください。 1 : PCM I/F モード PCM I/F の符号形式を CR11-B2,B1 で、 Speech CODEC の選択を本レジスタの B2,B1 で設定してください。

(14) CR13

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR13 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/

B7-B0 : 予約ビット初期値変更禁止 (15) CR14

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR14 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/

B7-B0 : 予約ビット初期値変更禁止

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(16) CR15 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR15 TA2 TA1 TA0 # # # # #

変更可能モード I/ I/ I/ - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7-B5 : タイミング調整用レジスタイニシャルモードの先頭で”010”を設定してください。 ( 0 , 1, 0 ) : 固定 B4-B0 : 予約ビット初期値変更禁止 (17) CR16

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR16 # # # # # # GPI1 GPI0

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 - -

R/

B7-B2 : 予約ビット初期値変更禁止 B1 : GPI1 のレベル読み出しレジスタ

0 : GPI1 のレベルが”0” 1 : GPI1 のレベルが”1”

B1 : GPI0 のレベル読み出しレジスタ

0 : GPI0 のレベルが”0” 1 : GPI0 のレベルが”1”

(備考) GPI0 は２次機能としてダイヤルパルス検出器の入力として使用されます。ダイヤルパルス検出器動作中でも GPI0 の読み出しは可能です。

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(18) CR17 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR17 # # # # # # GPO1 GPO0

変更可能モード - - - - - - I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7-B2 : 予約ビット初期値変更禁止 B1 : GPO1 のレベル出力レジスタ

0 : GPO1 に”L”が出力されます。 1 : GPO1 に”H”が出力されます。

B0 : GPO0 のレベル出力レジスタ 0 : GPO0 に”L”が出力されます。 1 : GPO0 に”H”が出力されます。

(注意) GPO0 は２次機能としてダイヤルパルス送出器の出力として使用されます。ダイヤルパルス送出器動作中の GPO0 レジスタへの設定は禁止ですので設定しないでください。

(19) CR18

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR18 FGEN

_D7

FGEN

_D6

FGEN

_D5

FGEN

_D4

FGEN

_D3

FGEN

_D2

FGEN

_D1

FGEN

_D0


初期値 0 0 0 0 0 0 0 0

R/W

B7-B0 : FSK 出力データ設定用レジスタ

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(20) CR19 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR19 TGEN0

_RX

TGEN0

_TX

TGEN0

_CNT5

TGEN0

_CNT4

TGEN0

_CNT3

TGEN0

_CNT2

TGEN0

_CNT1

TGEN0

_CNT0


初期値 0 0 0 0 0 0 0 0

R/W

B7 : TGEN0 RX 側出力制御レジスタ

0 : 出力停止 1 : RX 側にトーンを出力

B6 : TGEN0 TX 側出力制御レジスタ

0 : 出力停止 1 : TX 側にトーンを出力

B5 : TONE A/B の加算、乗算制御レジスタ

0 : 加算（TONE A,TONE B の出力を加算します。） 1 : 乗算（TONE A,TONE B の出力を乗算します。）

B4 : TONE A/B の出力制御レジスタ

0 : シングル出力 TIM_M0 と TIM_M1 を合計した時間信号を出力し停止します。停止後に CR19 は LSI 内部で自動クリアーされます。

1 : 連続出力 TIM_M0 と TIM_M1 を合計した時間で制御された信号を繰り返し出力します。信号出力を停止する場合には本レジスタ CR19 に 00h を設定してください。

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。

B3-B2 : TONE A の出力制御レジスタ

00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力

10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力 B1-B0 : TONE B の出力制御レジスタ 00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力 10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力

(注意) TONE A,TONE B の出力制御を排他的に設定し、加算出力させた場合には TONE A,TONE B を交互

に出力することが可能ですが、各信号の位相関係は独立となっているため、加算後の波形は不連続と

なります。

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(21) CR20 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR20 TGEN1

_RX

TGEN1

_TX

TGEN1

_CNT5

TGEN1

_CNT4

TGEN1

_CNT3

TGEN1

_CNT2

TGEN1

_CNT1

TGEN1

_CNT0


初期値 0 0 0 0 0 0 0 0

R/W

B7 : TGEN1 PCM 側出力制御レジスタ

0 : 出力停止 1 : RX 側にトーンを出力

B6 : TGEN1 TX 側出力制御レジスタ

0 : 出力停止 1 : TX 側にトーンを出力

B5 : TONE C/D の加算、乗算制御レジスタ

0 : 加算（TONE C,TONE D の出力を加算します。） 1 : 乗算（TONE C,TONE D の出力を乗算します。）

B4 : TONE C/D の出力制御レジスタ

0 : シングル出力 TIM_M0 と TIM_M1 を合計した時間信号を出力し停止します。停止後に CR20 は LSI 内部で自動クリアーされます。

1 : 連続出力 TIM_M0 と TIM_M1 を合計した時間で制御された信号を繰り返し出力します。信号出力を停止する場合には本レジスタ CR20 に 00h を設定してください。

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。

B3-B2 : TONE C の出力制御レジスタ

00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力

10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力 B1-B0 : TONE D の出力制御レジスタ 00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力 10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力

(注意) TONE C,TONE D の出力制御を排他的に設定し、加算出力させた場合には TONE C,TONE D を交互

に出力することが可能ですが、各信号の位相関係は独立となっているため、加算後の波形は不連続と

なります。

FJDL7074-004-02

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トーン生成部（TONE_GEN0、TONE_GEN1）のブロック図を図 25に示します。 TONE_GEN0 と TONE_GEN1 のトーン生成方式に違いはございませんので、TONE_GEN0 の場合を例と

して、トーン出力制御方法を図 26、トーン出力制御パラメータを図 27、図 28に示します。

TGEN0_FREQ_A

TONE_A

TGEN0_GAIN_A

TGEN0_GAIN_B

TGEN0_TXGAIN_TOTAL

CR19-B5TGEN0_FREQ_B

TONE_B

TGEN0_RXGAIN_TOTAL

TX

RX

【TONE_GEN0】

TGEN1_FREQ_C

TONE_C

TGEN1_GAIN_C

TGEN1_GAIN_D

TGEN1_TXGAIN_TOTAL

CR20-B5TGEN1_FREQ_D

TONE_D

TGEN1_RXGAIN_TOTAL

TX

RX

【TONE_GEN1】

図 25 トーン生成部ブロック図

FJDL7074-004-02

ML7074-004

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TONE A/B周波数設定

M0/M1出力時間設定(TONE A/B共通)

TONE A/B/TOTALゲイン設定

CR19=xxx0xxxxb

LSI内部でCR19は自動クリアーCR19=00000000b

シングルトーン出力方法

CR19=xxx1xxxxb

CR19=00000000bを設定

連続トーン出力方法

トーン出力停止

トーン連続出力トーンシングル出力後

停止

TONE A/BM0/M1出力制御設定

FADE 制御設定(TONE A/B共通)

FADE IN STEP値設定(TONE A/B共通)

FADE OUT STEP値設定(TONE A/B共通)

FADE OUT時間設定(TONE A/B共通)

"0"

"1"

TONE A/B周波数設定

M0/M1出力時間設定(TONE A/B共通)

TONE A/B/TOTALゲイン設定

TONE A/BM0/M1出力制御設定

FADE 制御設定(TONE A/B共通)

FADE IN STEP値設定(TONE A/B共通)

FADE OUT STEP値設定(TONE A/B共通)

FADE OUT時間設定(TONE A/B共通)

"0"

"1"

* 出力停止後に再度出力設定する場合は "FADE OUT時間　　+250μs" 以上あけて下さい。

図 26 トーン出力制御方法(TONE_GEN0 の場合)

FJDL7074-004-02

ML7074-004

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TIM_M0 TIM_M1

FREQ

GAIN

M0 ON M1 ON

シングル出力

連続出力

シングル出力の設定を繰り返し出力

・・・・・・・

GAIN

TIM_M0 TIM_M1

FREQ

M0 OFF M1 ON

TIM_M0 TIM_M1

M0 OFF M1 ON

TIM_M0 TIM_M1

FREQ

M0 ON M1 OFF

TIM_M0 TIM_M1

FREQ

M0 OFF M1 ON

図 27 トーン出力制御パラメータ(TONE_GEN0/TGEN0_FADE_CONT OFF の場合)

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ML7074-004

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TIM_M0 TIM_M1

GAIN

M0 ON M1 ON

シングル出力

連続出力・・・・・・・

GAIN

M0 OFF M1 ON M0 OFF M1 ON

M0 ON M1 OFF

M0 OFF M1 ON

シングル出力の設定を繰り返し出力(TONE_A/TONE_B を交互に出力)

・・・・・・・GAIN_A

M0 ON M1 ON M0 ON M1 ON

TONE_A TONE_B TONE_A TONE_B

GAIN_B

TIM_M0 TIM_M1TIM_M0 TIM_M1

F-i F-o

F-i F-o

F-i F-o

F-i F-o F-i F-o

F-i F-oF-i F-o F-i F-o F-i F-o

＊"F-i"、"F-o"はフェードイン/アウトにかかる時間です。後述のパラメータによって決まります。

シングル出力の設定を繰り返し出力(途中でCR19="00h"を設定した場合)

・・・・・・・

GAIN

M0 OFF M1 ON M0 OFF M1 ON

F-i F-o F-i F-o

シングル出力の設定を繰り返し出力CR19="00h"

図 28 トーン出力制御パラメータ(TONE_GEN0/TGEN0_FADE_CONT ON の場合)

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■ 内部データメモリアクセス、制御方法

● 書き込み方法

コントロールレジスタ内にマッピングされた 8 ビットレジスタ（CR6-CR9）が内部データメモリの 16 ビットアドレス (A15～A0) 書き込み用の 16 ビットデータ (D15～D0)

に割り当てられています。

PDNB によるパワーダウンリセット解除、または CR0-B7 によるソフトパワーダウンリセットの解除後、約

1.0s 後にイニシャルモードに入り、CR5-B7(READY)は”１”に設定されます。この書き込み可能状態で、CR6-CR9 に内部データメモリアドレスおよび書き込みデータを設定後、

CR1-B7（XDMWR）を”１”に設定することにより1ワード分の内部データメモリの書き込みが完了します。

書き込み終了後，CR1-B7 は自動的に”0”クリアされます。内部データメモリ設定方法を図 29に示しま

す。複数個のメモリを書き換える場合は上記書き込み動作を繰り返し行ってください。すべての書き込みの

終了後、CR0-B0(OPE_STAT)を”１”に設定することにより、通常動作を開始します。内部データメモリは、イニシャルモード以外でも書き換え可能です。その場合の内部データメモリ変更方

法も上記と同様に行ってください。表 6～表 9に内部データメモリ、関連レジスタを示します。

（注意）動作中に内部データメモリを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行いますので、

250s 以上の間状態を保持してください。

図 29 内部データメモリ設定方法

CR8(内部メモリ上位データ)

YES

NOCR1-B7,B6 = 0

内部メモリ更新CR1-B7自動クリア

外部からの設定

LSI内部自動処理

CR9(内部メモリ下位データ)

CR7(内部メモリ下位アドレス)

CR6(内部メモリ上位アドレス)

CR1-B7(XDMWR) = 1CR1-B7設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

書き込みスタート

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● 読み出し方法

CR6,CR7 に内部データメモリアドレスを設定後、CR1-B6（XDMRD）を”１”に設定することにより 1 ワード

分の内部データメモリのデータを CR8,CR9 に格納します。読み出し終了後，CR1-B6 は自動的に”0”ク

リアされます。内部データメモリ読み出し方法を図 30に示します。また内部データメモリの読み出しは表 6～表 9に示す内部データメモリ、関連レジスタ内の読み出し専

用データメモリのみとなります。

（注意）動作中に内部データメモリの読み出しを行う場合には SYNC 信号(8kHz)に同期して読み取りを行いま

すので、設定したアドレスを 250s 以上の間状態を保持してください。

図 30 内部データメモリ読み出し方法

CR1-B6(XDMRD) = 1

YES

NOCR1-B6(XDMRD) = 0

外部からの設定、読み出し

CR8(内部メモリ上位データ)読み出し

CR7(内部メモリ下位アドレス)

CR6(内部メモリ上位アドレス)

CR1-B7設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

読み出しスタート

CR9(内部メモリ下位データ)読み出し

CR8,CR9への読み出しデータ格納後自動的に0クリアーされます。

YES

NOCR1-B7,B6 = 0

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表 6 内部データメモリ、関連コントロールレジスタ一覧(1/4)

初期値変更/読み出し可能モード

機能名内部データメモリ名ｱﾄﾞﾚｽﾃﾞｰﾀデータ値

ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

送信ゲイン(TXGAIN) 02ACh 0080h 0dB ○ ○ ○

受信ゲイン(RXGAIN) 02ADh 0080h 0dB ○ ○ ○

サイドトーンゲイン(STGAIN) 02AEh 0000h MUTE ○ ○ ○

ゲインフェード制御

(GAIN_FADE_CONT) 02AFh 0000h 停止 ○ ○ ×

ゲインフェードインステップ値制御

(GAIN_FADE_IN_ST) 02B0h 4C10h ＋1.5dB ○ ○(注 1) ×

ｹﾞｲﾝ･

ｺﾝﾄﾛｰﾙ

ゲインフェードアウトステップ値制御

(GAIN_FADE_OUT_ST) 02B1h 35D9h -1.5dB ○ ○(注 1) ×

TGEN0 送出制御 CR19 00h 送出停止 ○ ○ ○

TGEN0 実行中フラグ(TGEN0_EXE_FLAG)

（読み出し専用データメモリ） 1141h 0000h 停止中 ○ ○ ○

TONE A 周波数制御(TGEN0_FREQ_A) 1143h 0CCCh 400Hz ○ ○ ×

TONE B 周波数制御(TGEN0_FREQ_B) 1145h 007Ah 15Hz ○ ○ ×

TONE A ゲイン制御(TGEN0_GAIN_A) 1147h 0080h -13.3dBm0 ○ ○ ○

TONE B ゲイン制御(TGEN0_GAIN_B) 1148h 0080h -13.3dBm0 ○ ○ ○

TGEN0 出力時間制御 0(TGEN0_TIM_M0) 1149h 0FA0h 500ms ○ ○ ×

TGEN0 出力時間制御 1(TGEN0_TIM_M1) 114Ch 0FA0h 500ms ○ ○ ×

TGEN0 RX 側トーントータルゲイン制御

(TGEN0_RXGAIN_TOTAL) 1150h 0080h 0dB ○ ○ ○

TGEN0 TX 側トーントータルゲイン制御

(TGEN0_TXGAIN_TOTAL) 1151h 0080h 0dB ○ ○ ○

TGEN0 フェード制御

(TGEN0_FADE_CONT) 113Bh 0000h 停止 ○ ○ ×

TGEN0 フェードインステップ値制御

(TGEN0_FADE_IN_ST) 113Ch 47CFh +1dB ○ ○ ×

TGEN0 フェードアウトステップ値制御

(TGEN0_FADE_OUT_ST) 113Dh 390Ah -1dB ○ ○ ×

TGEN0 フェードアウト時間制御

(TGEN0_FADE_OUT_TIM) 113Eh 002Bh 43 Sync ○ ○ ×

TGEN0 トータルゲインフェード制御

(TGEN0_GAIN_TOTAL_FADE_CONT) 114Dh 0000h 停止 ○ ○ ×

TGEN0 トータルゲインﾌｪｰﾄﾞｲﾝｽﾃｯﾌﾟ値制御

(TGEN0_GAIN_TOTAL_FADE_IN_ST) 114Eh 4C10h +1.5dB ○ ○ ×

トーン

生成 0

TONE

_GEN0

TGEN0 トータルゲインﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値制

御(TGEN0_GAIN_TOTAL_FADE_OUT_ST) 114Fh 35D9h -1.5dB ○ ○ ×

(注 1) ゲインフェード制御が停止の場合です。

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ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TGEN1 送出制御 CR20 00h 送出停止 ○ ○ ○

TGEN1 実行中フラグ(TGEN1_EXE_FLAG)

（読み出し専用データメモリ） 1158h 0000h 停止中 ○ ○ ○

TONE C 周波数制御(TGEN1_FREQ_C) 115Ah 0CCCh 400Hz ○ ○ ×

TONE D 周波数制御(TGEN1_FREQ_D) 115Ch 007Ah 15Hz ○ ○ ×

TONE C ゲイン制御(TGEN1_GAIN_C) 115Eh 0080h -13.3dBm0 ○ ○ ○

TONE D ゲイン制御(TGEN1_GAIN_D) 115Fh 0080h -13.3dBm0 ○ ○ ○



TGEN1 RX 側トーントータルゲイン制御

(TGEN1_RXGAIN_TOTAL) 1167h 0080h 0dB ○ ○ ○

TGEN1 TX 側トーントータルゲイン制御

(TGEN1_TXGAIN_TOTAL) 1168h 0080h 0dB ○ ○ ○

TGEN1 フェード制御

(TGEN1_FADE_CONT) 1152h 0000h 停止 ○ ○ ×

TGEN1 フェードインステップ値制御

(TGEN1_FADE_IN_ST) 1153h 47CFh +1dB ○ ○ ×

TGEN1 フェードアウトステップ値制御

(TGEN1_FADE_OUT_ST) 1154h 390Ah -1dB ○ ○ ×

TGEN1 フェードアウト時間制御

(TGEN1_FADE_OUT_TIM) 1155h 002Bh 43 Sync ○ ○ ×

TGEN1 トータルゲインフェード制御

(TGEN1_GAIN_TOTAL_FADE_CONT) 1164h 0000h 停止 ○ ○ ×

TGEN1 トータルゲインﾌｪｰﾄﾞｲﾝｽﾃｯﾌﾟ値制御

(TGEN1_GAIN_TOTAL_FADE_IN_ST) 1165h 4C10h +1.5dB ○ ○ ×

トーン

生成 1

TONE

_GEN1

TGEN1 トータルゲインﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値制

御(TGEN1_GAIN_TOTAL_FADE_OUT_ST) 1166h 35D9h -1.5dB ○ ○ ×

FSK 出力制御（FGEN_EN） CR2-B6 0b 停止 ○ ○ ○

FSK 出力データ設定完了フラグ

（FGEN_FLAG） CR5-B0 0b 書き込み可 ○ ○ ○

FSK 出力データ設定レジスタ（FGEN_D[7:0]） CR18 00h 00h ○ ○ ○

FSK

生成器

FSK

_GEN FSK ゲイン制御(FGEN_GAIN) 02C4h 0080h -13.3dBm0 ○ ○ ×

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ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TONE0 制御（TDET0_EN） CR2-B3 0b 停止 ○ ○ ○

主信号検出レベル制御(TDET0_S_TH) 1356h 1EBBh -5.3dBm0 ○ ○ ×

ノイズ検出レベル制御(TDET0_N_TH) 136Bh 1EBBh -5.3dBm0 ○ ○ ×

検出 ON ガードタイマ制御(TDET0_ON_TM) 136Ch 0028h 5ms ○ ○ ×

検出 OFF ガードタイマ制御

(TDET0_OFF_TM) 136Dh 0028h 5ms ○ ○ ×

TONE0

検出器

TONE

_DET0

検出周波数(TDET0_FREQ) - - - - h - 1650Hz ○ × ×

TONE1 制御(TDET1_EN) CR2-B4 0b 停止 ○ ○ ○

主信号検出レベル制御(TDET1_S_TH) 1382h 1EBBh -5.3dBm0 ○ ○ ×

ノイズ検出レベル制御(TDET1_N_TH) 1397h 1EBBh -5.3dBm0 ○ ○ ×

検出 ON ガードタイマ制御(TDET1_ON_TM) 1398h 0028h 5ms ○ ○ ×

検出 OFF ガードタイマ制御

(TDET1_OFF_TM) 1399h 0028h 5ms ○ ○ ×

TONE1

検出器

TONE

_DET1

検出周波数(TDET1_FREQ) - - - - h - 2100Hz ○ × ×

DTMF 制御(DTMF_EN) CR2-B2 0b 停止 ○ ○ ○

検出レベル制御(DTMF_TH) 0170h 1000h -37.0dBm0 ○ ○ ×

検出 ON ガードタイマ制御(DTMF_ON_TM) 01D5h 00A0h 20ms ○ ○ ×

検出 OFF ガードタイマ制御(DTMF_OFF_TM) 01D7h 00A0h 20ms ○ ○ ×

DTMF

検出器

DTMF

_REC ノイズ検出機能制御（DTMF_NDET_CONT） 01D8h 0002h 有効 ○ ○ ×

EC 制御(EC_EN) CR2-B1 0b 停止 ○ ○ ○

EC 制御(EC_CR) 002Ch 0012h HD ATT OFF ○ ○ ○

ｴｺｰ

ｷｬﾝｾﾗ

GLPAD 制御(GLPAD_CR) 002Dh 000Fh +6/-6 dB ○ ○ ×

ダイヤルパルス検出制御(DPDET_EN) CR10-B6 0b 停止 ○ ○ ○

ON ガードタイマ制御(DPDET_ON_TIM) 0FCBh 0028h 5ms ○ ○ ×

OFF ガードタイマ制御(DPDET_OFF_TIM) 0FCCh 0028h 5ms ○ ○ ×

検出極性制御(DPDET_POL) 0FCAh 0000h 正論理 ○ ○ ×

検出終了タイマ制御(DPDET_DETOFF_TIM) 0FD1h 03E8h 125ms ○ ○ ×

ダイヤル

パルス

検出器

DPDET

検出パルス数(DPDET_CODE)

（読み出し専用データメモリ） 0FD3h 0000h 非検出 ○ ○ ○

ダイヤルパルス送出制御(DPGEN_EN)

（読み出し可能） 0FBDh 0000h 停止 ○ ○ ○

パルス数設定(DPGEN_DATA) 0FBEh 0000h 停止 ○ ○ ×

ダイヤルパルス速度制御(DPGEN_PPS) 0FBFh 0000h 10pps ○ ○ ×

ダイヤルパルスメーク率制御

(DPGEN_DUTY) 0FC0h 0108h 33ms ○ ○ ×

出力終了制御(DPGEN_OFF_TIM) 0FC2h 03E8h 125ms ○ ○ ×

ダイヤル

パルス

送出器

DPGEN

出力極性制御（DPGEN_POL） 0FC3h 0000h 正論理 ○ ○ ×

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ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

タイマ制御(TIM_EN) 0FB7h 0000h 停止 ○ ○ ○

タイマカウンタ値表示(TIM_COUNT)

（読み出し専用データメモリ） 0FB8h 0000h

カウント値

0000h ○ ○ ○

タイマ

TIMER

タイマデータ設定(TIM_DATA) 0FB9h FFFFh MAX FFFFh ○ ○ ×

アウトバ

ンド制御アウトバンド制御(OUTBAND_CONTROL) 0FDAh 0000h 停止 ○ × ×

アウト

バンド

G729.A

データ

アウトバンド G.729.A データ

(OUTBAND_G729_DAT)

00A6h

00A7h

00A8h

00A9h

00AAh

7852h

80A0h

00FAh

C200h

07D6h

― ○ × ×

LSI コード

表示

Version

LSI コード表示(ML7074_VERSION)

（読み出し専用データメモリ） 0152h 0003h ML7074-004 ○ ○ ○

（備考）イニシャルモード :

パワーダウンリセット解除後のコントロールレジスタ、内部データメモリの初期値を変更できる状態

停止中 : 機能名で示された機能が停止中の状態

動作中 : 機能名で示された機能が動作している状態

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● ゲイン・コントロール（TXGAIN、RXGAIN、STGAIN）

送信ゲイン（TXGAIN）、受信ゲイン（RXGAIN）、サイドトーン(STGAIN)のゲイン量の変更が可能です。それぞれのゲイン・コントローラの位置は、以下の通りです。

送信ゲイン（TXGAIN）: Speech CODEC 入力直前受信ゲイン（RXGAIN）: Speech CODEC 出力直後サイドトーン（STGAIN）: Linear PCM CODEC の送信側 BPF の出力から、受信側 LPF の入力に加算

また、送信ゲイン、受信ゲインにはゲイン量を変更した場合、変更後のゲインまで設定ステップで減衰も

しくは増幅する機能を備えております。 A．送信ゲイン(TXGAIN)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2) にする。 0080h×2＝0100h 上限 : 約 40dB アップ（データ : 3200h） : 0dB （データ : 0080h）下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

B．受信ゲイン(RXGAIN)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h

上限 : 約 40dB アップ（データ : 3200h） : 0dB （データ : 0080h）

下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

C．サイドトーンゲイン(STGAIN)調整用内部データメモリ

初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah

上限 : 0dB （データ : 1000h）下限 : 約-72dB （データ : 0001h）

: MUTE （データ : 0000h）

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D．ゲインフェード制御用内部データメモリ(GAIN_FADE_CONT)

本データメモリ B0 に”1”を設定することで送信側ゲイン(TXGAIN)、B1 に”1”を設定することで受信側ゲ

イン(RXGAIN)、B2 に”1”を設定することでアウトバンド制御時の MUTE 処理のフェードイン/アウト機能

を動作させます。

B7 B6 B5 B4 B3 B2 B1 B0

－－－－－

OUTBAN

D_FADE_

CONT

RX_FADE

_CONT

TX_FADE

_CONT

初期値 0 0 0 0 0 0 0 0

初期値 : 0000h（OUTBAND:停止、RX:停止、TX:停止） B7, 6, 5, 4, 3 : 予約ビット B2 : OUTBAND_FADE_CONT 制御 1 : ON (MUTE 処理移行時、MUTE 処理復帰時にフェードイン/アウト処理を行います) 0 : OFF B1 : RX_FADE_CONT 制御 1 : ON (RXGAIN 変更時にフェードイン/アウト処理を行います) 0 : OFF B0 : TX_FADE_CONT 制御 1 : ON (TXGAIN 変更時にフェードイン/アウト処理を行います) 0 : OFF

E．ゲインフェードインステップ値制御用内部データメモリ(GAIN_FADE_IN_ST)

初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。

10^(3/20)*16384 = 23143d = 5A67h 大値ステップ値: 約+6.0dB （データ : 7FFFh）小値ステップ値: 約+0.1dB （データ : 40BDh）

F．ゲインフェードアウトステップ値制御用内部データメモリ(GAIN_FADE_OUT_ST)

初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。

10^(-3/20)*16384 = 11598d = 2D4Eh 大ステップ値 : 約-6.0dB （データ : 2000h）小ステップ値 : 約-0.1dB （データ : 3F44h）

(補足) フェードイン／アウトのステップ値は別々に設定することが可能ですが、設定されたパラメータは

TXGAIN、RXGAIN、OUTBAND_FADE_CONT に共通となります。

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● トーン生成器 0（TONE_GEN0）

トーン生成ブロックの各種パラメータを設定可能です。

A. トーン周波数制御用内部データメモリ TONE_A(TGEN0_FREQ_A)

初期値 : 0CCCh(400Hz) TONE_B(TGEN0_FREQ_B)

初期値 : 007A h(15Hz)

初期値の場合は TONE A は 400Hz、TONE B は 15Hz のトーンが出力されます。周波数を変更する場

合は下記計算式により変更してください。

計算式 : A × 8.192 (A は設定したい周波数)

<例> 周波数=2100Hz の場合

2100 × 8.192 ≒ 4333h

上限 : 3kHz (データ : 6000h) 下限 : 15Hz (データ : 007Ah)

B. トーンゲイン制御用内部データメモリ TONE_A(TGEN0_GAIN_A)

初期値 : 0080h TONE_B(TGEN0_GAIN_B)

初期値 : 0080h

初期値の出力レベルは－13.3dBm0 となります。出力レベルを変更する場合は下記計算式により変更し

てください。

計算式 : 0080h×GAIN

<例> ゲイン量を 6dB（×0.5）ダウンさせる場合

0080h×0.5 = 0040h

上限 : 12dB アップ (データ : 01FDh)

下限 : -12dB ダウン (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと

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C. トーン出力時間制御用内部データメモリ（TGEN0_TIM_M0/TGEN0_TIM_M1） TGEN0_TIM_M0 （出力時間）

初期値 : 0FA0h(500ms)

TGEN0_TIM_M1 （出力時間）


変更する場合には下記計算式により変更してください。

計算式 : T / 0.125 (T は時間で単位は ms) <例>設定時間 = 200msec を設定する場合 200 / 0.125 = 1600d = 0640h 上限 : 4095.875 msec (データ : 7FFFh)

下限 : 0.125msec (データ : 0001h)

(注意) 設定時間の 0000h(0msec)は禁止ですので設定しないでください。

D. トーントータルゲイン制御用内部データメモリ（TGEN0_RXGAIN_TOTAL/TGEN0_TXGAIN_TOTAL）

TGEN0_RXGAIN_TOTAL 初期値 : 0080h

TGEN0_TXGAIN_TOTAL 初期値 : 0080h

初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。


<例> 出力レベルを 6dB ダウンさせる場合

0080h×0.5 = 0040h

上限 : 40dB アップ (データ : 3200h)

下限 : -40dB ダウン (データ : 0001h)

: MUTE (データ : 0000h) （注意）

大振幅 1.3Vp-p を超えないこと

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E． TGEN0 フェード制御用内部データメモリ(TGEN0_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することでトーンゲイン制御のフェードイン/アウト機能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

F． TGEN0 フェードインステップ値制御用内部データメモリ(TGEN0_FADE_IN_ST) 初期値 : 47CFh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


G． TGEN0 フェードアウトステップ値制御用内部データメモリ(TGEN0_FADE_OUT_ST)

初期値 : 390Ah（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


H． TGEN0 フェードアウト時間制御用内部データメモリ(TGEN0_FADE_OUT_TIM)

初期値 : 002Bh（43 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : 43dB/”ﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値“dB <例> ステップ値が 2dB の場合。

43/2 ＝ 21d = 15h 上限 : 422 Sync （データ : 01A6h）下限 : 8 Sync （データ : 0008h）

（注意） 0000h は禁止ですので設定しないでください。フェードアウト時間＜ TIM_M0、TIM_M1 を守ってください。

(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは TONE_A、TONE_Bに共通となります。また、動作制御、ストップ時間のパラメータも TONE_A、TONE_B に共通となります。

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I． TGEN0 トータルゲインフェード制御用内部データメモリ(TGEN0_GAIN_TOTAL_FADE_CONT)

初期値 : 0000h（停止）本データメモリに”0001h”を設定することで送信側／受信側トータルゲイン制御のフェードイン/アウト機

能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

J． TGEN0 トータルゲインフェードインステップ値制御用内部データメモリ

(TGEN0_GAIN_TOTAL_FADE_IN_ST) 初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


K． TGEN0 トータルゲインフェードアウトステップ値制御用内部データメモリ

(TGEN0_GAIN_TOTAL_FADE_OUT_ST) 初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは

TGEN0_TXGAIN_TOTAL、TGEN0_RXGAIN_TOTAL に共通となります。また、動作制御も TGEN0_TXGAIN_TOTAL、TGEN0_RXGAIN_TOTAL に共通となります。

L． TGEN0 実行中フラグ用内部データメモリ(TGEN0_EXE_FLAG)

トーン生成器動作中は 0001h が表示されます。初期値 : 0000h

トーン信号TGEN0動作

実行中フラグ

トーン信号

CR19="00h"

TGEN0動作

実行中フラグ

TGEN0_FADE_CONT OFF の場合

TGEN0_FADE_CONT ON の場合

CR19="00h"

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● トーン生成器 1（TONE_GEN1）トーン生成ブロックの各種パラメータを設定可能です。

A. トーン周波数制御用内部データメモリ TONE_C(TGEN1_FREQ_C)

初期値 : 0CCCh(400Hz) TONE_D(TGEN1_FREQ_D)

初期値 : 007A h(15Hz)

初期値の場合は TONE C は 400Hz、TONE D は 15Hz のトーンが出力されます。周波数を変更する場

合は下記計算式により変更してください。

計算式 : A × 8.192 (A は設定したい周波数)

<例> 周波数=2100Hz の場合

2100 × 8.192 ≒ 4333h

上限 : 3kHz (データ : 6000h) 下限 : 15Hz (データ : 007Ah)

B. トーンゲイン制御用内部データメモリ TONE_C(TGEN1_GAIN_C)

初期値 : 0080h TONE_D(TGEN1_GAIN_D)

初期値 : 0080h


てください。


<例> ゲイン量を 6dB（×0.5）ダウンさせる場合

0080h×0.5 = 0040h

上限 : 12dB アップ (データ : 01FDh)

下限 : -12dB ダウン (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと

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C. トーン出力時間制御用内部データメモリ（TGEN1_TIM_M0/TGEN1_TIM_M1） TGEN1_TIM_M0 （出力時間）


TGEN1_TIM_M1 （出力時間）


変更する場合には下記計算式により変更してください。

計算式 : T / 0.125 (T は時間で単位は ms) <例>設定時間 = 200msec を設定する場合 200 / 0.125 = 1600d = 0640h 上限 : 4095.875 msec (データ : 7FFFh)

下限 : 0.125msec (データ : 0001h)

(注意) 設定時間の 0000h(0msec)は禁止ですので設定しないでください。

D. トーントータルゲイン制御用内部データメモリ（TGEN1_RXGAIN_TOTAL/TGEN1_TXGAIN_TOTAL）

TGEN1_RXGAIN_TOTAL 初期値 : 0080h

TGEN1_TXGAIN_TOTAL 初期値 : 0080h

初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。



0080h×0.5 = 0040h

上限 : 40dB アップ (データ : 3200h)

下限 : -40dB ダウン (データ : 0001h)

: MUTE (データ : 0000h)

（注意）大振幅 1.3Vp-p を超えないこと

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E． TGEN1 フェード制御用内部データメモリ(TGEN1_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することでトーンゲイン制御のフェードイン/アウト機能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

F． TGEN1 フェードインステップ値制御用内部データメモリ(TGEN1_FADE_IN_ST) 初期値 : 47CFh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


G． TGEN1 フェードアウトステップ値制御用内部データメモリ(TGEN1_FADE_OUT_ST)

初期値 : 390Ah（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


H． TGEN1 フェードアウト時間制御用内部データメモリ(TGEN1_FADE_OUT_TIM)

初期値 : 002Bh（43 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : 43dB/”ﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値“dB <例> ステップ値が 2dB の場合。

43/2 ＝ 21d = 15h 上限 : 422 Sync （データ : 01A6h）下限 : 8 Sync （データ : 0008h）

（注意） 0000h は禁止ですので設定しないでください。フェードアウト時間＜ TIM_M0、TIM_M1 を守ってください。

(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは TONE_C、TONE_Dに共通となります。また、動作制御、ストップ時間のパラメータも TONE_C、TONE_D に共通となります。

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I． TGEN1 トータルゲインフェード制御用内部データメモリ(TGEN1_GAIN_TOTAL_FADE_CONT)

初期値 : 0000h（停止）本データメモリに”0001h”を設定することで送信側／受信側トータルゲイン制御のフェードイン/アウト機

能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

J． TGEN1 トータルゲインフェードインステップ値制御用内部データメモリ

(TGEN1_GAIN_TOTAL_FADE_IN_ST) 初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


K． TGEN1 トータルゲインフェードアウトステップ値制御用内部データメモリ

(TGEN1_GAIN_TOTAL_FADE_OUT_ST) 初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは

TGEN1_TXGAIN_TOTAL、TGEN1_RXGAIN_TOTAL に共通となります。また、動作制御も TGEN1_TXGAIN_TOTAL、TGEN1_RXGAIN_TOTAL に共通となります。

L． TGEN1 実行中フラグ用内部データメモリ(TGEN1_EXE_FLAG)

トーン生成器動作中は 0001h が表示されます。初期値 : 0000h

トーン信号TGEN1動作

実行中フラグ

トーン信号

CR20="00h"

TGEN1動作

実行中フラグ

TGEN1_FADE_CONT OFF の場合

TGEN1_FADE_CONT ON の場合

CR20="00h"

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● FSK 生成器（FSK_GEN）

FSK 生成器(FSK_GEN)はコントロールレジスタに設定されたデータを周波数変調し VFRO0、VFRO1に出力します。FSK 生成器の諸元を表 10に、ブロック図を図 31に示します。FSK 生成器は 3 ワードま

でのバッファリングが可能な FSK 信号生成部、データ設定用レジスタ、ゲイン調整部から構成されます。 FGEN_EN (CR2-B6)を”１”に設定することで FSK 生成器は動作を開始し、マークビット(“1”)を連続送出

します。データの送出を開始する場合、FGEN_D[7:0](CR18)に初の送出データを設定し、

FGEN_FLAG （CR5-B0）を”１”に設定してください。FGEN_FLGA が”1”に設定されると、内部バッファ

の空きがあれば、FGEN_D[7:0]の送出データを内部バッファに転送し、FGEN_FLAG を”0”にクリアしま

す。内部バッファに転送されたデータは、ST(Start Bit ”0”)、SP（Stop Bit ”1”）が付加され図 32に示す

送出順序で出力されます。次の送出データを設定する場合、FGEN_FLAG が”0”の時に行って下さい。

FGEN 信号生成部の内部バッファに送出待ちのデータがない間は、マークビット(“1”)を連続送出します。

なお、FSK 信号生成部の内部バッファは 3 段構成になっており、FSK 出力データ設定レジスタ

FGEN_D[7:0]も含め大 4 ワードデータのバッファリングが可能です。送出を終了する場合には、FGEN_FLAG が”0”の状態で、FGEN_EN を”0”に設定してください。

FGEN_EN が”0”になるまでに FGEN_D[7:0]に設定されたデータの送出が完了後、FSK 生成器は停止

します。なお、マークビット(“1”)を連続送出中に FGEN_EN が”0”となり、送出待ちのデータもない場合

は、大で 1 ビット期間、マークビット(“1”)を出力後、FSK 生成器は停止します。送出、停止タイミングを

図 33に、制御例を図 34に示します。また、FSK 生成器の出力レベルは、内部データメモリ(FGEN_GAIN)で変更することができます。

表 10 FSK 生成器諸元変調方式周波数変調方式

同期方式調歩同期方式

転送速度 1200bps

1300Hz （データ ”1” マーク）出力周波数

2100Hz （データ “0” スペース）

出力データ設定用レジスタ 8bit (CR18-B[7:0])

出力レベル -13.3dBm0(初期値ゲイン調整可能)

図 31 FSK 生成部ブロック図

図 32 データ送出順

FGEN_GAIN

CR2-B6(FGEN_EN)CR5-B0(FGEN_FLAG)CR18 (FGEN_D[7:0])

FGEN_D<7:0>

BUFF1

FSKGEN

BUFF0

BUFF_OUT

0 1 2 3 4 5 6 7SP

ST

送信方向

FGEN_D

ST:StartBit("0")SP:Stop Bit("1")

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図 33 FSK データ送出、停止タイミング(50bit 送出時)

（備考） FSK 生成器の動作中は、他の要因で割り込みを発生させないために検出系などを停止した状態で行う

ことを推奨します。

図 34 FSK 出力制御方法

VFRO

FGEN_FLAG

INTB端子出力

FGEN_EN

FGEN_D[7:0]設定タイミング

・・・・・・

Mark("1")連続出力

T1

Mark("1")連続出力

T2 T3 T4 T5

10bit出力区間

・・・・・・

T1

・・・・

10bit出力区間

・・・・・・

T2

10bit出力区間

・・・・・・

T3

10bit出力区間

・・・・・・

T4

10bit出力区間

・・・・・・

T5

FGEN起動(CR2-B6="1")

Mark("1")連続送出？

NO

最終データ？

YES

YES

FGEN停止(CR2-B6="0")

FGEN_FLAG(CR5-B0)=0？

YES

送出データ設定(CR18)

FGEN_FLAG(CR5-B0)=1

NO

FGEN_FLAG(CR5-B0)=0？

YES

NO

NO

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A. FSK ゲイン制御用内部データメモリ(FGEN_GAIN) 初期値 : 0080h


てください。



0080h×0.5 = 0040h 上限 : 40dB アップ (データ : 3200h)

下限 : 40dB ダウン (データ : 0001h)

（注意）大振幅 1.3Vp-p を超えないこと

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● TONE0 検出器（TONE_DET0） TONE0 検出器は該当周波数の信号を検出する主信号検出部、該当周波数以外の信号を検出する

ノイズ検出部および ON ガードタイマ、OFF ガードタイマで構成され、AIN から入力された 1650Hz の単

一トーン信号の検出を行います。 TONE0 検出器はコントロールレジスタ TDET0_EN (CR2-B3)が”1”の時、有効となります。トーン検出

時（主信号検出、かつノイズ非検出状態）にはコントロールレジスタ TONE0_DET (CR3-B3)が”1”に設

定され、トーン非検出、あるいは TDET0_EN が”0”の時は、TONE0_DET は”0”になります。また、ON ガードタイマ、OFF ガードタイマによる検出時間の調整、及び主信号検出、及びノイズ検出

に対する検出レベルの調整が可能です。両ガードタイマの初期値は5mSです。検出レベルの初期値は、

主信号検出レベル、及びノイズ検出レベル共に、－5.3dBm0 です。トーン検出タイミングを図 35に示し

ます。

図 35 トーン検出タイミング A．主信号検出レベル制御用内部データメモリ(TDET0_S_TH)

初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7857d = 1EBBh 上限 : 3.17dBm0 (データ : 517Ch) : -5.3dBm0 (データ : 1EBBh) 下限 : -35dBm0 (データ : 0102h)

B．ノイズ検出レベル制御用内部データメモリ(TDET0_N_TH) 初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7857d = 1EBBh 上限 : 3.17dBm0 (データ : 517Ch) : -5.3dBm0 (データ : 1EBBh) 下限 : -30dBm0 (データ : 01C9h) ノイズ検出機能を停止させる場合、上記内部データメモリ（TDET0_N_TH）へ 7FFFh を書き込んで下さ

い。

TDET0_EN

AIN入力トーン信号

主信号検出

ノイズ検出

音声

OFFガードタイマ

INTB端子出力

TONE0_DET

ONガードタイマ

トーン検出内部信号

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C. 検出 ON ガードタイマ用内部データメモリ(TDET0_ON_TM) 初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

D. 検出 OFF ガードタイマ用内部データメモリ(TDET0_OFF_TM) 初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

E. 検出周波数制御用内部データメモリ(TDET0_FREQ)

初期値 : －検出周波数を変更します。変更を希望する場合にはローム営業窓口までお問い合わせください。

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● TONE1 検出器（TONE_DET1） TONE1 検出器は該当周波数の信号を検出する主信号検出部、該当周波数以外の信号を検出する

ノイズ検出部および ON ガードタイマ、OFF ガードタイマで構成され、AIN より入力された 2100Hz の単

一トーン信号の検出を行います。 TONE1 検出器はコントロールレジスタ TDET1_EN (CR2-B4)が”１”の時有効となります。トーン検出時

（主信号検出、かつノイズ非検出状態）にはコントロールレジスタ TONE1_DET (CR3-B4)が”1”に設定さ

れ、トーン非検出、あるいは TDET1_EN が”0”の時は、TONE1_DET は”0”になります。また、ON ガードタイマ、OFF ガードタイマによる検出時間の調整、及び主信号検出、及びノイズ検出

に対する検出レベルの調整が可能です。両ガードタイマの初期値は5mSです。検出レベルの初期値は、

主信号検出レベル、及びノイズ検出レベル共に、－5.3dBm0 です。トーン検出タイミングを図 36に示し

ます。

図 36 トーン検出タイミング A．主信号検出レベル制御用内部データメモリ(TDET1_S_TH)

初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7857d = 1EBBh 上限 : 3.17dBm0 (データ : 517Ch) : -5.3dBm0 (データ : 1EBBh) 下限 : -35dBm0 (データ : 0102h)

B．ノイズ検出レベル制御用内部データメモリ(TDET1_N_TH) 初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7857d = 1EBBh 上限 : 3.17dBm0 (データ : 517Ch) : -5.3dBm0 (データ : 1EBBh) 下限 : -30dBm0 (データ : 01C9h) ノイズ検出機能を停止させる場合、上記内部データメモリ（TDET1_N_TH）へ 7FFFh を書き込んで下さ

い。

TDET1_EN

AIN入力トーン信号

主信号検出

ノイズ検出

音声

OFFガードタイマ

INTB端子出力

TONE1_DET

ONガードタイマ

トーン検出内部信号

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C. 検出 ON ガードタイマ用内部データメモリ(TDET1_ON_TM) 初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

D. 検出 OFF ガードタイマ用内部データメモリ(TDET1_OFF_TM)

初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

E. 検出周波数制御用内部データメモリ（TDET1_FREQ）

初期値 : －検出周波数を変更します。変更を希望する場合にはローム営業窓口までお問い合わせください。

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● DTMF 検出器（DTMF_REC） AIN より入力された DTMF 信号の検出を行います。 DTMF 検出器は DTMF 信号を検出する DTMF 検出部、DTMF 信号以外の信号を検出するノイズ検

出部、および ON ガードタイマ、OFF ガードタイマで構成されています。 DTMF検出器はコントロールレジスタDTMF_EN (CR2-B2)が”１”の時有効となり、有効なDTMF信号を

検出した場合（DTMF 信号検出、ノイズ非検出状態）に、DTMF_DET(CR4-B4)が”1”となり、受信コード

が DTMF_CODE3～0(CR4-B3,2,1,0)に格納されます。DTMF 信号非検出の時、及び DTMF_EN が”0”の時は、DTMF_DET は”0”、DTMF_CODE3～0 は”0000”になります。 DTMF 検出タイミングを図 37に示します。ON ガードタイマ、OFF ガードタイマによる検出時間の調整、

および検出レベルの調整が可能です。両ガードタイマの初期値は 20ms です。また、検出レベルの初期

値は－37.0dBm0 です。

図 37 DTMF 検出タイミング A．検出レベル制御用内部データメモリ(DTMF_TH)

初期値 : 1000h（－37.0dBm0）検出レベルを変更する場合は初期値を下記計算式により変更してください。計算式 : 1000h×１／GAIN <例> 検出レベルを 6dB アップさせる。 1000h×0.5＝0800h

上限 : 12dB アップ (データ : 0400h) 下限 : 12dB ダウン (データ : 4000h)

（注意）上記データメモリ（DTMF_TH）で設定した検出レベルは、DTMF 検出部/ノイズ検出部で共通の検出レ

ベルとなります。 B. ON ガードタイマ用内部データメモリ(DTMF_ON_TM)

初期値 : 00A0h（20ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

DTMF_EN

AIN入力 DTMF信号音声

DTMF_DET

DTMFコード出力(DTMF_CODE[3:0])

"0000" 検出コード "0000"

ONガードタイマ OFFガードタイマ

INTB端子出力

DTMF検出部

ノイズ検出部

DTMF検出内部信号

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C. OFF ガードタイマ用内部データメモリ(DTMF_OFF_TM) 初期値 : 00A0h（20ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

D.ノイズ検出機能制御用内部データメモリ(DTMF_NDET_CONT) 初期値 : 0002h（ノイズ検出機能有効）本内部データメモリに 0000h を書き込むことで、DTMF 検出器のノイズ検出機能が無効となります。（注意） DTMF 信号の検出中に、DTMF 信号が連続して他のコードに変化した場合 DTMF_DET が”1”の状態

で受信コードが変化し割り込みを発生する場合があります。（注意） PCM インタフェースから G.711 の符号化形式で信号を入力してご使用になられる場合、DTMF 信号(1波当たり)の入力レベルは-10dBmO 以下となるようにしてください。-10dBmO より大きいレベルで入力し

た場合、正常に DTMF 信号を検出できない場合があります。

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● エコーキャンセラ（Echo Canceller）エコーキャンセラのブロック図を図 38に示します。エコーキャンセラは遅延時間が 32ms でコントロールレジスタ EC_EN (CR2-B1)を”1”にすることにより動

作します。エコーキャンセラの動作設定は、主に、内部データメモリ EC_CR、GLPAD_CR により行いま

す。

図 38 エコーキャンセラのブロック図

A. エコーキャンセラ制御(EC_CR)

初期値 : 0012h 上位８ビット（B15～B8）は”0”を書き込んでください。

B7 B6 B5 B4 B3 B2 B1 B0

THR － HLD HDB CLP － ATTB －

初期値 0 0 0 1 0 0 1 0

B7 : スルーモード制御 1 : スルーモード 0 : ノーマルモード(エコーキャンセル動作)

Rin,Sin のデータを Rout,Sout にそれぞれエコー係数を保持したままスルーで出力します。なおス

ルーモード時は、HLD,HDB,CLP,ATTB の機能は無効になります。 B6 : 予約ビット初期値変更禁止 B5 : 係数更新制御 1 : 係数固定 0 : 係数更新

エコーキャンセラの適応 FIR フィルタ(AFF)の係数更新の有無を選択します。この機能は THR がノ

ーマルモードの時、有効になります。

Echo Canceller

+

-

AdaptiveFIR Filter(AFF)

LPAD GPAD

ATTs

ATTr

CenterClip

Sin

Rout

Sout

Rin

Power Calc

Howling Detector

Double Talk Det

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B4 : ハウリングディテクタ制御 1 : OFF 0 : ON

ハンズフリー等の音響系で発生するハウリングを検出し，消去を行う機能の制御です。この機能は

THR がノーマルモードの時、有効になります。 B3 : センタークリップ制御 1 : ON 0 : OFF

エコーキャンセラの Sout 出力が-57dBm0 以下の場合に、Sout 出力を強制的に正の小値に固定

するセンタクリップ機能です。この機能は THR がノーマルモードの時に有効になります。 B2 : 予約ビット初期値変更禁止 B1 : アッテネータ制御 1 : ATT OFF 0 : ATT ON

エコーキャンセラの Rin 入力,Sout 出力に用意された減衰器(ATTs,ATTr)によりハウリングを防止さ

せる ATT 機能の ON/OFF を選択します。Rin のみに入力があった場合は Sout の ATT(ATTs)が挿入されます。Sin のみに入力があった場合および Sin,Rin 両方に入力があった場合は Rin 入力

の ATT(ATTr)が挿入されます。ATT 値はそれぞれ約 6dB です。この機能は THR がノーマルモー

ドの時、有効になります。 B0 : 予約ビット初期値変更禁止

B. GLPAD 制御(GLPAD_CR) 初期値 : 000Fh エコーキャンセラ内の GLPAD 制御用のメモリです。上位８ビット（B15～B8）は“0”を書き込んでくださ

い。

B7 B6 B5 B4 B3 B2 B1 B0

－－－－ GPAD2 GPAD1 LPAD2 LPAD1

初期値 0 0 0 0 1 1 1 1

B7, 6, 5, 4 : 予約ビット B3, 2 : 出力レベル制御

エコーキャンセラ出力のゲイン用 GPAD のレベル制御です。 (0,1) : +18dB (0,0) : +12dB (1,1) : + 6dB (1,0) : 0dB

B1, 0 : 入力レベル制御

エコーキャンセラ入力のロス用 LPAD のレベル制御です。 (0,1) : -18dB (0,0) : -12dB (1,1) : - 6dB (1,0) : 0dB

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C. エコーキャンセラ使用上の注意点 C-1

エコーパスにおいて、エコー信号が外部アンプ等で飽和、波形歪等を生じないようにしてください。飽

和、波形歪等が生じるとエコー減衰量が劣化します。 C-2

E.R.L（エコー・リターン・ロス）は減衰系になるように設定してください。また、増幅系になる場合は

GLPAD 機能を使用することを推奨します。増幅系になるとエコー減衰量が著しく劣化します。 E.R.L はエコーキャンセラ出力（Rout）からエコーキャンセラ入力（Sin）までのエコー量の減衰（ロス）を言

います。 C-3

エコー経路が変化するような場合（再通話時）は、EC_EN(CR2-B1)もしくは PDNB、SPDN(CR0-B7)により、リセットを行ことを推奨します。

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● ダイヤルパルス検出器（DPDET）

汎用入力端子 GPI0 より入力されたダイヤルパルス信号の検出を行います。ダイヤルパルス検出器はコ

ントロールレジスタ DPDET_EN (CR10-B6)が”１”の時有効となり、ダイヤルパルス信号を検出した場合

に DP_DET(CR4-B6)が”1”となり、検出パルス数が DPDET_CODE に格納されます。DP_DET が”1”→”0”のタイミングで検出したダイヤルパルス数を DPDET_CODE から読み出してください。ダイヤルパルス信号非検出の時、及び DPDET_EN が”0”の時は、DP_DET は”0”になります。ダイヤルパルス検出タイミングを図 39に示します。ダイヤルパルス検出器は GPI0 より入力されたダイヤ

ルパルス信号を 8kHz 毎にサンプリングし ON ガードタイマ(DPDET_ON_TIM)、OFF ガードタイマ

(DPDET_OFF_TIM)の設定値に従いダイヤルパルスの検出を行います。また検出終了タイマ

(DPDET_DETOFF_TIM)を設定することにより検出終了時間の調整が可能です。

図 39 ダイヤルパルス検出タイミング A.ダイヤルパルス検出制御レジスタ(DPDET_EN CR10-B6)

0 : ダイヤルパルス検出停止 1 : ダイヤルパルス検出動作

B.ダイヤルパルス検出器検出ステータスレジスタ(DP_DET CR4-B6) 0 : ダイヤルパルス非検出 1 : ダイヤルパルス検出 DPDET_EN 後に GPI0 のエッジを検出し”1”に設定されます。またエッジ検出後に

DPDET_DETOFF_TIM で設定された期間エッジが検出されない場合には自動的に”0”クリアーされま

す。

GPI0

内部検出状態

DPDET_OFF_TIM

DPDET_ON_TIM

・ガードタイマによる内部検出状態

・DP検出タイミング

DPDET_EN

GPI0

(ガードタイマによるマスク後の内部信号)

DP_DET

DPDET_DETOFF_TIMDPDET_DETOFF_TIM

DPDET_CODE 1 2 30 1 0

INTB

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C.ON ガードタイマ用内部データメモリ(DPDET_ON_TIM) 初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

D.OFF ガードタイマ用内部データメモリ(DPDET_OFF_TIM)

初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

E.検出極性制御用内部データメモリ(DPDET_POL)

初期値 : 0000h（極性反転なし） GPI0 より入力される極性の制御を行います。 0000h : 極性反転なし 0001h : 極性反転あり

F.検出終了タイマ制御用内部データメモリ(DPDET_DETOFF_TIM)

初期値 : 03E8h（125ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 125ms 125/0.125＝1000d=03E8h 上限 : 4095.875ms (データ : 7FFFh) : 125ms (データ : 03E8h) 下限 : 0.125ms (データ : 0001h)

G.検出パルス数表示用内部データメモリ(DPDET_CODE)

初期値 : 0000h（非検出状態）検出したダイヤルパルス数を表示します。本表示用内部データメモリはエッジ検出時に更新されます。

(注意) 以下の条件で DPDET を起動した場合、ON ガードタイマ時間後に割り込みが発生しますので、最初の割り込みを無視するようにしてください。・DPDET_POL=”0”、GPI0=”1” ・DPDET_POL=”1”、GPI0= “0”

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● ダイヤルパルス送出器（DPGEN）

汎用出力端子 GPO0 にダイヤルパルス信号の出力を行います。ダイヤルパルス出力器は制御用メモリ

DPGEN_EN が”１”の時有効となり、DPGEN_DATA で設定されたパルス数のダイヤルパルス信号を出

力します。ダイヤルパルス出力タイミングを図 40に示します。ダイヤルパルスの速度は DPGEN_PPS に

より 10PPS/20PPS から選択可能です。また、DPGEN_DUTY によってブレイク区間の時間設定をするこ

とによりメーク率の調整が可能です。なお、ダイヤルパルス信号の出力極性は、DPGEN_POL により変

更可能です。

ブレイク区間の時間設定によりメーク率調整が可能(DPGEN_DUTY)

・10PPS/出力極性:正論理/出力パルス数が10の場合

GPO0

DPGEN_OFF_TIM

DPGEN_EN

・10PPS/出力極性:負論理/出力パルス数が2の場合

DPGEN_OFF_TIM

0.1sec/10PPS (0.05sec/20PPS)

GPO0

DPGEN_EN

・出力極性設定、メーク率調整

出力極性を変更可能(DPGEN_POL)

正論理

負論理

メイク区間

ブレイク区間

ブレイク区間

メイク区間

GPO0

GPO0

図 40 ダイヤルパルス出力タイミング

A.ダイヤルパルス送出制御用内部データメモリ(DPGEN_EN)

初期値 : 0000h 本データメモリに”0001h”を設定することでダイヤルパルスを送出します。 DPGEN_OFF_TIM で設定された時間後に本データメモリは自動クリアーされます。 0000h : ダイヤルパルス出力停止 0001h : ダイヤルパルス出力動作 (注意) DPGEN を起動する場合は、出力極性制御用内部データメモリ（DPGEN_POL）の設定に従い

CR17-B0(GPO0)の状態を以下のようにしてから起動してください。 DPGEN_POL=0000h（正論理）の場合：CR17-B0(GPO0) = “0” DPGEN_POL=0001h（負論理）の場合：CR17-B0(GPO0) = “1”

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B.パルス数設定内部データメモリ (DPGEN_DATA) 初期値 : 0000h 上限 : 10 (データ : 000Ah) 下限 : 1 (データ : 0001h)

C.ダイヤルパルス速度制御用内部データメモリ(DPGEN_PPS)

初期値 : 0000h 0000h : 10PPS 0001h : 20PPS

D.ダイヤルパルスメーク率制御用内部データメモリ(DPGEN_DUTY) 初期値 : 0108h（33ms/10PPS、16.5ms/20PPS）ブレイク区間の時間設定をする場合は下記計算式により設定してください。 20PPS 時には本設定値の 1/2 となります。計算式 : ブレイク区間出力時間 ms／0.125ms <例> 33ms 33/0.125＝264d=0108h 上限 : 100ms (データ : 0320h) : 33ms (データ : 0108h) 下限 : 0.125ms (データ : 0001h)

E.出力終了制御用内部データメモリ(DPGEN_OFF_TIM)

初期値 : 03E8h（125ms）出力終了制御を設定する場合は下記計算式により設定してください。計算式 : 出力終了時間 ms／0.125ms <例> 125ms 125/0.125＝1000d=03E8h 上限 : 4095.875ms (データ : 7FFFh) : 125ms (データ : 03E8h) 下限 : 0ms (データ : 0001h)

F.出力極性制御用内部データメモリ(DPGEN_POL)

初期値 : 0000h GPO0 からの出力極性の制御を行います。

設定値 : 0000h ・・・・正論理（Low:メイク区間、High:ブレイク区間）設定値 : 0001h ・・・・負論理（Low:ブレイク区間、High:メイク区間）

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● タイマ（TIMER）

16bit のアップカウントタイマです。タイマはタイマ制御内部メモリ(TIM_EN)を”0001h”に設定すると、125μsec 毎にタイマカウンタ(TIM_COUNT)のカウントアップを開始します。タイマカウンタ値とタイマデータ

設定値が一致すると、タイマカウンタ値は”0000h”にリセットされ、再びアップカウントを開始します。 A.タイマ制御用内部データメモリ(TIM_EN)

初期値 : 0000h 本データメモリに”0001h”を設定することでカウントアップを開始します。 “0000h”を設定するとカウントアップを停止しタイマカウンタ値をクリアーします。 0000h : カウント停止 0001h : カウント開始

B.タイマカウンタ値表示内部データメモリ (TIM_COUNT) 初期値 : 0000h

C.タイマデータ設定用内部データメモリ(TIM_DATA) 初期値 : FFFFh 上限 : 8192ms (データ : FFFFh) 下限 : 0.250ms (データ : 0001h)

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● アウトバンド制御（OUTBAND_CONTROL）

各検出器の検出フラグ（DET）が"1"になった場合に、LSI 内部にて自動的に MUTE 処理あるいは送信

バッファに対して無音データの書き込みを行います。各 Speech CODEC における処理内容を以下に示します。

G.711(-law) Speech CODEC の入力データを MUTE 処理 G.711(-law) G.729.A 送信バッファ(TX Buffer)に無音固定データをライト

無音固定データ 80bit はイニシャルモード時に変更可能です。初期値 : 0000h

B7 B6 B5 B4 B3 B2 B1 B0

－－－－－ TDET1

_OB_EN

TDET0

_OB_EN

DTMFDE

T_OB_EN

初期値 0 0 0 0 0 0 0 0

B7, 6, 5, 4, 3 : 予約ビット B2 : TDET1_OUTBAND_EN 制御 1 : ON (TDET1_DET が”1”の間、MUTE 処理を行います) 0 : OFF B1 : TDET0_OUTBAND_EN 制御 1 : ON (TDET0_DET が”1”の間、MUTE 処理を行います) 0 : OFF B0 : DTMFDET_OUTBAND_EN 制御 1 : ON (DTMF_DET が”1”の間、無音データの書き込み処理を行います) 0 : OFF

・送信バッファへのトーン漏れ時間について

各 SpeechCODEC における、送信バッファへのトーンの漏れ時間の参考式を以下に示します。 G.711 0ms + A + B G.729.A -10ms～-20ms + A + B

*-10ms～-20ms は先読み、フレーム処理による A ：各検出器の検出遅延時間(ms)

各検出器の検出遅延時間 A は入力レベル周波数等の条件に依存します B ：各検出器の ON ガードタイマ時間(ms)

＜例＞検出器の検出遅延時間を約 30ms,ON ガードタイマを 20ms とした場合の送信バッファへの漏れ時間は

以下にのようになります。

G.711 30ms(A) + 20ms(B) = 約 50ms G.729.A -10ms～-20ms +30ms(A) + 20ms(B) = 約 30ms～40ms

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● アウトバンド G.729.A データ（OUTBAND_G729_DAT）

アウトバンド制御を行った場合、Speech CODEC として G.729.A を選択している場合には、各検出器の

検出フラグ(DET)が”1”になった場合に以下の固定データを送信バッファに格納します。また、本固定

データはイニシャルモード時に変更が可能です。アドレス : 00A6h 00A7h 00A8h 00A9h 00AAh 初期値 : 7852h 80A0h 00FAh C200h 07D6h

● LSI コード表示（ML7074_VERSION）

ML7074-004 のコードを表示します。値 : 0003h

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■ 構成例

● アナログ I/F モード

Echo Canceller

DTMF_REC

+

-

AFF

D/A LPF

G.729.A

TONE_GEN0(TONEA/B)

TX Buffer0

RX Buffer0

Frame/DMAController

INTB

A0-A7

ControlRegister

8b

D0-D1516b

VREF CSB

RDB

WRB

FR0B

FR1B

ACK0B

ACK1B

AIN1N

GSX1

VFRO0

AVREF

OSC Power

PLL

Speech Codec

10kΩ

10kΩ

DVDD2

DGND2

AVDD

AGND

PDNB

TST1XI

XO

G.711

TXGAIN

RXGAIN

DVDD1

DGND1

DVDD0

DGND0

TST2

TST3

CKGNMCK

SYNC(8kHz)

LPAD GPAD

ATTs

ATTr

Bus Control Unit

CenterClip

Encoder

G.729.A

G.711

Decoder

DTMF_DET

INT

DTMF_DET

TX Buffer1

RX Buffer1

AIN0N

GSX0

10kΩ

AIN0P

Linear PCM Codec

VFRO110kΩ

STGAIN

SYNC

BCLK

PCMI

PCMO

TONE_DET1 TONE1_DET

S/P

P/S

Serial I/F

TONE0_DETTONE1_DET

GPI0

GPI1

GPO0

GPO1

TONE_DET0 TONE0_DET

FSK_GEN

TST0

CLKSEL

AMP0

AMP1

AMP2

AMP3

Sin

Rout

Sout

Rin

A/D BPF

Codec

DPGEN

DPDETCR16-B0(GPI0)

CR17-B0(GPO0)

DP_DET

DP_DET

TIMER

DTMF_CODE[3:0]

DTMF_CODE[3:0]

TONE_GEN1(TONEC/D)

G.711

Encoder

G.711

Decoder

機能停止使用不可

FGEN_FLAG

FGEN_FLAG

イニシャルモード時の設定例・CR15=40h

＊必ず設定が必要です。・CR6=0Fh,CR7=FFh,CR8=00h,CR9=01h,CR1=80h （アドレス：0FFFh データ：0001h）

＊必ず設定が必要です。設定方法は内部データメモリ設定方法に従ってください。・CR11=00h(Frame / 10ms / 16B / SpeechCODEC=G.729.A) ・各種設定・CR0=09h(OPE_STAT=”1”)

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● PCM I/F モード

Echo Canceller

DTMF_REC

+

-

AFF

D/A LPF

G.729.A

TONE_GEN0(TONEA/B)

TX Buffer0

RX Buffer0

Frame/DMAController

INTB

A0-A7

ControlRegister

8b

D0-D1516b

VREF CSB

RDB

WRB

FR0B

FR1B

ACK0B

ACK1B

AIN1N

GSX1

VFRO0

AVREF

OSC Power

PLL

Speech Codec

10kΩ

10kΩ

DVDD2

DGND2

AVDD

AGND

PDNB

TST1XI

XO

G.711

TXGAIN

RXGAIN

DVDD1

DGND1

DVDD0

DGND0

TST2

TST3

CKGNMCK

SYNC(8kHz)

LPAD GPAD

ATTs

ATTr

Bus Control Unit

CenterClip

Encoder

G.729.A

G.711

Decoder

DTMF_DET

INT

DTMF_DET

TX Buffer1

RX Buffer1

AIN0N

GSX0

10kΩ

AIN0P

Linear PCM Codec

VFRO110kΩ

STGAIN

SYNC

BCLK

PCMI

PCMO

TONE_DET1 TONE1_DET

S/P

P/S

Serial I/F

TONE0_DETTONE1_DET

GPI0

GPI1

GPO0

GPO1

TONE_DET0 TONE0_DET

FSK_GEN

TST0

CLKSEL

AMP0

AMP1

AMP2

AMP3

Sin

Rout

Sout

Rin

A/D BPF

Codec

DPGEN

DPDETCR16-B0(GPI0)

CR17-B0(GPO0)

DP_DET

DP_DET

TIMER

DTMF_CODE[3:0]

DTMF_CODE[3:0]

TONE_GEN1(TONEC/D)

G.711

Encoder

G.711

Decoder

機能停止使用不可

FGEN_FLAG

FGEN_FLAG

イニシャルモード時の設定例・CR15=40h

＊必ず設定が必要です・CR6=0Fh,CR7=FFh,CR8=00h,CR9=01h,CR1=80h （アドレス：0FFFh データ：0001h）

＊必ず設定が必要です。設定方法は内部データメモリ設定方法に従ってください。・CR10=00h(VFRO1=AVREF / VFRO0=AVREF) ・CR11=00h(Frame / 10ms / 16B / PCMIF=16bit リニア) ・CR12=01h(SpeechCODEC=G.729.A / PCMIF_EN=”1”) ・各種設定・CR0=29h(AFE_EN=パワーダウン / LONG / OPE_STAT=”1”)

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■ 応用回路例

49

AVREF

VFRO0

VFRO1

AVDD

50

51

52

53

54

55

56

57

58

59

60

61

62

63

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

TST3

TST2

DGND2

XI

XO

DVDD2

AIN1N

GSX1

AIN0P

AIN0N

GSX0

AGND

ML7074

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

DGND0

TST1

TST0

PCMO

PCMI

BCLK

SYNC

RDB

WRB

CSB

FR0B

FR1B

DVDD0

INTB

ACK0B

ACK1B

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

DGND1

DVDD1

A0

A1

A2

A3

A4

A5

A6

A7

GPI0

GPI1

GPO0

GPO1

PDNB

CLKSEL

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

64

+3.3V

+3.3V

+3.3V

open

open

open

パワーダウン制御

MCUI/F汎用入力

端子

4.096MHz水晶振動子

アナログ入力

PCMI/F

アナログ出力

条件・アナログI/F使用時・フレームモード・SYNC,BCLKは出力　　(CLKSEL="1")

汎用出力端子

16

1.4V

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■ パッケージ寸法図

QFP64-P-1414-0.80-BK

Mirror finish

パッケージ材質エポキシ樹脂リードフレーム材質 42 アロイ端子処理方法・材質半田メッキ(≥5μm)パッケージ質量 (g) 0.87 TYP.5版数／改版日 6版/01.2.23

表面実装型パッケージ実装上の注意表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすい

パッケージです｡したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及

び希望されている実装条件（リフロー方法、温度、回数）、保管条件などをローム営業窓口まで必ずお問い合わ

せください｡

（単位：mm）

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ML7074-004

98/99

■ 改版履歴

ページドキュメント No. 発行日

改版前改版後変更内容

FJDL7074-004-01 2003.8.12 – – 正式初版発行

FJDL7074-004-02 2007.10.31 7 7 PCM シフトクロック周波数(Fblck)の偏差規定追加 PCM 同期信号周波数(Fsync)の偏差規定追加

19 19 図 10 発振回路、クロック入力例の記載を簡略化

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ML7074-004

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ご注意

本資料の一部または全部をラピスセミコンダクタの許可なく、転載・複写することを堅くお断りします。

本資料の記載内容は改良などのため予告なく変更することがあります。

本資料に記載されている内容は製品のご紹介資料です。ご使用にあたりましては、別途仕様書を必ずご請

求のうえ、ご確認ください。

本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作

や使い方を説明するものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただ

きますようお願いいたします。

本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤

り・誤植に起因する損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものでは

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本資料に掲載されております製品は、「耐放射線設計」はなされておりません。

ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、種々の要因で故障することもあり

得ます。

ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器

でのディレーティング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えた

ご使用や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありま

せん。

極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及

ぼすおそれのある機器・装置・システム（医療機器、輸送機器、航空宇宙機、原子力制御、燃料制御、各種

安全装置など）へのご使用を意図して設計・製造されたものではありません。上記特定用途に使用された場

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は、事前にローム営業窓口までご相談願います。

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FJDL7074-004-02 - lapis-semi.com · ML7074-004 はVoIP 向け音声コーデックです。本LSI はSpeech CODEC としてG.729.A/G.711 を選択 可能で、32msec の遅延に対応するエコーキャンセラ、DTMF

FJDL7074-004-02 - lapis-semi.com · ML7074-004 はVoIP 向け音声コーデックです。本LSI はSpeech CODEC としてG.729.A/G.711 を選択可能で、32msec の遅延に対応するエコーキャンセラ、DTMF