June 2012 モート・システム・アップグレード CV …7–2第7章:CycloneVデバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード

CV-52007-2.0

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Cyclone V Device HandbookVolume 1: Device Interfaces and IntegrationJune 2012

June 2012CV-52007-2.0

7. Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリ

モート・システム・アップグレード

この章では、Cyclone® V デバイスでサポートされているコンフィギュレーション手

法、デザインのセキュリティ、およびリモート・システム・アップグレードについ

て説明します。

この章は、以下の項で構成されています。

■ 7–2 ページの「MSEL ピン設定」

■ 7–3 ページの「コンフィギュレーション・シーケンス」

■ 7–6 ページの「デバイス・コンフィギュレーション・ピン」

■ 7–8 ページの「ファースト・パッシブ・パラレル・コンフィギュレーション」

■ 7–12 ページの「アクティブ・シリアル・コンフィギュレーション」

■ 7–23 ページの「パッシブ・シリアル・コンフィギュレーション」

■ 7–30 ページの「JTAG コンフィギュレーション」

■ 7–35 ページの「コンフィギュレーション・データ圧縮」

■ 7–37 ページの「リモート・システム・アップグレード」

■ 7–43 ページの「デザイン・セキュリティ」

f 次の項目について詳しくは、以下の資料を参照してください。

■ 各コンフィギュレーション手法でサポートされるコンフィギュレーションについ

て詳しくは、Cyclone V Device Overview を参照してください。

■ Configuration via Protocol (CvP) コンフィギュレーション手法について詳しくは、

Configuration via Protocol (CvP) Implementation in Altera FPGAs User Guide を参照してく

ださい。

■ Raw Binary File (.rbf) サイズ、Fast Passive Parallel (FPP) DCLK-to-DATA[] 比率、および

タイミング・パラメータについて詳しくは、Cyclone V Device Datasheet を参照して

ください。

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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7–2第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードMSELピン設定

MSEL ピン設定プルアップ抵抗またはプルダウン抵抗なしで VCCPGM または GND にピンをハードワイ

ヤ接続することによって、表 7–1 に指定されているコンフィギュレーション手法を

選択するには、MSELピンを設定する必要があります。MSELピンをマイクロプロセッ

サや他のデバイスでドライブしてはなりません。

1 また、Quartus® II ソフトウェアで Device and Pin Options ダイアログ・ボックスの

Configuration ページ内のコンフィギュレーション手法を選択する必要があります。選

択に基づいて、プログラミング・ファイル内のオプション・ビットがそれに応じて

設定されています。

表7‒1. Cyclone V デバイスの各コンフィギュレーション手法のMSEL ピン設定

コンフィギュレーション手法圧縮機能

デザイン・セキュリティ

機能VCCPGM (V) POR 遅延有効

MSEL[4..0]

FPP x8

ディセーブルディセーブル 1.8/2.5/3.0/3.3ファスト 10100

スタンダード 11000

ディセーブルイネーブル 1.8/2.5/3.0/3.3ファスト 10101


イネーブルイネーブル /ディセーブル

1.8/2.5/3.0/3.3ファスト 10110


FPP x16

ディセーブルディセーブル 1.8/2.5/3.0/3.3ファスト 00000


ディセーブルイネーブル 1.8/2.5/3.0/3.3ファスト 00001


イネーブルイネーブル /ディセーブル

1.8/2.5/3.0/3.3ファスト 00010


Passive serial (PS) イネーブル /ディセーブル

イネーブル /ディセーブル

1.8/2.5/3.0/3.3ファスト 10000


Active serial (AS) (x1 および x4)



3.0/3.3ファスト 10010


JTAG- ベース・コンフィギュレーション

ディセーブルディセーブル — —

上記の任意の有効な MSEL ピンの設定を使用す

る

Cyclone V Device Handbook June 2012 Altera CorporationVolume 1: Device Interfaces and Integration

第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード 7–3コンフィギュレーション・シーケンス

コンフィギュレーション・シーケンスこの項では、コンフィギュレーション・シーケンスと各コンフィギュレーションの

ステージを説明しています。

図 7–1 に、コンフィギュレーション・シーケンスを示します。

少なくとも最小 tCFG 低パルス幅に nCONFIGピンを Low にプルダウンすると、どの段

階でもリコンフィギュレーションを開始できます。このピンが Low にプルダウンす

ると、nSTATUSピンと CONF_DONEピンが Low にプルダウンされ、すべての I/O ピンは

内部ウィーク・プルアップに接続されます。

図7‒1. Cyclone V デバイスでのコンフィギュレーション・シーケンス

Power supplies including VCCPD and VCCPGM reachrecommended operating voltage

nSTATUS and nCONFIG released highCONF_DONE pulled low

CONF_DONE released high

INIT_DONE released high(if option enabled)

Power Up

• nSTATUS and CONF_DONE released low

• All I/O pins are tied to an internal weak pull-up

• Clears configuration RAM bits

Reset

• nSTATUS and CONF_DONE remain low

• All I/O pins are tied to an internal weak pull-up

• Samples MSEL pins

Initialization

• Initializes internal logic and registers

• Enables I/O buffers

Configuration Error Handling

• nSTATUS pulled low• CONF_DONE remains low• Restarts configuration if option

enabled

User Mode

Executes your design

Configuration

Writes configuration data to FPGA

June 2012 Altera Corporation Cyclone V Device HandbookVolume 1: Device Interfaces and Integration

7–4第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードコンフィギュレーション・シーケンス

パワー・アップVCCPGM および VCCPD が含まれているべての電源電圧は、ランプアップ時間仕様内の 0 V から推奨動作電圧レベルまで上昇しなければなりません。それ以外の場合、すべ

ての電源が推奨電圧レベルに達するまで、nCONFIGピンを Low に保持します。

f ランプアップ時間の仕様について詳しくは、 Power Management in Cyclone V Devices を

参照してください。

VCCPGM ピンコンフィギュレーション入力バッファは、電源ラインを通常の I/O バッファと共有す

る必要がなくなります。

コンフィギュレーション中、コンフィギュレーション入力ピンの動作電圧は、I/O バ

ンク電源 VCCIO から独立しています。したがって、VCCIO のコンフィギュレーション電

圧の制約は Stratix IV デバイスでは必要ありません。

f ピン接続について詳しくは、 Cyclone V Device Family Pin Connection Guidelinesを参照して

ください。

VCCPD ピン専用のプログラミング用電源は I/O プリドライバおよび JTAG、I/O ピン（TCK、TMS、TDI、および TDO）をパワーアップするために VCCPD ピンを使用してください。サポー

トされているコンフィギュレーション電圧は、2.5 、3.0 および 3.3 V です。

バンクの VCCIO が 2.5 V 以下に設定されている場合、VCCIO は 2.5 V でパワー・アップし

なければなりません。VCCPD が 2.5 V 以上設定される場合、VCCPD は VCCIO よりも大き

く設定する必要があります。例えば、VCCIO が 3.0 V に設定されると、VCCPD は 3.0 V 以

上に設定する必要があります。 VCCIO を 3.3 V に設定されると、VCCPD は 3.3 V に設定す

る必要があります。

f コンフィギュレーション・ピンについて詳しくは、7–6 ページの「デバイス・コン

フィギュレーション・ピン」を参照してください。

リセットPOR 遅延は、POR 回路によりモニターされたすべての電源品が nSTATUSが High にリ

リースされて、Cyclone V デバイスがコンフィギュレーションを開始するときに、最

小推奨動作電圧に達する時間の間の遅延と定義されます。

MSEL ピンを使用して、POR 遅延を設定します。MSEL ピン設定について詳しくは、 7–2ページの表 7–1 を参照してください。

デバイスが設定されるまで、ユーザー I/O ピンは内部ウィーク・プルアップに接続さ

れています。

f POR 遅延の仕様について詳しくは、 Cyclone V Device Datasheet を参照してください。

コンフィギュレーション各コンフィギュレーション手法の DATA[]ピンについて詳しくは、該当するコンフィ

ギュレーション手法を参照してください。



www.altera.com/literature/dp/cyclone-v/PCG-01014.pdf


第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード 7–5コンフィギュレーション・シーケンス

コンフィギュレーション・エラー処理コンフィギュレーションを自動的に再起動するには、Quartus II ソフトウェアで

Device and Pin Options ダイアログ・ボックス General ページの Auto-restart configuration after error にをオンにします。

このオプションをオンにしない場合、エラーを検出するために nSTATUSピンを監視

することができます。コンフィギュレーションを再起動するには、tCFG の最低の期間

に nCONFIGピンを High にプルアップします。

f tSTATUS および tCFG タイミング・パラメータについて詳しくは、 Cyclone V Device Datasheet を参照してください。

初期化初期化クロック・ソースは内部オシレータの内部オシレータ、CLKUSRピンまたは

DCLKピンからです。デフォルトでは、内部オシレータが初期化用のクロック・ソー

スです。内部オシレータを使用する場合、Cyclone V は、自身で初期化を正しく実行

するのに必要なクロック・サイクルを供給します。

初期化クロック・ソースとしてオプションの CLKUSRピンが使用されて、nCONFIGが

デバイスの初期化中に Low にプルダウンされてコンフィギュレーションを再開する

場合は、nSTATUSが Low そして High になるまで、CLKUSRまたは DCLKがトグルし続

けるようにする必要があります。

CLKUSRピンを使用して複数のデバイスの初期化を同期させたり、初期化を遅らせる

といった柔軟性を得ることもできます。初期化中に CLKUSRピンにクロックを供給し

ても、コンフィギュレーション・プロセスには影響しません。CONF_DONE が High に

遷移した後、tCD2CU の規定時間後に CLKUSRまたは DCLKがイネーブルされます。この

期間の経過後、Cyclone V デバイスは初期化するために Tinit によって適切に指定され

るようなクロック・サイクルの最小数を要求し、tCD2UMC パラメータによって指定さ

れるようなユーザー・モードを入力します。

f tCD2CU、Tinit、tCD2UMC タイミング・パラメータ、およびクロック・ソースの初期化につ

いて詳しくは、 Cyclone V Device Datasheet を参照してください。

ユーザー・モードオプションの INIT_DONEピンをイネーブルすることによって、初期化ステージをモ

ニターすることができます。 INIT_DONEピンが High にプルアップされると、初期化

が完了し、デザインが実行を開始します。そして、ユーザー I/O ピンは、デザインで

指定されたように機能します。





7–6第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードデバイス・コンフィギュレーション・ピン

デバイス・コンフィギュレーション・ピンこの項では、Cyclone V デバイスのコンフィギュレーション・ピンを示します。

コンフィギュレーション・ピンの概要表 7–2 に、Cyclone V のコンフィギュレーション・ピンとそれらの電源をリストしま

す。

表7‒2. Cyclone V デバイスのコンフィギュレーション・ピンの概要

コンフィギュレーション・ピン

コンフィギュレーション手法入力 / 出力ユーザー・モー

ドコンフィギュレーション

TDI JTAG 入力 — VCCPD (1)

TMS JTAG 入力 — VCCPD (1)

TCK JTAG 入力 — VCCPD (1)

TDO JTAG 出力 — VCCPD (1)

CLKUSR すべての手法入力 I/O VCCPGM/VCCIO (2)

CRC_ERROR オプション、すべての手法

入力 I/O プール・アップ

CONF_DONE すべての手法双方向 — VCCPGM/ プール・アップ

DCLKFPP and PS 入力 — VCCPGM

AS 入力 — VCCPGM

DEV_OE オプション、すべての手法

入力 I/O VCCPGM/VCCIO (2)

DEV_CLRn オプション、すべての手法

入力 I/O VCCPGM/VCCIO (2)

INIT_DONE オプション、すべての手法

入力 I/O プール・アップ

MSEL[4..0] すべての手法入力 — VCCPGM

nSTATUS すべての手法双方向 — VCCPGM/Pull-up

nCE すべての手法入力 — VCCPGM

nCEO すべての手法入力 I/O プール・アップ

nCONFIG すべての手法入力 — VCCPGM

DATA[15..5] FPP 入力 I/O VCCPGM/VCCIO (2)

nCSO/DATA4AS 出力 — VCCPGM

FPP 双方向 — VCCPGM/VCCIO (2)

AS_DATA[3..1]/DATA[3..1]AS 双方向 — VCCPGM

FPP 双方向 — VCCPGM/VCCIO (2)

AS_DATA0/DATA0/ASDOAS 双方向 — VCCPGM

FPP および PS 双方向 — VCCPGM/VCCIO (2)

表7‒2の注 :(1) このピンは、ピンが存在するバンクの VCCPD が供給されます。

(2) このピンは、コンフィギュレーション時に VCCPGM によって供給されますが、ユーザー I/O ピンとして使用する場合、このピンが存在するバンクの VCCIO によって供給されます。


第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード 7–7デバイス・コンフィギュレーション・ピン

f 各コンフィギュレーション・ピンについて詳しくは、 Cyclone V Device Family Pin Connection Guidelines を参照してください。

QuartusII ソフトウェアでのコンフィギュレーション・ピンのオプション

表 7–3 は、Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスで

使用可能な兼用コンフィギュレーション・ピンを示します。

f デバイスおよびピン・オプションのダイアログ・ボックス設定について詳しくは、

「Quartus II のハンドブック Volume 2」の「Reviewing Printed Circuit Board Schematics with the Quartus II Software」の章を参照してください。

表7‒3. コンフィギュレーション・ピンのオプション

コンフィギュレーション・ピンカテゴリー・ページオプション

CLKUSR 汎用 User-supplied start-up clock (CLKUSR) をイネーブルする

DEV_CLRn 汎用 Device-wide reset (DEV_CLRn) をイネーブルする

DEV_OE 汎用 Device-wide output enable (DEV_OE) をイネーブルする

INIT_DONE 汎用 INIT_DONE 出力をイネーブルする

nCEO 汎用 nCEO ピンをイネーブルする

CRC_ERROR エラー検出 CRC

Error Detection CRC_ERROR ピンをイネーブルする

Open drain on CRC_ERROR をイネーブルする

Internal scrubbing をイネーブルする


http://www.altera.com/literature/dp/cyclone-v/PCG-01014.pdf


http://www.altera.com/literature/hb/qts/qts_qii52019.pdf

http://www.altera.com/literature/hb/qts/qts_qii52019.pdf

7–8第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードファースト・パッシブ・パラレル・コンフィギュレーション

ファースト・パッシブ・パラレル・コンフィギュレーションFPP コンフィギュレーション手法は、マイクロプロセッサ、MAX® II デバイス、また

は MAX V デバイスなどの外部ホストを使用しています。この手法では、Cyclone V デ

バイスを構成するための最速の方法です。 FPP コンフィギュレーション手法では、8および 16 ビットのデータ幅をサポートしています。

FPGA、フラッシュ・メモリなどの外部ストレージからのコンフィギュレーション・

データの転送を制御するために外部ホストを使用することができます。コンフィ

ギュレーション・プロセスを制御するデザインでは、外部ホストに常駐します。

.rbf、Hexadecimal (Intel-Format) File (.hex)、または Tabular Text File (.ttf) フォーマットで

コンフィギュレーション・データを格納することができます。

MAX II または MAX V デバイスでパラレル・フラッシュ・ローダ（PFL）メガファンク

ションを使用して、フラッシュ・メモリ・デバイスからコンフィギュレーション・

データを読み出して Cyclone V デバイスをコンフィギュレーションすることができま

す。

f PFL メガファンクションについて詳しくは、Parallel Flash Loader Megafunction User Guideを参照してください。

1 FPP コンフィギュレーションには、両方の非圧縮および圧縮コンフィギュレーショ

ン・データはデバイスの初期化を開始するために、CONF_DONEが High になると 2 つ

の DCLK 立ち下がりエッジが必要です。

FPP シングル・デバイスのコンフィギュレーション図 7–2. で示されているように Cyclone V デバイスを設定するには、外部ホストにデバ

イスを接続してください。

図7‒2. 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション

図7‒2 の注 :(1) 抵抗を Cyclone V デバイスの許容入力信号を供給する電源に接続します。VCCPGM は、デバイスおよび外

部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。

(2) nCEOピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用できます。

(3) MSELピンの設について詳しくは、 7–2 ページの表 7–1 を参照してください。

External Host(MAX II Device, MAX V Device, or Microprocessor)

CONF_DONEnSTATUSnCE

DATA[]nCONFIG

FPGA Device

Memory

ADDR DATA[7..0]

GND

MSEL[4..0]

VCCPGM (1)

DCLK

nCEO N.C. (2)

(3)

VCCPGM (1)

10 kΩ 10 kΩ


www.altera.com/literature/ug/ug_pfl.pdf

第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード 7–9ファースト・パッシブ・パラレル・コンフィギュレーション

FPP マルチ・デバイスのコンフィギュレーションチェインに接続される複数の Cyclone V デバイスをコンフィギュレーションすること

ができます。

ピン接続およびガイドラインこのコンフィギュレーションのセットアップのための以下のピン接続およびガイド

ラインに従ってください。

■ チェイン内のすべてのデバイスの以下のピンを一緒に連結します。

■ nCONFIG

■ nSTATUS

■ DCLK

■ DATA[]

■ CONF_DONE

CONF_DONEおよび nSTATUSピンは一緒に連結されると、すべてのデバイスは同時に

初期化され、ユーザー・モードに入ります。いずれかのデバイスがエラーを検出

した場合、チェイン全体のコンフィギュレーションを停止して全てのデバイスを

リコンフィギュレーションする必要があります。例えば、最初のデバイスが

nSTATUSでエラーを示すと、nSTATUSピンを Low にプルダウンしてチェインをリ

セットします。

■ DCLKおよび DATA[]は、シグナル・インテグリティおよびクロック・スキューの問

題を回避するために 4 つのデバイスごとにバッファされていることを確認してく

ださい。

■ チェイン内のすべてのデバイスが同じデータ幅を使用する必要があります。

■ 同じコンフィギュレーション・データを使用してチェイン内のデバイスを構成し

ている場合、デバイスは、同じパッケージおよび密度であるに違いありません。


7–10第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードファースト・パッシブ・パラレル・コンフィギュレーション

複数のコンフィギュレーション・データの使用図 7–3 で示されるように、複数のコンフィギュレーション・データを使用してチェ

インで複数の Cyclone V デバイスを設定するには、外部ホストにデバイスを接続して

ください。

デバイスは、コンフィギュレーションが完了すると、nCEOピンが Low にリリースさ

れ、チェイン内の次のデバイスの nCEピンをアクティブにします。コンフィギュ

レーションは自動的に 1 クロック・サイクルの 2 つ目のデバイスのために開始され

ます。

図7‒3. 両方のデバイスがコンフィギュレーション・データの異なるセットを受信する場合の外部ホストを使用した複数デバイスの FPP コンフィギュレーション

図7‒3 の注 :(1) 抵抗を Cyclone V デバイスの許容入力信号を供給する電源に接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の VIH

仕様に適合するよう十分に高くなければなりません。アルテラでは VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。



(4) DATA[]と DCLKに対して、Cyclone V のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。

CONF_DONEnSTATUSnCE

nCONFIG

Memory

ADDR DATA[7..0]

GND

10 kΩ10 kΩ

DCLK

nCEO

CONF_DONEnSTATUSnCE

nCONFIGDCLK

nCEO N.C. (3)

(2)(2)

VCCPGM (1)

DATA[]

MSEL[4..0]

DATA[]

MSEL[4..0]

VCCPGM (1)

Buffers (4)

External Host(MAX II Device,

MAX V Device, orMicroprocessor)

FPGA Device Master FPGA Device Slave


第 7 章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード7–11

1 つのコンフィギュレーション・データを使用した複数のデバイスのコンフィギュレーション図 7–4 に示すように、1 つのコンフィギュレーション・データを使用してチェインで

複数の Cyclone V デバイスを設定するには、外部ホストにデバイスを接続してくださ

い。

チェイン内でのデバイスの nCE ピンは GND に接続されているため、これらのデバイ

スのコンフィギュレーションを同時に開始および終了することができます。

図7‒4. 両方のデバイスが同じデータを受信する場合の外部ホストを使用したマルチ・デバイス FPPコンフィギュレーション

図7‒4 の注 :(1) 抵抗を Cyclone V デバイスの許容入力信号を供給する電源に接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の VIH

仕様に適合するよう十分に高くなければなりません。アルテラでは VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。



(4) DATA[]と DCLKに対して、Cyclone V のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。

nCONFIG

Memory

ADDR DATA[7..0]

DCLK

nCEO N.C.

nCONFIGDCLK

nCEO N.C.

(2) (2)MSEL[4..0] MSEL[4..0]

VCCPGM (1) VCCPGM (1)

10 kΩ 10 kΩ

GND GND

(3) (3)

CONF_DONE CONF_DONEnSTATUS nSTATUSnCE nCE

DATA[] DATA[]

Buffers (4)

External Host(MAX II Device,

MAX V Device, orMicroprocessor)



7–12第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードアクティブ・シリアル・コンフィギュレーション

アクティブ・シリアル・コンフィギュレーションAS コンフィギュレーション手法では、AS x1（1 ビットのデータ幅）と AS x4（4 ビッ

トデータ幅）モードをサポートしています。AS x4 モードでは、AS x1 モードよりコ

ンフィギュレーション時間が 4 倍速くなります。AS コンフィギュレーション手法

で、Cyclone V デバイスは、コンフィギュレーション・インタフェースを制御します。

DATA クロック (DCLK)Cyclone V デバイスは、シリアル・インタフェースにタイミングを提供するシリア

ル・クロックの DCLKを生成します。コンフィギュレーション手法では、DCLKの立ち

下がりエッジで Cyclone V デバイス制御信号を駆動し、このクロック・ピンの次の立

ち下がりエッジでコンフィギュレーション・データをラッチします。

AS マルチ・デバイスのコンフィギュレーション手法以外、AS コンフィギュレーショ

ン手法でサポートされる最大 DCLK周波数は 100 MHz です。この CLKUSRまたは内部

オシレータを使用して DCLKをソースすることができます。内部オシレータを使用す

る場合、Quartus II ソフトウェアの Configuration ページで、Device and Pins Option ダイ

アログ・ボックスの 12.5、25、50、または 100 MHz のクロックを選択することがで

きます。

電源投入後、DCLKは、デフォルトで 12.5 MHz の内部オシレータによって駆動されま

す。Cyclone V デバイスは、プログラミング・ファイルにオプションビットを読み込

むことで、使用するクロック・ソースと周波数を決定します。

f AS コンフィギュレーション手法での DCLK周波数仕様について詳しくは、 Cyclone V Device Datasheet を参照してください。





AS シングル・デバイス・コンフィギュレーションCyclone V デバイスを設定するには、図 7–5 および図 7–6 で示されるように、シリア

ル・コンフィギュレーション（EPCS）デバイスまたはクアッド・シリアル・コン

フィギュレーション（EPCQ）デバイスにデバイスを接続してください。

図7‒5. シングル・デバイス AS x1 モード・コンフィギュレーション

図7‒5 の注 :(1) プルアップ抵抗を 3.0 V または 3.3 V の VCCPGM 電源に接続します。


(3) コンフィギュレーション実行中に DCLK をドライブする外部クロック・ソースを供給する CLKUSR ピンを使用することができます。

図7‒6. シングル・デバイス AS x4 モード・コンフィギュレーション



(3) コンフィギュレーション実行中に DCLK をドライブする外部クロック・ソースを供給する CLKUSR ピンを使用することができます。

DATA

DCLK

nCS

ASDI

AS_DATA1

DCLK

nCSO

ASDO

EPCS or EPCQ Device FPGA Device

10 kΩ10 kΩ10 kΩ

VCCPGM (1)

GND

nCEO

nCE

nSTATUS

nCONFIGCONF_DONE N.C.

(2)MSEL[4..0]

(3)CLKUSR


DATA0

DATA1

DATA2

DATA3

DCLK

nCS

AS_DATA0/ASDO

AS_DATA1

AS_DATA2

AS_DATA3

DCLK

nCSO

EPCQ Device FPGA Device

10 kΩ10 kΩ10 kΩ

VCCPGM (1)

GND

nCEO

nCE

nSTATUS

nCONFIGCONF_DONE N.C.

(2)MSEL[4..0]

(3)CLKUSR




AS マルチ・デバイス・コンフィギュレーションチェインで接続されている複数の Cyclone V デバイスを構成することができます。唯

一の AS x1 モードがマルチ・デバイス・コンフィギュレーションをサポートしてい

ます。

チェイン内の最初のデバイスはコンフィギュレーション・マスタです。そして、

チェイン内の後続のデバイスはコンフィギュレーション・スレーブです。

ピン接続およびガイドライン以下のピン接続およびこのコンフィギュレーション・セットアップのためのガイド


■ AS コンフィギュレーション手法を選択するためにチェインの最初のデバイスの

MSELピンをハードワイヤします。チェイン内の後続のデバイスは、PS コンフィ

ギュレーション手法を選択するために彼らの MSELピンをハードワイヤします。

PS コンフィギュレーションをサポートする他の Altera® のデバイスは、コンフィ

ギュレーション・スレーブとしてチェインの一部にすることができます。

■ チェイン内のすべてのデバイスの次のピンを一緒に接続してください。

■ nCONFIG

■ nSTATUS

■ DCLK

■ DATA[]

■ CONF_DONE

すべてのデバイスの CONF_DONE、nSTATUS、、および nCONFIGピンは連結されてい

るため、すべてのデバイスは同時に初期化され、ユーザー・モードに入ります。いずれかのデバイスがエラーを検出した場合、チェイン全体のコンフィギュレー

ションを停止して全てのデバイスをリコンフィギュレーションする必要がありま

す。例えば、最初のデバイスが nSTATUS、でエラーを示すと、nSTATUS、ピンを

Low にプルダウンしてチェインをリセットします。

■ DCLKおよび DATA[]は、シグナル・インテグリティおよびクロック・スキュー問題

を回避するために、4 つのデバイスごとにバッファされていることを確認します。




インで複数の Cyclone V デバイスを設定するには、EPCS または EPCQ デバイスへのデ

バイスの接続してください。

デバイスはコンフィギュレーションが完了すると、nCEO ピンが Low にリリースさ

れ、チェイン内の次のデバイスの nCE ピンをアクティブにします。コンフィギュ


ます。

図7‒7. チェイン内の両方のデバイスがコンフィギュレーション・データの様々なセットを受信する複数デバイスの ASコンフィギュレーション (1)

図 7‒7 の注 :(1) プルアップ抵抗を 3.0 V または 3.3 V の VCCPGM 電源に接続します。

(2) 4 つのデバイスごとに AS_DATA1または DATA0および DCLK に対して、Cyclone V のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。


(4) POR 遅延設定に基づく適切な MSEL 設定には、PS 手法にスレーブ・デバイス MSEL設定を設定してください。


(6) コンフィギュレーション実行中に、DCLKをドライブする外部クロックソースを供給する CLKUSRピンを使用することができます。

(7) 50 MHz の周波数の場合、DATA0 への遅延 DCLKに関連して最低の 5 ns および最大の 10 ns があります。

DATA

DCLK

nCS

ASDI

EPCS or EPCQ Device FPGA Device Master FPGA Device Slave

GND

nCE nCEO

nSTATUSCONF_DONE

DATA0

DCLK

nCEO

nSTATUSCONF_DONE

10 kΩ

nCONFIG nCONFIGnCE N.C.

Buffers (2)

(4)

(3)

MSEL [4..0]

AS_DATA1

DCLK

nCSO

ASDO

VCCPGM (1)

(5)MSEL[4..0]

(6)CLKUSR


10 kΩ 10 kΩ



1 つのコンフィギュレーション・データを使用した複数デバイスのコンフィギュレーション図 7–8 に示すように、1 つのコンフィギュレーション・データを使用してチェーンで

複数の Cyclone V デバイスを設定するには、EPCS または EPCQ デバイスにデバイスを

接続してください。

AS コンフィギュレーション時間の見積りAS コンフィギュレーション時間は、Cyclone V デバイスに EPCS または EPCQ デバイ

スからコンフィギュレーション・データを転送するための必要な正時間です。

コンフィギュレーション時間見積もりには、以下の式を使用します。

■ AS x1 モード

.rbf サイズ ×（最小の DCLK 周期 / DCLK サイクルあたり 1 ビット）= 推定最小コン

フィギュレーション時間

図7‒8. デバイスが同じデータを受信するときのマルチ・デバイス AS コンフィギュレーション(1)

図 7‒8 の注 :(1) プルアップ抵抗を 3.0 V または 3.3 V の VCCPGM 電源に接続します。

(2) AS_DATA1または DATA0 および DCLKの Cyclone V のマスタとスレーブ・デバイスの間にリピータ・バッファを接続します。



(5) コンフィギュレーション実行中に、DCLKをドライブする外部クロックソースを供給する CLKUSRピンを使用することができます。

(6) 50 MHz の周波数の場合、DATA0 への遅延 DCLKに関連して最低の 5 ns および最大の 10 ns があります。

DATA

DCLK

nCS

ASDI


GND GND

nCE nCEO

nSTATUSCONF_DONE

DATA0

DCLK

nCEO

10 kΩ

nCONFIGnCE

nSTATUSCONF_DONEnCONFIG

N.C.

Buffers (2)

(4)

(3) N.C. (3)

MSEL [4..0](4)MSEL [4..0]

(5)CLKUSR

AS_DATA1

DCLK

nCSO

ASDO

VCCPGM (1) VCCPGM (1) VCCPGM (1)

10 kΩ 10 kΩ

EPCS or EPCQ Device



■ AS x4 モード

.rbf サイズ ×（最小の DCLK 周期 / DCLK サイクルあたり 4 ビット）= 推定最小コン

フィギュレーション時間

コンフィギュレーション・データを圧縮すると、コンフィギュレーション時間が短

縮されます。削減量は、デザインによって異なります。

EPCS および EPCQデバイスの使用EPCS デバイスは AS x1 モードをサポートして、そして EPCQ デバイスは AS x1 および

x4 モードなどをサポートしています。

f EPCS と EPCQ デバイスについて詳しくは、以下のドキュメントを参照してください。

■ Serial Configuration (EPCS) Devices Datasheet

■ Quad-Serial Configuration (EPCQ) Devices Datasheet

EPCS および EPCQ デバイスの制御コンフィギュレーション・モードでは Cyclone V デバイスが nCSO出力ピンを Low に

ドライブすることによって、シリアル・コンフィギュレーション・デバイスをイ

ネーブルし、それによってコンフィギュレーション・デバイスのチップ・セレクト

（nCS）ピンが接続されます。 Cyclone V デバイスは、シリアル・クロック（DCLK）お

よびシリアル・データ出力（ASDO）ピンを使用して、オペレーション・コマンドや

リード・アドレス信号をシリアル・コンフィギュレーション・デバイスに送信しま

す。コンフィギュレーション・デバイスは、データをシリアル・データ出力

（DATA[]）ピンに供給し、このピンは Cyclone V デバイスの AS_DATA[]入力に接続

されます。

1 EPCS ピンのコントロールを取得する場合は、nCONFIGピンを Low に保持し、nCEピンを

High にプルアップしてください。これで、デバイスがリセットされ、AS コンフィ

ギュレーション・ピンがトライ・ステートされます。

トレース・レングスおよびロード最大トレース・レングスとロードでは、表 7–4 に記載されているシングルおよびマ

ルチ・デバイスの AS コンフィギュレーションのセットアップに適用されます。ト

レース・レングスは、Cyclone V デバイスから EPCS または EPCQ デバイスまでの長さ

です。

表7‒4. Cyclone V デバイスの AS x1 および x4 コンフィギュレーションのための最大トレース・レングスおよびロード

Cyclone V デバイス ASピ

ン

最大ボードのトレース・レングス ( インチ ) 最大ボードのロード(pF)12.5/25/50 MHz 100 MHz

DCLK 10 6 5

DATA[3..0] 10 6 10

nCSO 10 6 10


http://www.altera.com/literature/hb/cfg/cyc_c51014.pdf

http://www.altera.com/literature/hb/cfg/cfg_cf52012.pdf


EPCS および EPCQ デバイスのプログラミングEPCS および EPCQ デバイスは、SB-Blaster™、EthernetBlaster、EthernetBlaster II、または

ByteBlaster™ II ダウンロード・ケーブルを使用して、イン・システムでプログラムす

ることができます。あるいは、Srunner ソフトウェア・ドライバを搭載したマイクロ

プロセッサを使用して EPCS および EPCQ をプログラムできます。

イン・システム・プログラミング（ISP）はいずれかの AS プログラミング・イン

ターフェイスまたは JTAG インタフェースを使用しての EPCS または EPCQ デバイス

をプログラムするためのオプションを提供しています。 AS プログラミング・インタ

フェースを使用して、コンフィギュレーション・データは、Quartus II ソフトウェア

またはサポートされているサード・パーティのソフトウェアでの EPCS にプログラム

されています。 JTAG インタフェースを使用することによって、シリアル・フラッ

シュ・ローダ（SFL）と呼ばれるアルテラ IP は、JTAG インタフェースと EPCS また

は EPCQ デバイス間のブリッジを形成するために、Cyclone V デバイスにする必要が

あります。これで、EPCS または EPCQ デバイスは、JTAG インタフェースを使用して

直接プログラムすることができます。

f SFL および SRunner ソフトウェアについて詳しくは、以下のドキュメントを参照して

ください。

■ AN 370: Using the Serial FlashLoader with the Quartus II Software

■ AN 418: SRunner: An Embedded Solution for Serial Configuration Device Programming


http://www.altera.com/literature/an/an370.pdf

http://www.altera.com/literature/an/AN418.pdf


JTAG インタフェースで EPCS デバイスをプログラムするには、図 7–9 に示すとおり

デバイスを接続してください。

図7‒9. JTAG インタフェースで EPCS をプログラムする接続セットアップ


(2) 抵抗値は 1 kΩ から 10 kΩ までです。セットアップのための抵抗値を選択するために、シグナル・インテグリティを実行してください。


(4) デザインで SFL をインスタンス化して、EPCS デバイスおよび Cyclone V デバイス間でブリッジを形成してください。

(5) コンフィギュレーション実行中に DCLKをドライブする外部クロック・ソースを供給する CLKUSRピンを使用することができます。

DATA

DCLK

nCS

ASDI

FPGA Device

1 kΩ

GND

GND

nCE

TCKTDO

TMSTDI

nSTATUSCONF_DONE

10 kΩ

nCONFIG

(3)(5)

(2) (2)

AS_DATA1

DCLK

nCSO

ASDO

MSEL[4..0]

CLKUSR

GND

VCCPGM (1)

VCCPD (1) VCCPD (1)

Pin 1

Download Cable10-Pin Male Header

(JTAG Mode) (Top View)

EPCS Device

Serial Flash

Loader (4)

10 kΩ 10 kΩ


VCCPD (1)



JTAG インタフェースで EPCQ デバイスをプログラムするには、図 7–10 に示すとおり


図7‒10. JTAG インタフェースで EPCQ をプログラムする接続セットアップ




(4) デザインで SFL をインスタンス化して、EPCS デバイスおよび Cyclone V デバイス間でブリッジを形成してください。


DATA0

DATA1

DATA2

DATA3

DCLK

nCS

FPGA Device

1 kΩ

GND

nCE

TCKTDO

TMSTDI

MSEL[4..0]

CLKUSR

nSTATUSCONF_DONEnCONFIG

(3)(5)

(2) (2)

AS_DATA0/ASDO

AS_DATA1

AS_DATA2

AS_DATA3

DCLK

nCSO

Serial Flash

Loader (4)

VCCPGM (1)

VCCPD (1)

Pin 1


(JTAG Mode) (Top View)

EPCQ Device

10 kΩ 10 kΩ 10 kΩ


VCCPD (1)

GND GND

VCCPD (1)



AS インタフェースで EPCS デバイスをプログラムするには、図 7–11 に示すとおりデ

バイスを接続してください。

図7‒11. AS インタフェースで EPCS をプログラムする接続セットアップ


(2) USB-Blaster、ByteBlaster II、EthernetBlaster、または EthernetBlaster II ケーブルの VCC(TRGT) を VCCPGM でパワーアップします。



DATADCLK

nCSASDI

AS_DATA1DCLKnCSO

nCE

nCONFIGnSTATUS nCEOCONF_DONE

ASDO

10 kΩ

10 kΩ

10 kΩ 10 kΩ

FPGA Device

EPCS Device

Pin 1

USB-Blaster or ByteBlaster II (AS Mode)

10-Pin Male Header

N.C.

MSEL[4..0] (3)CLKUSR (4)

VCCPGM (1)

GND

VCCPGM (1)VCCPGM (1)

VCCPGM (2)



JTAG インタフェースで EPCS デバイスをプログラムするには、図 7–12 に示すとおり


EPCS および EPCQ プログラミング中に、ダウンロード・ケーブルは nCE ピンを Highにして、AS インタフェースへのデバイス・アクセスをディセーブルします。 nCONFIGラインは、リセット・ステージに Cyclone V デバイスを保持するために Low に

プルダウンされます。プログラミングの完了後、ダウンロード・ケーブルが nCEと

nCONFIGを解放するため、プルダウン抵抗とプルアップ抵抗でそれぞれGNDと VCCPGMをドライブできます。

ダウンロード・ケーブルを使用した EPCQ のプログラミング中に、DATA0 はダウン

ロード・ケーブルから EPCQ にプログラミング・データ、動作コマンド、およびのア

ドレス情報を転送します。ダウンロード・ケーブルを使用した EPCQ の検証中に、

DATA1はダウンロード・ケーブルにプログラミング・データを転送します。

図7‒12. AS インタフェースで EPCQ をプログラムする接続セットアップ (1)

図 7‒12 の注 :(1) AS ヘッダーを使用して、プログラマは、DATA0 の上でシリアルに EPCQ デバイスへのオペレーショ

ン・コマンドおよびコンフィギュレーション・ビットを送信します。

(2) プルアップ抵抗を 3.0 V または 3.3 V の VCCPGM 電源に接続します。

(3) USB-Blaster、ByteBlaster II、EthernetBlaster、または EthernetBlaster II ケーブルの VCC(TRGT) を VCCPGM でパワーアップします。



DATA0

DATA1

DATA2

DATA3

DCLK

nCS

FPGA Device

AS_DATA0/ASDO

AS_DATA1

AS_DATA2

AS_DATA3

DCLK

nCSO

EPCQ Device

nCE

MSEL[4..0]

nCONFIGnSTATUS nCEOCONF_DONE

10 kΩ10 kΩ 10 kΩ

10 kΩ

Pin 1

USB-Blaster or ByteBlaster II (AS Mode)

10-Pin Male Header

N.C.

(4)CLKUSR (5)

VCCPGM (2)

VCCPGM (3)


GND



パッシブ・シリアル・コンフィギュレーションPS コンフィギュレーション手法では外部ホストを使用しています。マイクロプロ

セッサ、MAX II デバイス、MAX V デバイス、または外部ホストとしてホスト PC を使

用することができます。

FPGA にフラッシュ・メモリとして外部ストレージからのコンフィギュレーション・

データの転送を制御するために、外部ホストを使用することができます。コンフィ

ギュレーション・プロセスを制御するデザインは、外部ホスト内にあります。

コンフィギュレーション・データは、 .pof（Programmer Object File）、.rbf、.hex、また

は .ttf フォーマットで保存できます。コンフィギュレーション・データを .rbf、 .hex、または .ttf フォーマットで使用する場合は、各データ・バイトの LSB を最初に送信し

なければなりません。例えば、.rbf にバイト・シーケンス 02 1B EE 01 FA が含まれて

いる場合、デバイスに送信する必要があるシリアル・ビットストリームは 0100-0000 1101-1000 0111-0111 1000-0000 0101-1111 です。

MAX II または MAX V デバイス付きの PFL メガファンクションを使用して、フラッ

シュ・メモリ・デバイスからコンフィギュレーション・データを読み込み、

Cyclone V デバイスをコンフィギュレーションすることができます。

f PFL メガファンクションについて詳しくは、Parallel Flash Loader Megafunction User Guideを参照してください。

PC のホストの場合、Blaster USB ポート、ByteBlaster II パラレル・ポート、

EthernetBlaster、および EthernetBlaster II ダウンロード・ケーブルなどのダウンロー

ド・ケーブルを使用してデバイスに PC を接続します。

コンフィギュレーション・データはデバイスの DATA0ピンにシリアルにシフトされ

ます。

Quartus II プログラマを使用している場合、そして CLKUSRピンがイネーブルされてい

る場合、デバイスを初期化するためにピンのクロック・ソースを提供する必要はあ

りません。


www.altera.com/literature/ug/ug_pfl.pdf

7–24第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードパッシブ・シリアル・コンフィギュレーション

PS シングル・デバイス・コンフィギュレーションCyclone V デバイスを設定するには、図 7–13 に示すとおり外部ホストにデバイスを接

続してください。

図7‒13. 外部ホストを使用したシングル・デバイス PSコンフィギュレーション

図7‒13 の注 :(1) Cyclone V デバイスに許容される入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスお

よび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラではVCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。



External Host(MAX II Device, MAX V Device, orMicroprocessor

CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device

Memory

ADDR

GND

10 kΩ

DCLK

nCEO N.C.

MSEL[4..0]

VCCPGM(1)

(3)

(2)

DATA0

10 kΩ

VCCPGM(1)



Cyclone V デバイスを設定するには、図 7–14 に示すとおりダウンロード・ケーブルに


図7‒14. アルテラのダウンロード・ケーブルを使用したシングル・デバイス PS コンフィギュレーション

図7‒14 の注 :(1) プルアップ抵抗は、UUSB-Blaster、ByteBlaster II、EthernetBlaster、または EthernetBlaster II ケーブルと同じ電源電圧 (VCCIO)) に接続

してください。

(2) DATA0および DCLKのプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの場合に限り必要です。これにより、DATA0および DCLKがコンフィギュレーション後にフローティング状態のままにならないようにしています。例えば、MAX II デバイス、MAX V デバイス、またはマイクロプロセッサも使用する場合、DATA0および DCLKのプルアップ抵抗は不要です。

(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS に使用される場合は nCE に接続され、それ以外の場合は接続されません。このようにしないと、このピンは接続しません。


Download Cable 10-Pin Male Header

(PS Mode)

VCCPGM (1)

FPGA Device

DCLK

nCONFIG

CONF_DONE

ShieldGND

10 kΩ (2)

nSTATUS

DATA0 Pin 1

nCE

GND

GNDVIO (3)

nCEO N.C.

MSEL[4..0]

VCCIO (1)

(4)


10 kΩ (2) 10 kΩ


10 kΩ 10 kΩ



PS マルチ・デバイス・コンフィギュレーションチェインで接続されている複数の Cyclone V デバイスをコンフィギュレーションする

ことができます。

ピン接続およびガイドラインこのコンフィギュレーションのセットアップのための以下のピン接続およびガイド


■ チェイン内のすべてのデバイスの以下のピンを接続してください。

■ nCONFIG

■ nSTATUS

■ DCLK

■ DATA0

■ CONF_DONE

CONF_DONE および nSTATUS ピンは一緒に連結されているため、すべてのデバイ

スは同時に初期化され、ユーザー・モードに入ります。いずれかのデバイスがエ

ラーを検出した場合、チェイン全体のコンフィギュレーションを停止して全ての

デバイスをリコンフィギュレーションする必要があります。例えば、最初のデバ

イスが nSTATUSでエラーを示すと、nSTATUS ピンを Low にプルダウンして

チェインをリセットします。

■ 同じコンフィギュレーション・データを使用してチェイン内のデバイスをコン

フィギュレーションする場合、デバイスの集積度とパッケージは同じでなければ

なりません。




イン内で複数の Cyclone V デバイスを設定するには、外部ホストにデバイスを接続し

てください。




ます。

図7‒15. 　両方のデバイスがコンフィギュレーション・データの異なるセットを受信する場合の複数デバイスの PSコンフィギュレーション

図7‒15 の注 :(1) Cyclone V デバイスに許容される入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスおよび外部ホスト上の I/O の

VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは VCCPGM ですべてのコンフィギュレーション・システムI/O を電源投入することを推奨しています。




CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device 1

Memory

ADDR

GND

10 kΩ 10 kΩ

DCLK

nCEO

MSEL[4..0]

VCCPGM (1)

(3)

CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device 2

DCLK

nCEO N.C.

MSEL[4..0] (3)

(2)

DATA0VCCPGM (1)



１つのコンフィギュレーション・データを使用した複数のデバイスのコンフィギュレーション図 7–16 に示すように、1 つのコンフィギュレーション・データを使用してチェイン

内の複数の Cyclone V デバイスを設定するには、外部ホストにデバイスを接続してく

ださい。

チェイン内でのデバイスの nCE ピンは GND に接続されているため、これらのデバイ

スのコンフィギュレーションを同時に開始および終了することができます。

図7‒16. 両方のデバイスがコンフィギュレーションデータの同じセットを受信する場合の複数デバイスの PSコンフィギュレーション

図7‒16 の注 :(1) Cyclone V デバイスに許容される入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスおよび外部ホスト上の I/O の

VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは VCCPGM ですべてのコンフィギュレーション・システムI/O を電源投入することを推奨しています。

(2) nCEOピンは、未接続のままにするか、またはユーザー I/O ピンとして使用できます。.(3) MSELピンの設について詳しくは、 7–2 ページの表 7–1 を参照してください。


FPGA Device 1

Memory

ADDR

GND

CONF_DONEnSTATUSnCE

DATA0nCONFIGDCLK

nCEO

MSEL[4..0]

VCCPGM (1)

(3)

FPGA Device 2

nCEON.C.

MSEL[4..0] (3)

(2)N.C.(2)

DATA0

10 kΩ10 kΩ

VCCPGM (1)

GND

CONF_DONEnSTATUSnCE

DATA0nCONFIGDCLK



PC ホストおよびダウンロード・ケーブルの使用図 7–17 で示されるように、複数の Cyclone V デバイスを設定するには、ダウンロー

ド・ケーブルにデバイスを接続してください。




ます。

図7‒17. アルテラのダウンロード・ケーブルを使用した複数デバイスの PSコンフィギュレーション

図7‒17 の注 :(1) プルアップ抵抗は、USB-Blaster、ByteBlaster II、EthernetBlaster、または EthernetBlaster II ケーブルと同じ電源電圧 (VCCIO) に接続し

てください。

(2) DATA0および DCLKのプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの場合に限り必要です。これにより、DATA0および DCLK がコンフィギュレーション後にフローティング状態のままにならないようにしています。例えば、コンフィギュレーション・デバイスも使用する場合、DATA0および DCLKのプルアップ抵抗は不要です。

(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS に使用される場合は nCE に接続され、それ以外の場合は接続されません。


FPGA Device 1

FPGA Device 2

nCE

nCONFIG

CONF_DONE

DCLK

nCE

nCONFIG

CONF_DONE

DCLK

nCEO

GND

(PS Mode)

VCCPGM (1)

nSTATUS

nSTATUS

DATA0

DATA0

GND10 kΩ

10 kΩ (2)

Pin 1


nCEO N.C.

GNDVIO (3)

MSEL[4..0]

MSEL[4..0]

(4)

(4)

VCCPGM (1)

VCCPGM (1)VCCPGM (1)

VCCPGM (1)

VCCPGM (1)

10 kΩ

10 kΩ10 kΩ (2)


7–30第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードJTAG コンフィギュレーション

JTAG コンフィギュレーションCyclone V デバイスでは、JTAG 命令は、他のコンフィギュレーション手法よりも優先

されます。

QuartusII ソフトウェアは、QuartusII ソフトウェア・プログラマでダウンロード・

ケーブルによる JTAG コンフィギュレーションに使用可能な SRAM Object File (.sof) を生成します。また、他のサード・パーティのプログラマ・ツールで .rbf または JAM Standard Test and Programming Language (STAPL) Format File (.jam) や JAM Byte Code File (.jbc) 付きの JRunner ソフトウェアを使用することができます。

JTAG コンフィギュレーション・ピンおよび JTAG セキュア・モードについて詳しく

は、7–6 ページの「デバイス・コンフィギュレーション・ピン」および 7–44 ページ

の「JTAG セキュリティ保護モード」を参照してください。

f アルテラの最新のダウンロード・ケーブルの使用方法については、以下の使用を参

照してください。

■ AN 425: Using Command-Line Jam STAPL Solution for Device Programming

■ JTAG Boundary-Scan Testing in Cyclone V Devices chapter

■ JTAG Boundary-Scan Testing in Cyclone V Devices chapter

■ Programming Support for Jam STAPL Language page

■ USB-Blaster Download Cable User Guide

■ ByteBlaster II Download Cable User Guide

■ EthernetBlaster Communications Cable User Guide

■ EthernetBlaster II Communications Cable User Guide

JTAGシングル・デバイス・コンフィギュレーションJTAG チェイン内の 1 つのデバイスをコンフィギュレーションするために、プログラ

ミング・ソフトウェアは他のすべてのデバイスをバイパス・モードにします。バイパ

ス・モードのデバイスは、デバイスは 1 個のレジスタを通して、TDI ピンからのプロ

グラミング・データを TDOピンに渡します。コンフィギュレーション・データは、

TDOピンの 1 クロック・サイクルの後で提供されています。

Quartus II ソフトウェアは、JTAG ポートを介してコンフィギュレーションの完了を確

認するには、CONF_DONEピンを使用することができます。

■ CONF_DONE ピンが Low の場合、コンフィギュレーションが失敗したことを示し

ます。

■ CONF_DONEピンが Highの場合、コンフィギュレーションが成功したことを示しま

す。

コンフィギュレーション・ビット・ストリームが JTAG TDI ポートを介してシリアル

に送信された後、TCK ポートに追加の 1,222 サイクルがクロックされ、デバイスの初

期化が実行されます。




www.altera.com/literature/hb/cyclone-v/cv_52009.pdf

http://www.altera.com/support/devices/tools/jam/vendor-support/tls-jam-support.html

http://www.altera.com/literature/ug/ug_usb_blstr.pdf

http://www.altera.com/literature/ug/ug_bbii.pdf

http://www.altera.com/literature/ug/ug_ebcc.pdf

http://www.altera.com/literature/ug/ethernetblasterII.pdf


ダウンロード・ケーブルを使用して CycloneV デバイスを設定するには、図 7–18 に示

すように、デバイスを接続してください。

図7‒18. ダウンロード・ケーブルを使用したシングル・デバイスの JTAG コンフィギュレーション

図7‒18 の注 :(1) プルアップ抵抗を VCCPD 電源に接続します。

(2) JTAG コンフィギュレーションのみを使用する場合は、nCONFIGを VCCPGM に、MSEL[4..0] を GND に接続してください。DCLKを High または Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。他のコンフィギュレーション手法と JTAG を使用する場合は、選択したコンフィギュレーション手法に基づいて MSEL[4..0]、nCONFIG、および DCLK を接続します。


(4) JTAG コンフィギュレーションを成功させるには、nCEを GND に接続するか、Low にドライブしなければなりません。

Download Cable 10-Pin Male Header(JTAG Mode) (Top View)

FPGA Device

DCLK

nCONFIGCONF_DONE

GNDGND

nSTATUSTDI

TMS

TDOTCK

Pin 1

nCE

GND

GND

nCEON.C.

MSEL[4..0](2)(2)(2)

(3)

(3)

VCCPGM VCCPGM

10 kΩ 10 kΩ

VCCPD (1)

VCCPD (1)

VCCPD (1)

1 kΩ



マイクロプロセッサを使用して Cyclone V デバイスを設定するには、図 7–19 に示す

ようにデバイスを接続してください。ソフトウェアドライバとして JRunner は使用す

ることができます。

f JRunner ソフトウェア・ドライバについて詳しくは、AN 414: The JRunner Software Driver: An Embedded Solution for PLD JTAG Configuration を参照してください。

図7‒19. マイクロプロセッサを使用したシングル・デバイスの JTAG コンフィギュレーション

図7‒19 の注 :(1) チェイン内のすべての Cyclone V デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。 VCCPGM は、デバイス

の I/O の VIH 仕様に適合するよう十分に高くなければなりません。


(3) nCEを GND に接続するか、または Low にドライブします。

(4) JTAG ピンをドライブするために、マイクロプロセッサは VCCPD のように同じ I/O 規格を使用しなければなりません。

Microprocessor

CONF_DONEnSTATUS

nCE

nCONFIG

FPGA Device

Memory

ADDR

GND

DCLKTDI (4)TCK (4)TMS (4)

nCEO N.C.MSEL[4..0] (2)

(2)(2)

DATA

TDO (4)

10 kΩ10 kΩ






JTAGマルチ・デバイス・コンフィギュレーション1 つの JTAG チェイン内の複数デバイスを同時にコンフィギュレーションすることが

可能です。

このコンフィギュレーションのセットアップのための以下のピン接続およびガイド


■ 各デバイスは独立してユーザー・モードに入ることを可能にするように

CONF_DONE ピンおよび nSTATUSピンを分離します。

■ JTAG デバイス・チェインでは、1 つの JTAG 互換ヘッダが複数のデバイスに接続さ

れます。TAG チェイン内のデバイス数は、ダウンロード・ケーブルのドライブ能

力によってのみ制限されます。

■ JTAG チェインに 4 つ以上のデバイスが接続されている場合、TCK、TDI、および

TMS ピンをオンボード・バッファでバッファすることを推奨しています。また、

チェインへの JTAG サポートと他のアルテラ・デバイスを接続することができま

す。

■ JTAG チェイン・デバイスのプログラミングは、システムに複数のデバイスが含ま

れている場合や JTAG boundary?scan testing (BST) 回路を使用してシステムをテスト

する場合に理想的です。

図 7–20 にマルチ・デバイス JTAG コンフィギュレーションを示します。

f ほかのコンフィギュレーション手法を使用した JTAG コンフィギュレーションについ

て桑宿は、AN 656: Combining Multiple Configuration Schemes を参照してください。

図7‒20. ダウンロード・ケーブルを使用した複数のデバイスの JTAG コンフィギュレーション

図7‒20 の注 :(1) プルアップ抵抗を VCCPD 電源に接続します。



(4) JTAG コンフィギュレーションを成功させるには、nCEを GND に接続するか、Low にドライブしなければなりません。

TMS TCK

Download Cable 10-Pin Male Header

(JTAG Mode)

TDITDO

VCCPD (1)

VCCPD (1)

VCCPD (1)

Pin 1

nSTATUSnCONFIG

MSEL[4..0]nCE (4)

VCCPGM VCCPGM VCCPGM VCCPGM VCCPGM VCCPGM

CONF_DONE(2)(2)(2)

VIO

FPGA Device FPGA Device FPGA Device

1 kΩ

10 kΩ 10 kΩ 10 kΩ 10 kΩ 10 kΩ 10 kΩ

DCLK

(3)

(3)

TMS TCK

TDITDO

nSTATUSnCONFIG

MSEL[4..0]nCE (4)

CONF_DONE(2)(2)(2)

DCLK

TMS TCK

TDITDO

nSTATUSnCONFIG

MSEL[4..0]nCE (4)

CONF_DONE(2)(2)(2)

DCLK




CONFIG_IO JTAG 命令CONFIG_IO命令を使用すると、デバイスのコンフィギュレーションの前または最中

に JTAG ポートを使用して I/O バッファを設定することができます。この命令を発行

すると、コンフィギュレーションを割り込んで、すべての JTAG 命令を発行すること

ができます。それ以外の場合、BYPASS、IDCODE、および SAMPLE JTAG 命令を発行

することができます。

コンフィギュレーションを中断して、ボード・レベルのテストを実行するために、

CONFIG_IO JTAG 命令を使用することができます。ボード・レベルのテストが完了し

たら、デバイスをリコンフィギュレーションする必要があります。デバイスをリコ

ンフィギュレーションするのに次のメソッドを使用してください。

■ JTAG インタフェース —PULSE_NCONFIG JTAG 命令を発行する。

■ FPP、PS、または AS コンフィギュレーション手法 —nCONFIG ピンを Low にパルスす

る。



コンフィギュレーション・データ圧縮デバイスは、圧縮されたコンフィギュレーション・ビットストリームを受信して、

コンフィギュレーション時にリアルタイムでデータを復元することができます。暫

定データでは、圧縮によってコンフィギュレーション・ビット・ストリームのサイ

ズが使用されたデザインをベースに通常 30 ～ 55% に縮小しています。

復元機能は、JTAG 以外のすべてのコンフィギュレーション手法でサポートされてい

ます。

デザインのコンパイルの前または後に圧縮をイネーブルすることができます。

デザイン・コンパイル前の圧縮をイネーブルするデザイン・コンパイル前の圧縮をイネーブルするには、次の手順を実行してくださ

い。

1. Assignments メニューの Device をクリックします。

2. 使用する Cyclone V デバイスを選択して、 Device and Pin Options をクリックします。

3. Device and Pin Options ウィンドウの Category リストの下の Configuration を選択し

て、Generate compressed bitstreams をオンにします。


7–36第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードコンフィギュレーション・データ圧縮

デザイン・コンパイル後の圧縮をイネーブルするデザイン・コンパイル後の圧縮をイネーブルするには、次の手順を実行してくださ

い。

1. メニューの Convert Programming Files をクリックします。

2. プログラミング・ファイル・タイプの .pof、.sof、.hex、.hexout、.rbf、または .ttfを選択します。POF 出力ファイルの場合、コンフィギュレーション・デバイスを

選択します。

3. Input files to convert リストの SOF Data を選択します。

4. Add File をクリックして、Cyclone V デバイスの .sof を選択します

5. SOF Data 領域に追加したファイル名を選択し、Properties をクリックします。

6. Compression チェック・ボックスをオンにします。

マルチ・デバイス・コンフィギュレーションの圧縮の使用図 7–21 に 2 つの Cyclone V デバイスのチェインを示します。圧縮は、最初のデバイ

スだけにイネーブルされています。。

このセットアップは、AS または PS マルチ・デバイス・コンフィギュレーションで

のみサポートされています。

FPP コンフィギュレーション手法では、DCLK-to-DATA[]比の差があるため、同じマ

ルチ・デバイス・チェイン内の圧縮および非圧縮コンフィギュレーションの組み合

わせは実行できません。

図7‒21. 同じコンフィギュレーション・ファイル内の圧縮および非圧縮コンフィギュレーション・データ

nCE

GND

nCEO

FPGADevice 1

FPGA Device 2

nCE nCEO N.C.

Serial Configuration Data

Compressed UncompressedConfiguration

DataConfiguration

Data

EPCS, EPCQ, orExternal Host

DecompressionController



リモート・システム・アップグレードCyclone V デバイスは専用のリモート・システム・アップグレード回路を備えていま

す。遠隔地からシステムをアップグレードするには、この機能を使用することがで

きます。

図 7–22 に、リモート・システム・アップグレード・ブロックのデータ・パスを示し

ます。

コンフィギュレーション・デバイス内のアプリケーション・コンフィギュレーショ

ン・イメージのリモート・アップグレードを管理するようにシステムをデザインす

ることができます。以下のリストは、リモート・システム・アップグレードのシー

ケンスです。

1. Cyclone V デバイスのロジック（エンベデッド・プロセッサまたはユーザー・ロ

ジック）は、遠隔地からのコンフィギュレーション・イメージを受信します。

TCP/IP は、PCI、ユーザー・データグラム・プロトコル（UDP）、UART、または独

自のインタフェースなどの通信プロトコルを使用して、リモート・ソースにデバ

イスを接続することができます。

2. ロジックは、不揮発性コンフィギュレーション・メモリ内のコンフィギュレー

ションイメージを格納します。

3. ロジックは、新たに受信したコンフィギュレーション・イメージでリコンフィ

ギュレーション・サイクルが開始されます。

4. エラーが発生した場合、回路がエラーを検出し、安全なコンフィギュレーショ

ン・イメージに戻り、デザインにエラー・ステータスを提供します。

コンフィギュレーション・イメージシステム内の各 Cyclone V デバイスは、1 つのファクトリ・イメージを必要とします。

ファクトリ・イメージは次の動作を実行するロジックが含まれているユーザー定義

のコンフィギュレーション・イメージです。

■ ステータスに基づいて、プロセス・エラーは専用のリモート・システム・アップ

グレード回路によって提供されます。

■ リモート・ホストと通信して、新しいアプリケーション・イメージを受信し、

ローカル不揮発性メモリ・デバイスにイメージを保存します。

■ Cyclone V デバイスにロードするアプリケーション・イメージを決定します。

■ ユーザー・ウォッチドッグ・タイマをイネーブルまたはディセーブルし、そのタ

イム・アウト値をロードします。

図7‒22. リモート・システム・アップグレード・ブロック図

DevelopmentLocation Memory

FPGA Configuration

FPGARemote System

Upgrade Circuitry

Data

Data

DataConfiguration

2

3

4

1


7–38第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードリモート・システム・アップグレード

■ リコンフィギュレーション・サイクルを開始するための専用リモート・システ

ム・アップグレード回路に指示します。

また、デバイスごとに 1 つ以上のアプリケーション・イメージを作成することがで

きます。アプリケーション・イメージがターゲット・デバイスに実装するために選

択した機能が含まれています。

EPCS または EPCQ デバイスの次の場所にある画像を保存してください。

■ ファクトリ・コンフィギュレーション・イメージ —EPCS または EPCQ デバイス上

の PGM[23..0] = 24’h000000　スタート・アドレス。

■ アプリケーション・コンフィギュレーション・イメージ — 任意のセクタの境界で

す。1 セクタ境界に 1 つだけのイメージを保存することを推奨します。

コンフィギュレーション・シーケンス図 7–23 に、リモート・アップデート・モードでのファクトリ・コンフィギュレー

ションとアプリケーション・コンフィギュレーション間の遷移を示します。

コンフィギュレーション・シーケンスのの詳細は、7–41 ページの「リモート・シス

テム・アップグレード・ステート・マシン」を参照してください。

図7‒23. リモート・アップデート・モードのコンフィギュレーション間の遷移

Set Control Register and Reconfigure

Set Control Register and Reconfigure

Reload a Different Application

Application nConfiguration

Application 1 Configuration

Factory Configuration

(page 0)

Configuration Error

Configuration Error

Power Up

ConfigurationError

Reload a Different Application



リモート・システム・アップグレード回路リモート・システム・アップグレード回路は、リモート・システム・アップグレー

ド・レジスタ、ウォッチドッグ・タイマ、およびこれらのコンポーネントを制御す

るステート・マシンを備えています。

図 7–24 には、リモート・システム・アップグレード回路を示します。

f リモート・システム・アップグレード回路のためのタイミング仕様について詳しく

は、Cyclone V Device Datasheet を参照してください。

図7‒24. リモート・システム・アップグレード回路 (1)

図 7‒24 の注 :(1) IRU_DOUT、RU_SHIFTnLD、RU_CAPTnUPDT、RU_CLK、RU_DIN、RU_nCONFIG、および RU_nRSTIMER 信号は、ALTREMOTE_UPDATE メガ

ファンクションによって内部で制御されます。

Logic Array

Shift Register

Status Register (SR)[4..0]

Control Register [37..0]

din

capture

dout Bit [4..0]

Logic Arrayclkout

RU_SHIFTnLD RU_CAPTnUPDT RU_CLK RU_DIN RU_nCONFIG RU_nRSTIMER

UserWatchdog

Timer

RU_DOUT

capture

clkin

update

Logic Array

capture

dinBit [37..0]dout

updateUpdate Register

[37..0]

time-out

Remote System Upgrade

State Machine

Internal Oscillator




リモート・システム・アップグレード回路をイネーブルするリモート・システム・アップグレード機能をイネーブルするには、Quartus II ソフト

ウェアの Device and Pin Options ダイアログ・ボックスの Configuration ページのコン

フィギュレーション手法のリストから Active Serial x1 または Configuration Device を選択して、Configuration モード・リストから Remote を選択します。

この機能をイネーブルすると、Auto-restart configuration after error オプションを自動

的オンにします。

アルテラが提供した ALTREMOTE_UPDATE メガファンクションは、メモリに類似した

リモート・システム・アップグレード回路へのインタフェースを提供し、Cyclone Vデバイス・ロジックでのシフト・レジスタのリード / ライト・プロトコルを処理しま

す。

f ALTREMOTE_UPDATE メガファンクションについて詳しくは、Remote System Upgrade (ALTREMOTE_UPDATE) Megafunction User Guide を参照してください。

リモート・システム・アップグレード・レジスタ表 7–5 に、リモート・システム・アップグレード・レジスタをリストします。

表7‒5. リモート・システム・アップグレード・レジスタ

レジスタ説明

シフト

ロジック・アレイでアクセス可能であり、RU_CLK によってクロックされます。

■ Bits[4..0]— ステータス・レジスタの内容がこれらのビットにシフトされます。

■ Bits[37..0]— アップデートおよびコントロール・レジスの内容は、これらのビットにシフトされます。

コントロール

フィールドの説明については、表 7–6 を参照してください。このレジスタは、10 MHz の内部オシレータによってクロックされます。このレジスタの内容を読み出すために、アプリケーション・コンフィギュレーションのユーザー・ロジックにシフト・レジスタにシフトされます。リコンフィギュレーションがトリガされたときに、このレジスタはアップデート・レジスタの内容で更新されます。

アップデート

フィールドの説明については、表 7–7 を参照してください。このレジスタは、RU_CLK によってクロックされます。ファクトリ・コンフィギュレーションでは、シフト・レジスタにデータをシフトし、アップデートを発行することによって、このレジスタを更新します。リコンフィギュレーションがトリガされると、アップデート・レジスタの内容がコントロール・レジスタに書き込まれます。

ステータス各リコンフィギュレーションの後、リモート・システム・アップグレード回路はこのリコンフィギュレーションをトリガーしたイベントを示すためにレジスタを更新します。このレジスタは、10 MHz の内部オシレータによってクロックされます。


http://www.altera.com/literature/ug/ug_altremote.pdf

http://www.altera.com/literature/ug/ug_altremote.pdf


ー、・

1

バッ

n.

ン

バ

て

ウ

コントロール・レジスタ表 7–6 に、コントロール・レジスタの各フィールドの説明を示します。

ステータス・レジスタ表 7–7 には、ステータス・レジスタ内の各フィールドを説明します。

リモート・システム・アップグレード・ステート・マシン次のようにリモート・システム・アップグレード・ステート・マシンの動作は、次

のとおりです。

表7‒6. コントロール・レジスタ・ビット

ビットビット名リセット値(1) 説明

0 AnF 1’b0

Factory ビットではなく、Application です。デバイスに現在ロドされたコンフィギュレーション・イメージのタイプを示しファクトリ・イメージの場合は 0 であり、アプリケーションイメージの場合は 1 です。このビットが 1 のとき、コントロール・レジスタへのアクセスはリード専用に制限され、ウォッチドッグ・タイマがイネーブルになっています。

ファクトリ・コンフィギュレーション・デザインは、アプリケーション・コンフィギュレーション・イメージを使用してリコンフィギュレーションをトリガーする前にこのビットをに設定する必要があります。

1..24 PGM[0..23] 24’h000000 AS コンフィギュレーションのスタート・アドレス (StAdd[23..0])

25 Wd_en 1’b0ユーザー・ウォッチドッグ・タイマ・イネーブル・ビット。ウォッチドッグ・タイマをイネーブルするには、このビットを 1 に設定します。

26..37 Wd_timer[11..0] 12’b000000000000 ユーザー・ウォッチドッグ・タイムアウト値。

表7‒6の注 :(1) これは、デバイスが POR を終了した後、そしてファクトリ・コンフィギュレーション・イメージにリコンフィギュレーション・

ク時のデフォルト値です。

表7‒7. ステータス・レジスタ・ビット

ビットビット名リセット値(1) 説明

0 CRC 1’b0When set to 1、indicates CRC error during application configuratio

1 に設定すると、アプリケーションのコンフィギュレーショ中に CRC エラーを示します。

1 nSTATUS 1’b0 1 に設定すると、nSTATUS がエラーが発生したため、外部デイスによってアサートされていることを示します。

2 Core_nCONFIG 1’b0 1 に設定すると、リコンフィギュレーションがデバイスのロジック・アレイによってトリガされたことを示します。

3 nCONFIG 1’b0 1 に設定すると、nCONFIG がアサートされていることを示しいます。

4 Wd 1’b0 1 に設定すると、そのユーザー・ウォッチドッグがタイムアトを示します。

表7‒7の注 :(1) デバイスが POR およびパワーアップを終了した後、ステータス・レジスタの内容は 5'b00000 です。



1. パワーアップした後、リモート・システム・アップグレード・レジスタは 0 にリ

セットされ、ファクトリ・コンフィギュレーション・イメージがロードされま

す。

2. ユーザー・ロジックは、AnFビットを 1 に設定し、そしてロードするアプリケー

ション・イメージのスタート・アドレスを設定します。ユーザー・ロジックは、

ウォッチドッグ・タイマの設定を書き込みます。

3. コンフィギュレーション・リセット（RU_nCONFIG）が Low になると、ステート・

マシンはアップデート・レジスタの内容とコントロール・レジスタをアップデー

トして、アプリケーション・コンフィギュレーション・イメージを使用してリコ

ンフィギュレーションを開始します。

4. エラーが発生した場合、ステート・マシンはファクトリ・イメージにフォール

バックします。コントロールおよびアップデート・レジスタが 0 にリセットさ

れ、ステータス・レジスタはエラー情報で更新されます。

5. リコンフィギュレーションが成功した後、システムはアプリケーション・コン

フィギュレーションのままに滞在します。

ユーザー・ウォッチドッグ・タイマユーザー・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィギュ

レーションによってデバイスが停止したままになるのを防止します。このタイマで

は、アプリケーション・コンフィギュレーションが正常にロードされ、システムは

タイマを使用して動作エラーを検出することができます。このタイマは、ファクト

リ・コンフィギュレーションでは自動的にディセーブルされ、アプリケーション・

コンフィギュレーション・イメージにはイネーブルされます。

1 アプリケーション・コンフィギュレーションでこの機能を使用したくない場合、

ファクトリ・コンフィギュレーションのユーザー・モードの動作中にアップデート・

レジスタに 1’b0 に Wd_enビットを設定することによって、この機能をオフにする必

要があります。アプリケーション・コンフィギュレーションではこの機能をディ

セーブルすることはできません。

カウンタは 29 ビット幅で、229 の最大カウント値があります。ユーザー・ウォッチ

ドッグ・タイマ値を指定するときには、唯一の最も重要な 12 ビットを指定します。

タイマ設定の精度は 217 サイクルです。サイクル・タイムは、ユーザー・ウォッチ

ドッグ・タイマの内部オシレータの周波数に基づいています。

f ユーザー・ウォッチドッグの内部オシレータの周波数の動作範囲について詳しくは、 Cyclone V Device Datasheet を参照してください。

アプリケーション・コンフィギュレーションがユーザー・モードに入ると、タイマ

はすぐにカウントを開始します。リモート・システム・アップグレード回路は、タ

イマが満了すると、タイム・アウト信号を生成して、ステータス・レジスタをアッ

プデートして、ファクトリ・コンフィギュレーション・イメージのロードをトリガ

します。時間をリセットするには、RU_nRSTIMERをアサートします。




デザイン・セキュリティCyclone V デザイン・セキュリティでは、以下の機能がサポートされます。

■ 256 キーの業界標準のデザイン・セキュリティ・アルゴリズム (FIPS-197 確定 ) をサ

ポートする拡張の内蔵 AES（Advanced Encryption Standard）復号化ブロック

■ 揮発性および不揮発性のキー・プログラミング・サポート

■ 改ざん保護ビットのセット経由の揮発性および不揮発性のキー用の動作モードの

保護

■ JTAG セキュア・モードでのパワーアップ時の制限されたアクセス可能な JTAG 命令

■ ボード・レベルのテストのサポート

■ 不揮発性のキーのためのイン・ソケット・キー・プログラミングのサポート

■ JTAG コンフィギュレーション方法を除く、すべてのコンフィギュレーション手法

で使用可能

■ 両方のリモート・システム・アップグレードおよび圧縮復元機能のサポート


7–44第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレードデザイン・セキュリティ

Cyclone V のデザイン・セキュリティ機能は、デザインに以下のセキュリティ保護を

提供しています。

■ コピーに対するセキュリティ— セキュリティ・キーは Cyclone V デバイスに安全に

格納され、いかなるインタフェースを介してもこれを読み出すことはできませ

ん。さらに、Cyclone V デバイスではコンフィギュレーション・ファイルのリー

ド・バックはサポートされていないので、デザイン情報を複製することはできま

せん。

■ リバース・エンジニアリングに対するセキュリティ —Cyclone V のコンフィギュ

レーション・ファイル・フォーマットは独自のものであり、ファイルには特定の

復号化を必要とする数百万ビットが収められているので、暗号化されたコンフィ

ギュレーション・ファイルからのリバース・エンジニアリングは非常に困難で長

時間を要します。

■ 改ざんに対するセキュリティ— 改ざん保護ビットがセットされると、Cyclone V は

同じキーで暗号化されたコンフィギュレーション・ファイルしか受け入れませ

ん。また、JTAG インタフェースを介してプログラミングがブロックされていま

す。

デザイン・セキュリティ機能と一緒に圧縮を使用する場合、コンフィギュレーショ

ン・ファイルが最初に圧縮され、次に Quartus II ソフトウェアを使用して暗号化され

ます。コンフィギュレーションの間、Cyclone V デバイスは、最初にコンフィギュ

レーション・ファイルを復号化し、次にそれを復元します。

FPP コンフィギュレーション手法で Cyclone V デバイスとデザイン・セキュリティ機

能を使用する場合、異なる DCLK-to-DATA[] 比が必要です。

JTAGセキュリティ保護モード改ざん保護ビットをイネーブルにする時に、Cyclone V デバイスは、電源投入後 JTAGセキュリティ保護モードになります。このモード時には、多くの JTAG 命令はディ

セーブルになります。 Cyclone V デバイスは、唯一の必須 JTAG 1149.1 命令を行使する

ことができます。これらの JTAG 命令は、SAMPLE/PRELOAD、BYPASS、EXTEST、および

IDCODEと SHIFT_EDERROR_REGなどのオプションの手順です。

USERCODE、HIGHZ、CLAMP、PULSE_NCONFIG、および CONFIG_IOなどの他の JTAG 命令へ

のアクセスをイネーブルにするには、UNLOCK命令を発行して JTAG セキュリティ保護

モードをディセーブルにする必要があります。 JTAG セキュリティ保護モードにデバ

イスを配置するために LOCK命令を発行することができます。ユーザー・モード中に

のみ、LOCKと UNLOCK命令の両方を発行することができます。

f LOCKおよび UNLOCK 命令に関する JTAG バイナリ命令コードについて詳しくは、該当す

るデバイス・ハンドブックの「 JTAG Boundary-Scan Testing in Cyclone V Devices」の章を

参照してください。




セキュリティ・キーのタイプCyclone V デバイスは、揮発性キーと不揮発性キーの 2 種類のセキュリティ・キを提

供します。表 7–8 に、揮発性キーと不揮発性キーの相違点をリストします。.

不揮発および揮発性のキー・プログラミングは、リバース・エンジニアリングおよ

びデザインのコピーから保護します。改ざん保護ビットをセットすると、デザインも

改ざんから保護されます。

JTAG インタフェースを介してキー・プログラミングを実行します。また、nSTATUSピンは、任意のキー・プログラミングを試行する前に High にリリースされているこ

とを確認してください。

1 揮発性キーをクリアするには、KEY_CLR_VREG JTAG 命令を発行します。揮発性キーが

クリアされたかどうかを確認するには、KEY_VERIFY JTAG 命令を発行します。

f 以下のトピックについて詳しくは、以下のドキュメントを参照してください。

■ KEY_CLR_VREG and KEY_VERIFY JTAG 命令について詳しくは、「JTAG Boundary-Scan Testing in Cyclone V Devices」の章を参照してください。

■ 推奨 VCCBAT ピンの接続について詳しくは、「 Cyclone V Device Family Pin Connection Guidelines」の章を参照してください。

■ バッテリの仕様について詳しくは、「 Cyclone V Device Datasheet」の章を参照して

ください。

セキュリティ・モード表 7–9 には、サポートされるセキュリティ・モードをリストします。

表7‒8. セキュリティ・キーのタイプ

キーのタイプキーのプログラマビリティキー・ストレージの電源プログラミング方法

揮発性■ 再プログラム可能

■ 消去可能

外部バッテリの VCCBAT が必要 (1) オンボード

不揮発性ワン・タイム・プログラミング

外部バッテリが不要オンボードおよびイン・ソケット・プログラミング

(2)

表7‒8の注 :(1) VCCBAT は揮発性キー・ストレージの専用電源です。VCCBAT は、オンチップ電源の状態に関係なく、揮発性レジスタに電源を供

給し続けます。

(2) サード・パーティ・ベンダーはイン・ソケット・プログラミングを提供します。

表7‒9. サポートされるセキュリティ・モード ( その１ )

セキュリティ・モード改ざん保護ビット設定

デバイスに暗号化されていないファイルの使用

可能

デバイスに暗号化のファイルの使用可能

セキュリティ・レベル

キーなし — 使用可能使用不可能 —

揮発性キー — 使用可能使用可能確保








揮発性キーおよび不揮発性キーのセキュリティ・モードで暗号化されていないコン

フィギュレーション・ビットストリームの使用は、唯一のボード・レベルのテスト

のためにサポートされています。

1 改ざん保護ビット設定されているセキュリティ・モードを持つ揮発性のキーの場合、

揮発性キーが消去されていると、Cyclone V デバイスは、暗号化されたコンフィギュ

レーション・ファイルを受け入れません。揮発性キーが消去され、キーを更新する

場合は、揮発性キーのセキュリティ・モードを使用する必要があります。

改ざん保護ビットをイネーブルすると、Cyclone V デバイスでのにテストモードを

ディセーブルします。そして、プログラミングもディセーブルします。このプロセ

スは不可逆であり、故障解析を行うことから防止します。

改ざん保護ビットがセットされた揮発性キー

セット使用不可能使用可能セキュリティ保護（改ざん防止）

不揮発性キー — 使用可能使用可能セキュリティ保護

改ざん保護ビットがセットされた不揮発性キー

セット使用不可能使用可能セキュリティ保護（改ざん防止）

表7‒9. サポートされるセキュリティ・モード ( その２ )

セキュリティ・モード改ざん保護ビット設定

デバイスに暗号化されていないファイルの使用

可能

デバイスに暗号化のファイルの使用可能

セキュリティ・レベル



デザイン・セキュリティの実装ステップ図 7–25 には、デザイン・セキュリティの実装のステップを示します。

図7‒25. デザイン・セキュリティの実装ステップ

AES KeyProgramming File

Key Storage

Encrypted Configuration

AES Encryptor

Quartus II software

File

Memory or Configuration

Device

FPGA Device

AES Decryption

Step 3

Step 1

Step 1

Step 2

256-bit User-DefinedKey

Step 4



以下の 3 つのステップに従って、安全なコンフィギュレーションを行うことができ

ます。

1. Quartus II ソフトウェアは、デザイン・セキュリティのキー・プログラミング・

ファイルを生成し、ユーザー定義の 256 ビット・キーを使用してコンフィギュ

レーション・データを暗号化します。

2. 暗号化されたコンフィギュレーション・ファイルを外部メモリ内に格納します。

3. JTAG インタフェースを介しての Cyclone V デバイスに AES キー・プログラミン

グ・ファイルをプログラムします。

4. Cyclone V デバイスをコンフィギュレーションします。システムのパワーアップ時

に、外部メモリ・デバイスから暗号化されたコンフィギュレーション・ファイル

が Cyclone V デバイスに送られます。



改訂履歴表 7–10 に、本資料の改訂履歴を示します。

表7‒10. 改訂履歴

日付バージョン変更内容2012 年 6 月 2.0 本資料を再構築。

2011 年 11 月 1.1 表 7–4 を更新。

2011 年 10 月 1.0 初版。


7–50第 7章 : Cyclone V デバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード改訂履歴


Documents

June 2012 モート・システム・アップグレード CV …7–2第7章:CycloneVデバイスのコンフィギュレーション、デザインのセキュリティ、及びリモート・システム・アップグレード