Kintex-7 FPGA DC AC - ザイリンクス - All … FPGA データシート: DC 特性および AC スイッチ特性 DS182 (v2.17) 2019 年 5 月 15 日 japan.xilinx.com Production

© Copyright 2011-2019 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属します。

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

DS182 (v2.17) 2019 年 5 月 15 日 japan.xilinx.comProduction 製品仕様 1

概要

Kintex®-7 FPGA には、 -3、 -2、 -1、 -1L、 -2L のスピードグレードがあり、-3 スピードグレードのパフォーマンスがも高くなっています。 -2L デバイスはより低い大スタティック消費電力でスクリーニング評価され、ダイナミック消費電力が低い場合は -2デバイスよりも低いコア電圧で動作できます。 -2L インダストリアル (I) 温度仕様デバイスは 0.95V の VCCINT でのみ動作します。 -2L 拡張 (E) 温度仕様デバイスは 0.9V または 1.0V のVCCINT で動作できます。 1.0V の VCCINT で動作する -2LE デバイスと 0.95V の VCCINT で動作する -2LI デバイスのスピード仕様は、特記のない限り -2 スピードグレードと同じです。 0.9V のVCCINT で動作する場合の -2LE デバイスは、スピード仕様、スタティック消費電力、およびダイナミック消費電力が低減します。 -1L 防衛 (M) 温度仕様デバイスのスピード仕様は、 -1 防衛温度仕様デバイスと同じで、大スタティック消費電力がより低くなります。

Kintex-7 FPGA の DC 特性および AC 特性は、コマーシャル、拡張、インダストリアル、エクスパンド (-1Q)、高信頼性 (-1M) グレードの温度範囲に対して指定されていますが、特記のない限り、同一スピードグレードのパラメーターの値は、動作温度範囲を除いてコマーシャルとインダストリアルで同じです。つまり、 -1 ス

ピードグレードのタイミング特性は、防衛温度仕様デバイスとコマーシャル温度仕様デバイスで同じです。ただし、スピードグレードやデバイスによっては、インダストリアルデバイスで入手できない場合があります。たとえば、 -1M は防衛グレードのKintex-7Q ファミリでのみ、-1Q は XA Kintex-7 FPGA でのみ入手可能です。

電源電圧およびジャンクション温度の仕様はすべて、ワーストケースの値です。ここに記載されたパラメーターは、頻繁に使用されるデザインや一般的なアプリケーションに共通のものです。

使用可能なデバイスとパッケージの組み合わせは、次のデータシートに記載されています。

• 『7 シリーズ FPGA 概要』 (DS180: 英語版、日本語版)

• 『防衛グレード 7 シリーズ FPGA 概要』 (DS185: 英語版、日本語版)

• 『XA Kintex-7 FPGA データシート : 概要』 (DS175)

この Kintex-7 FPGA データシートを含む、7 series FPGA に関するすべての資料は、ザイリンクスのウェブサイト(japan.xilinx.com/documentation) から入手できます。

DC 特性

Kintex-7 FPGA データシート :DC 特性および AC スイッチ特性

DS182 (v2.17) 2019 年 5 月 15 日 Production 製品仕様

表 1 : 絶対最大定格(1)

シンボル説明最小最大単位

FPGA ロジック

VCCINT 内部電源電圧 -0.5 1.1 V

VCCAUX 補助電源電圧 -0.5 2.0 V

VCCBRAM ブロック RAM メモリの電源電圧 -0.5 1.1 V

VCCOHR I/O バンクの出力ドライバー電源電圧 -0.5 3.6 V

HP I/O バンクの出力ドライバー電源電圧 -0.5 2.0 V

VCCAUX_IO 補助電源電圧 -0.5 2.06 V

VREF 入力基準電圧 -0.5 2.0 V

VIN(2)(3)(4)

HR I/O バンクの I/O 入力電圧 -0.40 VCCO + 0.55 V

HP I/O バンクの I/O 入力電圧 -0.55 VCCO + 0.55 V

VREF、および TMDS_33(5) を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のとき)

-0.40 2.625 V

VCCBATT キーメモリ用のバックアップバッテリ電源電圧 -0.5 2.0 V

GTX トランシーバー

VMGTAVCC GTX トランスミッターおよびレシーバー回路のアナログ電源電圧 -0.5 1.1 V

VMGTAVTT GTX トランスミッターおよびレシーバー終端回路のアナログ電源電圧 -0.5 1.32 V

http://japan.xilinx.com

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds180_7Series_Overview.pdf https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds180_7Series_Overview.pdf

https://japan.xilinx.com/support/documentation/data_sheets/j_ds185-7SeriesQ-Overview.pdf

https://japan.xilinx.com/support/documentation/data_sheets/ds175-xa-7k160t-overview.pdf

https://japan.xilinx.com/documentation

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Data_Sheets&docId=DS182&Title=Kintex-7%20FPGA%20%26%2312487%3B%26%2312540%3B%26%2312479%3B%26%2312471%3B%26%2312540%3B%26%2312488%3B%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=2.17&docPage=1

Kintex-7 FPGA データシート : DC 特性および AC スイッチ特性


VMGTVCCAUX GTX トランシーバーの補助アナログクワッド PLL (QPLL) 電源電圧 -0.5 1.935 V

VMGTREFCLK GTX トランシーバーの基準クロックの絶対入力電圧 -0.5 1.32 V

VMGTAVTTRCAL GTX トランシーバーカラムの抵抗キャリブレーション回路のアナログ電源電圧 -0.5 1.32 V

VIN レシーバー (RXP/RXN) およびトランスミッター (TXP/TXN) の絶対入力電圧 -0.5 1.26 V

IDCIN-FLOAT RX 終端 = フローティングのとき、レシーバー入力ピンの DC 入力電流 – 14 mA

IDCIN-MGTAVTT RX 終端 = VMGTAVTT のとき、レシーバー入力ピンの DC 入力電流 – 12 mA

IDCIN-GND RX 終端 = GND のとき、レシーバー入力ピンの DC 入力電流 – 6.5 mA

IDCOUT-FLOAT RX 終端 = フローティングのとき、トランスミッターピンの DC 出力電流 – 14 mA

IDCOUT-MGTAVTT RX 終端 = VMGTAVTT のとき、トランスミッターピンの DC 出力電流 – 12 mA

XADC

VCCADC GNDADC に対する XADC 電源電圧 -0.5 2.0 V

VREFP GNDADC に対する XADC 基準入力 -0.5 2.0 V

温度

TSTG ストレージ温度 (周囲) -65 150 ℃

TSOLPb/Sn コンポーネントの大はんだ付け温度(6) – +220 ℃

Pb フリーコンポーネントの大はんだ付け温度(6) – +260 ℃

Tj 大ジャンクション温度(6) – +125 ℃

注記 :

1. この表の絶対大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は大定格値であり、この条件および

推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対大定格の状態で長時間使用すると、デバ

イスの信頼性が低下する可能性があります。

2. より低い絶対電圧値が常に適用されます。

3. I/O の動作は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) を参照してください。

4. 大定格の制限は DC 信号に適用されます。大のアンダーシュート /オーバーシュート AC 仕様については、表 4 および表 5 を参照してくださ

い。

5. TMDS_33 仕様は、表 10 を参照してください。

6. はんだ付けのガイドラインおよび温度条件は、『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) を参

照してください。

表 2 : 推奨動作条件(1)(2)

シンボル説明最小標準最大単位

FPGA ロジック

VCCINT(3)

-3、 -2、 -2LE (1.0V)、 -1、 -1M、 -1LM、 -1Q デバイス : 内部電源電圧 0.97 1.00 1.03 V

-2LE (0.9V) デバイス: 内部電源電圧 0.87 0.90 0.93 V

-2LI (0.95V) デバイス : 内部電源電圧 0.93 0.95 0.97 V

VCCBRAM(3)

-3、-2、-2LE (1.0V)、-1、-1M、-1LM、-1Q デバイス: ブロック RAM 電源電圧 0.97 1.00 1.03 V

-2LE (0.9V) デバイス: ブロック RAM 電源電圧 0.87 0.90 1.03 V

-2LI (0.95V) デバイス : ブロック RAM 電源電圧 0.93 0.95 0.97 V

VCCAUX 補助電源電圧 1.71 1.80 1.89 V

VCCO(4)(5) HR I/O バンクの電源電圧 1.14 – 3.465 V

HP I/O バンクの電源電圧 1.14 – 1.89 V

VCCAUX_IO(6) 1.8V に設定時の補助電源電圧 1.71 1.80 1.89 V

2.0V に設定時の補助電源電圧 1.94 2.00 2.06 V

表 1 : 絶対最大定格(1) (続き)

シンボル説明最小最大単位

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug475_7Series_Pkg_Pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug475_7Series_Pkg_Pinout.pdf





VIN(7)

I/O 入力電圧 -0.20 – VCCO + 0.2 V

VREF、および TMDS_33(8) を除く差動 I/O 規格の I/O 入力電圧 (VCCO =3.3V のとき)

-0.20 – 2.625 V

IIN(9) クランプダイオードが順方向バイアスであるときの、電源がオンあるいは

オフのバンクにあるピンの大電流

– – 10 mA

VCCBATT(10) バッテリ電圧 1.0 – 1.89 V

GTX トランシーバー

VMGTAVCC(11)

GTX トランシーバー QPLL 周波数範囲が 10.3125GHz の場合のアナログ電源電圧(12)(13) 0.97 1.0 1.08 V

GTX トランシーバー QPLL 周波数範囲が > 10.3125GHz の場合のアナログ電源電圧

1.02 1.05 1.08 V

VMGTAVTT(11) GTX トランスミッターおよびレシーバー終端回路のアナログ電源電圧 1.17 1.2 1.23 V

VMGTVCCAUX(11) トランシーバーの補助アナログクワッド QPLL 電源電圧 1.75 1.80 1.85 V

VMGTAVTTRCAL(11) GTX トランシーバーカラムの抵抗キャリブレーション回路のアナログ電

源電圧1.17 1.2 1.23 V

XADC

VCCADC GNDADC に対する XADC 電源電圧 1.71 1.80 1.89 V

VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

温度

Tj

コマーシャル (C) 温度仕様デバイスのジャンクション温度範囲 0 – 85 ℃

拡張 (E) 温度仕様デバイスのジャンクション温度範囲 0 – 100 ℃

インダストリアル (I) 温度仕様デバイスのジャンクション温度範囲 -40 – 100 ℃

防衛 (M) 温度仕様デバイスのジャンクション温度範囲 -55 – 125 ℃

エクスパンド (Q) 温度仕様デバイスのジャンクション温度範囲 -40 – 125 ℃

注記 :

1. すべての電圧はグランドを基準としています。

2. 電源分配システムのデザインについては、『7 シリーズ FPGA PCB デザインガイド』 (UG483: 英語版、日本語版) を参照してください。

3. VCCINT および VCCBRAM は同じ電源に接続してください。

4. VCCO が 0V まで降下しても、コンフィギュレーションデータは保持されます。

5. 1.2V、 1.35V、 1.5V、 1.8V、 2.5V (HR I/O のみ)、 3.3V (HR I/O のみ) ±5% の VCCO を含みます。

6. 詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) の「VCCAUX_IO」セクションを参照してください。

7. より低い絶対電圧値が常に適用されます。

8. TMDS_33 仕様は、表 10 を参照してください。

9. 各バンクの合計が 200mA を超えないようにしてください。

10. VCCBATT は、ビットストリームの暗号化を使用する場合にのみ必要です。バッテリを使用しない場合、 VCCBATT をグランドまたは VCCAUX に接

続してください。

11. 表の各電圧に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明されているフィルター回路が

必要です。

12. データレートが 10.3125Gb/s の場合、消費電力を抑えるには VMGTAVCC を 1.0V ±3% にする必要があります。

13. 消費電力を抑えるには、 CPLL 周波数範囲全体で VMGTAVCC を 1.0V ±3% にする必要があります。

表 2 : 推奨動作条件(1)(2) (続き)


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug476_7Series_Transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug483_7Series_PCB.pdf




https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug483_7Series_PCB.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug476_7Series_Transceivers.pdf




表 3 : 推奨動作条件下での DC 特性

シンボル説明最小標準(1) 最大単位

VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

0.75 – – V

VDRIデータを保持するための VCCAUX 電圧(この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

1.5 – – V

IREF 各ピンの VREF リーク電流 – – 15 µA

IL 各ピンの入力または出力リーク電流 (サンプルテスト ) – – 15 µA

CIN(2) パッドのダイ入力の容量 – – 8 pF

IRPU

VIN = 0V、 VCCO = 3.3V の場合のパッドプルアップ (選択した場合) 90 – 330 µA





IRPDVIN = 3.3V の場合のパッドプルダウン (選択した場合) 68 – 330 µA

VIN = 1.8V の場合のパッドプルダウン (選択した場合) 45 – 180 µA

ICCADC アナログ電源電流、パワーアップ状態のアナログ回路 – – 25 mA

IBATT(3) バッテリ電源の電流 – – 150 nA

RIN_TERM(4)

VCCO/2 (UNTUNED_SPLIT_40) に対するプログラム可能な入力終端のテブナン等価抵抗

28 40 55


35 50 65


44 60 83

n 温度ダイオードの理想係数 – 1.010 – –

r 温度ダイオードの直列抵抗 – 2 –

注記 :

1. 標準値は、標準電圧および 25℃ の条件で指定されています。

2. ここで示した計測結果はパッドのダイ容量であり、パッケージは含まれません。

3. 大値は、 25℃ のワーストケースで指定されています。

4. VCCO/2 レベルへの終端抵抗です。

表 4 : HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -55°C ～ 125℃ の UI (%) AC 電圧アンダーシュート -55°C ～ 125℃ の UI (%)

VCCO + 0.55 100

-0.40 100

-0.45 61.7

-0.50 25.8

-0.55 11.0

VCCO + 0.60 46.6 -0.60 4.77

VCCO + 0.65 21.2 -0.65 2.10

VCCO + 0.70 9.75 -0.70 0.94

VCCO + 0.75 4.55 -0.75 0.43

VCCO + 0.80 2.15 -0.80 0.20

VCCO + 0.85 1.02 -0.85 0.09

VCCO + 0.90 0.49 -0.90 0.04





VCCO + 0.95 0.24 -0.95 0.02

注記 :


2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

表 5 : HP I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)


VCCO + 0.55 100 -0.55 100

VCCO + 0.60 50.0(3) -0.60 50.0(3)

VCCO + 0.65 50.0(3) -0.65 50.0(3)

VCCO + 0.70 47.0 -0.70 50.0(3)

VCCO + 0.75 21.2 -0.75 50.0(3)

VCCO + 0.80 9.71 -0.80 50.0(3)

VCCO + 0.85 4.51 -0.85 28.4

VCCO + 0.90 2.12 -0.90 12.7

VCCO + 0.95 1.01 -0.95 5.79

注記 :


2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

3. 20µs 未満しか続かない UI に対応する値です。

表 6 : 標準静止電流

シンボル説明デバイス

スピードグレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1LM -1M -1Q -2LI -2LE

ICCINTQ VCCINT 静止電流 XC7K70T 241 241 241 N/A N/A N/A N/A 187 mA

XC7K160T 474 474 474 N/A N/A N/A 271 368 mA

XC7K325T 810 810 810 N/A N/A N/A 463 629 mA

XC7K355T 993 993 993 N/A N/A N/A 568 771 mA

XC7K410T 1080 1080 1080 N/A N/A N/A 618 838 mA

XC7K420T 1313 1313 1313 N/A N/A N/A 751 1019 mA

XC7K480T 1313 1313 1313 N/A N/A N/A 751 1019 mA

XA7K160T N/A N/A N/A N/A N/A 474 N/A N/A mA

XQ7K325T N/A 810 810 810 810 N/A 463 629 mA

XQ7K410T N/A 1080 1080 N/A 1080 N/A 618 838 mA

表 4 : HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2) (続き)






ICCOQ VCCO 静止電流 XC7K70T 1 1 1 N/A N/A N/A N/A 1 mA

XC7K160T 1 1 1 N/A N/A N/A 1 1 mA

XC7K325T 1 1 1 N/A N/A N/A 1 1 mA

XC7K355T 1 1 1 N/A N/A N/A 1 1 mA

XC7K410T 1 1 1 N/A N/A N/A 1 1 mA

XC7K420T 1 1 1 N/A N/A N/A 1 1 mA

XC7K480T 1 1 1 N/A N/A N/A 1 1 mA


XQ7K325T N/A 1 1 1 1 N/A 1 1 mA

XQ7K410T N/A 1 1 N/A 1 N/A 1 1 mA

ICCAUXQ VCCAUX 静止電流 XC7K70T 21 21 21 N/A N/A N/A N/A 21 mA

XC7K160T 40 40 40 N/A N/A N/A 36 40 mA

XC7K325T 68 68 68 N/A N/A N/A 61 68 mA

XC7K355T 75 75 75 N/A N/A N/A 67 75 mA

XC7K410T 85 85 85 N/A N/A N/A 76 85 mA

XC7K420T 99 99 99 N/A N/A N/A 89 99 mA

XC7K480T 99 99 99 N/A N/A N/A 89 99 mA


XQ7K325T N/A 68 68 68 68 N/A 68 68 mA

XQ7K410T N/A 85 85 N/A 85 N/A 85 85 mA

ICCAUX_IOQ VCCAUX_IO 静止電流 XC7K70T N/A N/A N/A N/A N/A N/A N/A N/A mA

XC7K160T 2 2 2 N/A N/A N/A 1 2 mA

XC7K325T 2 2 2 N/A N/A N/A 1 2 mA

XC7K355T N/A N/A N/A N/A N/A N/A N/A N/A mA

XC7K410T 2 2 2 N/A N/A N/A 1 2 mA




XQ7K325T N/A 2 2 2 2 N/A 2 2 mA

XQ7K410T N/A 2 2 N/A 2 N/A 2 2 mA

表 6 : 標準静止電流 (続き)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1LM -1M -1Q -2LI -2LE





電源投入/切断シーケンス

電源投入時に流れる電流が小となり、 I/O がトライステートとなるように、電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCAUX_IO、VCCO の順に投入することを推奨しています。電源切断シーケンスについては逆が適用されます。 VCCINT および VCCBRAM の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。 VCCAUX、 VCCAUX_IO、および VCCO の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。

HR I/O バンクおよびコンフィギュレーションバンク 0 で VCCO が 3.3V の場合、次の条件が適用されます。

• VCCO と VCCAUX 間の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルで TVCCO2VCCAUX 時間以上 2.625V を超過しないようにします。

• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てることができます。

電源投入時に流れる GTX トランシーバーの電流が小となるように、電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、またはVMGTAVCC、 VCCINT、 VMGTAVTT の順に投入することを推奨します。 VMGTVCCAUX についてのシーケンス要件はありません。VMGTAVCC および VCCINT は同時に立ち上げることができます。電源切断シーケンスについては、電流が小となるように逆が適用されます。

これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よりも大きくなることがあります。

• VMGTAVCC よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VMGTAVCC > 150mV および VMGTAVCC < 0.7V の場合、VMGTAVCC の立ち上がり中に VMGTAVTT の電流は各トランシーバーで 460mA 増加します。電流が流れる長時間は、 0.3 xTMGTAVCC (GND から VMGTAVCC の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

• VCCINT よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VCCINT > 150mV および VCCINT < 0.7V の場合、 VCCINTの立ち上がり中に VMGTAVTT の電流は各トランシーバーで 50mA 増加します。電流が流れる長時間は、0.3 x TVCCINT (GND から VCCINT の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

記載されている以外に推奨される電源シーケンスはありません。

表 7 に、Kintex-7 デバイスの電源投入とコンフィギュレーションに低限必要な電流値および ICCQ を示します。表 6 および表 7 に示す小電流を満たすと、 5 つの電源すべてがパワーオンリセットしきい値を超えた後に、デバイスに電源が投入されます。 FPGA は、VCCINT が投入されるまでコンフィギュレーションできません。

初期化およびコンフィギュレーション後に、Xilinx Power Estimator (XPE) スプレッドシートツール (japan.xilinx.com/power よりダウンロード可能) を使用してこれらの電源のドレイン電流を見積もってください。

ICCBRAMQ VCCBRAM 静止電流 XC7K70T 6 6 6 N/A N/A N/A N/A 6 mA

XC7K160T 14 14 14 N/A N/A N/A 8 14 mA

XC7K325T 19 19 19 N/A N/A N/A 10 19 mA

XC7K355T 31 31 31 N/A N/A N/A 17 31 mA

XC7K410T 34 34 34 N/A N/A N/A 19 34 mA

XC7K420T 41 41 41 N/A N/A N/A 23 41 mA

XC7K480T 41 41 41 N/A N/A N/A 23 41 mA


XQ7K325T N/A 19 19 19 19 N/A 19 19 mA

XQ7K410T N/A 34 34 N/A 34 N/A 34 34 mA

注記 :

1. 標準値は、シングルエンド SelectIO リソースの標準電圧およびジャンクション温度 85℃ (Tj) で指定されています。

2. これらの値は「ブランク」のコンフィギュレーションファイルを使用したデバイスにおけるもので、出力電流の負荷、アクティブな入力プルアッ

プ抵抗はありません。また、すべての I/O ピンはトライステートおよびフローティング状態です。

3. 記載されていない条件におけるスタティック消費電力を見積もるには、 Xilinx Power Estimator (XPE) スプレッドシートツール

(https://japan.xilinx.com/power よりダウンロード可能) を使用してください。

表 6 : 標準静止電流 (続き)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1LM -1M -1Q -2LI -2LE

japan.xilinx.com/power

japan.xilinx.com/power





DC 入力および出力レベル

VIL および VIH の値は推奨入力電圧値です。 IOL および IOH の値は、VOL および VOH のテストポイントにおける推奨動作条件で保証されています。テストは、すべての規格で仕様が満たされていることが確認できるように一部の規格を選択し、小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。選択された以外の規格に対しては、サンプルテストを実施しています。

表 7 : Kintex-7 デバイスの電源投入時の電流

デバイス ICCINTMIN ICCAUXMIN ICCOMIN ICCAUX_IOMIN ICCBRAMMIN 単位

XC7K70T ICCINTQ+450 ICCAUXQ + 40 各バンクで ICCOQ + 40 mA

各バンクで ICCOAUXIOQ + 40mA

ICCBRAMQ + 40 mA



ICCBRAMQ + 40 mA



ICCBRAMQ + 40 mA



ICCBRAMQ + 81 mA



ICCBRAMQ + 90 mA



ICCBRAMQ + 108 mA



ICCBRAMQ + 108 mA

XA7K160T ICCINTQ+550 ICCAUXQ + 50 各バンクで ICCOQ + 40 mA


ICCBRAMQ + 40 mA

XQ7K325T ICCINTQ+600 ICCAUXQ + 80 各バンクで ICCOQ + 40 mA


ICCBRAMQ + 40 mA

XQ7K410T ICCINTQ+1500 ICCAUXQ + 125 各バンクで ICCOQ + 40 mA


ICCBRAMQ + 90 mA

表 8 : 電源の立ち上がり時間

シンボル説明条件最小最大単位

TVCCINT GND から VCCINT の 90% までの立ち上がり時間 0.2 50 ms

TVCCO GND から VCCO の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX GND から VCCAUX の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX_IO GND から VCCAUX_IO の 90% までの立ち上がり時間 0.2 50 ms

TVCCBRAM GND から VCCBRAM の 90% までの立ち上がり時間 0.2 50 ms

TVCCO2VCCAUXVCCO – VCCAUX 2.625V の場合の各パワーサイクルにおける許容時間

TJ = 125℃(1) – 300

msTJ = 100°C(1) – 500

TJ = 85°C(1) – 800

TMGTAVCC GND から VMGTAVCC の 90% までの立ち上がり時間 0.2 50 ms

TMGTAVTT GND から VMGTAVTT の 90% までの立ち上がり時間 0.2 50 ms

TMGTVCCAUX GND から VMGTVCCAUX の 90% までの立ち上がり時間 0.2 50 ms

注記 :

1. VCCO が標準値の 3.3V で 240,000 パワーサイクル、またはワーストケースの 3.465V で 36,500 パワーサイクルに基づく値です。





表 9 : SelectIO の DC 入力および出力レベル(1)(2)

I/O 規格VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO– 0.400 8 -8

HSTL_I_12 -0.300 VREF – 0.080 VREF + 0.080 VCCO + 0.300 25% VCCO 75% VCCO 6.3 -6.3

HSTL_I_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO– 0.400 8 -8

HSTL_II -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO– 0.400 16 -16

HSTL_II_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO– 0.400 16 -16

HSUL_12 -0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.1 -0.1

LVCMOS12 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO– 0.400 注記 3 注記 3

LVCMOS15、LVDCI_15

-0.300 35% VCCO 65% VCCO VCCO + 0.300 25% VCCO 75% VCCO 注記 4 注記 4

LVCMOS18、LVDCI_18

-0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO– 0.450 注記 5 注記 5

LVCMOS25 -0.300 0.700 1.700 VCCO + 0.300 0.400 VCCO– 0.400 注記 6 注記 6

LVCMOS33 -0.300 0.800 2.000 3.450 0.400 VCCO– 0.400 注記 6 注記 6

LVTTL -0.300 0.800 2.000 3.450 0.400 2.400 注記 7 注記 7

MOBILE_DDR -0.300 20% VCCO 80% VCCO VCCO + 0.300 10% VCCO 90% VCCO 0.1 -0.1

PCI33_3 -0.400 30% VCCO 50% VCCO VCCO + 0.500 10% VCCO 90% VCCO 1.5 -0.5

SSTL12 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 14.25 -14.25


SSTL135_R -0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.9 -8.9


SSTL15_R -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 8.9 -8.9

SSTL18_I -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8 -8

SSTL18_II -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600 13.4 -13.4

注記 :

1. 適切な仕様に基づいてテストを実施しています。

2. 3.3V および 2.5V 規格は HR I/O バンクでのみサポートされています。

3. HP I/O バンクでは 2、 4、 6、または 8mA の駆動電流を、 HR I/O バンクでは 4、 8、または 12mA の駆動電流をサポートしています。

4. HP I/O バンクでは 2、 4、 6、 8、 12、または 16mA の駆動電流を、 HR I/O バンクでは 4、 8、 12、または 16mA の駆動電流をサポートしています。

5. HP I/O バンクでは 2、4、6、8、12、または 16mA の駆動電流を、HR I/O バンクでは 4、8、12、16、または 24mA の駆動電流をサポートしています。

6. 4、 8、 12、または 16mA の駆動電流をサポートしています。

7. 4、 8、 12、 16、または 24mA の駆動電流をサポートしています。

8. 特定のインターフェイスにおける DC 電圧レベルの詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版)を参照してください。







表 10 : 差動 SelectIO の DC 入力および出力レベル

I/O 規格VICM

(1) VID(2) VOCM

(3) VOD(4)

V、最小 V、標準 V、最大 V、最小 V、標準 V、最大 V、最小 V、標準 V、最大 V、最小 V、標準 V、最大

BLVDS_25 0.300 1.200 1.425 0.100 – – – 1.250 – 注記 5

MINI_LVDS_25 0.300 1.200 VCCAUX 0.200 0.400 0.600 1.000 1.200 1.400 0.300 0.450 0.600

PPDS_25 0.200 0.900 VCCAUX 0.100 0.250 0.400 0.500 0.950 1.400 0.100 0.250 0.400

RSDS_25 0.300 0.900 1.500 0.100 0.350 0.600 1.000 1.200 1.400 0.100 0.350 0.600

TMDS_33 2.700 2.965 3.230 0.150 0.675 1.200 VCCO-0.405 VCCO–0.300 VCCO – 0.190 0.400 0.600 0.800

注記 :

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOCM は出力同相電圧です。

4. VOD は出力差動電圧 (Q – Q) です。

5. BLVDS の VOD はトポロジおよび負荷によって大きく異なります。

6. 表 12 に LVDS_25 を示します。

7. 表 13 に LVDS を示します。

表 11 : 相補差動 SelectIO の DC 入力および出力レベル

I/O 規格VICM

(1) VID(2) VOL

(3) VOH(4) IOL IOH

V、最小 V、標準 V、最大 V、最小 V、最大 V、最大 V、最小 mA、最大 mA、最小

DIFF_HSTL_I 0.300 0.750 1.125 0.100 – 0.400 VCCO-0.400 8.00 -8.00

DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 – 0.400 VCCO-0.400 8.00 -8.00

DIFF_HSTL_II 0.300 0.750 1.125 0.100 – 0.400 VCCO-0.400 16.00 -16.00

DIFF_HSTL_II_18 0.300 0.900 1.425 0.100 – 0.400 VCCO-0.400 16.00 -16.00

DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 -0.100

DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100 – 10% VCCO 90% VCCO 0.100 -0.100

DIFF_SSTL12 0.300 0.600 0.850 0.100 – (VCCO/2) –0.150 (VCCO/2) + 0.150 14.25 -14.25


DIFF_SSTL135_R 0.300 0.675 1.000 0.100 – (VCCO/2) –0.150 (VCCO/2) + 0.150 8.9 -8.9


DIFF_SSTL15_R 0.300 0.750 1.125 0.100 – (VCCO/2) –0.175 (VCCO/2) + 0.175 8.9 -8.9

DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO/2) –0.470 (VCCO/2) + 0.470 8.00 -8.00

DIFF_SSTL18_II 0.300 0.900 1.425 0.100 – (VCCO/2) –0.600 (VCCO/2) + 0.600 13.4 -13.4

注記 :

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOL はシングルエンド低出力電圧です。

4. VOH はシングルエンド高出力電圧です。





LVDS DC 仕様 (LVDS_25)LVDS_25 規格は HR I/O バンクでのみ使用可能です。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) を参照してください。

LVDS DC 仕様 (LVDS)LVDS 規格は HP I/O バンクでのみ使用可能です。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) を参照してください。

表 12 : LVDS_25 DC 仕様

シンボル DC パラメーター条件最小標準最大単位

VCCO 電源電圧 2.375 2.500 2.625 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100 – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100 0.700 – – V

VODIFF

差動出力電圧:(Q – Q)、 Q = High (Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100 1.000 1.250 1.425 V

VIDIFF

差動入力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

100 350 600 mV

VICM 入力同相電圧 0.300 1.200 1.500 V

注記 :

1. LVDS_25 の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユー

ザーガイド』 (UG471: 英語版、日本語版) を参照してください。

表 13 : LVDS DC 仕様


VCCO 電源電圧 1.710 1.800 1.890 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100 – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100 0.825 – – V

VODIFF

差動出力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100 1.000 1.250 1.425 V

VIDIFF

差動入力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

同相入力電圧 = 1.25V 100 350 600 mV

VICM 入力同相電圧差動入力電圧 = ±350mV 0.300 1.200 1.425 V

注記 :

1. LVDS の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザー

ガイド』 (UG471: 英語版、日本語版) を参照してください。















AC スイッチ特性

このデータシートに記載のすべての値は、表 14 に記載されている Vivado® Design Suite 2015.4 および ISE® Design Suite 14.7 のスピード仕様に基づいています。

スイッチ特性はスピードグレードごとに指定され、 Advance、 Preliminary、 Production のいずれかに該当します。それぞれの定義を次に示します。

Advance 製品仕様

シミュレーションにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。この特性のスピードグレードは比較的安定しており、余裕を持たせた設定ですが、実際の遅延が大きくなることがあります。

Preliminary Product Specification

ES (エンジニアリングサンプル) シリコン特性評価に基づいています。デバイスおよびスピードグレードは、量産シリコンのパフォーマンスにより近いものとなります。 Advance と比較すると、実際の遅延の方が大きくなる可能性は低くなっています。

Production 製品仕様

特定のデバイスファミリの十分な量産を経た上で特性評価が行われ、リリースされています。スピードファイルには、デバイスの実際の遅延に即した値が記載されています。また、以降の変更はカスタマーに正式に通知されます。通常、遅いスピードグレードから先に Production スピードファイルが提供されます。

AC スイッチ特性のテスト

内部タイミングパラメーターは、内部テストパターンで計測されて求められています。すべての AC スイッチ特性は、ワーストケースの電源電圧およびジャンクション温度条件での値です。

より具体的な条件での正確で確定的なワーストケースデータを得るには、スタティックタイミング解析ツールを使用してシミュレーションネットリストにバックアノテートした値を使用してください。特記のない限り、これらの値はすべての Kintex-7 FPGA に適用されます。


デバイスはそれぞれ生産時期が異なるため、カテゴリの移行は各デバイスの製造プロセスのステータスによって決定されます。表 15に、 Kintex-7 デバイスのステータスをスピードグレードに基づいて示します。

表 14 : Kintex-7 FPGA のデバイス別のスピード仕様

バージョン標準 VCCINTデバイス

ISE 14.7 Vivado 2019.1 (表 2)

1.10 1.12 1.0V XC7K70T(1)、XC7K160T(1)、XC7K325T、XC7K355T、XC7K410T、XC7K420T、XC7K480T

N/A 1.12 0.95V XC7K160T(1)、XC7K325T、XC7K355T、XC7K410T、XC7K420T、XC7K480T

1.09 1.09 0.9V XC7K70T、 XC7K160T、 XC7K325T、 XC7K355T、 XC7K410T、 XC7K420T、XC7K480T

N/A 1.01 1.0V XA7K160T

1.05 1.09 1.0V XQ7K325T、 XQ7K410T

1.05 1.09 0.9V XQ7K325T、 XQ7K410T

注記 :

1. FBG484 パッケージでスピードグレードが -3 または -2 の場合、データレートが 6.6Gb/s を超える GTX には Vivado Design Suite 2017.1 または

それ以降が必要です。

表 15 : Kintex-7 デバイスのスピードグレード

デバイススピードグレード

Advance Preliminary Production

XC7K70T -3、 -2、 -2LE(1.0V)、 -1、 -2LE (0.9V)

XC7K160T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)

XC7K325T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)





Production シリコンおよびソフトウェアのステータス

特定のファミリ (およびスピードグレード ) は、それに正しく対応するスピード仕様 (Advance、 Preliminary、 Production) のリリース前に、Production としてリリースされる場合があります。このような不一致は、その後にリリースされるスピード仕様で修正されます。

表 16 に示されている Kintex-7 デバイス、スピードグレード、ソフトウェアツール、およびスピード仕様は、 Production で小限必要になるリリースで、後続のツールおよびスピード仕様のすべてを使用できます。

Vivado ツールでの適切なスピードグレードおよび電圧の選択

Vivado ツールで、使用するデバイスに適したスピードグレードおよび電圧を選択する必要があります。

Vivado ツールで 1.0V スピード仕様を選択する場合、 Kintex-7、防衛グレード Kintex-7Q、または XA Kintex-7 サブファミリを選んだ後に、デバイス名、パッケージ名、スピードグレードで構成されるパーツ名を選択します。たとえば、 FFG900 パッケージでスピードグレード -3 (1.0V) の XC7K325T デバイスを使用する際は xc7k325tffg900-3 を選択し、FFG900 パッケージでスピードグレード -2LE(1.0V) の XC7K325T デバイスを使用する際は xc7k325tffg900-2L を選択します。

XC7K355T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)

XC7K410T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)

XC7K420T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)

XC7K480T -3、 -2、 -2LE (1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)

XA7K160T -1Q

XQ7K325T -2I、 -2LE(1.0V)、 -1I、 -2LE(0.9V)、 -2LI (0.95V)、 -1LM、-1M

XQ7K410T -2I、 -2LE(1.0V)、 -1I、 -2LE(0.9V)、 -2LI (0.95V)、 -1M

表 16 : Kintex-7 デバイスの Production 仕様のツールおよびスピード仕様のバージョン

デバイス


1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M -1LM -1Q -2LI -2LE

XC7K70T Vivado 2012.4 v1.08 または ISE 14.2 v1.06

N/A N/A N/A N/A Vivado 2012.4 v1.07 または ISE 14.3 v1.06


N/A N/A N/A Vivado 2014.4 v1.12 Vivado 2012.4 v1.07 または ISE 14.3 v1.06











XA7K160T N/A N/A N/A N/A N/A N/A N/A

XQ7K325T N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04

Vivado 2015.4 v1.09

N/A Vivado 2015.4 v1.07 Vivado 2013.1 v1.04 または ISE 14.5 v1.04

XQ7K410T N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04

N/A N/A Vivado 2015.4 v1.07 Vivado 2013.1 v1.04 または ISE 14.5 v1.04

表 15 : Kintex-7 デバイスのスピードグレード (続き)

デバイススピードグレード

Advance Preliminary Production





同様に、 -2LI (0.95V) スピード仕様を選択する場合は、 Kintex-7 サブファミリを選んだ後に、デバイス名、「i」、パッケージ名、スピードグレードで構成されるパーツ名を選択します。つまり、FFG900 パッケージでスピードグレード -2LI (0.95V) の XC7K325T デバイスを使用する際は、 xc7k325tiffg900-2L を選択します。 -2LI (0.95V) スピード仕様は ISE ツールでサポートされていません。

また、 -2LE (0.9V) を選択する場合は、 Kintex-7 Low Voltage または Defense Grade Kintex-7Q Low Voltage サブファミリを選んだ後に、デバイス名、「l」、パッケージ名、スピードグレードで構成されるパーツ名を選択します。たとえば、 FFG900 パッケージでスピードグレード -2LE (0.9V) の XC7K325T デバイスを使用する際は、 xc7k325tlffg900-2L を選択します。

ISE ツールでサポートされているデバイスに対してスピードグレードを選択する場合も、パーツ名の構成は同様です。 ISE ツールでサポートされている 7 シリーズ FPGA のサブセットは、表 16 に記載されています。

パフォーマンス特性

ここでは、 Kintex-7 デバイスにインプリメントされた一般的なファンクションおよびデザインのパフォーマンス特性を示します。ここに記載する値はワーストケース値であり、完全に特性評価が行われています。また、 12 ページの「AC スイッチ特性」に記載されているガイドラインにも従っています。各表の I/O バンクタイプは High Performance (HP) または High Range (HR) のいずれかです。

表 18 および表 19 に、Kintex-7 FPGA のメモリ PHY を使用する場合に適用可能なメモリ規格とその大データレートを示します。メモリインターフェイスの終的な性能は、Vivado または ISE Design Suite でインプリメントされた完全なデザイン、『Zynq-7000 SoCおよび 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイド』 (UG586: 英語版、日本語版) に記載されているガイドライン、電気的解析、およびシステムの特性評価によって判断されます。

表 17 : ネットワークアプリケーションインターフェイスのパフォーマンス

説明I/O バンクのタイプ


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE

SDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 8)

HR 710 710 625 710 625 Mb/s

HP 710 710 625 710 625 Mb/s

DDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 14)

HR 1250 1250 950 1250 950 Mb/s

HP 1600 1400 1250 1400 1250 Mb/s

SDR LVDS レシーバー (SFI-4.1)(1) HR 710 710 625 710 625 Mb/s

HP 710 710 625 710 625 Mb/s

DDR LVDS レシーバー (SPI-4.2)(1) HR 1250 1250 950 1250 950 Mb/s

HP 1600 1400 1250 1400 1250 Mb/s

注記 :

1. LVDS レシーバーの性能は通常、ダイナミック位相アライメント (DPA) アルゴリズムを使用しているかどうかに依存します。

表 18 : メモリインターフェイスジェネレーターで利用可能なメモリインターフェイス IP の最大物理インターフェイス (PHY) レー

ト (FF および RF パッケージ)(1)(2)

メモリ規格I/O バンクのタイプ

VCCAUX_IO


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

4:1 メモリコントローラー

DDR3

HP 2.0V 1866(3) 1866(3) 1600 1066 1600 1333 Mb/s

HP 1.8V 1600 1333 1066 800 1333 1066 Mb/s

HR N/A 1066 1066 800 800 1066 800 Mb/s

DDR3L

HP 2.0V 1600 1600 1333 1066 1600 1066 Mb/s

HP 1.8V 1333 1066 800 800 1066 800 Mb/s

HR N/A 800 800 667 N/A 800 667 Mb/s

DDR2

HP 2.0V 800 800 800 667 800 800 Mb/s

HP 1.8V 800 800 800 667 800 800 Mb/s

HR N/A 800 800 800 533 800 800 Mb/s

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=v2_3;d=j_ug586_7Series_MIS.pdf




RLDRAM III

HP 2.0V 800 667 667 550 667 533 MHz

HP 1.8V 550 500 450 400 500 450 MHz

HR N/A N/A


DDR3

HP 2.0V 1066 1066 800 667 1066 800 Mb/s

HP 1.8V 1066 1066 800 667 1066 800 Mb/s

HR N/A 1066 1066 800 667 1066 800 Mb/s

DDR3L

HP 2.0V 1066 1066 800 667 1066 800 Mb/s

HP 1.8V 1066 1066 800 667 1066 800 Mb/s

HR N/A 800 800 667 N/A 800 667 Mb/s

DDR2

HP 2.0V

800 800 800

667

800 800 Mb/sHP 1.8V 667

HR N/A 533

QDR II+(4)

HP 2.0V550 500 450 300 500 450 MHz

HP 1.8V

HR N/A 500 450 400 300 450 400 MHz

RLDRAM II

HP 2.0V

533 500 450 400 500 450 MHzHP 1.8V

HR N/A

LPDDR2

HP 2.0V 667 667 667 533 667 667 Mb/s

HP 1.8V 667 667 667 533 667 667 Mb/s

HR N/A 667 667 667 533 667 667 Mb/s

注記 :

1. VREF のトラッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイ

ド』 (UG586: 英語版、日本語版) を参照してください。

2. 内部 VREF を使用する場合、大データレートは 800Mb/s (400MHz) です。

3. デザインで 1866Mb/s のコンポーネントを使用している場合は、ザイリンクステクニカルサポートまでお問い合わせください。

4. QDRII+ の大パフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。バースト長 2 (BL = 2) のインプ

リメンテーションの場合、すべてのスピードグレードおよび I/O バンクタイプで 333MHz に制限されます。


ト (FB パッケージ)(1)(2)


VCCAUX_IO(3)


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE


DDR3HP N/A 1333 1066 800 800 1066 800 Mb/s

HR N/A 1066 800 800 800 800 800 Mb/s


ト (FF および RF パッケージ)(1)(2) (続き)


VCCAUX_IO


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

https://japan.xilinx.com/support/service-portal/contact-support.html







IOB パッド入力/出力/トライステート

表 20 (High Range (HR) IOB) および表 21 (High Performance (HP) IOB) に、各 I/O 規格のパッドからのデータ入力遅延調整、パッドまでのデータ出力遅延、およびトライステート遅延の値を示します。

• TIOPI は、 IOB パッドから入力バッファーを通って IOB パッドの I ピンに達するまでの遅延です。遅延値は、 SelectIO 入力バッファーの機能に依存します。

• TIOOP は、 O ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、 SelectIO 出力バッファーの機能に依存します。

• TIOTP は、トライステートが無効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、出力バッファーの SelectIO の機能に依存します。HP I/O バンクでは、DCITERMDISABLE ピン使用時の内部 DCI終端がオンになるまでの時間は常に TIOTP よりも高速です。 HR I/O バンクでは、 INTERMDISABLE ピン使用時の IN_TERM 終端がオンになるまでの時間は常に TIOTP よりも高速です。

DDR3LHP N/A 1066 800 667 667 800 667 Mb/s

HR N/A 800 800 667 N/A 800 667 Mb/s

DDR2HP N/A 800 800 800 667 800 800 Mb/s

HR N/A 800 667 667 533 667 667 Mb/s

RLDRAM IIIHP N/A 550 500 450 350 500 450 MHz

HR N/A N/A


DDR3HP N/A 1066 1066 800 667 1066 800 Mb/s

HR N/A 1066 800 800 667 800 800 Mb/s

DDR3LHP N/A 1066 800 667 667 800 667 Mb/s

HR N/A 800 800 667 N/A 800 667 Mb/s

DDR2HP N/A 800 800 800 667 800 800 Mb/s

HR N/A 800 667 667 533 667 667 Mb/s

QDR II+(4)HP N/A 550 500 450 300 500 450 MHz

HR N/A 450 400 350 300 400 350 MHz

RLDRAM IIHP N/A

533 500 450 400 500 450 MHzHR N/A

LPDDR2HP N/A 667 667 667 400 667 667 Mb/s

HR N/A 667 667 533 400 667 533 Mb/s

注記 :

1. VREF のトラッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイ

ド』 (UG586: 英語版、日本語版) を参照してください。

2. 内部 VREF を使用する場合、大データレートは 800Mb/s (400MHz) です。

3. FB パッケージの場合、 HP I/O バンクのプリドライバー電圧を調整する、個別の VCCAUX_IO 電源ピンはありません。

4. QDRII+ の大パフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。バースト長 2 (BL = 2) のインプ

リメンテーションの場合、すべてのスピードグレードおよび I/O バンクタイプで 333MHz に制限されます。


ト (FB パッケージ)(1)(2) (続き)


VCCAUX_IO(3)


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE







表 20 : IOB High Range (HR) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位

スピードグレードスピードグレードスピードグレード

1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE

LVTTL_S4 1.31 1.42 1.64 1.64 1.42 1.51 3.77 3.90 4.00 4.00 3.90 4.13 3.52 3.67 3.86 3.86 3.67 3.85 ns

LVTTL_S8 1.31 1.42 1.64 1.64 1.42 1.51 3.50 3.64 3.73 3.73 3.64 3.86 3.26 3.40 3.60 3.60 3.40 3.58 ns

LVTTL_S12 1.31 1.42 1.64 1.64 1.42 1.51 3.49 3.62 3.72 3.72 3.62 3.84 3.24 3.39 3.58 3.58 3.39 3.56 ns

LVTTL_S16 1.31 1.42 1.64 1.64 1.42 1.51 3.03 3.17 3.26 3.26 3.17 3.39 2.79 2.93 3.13 3.13 2.93 3.11 ns

LVTTL_S24 1.31 1.42 1.64 1.64 1.42 1.51 3.25 3.39 3.48 3.48 3.39 3.61 3.01 3.15 3.35 3.35 3.15 3.33 ns

LVTTL_F4 1.31 1.42 1.64 1.64 1.42 1.51 3.22 3.36 3.45 3.45 3.36 3.58 2.98 3.12 3.32 3.32 3.12 3.30 ns

LVTTL_F8 1.31 1.42 1.64 1.64 1.42 1.51 2.71 2.84 2.93 2.93 2.84 3.06 2.46 2.61 2.80 2.80 2.61 2.78 ns

LVTTL_F12 1.31 1.42 1.64 1.64 1.42 1.51 2.69 2.82 2.92 2.92 2.82 3.05 2.44 2.59 2.79 2.79 2.59 2.77 ns

LVTTL_F16 1.31 1.42 1.64 1.64 1.42 1.51 2.57 2.85 3.15 3.15 2.85 2.88 2.33 2.61 3.02 3.02 2.61 2.60 ns

LVTTL_F24 1.31 1.42 1.64 1.64 1.42 1.51 2.41 2.64 2.89 3.04 2.64 2.94 2.16 2.41 2.76 2.91 2.41 2.66 ns

LVDS_25 0.64 0.68 0.80 0.87 0.68 0.83 1.36 1.47 1.55 1.55 1.47 1.58 1.11 1.24 1.41 1.41 1.24 1.30 ns

MINI_LVDS_25 0.68 0.70 0.79 0.87 0.70 0.83 1.36 1.47 1.55 1.55 1.47 1.59 1.11 1.24 1.41 1.41 1.24 1.31 ns

BLVDS_25 0.65 0.69 0.80 0.85 0.69 0.83 1.83 2.02 2.20 2.57 2.02 2.16 1.59 1.79 2.07 2.44 1.79 1.88 ns

RSDS_25 (Point to Point) 0.63 0.68 0.79 0.87 0.68 0.83 1.36 1.48 1.55 1.55 1.48 1.59 1.11 1.24 1.41 1.41 1.24 1.31 ns

PPDS_25 0.65 0.69 0.80 0.87 0.69 0.83 1.36 1.49 1.58 1.58 1.49 1.59 1.11 1.25 1.45 1.45 1.25 1.31 ns

TMDS_33 0.72 0.76 0.86 0.90 0.76 0.83 1.43 1.54 1.60 1.60 1.54 1.70 1.18 1.31 1.47 1.47 1.31 1.42 ns

PCI33_3 1.28 1.41 1.65 1.65 1.41 1.50 2.71 3.08 3.52 3.52 3.08 3.42 2.46 2.84 3.39 3.39 2.84 3.14 ns

HSUL_12_S 0.63 0.64 0.71 0.85 0.64 0.79 1.77 1.90 2.00 2.00 1.90 2.13 1.52 1.67 1.86 1.86 1.67 1.85 ns

HSUL_12_F 0.63 0.64 0.71 0.85 0.64 0.79 1.26 1.40 1.50 1.50 1.40 1.61 1.01 1.16 1.37 1.37 1.16 1.33 ns

DIFF_HSUL_12_S 0.58 0.61 0.70 0.84 0.61 0.81 1.55 1.68 1.78 1.78 1.68 1.92 1.30 1.45 1.65 1.65 1.45 1.64 ns

DIFF_HSUL_12_F 0.58 0.61 0.70 0.84 0.61 0.81 1.16 1.28 1.35 1.35 1.28 1.50 0.92 1.04 1.21 1.21 1.04 1.22 ns

MOBILE_DDR_S 0.64 0.66 0.74 0.74 0.66 0.89 2.58 2.91 3.31 3.31 2.91 1.95 2.33 2.68 3.17 3.17 2.68 1.67 ns

MOBILE_DDR_F 0.64 0.66 0.74 0.74 0.66 0.89 1.91 2.13 2.36 2.36 2.13 1.69 1.66 1.89 2.23 2.23 1.89 1.41 ns

DIFF_MOBILE_DDR_S 0.63 0.66 0.75 0.75 0.66 0.79 2.51 2.84 3.24 3.24 2.84 1.95 2.26 2.61 3.10 3.10 2.61 1.67 ns

DIFF_MOBILE_DDR_F 0.63 0.66 0.75 0.75 0.66 0.79 1.89 2.11 2.34 2.34 2.11 1.72 1.64 1.88 2.21 2.21 1.88 1.44 ns

HSTL_I_S 0.61 0.64 0.73 0.84 0.64 0.79 1.55 1.69 1.80 1.80 1.69 1.91 1.30 1.46 1.67 1.67 1.46 1.63 ns

HSTL_II_S 0.61 0.64 0.73 0.84 0.64 0.78 1.21 1.34 1.43 1.61 1.34 1.70 0.96 1.11 1.30 1.47 1.11 1.42 ns

HSTL_I_18_S 0.64 0.67 0.76 0.85 0.67 0.79 1.28 1.39 1.45 1.45 1.39 1.58 1.04 1.16 1.31 1.32 1.16 1.30 ns

HSTL_II_18_S 0.64 0.67 0.76 0.85 0.67 0.79 1.18 1.31 1.40 1.57 1.31 1.69 0.93 1.08 1.27 1.44 1.08 1.41 ns

DIFF_HSTL_I_S 0.63 0.67 0.77 0.84 0.67 0.78 1.42 1.54 1.61 1.78 1.54 1.84 1.17 1.31 1.48 1.65 1.31 1.56 ns

DIFF_HSTL_II_S 0.63 0.67 0.77 0.84 0.67 0.79 1.15 1.24 1.27 1.61 1.24 1.78 0.91 1.01 1.14 1.47 1.01 1.50 ns

DIFF_HSTL_I_18_S 0.65 0.69 0.78 0.84 0.69 0.79 1.27 1.38 1.43 1.45 1.38 1.67 1.03 1.14 1.30 1.32 1.14 1.39 ns

DIFF_HSTL_II_18_S 0.65 0.69 0.78 0.85 0.69 0.81 1.14 1.23 1.26 1.57 1.23 1.72 0.90 1.00 1.13 1.44 1.00 1.44 ns

HSTL_I_F 0.61 0.64 0.73 0.84 0.64 0.79 1.10 1.19 1.23 1.31 1.19 1.41 0.85 0.96 1.10 1.18 0.96 1.13 ns





HSTL_II_F 0.61 0.64 0.73 0.84 0.64 0.78 1.05 1.18 1.28 1.31 1.18 1.42 0.80 0.95 1.15 1.18 0.95 1.14 ns

HSTL_I_18_F 0.64 0.67 0.76 0.85 0.67 0.79 1.05 1.18 1.28 1.36 1.18 1.44 0.80 0.95 1.15 1.22 0.95 1.16 ns

HSTL_II_18_F 0.64 0.67 0.76 0.85 0.67 0.79 1.03 1.14 1.23 1.32 1.14 1.42 0.78 0.90 1.10 1.19 0.90 1.14 ns

DIFF_HSTL_I_F 0.63 0.67 0.77 0.84 0.67 0.78 1.09 1.18 1.22 1.31 1.18 1.48 0.84 0.95 1.09 1.18 0.95 1.20 ns

DIFF_HSTL_II_F 0.63 0.67 0.77 0.84 0.67 0.79 1.02 1.11 1.14 1.31 1.11 1.48 0.77 0.88 1.01 1.18 0.88 1.20 ns

DIFF_HSTL_I_18_F 0.65 0.69 0.78 0.84 0.69 0.79 1.08 1.17 1.21 1.36 1.17 1.48 0.83 0.94 1.07 1.22 0.94 1.20 ns

DIFF_HSTL_II_18_F 0.65 0.69 0.78 0.85 0.69 0.81 1.01 1.10 1.13 1.32 1.10 1.48 0.76 0.87 1.00 1.19 0.87 1.20 ns

LVCMOS33_S4 1.31 1.40 1.60 1.60 1.40 1.54 3.77 3.90 4.00 4.00 3.90 4.13 3.52 3.67 3.86 3.86 3.67 3.85 ns

LVCMOS33_S8 1.31 1.40 1.60 1.60 1.40 1.54 3.49 3.62 3.72 3.72 3.62 3.84 3.24 3.39 3.58 3.58 3.39 3.56 ns

LVCMOS33_S12 1.31 1.40 1.60 1.60 1.40 1.54 3.05 3.18 3.28 3.28 3.18 3.41 2.80 2.95 3.15 3.15 2.95 3.13 ns

LVCMOS33_S16 1.31 1.40 1.60 1.60 1.40 1.54 3.06 3.43 3.88 3.88 3.43 3.72 2.81 3.20 3.75 3.75 3.20 3.44 ns

LVCMOS33_F4 1.31 1.40 1.60 1.60 1.40 1.54 3.22 3.36 3.45 3.45 3.36 3.58 2.98 3.12 3.32 3.32 3.12 3.30 ns

LVCMOS33_F8 1.31 1.40 1.60 1.60 1.40 1.54 2.71 2.84 2.93 2.93 2.84 3.06 2.46 2.61 2.80 2.80 2.61 2.78 ns

LVCMOS33_F12 1.31 1.40 1.60 1.60 1.40 1.54 2.57 2.85 3.15 3.15 2.85 2.88 2.33 2.61 3.02 3.02 2.61 2.60 ns

LVCMOS33_F16 1.31 1.40 1.60 1.60 1.40 1.54 2.44 2.69 2.96 2.96 2.69 2.88 2.19 2.45 2.82 2.82 2.45 2.60 ns

LVCMOS25_S4 1.08 1.16 1.32 1.35 1.16 1.36 3.08 3.22 3.31 3.31 3.22 3.44 2.84 2.98 3.18 3.18 2.98 3.16 ns

LVCMOS25_S8 1.08 1.16 1.32 1.35 1.16 1.36 2.85 2.98 3.07 3.08 2.98 3.20 2.60 2.75 2.94 2.94 2.75 2.92 ns

LVCMOS25_S12 1.08 1.16 1.32 1.35 1.16 1.36 2.44 2.57 2.67 2.67 2.57 2.80 2.19 2.34 2.54 2.54 2.34 2.52 ns

LVCMOS25_S16 1.08 1.16 1.32 1.35 1.16 1.36 2.79 2.92 3.01 3.01 2.92 3.14 2.54 2.68 2.88 2.88 2.68 2.86 ns

LVCMOS25_F4 1.08 1.16 1.32 1.35 1.16 1.36 2.71 2.84 2.93 2.93 2.84 3.06 2.46 2.61 2.80 2.80 2.61 2.78 ns

LVCMOS25_F8 1.08 1.16 1.32 1.35 1.16 1.36 2.14 2.28 2.37 2.37 2.28 2.50 1.90 2.04 2.24 2.24 2.04 2.22 ns

LVCMOS25_F12 1.08 1.16 1.32 1.35 1.16 1.36 2.15 2.29 2.52 2.52 2.29 2.48 1.91 2.05 2.38 2.38 2.05 2.20 ns

LVCMOS25_F16 1.08 1.16 1.32 1.35 1.16 1.36 1.92 2.17 2.45 2.45 2.17 2.33 1.67 1.94 2.32 2.32 1.94 2.05 ns

LVCMOS18_S4 0.64 0.66 0.74 0.95 0.66 0.87 1.55 1.68 1.78 1.78 1.68 1.91 1.30 1.45 1.65 1.65 1.45 1.63 ns

LVCMOS18_S8 0.64 0.66 0.74 0.95 0.66 0.87 2.14 2.28 2.37 2.37 2.28 2.50 1.90 2.04 2.24 2.24 2.04 2.22 ns

LVCMOS18_S12 0.64 0.66 0.74 0.95 0.66 0.87 2.14 2.28 2.37 2.37 2.28 2.50 1.90 2.04 2.24 2.24 2.04 2.22 ns

LVCMOS18_S16 0.64 0.66 0.74 0.95 0.66 0.87 1.49 1.62 1.72 1.72 1.62 1.84 1.24 1.39 1.58 1.58 1.39 1.56 ns

LVCMOS18_S24 0.64 0.66 0.74 0.95 0.66 0.87 1.74 1.92 2.08 2.22 1.92 1.92 1.50 1.69 1.95 2.08 1.69 1.64 ns

LVCMOS18_F4 0.64 0.66 0.74 0.95 0.66 0.87 1.38 1.51 1.61 1.64 1.51 1.77 1.13 1.28 1.47 1.50 1.28 1.49 ns

LVCMOS18_F8 0.64 0.66 0.74 0.95 0.66 0.87 1.64 1.78 1.87 1.87 1.78 2.00 1.40 1.54 1.74 1.74 1.54 1.72 ns

LVCMOS18_F12 0.64 0.66 0.74 0.95 0.66 0.87 1.64 1.78 1.87 1.87 1.78 2.00 1.40 1.54 1.74 1.74 1.54 1.72 ns

LVCMOS18_F16 0.64 0.66 0.74 0.95 0.66 0.87 1.52 1.68 1.81 1.81 1.68 1.72 1.28 1.45 1.68 1.68 1.45 1.44 ns

LVCMOS18_F24 0.64 0.66 0.74 0.95 0.66 0.87 1.34 1.46 1.55 2.09 1.46 1.66 1.09 1.23 1.42 1.96 1.23 1.38 ns

LVCMOS15_S4 0.66 0.69 0.81 0.93 0.69 0.90 1.86 2.00 2.09 2.09 2.00 2.22 1.62 1.76 1.96 1.96 1.76 1.94 ns

LVCMOS15_S8 0.66 0.69 0.81 0.93 0.69 0.90 2.05 2.18 2.28 2.28 2.18 2.41 1.80 1.95 2.14 2.15 1.95 2.13 ns

LVCMOS15_S12 0.66 0.69 0.81 0.93 0.69 0.90 1.83 2.03 2.23 2.23 2.03 1.91 1.59 1.80 2.10 2.10 1.80 1.63 ns

LVCMOS15_S16 0.66 0.69 0.81 0.93 0.69 0.90 1.76 1.95 2.13 2.13 1.95 1.91 1.52 1.72 1.99 1.99 1.72 1.63 ns

表 20 : IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





LVCMOS15_F4 0.66 0.69 0.81 0.93 0.69 0.90 1.63 1.76 1.86 1.86 1.76 1.98 1.38 1.53 1.72 1.72 1.53 1.70 ns

LVCMOS15_F8 0.66 0.69 0.81 0.93 0.69 0.90 1.79 1.99 2.18 2.18 1.99 1.92 1.55 1.76 2.05 2.05 1.76 1.64 ns

LVCMOS15_F12 0.66 0.69 0.81 0.93 0.69 0.90 1.40 1.54 1.65 1.65 1.54 1.67 1.15 1.31 1.52 1.52 1.31 1.39 ns

LVCMOS15_F16 0.66 0.69 0.81 0.93 0.69 0.90 1.37 1.51 1.61 1.89 1.51 1.66 1.13 1.27 1.48 1.75 1.27 1.38 ns

LVCMOS12_S4 0.88 0.91 1.00 1.17 0.91 1.01 2.53 2.67 2.76 2.76 2.67 2.89 2.29 2.43 2.63 2.63 2.43 2.61 ns

LVCMOS12_S8 0.88 0.91 1.00 1.17 0.91 1.01 2.05 2.18 2.28 2.28 2.18 2.41 1.80 1.95 2.14 2.15 1.95 2.13 ns

LVCMOS12_S12 0.88 0.91 1.00 1.17 0.91 1.01 1.75 1.89 1.98 1.98 1.89 2.11 1.51 1.65 1.85 1.85 1.65 1.83 ns

LVCMOS12_F4 0.88 0.91 1.00 1.17 0.91 1.01 1.94 2.07 2.17 2.17 2.07 2.30 1.69 1.84 2.04 2.04 1.84 2.02 ns

LVCMOS12_F8 0.88 0.91 1.00 1.17 0.91 1.01 1.50 1.64 1.73 1.73 1.64 1.86 1.26 1.40 1.60 1.60 1.40 1.58 ns

LVCMOS12_F12 0.88 0.91 1.00 1.17 0.91 1.01 1.54 1.71 1.87 1.87 1.71 1.69 1.29 1.48 1.74 1.74 1.48 1.41 ns

SSTL135_S 0.61 0.64 0.73 0.85 0.64 0.79 1.27 1.40 1.50 1.53 1.40 1.64 1.02 1.17 1.36 1.40 1.17 1.36 ns

SSTL15_S 0.61 0.64 0.73 0.73 0.64 0.73 1.24 1.37 1.47 1.53 1.37 1.59 0.99 1.14 1.33 1.40 1.14 1.31 ns

SSTL18_I_S 0.64 0.67 0.76 0.84 0.67 0.79 1.59 1.74 1.85 1.85 1.74 1.95 1.34 1.50 1.72 1.72 1.50 1.67 ns

SSTL18_II_S 0.64 0.67 0.76 0.85 0.67 0.78 1.27 1.40 1.50 1.50 1.40 1.63 1.02 1.17 1.36 1.36 1.17 1.35 ns

DIFF_SSTL135_S 0.59 0.61 0.73 0.85 0.61 0.79 1.27 1.40 1.50 1.53 1.40 1.64 1.02 1.17 1.36 1.40 1.17 1.36 ns

DIFF_SSTL15_S 0.63 0.67 0.77 0.85 0.67 0.79 1.24 1.37 1.47 1.53 1.37 1.59 0.99 1.14 1.33 1.40 1.14 1.31 ns

DIFF_SSTL18_I_S 0.65 0.69 0.78 0.85 0.69 0.79 1.50 1.63 1.72 1.82 1.63 1.95 1.26 1.40 1.59 1.69 1.40 1.67 ns

DIFF_SSTL18_II_S 0.65 0.69 0.78 0.85 0.69 0.79 1.13 1.22 1.25 1.50 1.22 1.66 0.88 0.99 1.12 1.36 0.99 1.38 ns

SSTL135_F 0.61 0.64 0.73 0.85 0.64 0.79 1.04 1.17 1.26 1.31 1.17 1.42 0.79 0.93 1.13 1.18 0.93 1.14 ns

SSTL15_F 0.61 0.64 0.73 0.73 0.64 0.73 1.04 1.17 1.26 1.26 1.17 1.39 0.79 0.93 1.13 1.13 0.93 1.11 ns

SSTL18_I_F 0.64 0.67 0.76 0.84 0.67 0.79 1.12 1.22 1.26 1.34 1.22 1.44 0.88 0.99 1.13 1.21 0.99 1.16 ns

SSTL18_II_F 0.64 0.67 0.76 0.85 0.67 0.78 1.05 1.18 1.28 1.32 1.18 1.42 0.80 0.95 1.15 1.19 0.95 1.14 ns

DIFF_SSTL135_F 0.59 0.61 0.73 0.85 0.61 0.79 1.04 1.17 1.26 1.31 1.17 1.42 0.79 0.93 1.13 1.18 0.93 1.14 ns

DIFF_SSTL15_F 0.63 0.67 0.77 0.85 0.67 0.79 1.04 1.17 1.26 1.26 1.17 1.39 0.79 0.93 1.13 1.13 0.93 1.11 ns

DIFF_SSTL18_I_F 0.65 0.69 0.78 0.85 0.69 0.79 1.10 1.19 1.23 1.34 1.19 1.52 0.85 0.96 1.10 1.21 0.96 1.24 ns

DIFF_SSTL18_II_F 0.65 0.69 0.78 0.85 0.69 0.79 1.02 1.10 1.14 1.32 1.10 1.50 0.77 0.87 1.00 1.19 0.87 1.22 ns

表 20 : IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





表 21 : IOB High Performance (HP) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE

LVDS 0.75 0.79 0.92 0.96 0.79 0.89 1.05 1.17 1.24 1.26 1.17 1.43 0.88 1.01 1.08 1.10 1.01 1.32 ns

HSUL_12_S 0.69 0.72 0.82 0.98 0.72 0.95 1.65 1.84 2.05 2.05 1.84 1.80 1.48 1.68 1.89 1.89 1.68 1.70 ns

HSUL_12_F 0.69 0.72 0.82 0.98 0.72 0.95 1.39 1.54 1.68 1.68 1.54 1.49 1.22 1.38 1.52 1.52 1.38 1.39 ns

DIFF_HSUL_12_S 0.69 0.72 0.82 0.98 0.72 0.92 1.65 1.84 2.05 2.05 1.84 1.47 1.48 1.68 1.89 1.89 1.68 1.37 ns

DIFF_HSUL_12_F 0.69 0.72 0.82 0.98 0.72 0.92 1.39 1.54 1.68 1.68 1.54 1.35 1.22 1.38 1.52 1.52 1.38 1.24 ns

DIFF_HSUL_12_DCI_S 0.69 0.72 0.82 0.82 0.72 0.92 1.78 1.91 2.05 2.05 1.91 1.46 1.61 1.76 1.89 1.89 1.76 1.35 ns

DIFF_HSUL_12_DCI_F 0.69 0.72 0.82 0.82 0.72 0.92 1.56 1.67 1.76 1.76 1.67 1.35 1.39 1.51 1.60 1.60 1.51 1.24 ns

HSTL_I_S 0.68 0.72 0.82 0.90 0.72 0.84 1.15 1.28 1.38 1.38 1.28 1.46 0.98 1.12 1.22 1.22 1.12 1.35 ns

HSTL_II_S 0.68 0.72 0.82 0.90 0.72 0.84 1.05 1.17 1.26 1.27 1.17 1.44 0.88 1.01 1.10 1.11 1.01 1.34 ns

HSTL_I_18_S 0.70 0.72 0.82 0.95 0.72 0.86 1.12 1.24 1.34 1.34 1.24 1.41 0.95 1.08 1.18 1.18 1.08 1.31 ns

HSTL_II_18_S 0.70 0.72 0.82 0.90 0.72 0.86 1.06 1.18 1.26 1.27 1.18 1.44 0.89 1.02 1.10 1.11 1.02 1.34 ns

HSTL_I_12_S 0.68 0.72 0.82 0.96 0.72 0.94 1.14 1.27 1.37 1.37 1.27 1.43 0.97 1.11 1.21 1.21 1.11 1.32 ns

HSTL_I_DCI_S 0.68 0.72 0.82 0.90 0.72 0.78 1.11 1.23 1.33 1.33 1.23 1.36 0.94 1.07 1.17 1.17 1.07 1.26 ns

HSTL_II_DCI_S 0.68 0.72 0.82 0.85 0.72 0.78 1.05 1.17 1.26 1.26 1.17 1.33 0.88 1.01 1.10 1.10 1.01 1.23 ns

HSTL_II_T_DCI_S 0.70 0.72 0.82 0.82 0.72 0.76 1.15 1.28 1.38 1.38 1.28 1.40 0.98 1.12 1.22 1.22 1.12 1.29 ns

HSTL_I_DCI_18_S 0.70 0.72 0.82 0.90 0.72 0.76 1.11 1.23 1.33 1.33 1.23 1.36 0.94 1.07 1.17 1.17 1.07 1.26 ns

HSTL_II_DCI_18_S 0.70 0.72 0.82 0.82 0.72 0.76 1.05 1.16 1.24 1.24 1.16 1.32 0.88 1.00 1.08 1.08 1.00 1.21 ns

H S T L _ I I_T_DCI_18_S 0.70 0.72 0.82 0.84 0.72 0.76 1.11 1.23 1.33 1.34 1.23 1.36 0.94 1.07 1.17 1.18 1.07 1.26 ns

DIFF_HSTL_I_S 0.75 0.79 0.92 1.02 0.79 0.89 1.15 1.28 1.38 1.38 1.28 1.47 0.98 1.12 1.22 1.22 1.12 1.37 ns

DIFF_HSTL_II_S 0.75 0.79 0.92 1.02 0.79 0.89 1.05 1.17 1.26 1.32 1.17 1.47 0.88 1.01 1.10 1.16 1.01 1.37 ns

DIFF_HSTL_I_DCI_S 0.75 0.79 0.92 0.92 0.79 0.76 1.15 1.28 1.38 1.38 1.28 1.47 0.98 1.12 1.22 1.22 1.12 1.37 ns

DIFF_HSTL_II_DCI_S 0.75 0.79 0.92 0.92 0.79 0.76 1.05 1.17 1.26 1.26 1.17 1.40 0.88 1.01 1.10 1.10 1.01 1.29 ns

DIFF_HSTL_I_18_S 0.75 0.79 0.92 0.98 0.79 0.89 1.12 1.24 1.34 1.34 1.24 1.46 0.95 1.08 1.18 1.18 1.08 1.35 ns

DIFF_HSTL_II_18_S 0.75 0.79 0.92 0.99 0.79 0.89 1.06 1.18 1.26 1.32 1.18 1.47 0.89 1.02 1.10 1.16 1.02 1.37 ns

DIFF_HSTL_I_DCI_18_S 0.75 0.79 0.92 0.92 0.79 0.75 1.11 1.23 1.33 1.33 1.23 1.46 0.94 1.07 1.17 1.17 1.07 1.35 ns

DIFF_HSTL_II_DCI_18_S 0.75 0.79 0.92 0.93 0.79 0.75 1.05 1.16 1.24 1.26 1.16 1.41 0.88 1.00 1.08 1.10 1.00 1.31 ns

DIFF_HSTL_I I_T_DCI_18_S 0.75 0.79 0.92 0.92 0.79 0.76 1.11 1.23 1.33 1.33 1.23 1.46 0.94 1.07 1.17 1.17 1.07 1.35 ns

HSTL_I_F 0.68 0.72 0.82 0.90 0.72 0.84 1.02 1.14 1.22 1.22 1.14 1.26 0.85 0.98 1.06 1.06 0.98 1.15 ns

HSTL_II_F 0.68 0.72 0.82 0.90 0.72 0.84 0.97 1.08 1.15 1.15 1.08 1.29 0.80 0.92 0.99 0.99 0.92 1.18 ns

HSTL_I_18_F 0.70 0.72 0.82 0.95 0.72 0.86 1.04 1.16 1.24 1.24 1.16 1.32 0.87 1.00 1.08 1.08 1.00 1.21 ns

HSTL_II_18_F 0.70 0.72 0.82 0.90 0.72 0.86 0.98 1.09 1.16 1.20 1.09 1.35 0.81 0.94 1.00 1.03 0.94 1.24 ns





HSTL_I_12_F 0.68 0.72 0.82 0.96 0.72 0.94 1.02 1.13 1.21 1.21 1.13 1.26 0.85 0.97 1.05 1.05 0.97 1.15 ns

HSTL_I_DCI_F 0.68 0.72 0.82 0.90 0.72 0.78 1.04 1.16 1.24 1.24 1.16 1.30 0.87 1.00 1.08 1.08 1.00 1.20 ns

HSTL_II_DCI_F 0.68 0.72 0.82 0.85 0.72 0.78 0.97 1.08 1.15 1.15 1.08 1.22 0.80 0.92 0.99 0.99 0.92 1.12 ns

HSTL_II_T_DCI_F 0.70 0.72 0.82 0.82 0.72 0.76 1.02 1.14 1.22 1.22 1.14 1.26 0.85 0.98 1.06 1.06 0.98 1.15 ns

HSTL_I_DCI_18_F 0.70 0.72 0.82 0.90 0.72 0.76 1.04 1.16 1.24 1.24 1.16 1.30 0.87 1.00 1.08 1.08 1.00 1.20 ns

HSTL_II_DCI_18_F 0.70 0.72 0.82 0.82 0.72 0.76 0.98 1.09 1.16 1.16 1.09 1.27 0.81 0.93 1.00 1.00 0.93 1.17 ns

H S T L _ I I_T_DCI_18_F 0.70 0.72 0.82 0.84 0.72 0.76 1.04 1.16 1.24 1.24 1.16 1.30 0.87 1.00 1.08 1.08 1.00 1.20 ns

DIFF_HSTL_I_F 0.75 0.79 0.92 1.02 0.79 0.89 1.02 1.14 1.22 1.22 1.14 1.35 0.85 0.98 1.06 1.06 0.98 1.24 ns

DIFF_HSTL_II_F 0.75 0.79 0.92 1.02 0.79 0.89 0.97 1.08 1.15 1.20 1.08 1.35 0.80 0.92 0.99 1.03 0.92 1.24 ns

DIFF_HSTL_I_DCI_F 0.75 0.79 0.92 0.92 0.79 0.76 1.02 1.14 1.22 1.22 1.14 1.35 0.85 0.98 1.06 1.06 0.98 1.24 ns

DIFF_HSTL_II_DCI_F 0.75 0.79 0.92 0.92 0.79 0.76 0.97 1.08 1.15 1.15 1.08 1.30 0.80 0.92 0.99 0.99 0.92 1.20 ns

DIFF_HSTL_I_18_F 0.75 0.79 0.92 0.98 0.79 0.89 1.04 1.16 1.24 1.24 1.16 1.38 0.87 1.00 1.08 1.08 1.00 1.28 ns

DIFF_HSTL_II_18_F 0.75 0.79 0.92 0.99 0.79 0.89 0.98 1.09 1.16 1.24 1.09 1.40 0.81 0.94 1.00 1.08 0.94 1.29 ns

DIFF_HSTL_I_DCI_18_F 0.75 0.79 0.92 0.92 0.79 0.75 1.04 1.16 1.24 1.24 1.16 1.38 0.87 1.00 1.08 1.08 1.00 1.28 ns

DIFF_HSTL_II_DCI_18_F 0.75 0.79 0.92 0.93 0.79 0.75 0.98 1.09 1.16 1.18 1.09 1.33 0.81 0.93 1.00 1.02 0.93 1.23 ns

DIFF_HSTL_I I_T_DCI_18_F 0.75 0.79 0.92 0.92 0.79 0.76 1.04 1.16 1.24 1.24 1.16 1.38 0.87 1.00 1.08 1.08 1.00 1.28 ns

LVCMOS18_S2 0.47 0.50 0.60 0.90 0.50 0.87 3.95 4.28 4.85 4.85 4.28 3.40 3.78 4.13 4.69 4.69 4.13 3.29 ns

LVCMOS18_S4 0.47 0.50 0.60 0.90 0.50 0.87 2.67 2.98 3.43 3.43 2.98 2.69 2.50 2.82 3.27 3.27 2.82 2.59 ns

LVCMOS18_S6 0.47 0.50 0.60 0.90 0.50 0.87 2.14 2.38 2.72 2.72 2.38 2.18 1.97 2.22 2.56 2.56 2.22 2.07 ns

LVCMOS18_S8 0.47 0.50 0.60 0.90 0.50 0.87 1.98 2.21 2.52 2.52 2.21 2.02 1.81 2.05 2.36 2.36 2.05 1.92 ns

LVCMOS18_S12 0.47 0.50 0.60 0.90 0.50 0.87 1.70 1.91 2.17 2.17 1.91 1.85 1.53 1.75 2.01 2.01 1.75 1.74 ns

LVCMOS18_S16 0.47 0.50 0.60 0.90 0.50 0.87 1.57 1.75 1.97 1.97 1.75 1.76 1.40 1.59 1.81 1.81 1.59 1.65 ns

LVCMOS18_F2 0.47 0.50 0.60 0.90 0.50 0.87 3.50 3.87 4.48 4.48 3.87 2.85 3.33 3.71 4.32 4.32 3.71 2.74 ns

LVCMOS18_F4 0.47 0.50 0.60 0.90 0.50 0.87 2.23 2.50 2.87 2.87 2.50 2.26 2.06 2.34 2.71 2.71 2.34 2.15 ns

LVCMOS18_F6 0.47 0.50 0.60 0.90 0.50 0.87 1.80 2.00 2.26 2.26 2.00 1.52 1.63 1.84 2.09 2.09 1.84 1.42 ns

LVCMOS18_F8 0.47 0.50 0.60 0.90 0.50 0.87 1.46 1.72 2.04 2.04 1.72 1.51 1.29 1.56 1.88 1.88 1.56 1.40 ns

LVCMOS18_F12 0.47 0.50 0.60 0.90 0.50 0.87 1.26 1.40 1.53 1.53 1.40 1.46 1.09 1.24 1.37 1.37 1.24 1.35 ns

LVCMOS18_F16 0.47 0.50 0.60 0.90 0.50 0.87 1.19 1.33 1.44 1.66 1.33 1.46 1.02 1.17 1.28 1.50 1.17 1.35 ns

LVCMOS15_S2 0.59 0.62 0.73 0.88 0.62 0.86 3.55 3.89 4.45 4.45 3.89 3.11 3.38 3.73 4.29 4.29 3.73 3.01 ns

LVCMOS15_S4 0.59 0.62 0.73 0.88 0.62 0.86 2.45 2.70 3.06 3.06 2.70 2.46 2.28 2.54 2.90 2.90 2.54 2.35 ns

LVCMOS15_S6 0.59 0.62 0.73 0.88 0.62 0.86 2.24 2.51 2.88 2.88 2.51 2.33 2.07 2.35 2.72 2.72 2.35 2.23 ns

LVCMOS15_S8 0.59 0.62 0.73 0.88 0.62 0.86 1.91 2.16 2.49 2.49 2.16 2.05 1.74 2.00 2.32 2.32 2.00 1.95 ns

表 21 : IOB High Performance (HP) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





LVCMOS15_S12 0.59 0.62 0.73 0.88 0.62 0.86 1.77 1.98 2.23 2.23 1.98 1.97 1.60 1.82 2.07 2.07 1.82 1.87 ns

LVCMOS15_S16 0.59 0.62 0.73 0.88 0.62 0.86 1.62 1.81 2.02 2.02 1.81 1.85 1.45 1.65 1.86 1.86 1.65 1.74 ns

LVCMOS15_F2 0.59 0.62 0.73 0.88 0.62 0.86 3.38 3.69 4.18 4.18 3.69 2.74 3.21 3.53 4.02 4.02 3.53 2.64 ns

LVCMOS15_F4 0.59 0.62 0.73 0.88 0.62 0.86 2.04 2.21 2.44 2.44 2.21 1.72 1.87 2.06 2.27 2.27 2.06 1.62 ns

LVCMOS15_F6 0.59 0.62 0.73 0.88 0.62 0.86 1.47 1.74 2.09 2.09 1.74 1.49 1.30 1.58 1.93 1.93 1.58 1.39 ns

LVCMOS15_F8 0.59 0.62 0.73 0.88 0.62 0.86 1.31 1.46 1.61 1.61 1.46 1.47 1.14 1.30 1.45 1.45 1.30 1.37 ns

LVCMOS15_F12 0.59 0.62 0.73 0.88 0.62 0.86 1.21 1.34 1.45 1.45 1.34 1.44 1.04 1.18 1.29 1.29 1.18 1.34 ns

LVCMOS15_F16 0.59 0.62 0.73 0.88 0.62 0.86 1.18 1.31 1.41 1.68 1.31 1.41 1.01 1.15 1.25 1.52 1.15 1.31 ns

LVCMOS12_S2 0.64 0.67 0.78 1.04 0.67 0.95 3.38 3.80 4.48 4.48 3.80 3.27 3.21 3.64 4.31 4.31 3.64 3.17 ns

LVCMOS12_S4 0.64 0.67 0.78 1.04 0.67 0.95 2.62 2.94 3.43 3.43 2.94 2.76 2.45 2.78 3.27 3.27 2.78 2.65 ns

LVCMOS12_S6 0.64 0.67 0.78 1.04 0.67 0.95 2.05 2.33 2.72 2.72 2.33 2.24 1.88 2.17 2.56 2.56 2.17 2.14 ns

LVCMOS12_S8 0.64 0.67 0.78 1.04 0.67 0.95 1.94 2.18 2.51 2.51 2.18 2.16 1.77 2.02 2.34 2.34 2.02 2.06 ns

LVCMOS12_F2 0.64 0.67 0.78 1.04 0.67 0.95 2.84 3.15 3.62 3.62 3.15 2.47 2.67 2.99 3.46 3.46 2.99 2.37 ns

LVCMOS12_F4 0.64 0.67 0.78 1.04 0.67 0.95 1.97 2.18 2.44 2.44 2.18 1.69 1.80 2.02 2.28 2.28 2.02 1.59 ns

LVCMOS12_F6 0.64 0.67 0.78 1.04 0.67 0.95 1.33 1.51 1.70 1.70 1.51 1.43 1.16 1.35 1.54 1.54 1.35 1.32 ns

LVCMOS12_F8 0.64 0.67 0.78 1.04 0.67 0.95 1.27 1.42 1.55 1.55 1.42 1.41 1.10 1.26 1.39 1.39 1.26 1.31 ns

LVDCI_18 0.47 0.50 0.60 0.87 0.50 0.86 1.99 2.15 2.35 2.35 2.15 2.44 1.82 1.99 2.19 2.19 1.99 2.34 ns

LVDCI_15 0.59 0.62 0.73 0.92 0.62 0.87 1.98 2.23 2.58 2.58 2.23 2.40 1.81 2.07 2.41 2.41 2.07 2.29 ns

LVDCI_DV2_18 0.47 0.50 0.60 0.88 0.50 0.87 1.99 2.15 2.34 2.34 2.15 1.86 1.82 1.99 2.18 2.18 1.99 1.76 ns

LVDCI_DV2_15 0.59 0.62 0.73 0.88 0.62 0.87 1.98 2.23 2.58 2.58 2.23 1.83 1.81 2.07 2.41 2.41 2.07 1.73 ns

HSLVDCI_18 0.68 0.72 0.82 0.90 0.72 0.86 1.99 2.15 2.35 2.35 2.15 2.43 1.82 1.99 2.19 2.19 1.99 2.32 ns

HSLVDCI_15 0.68 0.72 0.82 0.93 0.72 0.84 1.98 2.23 2.58 2.58 2.23 2.27 1.81 2.07 2.41 2.41 2.07 2.17 ns

SSTL18_I_S 0.68 0.72 0.82 0.95 0.72 0.86 1.02 1.15 1.24 1.24 1.15 1.41 0.85 0.99 1.08 1.08 0.99 1.31 ns

SSTL18_II_S 0.68 0.72 0.82 1.01 0.72 0.87 1.17 1.29 1.37 1.38 1.29 1.55 1.00 1.13 1.21 1.22 1.13 1.45 ns

SSTL18_I_DCI_S 0.68 0.72 0.82 0.87 0.72 0.76 0.92 1.06 1.17 1.18 1.06 1.32 0.75 0.90 1.01 1.02 0.90 1.21 ns

SSTL18_II_DCI_S 0.68 0.72 0.82 0.82 0.72 0.78 0.88 0.98 1.08 1.12 0.98 1.26 0.71 0.83 0.92 0.96 0.83 1.15 ns

SSTL18_II_T_DCI_S 0.68 0.72 0.82 0.98 0.72 0.78 0.92 1.06 1.17 1.18 1.06 1.32 0.75 0.90 1.01 1.02 0.90 1.21 ns

SSTL15_S 0.68 0.72 0.82 0.82 0.72 0.81 0.94 1.06 1.15 1.16 1.06 1.32 0.77 0.91 0.99 1.00 0.91 1.21 ns

SSTL15_DCI_S 0.68 0.72 0.82 0.90 0.72 0.78 0.94 1.06 1.15 1.16 1.06 1.30 0.77 0.90 0.99 1.00 0.90 1.20 ns

SSTL15_T_DCI_S 0.68 0.72 0.82 0.87 0.72 0.80 0.94 1.06 1.15 1.15 1.06 1.30 0.77 0.90 0.99 0.99 0.90 1.20 ns

SSTL135_S 0.69 0.72 0.82 0.93 0.72 0.89 0.97 1.10 1.19 1.20 1.10 1.35 0.80 0.94 1.03 1.03 0.94 1.24 ns

SSTL135_DCI_S 0.69 0.72 0.82 0.85 0.72 0.84 0.97 1.09 1.19 1.20 1.09 1.33 0.80 0.93 1.03 1.03 0.93 1.23 ns

SSTL135_T_DCI_S 0.69 0.72 0.82 0.93 0.72 0.84 0.97 1.09 1.19 1.20 1.09 1.33 0.80 0.93 1.03 1.03 0.93 1.23 ns

SSTL12_S 0.69 0.72 0.82 1.02 0.72 0.95 0.96 1.09 1.18 1.18 1.09 1.33 0.79 0.93 1.02 1.02 0.93 1.23 ns

SSTL12_DCI_S 0.69 0.72 0.82 0.90 0.72 0.91 1.03 1.17 1.27 1.27 1.17 1.33 0.86 1.01 1.11 1.11 1.01 1.23 ns

SSTL12_T_DCI_S 0.69 0.72 0.82 0.88 0.72 0.91 1.03 1.17 1.27 1.27 1.17 1.33 0.86 1.01 1.11 1.11 1.01 1.23 ns


I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





DIFF_SSTL18_I_S 0.75 0.79 0.92 0.99 0.79 0.89 1.02 1.15 1.24 1.29 1.15 1.43 0.85 0.99 1.08 1.13 0.99 1.32 ns

DIFF_SSTL18_II_S 0.75 0.79 0.92 0.93 0.79 0.89 1.17 1.29 1.37 1.40 1.29 1.55 1.00 1.13 1.21 1.24 1.13 1.45 ns

DIFF_SSTL18_I_DCI_S 0.75 0.79 0.92 0.92 0.79 0.76 0.92 1.06 1.17 1.24 1.06 1.40 0.75 0.90 1.01 1.08 0.90 1.29 ns

DIFF_SSTL18_II_DCI_S 0.75 0.79 0.92 0.96 0.79 0.75 0.88 0.98 1.08 1.18 0.98 1.33 0.71 0.83 0.92 1.02 0.83 1.23 ns

DIFF_SSTL18_II_T_DCI_S 0.75 0.79 0.92 0.92 0.79 0.76 0.92 1.06 1.17 1.24 1.06 1.40 0.75 0.90 1.01 1.08 0.90 1.29 ns

DIFF_SSTL15_S 0.68 0.72 0.82 0.99 0.72 0.89 0.94 1.06 1.15 1.16 1.06 1.32 0.77 0.91 0.99 1.00 0.91 1.21 ns

DIFF_SSTL15_DCI_S 0.68 0.72 0.82 0.96 0.72 0.75 0.94 1.06 1.15 1.16 1.06 1.30 0.77 0.90 0.99 1.00 0.90 1.20 ns

DIFF_SSTL15_T_DCI_S 0.68 0.72 0.82 0.88 0.72 0.76 0.94 1.06 1.15 1.23 1.06 1.38 0.77 0.90 0.99 1.07 0.90 1.28 ns

DIFF_SSTL135_S 0.69 0.72 0.82 1.09 0.72 0.91 0.97 1.10 1.19 1.20 1.10 1.35 0.80 0.94 1.03 1.03 0.94 1.24 ns

DIFF_SSTL135_DCI_S 0.69 0.72 0.82 0.90 0.72 0.76 0.97 1.09 1.19 1.20 1.09 1.33 0.80 0.93 1.03 1.03 0.93 1.23 ns


DIFF_SSTL12_S 0.69 0.72 0.82 0.96 0.72 0.91 0.96 1.09 1.18 1.18 1.09 1.33 0.79 0.93 1.02 1.02 0.93 1.23 ns

DIFF_SSTL12_DCI_S 0.69 0.72 0.82 0.87 0.72 0.78 1.03 1.17 1.27 1.27 1.17 1.33 0.86 1.01 1.11 1.11 1.01 1.23 ns


SSTL18_I_F 0.68 0.72 0.82 0.95 0.72 0.86 0.94 1.06 1.15 1.15 1.06 1.32 0.77 0.91 0.99 0.99 0.91 1.21 ns

SSTL18_II_F 0.68 0.72 0.82 1.01 0.72 0.87 0.97 1.09 1.16 1.21 1.09 1.36 0.80 0.93 1.00 1.05 0.93 1.26 ns

SSTL18_I_DCI_F 0.68 0.72 0.82 0.87 0.72 0.76 0.89 1.02 1.10 1.15 1.02 1.30 0.72 0.86 0.94 0.99 0.86 1.20 ns

SSTL18_II_DCI_F 0.68 0.72 0.82 0.82 0.72 0.78 0.89 1.02 1.10 1.10 1.02 1.24 0.72 0.86 0.94 0.94 0.86 1.14 ns

SSTL18_II_T_DCI_F 0.68 0.72 0.82 0.98 0.72 0.78 0.89 1.02 1.10 1.15 1.02 1.27 0.72 0.86 0.94 0.99 0.86 1.17 ns

SSTL15_F 0.68 0.72 0.82 0.82 0.72 0.81 0.89 1.01 1.09 1.09 1.01 1.24 0.72 0.85 0.93 0.93 0.85 1.14 ns

SSTL15_DCI_F 0.68 0.72 0.82 0.90 0.72 0.78 0.89 1.01 1.09 1.12 1.01 1.27 0.72 0.85 0.93 0.96 0.85 1.17 ns

SSTL15_T_DCI_F 0.68 0.72 0.82 0.87 0.72 0.80 0.89 1.01 1.09 1.12 1.01 1.27 0.72 0.85 0.93 0.96 0.85 1.17 ns

SSTL135_F 0.69 0.72 0.82 0.93 0.72 0.89 0.88 1.00 1.08 1.12 1.00 1.27 0.71 0.85 0.92 0.96 0.85 1.17 ns

SSTL135_DCI_F 0.69 0.72 0.82 0.85 0.72 0.84 0.89 1.00 1.08 1.12 1.00 1.27 0.72 0.85 0.92 0.96 0.85 1.17 ns

SSTL135_T_DCI_F 0.69 0.72 0.82 0.93 0.72 0.84 0.89 1.00 1.08 1.12 1.00 1.27 0.72 0.85 0.92 0.96 0.85 1.17 ns

SSTL12_F 0.69 0.72 0.82 1.02 0.72 0.95 0.88 1.00 1.08 1.12 1.00 1.26 0.71 0.84 0.92 0.96 0.84 1.15 ns

SSTL12_DCI_F 0.69 0.72 0.82 0.90 0.72 0.91 0.91 1.03 1.11 1.11 1.03 1.24 0.74 0.88 0.95 0.95 0.88 1.14 ns

SSTL12_T_DCI_F 0.69 0.72 0.82 0.88 0.72 0.91 0.91 1.03 1.11 1.12 1.03 1.26 0.74 0.88 0.95 0.96 0.88 1.15 ns


I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





表 22 に、 TIOTPHZ および TIOIBUFDISABLE の値を示します。 TIOTPHZ は、ハイインピーダンスステートのようにトライステートが有効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。 TIOIBUFDISABLE は、IBUFDISABLE から O 出力までの IOB 遅延です。 HP I/O バンクでは、 DCITERMDISABLE ピン使用時の内部 DCI 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。HR I/O バンクでは、 INTERMDISABLE ピン使用時の内部 IN_TERM 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。

DIFF_SSTL18_I_F 0.75 0.79 0.92 0.99 0.79 0.89 0.94 1.06 1.15 1.23 1.06 1.38 0.77 0.91 0.99 1.07 0.91 1.28 ns

DIFF_SSTL18_II_F 0.75 0.79 0.92 0.93 0.79 0.89 0.97 1.09 1.16 1.24 1.09 1.40 0.80 0.93 1.00 1.08 0.93 1.29 ns

DIFF_SSTL18_I_DCI_F 0.75 0.79 0.92 0.92 0.79 0.76 0.89 1.02 1.10 1.23 1.02 1.36 0.72 0.86 0.94 1.07 0.86 1.26 ns

DIFF_SSTL18_II_DCI_F 0.75 0.79 0.92 0.96 0.79 0.75 0.89 1.02 1.10 1.16 1.02 1.32 0.72 0.86 0.94 1.00 0.86 1.21 ns

DIFF_SSTL18_II_T_DCI_F 0.75 0.79 0.92 0.92 0.79 0.76 0.89 1.02 1.10 1.24 1.02 1.38 0.72 0.86 0.94 1.08 0.86 1.28 ns

DIFF_SSTL15_F 0.68 0.72 0.82 0.99 0.72 0.89 0.89 1.01 1.09 1.09 1.01 1.24 0.72 0.85 0.93 0.93 0.85 1.14 ns

DIFF_SSTL15_DCI_F 0.68 0.72 0.82 0.96 0.72 0.75 0.89 1.01 1.09 1.12 1.01 1.27 0.72 0.85 0.93 0.96 0.85 1.17 ns

DIFF_SSTL15_T_DCI_F 0.68 0.72 0.82 0.88 0.72 0.76 0.89 1.01 1.09 1.20 1.01 1.35 0.72 0.85 0.93 1.03 0.85 1.24 ns

DIFF_SSTL135_F 0.69 0.72 0.82 1.09 0.72 0.91 0.88 1.00 1.08 1.12 1.00 1.27 0.71 0.85 0.92 0.96 0.85 1.17 ns

DIFF_SSTL135_DCI_F 0.69 0.72 0.82 0.90 0.72 0.76 0.89 1.00 1.08 1.12 1.00 1.27 0.72 0.85 0.92 0.96 0.85 1.17 ns


DIFF_SSTL12_F 0.69 0.72 0.82 0.96 0.72 0.91 0.88 1.00 1.08 1.12 1.00 1.26 0.71 0.84 0.92 0.96 0.84 1.15 ns

DIFF_SSTL12_DCI_F 0.69 0.72 0.82 0.87 0.72 0.78 0.91 1.03 1.11 1.11 1.03 1.24 0.74 0.88 0.95 0.95 0.88 1.14 ns


表 22 : IOB トライステート出力のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TIOTPHZ T 入力からパッドのハイインピーダンス 0.76 0.86 0.99 0.99 0.86 0.62 ns

TIOIBUFDISABLE_HR HR I/O バンクでの IBUFDISABLE からO 出力までの IBUF ターンオン時間

1.72 1.89 2.14 2.14 1.89 2.17 ns

TIOIBUFDISABLE_HP HP I/O バンクでの IBUFDISABLE からO 出力までの IBUF ターンオン時間

1.31 1.46 1.76 1.76 1.46 1.86 ns


I/O 規格

TIOPI TIOOP TIOTP

単位


1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE -3 -2/-2LE -1

-1M/-1LM/-1Q

-2LI -2LE





I/O 規格での調整計測方法

入力遅延の計測

表 23 に、入力遅延の計測に使用するテストセットアップパラメーターを示します。

表 23 : 入力遅延の計測方法

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS

(1)(4)(6)

VREF

(1)(3)(5)

LVCMOS、 1.2V LVCMOS12 0、 1 1.1 0.6 –

LVCMOS、 1.5V LVCMOS15 0、 1 1.4 0.75 –

LVCMOS、 1.8V LVCMOS18 0、 1 1.7 0.9 –

LVCMOS、 2.5V LVCMOS25 0、 1 2.4 1.25 –

LVCMOS、 3.3V LVCMOS33 0、 1 3.2 1.65 –

LVTTL、 3.3V LVTTL 0、 1 3.2 1.65 –

MOBILE_DDR、 1.8V MOBILE_DDR 0.1 1.7 0.9 –

PCI33、 3.3V PCI33_3 0、 1 3.2 1.65 –

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 VREF – 0.5 VREF + 0.5 VREF 0.60

HSTL、クラス I および II、 1.5V HSTL_I、 HSTL_II VREF – 0.65 VREF + 0.65 VREF 0.75

HSTL、クラス I および II、 1.8V HSTL_I_18、HSTL_II_18

VREF – 0.8 VREF + 0.8 VREF 0.90

HSUL (高速非終端ロジック )、 1.2V HSUL_12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL (スタブ終端トランシーバーロジック )、 1.2V SSTL12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL、 1.35V SSTL135、 SSTL135_R VREF – 0.575 VREF + 0.575 VREF 0.675

SSTL、 1.5V SSTL15、 SSTL15_R VREF – 0.65 VREF + 0.65 VREF 0.75

SSTL、クラス I および II、 1.8V SSTL18_I、 SSTL18_II VREF – 0.8 VREF + 0.8 VREF 0.90

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、DIFF_HSTL_II

0.75 – 0.125 0.75 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.8V D I F F _ H S T L _ I _ 1 8 、DIFF_HSTL_II_18

0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSUL、 1.2V DIFF_HSUL_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL、 1.2V DIFF_SSTL12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、DIFF_SSTL135_R

0.675 – 0.125 0.675 + 0.125 0(6) –

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、DIFF_SSTL15_R

0.75 – 0.125 0.75 + 0.125 0(6) –

DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V DIFF_SSTL18_I、DIFF_SSTL18_II

0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS (低電圧差動信号)、 1.8V LVDS 0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS_25、 2.5V LVDS_25 1.2 – 0.125 1.2 + 0.125 0(6) –

BLVDS_25、 2.5V BLVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

MINI_LVDS_25、 2.5V MINI_LVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

PPDS_25 PPDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

RSDS_25 RSDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –





出力遅延の計測

出力遅延は、短い出力トレースで計測されます。すべてのテストで標準の終端を使用しました。トレースの伝搬遅延は個別に特性評価され、終的な計測値から差し引かれるため、図 1 および図 2 に示す一般的なテストセットアップには含まれていません。

VREF、 RREF、 CREF、および VMEAS パラメーターによって、各 I/O 規格のテスト条件が完全に設定されます。アプリケーションにおける伝搬遅延は、次の手順に従って IBIS シミュレーションを実行するとも正確に見積もることができます。

1. 表 24 の値を用いて一般的なテストセットアップに使用される出力ドライバーをシミュレーションします。

2. VMEAS までの時間を記録します。

3. 負荷を示すために適切な IBIS モデルまたは容量値を用いて実際の PCB トレースと負荷に通常使用される出力ドライバーをシミュレーションします。

4. VMEAS までの時間を記録します。

5. 手順 2 と手順 4 の結果を比較します。遅延の増加または減少から PCB トレースの実際の伝搬遅延がわかります。

TMDS_33 TMDS_33 3 – 0.125 3 + 0.125 0(6) –

注記 :

1. LVDCI の入力遅延計測方法のパラメーターは、同じ電圧の LVCMOS 規格と共通です。 HSLVDCI の入力遅延計測方法のパラメーターは、同じ

電圧の HSTL_II 規格と共通です。その他すべての DCI 規格のパラメーターは、それぞれ対応する non-DCI 規格と共通です。

2. 入力波形は VL と VH 間で切り替わります。

3. 標準、小、大それぞれの VREF 値が計測されます。レポートされる遅延は、これら計測値のワーストケースを反映します。記載されている

VREF 値は標準値です。

4. 計測を開始する入力電圧レベルです。

5. IBIS モデルで使用される、および/または図 1 に示す VREF/VMEAS パラメーターとは無関係の入力基準電圧です。

6. 記載されている値は差動入力電圧です。

X-Ref Target - Figure 1

図 1 : シングルエンドのテストセットアップ


図 2 : 差動のテストセットアップ

表 23 : 入力遅延の計測方法 (続き)

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS

(1)(4)(6)

VREF

(1)(3)(5)

VREF

RREF

VMEAS(Voltage Level When Taking Delay Measurement)

CREF (Probe Capacitance)

FPGA Output

DS182_04_081114

RREF VMEAS

+

–

CREF

FPGA Output

DS182_05_080814





表 24 : 出力遅延の計測方法

説明 I/O 規格の属性RREF (W)

CREF(1)

(pF)VMEAS

(V)VREF(V)

LVCMOS、 1.2V LVCMOS12 1M 0 0.6 0

LVCMOS/LVDCI/HSLVDCI、 1.5V LVCMOS15、 LVDCI_15、HSLVDCI_15

1M 0 0.75 0

LVCMOS/LVDCI/HSLVDCI、 1.8V LVCMOS18、 LVDCI_15、HSLVDCI_18

1M 0 0.9 0



LVTTL、 3.3V LVTTL 1M 0 1.65 0

PCI33、 3.3V PCI33_3 25 10 1.65 0

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 50 0 VREF 0.6

HSTL、クラス I、 1.5V HSTL_I 50 0 VREF 0.75

HSTL、クラス II、 1.5V HSTL_II 25 0 VREF 0.75

HSTL、クラス I、 1.8V HSTL_I_18 50 0 VREF 0.9

HSTL、クラス II、 1.8V HSTL_II_18 25 0 VREF 0.9

HSUL (高速非終端ロジック )、 1.2V HSUL_12 50 0 VREF 0.6

SSTL12、 1.2V SSTL12 50 0 VREF 0.6

SSTL135/SSTL135_R、 1.35V SSTL135、 SSTL135_R 50 0 VREF 0.675

SSTL15/SSTL15_R、 1.5V SSTL15、 SSTL15_R 50 0 VREF 0.75

SSTL (スタブ直列終端ロジック )、クラス I および II、 1.8V

SSTL18_I、 SSTL18_II 50 0 VREF 0.9

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 50 0 VREF 0.9

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 50 0 VREF 0.6

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、 DIFF_HSTL_II 50 0 VREF 0.75

DIFF_HSTL、クラス I および II、 1.8V DIFF_HSTL_I_18、 DIFF_HSTL_II_18 50 0 VREF 0.9

DIFF_HSUL_12、 1.2V DIFF_HSUL_12 50 0 VREF 0.6

DIFF_SSTL12、 1.2V DIFF_SSTL12 50 0 VREF 0.6

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、 DIFF_SSTL135_R 50 0 VREF 0.675

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、 DIFF_SSTL15_R 50 0 VREF 0.75

DIFF_SSTL18、クラス I および II、 1.8V DIFF_SSTL18_I、 DIFF_SSTL18_II 50 0 VREF 0.9

LVDS (低電圧差動信号)、 1.8V LVDS 100 0 0(2) 0

LVDS, 2.5V LVDS_25 100 0 0(2) 0

BLVDS (バス LVDS)、 2.5V BLVDS_25 100 0 0(2) 0

mini LVDS、 2.5V MINI_LVDS_25 100 0 0(2) 0

PPDS_25 PPDS_25 100 0 0(2) 0

RSDS_25 RSDS_25 100 0 0(2) 0

TMDS_33 TMDS_33 50 0 0(2) 3.3

注記 :

1. CREF はプローブの容量を示し、通常は 0pF です。

2. 記載されている値は差動出力電圧です。





入力/出力ロジックのスイッチ特性

表 25 : ILOGIC のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

セットアップ/ホールド

TICE1CK/TICKCE1

CE1 ピンの CLK に対するセットアップ/ホールド

0.42/0.00 0.48/0.00 0.67/0.00 0.67/0.00 0.48/0.00 0.56/-0.16 ns

TISRCK/TICKSR SR ピンの CLK に対するセットアップ/ホールド

0.53/0.01 0.61/0.01 0.99/0.01 0.99/0.01 0.61/0.01 0.88/-0.30 ns

TIDOCKE2/TIOCKDE2

D ピンの CLK に対するセットアップ/ホールド (IDELAY 未使用) (HP I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 0.01/0.29 0.01/0.41 ns

TIDOCKDE2/TIOCKDDE2

DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用) (HP I/Oバンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 0.02/0.29 0.01/0.41 ns

TIDOCKE3/TIOCKDE3

D ピンの CLK に対するセットアップ/ホールド (IDELAY 未使用) (HR I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 0.01/0.29 0.01/0.41 ns

TIDOCKDE3/TIOCKDDE3

DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用) (HR I/Oバンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 0.02/0.29 0.01/0.41 ns

組み合わせ

TIDIE2 D ピンから O ピンまでの伝搬遅延 (遅延なし) (HP I/O バンクのみ)

0.09 0.10 0.12 0.12 0.10 0.14 ns

TIDIDE2 DDLY ピンから O ピンまでの伝搬遅延(IDELAY を使用) (HP I/O バンクのみ)

0.10 0.11 0.13 0.13 0.11 0.15 ns

TIDIE3 D ピンから O ピンまでの伝搬遅延(遅延なし) (HR I/O バンクのみ)

0.09 0.10 0.12 0.12 0.10 0.14 ns

TIDIDE3 DDLY ピンから O ピンまでの伝搬遅延(IDELAY を使用) (HR I/O バンクのみ)

0.10 0.11 0.13 0.13 0.11 0.15 ns

シーケンシャル遅延

TIDLOE2 フリップフロップをラッチとして使用する場合の D ピンから Q1 ピンまでの遅延 (遅延なし) (HP I/O バンクのみ)

0.36 0.39 0.45 0.45 0.39 0.54 ns

TIDLODE2 フリップフロップをラッチとして使用する場合の DDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用) (HP I/O バンクのみ)

0.36 0.39 0.45 0.45 0.39 0.55 ns

TIDLOE3 フリップフロップをラッチとして使用する場合の D ピンから Q1 ピンまでの遅延 (遅延なし) (HR I/O バンクのみ)

0.36 0.39 0.45 0.45 0.39 0.54 ns

TIDLODE3 フリップフロップをラッチとして使用する場合の DDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用) (HR I/O バンクのみ)

0.36 0.39 0.45 0.45 0.39 0.55 ns

TICKQ CLK から Q 出力までの遅延 0.47 0.50 0.58 0.58 0.50 0.71 ns

TRQ_ILOGICE2 SR ピンから OQ/TQ 出力までの遅延(HP I/O バンクのみ)

0.84 0.94 1.16 1.16 0.94 1.32 ns





TGSRQ_ILOGICE2 グローバルセット / リセットから Q 出力までの遅延 (HP I/O バンクのみ)

7.60 7.60 10.51 10.51 7.60 11.39 ns

TRQ_ILOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ)

0.84 0.94 1.16 1.16 0.94 1.32 ns

TGSRQ_ILOGICE3 グローバルセット / リセットから Q 出力までの遅延 (HR I/O バンクのみ)

7.60 7.60 10.51 10.51 7.60 11.39 ns

セット /リセット

TRPW_ILOGICE2 小パルス幅、 SR 入力 (HP I/O バンクのみ)

0.54 0.63 0.63 0.63 0.63 0.68 ns、小

TRPW_ILOGICE3 小パルス幅、 SR 入力 (HR I/O バンクのみ)

0.54 0.63 0.63 0.63 0.63 0.68 ns、小

表 26 : OLOGIC のスイッチ特性

シンボル説明


単位

1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE


TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド

0.45/–0.13 0.50/-0.13 0.58/-0.13 0.58/-0.13 0.50/-0.13 0.79/-0.18 ns

TOOCECK/TOCKOCE

OCE ピンの CLK に対するセットアップ/ホールド

0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 0.29/0.03 0.35/-0.10 ns

TOSRCK/TOCKSR SR ピンの CLK に対するセットアップ/ホールド

0.32/0.18 0.38/0.18 0.70/0.18 0.70/0.18 0.38/0.18 0.62/-0.04 ns

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド

0.49/-0.16 0.56/-0.16 0.68/-0.16 0.68/-0.13 0.56/-0.16 0.67/-0.18 ns

TOTCECK/

TOCKTCE

TCE ピンの CLK に対するセットアップ/ホールド

0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.06 0.30/0.01 0.31/-0.10 ns

組み合わせ

TODQ D1 から OQ 出力または T1 から TQ 出力までの遅延

0.73 0.81 0.97 0.97 0.81 1.18 ns


TOCKQ CLK から OQ/TQ 出力までの遅延

0.41 0.43 0.49 0.49 0.43 0.63 ns

TRQ_OLOGICE2 SR ピンから OQ/TQ 出力までの遅延 (HP I/O バンクのみ)

0.63 0.70 0.83 0.83 0.70 1.12 ns

TGSRQ_OLOGICE2 グローバルセット / リセットから Q 出力までの遅延 (HP I/O バンクのみ)

7.60 7.60 10.51 10.51 7.60 11.39 ns

TRQ_OLOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ)

0.63 0.70 0.83 0.83 0.70 1.12 ns

表 25 : ILOGIC のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





入力シリアライザー /デシリアライザーのスイッチ特性

TGSRQ_OLOGICE3 グローバルセット / リセットから Q 出力までの遅延 (HR I/Oバンクのみ)

7.60 7.60 10.51 10.51 7.60 11.39 ns


TRPW_OLOGICE2 小パルス幅、SR 入力 (HP I/Oバンクのみ)

0.54 0.54 0.63 0.63 0.54 0.68 ns、小

TRPW_OLOGICE3 小パルス幅、SR 入力 (HR I/Oバンクのみ)

0.54 0.54 0.63 0.63 0.54 0.68 ns、小

表 27 : ISERDES のスイッチ特性

シンボル説明


単位

1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/TISCKC_BITSLIP

BITSLIP ピンの CLKDIV に対するセットアップ/ホールド

0.01/0.12 0.02/0.13 0.02/0.15 0.02/0.15 0.02/0.13 0.02/0.21 ns

TISCCK_CE/TISCKC_CE

(2)CE ピン (CE1) の CLK に対するセットアップ/ホールド

0.39/–0.02 0.44/-0.02 0.63/-0.02 0.63/-0.02 0.44/-0.02 0.51/-0.22 ns

TISCCK_CE2/ TISCKC_CE2

(2)CE ピン (CE2) の CLKDIV に対するセットアップ/ホールド

-0.12/0.29 -0.12/0.31 -0.12/0.35 -0.12/0.35 -0.12/0.31 -0.17/0.40 ns

データラインのセットアップ/ホールド

TISDCK_D/TISCKD_D

D ピンの CLK に対するセットアップ/ホールド

-0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.04/0.19 ns

TISDCK_DDLY/TISCKD_DDLY

DDLY ピンの CLK に対するセットアップ / ホールド(IDELAY を使用)(1)

-0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.03/0.19 ns

TISDCK_D_DDR/TISCKD_D_DDR

DDR モードでの、 D ピンのCLK に対するセットアップ/ホールド

-0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.04/0.19 ns

TISDCK_DDLY_DD

R/TISCKD_DDLY_

DDR

DDR モードでの、 D ピンのCLK に対するセットアップ/ホールド (IDELAY を使用)(1)

0.11/0.11 0.12/0.12 0.15/0.15 0.15/0.15 0.12/0.12 0.19/0.19 ns


TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延

0.46 0.47 0.58 0.58 0.47 0.67 ns

伝搬遅延

表 26 : OLOGIC のスイッチ特性 (続き)

シンボル説明


単位

1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE





出力シリアライザー /デシリアライザーのスイッチ特性

TISDO_DO D 入力から DO 出力ピンまでの遅延

0.09 0.10 0.12 0.12 0.10 0.14 ns

注記 :

1. タップが 0 の場合の値です。

2. TISCCK_CE2 および TISCKC_CE2 は、タイミングレポートでは TISCCK_CE/TISCKC_CE と表示されます。

表 28 : OSERDES のスイッチ特性

シンボル説明


単位

1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE


TOSDCK_D/TOSCKD_D

D 入力の CLKDIV に対するセットアップ/ホールド

0.37/0.02 0.40/0.02 0.55/0.02 0.55/0.02 0.40/0.02 0.44/-0.24 ns

TOSDCK_T/TOSCKD_T

(1)T 入力の CLK に対するセットアップ/ホールド

0.49/-0.15 0.56/-0.15 0.68/-0.15 0.68/-0.15 0.56/-0.15 0.67/-0.25 ns

TOSDCK_T2/TOSCKD_T2

(1)T 入力の CLKDIV に対するセットアップ/ホールド

0.27/-0.15 0.30/-0.15 0.34/-0.15 0.34/-0.15 0.30/-0.15 0.46/-0.25 ns

TOSCCK_OCE/TOSCKC_OCE

OCE 入力の CLK に対するセットアップ/ホールド

0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 0.29/0.03 0.35/-0.15 ns

TOSCCK_S SR ( リセット ) 入力の CLKDIVに対するセットアップ

0.41 0.46 0.75 0.75 0.46 0.70 ns

TOSCCK_TCE/TOSCKC_TCE

TCE 入力の CLK に対するセットアップ/ホールド

0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.01 0.30/0.01 0.31/-0.15 ns


TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延

0.35 0.37 0.42 0.42 0.37 0.54 ns

TOSCKO_TQ CLK から TQ までの Clock-to-Out 遅延

0.41 0.43 0.49 0.49 0.43 0.63 ns

組み合わせ

TOSDO_TTQ T 入力から TQ 出力までの遅延 0.73 0.81 0.97 0.97 0.81 1.18 ns

注記 :

1. TOSDCK_T2 および TOSCKD_T2 は、タイミングレポートでは TOSDCK_T/TOSCKD_T と表示されます。

表 27 : ISERDES のスイッチ特性 (続き)

シンボル説明


単位

1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE





入力/出力遅延のスイッチ特性

表 29 : 入力/出力遅延のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/- 1Q

-2LI -2LE

IDELAYCTRL

TDLYCCO_RDY IDELAYCTRL のリセットからレディ

3.22 3.22 3.22 3.22 3.22 3.22 µs

FIDELAYCTRL_REF REFCLK 周波数 = 200.00(1) 200.00 200.00 200.00 200.00 200.00 200.00 MHz

REFCLK 周波数 = 300.00(1) 300.00 300.00 N/A N/A 300.00 N/A MHz

REFCLK 周波数 = 400.00(1) 400.00 400.00 N/A N/A 400.00 N/A MHz

IDELAYCTRL_REF_PRECISION

REFCLK 精度 ±10 ±10 ±10 ±10 ±10 ±10 MHz

TIDELAYCTRL_RPW 小リセットパルス幅 52.00 52.00 52.00 52.00 52.00 52.00 ns

IDELAY/ODELAY

TIDELAYRESOLUTION IDELAY/ODELAY チェーンの遅延精度

1/(32 x 2 x FREF) µs

TIDELAYPAT_JIT およびTODELAYPAT_JIT

クロックパターンの遅延チェーンにおけるパターン依存周期ジッター (2)

0 0 0 0 0 0 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(3)

±5 ±5 ±5 ±5 ±5 ±5 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(4)

±9 ±9 ±9 ±9 ±9 ±9 ps/タップ

TIDELAY_CLK_MAX/TODELAY_CLK_MAX

IDELAY/ODELAY への CLK 入力の大周波数

800.00 800.00 710.00 710.00 800.00 710.00 MHz

TIDCCK_CE/TIDCKC_CE

CE ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.11/0.10 0.14/0.12 0.18/0.14 0.18/0.14 0.14/0.12 0.14/0.16 ns

TODCCK_CE/TODCKC_CE

CE ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.14/0.03 0.16/0.04 0.19/0.05 0.19/0.05 0.16/0.04 0.28/0.06 ns

TIDCCK_INC/TIDCKC_INC

INC ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.10/0.14 0.12/0.16 0.14/0.20 0.14/0.20 0.12/0.16 0.10/0.23 ns

TODCCK_INC/TODCKC_INC

INC ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.10/0.07 0.12/0.08 0.13/0.09 0.13/0.09 0.12/0.08 0.19/0.16 ns

TIDCCK_RST/TIDCKC_RST

RST ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.13/0.08 0.14/0.10 0.16/0.12 0.16/0.12 0.14/0.10 0.22/0.19 ns

TODCCK_RST/TODCKC_RST

RST ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.16/0.04 0.19/0.06 0.24/0.08 0.24/0.08 0.19/0.06 0.32/0.11 ns

TIDDO_IDATAIN IDELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 注記 5 注記 5 ps

TODDO_ODATAIN ODELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 注記 5 注記 5 ps

注記 :

1. タップ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。

2. HIGH_PERFORMANCE モードが TRUE または FALSE の場合です。

3. HIGH_PERFORMANCE モードが TRUE の場合です。

4. HIGH_PERFORMANCE モードが FALSE の場合です。

5. 遅延は IDELAY/ODELAY タップの設定に依存します。実際の値は、タイミングレポートを参照してください。





CLB のスイッチ特性

表 30 : IO_FIFO のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

IO_FIFO の Clock-to-Out 遅延

TOFFCKO_DO RDCLK から Q 出力までの遅延

0.51 0.56 0.63 0.63 0.56 0.81 ns

TCKO_FLAGS クロックから IO_FIFO フラグまでの遅延

0.59 0.62 0.81 0.81 0.62 0.77 ns


TCCK_D/TCKC_D

D 入力から WRCLK 0.43/-0.01 0.47/-0.01 0.53/-0.01 0.53/0.09 0.47/-0.01 0.76/-0.05 ns

TIFFCCK_WREN/TIFFCKC_WREN

WREN から WRCLK 0.39/-0.01 0.43/-0.01 0.50/-0.01 0.50/-0.01 0.43/-0.01 0.70/-0.05 ns

TOFFCCK_RDEN/TOFFCKC_RDEN

RDEN から RDCLK 0.49/0.01 0.53/0.02 0.61/0.02 0.61/0.02 0.53/0.02 0.79/-0.02 ns

小パルス幅

TPWH_IO_FIFO RESET、 RDCLK、WRCLK

0.81 0.92 1.08 1.08 0.92 1.29 ns

TPWL_IO_FIFO RESET、 RDCLK、WRCLK

0.81 0.92 1.08 1.08 0.92 1.29 ns

大周波数

FMAX RDCLK および WRCLK 533.05 470.37 400.00 400.00 470.37 333.33 MHz

表 31 : CLB のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

組み合わせ遅延

TILO An–Dn LUT アドレスから A までの遅延 0.05 0.05 0.06 0.06 0.05 0.07 ns、大

TILO_2 An–Dn LUT アドレスからAMUX/CMUX までの遅延

0.15 0.16 0.19 0.19 0.16 0.22 ns、大

TILO_3 An–Dn LUT アドレスから BMUX_A までの遅延

0.24 0.25 0.30 0.30 0.25 0.37 ns、大

TITO An – Dn 入力から A–DQ 出力までの遅延 0.58 0.61 0.74 0.74 0.61 0.91 ns、大

TAXA AX 入力から AMUX 出力までの遅延 0.38 0.40 0.49 0.49 0.40 0.62 ns、大

TAXB AX 入力から BMUX 出力までの遅延 0.40 0.42 0.52 0.52 0.42 0.66 ns、大

TAXC AX 入力から CMUX 出力までの遅延 0.39 0.41 0.50 0.50 0.41 0.62 ns、大

TAXD AX 入力から DMUX 出力までの遅延 0.43 0.44 0.52 0.52 0.44 0.67 ns、大

TBXB BX 入力から BMUX 出力までの遅延 0.31 0.33 0.40 0.40 0.33 0.51 ns、大

TBXD BX 入力から DMUX 出力までの遅延 0.38 0.39 0.47 0.47 0.39 0.62 ns、大

TCXC CX 入力から CMUX 出力までの遅延 0.27 0.28 0.34 0.34 0.28 0.43 ns、大

TCXD CX 入力から DMUX 出力までの遅延 0.33 0.34 0.41 0.41 0.34 0.54 ns、大





TDXD DX 入力から DMUX 出力までの遅延 0.32 0.33 0.40 0.40 0.33 0.52 ns、大


TCKO クロックから AQ – DQ 出力までの遅延 0.26 0.27 0.32 0.32 0.27 0.40 ns、大

TSHCKO クロックから AMUX – DMUX 出力までの遅延

0.32 0.32 0.39 0.39 0.32 0.46 ns、大

クロック CLK 前後における CLB フリップフロップのセットアップ/ホールドタイム

TAS/TAH A–D フリップフロップの AN–DN 入力から CLK

0.01/0.12 0.02/0.13 0.03/0.18 0.03/0.24 0.02/0.13 0.02/0.18 ns、小

TDICK/TCKDI A–D フリップフロップの AX–DX 入力から CLK

0.04/0.14 0.04/0.14 0.05/0.20 0.05/0.26 0.04/0.14 0.05/0.21 ns、小

MUX および/またはキャリーロジックを介する A – D フリップフロップの AX –DX 入力から CLK

0.36/0.10 0.37/0.11 0.46/0.16 0.46/0.22 0.37/0.11 0.56/0.15 ns、小

TCECK_CLB/TCKCE_CLB

A – D フリップフロップの CE 入力からCLK

0.19/0.05 0.20/0.05 0.25/0.05 0.25/0.11 0.20/0.05 0.24/0.04 ns、小

TSRCK/TCKSR A – D フリップフロップの SR 入力からCLK

0.30/0.05 0.31/0.07 0.37/0.09 0.37/0.22 0.31/0.07 0.48/0.05 ns、小


TSRMIN SR 入力小パルス幅 0.52 0.78 1.04 1.04 0.78 0.95 ns、小

TRQ SR 入力から AQ – DQ フリップフロップまでの遅延

0.38 0.38 0.46 0.46 0.38 0.59 ns、大

TCEO CE 入力から AQ – DQ フリップフロップまでの遅延

0.34 0.35 0.43 0.43 0.35 0.54 ns、大

FTOG トグル周波数 (エクスポート制御用) 1818 1818 1818 1818 1818 1286 MHz

表 31 : CLB のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





CLB 分散 RAM のスイッチ特性 (SLICEM のみ)

CLB シフトレジスタのスイッチ特性 (SLICEM のみ)

表 32 : CLB 分散 RAM のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE


TSHCKO クロックから A – B 出力までの遅延

0.68 0.70 0.85 0.85 0.70 1.08 ns、大

TSHCKO_1 クロックから AMUX – BMUX出力までの遅延

0.91 0.95 1.15 1.15 0.95 1.44 ns、大

クロック CLK 前後におけるセットアップタイムおよびホールドタイム

TDS_LRAM/TDH_LRAM

A – D 入力から CLK 0.45/0.23 0.45/0.24 0.54/0.27 0.54/0.28 0.45/0.24 0.69/0.33 ns、小

TAS_LRAM/TAH_LRAM

An 入力からクロック 0.13/0.50 0.14/0.50 0.17/0.58 0.17/0.61 0.14/0.50 0.21/0.63 ns、小

MUX および/またはキャリーロジックを介する An 入力からクロック

0.40/0.16 0.42/0.17 0.52/0.23 0.52/0.29 0.42/0.17 0.63/0.23 ns、小

TWS_LRAM/TWH_LRAM

WE 入力からクロック 0.29/0.09 0.30/0.09 0.36/0.09 0.36/0.11 0.30/0.09 0.46/0.10 ns、小

TCECK_LRAM/TCKCE_LRAM

CE 入力から CLK 0.29/0.09 0.30/0.09 0.37/0.09 0.37/0.11 0.30/0.09 0.47/0.10 ns、小

クロック CLK

TMPW 小パルス幅 0.68 0.77 0.91 0.91 0.77 1.11 ns、小

TMCP 小クロック周期 1.35 1.54 1.82 1.82 1.54 2.22 ns、小

注記 :

1. TSHCKO は CLK から XMUX 出力までの遅延も表します。タイミングレポートで、 CLK から XMUX までのパスを参照してください。

表 33 : CLB シフトレジスタのスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE


TREG クロックから A – D 出力までの遅延

0.96 0.98 1.20 1.20 0.98 1.35 ns、大

TREG_MUX クロックから AMUX – DMUX 出力までの遅延

1.19 1.23 1.50 1.50 1.23 1.72 ns、大

TREG_M31 クロックから M31 出力を介したDMUX

0.89 0.91 1.10 1.10 0.91 1.25 ns、大


TWS_SHFREG/TWH_SHFREG

WE 入力 0.26/0.09 0.27/0.09 0.33/0.09 0.33/0.11 0.27/0.09 0.41/0.10 ns、小

TCECK_SHFREG/TCKCE_SHFREG

CE 入力から CLK 0.27/0.09 0.28/0.09 0.33/0.09 0.33/0.11 0.28/0.09 0.42/0.10 ns、小

TDS_SHFREG/TDH_SHFREG

A – D 入力から CLK 0.28/0.26 0.28/0.26 0.33/0.30 0.33/0.36 0.28/0.26 0.41/0.36 ns、小





ブロック RAM および FIFO のスイッチ特性

クロック CLK

TMPW_SHFREG 小パルス幅 0.55 0.65 0.78 0.78 0.65 0.91 ns、小

表 34 : ブロック RAM および FIFO のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

ブロック RAM および FIFO の Clock-to-Out 遅延

TRCKO_DO および

TRCKO_DO_REG(1)

クロック CLK から DOUT 出力までの遅延 (出力レジスタなし)(2)(3)

1.57 1.80 2.08 2.08 1.80 2.44 ns、大

クロック CLK から DOUT 出力までの遅延 (出力レジスタあり )(4)(5)

0.54 0.63 0.75 0.75 0.63 0.86 ns、大

TRCKO_DO_ECC および

TRCKO_DO_ECC_REG

ECC を使用した場合のクロックCLK から DOUT 出力までの遅延(出力レジスタなし)(2)(3)

2.35 2.58 3.26 3.26 2.58 4.49 ns、大

ECC を使用した場合のクロックCLK から DOUT 出力までの遅延(出力レジスタあり )(4)(5)

0.62 0.69 0.80 0.80 0.69 0.94 ns、大

TRCKO_DO_CASCOUT および

TRCKO_DO_CASCOUT_REG

カスケード接続した場合のクロック CLK から DOUT 出力までの遅延 (出力レジスタなし)(2)

2.21 2.45 2.80 2.80 2.45 3.19 ns、大

カスケード接続した場合のクロック CLK から DOUT 出力までの遅延 (出力レジスタあり )(4)

0.98 1.08 1.24 1.24 1.08 1.32 ns、大

TRCKO_FLAGS クロック CLK から FIFO フラグ出力までの遅延(6)

0.65 0.74 0.89 0.89 0.74 0.97 ns、大

TRCKO_POINTERS クロック CLK から FIFO ポインター出力までの遅延(7)

0.79 0.87 0.98 0.98 0.87 1.10 ns、大

TRCKO_PARITY_ECC エンコード専用モードの ECC を使用した場合のクロック CLK から ECCPARITY までの遅延

0.66 0.72 0.80 0.80 0.72 0.93 ns、大

TRCKO_SDBIT_ECC および

TRCKO_SDBIT_ECC_REG

クロック CLK から BITERR 出力までの遅延 (出力レジスタなし)

2.17 2.38 3.01 3.01 2.38 4.15 ns、大

クロック CLK から BITERR 出力までの遅延 (出力レジスタあり )

0.57 0.65 0.76 0.76 0.65 0.89 ns、大

TRCKO_RDADDR_ECC およびTRCKO_RDADDR_ECC_REG

ECC を使用した場合のクロックCLK から RDADDR 出力までの遅延 (出力レジスタなし)

0.64 0.74 0.90 0.90 0.74 0.98 ns、大

ECC を使用した場合のクロックCLK から RDADDR 出力までの遅延 (出力レジスタあり )

0.71 0.79 0.92 0.92 0.79 1.10 ns、大

表 33 : CLB シフトレジスタのスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE






TRCCK_ADDRA/

TRCKC_ADDRA

ADDR 入力(8) 0.38/0.27

0.42/0.28

0.48/0.31

0.48/0.38

0.42/0.28

0.65/0.38

ns、小

TRDCK_DI_WF_NC/TRCKD_DI_WF_NC

ブロック RAM を WRITE_FIRSTまたは NO_CHANGE モードにコンフィギュレーションした場合のデータ入力セットアップ/ホールドタイム(9)

0.49/0.51

0.55/0.53

0.63/0.57

0.63/0.57

0.55/0.53

0.78/0.64

ns、小

TRDCK_DI_RF/

TRCKD_DI_RF

ブロック RAM を READ_FIRSTモードにコンフィギュレーションする場合のデータ入力セットアップ/ホールドタイム(9)

0.17/0.25

0.19/0.29

0.21/0.35

0.21/0.35

0.19/0.29

0.25/0.32

ns、小

TRDCK_DI_ECC/TRCKD_DI_ECC

標準モードのブロック RAM ECCを使用した場合の DIN 入力(9)

0.42/0.37

0.47/0.39

0.53/0.43

0.53/0.58

0.47/0.39

0.66/0.46

ns、小

TRDCK_DI_ECCW/TRCKD_DI_ECCW

ブロック RAM ECC エンコードのみを使用した場合の DIN入力(9)

0.79/0.37

0.87/0.39

0.99/0.43

0.99/0.58

0.87/0.39

1.17/0.41

ns、小

TRDCK_DI_ECC_FIFO/TRCKD_DI_ECC_FIFO

標準モードの FIFO ECC を使用した場合の DIN 入力(9)

0.89/0.47

0.98/0.50

1.12/0.54

1.12/0.69

0.98/0.50

1.32/0.65

ns、小

TRCCK_INJECTBITERR/TRCKC_INJECTBITERR

ECC モードでシングル/ダブルビットエラーを挿入

0.49/0.30

0.55/0.31

0.63/0.34

0.63/0.43

0.55/0.31

0.78/0.41

ns、小

TRCCK_EN/TRCKC_EN ブロック RAM のイネーブル(EN) 入力

0.30/0.17

0.33/0.18

0.38/0.20

0.38/0.32

0.33/0.18

0.48/0.22

ns、小

TRCCK_REGCE/

TRCKC_REGCE

出力レジスタの CE 入力 0.21/0.13

0.25/0.13

0.31/0.14

0.31/0.19

0.25/0.13

0.34/0.16

ns、小

TRCCK_RSTREG/

TRCKC_RSTREG

同期 RSTREG 入力 0.25/0.06

0.27/0.06

0.29/0.06

0.29/0.14

0.27/0.06

0.35/0.06

ns、小

TRCCK_RSTRAM/

TRCKC_RSTRAM

同期 RSTRAM 入力 0.27/0.35

0.29/0.37

0.31/0.39

0.31/0.39

0.29/0.37

0.34/0.40

ns、小

TRCCK_WEA/

TRCKC_WEA

ライトイネーブル (WE) 入力 (ブロック RAM のみ)

0.38/0.15

0.41/0.16

0.46/0.17

0.46/0.29

0.41/0.16

0.54/0.19

ns、小

TRCCK_WREN/

TRCKC_WREN

WREN FIFO 入力 0.39/0.25

0.39/0.30

0.40/0.37

0.40/0.49

0.39/0.30

0.65/0.37

ns、小

TRCCK_RDEN/

TRCKC_RDEN

RDEN FIFO 入力 0.36/0.26

0.36/0.30

0.37/0.37

0.37/0.49

0.36/0.30

0.60/0.38

ns、小

リセット遅延

TRCO_FLAGS リセット RST から FIFO フラグ/ポインターまでの遅延(10)

0.76 0.83 0.93 0.93 0.83 1.06 ns、大

TRREC_RST/

TRREM_RST

FIFO リセットリカバリおよび削除タイミング(11)

1.59/-0.68

1.76/-0.68

2.01/-0.68

2.01/-0.68

1.76/-0.68

2.07/-0.60

ns、大

表 34 : ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





大周波数

FMAX_BRAM_WF_NC ブロック RAM (Write First および No Change モード)

SDP RF モードではない

601.32 543.77 458.09 458.09 543.77 372.44 MHz

FMAX_BRAM_RF

_PERFORMANCE

ブロック RAM (Read First、 Performance モード)

SDP RF モード、ポート A とポート B 間でアドレス重複なし

601.32 543.77 458.09 458.09 543.77 372.44 MHz

FMAX_BRAM_RF_

DELAYED_WRITE

ブロック RAM (Read First、Delayed_write モード)

SDP RF モード、ポート A とポート B 間でアドレス重複の可能性あり

528.26 477.33 400.80 400.80 477.33 317.36 MHz

FMAX_CAS_WF_NC カスケード接続されたブロックRAM (Write First、 No Change モード)

カスケード接続、 RF モードではない

551.27 493.83 408.00 408.00 493.83 322.48 MHz

FMAX_CAS_RF

_PERFORMANCE

カスケード接続されたブロックRAM(Read First、 Performance モード)

RF モードでカスケード接続されている場合、アドレス重複の可能性はなし/1 つのポートが無効

551.27 493.83 408.00 408.00 493.83 322.48 MHz

FMAX_CAS_RF_

DELAYED_WRITE

RF モードでカスケード接続されている場合、ポート A とポート B間でアドレス重複の可能性あり

478.24 427.35 350.88 350.88 427.35 267.38 MHz

FMAX_FIFO ECC を使用しない場合のすべてのモードの FIFO

601.32 543.77 458.09 458.09 543.77 372.44 MHz

FMAX_ECC ECC コンフィギュレーションのブロック RAM および FIFO

484.26 430.85 351.12 351.12 430.85 254.13 MHz

注記 :

1. タイミングレポートでは、すべてのパラメーターが TRCKO_DO と表示されます。

2. TRCKO_DOR には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOW、 TRCKO_DOPR、および TRCKO_DOPW が含まれます。

3. これらのパラメーターは、 DO_REG = 0 に設定された同期 FIFO にも適用されます。

4. TRCKO_DO には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOP が含まれます。

5. これらのパラメーターは、 DO_REG = 1 に設定されたマルチレート (非同期) FIFO および同期 FIFO にも適用されます。

6. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含まれます。

7. TRCKO_POINTERS には、 TRCKO_RDCOUNT および TRCKO_WRCOUNT の両方が含まれます。

8. ADDR のセットアップおよびホールドタイムは、 WE が無効の場合でも、 EN がアサートされるときに満たされている必要があります。満たされていな

いと、ブロック RAM データが破損する可能性があります。

9. これらのパラメーターには、 A 入力と B 入力、およびそれらのパリティ入力が含まれます。

10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、および WRCOUNT が含まれます。

11. RDEN および WREN は、リセット前から終了するまでの間 Low に保持しておく必要があります。FIFO のリセットは、も低速のクロック (WRCLK または RDCLK) の少なくとも立ち上がりエッジ 5 回分アサートする必要があります。

表 34 : ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





DSP48E1 のスイッチ特性

表 35 : DSP48E1 のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

データ /制御ピンから入力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_A_AREG/ TDSPCKD_A_AREG

A 入力から A レジスタ CLK 0.24/0.12

0.27/0.14

0.31/0.16

0.33/0.18

0.27/0.14

0.38/0.12

ns

TDSPDCK_B_BREG/TDSPCKD_B_BREG

B 入力から B レジスタ CLK 0.28/0.13

0.32/0.14

0.39/0.15

0.41/0.18

0.32/0.14

0.51/0.16

ns

TDSPDCK_C_CREG/TDSPCKD_C_CREG

C 入力から C レジスタ CLK 0.15/0.15

0.17/0.17

0.20/0.20

0.20/0.22

0.17/0.17

0.31/0.21

ns

TDSPDCK_D_DREG/TDSPCKD_D_DREG

D 入力から D レジスタ CLK 0.21/0.19

0.27/0.22

0.35/0.26

0.35/0.27

0.27/0.22

0.46/0.20

ns

TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG

ACIN 入力から A レジスタCLK

0.21/0.12

0.24/0.14

0.27/0.16

0.30/0.16

0.24/0.14

0.31/0.12

ns

TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG

BCIN 入力から B レジスタCLK

0.22/0.13

0.25/0.14

0.30/0.15

0.32/0.15

0.25/0.14

0.34/0.16

ns

データピンからパイプラインレジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_MREG_MULT/ TDSPCKD_{A, B}_MREG_MULT

{A、 B} 入力から M レジスタCLK (乗算器を使用)

2.04/-0.01

2.34/-0.01

2.79/-0.01

2.79/-0.01

2.34/-0.01

3.66/-0.06

ns

TDSPDCK_{A, D}_ADREG/TDSPCKD_{A, D}_ADREG

{A、 D} 入力から AD レジスタCLK

1.09/-0.02

1.25/-0.02

1.49/-0.02

1.49/-0.02

1.25/-0.02

1.94/-0.23

ns

データ /制御ピンから出力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_PREG_MULT/ TDSPCKD_{A, B} _PREG_MULT

{A、 B} 入力から P レジスタCLK (乗算器を使用)

3.41/-0.24

3.90/-0.24

4.64/-0.24

4.64/-0.24

3.90/-0.24

5.89/-0.41

ns

TDSPDCK_D_PREG_MULT/ TDSPCKD_D_PREG_MULT

D 入力から P レジスタ CLK(乗算器を使用)

3.33/-0.62

3.81/-0.62

4.53/-0.62

4.53/-0.62

3.81/-0.62

5.70/-1.42

ns

TDSPDCK_{A, B} _PREG/TDSPCKD_{A, B} _PREG

A または B 入力から P レジスタ CLK (乗算器は未使用)

1.47/-0.24

1.68/-0.24

2.00/-0.24

2.00/-0.24

1.68/-0.24

2.37/-0.41

ns

TDSPDCK_C_PREG/ TDSPCKD_C_PREG

C 入力から P レジスタ CLK(乗算器は未使用)

1.30/-0.22

1.49/-0.22

1.78/-0.22

1.78/-0.22

1.49/-0.22

2.11/-0.36

ns

TDSPDCK_PCIN_PREG/ TDSPCKD_PCIN_PREG

PCIN 入力から P レジスタ CLK 1.12/-0.13

1.28/-0.13

1.52/-0.13

1.52/-0.13

1.28/-0.13

1.81/-0.21

ns

CE ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{CEA;CEB}_{AREG;BREG}/ TDSPCKD_{CEA;CEB}_{AREG;BREG}

{CEA、 CEB} 入力から {A、 B}レジスタ CLK

0.30/0.05

0.36/0.06

0.44/0.09

0.44/0.09

0.36/0.06

0.55/0.09

ns

TDSPDCK_CEC_CREG/ TDSPCKD_CEC_CREG

CEC 入力から C レジスタ CLK 0.24/0.08

0.29/0.09

0.36/0.11

0.36/0.11

0.29/0.09

0.43/0.11

ns

TDSPDCK_CED_DREG/ TDSPCKD_CED_DREG

CED 入力から D レジスタ CLK 0.31/-0.02

0.36/-0.02

0.44/-0.02

0.44/0.02

0.36/-0.02

0.58/0.12

ns

TDSPDCK_CEM_MREG/ TDSPCKD_CEM_MREG

CEM 入力から M レジスタCLK

0.26/0.15

0.29/0.17

0.33/0.20

0.33/0.20

0.29/0.17

0.39/0.25

ns

TDSPDCK_CEP_PREG/ TDSPCKD_CEP_PREG

CEP 入力から P レジスタ CLK 0.31/0.01

0.36/0.01

0.45/0.01

0.45/0.01

0.36/0.01

0.54/0.00

ns





RST ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{RSTA; RSTB}_{AREG;B R E G } / T D S P C K D _ { R S T A ;RSTB}_{AREG; BREG}

{RSTA、 RSTB} 入力から {A、B} レジスタ CLK

0.34/0.10

0.39/0.11

0.47/0.13

0.47/0.14

0.39/0.11

0.53/0.34

ns

TDSPDCK_RSTC_CREG/ TDSPCKD_RSTC_CREG

RSTC 入力から C レジスタCLK

0.06/0.22

0.07/0.24

0.08/0.26

0.08/0.26

0.07/0.24

0.08/0.31

ns

TDSPDCK_RSTD_DREG/ TDSPCKD_RSTD_DREG

RSTD 入力から D レジスタCLK

0.37/0.06

0.42/0.06

0.50/0.07

0.50/0.07

0.42/0.06

0.57/0.07

ns

TDSPDCK_RSTM_MREG/ TDSPCKD_RSTM_MREG

RSTM 入力から M レジスタCLK

0.18/0.18

0.20/0.21

0.23/0.24

0.23/0.24

0.20/0.21

0.24/0.29

ns

TDSPDCK_RSTP_PREG/ TDSPCKD_RSTP_PREG

RSTP 入力から P レジスタ CLK 0.24/0.01

0.26/0.01

0.30/0.01

0.30/0.11

0.26/0.01

0.37/0.00

ns

入力ピンから出力ピンまでの組み合わせ遅延

TDSPDO_A_CARRYOUT_MULT A 入力から CARRYOUT 出力 (乗算器を使用)

3.21 3.69 4.39 4.39 3.69 5.60 ns

TDSPDO_D_P_MULT D 入力から P 出力 (乗算器を使用)

3.15 3.61 4.30 4.30 3.61 5.44 ns

TDSPDO_A_P A 入力から P 出力 (乗算器は未使用)

1.30 1.48 1.76 1.76 1.48 2.10 ns

TDSPDO_C_P C 入力から P 出力 1.13 1.30 1.55 1.55 1.30 1.84 ns

入力ピンからカスケード接続された出力ピンまでの組み合わせ遅延

TDSPDO_{A; B}_{ACOUT; BCOUT} {A、 B} 入力から {ACOUT、BCOUT} 出力

0.47 0.53 0.63 0.63 0.53 0.75 ns

TDSPDO_{A, B}_CARRYCASCOUT_MULT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.44 3.94 4.69 4.69 3.94 5.96 ns

TDSPDO_D_CARRYCASCOUT_MULT D 入力から CARRYCASCOUT出力 (乗算器を使用)

3.36 3.85 4.58 4.58 3.85 5.77 ns

TDSPDO_{A, B}_CARRYCASCOUT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.50 1.72 2.04 2.04 1.72 2.44 ns

TDSPDO_C_CARRYCASCOUT C 入力から CARRYCASCOUT出力

1.34 1.53 1.83 1.83 1.53 2.18 ns

カスケード接続された入力ピンからすべての出力ピンまでの組み合わせ遅延

TDSPDO_ACIN_P_MULT ACIN 入力から P 出力 (乗算器を使用)

3.09 3.55 4.24 4.24 3.55 5.42 ns

TDSPDO_ACIN_P ACIN 入力から P 出力 (乗算器は未使用)

1.16 1.33 1.59 1.59 1.33 2.07 ns

TDSPDO_ACIN_ACOUT ACIN 入力から ACOUT 出力までの遅延

0.32 0.37 0.45 0.45 0.37 0.53 ns

TDSPDO_ACIN_CARRYCASCOUT_MULT ACIN 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.30 3.79 4.52 4.52 3.79 5.76 ns

表 35 : DSP48E1 のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





TDSPDO_ACIN_CARRYCASCOUT ACIN 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.37 1.57 1.87 1.87 1.57 2.40 ns

TDSPDO_PCIN_P PCIN 入力から P 出力 0.94 1.08 1.29 1.29 1.08 1.54 ns

TDSPDO_PCIN_CARRYCASCOUT PCIN 入力からCARRYCASCOUT 出力

1.15 1.32 1.57 1.57 1.32 1.88 ns

出力レジスタクロックから出力ピンまでの Clock-to-Out

TDSPCKO_P_PREG CLK PREG から P 出力 0.33 0.35 0.39 0.39 0.35 0.45 ns

TDSPCKO_CARRYCASCOUT_PREG CLK PREG からCARRYCASCOUT 出力

0.44 0.50 0.59 0.59 0.50 0.71 ns

パイプラインレジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_MREG CLK MREG から P 出力 1.42 1.64 1.96 1.96 1.64 2.31 ns

TDSPCKO_CARRYCASCOUT_MREG CLK MREG からCARRYCASCOUT 出力

1.63 1.87 2.24 2.24 1.87 2.65 ns

TDSPCKO_P_ADREG_MULT CLK ADREG 入力から P 出力 (乗算器を使用)

2.30 2.63 3.13 3.13 2.63 3.90 ns

TDSPCKO_CARRYCASCOUT_

ADREG_MULT

CLK ADREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

2.51 2.87 3.41 3.41 2.87 4.23 ns

入力レジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_AREG_MULT CLK AREG 入力から P 出力 (乗算器を使用)

3.34 3.83 4.55 4.55 3.83 5.80 ns

TDSPCKO_P_BREG CLK BREG 入力から P 出力(乗算器は未使用)

1.39 1.59 1.88 1.88 1.59 2.24 ns

TDSPCKO_P_CREG CLK CREG 入力から P 出力(乗算器は未使用)

1.43 1.64 1.95 1.95 1.64 2.32 ns

TDSPCKO_P_DREG_MULT CLK DREG 入力から P 出力(乗算器を使用)

3.32 3.80 4.51 4.51 3.80 5.74 ns

入力レジスタクロックからカスケード接続された出力ピンまでの Clock-to-Output

TDSPCKO_{ACOUT; BCOUT}

_{AREG; BREG}

CLK (ACOUT、BCOUT) 入力から {A、 B} レジスタ出力

0.55 0.62 0.74 0.74 0.62 0.87 ns

TDSPCKO_CARRYCASCOUT_

{AREG, BREG}_MULT

CLK (AREG、 BREG) からCARRYCASCOUT 出力 (乗算器を使用)

3.55 4.06 4.84 4.84 4.06 6.13 ns

TDSPCKO_CARRYCASCOUT_ BREG CLK BREG 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.60 1.82 2.16 2.16 1.82 2.58 ns

TDSPCKO_CARRYCASCOUT

_ DREG_MULT

CLK DREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.52 4.03 4.79 4.79 4.03 6.07 ns

TDSPCKO_CARRYCASCOUT_ CREG CLK CREG からCARRYCASCOUT 出力

1.64 1.88 2.23 2.23 1.88 2.65 ns


シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





クロックバッファーおよびネットワーク

大周波数

FMAX すべてのレジスタを使用 741.84 650.20 547.95 547.95 650.20 429.37 MHz

FMAX_PATDET パターン検出器を使用 627.35 549.75 463.61 463.61 549.75 365.90 MHz

FMAX_MULT_NOMREG 2 つのレジスタ付き乗算器(MREG なし)

412.20 360.75 303.77 303.77 360.75 248.32 MHz

FMAX_MULT_NOMREG_PATDET 2 つのレジスタ付き乗算器(MREG なし、パターン検出あり )

374.25 327.65 276.01 276.01 327.65 225.73 MHz

FMAX_PREADD_MULT_NOADREG ADREG なし 468.82 408.66 342.70 342.70 408.66 263.44 MHz

FMAX_PREADD_MULT_

NOADREG_PATDET

ADREG なし (パターン検出あり )

468.82 408.66 342.70 342.70 408.66 263.44 MHz

FMAX_NOPIPELINEREG パイプラインレジスタなし(MREG、 ADREG)

306.84 267.81 225.02 225.02 267.81 177.15 MHz

FMAX_NOPIPELINEREG_PATDET パイプラインレジスタなし(MREG、 ADREG) (パターン検出あり )

285.23 249.13 209.38 209.38 249.13 165.32 MHz

表 36 : グローバルクロックのスイッチ特性 (BUFGCTRL を含む)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TBCCCK_CE/TBCCKC_CE

(1)CE ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 0.14/0.38 0.23/0.40 ns

TBCCCK_S/TBCCKC_S

(1)S ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 0.14/0.38 0.23/0.40 ns

TBCCKO_O(2) I0/I1 から O までの BUFGCTRL

遅延

0.08 0.10 0.12 0.12 0.10 0.10 ns

大周波数

FMAX_BUFGグローバルクロックツリー(BUFG)

741.00 710.00 625.00 625.00 710.00 560.00 MHz

注記 :

1. TBCCCK_CE および TBCCKC_CE は、クロックの切り替え時にグローバルクロックの動作でグリッチが発生しないようにするため、仕様を満たす

必要があります。 BUFGMUX プリミティブではグリッチが発生しないため、これらのパラメーターは適用されません。その他のグローバルクロックのセットアップおよびホールドタイムはオプションです。この要件を満たす必要があるのは、クロックの切り替え時にサイクルごとにデバ

イス動作をシミュレーションと一致させる必要がある場合のみです。

2. TBGCKO_O (I0 から O までの BUFG 遅延) の値は、 TBCCKO_O の値と同じです。


シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





表 37 : 入力/出力クロックのスイッチ特性 (BUFIO)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TBIOCKO_O I から O までの Clock-to-Out 遅延 1.04 1.14 1.32 1.32 1.14 1.48 ns

大周波数

FMAX_BUFIO I/O クロックツリー (BUFIO) 800.00 800.00 710.00 710.00 800.00 710.00 MHz

表 38 : リージョナルクロックバッファーのスイッチ特性 (BUFR)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TBRCKO_OI から O までの Clock-to-Out 遅延 I から O

0.60 0.65 0.77 0.77 0.65 1.06 ns

TBRCKO_O_BYPDivide Bypass 属性設定時の I からO までの Clock-to-Out 遅延

0.30 0.32 0.38 0.38 0.32 0.57 ns

TBRDO_O CLR から O までの伝搬遅延 0.71 0.75 0.96 0.96 0.75 0.93 ns

大周波数

FMAX_BUFR(1) リージョナルクロックツリー

(BUFR)600.00 540.00 450.00 450.00 540.00 450.00 MHz

注記 :

1. BUFR および BUFMR への大入力周波数は BUFIO FMAX 周波数です。ただし、 0.9V の -2LE の場合、 BUFMR の大入力周波数は 667MHzです。

表 39 : 水平クロックバッファーのスイッチ特性 (BUFH)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TBHCKO_O I から O までの BUFH の遅延 0.10 0.11 0.13 0.13 0.11 0.12 ns

TBHCCK_CE/TBHCKC_CE

CE ピンのセットアップ/ホールド0.20/0.16 0.23/0.20 0.38/0.21 0.38/0.79 0.23/0.20 0.28/0.09 ns

大周波数

FMAX_BUFH 水平クロックバッファー(BUFH)

741.00 710.00 625.00 625.00 710.00 560.00 MHz

表 40 : デューティサイクルのずれおよびクロックツリーのスキュー



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

TDCD_CLK グローバルクロックツリーのデューティサイクルのずれ(1)

すべて 0.20 0.20 0.20 0.20 0.20 0.20 0.25 ns





MMCM のスイッチ特性

TCKSKEW グローバルクロックツリーのスキュー (2)

XC7K70T 0.29 0.40 0.40 N/A N/A N/A 0.47 ns

XC7K160T 0.42 0.53 0.57 N/A N/A 0.53 0.59 ns

XC7K325T 0.59 0.74 0.79 N/A N/A 0.74 0.91 ns

XC7K355T 0.45 0.57 0.59 N/A N/A 0.57 0.69 ns

XC7K410T 0.60 0.74 0.79 N/A N/A 0.74 0.91 ns

XC7K420T 0.60 0.74 0.79 N/A N/A 0.74 0.91 ns

XC7K480T 0.60 0.74 0.79 N/A N/A 0.74 0.91 ns

XA7K160T N/A N/A N/A N/A 0.57 N/A N/A ns

XQ7K325T N/A 0.74 0.79 0.79 N/A 0.74 0.91 ns

XQ7K410T N/A 0.74 0.79 0.79 N/A 0.74 0.91 ns

TDCD_BUFIO I/O クロックツリーのデューティサイクルのずれ

すべて 0.12 0.12 0.12 0.12 0.12 0.12 0.12 ns

TBUFIOSKEW 1 クロック領域内での I/Oクロックツリースキュー

すべて 0.02 0.02 0.02 0.02 0.02 0.02 0.03 ns

TDCD_BUFR リージョナルクロックツリーのデューティサイクルのずれ

すべて 0.15 0.15 0.15 0.15 0.15 0.15 0.15 ns

注記 :

1. これらのパラメーターは、 I/O フリップフロップで計測されるデューティサイクルのずれのワーストケースです。 IBIS を使用すると、すべての I/O規格の立ち上がり /立ち下がり時間が非対称であるために生じるデューティサイクルのずれを計測できます。

2. TCKSKEW 値は、順次 I/O エレメント間で計測されるクロックツリースキューのワーストケースです。 I/O レジスタが近接し、入力がクロックツリーの同じ分岐または近接する分岐にある場合は、クロックツリースキューが大幅に削減されます。特定のアプリケーションのクロックスキュー

値を得るには、ザイリンクスの Timing Analyzer ツールを使用してください。

表 41 : MMCM のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

MMCM_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 933.00 800.00 MHz

MMCM_FINMIN 小入力クロック周波数 10.00 10.00 10.00 10.00 10.00 10.00 MHz

MMCM_FINJITTER 大入力クロック周期ジッター

クロック入力周期の 20% 以内または大 1ns

MMCM_FINDUTY 入力デューティサイクル許容範囲: 10–49MHz

25.00 25.00 25.00 25.00 25.00 25.00 %

入力デューティサイクル許容範囲: 50–199MHz

30.00 30.00 30.00 30.00 30.00 30.00 %


35.00 35.00 35.00 35.00 35.00 35.00 %


40.00 40.00 40.00 40.00 40.00 40.00 %

入力デューティサイクル許容範囲: >500MHz

45.00 45.00 45.00 45.00 45.00 45.00 %

表 40 : デューティサイクルのずれおよびクロックツリーのスキュー (続き)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE





MMCM_FMIN_PSCLK 小可変位相シフトクロック周波数

0.01 0.01 0.01 0.01 0.01 0.01 MHz

MMCM_FMAX_PSCLK 大可変位相シフトクロック周波数

550.00 500.00 450.00 450.00 500.00 450.00 MHz

MMCM_FVCOMIN 小 MMCM VCO 周波数 600.00 600.00 600.00 600.00 600.00 600.00 MHz

MMCM_FVCOMAX 大 MMCM VCO 周波数 1600.00 1440.00 1200.00 1200.00 1440.00 1200.00 MHz

MMCM_FBANDWIDTH 標準 Low MMCM 帯域幅(1) 1.00 1.00 1.00 1.00 1.00 1.00 MHz

標準 High MMCM 帯域幅(1) 4.00 4.00 4.00 4.00 4.00 4.00 MHz

MMCM_TSTATPHAOFFSE

T

MMCM 出力のスタティック位相オフセット (2)

0.12 0.12 0.12 0.12 0.12 0.12 ns

MMCM_TOUTJITTER MMCM 出力ジッター注記 3

MMCM_TOUTDUTY MMCM 出力クロックのデューティサイクル精度(4)

0.20 0.20 0.20 0.20 0.20 0.25 ns

MMCM_TLOCKMAX MMCM 大ロック時間 100.00 100.00 100.00 100.00 100.00 100.00 µs

MMCM_FOUTMAX MMCM 大出力周波数 1066.00 933.00 800.00 800.00 933.00 800.00 MHz

MMCM_FOUTMIN MMCM 小出力周波数(5)(6) 4.69 4.69 4.69 4.69 4.69 4.69 MHz

MMCM_TEXTFDVAR 外部クロックフィードバックの変動


MMCM_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 5.00 5.00 ns

MMCM_FPFDMAX PFD (位相周波数検出器) での大周波数

550.00 500.00 450.00 450.00 500.00 450.00 MHz

MMCM_FPFDMIN PFD (位相周波数検出器) での小周波数

10.00 10.00 10.00 10.00 10.00 10.00 MHz

MMCM_TFBDELAY フィードバックパスでの大遅延

大 3ns または CLKIN の 1 サイクル

MMCM スイッチ特性のセットアップおよびホールド

TMMCMDCK_PSEN/TMMCMCKD_PSEN

位相シフトイネーブルのセットアップおよびホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMDCK_PSINCDEC/TMMCMCKD_PSINCDEC

位相シフトインクリメント /デクリメントのセットアップ /ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMCKO_PSDONE PSDONE の位相シフトClock-to-Out

0.59 0.68 0.81 0.81 0.68 0.78 ns

DCLK 前後の MMCM の DRP (ダイナミックリコンフィギュレーションポート )

TMMCMDCK_DADDR/TMMCMCKD_DADDR

DADDR セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TMMCMDCK_DI/TMMCMCKD_DI

DI セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TMMCMDCK_DEN/TMMCMCKD_DEN

DEN セットアップ/ホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 1.97/0.00 2.40/0.00 ns、小

TMMCMDCK_DWE/TMMCMCKD_DWE

DWE セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TMMCMCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 0.72 0.70 ns、大

表 41 : MMCM のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE





PLL のスイッチ仕様

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 200.00 100.00 MHz、大

注記 :

1. MMCM では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはる

かに低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の MMCM 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

6. CLKOUT4_CASCADE = TRUE のとき、 MMCM_FOUTMIN は 0.036MHz です。

表 42 : PLL の仕様

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

PLL_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 933.00 800.00 MHz

PLL_FINMIN 小入力クロック周波数 19.00 19.00 19.00 19.00 19.00 19.00 MHz

PLL_FINJITTER 大入力クロック周期ジッタークロック入力周期の 20% 以内または大 1ns

PLL_FINDUTY 入力デューティサイクル許容範囲: 19–49MHz

25.00 25.00 25.00 25.00 25.00 25.00 %


30.00 30.00 30.00 30.00 30.00 30.00 %


35.00 35.00 35.00 35.00 35.00 35.00 %


40.00 40.00 40.00 40.00 40.00 40.00 %

入力デューティサイクル許容範囲: >500MHz

45.00 45.00 45.00 45.00 45.00 45.00 %

PLL_FVCOMIN 小 PLL VCO 周波数 800.00 800.00 800.00 800.00 800.00 800.00 MHz

PLL_FVCOMAX 大 PLL VCO 周波数 2133.00 1866.00 1600.00 1600.00 1866.00 1600.00 MHz

PLL_FBANDWIDTH 標準 Low PLL 帯域幅(1) 1.00 1.00 1.00 1.00 1.00 1.00 MHz

標準 High PLL 帯域幅(1) 4.00 4.00 4.00 4.00 4.00 4.00 MHz

PLL_TSTATPHAOFFSE

T

PLL 出力のスタティック位相オフセット (2)

0.12 0.12 0.12 0.12 0.12 0.12 ns

PLL_TOUTJITTER PLL 出力ジッター注記 3

PLL_TOUTDUTY PLL 出力クロックのデューティサイクル精度(4)

0.20 0.20 0.20 0.20 0.20 0.25 ns

PLL_TLOCKMAX PLL 大ロック時間 100 100 100 100 100 100 µs

PLL_FOUTMAX PLL 大出力周波数 1066.00 933.00 800.00 800.00 933.00 800.00 MHz

PLL_FOUTMIN PLL 小出力周波数(5) 6.25 6.25 6.25 6.25 6.25 6.25 MHz

表 41 : MMCM のスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

japan.xilinx.com/products/intellectual-property/clocking_wizard.htm





デバイスの Pin-to-Pin 出力パラメーターのガイドライン

PLL_TEXTFDVAR 外部クロックフィードバックの変動


PLL_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 5.00 5.00 ns

PLL_FPFDMAX PFD (位相周波数検出器) での大周波数

550.00 500.00 450.00 450.00 500.00 450.00 MHz

PLL_FPFDMIN PFD (位相周波数検出器) での小周波数

19.00 19.00 19.00 19.00 19.00 19.00 MHz

PLL_TFBDELAY フィードバックパスでの大遅延大 3ns または CLKIN の 1 サイクル

DCLK 前後の PLL の DRP (ダイナミックリコンフィギュレーションポート )

TPLLCCK_DADDR/TPLLCKC_DADDR

D アドレスのセットアップおよびホールド

1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TPLLCCK_DI/TPLLCKC_DI

D 入力のセットアップおよびホールド

1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TPLLCCK_DEN/TPLLCKC_DEN

D イネーブルのセットアップおよびホールド

1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 1.97/0.00 2.40/0.00 ns、小

TPLLCCK_DWE/TPLLCKC_DWE

D ライトイネーブルのセットアップおよびホールド

1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、小

TPLLCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 0.72 0.70 ns、大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 200.00 100.00 MHz、大

注記 :

1. PLL では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはるかに

低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の PLL 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

表 43 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域近辺)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

表 42 : PLL の仕様 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1-1M/-1LM/

- 1Q-2LI -2LE

japan.xilinx.com/products/intellectual-property/clocking_wizard.htm





TICKOF BUFG にも近いピン/バンクの CC クロック入力と OUTFF間 (MMCM/PLL なし )、 ( クロック領域近辺)

XC7K70T 4.98 5.49 6.17 N/A N/A N/A 7.04 ns

XC7K160T 5.23 5.77 6.48 N/A N/A 5.77 7.38 ns

XC7K325T 5.72 6.31 7.09 N/A N/A 6.31 8.07 ns

XC7K355T 5.34 5.87 6.57 N/A N/A 5.87 7.51 ns

XC7K410T 5.84 6.44 7.22 N/A N/A 6.44 8.21 ns

XC7K420T 5.50 6.04 6.77 N/A N/A 6.04 7.73 ns

XC7K480T 5.50 6.04 6.77 N/A N/A 6.04 7.73 ns


XQ7K325T N/A 6.31 7.09 7.09 N/A 6.31 8.07 ns

XQ7K410T N/A 6.44 7.22 7.22 N/A 6.44 8.21 ns

注記 :

1. 1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な IOB および CLB フリッ

プフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。

2. 『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照して

ください。

表 44 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域から離れている)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

TICKOFFAR BUFG からも離れたピン/バンクの CC クロック入力とOUTFF 間 (MMCM/PLL なし)、 (クロック領域から離れている)

XC7K70T 5.29 5.83 6.55 N/A N/A N/A 7.47 ns

XC7K160T 5.84 6.45 7.24 N/A N/A 6.45 8.24 ns

XC7K325T 6.33 6.99 7.84 N/A N/A 6.99 8.92 ns

XC7K355T 5.95 6.55 7.32 N/A N/A 6.55 8.36 ns

XC7K410T 6.45 7.12 7.97 N/A N/A 7.12 9.07 ns

XC7K420T 6.41 7.06 7.90 N/A N/A 7.06 9.01 ns

XC7K480T 6.41 7.06 7.90 N/A N/A 7.06 9.01 ns


XQ7K325T N/A 6.99 7.84 7.84 N/A 6.99 8.92 ns

XQ7K410T N/A 7.12 7.97 7.97 N/A 7.12 9.07 ns

注記 :



2. 『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照して

ください。

表 43 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域近辺) (続き)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE









表 45 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM あり )



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 MMCM あり )

TICKOFMMCMCC CC クロック入力とOUTFF 間 (MMCM あり )

XC7K70T 0.95 0.95 0.95 N/A N/A N/A 1.74 ns

XC7K160T 0.96 0.96 0.96 N/A N/A 0.96 1.78 ns

XC7K325T 1.00 1.00 1.00 N/A N/A 1.00 1.82 ns

XC7K355T 1.00 1.00 1.00 N/A N/A 1.00 1.78 ns

XC7K410T 1.00 1.00 1.00 N/A N/A 1.00 1.82 ns

XC7K420T 1.07 1.07 1.07 N/A N/A 1.07 1.82 ns

XC7K480T 1.07 1.07 1.07 N/A N/A 1.07 1.82 ns


XQ7K325T N/A 1.00 1.00 1.00 N/A 1.00 1.82 ns

XQ7K410T N/A 1.00 1.00 1.00 N/A 1.00 1.82 ns

注記 :



2. MMCM 出力ジッターはタイミング算出に含まれています。

表 46 : CC (クロック兼用) クロック入力から出力までの遅延 (PLL あり )



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 PLL あり )

TICKOFPLLCC CC クロック入力とOUTFF 間 (PLL あり )

XC7K70T 0.84 0.84 0.84 N/A N/A N/A 1.45 ns

XC7K160T 0.89 0.89 0.89 N/A N/A 0.89 1.54 ns

XC7K325T 0.89 0.89 0.89 N/A N/A 0.89 1.54 ns

XC7K355T 0.89 0.89 0.89 N/A N/A 0.89 1.50 ns

XC7K410T 0.89 0.89 0.89 N/A N/A 0.89 1.54 ns

XC7K420T 0.96 0.96 0.96 N/A N/A 0.96 1.54 ns

XC7K480T 0.96 0.96 0.96 N/A N/A 0.96 1.54 ns


XQ7K325T N/A 0.89 0.89 0.89 N/A 0.89 1.54 ns

XQ7K410T N/A 0.89 0.89 0.89 N/A 0.89 1.54 ns

注記 :



2. PLL の出力ジッターはタイミング算出に含まれています。





デバイスの Pin-to-Pin 入力パラメーターのガイドライン

表 47 : BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 BUFIO あり )

TICKOFCS HR I/O バンクでの I/O クロックの Clock-to-Out

4.93 5.52 6.20 6.20 5.52 6.97 ns

HP I/O バンクでの I/O クロックの Clock-to-Out

4.85 5.44 6.11 6.11 5.44 6.90 ns

表 48 : グローバルクロック入力のセットアップおよびホールド (MMCM/PLL なし、 ZHOLD_DELAY あり、 HR I/O バンク)



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

TPSFD/TPHFD 全体遅延 (レガシ遅延またはデフォルト遅延)グローバルクロック入力および IFF(2)

(MMCM/PLL なし、ZHOLD_DELAY あり、HR I/O バンク )

XC7K70T 2.83/-0.29

2.95/-0.29

3.15/-0.29

N/A N/A N/A 4.96/-0.33

ns

XC7K160T 3.17/-0.35

3.29/-0.35

3.55/-0.35

N/A N/A 3.29/-0.35

5.54/-0.49

ns

XC7K325T 2.83/-0.06

2.94/-0.06

3.15/-0.06

N/A N/A 2.94/-0.06

5.18/-0.14

ns

XC7K355T 3.26/-0.32

3.41/-0.32

3.67/-0.32

N/A N/A 3.41/-0.32

5.84/-0.49

ns

XC7K410T 3.43/-0.34

3.59/-0.34

3.88/-0.34

N/A N/A 3.59/-0.34

6.21/-0.54

ns

XC7K420T 3.37/-0.27

3.48/-0.27

3.76/-0.27

N/A N/A 3.48/-0.27

6.00/-0.52

ns

XC7K480T 3.37/-0.27

3.48/-0.27

3.76/-0.27

N/A N/A 3.48/-0.27

6.00/-0.52

ns

XA7K160T N/A N/A N/A N/A 3.55/-0.35

N/A N/A ns

XQ7K325T N/A 2.94/-0.06

3.15/-0.06

3.15/-0.06

N/A 2.94/-0.06

5.18/-0.14

ns

XQ7K410T N/A 3.59/-0.34

3.88/-0.34

3.88/-0.34

N/A 3.59/-0.34

6.21/-0.54

ns

注記 :

1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロセ

スがも低速で温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセスがも高速で温度

がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。

2. IFF は入力フリップフロップまたはラッチです。





表 49 : CC のクロック入力のセットアップおよびホールド (MMCM あり )



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

TPSMMCMCC/TPHMMCMCC

遅延のない CC クロック入力と IFF 間(MMCM あり )(2)

XC7K70T 2.39/-0.22

2.65/-0.22

2.94/-0.22

N/A N/A N/A 2.21/-0.44

ns

XC7K160T 2.49/-0.20

2.77/-0.20

3.07/-0.20

N/A N/A 2.77/-0.20

2.38/-0.47

ns

XC7K325T 2.55/-0.16

2.85/-0.16

3.14/-0.16

N/A N/A 2.85/-0.16

2.60/-0.47

ns

XC7K355T 2.43/-0.16

2.73/-0.16

3.00/-0.16

N/A N/A 2.73/-0.16

2.47/-0.43

ns

XC7K410T 2.55/-0.16

2.84/-0.16

3.14/-0.16

N/A N/A 2.84/-0.16

2.58/-0.47

ns

XC7K420T 2.47/-0.09

2.73/-0.09

3.02/-0.09

N/A N/A 2.73/-0.09

2.40/-0.41

ns

XC7K480T 2.47/-0.09

2.73/-0.09

3.02/-0.09

N/A N/A 2.73/-0.09

2.40/-0.41

ns

XA7K160T N/A N/A N/A N/A 3.07/-0.20

N/A N/A ns

XQ7K325T N/A 2.85/-0.16

3.14/-0.16

3.14/-0.16

N/A 2.85/-0.16

2.60/-0.47

ns

XQ7K410T N/A 2.84/-0.16

3.14/-0.16

3.14/-0.16

N/A 2.84/-0.16

2.58/-0.47

ns

注記 :


スがも低速で温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセスがも高速で温度

がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。


3. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。





表 50 : CC のクロック入力のセットアップおよびホールド (PLL あり )



単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM - 1Q -2LI -2LE

SSTL15 規格における、 CC のクロック入力信号に対する入力セットアップおよびホールドタイム(1)

TPSPLLCC/TPHPLLCC

遅延のない CC クロック入力と IFF(2) 間(PLL あり )

XC7K70T 2.75/-0.32

3.04/-0.32

3.33/-0.32

N/A N/A N/A 2.42/-0.54

ns

XC7K160T 2.85/-0.31

3.16/-0.31

3.46/-0.31

N/A N/A 3.16/-0.31

2.59/-0.56

ns

XC7K325T 2.91/-0.27

3.24/-0.27

3.54/-0.27

N/A N/A 3.24/-0.27

2.80/-0.56

ns

XC7K355T 2.79/-0.27

3.12/-0.27

3.40/-0.27

N/A N/A 3.12/-0.27

2.67/-0.52

ns

XC7K410T 2.91/-0.27

3.24/-0.27

3.53/-0.27

N/A N/A 3.24/-0.27

2.78/-0.56

ns

XC7K420T 2.83/-0.20

3.12/-0.20

3.41/-0.20

N/A N/A 3.12/-0.20

2.61/-0.50

ns

XC7K480T 2.83/-0.20

3.12/-0.20

3.41/-0.20

N/A N/A 3.12/-0.20

2.61/-0.50

ns

XA7K160T N/A N/A N/A N/A 3.46/-0.31

N/A N/A ns

XQ7K325T N/A 3.24/-0.27

3.54/-0.27

3.54/-0.27

N/A 3.24/-0.27

2.80/-0.56

ns

XQ7K410T N/A 3.24/-0.27

3.53/-0.27

3.53/-0.27

N/A 3.24/-0.27

2.78/-0.56

ns

注記 :


スがも低速で温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセスがも高速で温

度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。


3. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。

表 51 : BUFIO を使用する場合の転送クロック入力ピンに対するデータ入力セットアップおよびホールドタイム

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

SSTL15 規格における、 BUFIO を使用する場合の転送クロック入力ピンに対する入力セットアップおよびホールドタイム

TPSCS/TPHCS HR I/O バンクの I/O クロックのセットアップ/ホールド

-0.36/1.36 -0.36/1.50 -0.36/1.70 -0.36/1.70 -0.36/1.50 -0.44/1.87 ns

HP I/O バンクの I/O クロックのセットアップ/ホールド

-0.34/1.39 -0.34/1.53 -0.34/1.73 -0.34/1.73 -0.34/1.53 -0.44/1.87 ns





その他のパッケージパラメーターのガイドライン

ここでは、 Kintex-7 FPGA のクロックトランスミッターおよびレシーバーにおけるデータ有効ウィンドウのタイミング算出に必要な値を示します。

表 52 : サンプルウィンドウ

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1LM/-1Q -2LI -2LE

TSAMP レシーバーピンでのサンプリングエラー (1)

0.51 0.56 0.61 0.61 0.56 0.56 ns

TSAMP_BUFIO BUFIO を使用する場合のレシーバーピンでのサンプリングエラー (2)

0.30 0.35 0.40 0.40 0.35 0.35 ns

注記 :

1. このパラメーターは、さまざまな電圧、温度、プロセスでの Kintex-7 FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特性評価

では、 MMCM を使用して DDR 入力レジスタの動作エッジをキャプチャしています。計測には、次が含まれます。

- CLK0 MMCM ジッター - MMCM 精度 (位相オフセット )- MMCM 位相シフト精度

ただし、パッケージまたはクロックツリースキューは含まれません。

2. このパラメーターは、さまざまな電圧、温度、プロセスでの Kintex-7 FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特性評価

では、 BUFIO クロックネットワークおよび IDELAY を使用して DDR 入力レジスタの動作エッジをキャプチャしています。ただし、パッケージ

またはクロックツリースキューは含まれません。





表 53 : パッケージスキュー

シンボル説明デバイスパッケージ値単位

TPKGSKEW パッケージスキュー (1) XC7K70T FBG484 108 ps

FBG676 135 ps

XC7K160T FBG484 118 ps

FBG676 136 ps

FFG676 161 ps


FFG676 154 ps

FBG900 163 ps

FFG900 161 ps

XC7K355T FFG901 149 ps


FFG676 168 ps

FBG900 151 ps

FFG900 146 ps


FFG1156 145 ps


FFG1156 145 ps

XA7K160T FFG676 161 ps

XQ7K325T RF676 154 ps

RF900 161 ps

XQ7K410T RF676 168 ps

RF900 146 ps

注記 :

1. これらの値はパッケージにある任意の 2 つの SelectIO リソース間のワーストケーススキューで、ダイパッドからボールの短遅延と長遅延の

差を示します。

2. これらのデバイスとパッケージの組み合わせに関するパッケージ遅延情報もあり、この情報を使用してパッケージのスキューを削減できます。





GTX トランシーバーの仕様

GTX トランシーバーの DC 入力および出力レベル

表 54 に、Kintex-7 FPGA の GTX トランシーバーの DC 出力仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

注記 : 図 4 に示す差動出力の電圧幅は、シングルエンド出力の電圧幅の 2 倍です。

表 54 : GTX トランシーバーの DC 仕様


DVPPOUTPeak-to-Peak 差動出力電圧(1) トランスミッターの出力範囲は

大値に設定

1000 – – mV

VCMOUTDC DC 出力同相電圧式に基づく VMGTAVTT – DVPPOUT/4 mV

ROUT 差動出力抵抗 – 100 –

TOSKEWトランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー

– 2 12 ps

DVPPIN

Peak-to-Peak 差動入力電圧 (外部 AC カップリング)

>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

6.6Gb/s 150 – 2000 mV

VINシングルエンド入力電圧(2) VMGTAVTT = 1.2V

(DC カップリング)-200 – VMGTAVTT mV

VCMIN入力同相電圧 VMGTAVTT = 1.2V

(DC カップリング)– 2/3 VMGTAVTT – mV

RIN 差動入力抵抗 – 100 –

CEXT 外部 AC カップリングのキャパシタの推奨値(3) – 100 – nF

注記 :

1. 出力幅およびプリエンファシスレベルは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明し

ている属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。

2. グランドを基準電位とするピンで計測された電圧です。

3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。


図 3 : シングルエンドの電圧幅


図 4 : 差動出力の電圧幅

0

+V P

N

DS182_01_071014

Single-EndedPeak-to-Peak Voltage

0

+V

–V

P–NDS182_02_071014

DifferentialPeak-to-Peak

Voltage









表 55 に、GTX トランシーバークロック入力の DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

GTX トランシーバーのスイッチ特性

詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

表 55 : GTX トランシーバーのクロック入力の DC 仕様

シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 250 – 2000 mV

RIN 差動入力抵抗 – 100 –

CEXT 外部 AC カップリングのキャパシタ要件 – 100 – nF

表 56 : GTX トランシーバーのパフォーマンス値

シンボル説明出力分周値

スピードグレード (1)

単位

-3 (1.0V)-2 (1.0V)

-2LE (1.0V)-2LI (0.95V)

-1 (1.0V)(2)

-1M (1.0V)(2)

-1LM (1.0V)(2)

-1Q (1.0V)(2)

-2LE (0.9V)(3)

パッケージタイプ

FF FBG484FBG676FBG900

FFRF

FBG484

FBG676FBG900

FFRF

FBFFRF

FB

FGTXMAX(4) GTX トランシーバーの大

データレート

12.5(5) 10.3125(6) 6.6 10.3125(6) 6.6 8.0 6.6 6.6 6.6 Gb/s

FGTXMIN(4) GTX トランシーバーの小

データレート

0.500 0.500 0.500 0.500 0.500 0.500 0.500 0.500 0.500 Gb/s

FGTXCRANGECPLL ラインレート範囲

1 3.2–6.6 Gb/s

2 1.6–3.3 Gb/s

4 0.8–1.65 Gb/s

8 0.5–0.825 Gb/s

16 N/A Gb/s

FGTXQRANGE1QPLL ラインレート範囲 1

15.93 ～ 8.0

5.93 ～ 8.0

5.93 ～ 6.6

5.93 ～8.0

5.93 ～ 6.6

5.93 ～8.0

5.93 ～6.6

5.93 ～ 6.6 Gb/s

2 2.965 ～ 4.0 2.965 ～ 4.0 2.965 ～ 4.0 2.965 ～ 3.3 Gb/s

4 1.4825 ～ 2.0 1.4825 ～ 2.0 1.4825 ～ 2.0 1.4825 ～ 1.65 Gb/s

8 0.74125 ～ 1.0 0.74125 ～ 1.0 0.74125 ～ 1.0 0.74125 ～ 0.825

Gb/s

16 N/A N/A N/A N/A Gb/s

FGTXQRANGE2QPLL ラインレート範囲 2(7)

1 9.8 ～12.5

9.8 ～10.3125

N/A 9.8 ～10.3125

N/A N/A N/A Gb/s

2 4.9 ～ 6.25 4.9 ～ 5.15625 N/A N/A Gb/s

4 2.45 ～ 3.125 2.45 ～ 2.578125 N/A N/A Gb/s

8 1.225 ～ 1.5625 1.225 ～ 1.2890625 N/A N/A Gb/s

16 0.6125 ～ 0.78125 0.6125 ～ 0.64453125

N/A N/A Gb/s

FGCPLLRANGE GTX トランシーバーのCPLL 周波数範囲

1.6 ～ 3.3 1.6 ～ 3.3 1.6 ～ 3.3 1.6 ～ 3.3 GHz









FGQPLLRANGE1 GTX トランシーバーのQPLL 周波数範囲 1

5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 6.6 GHz

FGQPLLRANGE

2

GTX トランシーバーのQPLL 周波数範囲 2

9.8 ～ 12.5 9.8 ～ 10.3125 N/A N/A GHz

注記 :

1. スピードグレードに対して指定されている電圧は VCCINT です。

2. -1 スピードグレードの場合、 5.0Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

3. -2LE (0.9V) スピードグレードの場合、 3.8Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

4. 8.0Gb/s ～ 9.8Gb/s のデータレートはサポートされていません。

5. ラインレートが 10.3125Gb/s を超える場合、標準 VMGTAVCC は 1.05V です (表 2 参照)。

6. FBG484 パッケージでスピードグレードが -2 または -3 の場合、6.6Gb/s を超えるデータレートがサポートされます（Vivado Design Suite 2017.1以降が必要）。

7. QPLL ラインレート範囲 2 では、分周器 N が 66 に設定されている場合の大ラインレートは 10.3125Gb/s です。

表 57 : GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE

FGTXDRPCLK GTXDRPCLK 大周波数 175.01 175.01 156.25 175.01 125.00 MHz

表 58 : GTX トランシーバーの基準クロックのスイッチ特性

シンボル説明条件すべてのスピードグレード

単位最小標準最大

FGCLK 基準クロックの周波数範囲-3 スピードグレード 60 – 700 MHz

その他の全スピードグレード 60 – 670 MHz

TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %


図 5 : 基準クロックのタイミングパラメーター

表 56 : GTX トランシーバーのパフォーマンス値 (続き)

シンボル説明出力分周値

スピードグレード (1)

単位

-3 (1.0V)-2 (1.0V)

-2LE (1.0V)-2LI (0.95V)

-1 (1.0V)(2)

-1M (1.0V)(2)

-1LM (1.0V)(2)

-1Q (1.0V)(2)

-2LE (0.9V)(3)

パッケージタイプ

FF FBG484FBG676FBG900

FFRF

FBG484

FBG676FBG900

FFRF

FBFFRF

FB

ds182_03_042712

80%

20% T FCLK

T RCLK





表 59 : GTX トランシーバー PLL/ロックタイムの適用

シンボル説明条件すべてのスピードグレード

単位最小標準最大

TLOCK PLL が初にロックするまでの時間 – – 1 ms

TDLOCK

DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間

PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x106 UI

DFE が無効の場合、低消費電力モード(LPM) に必要なクロックリカバリの位相取得および適用時間

– 50,000 2.3 x106 UI

表 60 : GTX トランシーバーのユーザークロックのスイッチ特性(1)(2)

シンボル説明条件


単位1.0V 0.95V 0.9V

-3(3) -2/-2LE(3) -1/-1M/-1LM/-1Q(4) -2LI -2LE(5)

FTXOUT TXOUTCLK 大周波数 412.500 412.500 312.500 412.500 237.500 MHz

FRXOUT RXOUTCLK 大周波数 412.500 412.500 312.500 412.500 237.500 MHz

FTXIN TXUSRCLK 大周波数

16 ビットデータパス

412.500 412.500 312.500 412.500 237.500 MHz


390.625 322.266 250.000 322.266 206.250 MHz

FRXIN RXUSRCLK 大周波数


412.500 412.500 312.500 412.500 237.500 MHz


390.625 322.266 250.000 322.266 206.250 MHz

FTXIN2TXUSRCLK2 大周波数


412.500 412.500 312.500 412.500 237.500 MHz


390.625 322.266 250.000 322.266 206.250 MHz


195.313 161.133 125.000 161.133 103.125 MHz

FRXIN2RXUSRCLK2 大周波数


412.500 412.500 312.500 412.500 237.500 MHz


390.625 322.266 250.000 322.266 206.250 MHz


195.313 161.133 125.000 161.133 103.125 MHz

注記 :

1. クロックは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の方法でインプリメントする必

要があります。

2. これらの周波数は、すべてのトランシーバーコンフィギュレーションでサポートされているわけではありません。

3. スピードグレード -3、 -2、 -2LE (1.0V)、 -2LI (0.95V) の場合、 16 ビットデータパスは 6.6Gb/s よりも低速な動作でしか使用できません。

4. スピードグレード -1 の場合、 16 ビットデータパスは 5.0Gb/s よりも低速な動作でしか使用できません。

5. スピードグレード -2LE (0.9V) の場合、 16 ビットデータパスは 3.8Gb/s よりも低速な動作でしか使用できません。







表 61 : GTX トランシーバーのトランスミッターのスイッチ特性

シンボル説明条件最小標準最大単位

FGTXTX シリアルデータレート範囲 0.500 – FGTXMAX Gb/s

TRTX TX 立ち上がり時間 20%–80% – 40 – ps

TFTX TX 立ち下がり時間 80% – 20% – 40 – ps

TLLSKEW TX Lane-to-Lane スキュー (1) – – 500 ps

VTXOOBVDPP 電気的アイドルの振幅 – – 15 mV

TTXOOBTRANSITION 電気的アイドルの送信時間 – – 140 ns

TJ12.5 総ジッター (2)(4)12.5Gb/s

– – 0.28 UI

DJ12.5 確定的なジッター (2)(4) – – 0.17 UI

TJ11.18 総ジッター (2)(4)11.18Gb/s

– – 0.28 UI

DJ11.18 確定的なジッター (2)(4) – – 0.17 UI

TJ10.3125 総ジッター (2)(4)10.3125Gb/s

– – 0.28 UI

DJ10.3125 確定的なジッター (2)(4) – – 0.17 UI

TJ9.953 総ジッター (2)(4)9.953Gb/s

– – 0.28 UI

DJ9.953 確定的なジッター (2)(4) – – 0.17 UI

TJ9.8 総ジッター (2)(4)9.8Gb/s

– – 0.28 UI

DJ9.8 確定的なジッター (2)(4) – – 0.17 UI


– – 0.30 UI

DJ8.0 確定的なジッター (2)(4) – – 0.15 UI

TJ6.6_QPLL 総ジッター (2)(4)6.6Gb/s

– – 0.28 UI

DJ6.6_QPLL 確定的なジッター (2)(4) – – 0.17 UI

TJ6.6_CPLL 総ジッター (3)(4)6.6Gb/s

– – 0.30 UI

DJ6.6_CPLL 確定的なジッター (3)(4) – – 0.15 UI


– – 0.30 UI

DJ5.0 確定的なジッター (3)(4) – – 0.15 UI

TJ4.25 総ジッター (3)(4)4.25Gb/s

– – 0.30 UI

DJ4.25 確定的なジッター (3)(4) – – 0.15 UI

TJ3.75 総ジッター (3)(4)3.75Gb/s

– – 0.30 UI

DJ3.75 確定的なジッター (3)(4) – – 0.15 UI

TJ3.2 総ジッター (3)(4)3.20Gb/s(5)

– – 0.2 UI

DJ3.2 確定的なジッター (3)(4) – – 0、 1 UI

TJ3.2L 総ジッター (3)(4)3.20Gb/s(6)

– – 0.32 UI

DJ3.2L 確定的なジッター (3)(4) – – 0.16 UI

TJ2.5 総ジッター (3)(4)2.5Gb/s(7)

– – 0.20 UI

DJ2.5 確定的なジッター (3)(4) – – 0.08 UI

TJ1.25 総ジッター (3)(4)1.25Gb/s(8)

– – 0.15 UI

DJ1.25 確定的なジッター (3)(4) – – 0.06 UI





TJ500 総ジッター (3)(4)500Mb/s

– – 0、 1 UI

DJ500 確定的なジッター (3)(4) – – 0.03 UI

注記 :

1. 大 12 個の連続したトランスミッター (3 つの GTX クワッドにあるトランシーバーすべて) を有効にして TX 位相アライメントを設定し、同じ

REFCLK 入力を使用した場合の値です。

2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

4. すべてのジッター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

5. CPLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用した場合の値です。




表 61 : GTX トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位





表 62 : GTX トランシーバーのレシーバーのスイッチ特性


FGTXRX シリアルデータレート 0.500 – FGTXMAX Gb/s

TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 – 10 – ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 – 150 mV

RXSSTレシーバースペクトラム拡散のトラッキング(1) 33kHz で変調

-5000 – 0 ppm

RXRL ランレングス (CID) – – 512 UI

RXPPMTOL

データ /REFCLK PPM オフセット耐性

ビットレート 6.6Gb/s -1250 – 1250 ppm

ビットレート > 6.6Gb/s および 8.0Gb/s

-700 – 700 ppm

ビットレート > 8.0Gb/s -200 – 200 ppm

SJ ジッター耐性(2)

JT_SJ12.5 正弦波ジッター (QPLL)(3) 12.5Gb/s 0.3 – – UI






JT_SJ6.6_QPLL 正弦波ジッター (QPLL)(3) 6.6Gb/s 0.48 – – UI

JT_SJ6.6_CPLL 正弦波ジッター (CPLL)(3) 6.6Gb/s 0.44 – – UI

JT_SJ5.0 正弦波ジッター (CPLL)(3) 5.0Gb/s 0.44 – – UI



JT_SJ3.2 正弦波ジッター (CPLL)(3) 3.2Gb/s(4) 0.45 – – UI

JT_SJ3.2L 正弦波ジッター (CPLL)(3) 3.2Gb/s(5) 0.45 – – UI



JT_SJ500 正弦波ジッター (CPLL)(3) 500Mb/s 0.4 – – UI

負荷がある場合の SJ ジッター耐性(2)

JT_TJSE3.2負荷がある場合の総ジッター (8)

3.2Gb/s 0.70 – – UI

JT_TJSE6.6 6.6Gb/s 0.70 – – UI

JT_SJSE3.2 負荷がある場合の正弦波ジッター (8)

3.2Gb/s 0.1 – – UI

JT_SJSE6.6 6.6Gb/s 0.1 – – UI

注記 :

1. RXOUT_DIV = 1、 2、および 4 を使用する場合の値です。

2. すべてのジッター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

3. 挿入した正弦波ジッターの周波数は 10MHz です。

4. CPLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用した場合の値です。




8. RX を使用し、 LPM または DFE モードの場合の複合ジッターです。





GTX トランシーバープロトコルのジッター特性

表 63 ～表 68 に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の、プロトコル特定の特性を適に使用するために推奨する設定値を示します。

表 63 : ギガビットイーサネットプロトコルの特性

説明ラインレート (Mb/s) 最小最大単位

ギガビットイーサネットトランスミッターのジッター生成

トランスミッターの総ジッター (T_TJ) 1250 – 0.24 UI

ギガビットイーサネットレシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値 1250 0.749 – UI

表 64 : XAUI プロトコルの特性


XAUI トランスミッターのジッター生成

トランスミッターの総ジッター (T_TJ) 3125 – 0.35 UI

XAUI レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値 3125 0.65 – UI

表 65 : PCI Express プロトコルの特性(1)

規格説明ラインレート

(Mb/s) 最小最大単位

PCI Express トランスミッターのジッター生成

PCI Express Gen 1 トランスミッターの総ジッター 2500 – 0.25 UI

PCI Express Gen 2 トランスミッターの総ジッター 5000 – 0.25 UI

PCI Express Gen 3

トランスミッターの総ジッター (相関関係なし )

8000– 31.25 ps

トランスミッターの確定的なジッター(相関関係なし )

– 12 ps

PCI Express レシーバーの高周波ジッター許容値

PCI Express Gen 1 レシーバーの総ジッター許容値 2500 0.65 – UI

PCI Express Gen 2(2) レシーバーに内在するタイミングエラー5000

0.40 – UI

レシーバーに内在する確定的なタイミングエラー 0.30 – UI

PCI Express Gen 3 レシーバーの正弦波ジッター許容値

0.03MHz ～ 1.0MHz

8000

1.00 – UI

1.0MHz ～ 10MHz 注記 3 – UI

10MHz ～ 100MHz 0.10 – UI

注記 :

1. Card Electromechanical (CEM) に基づいてテストされています。

2. 一般的な REFCLK を使用した場合の値です。

3. 1 MHz ～ 10MHz では、正弦波ジッターの小ロールオフ (20dB/decade の傾き) です。







表 66 : CEI-6G および CEI-11G プロトコルの特性

説明ラインレート (Mb/s) インターフェイス最小最大単位

CEI-6G トランスミッターのジッター生成

トランスミッターの総ジッター (1) 4976–6375CEI-6G-SR – 0.3 UI

CEI-6G-LR – 0.3 UI

CEI-6G レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値(1) 4976–6375CEI-6G-SR 0.6 – UI

CEI-6G-LR 0.95 – UI

CEI-11G トランスミッターのジッター生成

トランスミッターの総ジッター (2) 9950–11100CEI-11G-SR – 0.3 UI

CEI-11G-LR/MR – 0.3 UI

CEI-11G レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値(2) 9950–11100

CEI-11G-SR 0.65 – UI

CEI-11G-MR 0.65 – UI

CEI-11G-LR 0.825 – UI

注記 :

1. 390.625MHz の基準クロックを使用し、も一般的な 6250Mb/s のラインレートでテストされています。

2. 155.46875MHz の基準クロックを使用する 9950Mb/s のラインレート、および 173.4375MHz の基準クロックを使用する 11100Mb/s のライン

レートでテストされています。

表 67 : SFP+ プロトコルの特性


SFP+ トランスミッターのジッター生成

トランスミッターの総ジッター

9830.40(1)

– 0.28 UI

9953.00

10312.50

10518.75

11100.00

SFP+ レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値

9830.40(1)

0.7 – UI

9953.00

10312.50

10518.75

11100.00

注記 :

1. SFP+ を介した CPRI アプリケーションで使用されるラインレートです。





PCI Express デザイン用統合インターフェイスブロックのスイッチ特性

PCI Express デザインのソリューションに関する資料および詳細は、 japan.xilinx.com/products/technology/pci-express.html

表 68 : CPRI プロトコルの特性


CPRI トランスミッターのジッター生成

トランスミッターの総ジッター

614.4 – 0.35 UI

1228.8 – 0.35 UI

2457.6 – 0.35 UI

3072.0 – 0.35 UI

4915.2 – 0.3 UI

6144.0 – 0.3 UI

9830.4 – 注記 1 UI

CPRI レシーバーの周波数ジッター許容値

レシーバーの総ジッター許容値

614.4 0.65 – UI

1228.8 0.65 – UI

2457.6 0.65 – UI

3072.0 0.65 – UI

4915.2 0.95 – UI

6144.0 0.95 – UI

9830.4 注記 1 – UI

注記 :

1. SFP+ 仕様に基づいてテストされています (表 67 参照)。

表 69 : PCI Express デザインの最大パフォーマンス(1)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE

FPIPECLK パイプクロックの大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FUSERCLK ユーザークロックの大周波数 500.00(1) 500.00(1) 250.00 500.00(1) 250.00 MHz

FUSERCLK2 ユーザークロック 2 の大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FDRPCLK DRP クロックの大周波数 250.00 250.00 250.00 250.00 250.00 MHz

注記 :

1. サポートされる特定のコアコンフィギュレーションの詳細は、『7 Series FPGAs Integrated Block for PCI Express LogiCORE IP 製品ガイド』

(PG054: 英語版、日本語版) を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=pg054-7series-pcie.pdf

https://japan.xilinx.com/products/technology/pci-express.html


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=j_pg054-7series-pcie.pdf




XADC の仕様表 70 : XADC の仕様

パラメーターシンボルコメント /条件最小標準最大単位

VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 Tj = –40℃ ～ 100℃、標準値 Tj = +40℃

ADC の精度(1)

精度 12 – – ビット

積分非直線性(2) INL – – ±3 LSB

差動非直線性 DNL コードの欠落なし、単調であることを保証 – – ±1 LSB

オフセットエラーオフセットキャリブレーションは有効 – – ±6 LSB

ゲインエラーゲインキャリブレーションは無効 – – ±0.5 %

オフセットの一致オフセットキャリブレーションは有効 – – 4 LSB

ゲインの一致ゲインキャリブレーションは無効 – – 0.3 %

サンプルレート – – 1 MS/s

信号対ノイズ比(2) SNR FSAMPLE = 500KS/s、 FIN = 20kHz 60 – – dB

RMS コードノイズ外部基準電圧 1.25V – – 2 LSB

オンチップ基準電圧 – 3 – LSB

高調波の総ひずみ(2) THD FSAMPLE = 500KS/s、 FIN = 20kHz – 70 – dB

拡張温度における ADC の精度

精度 Tj = -55°C ～ 125°C 10 – – ビット

積分非直線性(2) INL Tj = -55°C ～ 125°C – – ±1 LSB(10 ビット )

差動非直線性 DNL コードの欠落なし、単調であることを保証、Tj = –55℃ ～ 125℃

– – ±1

アナログ入力(3)

ADC 入力範囲単極動作 0 – 1 V

双極動作 -0.5 – +0.5 V

単極同相範囲 (FS 入力) 0 – +0.5 V

双極同相範囲 (FS 入力) +0.5 – +0.6 V

外部チャネル入力の範囲 ( 大) これらの範囲内に設定されたチャネルは隣接するチャネルの計測値に影響を与えない

-0.1 – VCCADC V

補助チャネルのフル精度帯域幅 FRBW 250 – – kHz

オンチップセンサー

温度センサー誤差 Tj = -40°C ～ 100°C – – ±4 ℃

Tj = -55°C ～ +125°C – – ±6 ℃

Tj = -40°C ～ +125°C ℃

電源センサー誤差 VCCAUX 1.8V ±5%、Tj = –40℃ ～ +100℃ の計測範囲

– – ±1 %

VCCAUX 1.8V ±5%、

Tj = -55°C ～ +125°C の計測範囲

– – ±2 %

変換レート (4)

変換時間 - 継続 tCONV ADCCLK サイクル数 26 – 32 サイクル

変換時間 - イベント tCONV CLK サイクル数 – – 21 サイクル

DRP クロック周波数 DCLK DRP クロック周波数 8 – 250 MHz

ADC クロック周波数 ADCCLK DCLK からの派生クロック 1 – 26 MHz





コンフィギュレーションのスイッチ特性

DCLK デューティサイクル 40 – 60 %

XADC の基準電圧(5)

外部基準電圧 VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

オンチップ基準電圧 VREFP ピンを AGND に接続、Tj = -40°C ～ 100°C

1.2375 1.25 1.2625 V

注記 :

1. オフセットエラーおよびゲインエラーは、 XADC の自動ゲインキャリブレーション機能を有効にするとなくなります。この機能が有効な場合に

指定されている値です。

2. ビッストリームオプションの XADCEnhancedLinearity が ON の場合に対してのみ指定されている値です。

3. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 2 章「アナログ/デジタルコンバーター (ADC)」を参照してください。

4. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 5 章「XADC のタイミング」を参照してください。

5. 基準電圧が VREFP = 1.25V および VREFN = 0V の標準電圧以外の場合、理想的な伝達関数からのずれが生じます。また、内部センサーの温度や電

源などの計測値にも影響を与えます。外付けレシオメトリックタイプのアプリケーションでは、電源電圧および基準電圧の変動は ±4% まで許容

されます。オンチップ基準電圧の変動は ±1% です。

表 71 : コンフィギュレーションのスイッチ特性

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE

電源投入タイミング特性

TPL(1) プログラムレイテンシ 5 5 5 5 5 ms、大

TPOR(1) パワーオンリセット (立ち上がり時間

50ms)10/50 10/50 10/50 10/50 10/50 ms、

小/ 大

パワーオンリセット (立ち上がり時間 1ms) 10/35 10/35 10/35 10/35 10/35 ms、小/ 大

TPROGRAM プログラムパルス幅 250 250 250 250 250 ns、小

CCLK 出力 (マスターモード )

TICCK マスター CCLK 出力の遅延 150 150 150 150 150 ns、小

TMCCKL マスター CCLK クロックの Low 時間のデューティサイクル

40/60 40/60 40/60 40/60 40/60 %、小/ 大

TMCCKH マスター CCLK クロックの High 時間のデューティサイクル

40/60 40/60 40/60 40/60 40/60 %、小/ 大

FMCCK マスター CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、大

x16 で AES 暗号化を使用した場合のマスター CCLK の周波数

50.00 50.00 50.00 50.00 35.00 MHz、大

FMCCK_START コンフィギュレーション開始時のマスターCCLK の周波数

3.00 3.00 3.00 3.00 3.00 MHz、標準

FMCCKTOL 標準 CCLK に対する周波数偏差 (マスターモード )

±50 ±50 ±50 ±50 ±50 %、大

CCLK 入力 (スレーブモード )

TSCCKL スレーブ CCLK クロックの小 Low 時間 2.50 2.50 2.50 2.50 2.50 ns、小

TSCCKH スレーブ CCLK クロックの小 High 時間 2.50 2.50 2.50 2.50 2.50 ns、小

表 70 : XADC の仕様 (続き)

パラメーターシンボルコメント /条件最小標準最大単位

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf




FSCCK スレーブ CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、大

EMCCLK 入力 (マスターモード )

TEMCCKL 外部マスター CCLK の Low 時間 2.50 2.50 2.50 2.50 2.50 ns、小

TEMCCKH 外部マスター CCLK の High 時間 2.50 2.50 2.50 2.50 2.50 ns、小

FEMCCK 外部マスター CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、大

内部コンフィギュレーションアクセスポート

FICAPCK 内部コンフィギュレーションアクセスポート (ICAPE2)

100.00 100.00 100.00 100.00 70.00 MHz、大

マスター /スレーブシリアルモードプログラムスイッチ

TDCCK/TCCKD

DIN のセットアップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00 ns、小

TCCO DOUT の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、大

SelectMAP モードプログラムスイッチ

TSMDCCK/TSMCCKD

D[31:00] のセットアップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00 ns、小

TSMCSCCK/TSMCCKCS

CSI_B のセットアップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00 ns、小

TSMWCCK/TSMCCKW

RDWR_B のセットアップ/ホールド 10.00/0.00 10.00/0.00 10.00/0.00 10.00/0.00 12.00/0.00 ns、小

TSMCKCSO CSO_B の Clock-to-Out (330 のプルアップ抵抗が必要)

7.00 7.00 7.00 7.00 8.00 ns、大

TSMCO リードバックでの D[31:00] の Clock-to-Out

8.00 8.00 8.00 8.00 10.00 ns、大

FRBCCK リードバック周波数 100.00 100.00 100.00 100.00 70.00 MHz、大

バウンダリスキャンポートのタイミング仕様

TTAPTCK/TTCKTAP

TMS および TDI のセットアップ/ホールド 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 ns、小

TTCKTDO TCK 立ち下がりエッジから TDO 出力 7.00 7.00 7.00 7.00 8.50 ns、大

FTCK TCK の周波数 66.00 66.00 66.00 66.00 50.00 MHz、大

BPI フラッシュマスターモードプログラムスイッチ

TBPICCO(2) A[28:00]、 RS[1:0]、 FCS_B、 FOE_B、

FWE_B、 ADV_B Clock-to-Out8.50 8.50 8.50 8.50 10.00 ns、大

TBPIDCC/TBPICCD

D[15:00] セットアップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00 ns、小

SPI フラッシュマスターモードプログラムスイッチ

TSPIDCC/TSPICCD

D[3:00] セットアップ/ホールド 3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00 ns、小

TSPICCM MOSI の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、大

TSPICCFC FCS_B の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、大

表 71 : コンフィギュレーションのスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE





eFUSE プログラム条件

表 72 に、 eFUSE 特有のプログラム条件を示します。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470:英語版、日本語版) を参照してください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

OSERDES ポート

TUSRCCLKO STARTUPE2 USRCCLKO 入力からCCLK 出力

0.50/6.00 0.50/6.70 0.50/7.50 0.50/6.70 0.50/7.50 ns、小/ 大

FCFGMCLK STARTUPE2 CFGMCLK 出力周波数 65.00 65.00 65.00 65.00 65.00 MHz、標準

FCFGMCLKTOL STARTUPE2 CFGMCLK 出力周波数偏差 ±50 ±50 ±50 ±50 ±50 %、大

デバイス DNA アクセスポート

FDNACK DNA アクセスポート (DNA_PORT) 100.00 100.00 100.00 100.00 70.00 MHz、大

注記 :

1. コンフィギュレーションでより長い遅延をサポートするには、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470: 英語版、日

本語版) に記載のデザインソリューションを使用してください。

2. コンフィギュレーション中のみ、 I/O の弱いプルアップ/プルダウン抵抗値によって後のエッジが決定されます。

表 72 : eFUSE プログラム条件(1)


IFS VCCAUX 電源電流 – – 115 mA

t j 温度範囲 15 – 125 ℃

注記 :

1. eFUSE プログラム中は FPGA をコンフィギュレーションしないでください。

日付バージョン説明

2011 年 3 月 1 日 1.0 初版

2011 年 4 月 1 日 1.1 データーシート全体で XC7K355T、XC7K420T、XC7K480T デバイスを追加。 1 ページに拡張温度範囲の説明を追加。表 2 の VCCAUX_IO を更新。「電源投入/切断シーケンス」のパワーシーケンシングの説明を明確化。表 6 および表 7 に ICCAUX_IO と ICCBRAM を追加。表 41 でMMCM_FINDUTY を更新し、 FINJITTER、 TOUTJITTER、 TEXTFDVAR および注記 3 を追加。表 53から SBG324 パッケージを削除。「免責事項」を更新。

2011 年 10 月 4 日 1.2 データシート全体で -1L を -2L に置き換え。表 2 の小/ 大値を更新して注記 5 を削除。表 8 にTVCCO2VCCAUX を追加して「電源投入/切断シーケンス」の説明を明確化。表 12 および表 13 のVICM を更新。表 12 に注記 1 を追加。表 72 に注記 1 を追加して更新。 GTX トランシーバーの絶対大定格を追加。表 58 の基準クロックの大周波数 (FGCLK) を変更。表 60 を追加。表 20 にLVTTL を追加し、 SSTL135_II および SSTL15_II の仕様を削除。表 21 から HSTL_III を削除。「I/O 規格での調整計測方法」セクションを削除。さらに正確な情報、計測値を求めるために IBISを使用。表 29 の TIDELAYPAT_JIT を更新。表 31 に TAS/TAH を追加。表 34 にTRDCK_DI_WF_NC/TRCKD_DI_WF_NC および TRDCK_DI_RF/TRCKD_DI_RF を追加。表 71 をすべて更新。表 20、表 21、表 22、表 25、表 26、表 27、表 29 ～表 41、表 43 ～表 40、および表 67 の「AC スイッチ特性」を更新。

表 71 : コンフィギュレーションのスイッチ特性 (続き)

シンボル説明


単位1.0V 0.95V 0.9V

-3 -2/-2LE -1/-1M/-1LM/-1Q -2LI -2LE

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug470_7Series_Config.pdf






2011 年 11 月 3 日 1.3 表 12 の VOCM の仕様を変更。表 20 および表 21 を含む文書全体で、 ISE 13.3 v1.02 スピード仕様に基づいて「AC スイッチ特性」を更新。表 41 の一部仕様のシンボル名に MMCM を付け加えて MMCM_TFBDELAY を追加し、表 42 のシンボル名に PLL を追加。表 43 ～表 50 で SSTL15 規格の Pin-to-Pin の説明を更新。表 52 の単位を更新。

2012 年 2 月 13 日 1.4 1 ページの概要の説明を更新。表 2 の 3.3V HR I/O バンクの VCCO、 Tj を更新。表 3 に標準値を追加。表 6 の注記を更新。表 8 に MGTAVCC、 MGTAVTT、および MGTVCCAUX 電源の立ち上がり時間を追加。表 9 を再編成し、 Mobile_DDR、 HSTL_I_18、 HSTL_II_18、 HSUL_12、SSTL135_R、SSTL15_R、SSTL12 を追加、DIFF_SSTL135、DIFF_SSTL18_I、DIFF_SSTL18_II、DIFF_HSTL_I、 DIFF_HSTL_II を削除。表 10 および表 11 を追加。表 12 および表 13 の仕様を更新。「eFUSE プログラム条件」セクションを更新して耐性値の表を削除。「IO_FIFO のスイッチ特性」の表を追加。表 70 の ICCADC を変更して注記 1 を更新。表 17 の DDR LVDS トランスミッターのデータ幅を変更。文書全体で、 ISE 13.4 v1.03 スピード仕様に基づいて「AC スイッチ特性」を更新。表 31 は適用されないため削除。表 71 の仕様を更新。表 40 の注記 1 を更新。

「GTX トランシーバーの DC 入力および出力レベル」セクションでの変更は次のとおり。表 54 のVIN を変更し、 IDCIN および IDCOUT を追加。表 56 に注記 7 を追加。表 58 の FGCLK を変更、TPHASE を削除、 TDLOCK を追加。仕様を変更し、表 60 に注記 2 を追加。表 61、表 62、「GTXトランシーバープロトコルのジッター特性」の表 63 ～表 68 を追加。

2012 年 5 月 23 日 1.5 表 47 と表 51 の追加に加えてデータシートを再編成。

表 1 の TSOL を更新。表 3 の IBATT を更新して RIN_TERM を追加。表 6 および表 7 に値を追加。GTX トランシーバーについて7 ページの「電源投入/切断シーケンス」セクションを更新。

表 9 で、SSTL135 と SSTL135_R を含む多数のパラメーターを更新。表 11 の VOX 列を削除してDIFF_HSUL_12 を追加。表 12 の VOL を更新。表 17 を更新して注記 2 および 3 を追加。表 18を更新。

文書全体で、 ISE 14.1 v1.04 (-3、 -2、 -2L (1.0V)、 -1、 -2L (0.9V)) のスピード仕様に基づいて「ACスイッチ特性」セクションを更新。

表 34 に注記 10 と注記 11 を含めて「リセット遅延」セクションを更新。表 58 に TLOCK およびTDLOCK のデータを追加。表 70 の XADC の仕様の大半を更新して注記 2 を追加。「DCLK 前後の MMCM の DRP (ダイナミックリコンフィギュレーションポート )」セクションを表 71 から表 41 および表 42 へ移動。

2012 年 7 月 25 日 1.6 表 1 の説明、 VIN と注記 2 を変更して注記 4 を追加。表 2 の説明および注記を変更して注記 7 を削除、 GTX トランシーバーのパラメーターと値を変更、および注記 12 を追加。表 3 のパラメーターを更新。表 4 および表 5 を追加。

表 7 の多くのデバイスの標準値を変更。表 9 の LVCMOS12 および SSTL を更新。表 10 および表 11 の仕様の大半を更新。

表 15 および表 16 のスピード仕様を適切な値で v1.06 (-3、 -2、 -2L(1.0V)、 -1) および v1.05 (-2L(0.9V)) に更新し、 -2、 -2L(1.0V)、 -1 スピードグレードの XC7K325T および XC7K410T プロダクションリリースを含む。

表 18 および表 19 に注記と説明を追加。

「IOB パッド入力/出力/ トライステート」の説明を更新、表 22 に TIOIBUFDISABLE を追加。

表 31 から大半の組み合わせ遅延の仕様と TCINCK/TCKCIN を削除。

表 54 を再編成、一部のパラメーターを表 1 に移動。表 59 を追加。表 60 を更新。表 62 で、61 ページの負荷がある場合の SJ ジッター耐性セクションと注記 8 を更新。表 65 に注記 1、注記 2、および注記 2 を追加。表 66 に注記 1、注記 2、ラインレートを追加。表 67 に注記 1 を追加して更新。表 68 に注記 1 を追加して更新。

表 70 の注記 1 を更新してを追加。表 71 の TPOR および FEMCCK を更新。

2012 年 9 月 4 日 1.7 表 15 および表 16 を、 -2、 -2L(1.0V)、および -1 スピードグレードの XC7K160T Production リリースを含むように更新。

2012 年 9 月 26 日 1.8 表 2 の VCCINT および VCCBRAM を変更して注記 3 を追加。表 15 および表 16 を、-2、-2L(1.0V)、-1 スピードグレードの XC7K480T Production リリース、および -3 スピードグレードのXC7K325T と XC7K410T を含むように更新。

2012 年 10 月 10 日 1.9 表 7 の XC7K355T の ICCINTMIN 値を更新。表 15 および表 16 を、 -2、 -2L(1.0V)、および -1 スピードグレードの XC7K420T Production リリースを含むように更新。






2012 年 10 月 25 日 2.0 文書全体で、 ISE 14.3 v1.07 (-3、 -2、 -2L (1.0V)、 -1) および ISE 14.3 v1.06 (2L (0.9V)) のスピード仕様に基づいて「AC スイッチ特性」セクションを更新。

表 15 および表 16 を、 -2、 -2L(1.0V)、および -1 スピードグレードの XC7K355T Production リリースを含むように更新。表 15 および表 16 の -2L (0.9V) の XC7K325T および XC7K410T をProduction リリースを含むように更新。

表 17 の -2L (0.9V) に値を追加。表 53 にパッケージスキューの値を追加。表 56 で、 -1 スピードグレード (FF パッケージ) の FGTXMAX 値を 6.6Gb/s から 8.0Gb/s に変更。

2012 年 10 月 31 日 2.1 表 15 および表 16 を、 -2、 -2L(1.0V)、および -1 スピードグレードの XC7K70T Production リリースを含むように更新。

2012 年 11 月 26 日 2.2 表 15 および表 16 を、-3 スピードグレードの XC7K70T、XC7K160T、XC7K355T、XC7K420T、および XC7K480T Production リリースを含むように更新。表 70 から注記 4 を削除。

2012 年 12 月 5 日 2.3 表 15 および表 16 を、 -2L (0.9V) スピードグレードの XC7K160T、 XC7K420T、 XC7K480TProduction リリースを含むように更新。表 53 の注記 1 を更新。

2012 年 12 月 12 日 2.4 表 15 および表 16 を、 -2L (0.9V) スピードグレードの XC7K70T and XC7K355T Production リリースを含むように更新。表 71 に「内部コンフィギュレーションアクセスポート」を追加。

2013 年 10 月 4 日 2.5 表 1 の VIN (I/O 入力電圧) の値を表 4 および表 5 と一致するように更新し、注記 4 と以前の注記5 を 1 つにして新たに注記 5 を追加。表 1 の IDCIN および IDCOUT を更新。表 2 の VIN の説明を更新、注記 3 および注記 8 を追加。表 4 および表 5 の初の 3 行を更新。表 7 の前の文にあるXPower を Xilinx Power Estimator (XPE) に変更。表 9 の PCI33_3 の VIL minimum を更新。表 12に注記 1 を追加。表 13 に注記 1 を追加。「AC スイッチ特性」に Vivado Design Suite を追加。表 18 および表 19 のタイトルを更新し、「RLDRAM III (BL = 4, BL = 8) および LPDDR2 仕様は、メモリ IP では検証されていない。」という注記を削除。表 20 の TIOOP および TIOTP 値を更新。表 28、表 29、表 30、表 32、および表 34 の注記にある TRACE レポートをタイミングレポートに置き換え。表 32、表 33、および表 48 から「ホールドタイムが 0 とは、ホールドタイムがないか負であることを意味する」という注記を削除。表 38 の注記 1 を更新。表 60 を更新し、サポートされるラインレートのトランシーバーユーザークロックをより明確化。表 62 の注記 8 およびFGTXRX の説明を更新。表 70 の注記 2、注記 3、および注記 4 を更新。表 71 に TUSRCCLKO を追加。

2013 年 11 月 27 日 2.6 文書全体に Kintex-7Q 防衛グレードデバイスの記載を追加。文書全体に -2M スピードグレードを追加。「概要」に『7 シリーズ FPGA 概要』と『防衛グレード 7 シリーズ FPGA 概要』を参考資料として記載。表 2 に、高信頼性 (M) デバイスのジャンクション温度範囲を追加。表 3 のRIN_TERM の説明からコマーシャル (C)、インダストリアル (I)、拡張 (E) の記載を削除。表 4 および表 5 の温度範囲を更新。表 7 から注記 1 と 2 を削除。表 8 の TVCCO2VCCAUX の条件に TJ = 125℃ を追加。表 14 を追加。表 41 の MMCM_FPFDMAX に関する説明を更新。表 42 の PLL_FPFDMAXに関する説明を更新。表 56 に RF パッケージタイプを追加。表 71 に FDNACK を追加。

2014 年 2 月 7 日 2.7 ISE 14.7 および Vivado 2013.4 に基づいて「AC スイッチ特性」を更新。注記 5を更新、表 2 に注記 6 を追加。表 4 に注記 2 を追加。表 5 に注記 2 を追加し、注記 3 を更新。表 20 に、HSUL_12_F、DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、 DIFF_MOBILE_DDR_S、およびDIFF_MOBILE_DDR_F の規格を追加し、値を更新。表 21 に、HSUL_12_F、DIFF_HSUL_12_F、DIFF_HSUL_12_DCI_S、および DIFF_HSUL_12_DCI_F の規格を追加し、値を更新。表 35 のFMAX_CAS_RF_DELAYED_WRITE を 478.27 から 478.24Mhz へ変更してソフトウェアのビヘイビアと一致。「デバイスの Pin-to-Pin 出力パラメーターのガイドライン」および「デバイスの Pin-to-Pin 入力パラメーターのガイドライン」の導入の段落を削除。表 70 「拡張温度での ADC 精度」の記載形式を変更。

2014 年 3 月 4 日 2.8 表 4 の注記 2および表 5 の注記 2を更新。表 15 で、 XQ7K325T and XQ7K410T のスピードグレードを -2 および -1 から -2I および -1I へとそれぞれ変更し、 XQ7K325T の全スピードグレードを Preliminary から Production に変更。表 16 に、 XQ7K325T -2/2L、 -1、 -1M、および (0.9V)-2L スピードグレード向けプロダクションソフトウェアを追加。表 19 のタイトルから「and FB」を削除。表 20 および表 21 から注記を削除。表 69 に注記 1 を追加。






2014 年 6 月 20 日 2.9 表 4 および表 5 で、カスタマー通知『7 シリーズ FPGA および Zynq-7000 AP SoC データシートのアップデート : I/O アンダーシュート電圧』 (XCN14014) について注記 2 を更新。表 15 で、XQ7K410T のスピードグレードを Preliminary から Production へ変更。表 16 の XQ7K410T の-2/-2L、 -1、 -1M、および (0.9V) -2L スピードグレードに Production 仕様のソフトウェアを追加、注記 2 を削除。表 18 に注記 3 を追加。表 29 で、 FIDELAYCTRL_REF に 400MH ｚの REFCLK 周波数を追加、注記 1 に 400MHz の平均タップ遅延を追加。表 69 の注記 1 で、 Gen 2 に更新、参照先として『7 Series FPGAs Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG054:英語版、日本語版)を追加。表 71 で、「USRCCLK 出力」を「STARTUPE2 ポート」に変更、FCFGMCLKおよび FCFGMCLKTOL を追加。

2014 年 9 月 8 日 2.10 表 6 の注記 3 を更新。「電源投入/切断シーケンス」で、「記載されている以外に推奨される電源シーケンスはありません。」の 1 文を追加。「I/O 規格での調整計測方法」を追加。表 43 の TICKOFの説明を更新し、注記 2 を追加。表 44 の TICKOFFAR の説明を更新し、注記 2 を追加。表 54 で、DVPPOUT の値について「大」列の 1000mV を「小」列に移動、 VIN の「DC パラメーター」列での説明を更新、注記 2 を追加。図 3 および図 4 の中で、「Peak-to-Peak」という記載を追加。

2014 年 10 月 6 日 2.11 文書全体に -2LI (0.95V) スピードグレードを追加。文書全体で、 HP I/O バンクのディスクリプター「3.3V」と HR I/O バンクのディスクリプター「1.8V」を削除。「概要」を更新。表 2 の VCCINTと VCCBRAM の説明に -2LI (0.95V) を追加。表 16 で、注記 1 を追加、注記 2 を更新。表 18 の注記 3 を更新。

2014 年 11 月 19 日 2.12 文書全体で -2L スピードグレードを -2LE に置き換え。表 2 の VCCINT と VCCBRAM の説明を更新。

表 2Vivado 2014.4 に基づいて「AC スイッチ特性」を更新。表 14 で、 Vivado ツールバージョンを 1.12 に更新、 VCCINT = 0.95V の行を追加。表 15 の -2LI (0.95V)

スピードグレードを Advance から Production へ変更。表 16 で、Vivado 2014.4 ツールバージョンを -2LI (0.95V) スピードグレードの列に追加、注記を削除。「Vivado ツールでの適切なスピードグレードおよび電圧の選択」を追加。表 56 のスピードグレードの見出しを更新。表 60 の注記 3 に -2LI (0.95V) スピードグレードを追加。表 69 の注記 1 から PCI Express x8 Gen 2 動作に関する文を削除。

2015 年 2 月 23 日 2.13 表 12 で、 VICM の大値を 1.425V から 1.500V に変更。表 70 からサンプルレートの小値を削除。

2015 年 9 月 24 日 2.14 「概要」の初の 2 つの段落を更新。表 2 の VCCINT と VCCBRAM の説明に -1LM スピードグレードを追加。表 6 で、 -1LM (1.0V) スピードグレードを追加、 -2LI スピードグレードの Kintex-7Qデバイスに対して静止電流を指定。表 16 で、 -2LI スピードグレードの Kintex-7Q デバイスのセルにある記載を「N/A」から空欄に変更、 -1LM スピードグレードを追加、注記 1 を追加。表 17に -1M および -1LM スピードグレードを追加。表 18 の前に導入の段落を追加。表 18 および表 19のタイトルおよび注記 3 に記載のパッケージタイプから、鉛フリーを示す接尾辞「G」を削除。表 18 の注記 3 を更新。表 18 ～表 52、表 57、表 60、表 69、および表 71 に -1LM スピードグレードを追加。表 40、表 43 ～表 46、および表 48 ～表 50 で、 -2LI スピードグレードの Kintex-7Q デバイスのセルにある記載を「N/A」から空欄に変更表 53に FBV484、 FBV676、 FFV676、FBV900、 FFV900、 FFV901、および FFV1156 を追加。表 56 に -1LM (1.0V) スピードグレードを追加。表 65 から、 PCI-SIG 3.0 コンプライアンステストの認証を受けたテストボードに関する注記を削除。

2015 年 11 月 24 日 2.15 Vivado 2015.4 に基づいて「AC スイッチ特性」を更新。表 15 で、XQ7K325T および XQ7K410Tの -2LI (0.95V) と -1LM を Production に追加。表 16 で注記を削除し、 XQ7A50T、 XQ7A100T、XQ7A200T -1LI (0.95V) スピードグレードにツールバージョン Vivado 2015.4 を追加。表 40 で、XQ7K325T および XQ7K410T の -2LI (0.95V) スピードグレードに TCKSKEW を追加。XQ7K325T および XQ7K410T の -2LI (0.95V) スピードグレードデバイスの Pin-to-Pin 出力パラメーター (表 43 ～表 46) および入力パラメーター (表 48 ～表 50) の表を更新。

2017 年 5 月 8 日 2.16 表 2 の注記 5 を更新。表 14 に注記 1 を追加。表 23 の LVCMOS33、 LVTTL、および PCI33_3の VMEAS を更新。

表 23表 29 の TIDELAYRESOLUTION の単位を ps から µs に変更。

表 38 の注記 1 を更新。カスタマー通知 (XCN16022) 『鉛フリーパッケージ (FFG/FBG/SBG) 内の鉛フリーバンプおよびサブストレートの混合出荷』に従い、表 53 から FBV484、 FBV676、FFV676、 FBV900、 FFV900、 FFV901、および FFV1156 パッケージを削除。表 56 で、 FBG484パッケージでスピードグレード -2 と -3 (Vivado 2017.1 が必要) の場合の GTX パフォーマンス値を上げ、注記 1、注記 5、および注記 6 を追加。


https://japan.xilinx.com/support/documentation/customer_notices/xcn16022.pdf

https://japan.xilinx.com/support/documentation/customer_notices/j_xcn14014.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=pg054-7series-pcie.pdf


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=j_pg054-7series-pcie.pdf




免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上(過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

ザイリンクスの製品は、フェイルセーフとして設計されたり意図されてはおらず、また、フェイルセーフの動作を要求するアプリケーション (具体的には、 (I) エアバッグの展開、 (II) 車のコントロール (フェイルセーフまたは余剰性の機能 (余剰性を実行するためのザイリンクスの装置にソフトウェアを使用することは含まれません) および操作者がミスをした際の警告信号がある場合を除きます)、 (III)死亡や身体傷害を導く使用、に関するアプリケーション) を使用するために設計されたり意図されたりもしていません。顧客は、そのようなアプリケーションにザイリンクスの製品を使用する場合のリスクと責任を単独で負います。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

2018 年 8 月 7 日 2.16.1 編集上の更新のみ。技術的内容の更新はなし。

2019 年 5 月 15 日 2.17 「概要」に拡張温度範囲と『XA Kintex-7 FPGA データシート : 概要』 (DS175) を追加。文書全体に-1Q スピードグレードおよび XA7K160T を追加。表 2 に、 VCCINT および VCCBRAM の説明に -1Q を追加し、Tj に拡張 (Q) 温度デバイス用のジャンクション温度動作範囲を追加。「Vivado ツールでの適切なスピードグレードおよび電圧の選択」の 2 段落目に XA Kintex-7 を追加。表 40 の-2LI スピードグレードの TDCD_CLK を 0.20ns に更新。


http://japan.xilinx.com/legal.htm#tos

http://japan.xilinx.com/legal.htm#tos


mailto:[email protected]


Documents

Kintex-7 FPGA DC AC - ザイリンクス - All … FPGA データシート: DC 特性および AC スイッチ特性 DS182 (v2.17) 2019 年 5 月 15 日 japan.xilinx.com Production